(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-11-24
(45)【発行日】2023-12-04
(54)【発明の名称】半導体装置および復号化方法
(51)【国際特許分類】
H04L 25/49 20060101AFI20231127BHJP
H03M 5/04 20060101ALI20231127BHJP
H04L 7/04 20060101ALI20231127BHJP
H04L 25/38 20060101ALI20231127BHJP
【ＦＩ】
H04L25/49 F
H03M5/04
H04L7/04 400
H04L25/38 T
【請求項の数】
20
(21)【出願番号】P 2020096553
(22)【出願日】2020-06-03
(65)【公開番号】P2021190929
(43)【公開日】2021-12-13
【審査請求日】2022-10-31
(73)【特許権者】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110000350
【氏名又は名称】ポレール弁理士法人
(72)【発明者】
【氏名】石見 幸一
(72)【発明者】
【氏名】藤井 謙雄
【審査官】北村 智彦
(56)【参考文献】
【文献】米国特許第０６８７３６４２（ＵＳ，Ｂ１）
【文献】特開２００６－１５７２２１（ＪＰ，Ａ）
【文献】特開２０１４－１０３５５２（ＪＰ，Ａ）
【文献】特開２０１１－０６１５２５（ＪＰ，Ａ）
【文献】特開平０８－１３９７１１（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０４Ｌ ２５／４９
Ｈ０３Ｍ ５／０４
Ｈ０４Ｌ ７／０４
Ｈ０４Ｌ ２５／３８
(57)【特許請求の範囲】
【請求項1】
データを受信し、受信したデータに含まれるエッジを検出するデータ受信回路と、前記データ受信回路で受信したデータに含まれるエッジを検出するデータ検出範囲をサイクル毎に設定するエッジ認識回路と、
を備え、
前記エッジ認識回路は、前のサイクルのデータを示すエッジを受信する第１の時刻から現在のサイクルのデータを示すエッジを受信する第２の時刻までの第１期間を計測する計測回路を備え、前記第１期間に基づいて、前記データ受信回路が受信する次のサイクルのデータを示すエッジを検出する前記データ検出範囲を決定するよう構成される半導体装置。
【請求項2】
請求項１の半導体装置において、前記エッジ認識回路は、前記第１期間および所定の間隔に基づいて、前記次のサイクルのデータを示すエッジを検出する前記データ検出範囲を決定するよう構成される半導体装置。
【請求項3】
請求項２の半導体装置において、前記エッジ認識回路は、前記第１期間が前記所定の間隔より短い場合、前記データ検出範囲を、前記第２の時刻から前記第１期間よりも遅い時間後に設定するよう構成される半導体装置。
【請求項4】
請求項３の半導体装置において、前記エッジ認識回路は、前記データ検出範囲の先頭の時刻を前記第２の時刻から数えて前記第１期間よりも遅い時刻に設定するよう構成される半導体装置。
【請求項5】
請求項２の半導体装置において、前記エッジ認識回路は、前記第１期間が前記所定の間隔より長い場合、前記データ検出範囲を前記第２の時刻を受信した時から前記第１期間よりも早い時間に検出範囲を設定するよう構成される半導体装置。
【請求項6】
請求項５の半導体装置において、前記エッジ認識回路は、前記データ検出範囲の先頭の時刻を、前記第２の時刻から数えて前記第１期間よりも早い時刻に設定するよう構成される半導体装置。
【請求項7】
請求項２の半導体装置において、前記エッジ認識回路は、前記第１期間が前記所定の間隔と等しい場合、前記データ検出範囲を変更しないよう構成される半導体装置。
【請求項8】
請求項２の半導体装置において、前記エッジ認識回路は、前記データ受信回路が受信するデータの周期の値とジッタの値に基づいて前記所定の間隔を決定するよう構成される半導体装置。
【請求項9】
請求項１の半導体装置において、前記データ受信回路で受信するデータは調歩同期型のマンチェスタ符号である半導体装置。
【請求項10】
請求項１の半導体装置において、前記計測回路はカウンタであり、
前記カウンタは前記データ受信回路が受信するデータに含まれるエッジのうちデータ値を表すエッジとしての中間エッジをトリガーに前記前のサイクルのデータを受信してから前記現在のサイクルのデータを受信するまでの時間を計測するよう構成される半導体装置。
【請求項11】
請求項２の半導体装置において、前記エッジ認識回路は、初回のエッジ検出または前回のエッジを検出する範囲を補正しなかった場合は、エッジを検出する範囲において複数のエッジを検出したときにエラーを出力するよう構成される半導体装置。
【請求項12】
請求項１１の半導体装置において、さらに、受信バッファを有する受信回路を備え、
前記エッジ認識回路は、受信したデータをデコードして出力し、
前記受信回路は、前記エラーを受けとった場合、前記エッジ認識回路から出力されたデータによって前記受信バッファを更新しないよう構成される半導体装置。
【請求項13】
マンチェスタ符号を調歩同期型で受信し、受信した前記マンチェスタ符号に含まれるエッジを検出するデータ受信回路と、前記データ受信回路で受信したデータに含まれるエッジを検出するエッジ検出範囲をサイクル毎に設定するエッジ認識回路と、
を備え、
前記エッジ認識回路は、前のサイクルにおけるエッジの検出位置に基づいて、次のサイクルにおいてエッジを検出するエッジ検出範囲を設定するよう構成される半導体装置。
【請求項14】
請求項１３の半導体装置において、前記エッジ認識回路は、前記データ受信回路の連続する複数のエッジの検出において、同じ方向へのエッジの検出範囲の補正を連続して行った場合は、１ビット当たりのサンプリング数を一時的に変えて、次のサイクルにおけるエッジの検出範囲を変更するよう構成される半導体装置。
【請求項15】
請求項１４の半導体装置において、前記エッジ認識回路は、前記データ受信回路の連続する複数のエッジ検出において、違う方向へのエッジの検出範囲の補正が一定期間無い場合は、１ビット当たりのサンプリング数を一時的に変えて、次のサイクルにおけるエッジの検出範囲を変更するよう構成される半導体装置。
【請求項16】
請求項１３の半導体装置において、前記データ受信回路は、
サンプリング周期で入力データをサンプリングするシフトレジスタと、
前記エッジをサンプリングするクロックに同期したカウンタを有するクロック生成回路と、
前記クロック生成回路により生成されたクロックにより前記シフトレジスタのデータを並列に格納するデータレジスタと、
前記データレジスタの出力に基づいてエッジを検出するエッジ検出回路と、
を備え、
前記エッジ認識回路は、
前記エッジ検出回路の出力をシフトするシフタと、
前記シフタの出力からエッジ検出範囲内のデータを切り出す窓切出し回路と、
を備え、
前のサイクルにおけるエッジの検出位置に基づいて、前記シフタのシフト量および前記窓切出し回路の切り出し範囲を設定するよう構成される半導体装置。
【請求項17】
請求項１６の半導体装置において、前記エッジ認識回路は、前のサイクルにおけるエッジの検出位置に基づいて、前記クロック生成回路が生成するクロックの周期を設定し、１ビット当たりのサンプリング数を一時的に変えるよう構成される半導体装置。
【請求項18】
（ａ）前のサイクルのデータを示すエッジを受信してから現在のサイクルのデータを示すエッジを受信するまでの時間を測定し、（ｂ）前記測定した時間に基づいて、その後受信する次のサイクルのデータを示すエッジを検出するデータ検出範囲を決定し、
前記（ａ）および前記（ｂ）を繰り返す復号化方法。
【請求項19】
請求項１８の復号化方法において、前記データ検出範囲を変えない設定、前記データ検出範囲の終わりを前に設定する進む補正をする設定、または、前記データ検出範囲の先頭を後ろに設定する遅れ補正をする設定を行い、
前のサイクルにおいて前記進む補正をした場合は、次回のサイクルにおいて進む方のデータ検出範囲を短くする復号化方法。
【請求項20】
請求項１９の復号化方法において、前のサイクルにおいて前記遅れ補正をした場合は、次回のサイクルにおいて遅れる方のデータ検出範囲を短くする復号化方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は半導体装置に関し、例えば、マンチェスタ符号等の復号化回路を備える半導体装置に適用可能である。
【背景技術】
【0002】
通信システムにおいて、送信側と受信側の基準クロックに一定以上の誤差が発生した場合、正常データが受信できなくなるなどの問題が生じる。
【0003】
これを防ぐ１つの方法として、高速データサンプリングが挙げられる。これは１のタイムスロット中に複数のサンプリングタイミングを設け、それらの結果からデータを確定させる手法である。ここで、タイムスロットは１ビットのデータを送信するための時間である。
【0004】
また、送受信間の基準クロックに周波数や位相のずれが生じることにより一定以上の誤差が発生した場合、正常データが受信できなくなることを防止する手段としては、マンチェスタ符号が採用される。マンチェスタ符号では、例えば、１タイムスロット中で高電位から低電位に遷移すれば論理値が「１」、低電位から高電位に遷移すれば論理値が「０」となるように、必ず１タイムスロット中に電位の変化が起きるようになっている（中間エッジの生成）。
【先行技術文献】
【特許文献】
【0005】
【文献】特開２０１１－６１５２５号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
データを送信するとき、時間軸方向における信号波形の揺らぎであるジッタなどのノイズによって遅延が生じる。遅延は一定量でなくばらつきがある。データ送信の周波数と比較してサンプリング周波数が大きくない場合、そのばらつきによって間違ったエッジを検出してしまう可能性がある。送信受信間でクロック同期を取ったり、十分に大きいサンプリング周波数を設定したりできれば上記のような問題は起きないが、回路設計の制約などで同期を取ることが難しい場合がある。
【課題を解決するための手段】
【0007】
本開示の一態様によれば、半導体装置は、第１の時刻において第１のデータを受信し、第２の時刻において第２のデータを受信するデータ受信回路と、範囲を設定し、範囲に含まれるエッジを検出するエッジ認識回路と、を備える。エッジ認識回路は、第１のデータを受信してから第２のデータを受信するまでの第１期間を計測する計測回路を備え、第１期間に基づいて、データ受信回路が受信するデータに含まれるエッジを検出する範囲を決定するよう構成される。
【発明の効果】
【0008】
上記半導体装置によれば、データ送信の周波数と比較してサンプリング周波数が大きくない場合、そのばらつきによって間違ったエッジを検出してしまうことを低減することが可能である。
【図面の簡単な説明】
【0009】
【発明を実施するための形態】
【0010】
以下、実施形態および実施例について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明を省略することがある。
【0011】
【0012】
図１に示されるように、プリント回路基板（ＰＣＢ）１０の上に送信側の半導体装置（Ｔ＿ＬＳＩ）１００と受信側の半導体装置（Ｒ＿ＬＳＩ）２００が搭載されている。半導体装置１００と半導体装置２００とはプリント基板１０に設けられた配線２０によって接続されている。ここで、半導体装置１００から半導体装置２００に配線２０を介して信号が送信される。
【0013】
送信側のクロック（ＣＬＫ）を起点に考えると、受信側の入力論理回路としてのフリップフロップ（Ｆ／Ｆ）２０１にそれが到達するまでに、下記の遅延がある。
クロック（ＣＬＫ）のジッタ：ｔＴＣＤ
半導体装置１００の内部伝播遅延：ｔＴＩＤ
半導体装置１００出力バッファ１０２の遅延：ｔＴＢＤ
ＰＣＢ１０の配線２０の遅延：ｔＢＷＤ
半導体装置２００の入力バッファ２０２の遅延：ｔＲＢＤ
半導体装置２００の内部伝播遅延：ｔＲＩＤ
クロック（ＣＬＫ）のジッタ：ｔＴＣＤ
半導体装置１００の内部伝播遅延：ｔＴＩＤ
半導体装置１００出力バッファ１０２の遅延：ｔＴＢＤ
ＰＣＢ１０の配線２０の遅延：ｔＢＷＤ
半導体装置２００の入力バッファ２０２の遅延：ｔＲＢＤ
半導体装置２００の内部伝播遅延：ｔＲＩＤ
【0014】
ここで、ｔＢＷＤには、半導体装置１００，２００のそれぞれのパッケージによる遅延を含む。上記の遅延はそれぞれ、温度、電圧、製造ばらつき、周囲のノイズ、などの条件によりが変わる。図２に示されるように、これらの遅延の総和（ｔＤ）が最も小さくなった場合の遅延（ｔＤＥ）と最も大きくなった場合の遅延（ｔＤＬ）の差分が入力信号のジッタである。
【0015】
次に、本開示者らが検討したマンチェスタ符号におけるジッタの影響について図１および図３を用いて説明する。図３はデータ周期の１／８以上のジッタが発生した場合のタイミング例を示す図である。以下、１００Ｍｂｐｓ（bit per second）の通信速度でマンチェスタ符号を受信する場合について説明する。
【0016】
半導体装置２００内部で生成されている最も速い周波数のクロックを４００ＭＨｚである場合、クロックの立ち上がりと立下りの両エッジを使用したとしても、データの１周期で８サンプリングしかできない。このため、その精度は１．２５ｎｓ（nanosecond）と１００Ｍｂｐｓのスペックから考えると非常に粗い。
【0017】
一方で、マンチェスタ符号化された信号が入力される端子に、ＬＶＤＳ（Low Voltage Differential Signaling）インターフェースを使用する場合、信号は半導体装置２００の外部から入力バッファ２０２に差動入力として入ってくる。このため、低消費電力化のために電流量を絞った場合に、入力バッファ２０２のジッタが大きくなる。また、低消費電力と低コスト化のため、リーク電力が少ないＣＭＯＳ（Complementary Metal Oxide Semiconductor）プロセスを使用する場合、電源の電流量も抑えられている。このため、ノイズによる影響を受けやすく、半導体装置２００の内部伝播でのジッタも大きい。また、クロックを供給するＰＬＬ（Phase Locked Loop）回路等のクロック源のジッタもある。そこに、更に、半導体装置２００の外部の配線２０、送信側の半導体装置１００の回路のジッタがあり、合計するとそのジッタ値は±１．２５ｎｓを超えてしまう場合がある。
【0018】
例えば、１０ｎｓ周期のマンチェスタ符号化された信号に対して、サンプリング精度が１．２５ｎｓであり、±１．２５ｎｓを超えるジッタが発生する場合、中間エッジと境界エッジが同じ位置でサンプリングされる可能性がある。ここで、境界エッジとは、符号化の際に、データ／クロック周期の境界（データ境界）において生成されるエッジであり、中間エッジとは、データ／クロック周期の中間（データ中間）において生成されるエッジである。このため、中間エッジと境界エッジとを判別できなくなり、正確な復号化ができない。例えば、図３に示すような±１．５ｎｓのジッタが発生して、Ａ点でエッジをサンプリングした場合、そのエッジは中間エッジＭＥがジッタにより遅れたエッジ（一点破線）なのか、境界エッジＢＥが進んだエッジ（破線）なのかが判別できない。
【0019】
上述したように、データを送信するとき、ジッタなどのノイズによって遅延が生じる。この遅延は一定量でなくばらつきがある。データ送信の周波数と比較してサンプリング周波数が大きくない場合、そのばらつきによって間違ったエッジを検出してしまう可能性がある。
【0020】
送信受信間でクロック同期をとったり、送受信専用のＰＬＬを使用して十分に大きいサンプリング周波数を設定したりすれば、上述したような問題は起きない。しかし、回路設計の制約などで同期をとることが難しいケースがある。また、送受信専用のＰＬＬを使用する場合、コストデメリットは非常に大きく、また、ＰＬＬをロックさせるために発振だけをさせる期間（プリアンブル期間）も必要になる。
【0021】
次に、本開示の実施形態について以下説明する。隣接するサイクル間でのジッタによる変動値は、前のサイクルおける遅延が大きかったのか小さかったのかで異なる。例えば、ジッタが２ｎｓとした場合、前のサイクルにおける遅延の総和（ｔＤ）が平均の場合は、次のサイクルは遅れる方向と進む方向の両方が１ｎｓ変動し得る（±１ｎｓ）。ここで、総和（ｔＤ）が平均とは最早（ｔＤＥ）と最遅（ｔＤＬ）の中間をいう。
【0022】
一方、前のサイクルにおける遅延の総和（ｔＤ）が平均より０．５ｎｓ小さい場合（信号伝達が早い場合）は、次のサイクルにおける進む可能性は－０．５ｎｓで、遅れる可能性は＋１．５ｎｓとなる。なお、前のサイクルにおける遅延の総和（ｔＤ）が最も小さい場合（最早（ｔＤＥ）の場合）は、次のサイクルはこれ以上早くなることは無いが、遅れは＋２ｎｓまであり得ることになる。
【0023】
他方、前のサイクルにおける遅延の総和（ｔＤ）が平均よりも大きい場合（信号伝達が遅い場合）は、上述した平均よりも小さい場合の逆のことが言える。つまり、前のサイクルの遅延が小さい場合は、次のサイクルの変動は遅れる側が大きく、進む側は小さくなる。逆に前のサイクルの遅延が大きい場合は、次のサイクルの変動は進む側が大きく、遅れる側は小さくなる。
【0024】
実施形態では、このジッタを含むマンチェスタ符号を受信するために、マンチェスタ符号に必ず発生する中間のエッジに基づいてデータ検出範囲の補正を行う。ここで、データ検出範囲の終わりを通常よりも前に早く設定する補正を「進む補正」という。データ検出範囲の先頭を通常と比較して後ろに設定する補正を「遅れ補正」という。
【0025】
前のサイクルの遅延が大きいか小さいかの判断は、次のサイクルのデータ検出範囲の補正で見当がつく。次のサイクルのデータ検出範囲の補正において進む補正をした場合は、少なくとも前のサイクルの遅延が最遅ではなく、次のサイクルは前サイクルより遅かったと判断できる。次のサイクルのデータ検出範囲の補正において遅れ補正をした場合は、少なくとも前のサイクルの遅延が最早ではなく、次のサイクルは前のサイクルよりは早かったと判断できる。
【0026】
実施形態はこの特性を利用し、前のサイクルにおけるデータ検出範囲の補正結果を記憶しておき、その補正結果に基づいて、次のサイクルのデータ検出範囲（Ｗ）を補正する。
【0027】
データ検出範囲の補正について図４（ａ）～４（ｃ）を用いて説明する。図４（ａ）はデータ検出範囲を変更しない場合のタイミング図である。図４（ｂ）はデータ検出範囲の補正において遅れ補正をする場合のタイミング図である。図４（ｃ）はデータ検出範囲の補正において進む補正をする場合のタイミング図である。
【0028】
図４（ａ）に示すように、データ検出範囲（Ｗ）の補正がない場合、太い矢印のサンプリングポイントＳＰでは、中間エッジＭＥか境界エッジＢＥか区別がつかない。
【0029】
そこで、図４（ｂ）に示すように、前のサイクルのエッジ検出において、進む補正（ＡＣ）をした場合は、次のサイクルにおいては遅れ補正をする。すなわち、次のサイクルのエッジ検出において、データ検出範囲（Ｗ）の中心を遅らせる、または、データ検出範囲（Ｗ）の進め側の範囲を短くする。これにより、太い矢印のサンプリングポイントＳＰでは、境界エッジＢＥと判定できる。
【0030】
また、図４（ｃ）に示すように、前のサイクルのエッジ検出において、遅れ補正（ＤＣ）をした場合は、次のサイクルにおいては進む補正をする。すなわち、次のサイクルのエッジ検出において、データ検出範囲（Ｗ）の中心を進ませる、または、データ検出範囲（Ｗ）の遅れ側の範囲を短くする。これにより、太い矢印のサンプリングポイントＳＰでは、中間エッジＭＥと判定できる。
【0031】
次に、上述とは別の見方による実施形態について説明する。実施形態における受信側の半導体装置は、データ検出範囲を設定するため、例えば、連続した２つのデータを受信するのにかかった時間を測定し、その測定した時間に基づいてデータ検出範囲を設定する。データ間の時間間隔が短ければ、さらにその次に来るデータは、データ間隔が通常だった場合よりも長い間隔経過後に来る可能性が高い。そのため、データ検出範囲の先頭を通常と比較して後ろに設定する遅れ補正を行う。データ間の時間間隔が長ければ、さらにその次に来るデータは、データ間隔が通常だった場合よりも短い間隔経過後に来る可能性が高い。そのため、データ検出範囲の終わりを通常よりも前に早く設定する進む補正を行う。
【0032】
遅れ補正および進む補正について図５を用いて具体例を説明する。図５は遅れ補正および進む補正を説明するためのタイミング図である。図５においては、前提として、８ｎｓ周期でデータを受信し、ジッタにより、±２ｎｓほど受信がずれる場合があるとしている。
【0033】
まず、遅れ補正および進む補正をしない場合（Ａの場合）について説明する。第二中間エッジＭＥ２はジッタにより±２ｎｓずれる。ジッタを考慮して、ずれた第二中間エッジＭＥ２を基準にして４～１２ｎｓの間で第三中間エッジＭＥ３のデータ検出範囲を設定しなければならない。
【0034】
次に、データ間隔が短くなった場合（Ｂの場合）における遅れ補正の処理を説明する。周期８ｎｓの通信において、第一中間エッジＭＥ１と第二中間エッジＭＥ２とのデータ間隔が６ｎｓになる場合、主に以下の原因が考えられる。
Ｂ１：ＤＡＴＡ２が２ｎｓ早まる。
Ｂ２：ＤＡＴＡ１が２ｎｓ遅れる。
Ｂ１：ＤＡＴＡ２が２ｎｓ早まる。
Ｂ２：ＤＡＴＡ１が２ｎｓ遅れる。
【0035】
Ｂ１の場合、ＤＡＴＡ３の第三中間エッジＭＥ３は、ＤＡＴＡ２の第二中間エッジＭＥ２を基準にして８～１２ｎｓに来る可能性がある。Ｂ２の場合、ＤＡＴＡ３の第三中間エッジＭＥ３は、ＤＡＴＡ２の第二中間エッジＭＥ２を基準にして６～１０ｎｓに来る可能性がある。そのため、両方の可能性に備え、６～１２ｎｓをエッジ検出範囲とすればよい。Ａの場合の４～１２ｎｓと比較すると、データ検出範囲の先頭を２ｎｓ後ろに遅くする遅れ補正により、データ検出範囲を狭めることができるため、誤検出を防ぐことができる。
【0036】
次に、データ間隔が長くなった場合（Ｃの場合）における進む補正の処理を説明する。第一中間エッジＭＥ１と第二中間エッジＭＥ２とのデータ間隔が１０ｎｓになる場合、主に以下の原因が考えられる。
Ｃ１：ＤＡＴＡ１が２ｎｓ早まる。
Ｃ２：ＤＡＴＡ２が２ｎｓ遅れる。
Ｃ１：ＤＡＴＡ１が２ｎｓ早まる。
Ｃ２：ＤＡＴＡ２が２ｎｓ遅れる。
【0037】
Ｃ１の場合、ＤＡＴＡ３は、ＤＡＴＡ２の第二中間エッジＭＥ２を基準にして６～１０ｎｓに来る可能性がある。Ｃ２の場合、ＤＡＴＡ３は、ＤＡＴＡ２の第二中間エッジＭＥ２を基準にして４～８ｎｓに来る可能性がある。そのため、両方の可能性に備え４～１０ｎｓをエッジ検出範囲とすればよい。Ａの場合の４～１２ｎｓと比較すると、データ検出範囲の終わりを２ｎｓ前に早くする進む補正により、データ検出範囲を狭めることができるため、誤検出を防ぐことができる。
【0038】
実施形態は、受信側において、連続した２つのデータを受信するのにかかった時間を測定する。データ間の時間間隔に基づいてデータ検出範囲を設定する。データ間の時間間隔が短ければ、さらにその次にくるデータは、データ間隔が通常だった場合よりも長い間隔経過後に来る可能性が高い。そのため、データ検出範囲の先頭を通常と比較して後ろに設定する。データ間の時間間隔が長ければ、さらにその次にくるデータは、データ間隔が通常だった場合よりも短い間隔経過後に来る可能性が高いので、データ検出範囲の終わりを通常よりも前に早く設定する。
【0039】
実施形態によれば、サンプリング精度（タイマー精度）を含めたジッタが±１／８周期以上になる場合でも、正確にクロックおよびデータを復元することができる。これにより、ジッタが±１／８周期以上になる場合でも、送受信専用のＰＬＬを使わず、低電力および低コストの回路により、正確に受信が可能となる。本実施形態はマンチェスタ符号の受信を例に挙げているが、例えば、８ｂ／１０ｂ符号、ＲＬＬ（Run Length Limited）符号、ＷＦＭなどのクロックとデータ信号を重畳する通信、例えば調歩同期信号のような非同期通信にも適用可能である。
【0040】
以下、実施形態の代表的な実施例について、幾つか例示する。以下の実施例の説明において、上述の実施形態にて説明されているものと同様の構成および機能を有する部分に対しては、上述の実施形態と同様の符号が用いられ得るものとする。そして、かかる部分の説明については、技術的に矛盾しない範囲内において、上述の実施形態における説明が適宜援用され得るものとする。また、上述の実施形態の一部、および、複数の実施例の全部または一部が、技術的に矛盾しない範囲内において、適宜、複合的に適用され得る。
【0041】
（第一実施例）
図６は第一実施例における通信システムの構成を示すブロック図である。
図６は第一実施例における通信システムの構成を示すブロック図である。
【0042】
第一実施例における通信システム１は、半導体装置１００と半導体装置２００との間を、マンチェスタ符号で通信している。半導体装置１００はマスタデバイスともいい、例えば、ＭＣＵ（Micro Controller Unit）で構成される。半導体装置２００はスレーブデバイスともいい、例えば、センサまたは制御機器に接続される。通信は、半導体装置１００，２００のそれぞれの通信モジュール１１０，２１０で制御される。通信モジュール１１０，２１０は、それぞれ送信回路１２０，２２０および受信回路１４０，２４０を備える。送信回路１２０，２２０はマンチェスタ符号のエンコーダ１３０，２３０を備え、受信回路１４０，２４０はマンチェスタ符号のデコーダ１５０，２５０を備える。マンチェスタ符号のエンコーダ１３０，２３０はマンチェスタ符号のデコーダ１５０，２５０とそれぞれ通信線２１，２２に接続されている。マンチェスタ符号のデコーダ１５０，２５０は、マンチェスタ符号からクロックとデータを再生成するため、ＣＤＲ（Clock Data Recovery）と呼ばれている。
【0043】
送信回路１２０と受信回路２４０との間、および送信回路２２０と受信回路１４０との間は、調歩同期式のシリアル通信を行う。調歩同期式のシリアル通信では、一文字分の文字情報を、開始を意味する「スタートビット」と終わりを意味する「ストップビット」という信号で挟んで送る。また、データが正常に送られたかを検査するための「パリティビット」をストップビットの前に付加している。なお、上記では、データを流す信号線を方向毎に専用の信号線を確保する全二重通信の例を説明したが、１本の信号線で通信の方向を切り替えて使う半二重通信であってもよい。
【0044】
なお、半導体装置１００からは、センサまたは制御機器への設定信号、または制御信号が半導体装置２００に対して送信される。半導体装置２００からは、センサまたは制御機器からのデータ、ステータス情報またはエラー情報が送信される。
【0045】
また、半導体装置１００は、通信モジュール１１０の他に、ＣＰＵ１６０、タイマー１７０およびその他の制御回路（ＣＮＴＲ）１８０を備える。通信モジュール１１０はこれらの回路からのデータおよび制御を受けて、通信を行う。半導体装置２００は、図示しないセンサまたは制御機器を制御する制御回路（ＣＮＴＲ）２６０を備え、通信モジュール２１０は制御回路２６０からのデータおよび制御を受けて通信を行う。半導体装置２００はＭＣＵで構成されてもよい。
【0046】
次に、マンチェスタ符号のデコーダ１５０，２５０について図７を用いて説明する。図７は図６に示されるデコーダの構成を示すブロック図である。以下、デコーダ１５０について説明するが、デコーダ２５０はデコーダ１５０と同様な構成であり、同様に動作する。
【0047】
デコーダ１５０は、同期化回路（ＳＹＮＣ）１５１、ノイズフィルタ（ＦＬＴＲ）１５２およびエッジ検出回路（ＥＤＣ）１５３を有するデータ受信回路と、クロック生成回路（ＣＧ）１５７と、を備える。デコーダ１５０は、さらに、エッジ判定回路（ＥＪＣ）１５４、エッジ履歴回路（ＥＨＣ）１５５およびカウンタ（ＣＮＴＲ）１５６を有するエッジ認識回路を備える。
【0048】
マンチェスタ符号化されたシリアル入力信号（ＳＩ）は、同期化回路１５１、ノイズフィルタ１５２を通過し、エッジ検出回路１５３に入力される。ここで、同期化回路１５１は、例えば、メタステーブルを発生させないための多段のフリップフロップ（Ｆ／Ｆ）回路で構成されている。ノイズフィルタ１５２は、例えば、三値多数決回路で構成されている。
【0049】
クロック信号（ＣＬＫ）は半導体装置１００の内部で生成されたクロックで、ＰＬＬ等で生成されたクロックを分周したものである。但し、分周は必要なものではなく、分周しなくてもよい。また、クロック信号（ＣＬＫ）は立ち上がりエッジまたは立下りエッジのみを使用する場合もあるし、立ち上がりエッジと立下りエッジを両方使用する場合もある。また位相が１８０度反転した２相のクロック信号（ＣＬＫ）を用いる場合もある。その場合には、クロック信号（ＣＬＫ）は２本となる。
【0050】
エッジ判定回路１５４はエッジ検出回路１５３により検出したエッジに基づいて受信データ（Ｒ＿ＤＡＴＡ）を生成する。エッジ履歴回路１５５はエッジ判定回路１５４の出力である受信エッジ情報（ＲＥＩ）に基づいて、前のサイクルにおける位相ずれ（遅延）情報（ＬＤＩ）を記憶する記憶回路である。カウンタ１５６は、受信エッジ情報（ＲＥＩ）に基づいて初期化され、クロック信号（ＣＬＫ）を計数する。
【0051】
クロック生成回路１５７は受信エッジ情報（ＲＥＩ）に基づいて受信クロック（Ｒ＿ＣＬＫ）を生成する。
【0052】
中間エッジを検出する方法について図８を用いて説明する。図８は図７に示されるデコーダの動作波形を示すタイミング図である。マンチェスタ符号の入力周期が１０ｎｓ（１００Ｍｂｐｓ）の場合、ジッタは±１．８７５ｎｓ（サンプリング周期×３／２）未満で動作可能である。以下、サンプリング周期が１．２５ｎｓ、ジッタが±１．５ｎｓのシステムとして説明する。
【0053】
送信側基準信号（Ｔ＿ＲＥＦ）は、図１における起点としての送信側クロック（ＣＬＫ）に相当する。受信側入力信号（Ｒ＿ＩＮ）は、図３におけるマンチェスタ符号入力および図１における入力側初段論理としてのフリップフロップ２０１の入力信号に相当する。受信側入力信号（Ｒ＿ＩＮ）は、図７における同期化回路１５１のシリアル入力信号（ＳＩ）か、またはエッジ検出回路１５３の入力信号である。
【0054】
入力信号（Ｓ＿ＩＮ）は、受信側入力信号（Ｒ＿ＩＮ）をサンプリングした後の信号であり、図３におけるマンチェスタ符号入力に相当する。入力信号（Ｓ＿ＩＮ）は、図７における同期化回路１５１の出力信号、あるいはノイズフィルタ１５２の出力信号、あるいはエッジ検出回路１５３の内部のＦ／Ｆ回路である。入力信号（Ｓ＿ＩＮ）はマンチェスタ符号なので、中間エッジは必ずあるが、境界エッジは無いこともある。
【0055】
ここで、図８における入力信号（Ｓ＿ＩＮ）の（ａ）～（ｃ）は下記の場合の信号波形である。
（ａ）遅延が小さい（平均値より－１．８７５ｎｓ～－０．６２５ｎｓ）
（ｂ）遅延が中ぐらい（平均値より±０．６２５ｎｓ以内）
（ｃ）遅延が大きい（平均値より＋０．６２５ｎｓ～＋１．８７５ｎｓ）
（ａ）遅延が小さい（平均値より－１．８７５ｎｓ～－０．６２５ｎｓ）
（ｂ）遅延が中ぐらい（平均値より±０．６２５ｎｓ以内）
（ｃ）遅延が大きい（平均値より＋０．６２５ｎｓ～＋１．８７５ｎｓ）
【0056】
また、（ａ）～（ｃ）の場合はジッタによるものなのでエッジごとに変わる可能性がある。例えば、第一中間エッジＭＥ１が（ａ）の場合だったとして、第二境界エッジＢＥ２が（ａ）の場合とは限らず、（ａ）～（ｃ）の場合のいずれにもなり得る。また、第一中間エッジＭＥ１が（ｂ）または（ｃ）の場合だったとして、同様に、第二境界エッジＢＥ２は（ａ）～（ｃ）の場合の何れにもなり得る。
【0057】
図８における実線の矢印は中間エッジのサンプリングを示し、破線の矢印は境界エッジのサンプリングを示す。マンチェスタ符号からクロックとデータを抽出する場合は、この中間エッジと境界エッジを区別できなければならない。
【0058】
カウンタ（ＣＮＴＲ）１５６は、エッジ判定回路１５４がエッジを検出したら「０」にクリアされ、サンプリング周期ごとに１ずつ加算される。ただし、図８においては、カウンタ値は、説明が分かりやすいよう、ずっとインクリメントされた場合（第二中間エッジＭＥ２が検出されなかった場合）の値を記載している。
【0059】
検出対象の中間エッジの例としての第二中間エッジＭＥ２の検出方法について説明する。
【0060】
まず、エッジ履歴回路１５５に格納される遅延情報（ＬＤＩ）について説明する。エッジ履歴回路１５５に格納される遅延情報（ＬＤＩ）は「０」、「１」、「２」の３値を取る。
【0061】
遅延情報（ＬＤＩ）が「０」の場合は、遅延が不明である場合であり、入力信号（Ｒ＿ＩＮ）は図８の（ａ）または（ｂ）または（ｃ）の場合になる。第二中間エッジＭＥ２のデータ検出範囲はカウンタ１５６のカウンタ値が６～１０の場合である。遅延情報（ＬＤＩ）が「０」の場合をエッジ履歴０といい、「ＥＨ＝０」と表す。
【0062】
遅延情報（ＬＤＩ）が「１」の場合は、遅延が小または中の場合であり、入力信号（Ｒ＿ＩＮ）は図８の（ａ）または（ｂ）の場合になる。第二中間エッジＭＥ２のデータ検出範囲はカウンタ値が７～１０の場合である。遅延情報（ＬＤＩ）が「１」の場合をエッジ履歴１といい、「ＥＨ＝１」と表す。
【0063】
遅延情報（ＬＤＩ）が「２」の場合は、遅延が中または大の場合であり、入力信号（Ｒ＿ＩＮ）は図８の（ｂ）または（ｃ）の場合になる。第二中間エッジＭＥ２のデータ検出範囲はカウンタ値が６～９の場合である。遅延情報（ＬＤＩ）が「２」の場合をエッジ履歴２といい、「ＥＨ＝２」と表す。
【0064】
前のサイクルにおける中間エッジである第一中間エッジＭＥ１のエッジ履歴ごとの次のサイクルの中間エッジである第二中間エッジＭＥ２の検出動作およびエッジ履歴の更新について説明する。
【0065】
●エッジ履歴１（ＥＨ＝１）の動作：
第一中間エッジＭＥ１が、（ａ）または（ｂ）の場合（ＥＨ＝１）、第二中間エッジＭＥ２はカウンタ１５６のカウンタ値が７～１０のいずれかで発生する。カウンタ値が３～６また１１～１４でエッジが発生するかもしれないが、それらは境界エッジ（第二境界エッジＢＥ２または第三境界エッジＢＥ３）であるため無視する。エッジ判定回路１５４は、カウンタ値が７～１０の間でエッジを検出する。
第一中間エッジＭＥ１が、（ａ）または（ｂ）の場合（ＥＨ＝１）、第二中間エッジＭＥ２はカウンタ１５６のカウンタ値が７～１０のいずれかで発生する。カウンタ値が３～６また１１～１４でエッジが発生するかもしれないが、それらは境界エッジ（第二境界エッジＢＥ２または第三境界エッジＢＥ３）であるため無視する。エッジ判定回路１５４は、カウンタ値が７～１０の間でエッジを検出する。
【0066】
エッジ判定回路１５４は、このエッジの変化がハイレベル（Ｈ）からローレベル（Ｌ）の場合は「１」、ローレベル（Ｌ）からハイレベル（Ｈ）の場合は「０」、として受信データ（Ｒ＿ＤＡＴＡ）を出力し、受信クロック（Ｒ＿ＣＬＫ）を出力する。以下、ハイレベル（Ｈ）からローレベル（Ｌ）の変化を「Ｈ→Ｌ」、ローレベル（Ｌ）からハイレベル（Ｈ）の変化を「Ｌ→Ｈ」と記載する。
【0067】
エッジ検出時のカウンタ値が７または８の場合には、第二中間エッジＭＥ２は（ａ）または（ｂ）の場合（ＥＨ＝１）であり、エッジ判定回路１５４は、「１」をエッジ履歴回路１５５に格納してエッジ履歴を更新する。エッジ検出時のカウンタ値が９または１０の場合には、第二中間エッジＭＥ２は（ｂ）または（ｃ）の場合（ＥＨ＝２）であり、エッジ判定回路１５４は、「２」をエッジ履歴回路１５５に格納してエッジ履歴を更新する。
【0068】
●エッジ履歴２（ＥＨ＝２）の動作：
第一中間エッジＭＥ１が、（ｂ）または（ｃ）の場合（ＥＨ＝２）、第二中間エッジＭＥ２はカウンタ１５６のカウンタ値が６～９のいずれかで発生する。カウンタ値が２～５または１０～１３でエッジが発生するかもしれないが、それらは境界エッジ（第二境界エッジＢＥ２または第三境界エッジＢＥ３）であるため無視する。カウンタ値が６～９の間でエッジを検出する。
第一中間エッジＭＥ１が、（ｂ）または（ｃ）の場合（ＥＨ＝２）、第二中間エッジＭＥ２はカウンタ１５６のカウンタ値が６～９のいずれかで発生する。カウンタ値が２～５または１０～１３でエッジが発生するかもしれないが、それらは境界エッジ（第二境界エッジＢＥ２または第三境界エッジＢＥ３）であるため無視する。カウンタ値が６～９の間でエッジを検出する。
【0069】
エッジ判定回路１５４は、このエッジの変化が「Ｈ→Ｌ」の場合は「１」、「Ｌ→Ｈ」の場合は「０」、として受信データ（Ｒ＿ＤＡＴＡ）を出力し、受信クロック（Ｒ＿ＣＬＫ）を出力する。
【0070】
エッジ検出時のカウンタ値が６または７の場合には、第二中間エッジＭＥ２は（ａ）または（ｂ）の場合であり（ＥＨ＝１）、エッジ判定回路１５４は、「１」をエッジ履歴回路１５５に格納して更新する。エッジ検出時のカウンタ値が８または９の場合には、第二中間エッジＭＥ２は（ｂ）または（ｃ）の場合（ＥＨ＝２）であり、エッジ判定回路１５４は、「２」をエッジ履歴回路１５５に格納して更新する。
【0071】
●エッジ履歴０（ＥＨ＝０）の動作：
最初のサイクルにおけるエッジの場合、スタートビットを「１」とすると、必ず中間エッジは「Ｈ→Ｌ」の変化となる。そのため、最初のサイクルは「Ｈ→Ｌ」への遷移時にカウンタ値を「０」にクリアし、「１」として受信データ（Ｒ＿ＤＡＴＡ）を出力し、受信クロック（Ｒ＿ＣＬＫ）を出力する。最初のサイクルは、中間エッジが（ａ）～（ｃ）の場合のどの状態かは判別することはできないため、「ＥＨ＝０」とする。
最初のサイクルにおけるエッジの場合、スタートビットを「１」とすると、必ず中間エッジは「Ｈ→Ｌ」の変化となる。そのため、最初のサイクルは「Ｈ→Ｌ」への遷移時にカウンタ値を「０」にクリアし、「１」として受信データ（Ｒ＿ＤＡＴＡ）を出力し、受信クロック（Ｒ＿ＣＬＫ）を出力する。最初のサイクルは、中間エッジが（ａ）～（ｃ）の場合のどの状態かは判別することはできないため、「ＥＨ＝０」とする。
【0072】
最初のサイクルを含む「ＥＨ＝０」の場合、第二中間エッジＭＥ２のエッジが取り得るカウンタ値は６～１０になる。カウンタ値が６～１０の間でエッジが１回しか検出されなかった場合は、エッジ判定回路１５４は、エッジ検出時のカウンタ値により、それぞれ以下の様にエッジ履歴を計算する。
【0073】
カウンタ値が６または７の場合、エッジ判定回路１５４は、第二中間エッジＭＥ２は（ａ）または（ｂ）の場合であると判断し、エッジ履歴回路１５５に「１」を記憶してエッジ履歴を更新する。
【0074】
カウンタ値が８の場合、エッジ判定回路１５４は、第二中間エッジＭＥ２は第一中間エッジＭＥ１の遅延と同じあると判断し、エッジ履歴回路１５５に「０」を記憶してエッジ履歴を更新する。
【0075】
カウンタ値が９または１０の場合、エッジ判定回路１５４は、第二中間エッジＭＥ２は（ｂ）または（ｃ）の場合であると判断し、エッジ履歴回路１５５に「２」を記憶してエッジ履歴を更新する。
【0076】
「ＥＨ＝０」の場合は、カウンタ値が６と１０で２回エッジを検出する場合が稀だがあり得る。「ＥＨ＝０」の場合はどちらのエッジが中間エッジか境界エッジかが判断できないため、エッジ判定回路１５４は復号化エラーを生成する。復号化エラーが生成された場合は、受信回路１４０は、それ以降の受信を次のフレーム受信まで停止し、そのフレームを全て破棄するか、または、エラー発生までのビット以降を破棄する。フレーム全体または一部のビットの受信が破棄された場合には、受信回路１４０に設けられる受信バッファ（ＢＦＦＲ）１４１は前値を保持する。また、「ＥＨ＝０」以外の場合でも、ノイズ等の誤動作により２回以上エッジを検出する可能性がある。その場合も、上記と同様にエッジ判定回路１５４は復号化エラーを生成する。
【0077】
【0078】
（ステップＳ０）
エッジ検出回路１５３が「Ｈ→Ｌ」のエッジを検出する。
エッジ検出回路１５３が「Ｈ→Ｌ」のエッジを検出する。
【0079】
（ステップＳ１）
エッジ判定回路１５４は、入力信号（Ｒ＿ＤＡＴＡ）として「１」を出力し、受信エッジ情報（ＲＥＩ）をエッジ履歴回路１５５、カウンタ１５６およびクロック生成回路１５７に出力する。クロック生成回路１５６は受信エッジ情報（ＲＥＩ）に基づいて受信クロック（Ｒ＿ＣＬＫ）を生成して出力する。カウンタ１５６は受信エッジ情報（ＲＥＩ）に基づいてカウンタ値を「０」にクリアする。また、エッジ履歴回路１５５は、受信エッジ情報（ＲＥＩ）に基づいてエッジ履歴０を記憶する。
エッジ判定回路１５４は、入力信号（Ｒ＿ＤＡＴＡ）として「１」を出力し、受信エッジ情報（ＲＥＩ）をエッジ履歴回路１５５、カウンタ１５６およびクロック生成回路１５７に出力する。クロック生成回路１５６は受信エッジ情報（ＲＥＩ）に基づいて受信クロック（Ｒ＿ＣＬＫ）を生成して出力する。カウンタ１５６は受信エッジ情報（ＲＥＩ）に基づいてカウンタ値を「０」にクリアする。また、エッジ履歴回路１５５は、受信エッジ情報（ＲＥＩ）に基づいてエッジ履歴０を記憶する。
【0080】
（ステップＳ２）
エッジ判定回路１５４はエッジ履歴に基づいて検出範囲を設定する。ここで、検出範囲の下限はＷＬ、検出範囲の上限はＷＨである。
エッジ判定回路１５４はエッジ履歴に基づいて検出範囲を設定する。ここで、検出範囲の下限はＷＬ、検出範囲の上限はＷＨである。
【0081】
（ステップＳ３）
カウンタ１５６はクロック信号（ＣＬＫ）によりインクメントする。
カウンタ１５６はクロック信号（ＣＬＫ）によりインクメントする。
【0082】
（ステップＳ４）
エッジ判定回路１５４はカウンタ１５６のカウント値が検出範囲の下限（ＷＬ）以上かどうかを判定する。
エッジ判定回路１５４はカウンタ１５６のカウント値が検出範囲の下限（ＷＬ）以上かどうかを判定する。
【0083】
（ステップＳ５）
エッジ判定回路１５４はカウンタ１５６のカウント値が検出範囲の上限（ＷＨ）以上かどうかを判定する。
エッジ判定回路１５４はカウンタ１５６のカウント値が検出範囲の上限（ＷＨ）以上かどうかを判定する。
【0084】
（ステップＳ６）
エッジ判定回路１５４はエッジ検出回路１５３の出力に基づいてエッジを検出したかどうかを判定する。
エッジ判定回路１５４はエッジ検出回路１５３の出力に基づいてエッジを検出したかどうかを判定する。
【0085】
（ステップＳ７）
エッジ判定回路１５４は検出したエッジが初回かどうかを判定する。
エッジ判定回路１５４は検出したエッジが初回かどうかを判定する。
【0086】
（ステップＳ８）
エッジ判定回路１５４はエッジを検出したときのカウンタ１５６のカウント値を初回のエッジ位置とする。
エッジ判定回路１５４はエッジを検出したときのカウンタ１５６のカウント値を初回のエッジ位置とする。
【0087】
（ステップＳ９）
エッジ判定回路１５４は、入力信号（Ｒ＿ＤＡＴＡ）を出力し、受信エッジ情報（ＲＥＩ）をエッジ履歴回路１５５、カウンタ１５６およびクロック生成回路１５７に出力する。クロック生成回路１５６は受信エッジ情報（ＲＥＩ）に基づいて受信クロック（Ｒ＿ＣＬＫ）を生成して出力する。また、エッジ履歴回路１５５は、受信エッジ情報（ＲＥＩ）に基づいてエッジ履歴を更新する。
エッジ判定回路１５４は、入力信号（Ｒ＿ＤＡＴＡ）を出力し、受信エッジ情報（ＲＥＩ）をエッジ履歴回路１５５、カウンタ１５６およびクロック生成回路１５７に出力する。クロック生成回路１５６は受信エッジ情報（ＲＥＩ）に基づいて受信クロック（Ｒ＿ＣＬＫ）を生成して出力する。また、エッジ履歴回路１５５は、受信エッジ情報（ＲＥＩ）に基づいてエッジ履歴を更新する。
【0088】
（ステップＳ１０）
ステップＳ５において、カウント値が検出範囲の上限を超えた場合、カウンタ１５６はカウント値を「０」にクリアする。
ステップＳ５において、カウント値が検出範囲の上限を超えた場合、カウンタ１５６はカウント値を「０」にクリアする。
【0089】
（ステップＳ１１）
ステップＳ７において、検出したエッジが２回目である場合、エッジ判定回路１５４は複号化エラーを出力する。
ステップＳ７において、検出したエッジが２回目である場合、エッジ判定回路１５４は複号化エラーを出力する。
【0090】
第一実施例によれば、前回のエッジ履歴により、中間エッジと認識するカウンタ値を変更することで、サンプリング周期がマンチェスタ符号データの周期の１／８で、且つジッタがマンチェスタ符号データの周期の±（１／８×３／２)未満まで、復号化が可能となる。
【0091】
【0092】
第二実施例におけるデコーダは第一実施例におけるデコーダ１５０，２５０と同様な構成ある。ただし、エッジ判定回路１５４およびエッジ履歴回路１５５の動作が異なる。マンチェスタ符号の入力周期が１０ｎｓ（１００Ｍｂｐｓ）の場合、ジッタは±２．５ｎｓ（サンプリング周期×２）未満で動作可能である。説明ではジッタが±１．５ｎｓのシステムとして説明する。
【0093】
第二実施例では、入力信号（Ｓ＿ＩＮ）の（ａ）～（ｄ）は下記の場合の信号波形である。
（ａ）遅延が小さい（平均値より－２．５ｎｓ～－１．２５ｎｓ）場合
（ｂ）遅延がやや小さい（平均値より－１．２５ｎｓ～０ｎｓ）場合
（ｃ）遅延がやや大きい（平均値より０ｎｓ～＋１．２５ｎｓ）場合
（ｄ）遅延が大きい（平均値より＋１．２５ｎｓ～＋２．５ｎｓ）場合
（ａ）遅延が小さい（平均値より－２．５ｎｓ～－１．２５ｎｓ）場合
（ｂ）遅延がやや小さい（平均値より－１．２５ｎｓ～０ｎｓ）場合
（ｃ）遅延がやや大きい（平均値より０ｎｓ～＋１．２５ｎｓ）場合
（ｄ）遅延が大きい（平均値より＋１．２５ｎｓ～＋２．５ｎｓ）場合
【0094】
また、（ａ）～（ｄ）の場合はジッタによるものなのでエッジごとに変わる可能性がある。例えば第一中間エッジＭＥ１が（ａ）の場合だったとして、第二中間エッジＭＥ２が（ａ）の場合とは限らず、（ａ）（ｂ）（ｃ）（ｄ）の場合のいずれにもなり得る。第二中間エッジＭＥ２が（ｂ）（ｃ）（ｄ）の場合も同じである。
【0095】
図１０における実線の矢印は中間エッジのサンプリングを示し、破線の矢印は境界エッジのサンプリングを示す。マンチェスタ符号からクロックとデータを抽出する場合は、この中間エッジと境界エッジを区別できなければならない。
【0096】
カウンタ１５６は、エッジ判定回路１５４がエッジを検出したら「０」にクリアされ、サンプリング周期ごとに１ずつ加算される。ただし、図１０においては、説明が分かりやすいよう、ずっとインクリメントされた場合（第二中間エッジＭＥ２）が検出されなかった場合）の値を記載している。
【0097】
検出対象の第二中間エッジＭＥ２の検出方法について説明する。エッジ履歴回路１５５に格納される遅延情報（ＬＤＩ）は「０」～「９」の１０値を取る。
【0098】
遅延情報（ＬＤＩ）が「０」の場合は、遅延が不明である場合であり、入力信号（Ｒ＿ＩＮ）は図１０の（ａ）または（ｂ）または（ｃ）または（ｄ）になる。第二中間エッジＭＥ２のデータ検出範囲はカウンタ値５～１１である。遅延情報（ＬＤＩ）が「０」の場合をエッジ履歴０といい、「ＥＨ＝０」と表す。
【0099】
遅延情報（ＬＤＩ）が「１」の場合は、遅延が小の場合であり、入力信号（Ｒ＿ＩＮ）は図１０の（ａ）になる。第二中間エッジＭＥ２のデータ検出範囲はカウンタ値８～１１である。遅延情報（ＬＤＩ）が「１」の場合をエッジ履歴１といい、「ＥＨ＝１」と表す。
【0100】
遅延情報（ＬＤＩ）が「２」の場合は、遅延がやや小の場合であり、入力信号（Ｒ＿ＩＮ）は図１０の（ｂ）になる。第二中間エッジＭＥ２のデータ検出範囲はカウンタ値７～１０である。遅延情報（ＬＤＩ）が「２」の場合をエッジ履歴２といい、「ＥＨ＝２」と表す。
【0101】
遅延情報（ＬＤＩ）が「３」の場合は、遅延がやや大の場合であり、入力信号（Ｒ＿ＩＮ）は図１０の（ｃ）になる。第二中間エッジＭＥ２のデータ検出範囲はカウンタ値６～９である。遅延情報（ＬＤＩ）が「３」の場合をエッジ履歴３といい、「ＥＨ＝３」と表す。
【0102】
遅延情報（ＬＤＩ）が「４」の場合は、遅延が大の場合であり、入力信号（Ｒ＿ＩＮ）は図１０の（ｄ）になる。第二中間エッジＭＥ２のデータ検出範囲はカウンタ値５～８である。遅延情報（ＬＤＩ）が「４」の場合をエッジ履歴４といい、「ＥＨ＝４」と表す。
【0103】
遅延情報（ＬＤＩ）が「５」の場合は、遅延が大ではない場合であり、入力信号（Ｒ＿ＩＮ）は図１０の（ａ）または（ｂ）または（ｃ）になる。第二中間エッジＭＥ２のデータ検出範囲はカウンタ値６～１１である。遅延情報（ＬＤＩ）が「５」の場合をエッジ履歴５といい、「ＥＨ＝５」と表す。
【0104】
遅延情報（ＬＤＩ）が「６」の場合は、遅延が小ではない場合であり、入力信号（Ｒ＿ＩＮ）は図１０の（ｂ）または（ｃ）または（ｄ）になる。第二中間エッジＭＥ２のデータ検出範囲はカウンタ値５～１０である。遅延情報（ＬＤＩ）が「６」の場合をエッジ履歴６といい、「ＥＨ＝６」と表す。
【0105】
遅延情報（ＬＤＩ）が「７」の場合は、遅延が小さめの場合であり、入力信号（Ｒ＿ＩＮ）は図１０の（ａ）または（ｂ）になる。第二中間エッジＭＥ２のデータ検出範囲はカウンタ値７～１１である。遅延情報（ＬＤＩ）が「７」の場合をエッジ履歴７といい、「ＥＨ＝７」と表す。
【0106】
遅延情報（ＬＤＩ）が「８」の場合は、遅延が大きめの場合であり、入力信号（Ｒ＿ＩＮ）は図１０の（ｃ）または（ｄ）になる。第二中間エッジＭＥ２のデータ検出範囲はカウンタ値５～９である。遅延情報（ＬＤＩ）が「８」の場合をエッジ履歴８といい、「ＥＨ＝６」と表す。
【0107】
遅延情報（ＬＤＩ）が「９」の場合は、遅延が小ではない場合であり、入力信号（Ｒ＿ＩＮ）は図１０の（ｂ）または（ｃ）になる。第二中間エッジＭＥ２のデータ検出範囲はカウンタ値６～１０である。遅延情報（ＬＤＩ）が「９」の場合をエッジ履歴６といい、「ＥＨ＝９」と表す。
【0108】
前のサイクルにおける中間エッジである第一中間エッジＭＥ１のエッジ履歴ごとの次のサイクルの中間エッジである第二中間エッジＭＥ２の検出動作およびエッジ履歴の更新について説明する。
【0109】
●エッジ履歴１（ＥＨ＝１）の動作：
第一中間エッジＭＥ１が、（ａ）の場合（ＥＨ＝１）、第二中間エッジＭＥ２はカウンタ１５６のカウンタ値が８～１１のいずれかで発生する。カウンタ値が４～７または１２～１５でエッジが発生するかもしれないが、それらは境界エッジ（第二境界エッジＢＥ２または第三境界エッジＢＥ３）であるため無視する。エッジ判定回路１５４は、カウンタ値が８～１１の間でエッジを検出する。
第一中間エッジＭＥ１が、（ａ）の場合（ＥＨ＝１）、第二中間エッジＭＥ２はカウンタ１５６のカウンタ値が８～１１のいずれかで発生する。カウンタ値が４～７または１２～１５でエッジが発生するかもしれないが、それらは境界エッジ（第二境界エッジＢＥ２または第三境界エッジＢＥ３）であるため無視する。エッジ判定回路１５４は、カウンタ値が８～１１の間でエッジを検出する。
【0110】
エッジ判定回路１５４は、このエッジの変化が「Ｈ→Ｌ」の場合は「１」、「Ｌ→Ｈ」の場合は「０」、として受信データ（Ｒ＿ＤＡＴＡ）を出力し、受信クロック（Ｒ＿ＣＬＫ）を出力する。
【0111】
エッジ判定回路１５４は、このエッジ検出時、カウンタ値から第二中間エッジＭＥ２の遅延状態を判断し、その遅延情報をエッジ履歴回路１５５に記憶し、更に次のサイクルの第三中間エッジＭＥ３の判定に使用する。
【0112】
カウンタ値＝８の場合、エッジ判定回路１５４は、第二中間エッジＭＥ２は（ａ）の場合であると判断し、エッジ履歴回路１５５に「１」を記憶してエッジ履歴を更新する（ＥＨ＝１）。
【0113】
カウンタ値＝９の場合、エッジ判定回路１５４は、第二中間エッジＭＥ２は（ｂ）の場合であると判断し、エッジ履歴回路１５５に「２」を記憶してエッジ履歴を更新する（ＥＨ＝２）。
【0114】
カウンタ値＝１０の場合、エッジ判定回路１５４は、第二中間エッジＭＥ２は（ｃ）の場合であると判断し、エッジ履歴回路１５５に「３」を記憶してエッジ履歴を更新する（ＥＨ＝３）。
【0115】
カウンタ値＝１１の場合、エッジ判定回路１５４は、第二中間エッジＭＥ２は（ｄ）の場合であると判断し、エッジ履歴回路１５５に「４」を記憶してエッジ履歴を更新する（ＥＨ＝４）。
【0116】
●エッジ履歴２（ＥＨ＝２）の動作：
第一中間エッジＭＥ１が（ｂ）の場合（ＥＨ＝２）、第二中間エッジＭＥ２はカウンタ１５６のカウンタ値が７～１０のいずれかで発生する。エッジ判定回路１５４は、カウンタ値が７～１０の間で検出したエッジを第二中間エッジＭＥ２と判断し、その時のデータの変化によって受信データ（Ｒ＿ＤＡＴＡ）と受信クロック（Ｒ＿ＣＬＫ）を出力する。
第一中間エッジＭＥ１が（ｂ）の場合（ＥＨ＝２）、第二中間エッジＭＥ２はカウンタ１５６のカウンタ値が７～１０のいずれかで発生する。エッジ判定回路１５４は、カウンタ値が７～１０の間で検出したエッジを第二中間エッジＭＥ２と判断し、その時のデータの変化によって受信データ（Ｒ＿ＤＡＴＡ）と受信クロック（Ｒ＿ＣＬＫ）を出力する。
【0117】
エッジ判定回路１５４は、エッジ検出時、カウンタ値から第二中間エッジＭＥ２の遅延状態を判断し、その遅延情報をエッジ履歴回路１５５に記憶し、更に次のサイクルの第三中間エッジＭＥ３の判定に使用する。
【0118】
カウンタ値＝７の場合、エッジ判定回路１５４は、第二中間エッジＭＥ２は（ａ）の場合であると判断し、エッジ履歴回路１５５に「１」を記憶してエッジ履歴を更新する（ＥＨ＝１）。
【0119】
カウンタ値＝８の場合、エッジ判定回路１５４は、第二中間エッジＭＥ２は（ｂ）の場合であると判断し、エッジ履歴回路１５５に「２」を記憶してエッジ履歴を更新する（ＥＨ＝２）。
【0120】
カウンタ値＝９の場合、エッジ判定回路１５４は、第二中間エッジＭＥ２は（ｃ）の場合であると判断し、エッジ履歴回路１５５に「３」を記憶してエッジ履歴を更新する（ＥＨ＝３）。
【0121】
カウンタ値＝１０の場合、エッジ判定回路１５４は、第二中間エッジＭＥ２は（ｄ）の場合であると判断し、エッジ履歴回路１５５に「４」を記憶してエッジ履歴を更新する（ＥＨ＝４）。
【0122】
●エッジ履歴３（ＥＨ＝３）の動作：
第一中間エッジＭＥ１が（ｃ）の場合（エッジ履歴３（ＥＨ＝３））には、第二中間エッジＭＥ２はカウンタ１５６のカウンタ値が６～９のいずれかで発生する。エッジ判定回路１５４は、カウンタ値が６～９の間で検出したエッジを第二中間エッジＭＥ２と判断し、その時のデータの変化によって受信データ（Ｒ＿ＤＡＴＡ）と受信クロック（Ｒ＿ＣＬＫ）を出力する。
第一中間エッジＭＥ１が（ｃ）の場合（エッジ履歴３（ＥＨ＝３））には、第二中間エッジＭＥ２はカウンタ１５６のカウンタ値が６～９のいずれかで発生する。エッジ判定回路１５４は、カウンタ値が６～９の間で検出したエッジを第二中間エッジＭＥ２と判断し、その時のデータの変化によって受信データ（Ｒ＿ＤＡＴＡ）と受信クロック（Ｒ＿ＣＬＫ）を出力する。
【0123】
エッジ判定回路１５４は、エッジ検出時、カウンタ値から第二中間エッジＭＥ２の遅延状態を判断し、その遅延情報をエッジ履歴回路１５５に記憶し、更に次のサイクルの第三中間エッジＭＥ３の判定に使用する。
【0124】
カウンタ値＝６の場合、エッジ判定回路１５４は、第二中間エッジＭＥ２は（ａ）の場合であると判断し、エッジ履歴回路１５５に「１」を記憶してエッジ履歴を更新する（ＥＨ＝１）。
【0125】
カウンタ値＝７の場合、エッジ判定回路１５４は、第二中間エッジＭＥ２は（ｂ）の場合であると判断し、エッジ履歴回路１５５に「２」を記憶してエッジ履歴を更新する（ＥＨ＝２）。
【0126】
カウンタ値＝８の場合、エッジ判定回路１５４は、第二中間エッジＭＥ２は（ｃ）の場合であると判断し、エッジ履歴回路１５５に「３」を記憶してエッジ履歴を更新する（ＥＨ＝３）。
【0127】
カウンタ値＝９の場合、エッジ判定回路１５４は、第二中間エッジＭＥ２は（ｄ）の場合であると判断し、エッジ履歴回路１５５に「４」を記憶してエッジ履歴を更新する（ＥＨ＝４）。
【0128】
●エッジ履歴４（ＥＨ＝４）の動作：
第一中間エッジＭＥ１が（ｄ）の場合（ＥＨ＝４）には、第二中間エッジＭＥ２はカウンタ１５６のカウンタ値が５～８のいずれかで発生する。エッジ判定回路１５４は、カウンタ値が５～８でのエッジを第二中間エッジＭＥ２と判断し、その時のデータの変化によって受信データ（Ｒ＿ＤＡＴＡ）と受信クロック（Ｒ＿ＣＬＫ）を出力する。
第一中間エッジＭＥ１が（ｄ）の場合（ＥＨ＝４）には、第二中間エッジＭＥ２はカウンタ１５６のカウンタ値が５～８のいずれかで発生する。エッジ判定回路１５４は、カウンタ値が５～８でのエッジを第二中間エッジＭＥ２と判断し、その時のデータの変化によって受信データ（Ｒ＿ＤＡＴＡ）と受信クロック（Ｒ＿ＣＬＫ）を出力する。
【0129】
エッジ判定回路１５４は、エッジ検出時、カウンタ値から第二中間エッジＭＥ２の遅延状態を判断し、その遅延情報をエッジ履歴回路１５５に記憶し、更に次のサイクルの第三中間エッジＭＥ３の判定に使用する。
【0130】
カウンタ値＝５の場合、エッジ判定回路１５４は、第二中間エッジＭＥ２は（ａ）の場合であると判断し、エッジ履歴回路１５５に「１」を記憶してエッジ履歴を更新する（ＥＨ＝１）。
【0131】
カウンタ値＝６の場合、エッジ判定回路１５４は、第二中間エッジＭＥ２は（ｂ）の場合であると判断し、エッジ履歴回路１５５に「２」を記憶してエッジ履歴を更新する（ＥＨ＝２）。
【0132】
カウンタ値＝７の場合、エッジ判定回路１５４は、第二中間エッジＭＥ２は（ｃ）の場合であると判断し、エッジ履歴回路１５５に「３」を記憶してエッジ履歴を更新する（ＥＨ＝３）。
【0133】
カウンタ値＝８の場合、エッジ判定回路１５４は、第二中間エッジＭＥ２は（ｄ）の場合であると判断し、エッジ履歴回路１５５に「４」を記憶してエッジ履歴を更新する（ＥＨ＝４）。
【0134】
●エッジ履歴０（ＥＨ＝０）の動作：
最初のサイクルにおけるエッジの場合、第一実施例と同様に、「ＥＨ＝０」になる。また、前のサイクルの中間エッジ（第一中間エッジＭＥ１）が（ａ）～（ｄ）のどの状態か不明の場合も「ＥＨ＝０」になる。
最初のサイクルにおけるエッジの場合、第一実施例と同様に、「ＥＨ＝０」になる。また、前のサイクルの中間エッジ（第一中間エッジＭＥ１）が（ａ）～（ｄ）のどの状態か不明の場合も「ＥＨ＝０」になる。
【0135】
「ＥＨ＝０」の場合、第二中間エッジＭＥ２のエッジが取り得るカウンタ値は５～１１になる。カウンタ値が５～１１の間でエッジが１回しか検出されなかった場合は、エッジ判定回路１５４は、その時のデータの変化によって受信データ（Ｒ＿ＤＡＴＡ）と受信クロック（Ｒ＿ＣＬＫ）を出力する。そして、エッジ判定回路１５４は、エッジ検出時のカウンタ値により、それぞれ以下の様に次のエッジ履歴を計算する。
【0136】
カウンタ値＝５の場合、エッジ判定回路１５４は、第二中間エッジＭＥ２は（ａ）の場合であると判断し、エッジ履歴回路１５５に「１」を記憶してエッジ履歴を更新する（ＥＨ＝１）。
【0137】
カウンタ値＝６の場合、エッジ判定回路１５４は、第二中間エッジＭＥ２は（ａ）または（ｂ）の場合であると判断し、エッジ履歴回路１５５に「７」を記憶してエッジ履歴を更新する（ＥＨ＝７）。
【0138】
カウンタ値＝７の場合、エッジ判定回路１５４は、第二中間エッジＭＥ２は（ａ）または（ｂ）または（ｃ）の場合であると判断し、エッジ履歴回路１５５に「５」を記憶してエッジ履歴を更新する（ＥＨ＝５）。
【0139】
カウンタ値＝８の場合、エッジ判定回路１５４は、第二中間エッジＭＥ２は（ａ）～（ｄ）のいずれか判断不能であり、エッジ履歴回路１５５に「０」を記憶してエッジ履歴を更新する（ＥＨ＝０）。
【0140】
カウンタ値＝９の場合、エッジ判定回路１５４は、第二中間エッジＭＥ２は（ｂ）または（ｃ）または（ｄ）の場合であると判断し、エッジ履歴回路１５５に「６」を記憶してエッジ履歴を更新する（ＥＨ＝６）。
【0141】
カウンタ値＝１０の場合、エッジ判定回路１５４は、第二中間エッジＭＥ２は（ｃ）または（ｄ）の場合であると判断し、エッジ履歴回路１５５に「８」を記憶してエッジ履歴を更新する（ＥＨ＝８）。
【0142】
カウンタ値＝１１の場合、エッジ判定回路１５４は、第二中間エッジＭＥ２は（ｄ）の場合であると判断し、エッジ履歴回路１５５に「４」を記憶してエッジ履歴を更新する（ＥＨ＝４）。
【0143】
●エッジ履歴５（ＥＨ＝５）の動作：
第一中間エッジＭＥ１が（ａ）または（ｂ）または（ｃ）と判断された場合（ＥＨ＝５）、第二中間エッジＭＥ２が取り得るカウンタ１５６のカウンタ値は６～１１となる。そこでエッジが１回しか検出されなかった場合は、エッジ判定回路１５４は、その時のデータの変化によって受信データ（Ｒ＿ＤＡＴＡ）と受信クロック（Ｒ＿ＣＬＫ）を出力する。
第一中間エッジＭＥ１が（ａ）または（ｂ）または（ｃ）と判断された場合（ＥＨ＝５）、第二中間エッジＭＥ２が取り得るカウンタ１５６のカウンタ値は６～１１となる。そこでエッジが１回しか検出されなかった場合は、エッジ判定回路１５４は、その時のデータの変化によって受信データ（Ｒ＿ＤＡＴＡ）と受信クロック（Ｒ＿ＣＬＫ）を出力する。
【0144】
エッジ判定回路１５４は、エッジ検出時のカウンタ値により、それぞれ以下の様に次のエッジ履歴を計算する。
【0145】
カウンタ値＝６の場合、エッジ判定回路１５４は、第二中間エッジＭＥ２は（ａ）の場合であると判断し、エッジ履歴回路１５５に「１」を記憶してエッジ履歴を更新する（ＥＨ＝１）。
【0146】
カウンタ値＝７の場合、エッジ判定回路１５４は、第二中間エッジＭＥ２は（ａ）または（ｂ）の場合であると判断し、エッジ履歴回路１５５に「７」を記憶してエッジ履歴を更新する（ＥＨ＝７）。
【0147】
カウンタ値＝８の場合、エッジ判定回路１５４は、第二中間エッジＭＥ２は（ａ）または（ｂ）または（ｃ）の場合であると判断し、エッジ履歴回路１５５に「５」を記憶してエッジ履歴を更新する（ＥＨ＝５）。
【0148】
カウンタ値＝９の場合、エッジ判定回路１５４は、第二中間エッジＭＥ２は（ｂ）または（ｃ）または（ｄ）の場合であると判断し、エッジ履歴回路１５５に「６」を記憶してエッジ履歴を更新する（ＥＨ＝６）。
【0149】
カウンタ値＝１０の場合、エッジ判定回路１５４は、第二中間エッジＭＥ２は（ｃ）または（ｄ）の場合であると判断し、エッジ履歴回路１５５に「８」を記憶してエッジ履歴を更新する（ＥＨ＝８）。
【0150】
カウンタ値＝１１の場合、エッジ判定回路１５４は、第二中間エッジＭＥ２は（ｄ）の場合であると判断し、エッジ履歴回路１５５に「４」を記憶してエッジ履歴を更新する（ＥＨ＝４）。
【0151】
●エッジ履歴６（ＥＨ＝６）の動作：
第一中間エッジＭＥ１が（ｂ）または（ｃ）または（ｄ）と判断された場合、第二中間エッジＭＥ２が取り得るカウンタ１５６のカウンタ値は５～１０となる。そこでエッジが１回しか検出されなかった場合は、エッジ判定回路１５４は、その時のデータの変化によって受信データ（Ｒ＿ＤＡＴＡ）と受信クロック（Ｒ＿ＣＬＫ）を出力する。
第一中間エッジＭＥ１が（ｂ）または（ｃ）または（ｄ）と判断された場合、第二中間エッジＭＥ２が取り得るカウンタ１５６のカウンタ値は５～１０となる。そこでエッジが１回しか検出されなかった場合は、エッジ判定回路１５４は、その時のデータの変化によって受信データ（Ｒ＿ＤＡＴＡ）と受信クロック（Ｒ＿ＣＬＫ）を出力する。
【0152】
エッジ判定回路１５４は、エッジ検出時のカウンタ値により、それぞれ以下の様に次のエッジ履歴を計算する。
【0153】
カウンタ値＝５の場合、エッジ判定回路１５４は、第二中間エッジＭＥ２は（ａ）の場合であると判断し、エッジ履歴回路１５５に「１」を記憶してエッジ履歴を更新する（ＥＨ＝１）。
【0154】
カウンタ値＝６の場合、エッジ判定回路１５４は、第二中間エッジＭＥ２は（ａ）または（ｂ）の場合であると判断し、エッジ履歴回路１５５に「７」を記憶してエッジ履歴を更新する（ＥＨ＝７）。
【0155】
カウンタ値＝７の場合、エッジ判定回路１５４は、第二中間エッジＭＥ２は（ａ）または（ｂ）または（ｃ）の場合であると判断し、エッジ履歴回路１５５に「５」を記憶してエッジ履歴を更新する（ＥＨ＝５）。
【0156】
カウンタ値＝８の場合、エッジ判定回路１５４は、第二中間エッジＭＥ２は（ｂ）または（ｃ）または（ｄ）の場合であると判断し、エッジ履歴回路１５５に「６」を記憶してエッジ履歴を更新する（ＥＨ＝６）。
【0157】
カウンタ値＝９の場合、エッジ判定回路１５４は、第二中間エッジＭＥ２は（ｃ）または（ｄ）の場合であると判断し、エッジ履歴回路１５５に「８」を記憶してエッジ履歴を更新する（ＥＨ＝８）。
【0158】
カウンタ値＝１０の場合、エッジ判定回路１５４は、第二中間エッジＭＥ２は（ｄ）の場合であると判断し、エッジ履歴回路１５５に「４」を記憶してエッジ履歴を更新する（ＥＨ＝４）。
【0159】
●エッジ履歴７（ＥＨ＝７）の動作：
第一中間エッジＭＥ１が（ａ）または（ｂ）と判断された場合（ＥＨ＝７）、第二中間エッジＭＥ２が取り得るカウンタ１５６のカウンタ値は７～１１となる。そこでエッジが１回しか検出されなかった場合は、エッジ判定回路１５４は、その時のデータの変化によって受信データ（Ｒ＿ＤＡＴＡ）と受信クロック（Ｒ＿ＣＬＫ）を出力する。
第一中間エッジＭＥ１が（ａ）または（ｂ）と判断された場合（ＥＨ＝７）、第二中間エッジＭＥ２が取り得るカウンタ１５６のカウンタ値は７～１１となる。そこでエッジが１回しか検出されなかった場合は、エッジ判定回路１５４は、その時のデータの変化によって受信データ（Ｒ＿ＤＡＴＡ）と受信クロック（Ｒ＿ＣＬＫ）を出力する。
【0160】
エッジ判定回路１５４は、エッジ検出時のカウンタ値により、それぞれ以下の様に次のエッジ履歴を計算する。
【0161】
カウンタ値＝７の場合、エッジ判定回路１５４は、第二中間エッジＭＥ２は（ａ）の場合であると判断し、エッジ履歴回路１５５に「１」を記憶してエッジ履歴を更新する（ＥＨ＝１）。
【0162】
カウンタ値＝８の場合、エッジ判定回路１５４は、第二中間エッジＭＥ２は（ａ）または（ｂ）の場合であると判断し、エッジ履歴回路１５５に「７」を記憶してエッジ履歴を更新する（ＥＨ＝７）。
【0163】
カウンタ値＝９の場合、エッジ判定回路１５４は、第二中間エッジＭＥ２は（ｂ）または（ｃ）の場合であると判断し、エッジ履歴回路１５５に「９」を記憶してエッジ履歴を更新する（ＥＨ＝９）。
【0164】
カウンタ値＝１０の場合、エッジ判定回路１５４は、第二中間エッジＭＥ２は（ｃ）または（ｄ）の場合であると判断し、エッジ履歴回路１５５に「８」を記憶してエッジ履歴を更新する（ＥＨ＝８）。
【0165】
カウンタ値＝１１の場合、エッジ判定回路１５４は、第二中間エッジＭＥ２は（ｄ）の場合であると判断し、エッジ履歴回路１５５に「４」を記憶してエッジ履歴を更新する（ＥＨ＝４）。
【0166】
●エッジ履歴８（ＥＨ＝８）の動作：
第一中間エッジＭＥ１が（ｃ）または（ｄ）と判断された場合（ＥＨ＝８）、第二中間エッジＭＥ２が取り得るカウンタ１５６のカウンタ値は５～９となる。そこでエッジが１回しか検出されなかった場合は、エッジ判定回路１５４は、その時のデータの変化によって受信データ（Ｒ＿ＤＡＴＡ）と受信クロック（Ｒ＿ＣＬＫ）を出力する。
第一中間エッジＭＥ１が（ｃ）または（ｄ）と判断された場合（ＥＨ＝８）、第二中間エッジＭＥ２が取り得るカウンタ１５６のカウンタ値は５～９となる。そこでエッジが１回しか検出されなかった場合は、エッジ判定回路１５４は、その時のデータの変化によって受信データ（Ｒ＿ＤＡＴＡ）と受信クロック（Ｒ＿ＣＬＫ）を出力する。
【0167】
エッジ判定回路１５４は、エッジ検出時のカウンタ値により、それぞれ以下の様に次のエッジ履歴を計算する。
【0168】
カウンタ値＝５の場合、エッジ判定回路１５４は、第二中間エッジＭＥ２は（ａ）の場合であると判断し、エッジ履歴回路１５５に「１」を記憶してエッジ履歴を更新する（ＥＨ＝１）。
【0169】
カウンタ値＝６の場合、エッジ判定回路１５４は、第二中間エッジＭＥ２は（ａ）または（ｂ）の場合であると判断し、エッジ履歴回路１５５に「７」を記憶してエッジ履歴を更新する（ＥＨ＝７）。
【0170】
カウンタ値＝７の場合、エッジ判定回路１５４は、第二中間エッジＭＥ２は（ｂ）または（ｃ）の場合であると判断し、エッジ履歴回路１５５に「９」を記憶してエッジ履歴を更新する（ＥＨ＝９）。
【0171】
カウンタ値＝８の場合、エッジ判定回路１５４は、第二中間エッジＭＥ２は（ｃ）または（ｄ）の場合であると判断し、エッジ履歴回路１５５に「８」を記憶してエッジ履歴を更新する（ＥＨ＝８）。
【0172】
カウンタ値＝９の場合、エッジ判定回路１５４は、第二中間エッジＭＥ２は（ｄ）の場合であると判断し、エッジ履歴回路１５５に「４」を記憶してエッジ履歴を更新する（ＥＨ＝４）。
【0173】
●エッジ履歴９（ＥＨ＝９）の動作：
第一中間エッジＭＥ１が（ｂ）または（ｃ）と判断された場合（ＥＨ＝９）、第二中間エッジＭＥ２が取り得るカウンタ１５６のカウンタ値は６～１０となる。そこでエッジが１回しか検出されなかった場合は、エッジ判定回路１５４は、その時のデータの変化によって受信データ（Ｒ＿ＤＡＴＡ）と受信クロック（Ｒ＿ＣＬＫ）を出力する。
第一中間エッジＭＥ１が（ｂ）または（ｃ）と判断された場合（ＥＨ＝９）、第二中間エッジＭＥ２が取り得るカウンタ１５６のカウンタ値は６～１０となる。そこでエッジが１回しか検出されなかった場合は、エッジ判定回路１５４は、その時のデータの変化によって受信データ（Ｒ＿ＤＡＴＡ）と受信クロック（Ｒ＿ＣＬＫ）を出力する。
【0174】
エッジ判定回路１５４は、エッジ検出時のカウンタ値により、それぞれ以下の様に次のエッジ履歴を計算する。
【0175】
カウンタ値＝６の場合、エッジ判定回路１５４は、第二中間エッジＭＥ２は（ａ）の場合であると判断し、エッジ履歴回路１５５に「１」を記憶してエッジ履歴を更新する（ＥＨ＝１）。
【0176】
カウンタ値＝７の場合、エッジ判定回路１５４は、第二中間エッジＭＥ２は（ａ）または（ｂ）の場合であると判断し、エッジ履歴回路１５５に「７」を記憶してエッジ履歴を更新する（ＥＨ＝７）。
【0177】
カウンタ値＝８の場合、エッジ判定回路１５４は、第二中間エッジＭＥ２は（ｂ）または（ｃ）の場合であると判断し、エッジ履歴回路１５５に「９」を記憶してエッジ履歴を更新する（ＥＨ＝９）。
【0178】
カウンタ値＝９の場合、エッジ判定回路１５４は、第二中間エッジＭＥ２は（ｃ）または（ｄ）の場合であると判断し、エッジ履歴回路１５５に「８」を記憶してエッジ履歴を更新する（ＥＨ＝８）。
【0179】
カウンタ値＝１０の場合、エッジ判定回路１５４は、第二中間エッジＭＥ２は（ｄ）の場合であると判断し、エッジ履歴回路１５５に「４」を記憶してエッジ履歴を更新する（ＥＨ＝４）。
【0180】
ＥＨ＝０またはＥＨ＝５～９の場合は、２回エッジを検出する場合があり得る。その場合、前のサイクルにおける中間エッジのエッジ履歴と次のサイクルのエッジを検出した二つカウンタ値との組合せで、以下の場合はどちらが中間エッジか判別できる。その場合は判定された中間エッジにて、その時のデータの変化によって受信データ（Ｒ＿ＤＡＴＡ）と受信クロック（Ｒ＿ＣＬＫ）を出力し、また、次のエッジ履歴を計算する。
【0181】
ＥＨ＝０、二つのカウンタ値の一方が８の場合、中カウンタ値が８のエッジを中間エッジと判断する。
【0182】
ＥＨ＝５、二つのカウンタ値の一方が８または９の場合、エッジ判定回路１５４は、カウンタ値が８または９のエッジを中間エッジと判断する。
【0183】
ＥＨ＝６、二つのカウンタ値の一方が７または８の場合、エッジ判定回路１５４は、カウンタ値が７または８のエッジを中間エッジと判断する。
【0184】
ＥＨ＝７、二つのカウンタ値の一方が８または９または１０の場合、エッジ判定回路１５４は、カウンタ値が８または９または１０のエッジを中間エッジと判断する。
【0185】
ＥＨ＝８、二つのカウンタ値の一方が６または７または８の場合、エッジ判定回路１５４は、カウンタ値が６または７または８のエッジを中間エッジと判断する。
【0186】
ＥＨ＝９、二つのカウンタ値の一方が７または８または９の場合、エッジ判定回路１５４は、カウンタ値が７または８または９のエッジを中間エッジと判断する。
【0187】
上記判定でも、ＥＨ＝０またはＥＨ＝５～９の場合に、どちらが中間エッジか判別できない場合がある。その場合は、エッジ判定回路１５４は、復号化エラーを生成する。復号化エラーが生成された場合は、受信回路１４０はそれ以降の受信は次のフレーム受信まで停止し、そのフレームを全て破棄するか、または、エラー発生までのビット以降を破棄する。フレーム全体または一部のビットの受信が破棄された場合には受信回路１４０の受信バッファ１４１は前値を保持し、更新されない。
【0188】
また、エッジ履歴に関わらずノイズ等の影響で２回以上エッジを検出する場合も考えられる。その場合もそのエッジが中間エッジか境界エッジか或いはノイズによる偽エッジかが判断できないため、エッジ判定回路１５４は、復号化エラーを生成する。復号化エラーが生成された場合は、受信回路１４０はそれ以降の受信は次のフレーム受信まで停止し、そのフレームを全て破棄するか、または、エラー発生までのビット以降を破棄する。フレーム全体または一部のビットの受信が破棄された場合には受信回路１４０の受信バッファ１４１は前値を保持し、更新されない。
【0189】
【0190】
第二実施例におけるステップＳ０～Ｓ６は第一実施例と同様の動作を行う。
【0191】
（ステップＳ１２）
エッジ判定回路１５４は検出したエッジが何回目かを判定する。
エッジ判定回路１５４は検出したエッジが何回目かを判定する。
【0192】
（ステップＳ１３）
エッジ判定回路１５４は、検出したエッジが初回の場合、カウンタ１５６のカウント値を初回のエッジ位置（Ｔ１）とする。
エッジ判定回路１５４は、検出したエッジが初回の場合、カウンタ１５６のカウント値を初回のエッジ位置（Ｔ１）とする。
【0193】
（ステップＳ１４）
エッジ判定回路１５４は、検出したエッジが２回目の場合、カウンタ１５６のカウント値を２回目のエッジ位置（Ｔ２）とする。
エッジ判定回路１５４は、検出したエッジが２回目の場合、カウンタ１５６のカウント値を２回目のエッジ位置（Ｔ２）とする。
【0194】
（ステップＳ１５）
ステップＳ５において、カウント値が検出範囲の上限を超えた場合、エッジ判定回路１５４は、エッジ履歴、Ｔ１およびＴ２に基づいて、以下を実行する。エッジ判定回路１５４は、復号化エラーのチェックを行う。また、エッジ判定回路１５４は、入力信号（Ｒ＿ＤＡＴＡ）を出力し、受信エッジ情報（ＲＥＩ）をエッジ履歴回路１５５、カウンタ１５６およびクロック生成回路１５７に出力する。クロック生成回路１５６は受信エッジ情報（ＲＥＩ）に基づいて受信クロック（Ｒ＿ＣＬＫ）を生成して出力する。また、エッジ履歴回路１５５は、受信エッジ情報（ＲＥＩ）に基づいてエッジ履歴を更新する。
ステップＳ５において、カウント値が検出範囲の上限を超えた場合、エッジ判定回路１５４は、エッジ履歴、Ｔ１およびＴ２に基づいて、以下を実行する。エッジ判定回路１５４は、復号化エラーのチェックを行う。また、エッジ判定回路１５４は、入力信号（Ｒ＿ＤＡＴＡ）を出力し、受信エッジ情報（ＲＥＩ）をエッジ履歴回路１５５、カウンタ１５６およびクロック生成回路１５７に出力する。クロック生成回路１５６は受信エッジ情報（ＲＥＩ）に基づいて受信クロック（Ｒ＿ＣＬＫ）を生成して出力する。また、エッジ履歴回路１５５は、受信エッジ情報（ＲＥＩ）に基づいてエッジ履歴を更新する。
【0195】
（ステップＳ１６、ステップＳ１７）
ステップＳ１６では、エッジ判定回路１５４は、復号化エラーがあるかどうかを判定する。ステップＳ１７では、ステップＳ１６において、復号化エラーを検出しなかった場合、カウンタ１５６はカウント値を「０」にクリアする。
ステップＳ１６では、エッジ判定回路１５４は、復号化エラーがあるかどうかを判定する。ステップＳ１７では、ステップＳ１６において、復号化エラーを検出しなかった場合、カウンタ１５６はカウント値を「０」にクリアする。
【0196】
（ステップＳ１８）
ステップＳ１２において、検出したエッジが３回目である場合、およびステップＳ１６においてエラーと判定した場合、エッジ判定回路１５４は複号化エラーを出力する。
ステップＳ１２において、検出したエッジが３回目である場合、およびステップＳ１６においてエラーと判定した場合、エッジ判定回路１５４は複号化エラーを出力する。
【0197】
第二実施例によれば、前回のエッジ履歴により、中間エッジと認識するカウンタ値を変更することで、サンプリング周期がマンチェスタ符号データの周期の１／８で、且つジッタがマンチェスタ符号データの周期の±（１／８×２)まで、復号化が可能となる。第二実施例は第一実施例と比較して、ジッタ範囲が４／３倍に広がる。
【0198】
（第三実施例）
図１２は第三実施例におけるデコーダの構成を示すブロック図である。図１３は三入力多数決回路を示す回路図である。図１４は図１２に示されるシフト用のフリップフロップ、データサンプリング用のフリップフロップ、ノイズフィルタおよびエッジ検出回路の構成を示すブロック図である。図１５は図１２に示されるエッジ認識回路の構成の一部を示すブロック図である。図１６は図１２に示されるエッジ認識回路の構成の一部を示すブロック図である。図１７は図１２に示されるクロック生成回路のブロック図である。
図１２は第三実施例におけるデコーダの構成を示すブロック図である。図１３は三入力多数決回路を示す回路図である。図１４は図１２に示されるシフト用のフリップフロップ、データサンプリング用のフリップフロップ、ノイズフィルタおよびエッジ検出回路の構成を示すブロック図である。図１５は図１２に示されるエッジ認識回路の構成の一部を示すブロック図である。図１６は図１２に示されるエッジ認識回路の構成の一部を示すブロック図である。図１７は図１２に示されるクロック生成回路のブロック図である。
【0199】
第三実施例におけるデコーダ１５０は、第一実施例と同様に、同期化回路（ＳＹＮＣ）１５１、ノイズフィルタ（ＦＬＴＲ）１５２、エッジ検出回路（ＥＤＣ）１５３およびクロック生成回路（ＣＧ）１５７を備える。第三実施例におけるデコーダ１５０は、第一実施例における、エッジ判定回路（ＥＪＣ）１５４、エッジ履歴回路（ＥＨＣ）１５５およびカウンタ（ＣＮＴＲ）１５６に代えてエッジ認識回路１５８を備える。
【0200】
図１２に示されるように、同期化回路（ＳＹＮＣ）１５１はシフト用のフリップフロップ（Ｓ＿Ｆ／Ｆ）１５１ａおよびデータサンプリング用のフリップフロップ（Ｄ＿Ｆ／Ｆ）１５１ｂで構成される。ここで、同期化回路（ＳＹＮＣ）１５１には、２相の４００ＭＨｚのクロック（ｃｌｋｕｐ＿ｐ、ｃｌｋｕｐ＿ｎ）、マンチェスタ符号信号（ｍｃ＿ｓｉ）、および１００ＭＨｚのクロック（ｃｌｋ１）が入力される。クロック（ｃｌｋ１）はマンチェスタ符号信号（ｍｃ＿ｓｉ）から抽出されるクロックである。２相の４００ＭＨｚのクロック（ｃｌｋｕｐ＿ｐ、ｃｌｋｕｐ＿ｎ）によりサンプリングすることは、８００ＭＨｚのクロックによるサンプリングになる。
【0201】
図１４に示されるように、シフト用のフリップフロップ１５１ａはシリアル接続されたフリップフロップで構成され、マンチェスタ符号信号（ｍｃ＿ｓｉ）を２相クロック（ｃｌｋｕｐ＿ｐ、ｃｌｋｕｐ＿ｎ）により順次取り込む。ここで、フリップフロップ１５１ａは、例えば１８個のフリップフロップで構成される。フリップフロップ１５１ａに取り込んだデータをｓｉｎ［＊］という。データサンプリング用のフリップフロップ（Ｄ＿Ｆ／Ｆ）１５１ｂは、シフト用のフリップフロップ１５１ａと同数のフリップフロップで構成される。データサンプリング用のフリップフロップ１５１ｂは、シフト用のフリップフロップ１５１ａに取り込まれたデータを並列にクロック（ｃｌｋ１）の立ち上がりのタイミングでサンプリングする。データサンプリング用のフリップフロップ１５１ｂに取り込んだデータをｄａｔａ１［＊］という。
【0202】
ノイズフィルタ１５２は、図１３に示されるような三入力多数決回路で構成されている。この回路は２つ以上が１だったら１を出力する回路である。ノイズフィルタ１５２は、例えば、１６個の三入力多数決回路で構成される。
【0203】
エッジ検出回路１５３は、ノイズフィルタ１５２を通したｄａｔａ１［＊］信号に対して隣接ビット値が違うものを抽出する。データの「０」から「１」への変化を検出したことを示す信号がｅｄｇｅ＿ｒ［＊］、データの「１」から「０」への変化を検出したことを示す信号がｅｄｇｅ＿ｆ［＊］となる。ｅｄｇｅ＿ｒ［＊］はｅｄｇｅ＿ｒ［ｎ：０］、ｅｄｇｅ＿ｆ［＊］はｅｄｇｅ＿ｆ［ｎ：０］とも表記する。ここで、ｎは自然数である。例えば、ｎ＝１４である。
【0204】
エッジ認識回路１５８は、シフト回路（ＳＨＦＴＲ)１５８１，１５８２と、窓切出し回路（ＷＮＤＷ）１５８３，１５８４と、エッジ履歴回路（ＥＤＧＨＳ）１５８５と、を備える。
【0205】
シフト回路１５８１，１５８２は、それぞれのｅｄｇｅ＿ｒ［ｎ：０］、ｅｄｇｅ＿ｆ［ｎ：０］をシフト量（ｓｆｔ［ｉ：０］）だけシフトした信号であるｅｄｇｅｓ＿ｒ［ｎ：０］、ｅｄｇｅｓ＿ｆ［ｎ：０］を出力する。シフト量（ｓｆｔ［ｉ：０］）は後述するシフト量生成回路１５８７で生成される。シフト回路１５８１，１５８２は、ｓｆｔ［ｉ：０］の値が正の場合は、ｅｄｇｅ＿ｒ［ｎ：０］、ｅｄｇｅ＿ｆ［ｎ：０］を右（最下位ビット側）にシフトする。シフト回路１５８１，１５８２は、ｓｆｔ［ｉ：０］の値が負の場合は、ｅｄｇｅ＿ｒ［ｎ：０］、ｅｄｇｅ＿ｆ［ｎ：０］を左（最上位ビット側）にシフトする。
【0206】
以下、窓切出し回路１５８３について説明するが、窓切出し回路１５８４は窓切出し回路１５８３と同様に動作する。窓切出し回路１５８３は、ｅｄｇｅｓ＿ｒ［ｎ：０］から５ビットを抽出して、中間エッジが検出される範囲（中間エッジ検出範囲）であるｅｄｇｅｃ＿ｒ［４：０］を設定する。中間エッジ検出範囲はｓｆｔ［ｉ：０］により制御される。中間エッジが検出されると、例えば、ｅｄｇｅｃ＿ｒ［４：０］のいずれかのビットが１になる。エッジ履歴回路１５８５は前のサイクルにおいて中間エッジを検出した位置（中間エッジ位置）を示すｅｄｇｅｃ＿ｒを記録する。窓切出し回路１５８３は、中間エッジ検出範囲（ｅｄｇｅｃ＿ｒ［４：０］）をエッジ履歴回路１５８５において記録している前のサイクルにおける中間エッジ位置（ｅｄｇｅｃ＿ｒ）に基づいて補正する。
【0207】
もう少し詳しく説明すると、窓切出し回路１５８３は、前のサイクルの中間エッジ位置（ｅｄｇｅｃ＿ｒ）が中間エッジ検出範囲（ｅｄｇｅｃ＿ｒ［４：０］）の上位側のビットの場合は、最上位ビット（ビット［４］）をマスクする。ここで、上位側のビットとはビット［３］またはビット［４］である。すなわち、中間エッジ検出範囲（ｅｄｇｅｃ＿ｒ［４：０］）のビット［３：０］をエッジ検出範囲とする。また、前のサイクルの中間エッジ位置（ｅｄｇｅｃ＿ｒ）が下位側のビット（ビット［０］またはビット［１］）の場合は、中間エッジ検出範囲（ｅｄｇｅｃ＿ｒ［４：０］）の最下位ビット(ビット［０］)をマスクする。すなわち、中間エッジ検出範囲（ｅｄｇｅｃ＿ｒ［４：０］）のビット［４：１］をエッジ検出範囲とする。また、前のサイクルの中間エッジ位置（ｅｄｇｅｃ＿ｒ）がそれ以外のビット（ビット［２］）の場合は、マスクするビットを変更しない、すなわち、前のサイクルのマスクビットと同じとする。
【0208】
図１５に示すように、エッジ認識回路１５８は、さらに、データ検出回路１５８６を備える。データ検出回路１５８６は、ｅｄｇｅｃ＿ｒ［４：０］のいずれかのビットに「１」があれば、中間エッジ検出範囲に「０」から「１」に変化するエッジがあったということなので、ｄａｔａ＿１信号を「１」にする。また、データ検出回路１５８６は、ｅｄｇｅｃ＿ｆ［４：０］のいずれかのビットに「１」があれば、中間エッジ検出範囲に「１」から「０」に変化するエッジがあったということなので、ｄａｔａ＿０信号を「１」にする。但し、ｅｄｇｅｃ＿ｒ［４：０］とｅｄｇｅｃ＿ｆ［４：０］の両方に「１」が含まれていた場合は判定できないため、データ検出回路１５８６はＣＤＲ＿ｅｒｒｏｒ信号を「１」にする。また、ｅｄｇｅｃ＿ｒ［４：０］とｅｄｇｅｃ＿ｆ［４：０］の全てのビットが「０」の場合は、データ検出回路１５８６は中間エッジが無い、すなわち、フレームでは無い（フレーム終了）と判断し、passive信号を「１」にする。
【0209】
図１６に示すように、エッジ認識回路１５８は、さらに、シフト量生成回路１５８７およびクロック制御回路１５８８を備える。
【0210】
シフト量生成回路１５８７は、中間エッジ範囲を示すｓｆｔ［＊］を格納するフリップフロップ１５８７ａを備える。フレーム最初の立下りエッジを検出すると、ｅｄｇｅｓ＿ｆ［ｎ：０］に「１」がある。これを初期値としてｅｄｇｅｓ＿ｆ［ｎ：０］に「１」があるビット値がフリップフロップ１５８７ａに入力される。つまり、ｓｆｔ［＊］の初期値はフレーム開始時点のマンチェスタ符号信号（ｍｃ＿ｓｉ）に重畳されたクロックとデコーダ１５０の内部で生成している同じ周波数のクロック（ｃｌｋ１）とのフレーム開始時の位相差に相当する。
【0211】
その後、ジッタにより、８００ＭＨｚのクロック(ｃｌｋｕｐ＿ｐ／ｃｌｋｕｐ＿ｎ)の１サイクル分のずれがあった場合には、増減回路（Ｉｎｃ／Ｄｅｃ）１５８７ｂによりｓｆｔ［＊］の値が「＋１」または「－１」補正される。ここで、１サイクル分のずれは、ｅｄｇｅｃ＿ｒ［３］、ｅｄｇｅｃ＿ｆ［３］、ｅｄｇｅｃ＿ｒ［１］、または、ｅｄｇｅｃ＿ｆ［１］が「１」の場合に対応する。ｅｄｇｅｃ＿ｒ［３］、またはｅｄｇｅｃ＿ｆ［３］が「１」の場合は、ｓｆｔ［＊］の値が「１」増加（＋１）される。ｅｄｇｅｃ＿ｒ［１］、または、ｅｄｇｅｃ＿ｆが「１」の場合は、ｓｆｔ［＊］の値が「１」減少（－１）される。
【0212】
また、８００ＭＨｚのクロック(ｃｌｋｕｐ＿ｐ／ｃｌｋｕｐ＿ｎ)の２サイクル分のずれがあった場合には、１サイクルのみｓｆｔ［＊］の値が加算器１５８７ｃにより「＋２」または「－２」される。また、８００ＭＨｚのクロック(ｃｌｋｕｐ＿ｐ／ｃｌｋｕｐ＿ｎ)の２サイクル分のずれがあった場合には、後述のクロック（ｃｌｋ１）のクロック周期の制御が行われる。ここで、２サイクル分のずれは、ｅｄｇｅｃ＿ｒ［４］、ｅｄｇｅｃ＿ｆ［４］、ｅｄｇｅｃ＿ｒ［０］、または、ｅｄｇｅｃ＿ｆ［０］が「１」の場合に対応する。ｅｄｇｅｃ＿ｒ［４］、またはｅｄｇｅｃ＿ｆ［４］が「１」の場合は、ｓｆｔ［＊］の値が「２」増加（＋２）される。ｅｄｇｅｃ＿ｒ［０］、または、ｅｄｇｅｃ＿ｆ［０］が「１」の場合は、ｓｆｔ［＊］の値が「２」減少（－２）される。
【0213】
クロック制御回路１５８８は、クロック生成回路１５７の分周比を制御する信号（ｃｄｉｖ）を生成する。通常はクロック（ｃｌｋｕｐ＿ｐ）の周波数（４００ＭＨｚ）とボーレート（１００ＭＨｚ）の分周比である４分周となる。ここで、４分周の場合は、ｃｄｉｖの値は「３」になる。中間エッジ検出時に８００ＭＨのクロック(ｃｌｋｕｐ＿ｐ／ｃｌｋｕｐ＿ｎ)の２サイクルのずれがあった場合は、クロック制御回路１５８８は、クロック（ｃｌｋ１）の１サイクルのみｃｄｉｖの値を「－１」または「＋１」する。ｅｄｇｅｃ＿ｒ［０］が「１」、またはｅｄｇｅｃ＿ｆ［０］が「１」の場合、クロック制御回路１５８８は、ｃｄｉｖの値を「４」にする。ｅｄｇｅｃ＿ｒ［４］が「１」、またはｅｄｇｅｃ＿ｆ［４］が「１」の場合、クロック制御回路１５８８は、ｃｄｉｖの値を「２」にする。
【0214】
なお、クロック制御回路１５８８は２ビットのレジスタＵＢＲＳ［１：０］を備える。分周比として４分周（８サイクル）、５分周（１０サイクル）、６分周（１２サイクル）がレジスタＵＢＲＳ［１：０］に設定可能である。５分周の場合、通常ｃｄｉｖの値は「４」になる。また、ｅｄｇｅｃ＿ｒ［０］が「１」またはｅｄｇｅｃ＿ｆ［０］が「１」の場合、ｃｄｉｖの値は「５」になる。また、ｅｄｇｅｃ＿ｒ［４］が「１」またはｅｄｇｅｃ＿ｆ［４］が「１」の場合、ｃｄｉｖの値は「３」になる。６分周の場合、通常ｃｄｉｖの値は「５」になる。ｅｄｇｅｃ＿ｒ［０］が「１」またはｅｄｇｅｃ＿ｆ［０］が「１」の場合、ｃｄｉｖの値は「６」になる。ｅｄｇｅｃ＿ｒ［４］が「１」またはｅｄｇｅｃ＿ｆ［４］が「１」の場合、ｃｄｉｖの値は「４」になる。
【0215】
クロック生成回路１５７は、クロック（ｃｌｋｕｐ＿ｐ）をｃｄｉｖの値で分周してクロック（ｃｌｋ１）を生成する。以下、具体的に説明する。クロック生成回路１５７は、カウンタ１５７１と、カウンタ１５７１の出力とｃｄｉｖの値と比較する比較器１５７２と、比較結果を記憶するフリップフロップ１５７３と、を備える。カウンタ１５７１はクロック（ｃｌｋｕｐ＿ｐ）ごとにインクリメント回路１５７１ｂにより「０」からｃｄｉｖの値までカウントアップする。比較器１５７２は、カウンタ１５７１のフリップフロップ１５７１ａの出力（カウンタ値）とｃｄｉｖの値と比較し、カウンタ値がｃｄｉｖの値よりも小さい場合、「０」を出力する。カウンタ値がｃｄｉｖの値と等しくなった場合、比較器１５７２は「１」を出力する。フリップフロップ１５７３の出力であるイネーブル信号（ＥＮ）が「０」の場合、カウンタ１５７１はカウントアップし、イネーブル信号（ＥＮ）が「１」の場合、カウンタ１５７１は「０」にクリアされる。イネーブル信号（ＥＮ）は、ｃｄｉｖの値＋１ごとに「１」になる。クロックゲーティング回路（ＩＣＧ）１５７４はイネーブル信号（ＥＮ）が「１」の場合にクロック（ｃｌｋｕｐ＿ｐ）を出力する。これにより、クロック（ｃｌｋｕｐ＿ｐ）のパルスから、ｃｄｉｖの値に相当するパルス数に１パルスをクロック（ｃｌｋ１）として出力する。ｃｄｉｖの値を変えることにより、クロック（ｃｌｋ１）１周期当たりのサンプリング数を変えられる。
【0216】
カウンタ１５７１は「０」からｃｄｉｖの値までカウントし、ｃｄｉｖの値を変えることにより、クロック生成回路１５７は、クロック（ｃｌｋ１）の周期を変えることができる。なお、カウンタ１５７１を「０」以外に設定して、その設定値からｃｄｉｖの値までカウントして、クロック（ｃｌｋ１）の周期を変えるようにしてもよい。
【0217】
【0218】
まず、図１８～図２４の表記について説明する。ｅｄｇｅｂｉｔはｅｄｇｅｃ＿ｒまたはｅｄｇｅｃ＿ｆのどのビットに「１」があったかを示す。すなわち、ｅｄｇｅｃ＿ｒ［０］またはｅｄｇｅｃ＿ｆ［０］に「１」があればｅｄｇｅｂｉｔは「－２」となる。ｅｄｇｅｃ＿ｒ［１］またはｅｄｇｅｃ＿ｆ［１］に「１」があればｅｄｇｅｂｉｔは「－１」となる。ｅｄｇｅｃ＿ｒ［２］またはｅｄｇｅｃ＿ｆ［２］に「１」があればｅｄｇｅｂｉｔは「０」となる。ｅｄｇｅｃ＿ｒ［３］またはｅｄｇｅｃ＿ｆ［３］に「１」があればｅｄｇｅｂｉｔは「＋１」となる。 ｅｄｇｅｃ＿ｒ［４］またはｅｄｇｅｃ＿ｆ［４］に「１」があればｅｄｇｅｂｉｔは「＋２」となる。ｐａｓｓｉｖｅが「１」の場合、ｅｄｇｅｂｉｔは「０」となる。
【0219】
また、ｄａｔａ２＿ｐｒｅは図１５に示されるデータ検出回路１５８６のｄａｔａ＿０、ｄａｔａ＿１、ｐａｓｓｉｖｅ、ＣＤＲ＿ｅｒｒｏｒのどれがセットされたかを示す。ｄａｔａ＿０の場合は「０」、ｄａｔａ＿１の場合は「１」と表記されている。ｄａｔａ２は最終的なデータ値を示す。また、各図における縦方向の実線はマンチェスタ符号信号（ｍｃ＿ｓｉ）のビット境界、縦方向の破線はマンチェスタ符号信号（ｍｃ＿ｓｉ）のビット中点を示す。
【0220】
また、縦方向の矢印はｓｉｎ［＊］からｄａｔａ＿１への取り込みタイミングであるクロック（ｃｌｋ１）の立ち上がりエッジを示す。なお、クロック（ｃｌｋ１）はデューティが５０％に近い波形を記載している。しかし、図１７に示されるクロック生成回路１５７で生成されるクロック（ｃｌｋ１）の波形においては、立ち上がりエッジは図の位置で、クロック（ｃｌｋｕｐ＿ｐ）のパルス幅のクロックであり、立下りエッジは図の位置とは異なる。
【0221】
図１８はクロック（ｃｌｋｕｐ＿ｎ）の「Ｈ」期間にスタートビットの中間エッジがあり、ノイズが入るが、ジッタはビット周期の１／８以内の場合（定常状態）の波形である。
【0222】
Ｔ２サイクルのサンプリングにより、マンチェスタ符号信号（ｍｃ＿ｓｉ）の最初のエッジが検出され、下記のようなデータとなる。ここで、一番右側がビット［０］である。ｄａｔａ１は１８ビット長のデータであり、ＦＬＴＲは１６ビット長のデータである。ｅｄｇｅ＿ｆ、ｅｄｇｅ＿ｒ、ｅｄｇｅｓ＿ｆおよびｅｄｇｅｓ＿ｒは１５ビット長のデータである。
ｄａｔａ１＝１１＿１１１１１１１１＿１１１１１０００
ＦＬＴＲ＝ １１１１１１１１＿１１１１１１００
ｅｄｇｅ＿ｆ＝ －０００００００＿００００００１０
ｅｄｇｅ＿ｒ＝ －０００００００＿００００００００
ｅｄｇｅｓ＿ｆ＝ －０００００００＿００００００１０
ｅｄｇｅｓ＿ｒ＝ －０００００００＿００００００００
ｄａｔａ１＝１１＿１１１１１１１１＿１１１１１０００
ＦＬＴＲ＝ １１１１１１１１＿１１１１１１００
ｅｄｇｅ＿ｆ＝ －０００００００＿００００００１０
ｅｄｇｅ＿ｒ＝ －０００００００＿００００００００
ｅｄｇｅｓ＿ｆ＝ －０００００００＿００００００１０
ｅｄｇｅｓ＿ｒ＝ －０００００００＿００００００００
【0223】
最初のサンプリング時は、フリップフロップ１５８７ａの図示しないクリア端子に入力される信号によって、フリップフロップ１５８７ａが「０」クリアされている。よって、ｓｆｔの値は「０」であるので、ｅｄｇｅ＿ｆ＝ｅｄｇｅｓ＿ｆとなる。その時にエッジが検出されるビットがｅｄｇｅｓ＿ｆ［１］であるので、ｅｄｇｅｂｉｔは、ｅｄｇｅ＿ｆの検出ビットである「２」になる。よって、フリップフロップ１５８７ａにｓｆｔの初期値として「２」が設定される。次のＴ３サイクルのｓｆｔの値は「２」となる。Ｔ２サイクルにおけるｄａｔａ２＿ｐｒｅはＴ１サイクルにおけるｐａｓｓｉｖｅの後のｅｄｇｅ検出であるので、ｐａｓｓｉｖｅとなる。
【0224】
なお、Ｔ３サイクル以降は、シフト回路１５８１，１５８２はｅｄｇｅ＿ｆおよびｅｄｇｅ＿ｒをそれぞれｓｆｔの値だけシフトしてｅｄｇｅｓ＿ｆおよびｅｄｇｅｓ＿ｒを生成する。シフト回路１５８１，１５８２は、ｓｆｔの値が正の場合は右（下位ビット側）にシフトし、ｓｆｔの値が負の場合は左（上位ビット側）にシフトする。シフト量生成回路１５８７は、前のサイクルのｓｆｔの値に前のサイクルのｅｄｇｅｂｉｔの値を加算して次のサイクルのｓｆｔを生成する。ここで、中間エッジ検出範囲（ｅｄｇｅｃ＿ｒ［４：０］、ｅｄｇｅｃ＿ｆ［４：０］）はｅｄｇｅｓ＿ｒ［９：５］およびｅｄｇｅｓ＿ｆ［９：５］に対応する。
【0225】
例えば、Ｔ３サイクルにおいては、下記のようなデータとなる。ここで、「×」は意味のないデータである。
ｄａｔａ１＝１１＿１１１１１０００＿０１１１１０００
ＦＬＴＲ＝ １１１１１１００＿００１１１１００
ｅｄｇｅ＿ｆ＝ －０００００１０＿００００００１０
ｅｄｇｅ＿ｒ＝ －０００００００＿００１０００００
ｅｄｇｅｓ＿ｆ＝ －××０００００＿１０００００００
ｅｄｇｅｓ＿ｒ＝ －××０００００＿００００１０００
ｅｄｇｅｃ＿ｆ［４：０］＝００１００
ｅｄｇｅｃ＿ｒ［４：０］＝０００００
ｄａｔａ１＝１１＿１１１１１０００＿０１１１１０００
ＦＬＴＲ＝ １１１１１１００＿００１１１１００
ｅｄｇｅ＿ｆ＝ －０００００１０＿００００００１０
ｅｄｇｅ＿ｒ＝ －０００００００＿００１０００００
ｅｄｇｅｓ＿ｆ＝ －××０００００＿１０００００００
ｅｄｇｅｓ＿ｒ＝ －××０００００＿００００１０００
ｅｄｇｅｃ＿ｆ［４：０］＝００１００
ｅｄｇｅｃ＿ｒ［４：０］＝０００００
【0226】
Ｔ３サイクルにおいては、ｅｄｇｅ＿ｆが２ビット右にシフトされたｅｄｇｅｓ＿ｆ［９：５］の真ん中のｅｄｇｅｓ＿ｆ［７］が「１」である。すなわち、ｅｄｇｅｃ＿ｆ［２］が「１」であるので、ｅｄｇｅｂｉｔの値は「０」になり、次のＴ４サイクルにおける中間エッジ検出範囲の補正無しとなる。また、次のＴ４サイクルにおけるｓｆｔの値は「２」のままである。また、ｅｄｇｅｓ＿ｆにおいて「１」が検出されたので、ｄａｔａ＿１が「１」、ｄａｔａ２＿ｐｒｅが「１」となり、次のＴ４サイクルでｄａｔａ２が「１」となる。
【0227】
Ｔ３サイクル以降は、ｓｆｔの値は「２」と同じであり、同様に、Ｔ４サイクル以降は進む。ジッタが１／８周期以内の場合は必ずｅｄｇｅｓ＿ｒおよびｅｄｇｅｓ＿ｆのどちらかの真ん中のビットであるｅｄｇｅｃ＿ｒ［２］またはｅｄｇｅｃ＿ｆ［２］が「１」になる。
【0228】
Ｔ７サイクルにおいては、マンチェスタ符号信号（ｍｃ＿ｓｉ）に１／８サイクル以下の幅の「Ｈ」のノイズが、Ｔ８サイクルにおいて１／８サイクル以下の幅の「Ｌ」のノイズが入った場合の動作になる。ｄａｔａ１にはノイズが取り込まれるが、ノイズフィルタ（ＦＬＴＲ）では１ビットのノイズが除去され、以降のデータが正常に処理される。
【0229】
クロック（ｃｌｋｕｐ＿ｐ）の「Ｈ」期間にスタートビットの中間エッジがある場合の波形は図１８と同様になる。ｓｉｎ［＊］の偶数ビットと奇数ビットで波形が入れ違うが、クロック（ｃｌｋｕｐ＿ｐ）と同じタイミングのクロック（ｃｌｋ１）によってサンプリングしたｄａｔａ１は正しい並びとなる。ｄａｔａ１以降は図１８と同様の動作になる。Ｔ７サイクル、Ｔ８サイクルでノイズが入った場合も図１８と同様にノイズフィルタ（ＦＬＴＲ以降はノイズの無い場合と同じ動作となる。
【0230】
図１９はクロック（ｃｌｋｕｐ＿ｎ）の「Ｈ」期間にスタートビットの中間エッジがあり、ビット周期の１／８進んだジッタが載った場合の波形である。マンチェスタ符号信号（ｍｃ＿ｓｉ）の左向きの矢印がジッタにより１／８周期進んだエッジであり、右向き矢印は元に戻ったエッジである。Ｔ４サイクルまでは図１８と同様に動作する。Ｔ５サイクルで最初にジッタの影響を受ける。
【0231】
Ｔ５サイクルにおいては、下記のようなデータとなる。
ｄａｔａ１＝００＿００００１１１１＿１００００１１１
ＦＬＴＲ＝ ０００００１１１＿１１００００１１
ｅｄｇｅ＿ｆ＝ －０００００００＿００１０００００
ｅｄｇｅ＿ｒ＝ －００００１００＿００００００１０
ｅｄｇｅｓ＿ｆ＝ －××０００００＿００００１０００
ｅｄｇｅｓ＿ｒ＝ －××００００１＿００００００００
ｅｄｇｅｃ＿ｆ［４：０］＝０００００
ｅｄｇｅｃ＿ｒ［４：０］＝０１０００
ｄａｔａ１＝００＿００００１１１１＿１００００１１１
ＦＬＴＲ＝ ０００００１１１＿１１００００１１
ｅｄｇｅ＿ｆ＝ －０００００００＿００１０００００
ｅｄｇｅ＿ｒ＝ －００００１００＿００００００１０
ｅｄｇｅｓ＿ｆ＝ －××０００００＿００００１０００
ｅｄｇｅｓ＿ｒ＝ －××００００１＿００００００００
ｅｄｇｅｃ＿ｆ［４：０］＝０００００
ｅｄｇｅｃ＿ｒ［４：０］＝０１０００
【0232】
Ｔ５サイクルにおいては、ｅｄｇｅｓ＿ｒ［９：５］の真中より１ビット左のｅｄｇｅｓ＿ｒ［８］に「１」が検出される。すなわち、ｅｄｇｅｃ＿ｒ［３］が「１」であるので、ｅｄｇｅｂｉｔは「＋１」になり、次のＴ６サイクルのｓｆｔの値は「２」から「３」に変わる。ｅｄｇｅｃ＿ｒ［３］が「１」であるので、次のＴ６サイクルにおいては、窓切出し回路１５８３は、最上位ビット（ビット［４］）をマスクする。すなわち、中間エッジ検出範囲（ｅｄｇｅｃ＿ｒ［４：０］、ｅｄｇｅｃ＿ｆ［４：０］）のビット［３：０］をエッジ検出範囲とする。
【0233】
よって、Ｔ６サイクルにおいては、下記のようなデータとなる。ここで、ｅｄｇｅｃ＿ｆおよびｅｄｇｅｃ＿ｒにおける「Ｍ」はマスクされたビットを示す。
ｄａｔａ１＝１１＿１００００１１１＿１１１１００００
ＦＬＴＲ＝ １０００００１１＿１１１１１０００
ｅｄｇｅ＿ｆ＝ －１００００００＿０００００１００
ｅｄｇｅ＿ｒ＝ －０００００１０＿００００００００
ｅｄｇｅｓ＿ｆ＝ －×××１０００＿００００００００
ｅｄｇｅｓ＿ｒ＝ －×××００００＿０１００００００
ｅｄｇｅｃ＿ｆ［４：０］＝Ｍ００００
ｅｄｇｅｃ＿ｒ［４：０］＝Ｍ００１０
ｄａｔａ１＝１１＿１００００１１１＿１１１１００００
ＦＬＴＲ＝ １０００００１１＿１１１１１０００
ｅｄｇｅ＿ｆ＝ －１００００００＿０００００１００
ｅｄｇｅ＿ｒ＝ －０００００１０＿００００００００
ｅｄｇｅｓ＿ｆ＝ －×××１０００＿００００００００
ｅｄｇｅｓ＿ｒ＝ －×××００００＿０１００００００
ｅｄｇｅｃ＿ｆ［４：０］＝Ｍ００００
ｅｄｇｅｃ＿ｒ［４：０］＝Ｍ００１０
【0234】
Ｔ６サイクルにおいては、ｅｄｇｅｓ＿ｒ［９：５］の真ん中より１ビット右のｅｄｇｅｓ＿ｒ［６］に「１」が検出される。すなわち、ｅｄｇｅｃ＿ｒ［１］が「１」であるので、ｅｄｇｅｂｉｔは「－１」になり、次のＴ７サイクルのｓｆｔの値は「３」から「２」に戻る。ｅｄｇｅｃ＿ｒ［１］が「１」であるので、次のＴ７サイクルにおいては、窓切出し回路１５８３は、最下位ビット（ビット［０］）をマスクする。すなわち、中間エッジ検出範囲（ｅｄｇｅｃ＿ｒ［４：０］、ｅｄｇｅｃ＿ｆ［４：０］）のビット［４：１］をエッジ検出範囲とする。
【0235】
よって、Ｔ７サイクルにおいては、下記のようなデータとなる。
ｄａｔａ１＝１１＿１１１１００００＿００００１１１１
ＦＬＴＲ＝ １１１１１０００＿０００００１１１
ｅｄｇｅ＿ｆ＝ －００００１００＿００００００００
ｅｄｇｅ＿ｒ＝ －０００００００＿０００００１００
ｅｄｇｅｓ＿ｆ＝ －××００００１＿００００００００
ｅｄｇｅｓ＿ｒ＝ －××０００００＿０００００００１
ｅｄｇｅｃ＿ｆ［４：０］＝０１００Ｍ
ｅｄｇｅｃ＿ｒ［４：０］＝００００Ｍ
ｄａｔａ１＝１１＿１１１１００００＿００００１１１１
ＦＬＴＲ＝ １１１１１０００＿０００００１１１
ｅｄｇｅ＿ｆ＝ －００００１００＿００００００００
ｅｄｇｅ＿ｒ＝ －０００００００＿０００００１００
ｅｄｇｅｓ＿ｆ＝ －××００００１＿００００００００
ｅｄｇｅｓ＿ｒ＝ －××０００００＿０００００００１
ｅｄｇｅｃ＿ｆ［４：０］＝０１００Ｍ
ｅｄｇｅｃ＿ｒ［４：０］＝００００Ｍ
【0236】
Ｔ７サイクルにおいては、ｅｄｇｅｓ＿ｆ［９：５］の真中より１ビット左のｅｄｇｅｓ＿ｆ［８］に「１」が検出される。すなわち、ｅｄｇｅｃ＿ｆ［３］が「１」であるので、ｅｄｇｅｂｉｔは「＋１」になり、次のＴ８サイクルのｓｆｔの値は再び「２」から「３」に変わる。
【0237】
よって、Ｔ８サイクルにおいては、下記のようなデータとなる。
ｄａｔａ１＝００＿００００１１１１＿１１１１１０００
ＦＬＴＲ＝ ０００００１１１＿１１１１１１００
ｅｄｇｅ＿ｆ＝ －０００００００＿００００００１０
ｅｄｇｅ＿ｒ＝ －００００１００＿００００００００
ｅｄｇｅｓ＿ｆ＝ －×××００００＿００００００００
ｅｄｇｅｓ＿ｒ＝ －×××００００＿１０００００００
ｅｄｇｅｃ＿ｆ［４：０］＝Ｍ００００
ｅｄｇｅｃ＿ｒ［４：０］＝Ｍ００１０
ｄａｔａ１＝００＿００００１１１１＿１１１１１０００
ＦＬＴＲ＝ ０００００１１１＿１１１１１１００
ｅｄｇｅ＿ｆ＝ －０００００００＿００００００１０
ｅｄｇｅ＿ｒ＝ －００００１００＿００００００００
ｅｄｇｅｓ＿ｆ＝ －×××００００＿００００００００
ｅｄｇｅｓ＿ｒ＝ －×××００００＿１０００００００
ｅｄｇｅｃ＿ｆ［４：０］＝Ｍ００００
ｅｄｇｅｃ＿ｒ［４：０］＝Ｍ００１０
【0238】
Ｔ８サイクルはＴ７サイクルと同じ位相において中間エッジがサンプリングされる。しかし、ｄｇｅｓ＿ｒ［９：５］の真中のビットのｅｄｇｅｓ＿ｒ［７］に「１」が検出される。すなわち、ｅｄｇｅｃ＿ｒ［２］が「１」であるので、ｅｄｇｅｂｉｔは「０」になり、次のＴ９サイクルのｓｆｔの値は「３」のまま変化しない。
【0239】
よって、Ｔ９サイクルにおいては、下記のようなデータとなる。
ｄａｔａ１＝１１＿０１１１１０００＿０００００１１１
ＦＬＴＲ＝ １１１１１１００＿００００００１１
ｅｄｇｅ＿ｆ＝ －０００００１０＿００００００００
ｅｄｇｅ＿ｒ＝ －０００００００＿００００００１０
ｅｄｇｅｓ＿ｆ＝ －×××００００＿１０００００００
ｅｄｇｅｓ＿ｒ＝ －×××００００＿００００００００
ｅｄｇｅｃ＿ｆ［４：０］＝００１０Ｍ
ｅｄｇｅｃ＿ｒ［４：０］＝００００Ｍ
ｄａｔａ１＝１１＿０１１１１０００＿０００００１１１
ＦＬＴＲ＝ １１１１１１００＿００００００１１
ｅｄｇｅ＿ｆ＝ －０００００１０＿００００００００
ｅｄｇｅ＿ｒ＝ －０００００００＿００００００１０
ｅｄｇｅｓ＿ｆ＝ －×××００００＿１０００００００
ｅｄｇｅｓ＿ｒ＝ －×××００００＿００００００００
ｅｄｇｅｃ＿ｆ［４：０］＝００１０Ｍ
ｅｄｇｅｃ＿ｒ［４：０］＝００００Ｍ
【0240】
Ｔ９サイクルにおいては、ｅｄｇｅｓ＿ｆ［９：５］の真ん中より１ビット右のｅｄｇｅｓ＿ｆ［６］に「１」が検出される。すなわち、ｅｄｇｅｃ＿ｆ［１］が「１」であるので、ｅｄｇｅｂｉｔは「－１」になり、次のサイクルのｓｆｔの値は「３」から「２」に戻る。
【0241】
クロック（ｃｌｋｕｐ＿ｐ）の「Ｈ」期間にスタートビットの中間エッジがある場合の波形は図１９と同様になる。ｓｉｎ［＊］の偶数ビットと奇数ビットで波形が入れ違うが、クロック（ｃｌｋｕｐ＿ｐ）と同じタイミングのクロック（ｃｌｋ１）によってサンプリングしたｄａｔａ１は正しい並びとなる。ｄａｔａ１以降は図１９と同様の動作になる。
【0242】
図２０はクロック（ｃｌｋｕｐ＿ｎ）の「Ｈ」期間にスタートビットの中間エッジがあり、ビット周期の１／８遅れたジッタが載った場合の波形である。マンチェスタ符号信号（ｍｃ＿ｓｉ）の右向きの矢印がジッタにより１／８周期遅れたエッジであり、左向き矢印は元に戻ったエッジである。Ｔ４サイクルまでは図１８と同様に動作する。Ｔ５サイクルにおいて最初にジッタの影響を受ける。
【0243】
Ｔ５サイクルにおいては、下記のようなデータとなる。
ｄａｔａ１＝００＿００００００１１＿１００００１１１
ＦＬＴＲ＝ ０００００００１＿１１００００１１
ｅｄｇｅ＿ｆ＝ －０００００００＿００１０００００
ｅｄｇｅ＿ｒ＝ －００００００１＿０００００００１
ｅｄｇｅｓ＿ｆ＝ －××０００００＿００００１０００
ｅｄｇｅｓ＿ｒ＝ －××０００００＿０１００００００
ｅｄｇｅｃ＿ｆ［４：０］＝０００００
ｅｄｇｅｃ＿ｒ［４：０］＝０００１０
ｄａｔａ１＝００＿００００００１１＿１００００１１１
ＦＬＴＲ＝ ０００００００１＿１１００００１１
ｅｄｇｅ＿ｆ＝ －０００００００＿００１０００００
ｅｄｇｅ＿ｒ＝ －００００００１＿０００００００１
ｅｄｇｅｓ＿ｆ＝ －××０００００＿００００１０００
ｅｄｇｅｓ＿ｒ＝ －××０００００＿０１００００００
ｅｄｇｅｃ＿ｆ［４：０］＝０００００
ｅｄｇｅｃ＿ｒ［４：０］＝０００１０
【0244】
Ｔ５サイクルにおいては、ｅｄｇｅｓ＿ｒ［９：５］の真中より１ビット右のｅｄｇｅｓ＿ｒ［６］に「１」が検出される。すなわち、ｅｄｇｅｃ＿ｒ［１］が「１」であるので、ｅｄｇｅｂｉｔは「－１」になり、次のＴ６サイクルのｓｆｔの値は「２」から「１」に変わる。
【0245】
よって、Ｔ６サイクルにおいては、下記のようなデータとなる。
ｄａｔａ１＝１１＿１００００１１１＿１１１１１１００
ＦＬＴＲ＝ １０００００１１＿１１１１１１１０
ｅｄｇｅ＿ｆ＝ －１００００００＿０００００００１
ｅｄｇｅ＿ｒ＝ －０００００１０＿００００００００
ｅｄｇｅｓ＿ｆ＝ －×××１０００＿００００００００
ｅｄｇｅｓ＿ｒ＝ －×××０００１＿００００００００
ｅｄｇｅｃ＿ｆ［４：０］＝００００Ｍ
ｅｄｇｅｃ＿ｒ［４：０］＝１０００Ｍ
ｄａｔａ１＝１１＿１００００１１１＿１１１１１１００
ＦＬＴＲ＝ １０００００１１＿１１１１１１１０
ｅｄｇｅ＿ｆ＝ －１００００００＿０００００００１
ｅｄｇｅ＿ｒ＝ －０００００１０＿００００００００
ｅｄｇｅｓ＿ｆ＝ －×××１０００＿００００００００
ｅｄｇｅｓ＿ｒ＝ －×××０００１＿００００００００
ｅｄｇｅｃ＿ｆ［４：０］＝００００Ｍ
ｅｄｇｅｃ＿ｒ［４：０］＝１０００Ｍ
【0246】
Ｔ６サイクルにおいては、ｅｄｇｅｓ＿ｒ［９：５］の真中より１ビット左のｅｄｇｅｓ＿ｒ［８］に「１」が検出される。すなわち、ｅｄｇｅｃ＿ｒ［３］が「１」であるので、ｅｄｇｅｂｉｔは「＋１」になり、次のＴ７サイクルのｓｆｔ値は「１」から「２」に戻る。
【0247】
よって、Ｔ７サイクルにおいては、下記のようなデータとなる。
ｄａｔａ１＝１１＿１１１１１１００＿００００００１１
ＦＬＴＲ＝ １１１１１１１０＿０００００００１
ｅｄｇｅ＿ｆ＝ －１０００００１＿００００００００
ｅｄｇｅ＿ｒ＝ －０００００００＿０００００００１
ｅｄｇｅｓ＿ｆ＝ －×××００００＿０１００００００
ｅｄｇｅｓ＿ｒ＝ －×××００００＿００００００００
ｅｄｇｅｃ＿ｆ［４：０］＝Ｍ０００１
ｅｄｇｅｃ＿ｒ［４：０］＝Ｍ００００
ｄａｔａ１＝１１＿１１１１１１００＿００００００１１
ＦＬＴＲ＝ １１１１１１１０＿０００００００１
ｅｄｇｅ＿ｆ＝ －１０００００１＿００００００００
ｅｄｇｅ＿ｒ＝ －０００００００＿０００００００１
ｅｄｇｅｓ＿ｆ＝ －×××００００＿０１００００００
ｅｄｇｅｓ＿ｒ＝ －×××００００＿００００００００
ｅｄｇｅｃ＿ｆ［４：０］＝Ｍ０００１
ｅｄｇｅｃ＿ｒ［４：０］＝Ｍ００００
【0248】
Ｔ７サイクルにおいては、ｅｄｇｅｓ＿ｆ［９：５］の真中より１ビット右のｅｄｇｅｓ＿ｆ［６］に「１」が検出される。すなわち、ｅｄｇｅｃ＿ｆ［１］が「１」であるので、ｅｄｇｅｂｉｔは「－１」になり、次のＴ８サイクルのｓｆｔの値は再び「２」から「１」に変わる。
【0249】
よって、Ｔ８サイクルにおいては、下記のようなデータとなる。
ｄａｔａ１＝００＿００００００１１＿１１１１１０００
ＦＬＴＲ＝ ０００００００１＿１１１１１１００
ｅｄｇｅ＿ｆ＝ －０００００００＿００００００１０
ｅｄｇｅ＿ｒ＝ －００００００１＿００００００００
ｅｄｇｅｓ＿ｆ＝ －×００００００＿００００００００
ｅｄｇｅｓ＿ｒ＝ －×００００００＿１０００００００
ｅｄｇｅｃ＿ｆ［４：０］＝００００Ｍ
ｅｄｇｅｃ＿ｒ［４：０］＝００１０Ｍ
ｄａｔａ１＝００＿００００００１１＿１１１１１０００
ＦＬＴＲ＝ ０００００００１＿１１１１１１００
ｅｄｇｅ＿ｆ＝ －０００００００＿００００００１０
ｅｄｇｅ＿ｒ＝ －００００００１＿００００００００
ｅｄｇｅｓ＿ｆ＝ －×００００００＿００００００００
ｅｄｇｅｓ＿ｒ＝ －×００００００＿１０００００００
ｅｄｇｅｃ＿ｆ［４：０］＝００００Ｍ
ｅｄｇｅｃ＿ｒ［４：０］＝００１０Ｍ
【0250】
Ｔ８サイクルはＴ７サイクルと同じ位相において中間エッジがサンプリングされる。しかし、ｄｇｅｓ＿ｒ［９：５］の真中のビットのｅｄｇｅｓ＿ｒ［７］に「１」が検出される。すなわち、ｅｄｇｅｃ＿ｒ［２］が「１」であるので、ｅｄｇｅｂｉｔは「０」になり、次のＴ９サイクルのｓｆｔの値は「１」のまま変化しない。
【0251】
よって、Ｔ９サイクルにおいては、下記のようなデータとなる。
ｄａｔａ１＝１１＿０１１１１０００＿０００００１１１
ＦＬＴＲ＝ １１１１１１００＿００００００１１
ｅｄｇｅ＿ｆ＝ －０００００１０＿００００００００
ｅｄｇｅ＿ｒ＝ －０００００００＿００００００１０
ｅｄｇｅｓ＿ｆ＝ －×０００００１＿００００００００
ｅｄｇｅｓ＿ｒ＝ －×００００００＿００００００００
ｅｄｇｅｃ＿ｆ［４：０］＝１０００Ｍ
ｅｄｇｅｃ＿ｒ［４：０］＝００００Ｍ
ｄａｔａ１＝１１＿０１１１１０００＿０００００１１１
ＦＬＴＲ＝ １１１１１１００＿００００００１１
ｅｄｇｅ＿ｆ＝ －０００００１０＿００００００００
ｅｄｇｅ＿ｒ＝ －０００００００＿００００００１０
ｅｄｇｅｓ＿ｆ＝ －×０００００１＿００００００００
ｅｄｇｅｓ＿ｒ＝ －×００００００＿００００００００
ｅｄｇｅｃ＿ｆ［４：０］＝１０００Ｍ
ｅｄｇｅｃ＿ｒ［４：０］＝００００Ｍ
【0252】
Ｔ９サイクルにおいては、ｅｄｇｅｓ＿ｆ［９：５］の真中より１ビット左のｅｄｇｅｓ＿ｆ［８］に「１」が検出される。すなわち、ｅｄｇｅｃ＿ｆ［３］が「１」であるので、ｅｄｇｅｂｉｔは「＋１」になり、次のサイクルのｓｆｔの値は「１」から「２」に戻る。
【0253】
クロック（ｃｌｋｕｐ＿ｐ）の「Ｈ」期間にスタートビットの中間エッジがある場合の波形は図２０と同様になる。ｓｉｎ［＊］の偶数ビットと奇数ビットで波形が入れ違うが、クロック（ｃｌｋｕｐ＿ｐ）と同じタイミングのクロック（ｃｌｋ１）によってサンプリングしたｄａｔａ１は正しい並びとなる。ｄａｔａ１以降は図２０と同様の動作になる。
【0254】
図２１はクロック（ｃｌｋｕｐ＿ｎ）の「Ｈ」期間にスタートビットの中間エッジがあり、ビット周期の１／４進んだジッタが載った場合の波形である。マンチェスタ符号信号（ｍｃ＿ｓｉ）の左向きの矢印がジッタにより１／４進んだエッジであり、右向きの矢印は元に戻ったエッジである。Ｔ４サイクルまでは図１８と同様に動作する。Ｔ５サイクルにおいて最初にジッタの影響を受ける。
【0255】
Ｔ５サイクルにおいては、下記のようなデータとなる。
ｄａｔａ１＝００＿０００１１１１１＿１００００１１１
ＦＬＴＲ＝ ００００１１１１＿１１００００１１
ｅｄｇｅ＿ｆ＝ －０００００００＿００１０００００
ｅｄｇｅ＿ｒ＝ －０００１０００＿００００００１０
ｅｄｇｅｓ＿ｆ＝ －××０００００＿００００１０００
ｅｄｇｅｓ＿ｒ＝ －××０００１０＿００００００００
ｅｄｇｅｃ＿ｆ［４：０］＝０００００
ｅｄｇｅｃ＿ｒ［４：０］＝１００００
ｄａｔａ１＝００＿０００１１１１１＿１００００１１１
ＦＬＴＲ＝ ００００１１１１＿１１００００１１
ｅｄｇｅ＿ｆ＝ －０００００００＿００１０００００
ｅｄｇｅ＿ｒ＝ －０００１０００＿００００００１０
ｅｄｇｅｓ＿ｆ＝ －××０００００＿００００１０００
ｅｄｇｅｓ＿ｒ＝ －××０００１０＿００００００００
ｅｄｇｅｃ＿ｆ［４：０］＝０００００
ｅｄｇｅｃ＿ｒ［４：０］＝１００００
【0256】
Ｔ５サイクルにおいては、ｅｄｇｅｓ＿ｒ［９：５］の真中より２ビット左のｅｄｇｅｓ＿ｒ［９］に「１」が検出される。すなわち、ｅｄｇｅｃ＿ｒ［４］が「１」であるので、ｅｄｇｅｂｉｔは「＋２」になり、次のＴ６サイクルのｓｆｔの値は一時的に「２」から「４」に変わる。また、一時的にｃｄｉｖの値の「３」が「－１」されて「２」になり、次のＴ６サイクルはクロック（ｃｌｋｕｐ＿ｐ）の３周期分に減少する。
【0257】
よって、Ｔ６サイクルにおいては、下記のようなデータとなる。
ｄａｔａ１＝１１＿１００００１１１＿１１１０００００
ＦＬＴＲ＝ １０００００１１＿１１１１００００
ｅｄｇｅ＿ｆ＝ －１００００００＿００００１０００
ｅｄｇｅ＿ｒ＝ －０００００１０＿００００００００
ｅｄｇｅｓ＿ｆ＝ －××××１００＿００００００００
ｅｄｇｅｓ＿ｒ＝ －××××０００＿００１０００００
ｅｄｇｅｃ＿ｆ［４：０］＝Ｍ００００
ｅｄｇｅｃ＿ｒ［４：０］＝Ｍ０００１
ｄａｔａ１＝１１＿１００００１１１＿１１１０００００
ＦＬＴＲ＝ １０００００１１＿１１１１００００
ｅｄｇｅ＿ｆ＝ －１００００００＿００００１０００
ｅｄｇｅ＿ｒ＝ －０００００１０＿００００００００
ｅｄｇｅｓ＿ｆ＝ －××××１００＿００００００００
ｅｄｇｅｓ＿ｒ＝ －××××０００＿００１０００００
ｅｄｇｅｃ＿ｆ［４：０］＝Ｍ００００
ｅｄｇｅｃ＿ｒ［４：０］＝Ｍ０００１
【0258】
Ｔ６サイクルにおいては、ｅｄｇｅｓ＿ｒ［９：５］の真中より２ビット右のｅｄｇｅｓ＿ｒ［５］に「１」が検出される。すなわち、ｅｄｇｅｃ＿ｒ［０］が「１」であるので、ｅｄｇｅｂｉｔは「－２」になり、次のＴ７サイクルのｓｆｔの値は一時的に元の「２」から「０」に変わる。また、一時的にｃｄｉｖの値の「３」が「＋１」されて「４」になり、次のＴ７サイクルはクロック（ｃｌｋｕｐ＿ｐ）の５周期分に増加する。
【0259】
よって、Ｔ７サイクルにおいては、下記のようなデータとなる。
ｄａｔａ１＝１１＿１１１１１０００＿０００００１１１
ＦＬＴＲ＝ １１１１１１００＿００００００１１
ｅｄｇｅ＿ｆ＝ －０００００１０＿００００００００
ｅｄｇｅ＿ｒ＝ －０００００１０＿００００００１０
ｅｄｇｅｓ＿ｆ＝ －０００００１０＿００００００００
ｅｄｇｅｓ＿ｒ＝ －０００００００＿００００００００
ｅｄｇｅｃ＿ｆ［４：０］＝１０００Ｍ
ｅｄｇｅｃ＿ｒ［４：０］＝００００Ｍ
ｄａｔａ１＝１１＿１１１１１０００＿０００００１１１
ＦＬＴＲ＝ １１１１１１００＿００００００１１
ｅｄｇｅ＿ｆ＝ －０００００１０＿００００００００
ｅｄｇｅ＿ｒ＝ －０００００１０＿００００００１０
ｅｄｇｅｓ＿ｆ＝ －０００００１０＿００００００００
ｅｄｇｅｓ＿ｒ＝ －０００００００＿００００００００
ｅｄｇｅｃ＿ｆ［４：０］＝１０００Ｍ
ｅｄｇｅｃ＿ｒ［４：０］＝００００Ｍ
【0260】
Ｔ７サイクルにおいては、ｅｄｇｅｓ＿ｆ［９：５］の真中より２ビット左のｅｄｇｅｓ＿ｆ［９］に「１」が検出される。すなわち、ｅｄｇｅｃ＿ｆ［４］が「１」であるので、ｅｄｇｅｂｉｔは「＋２」になり、次のＴ８サイクルのｓｆｔの値は再び一時的に「２」から「４」に変わる。また、一時的にｃｄｉｖの値の「３」が「－１」されて「２」になり、次のＴ８サイクルはクロック（ｃｌｋｕｐ＿ｐ）の３周期分に減少する。
【0261】
よって、Ｔ８サイクルにおいては、下記のようなデータとなる。
ｄａｔａ１＝００＿０００１１１１１＿１１１１１０００
ＦＬＴＲ＝ ００００１１１１＿１１１１１１００
ｅｄｇｅ＿ｆ＝ －０００００００＿００１０００１０
ｅｄｇｅ＿ｒ＝ －０００１０００＿００００００００
ｅｄｇｅｓ＿ｆ＝ －××××０００＿００００００００
ｅｄｇｅｓ＿ｒ＝ －××××０００＿１０００００００
ｅｄｇｅｃ＿ｆ［４：０］＝Ｍ００００
ｅｄｇｅｃ＿ｒ［４：０］＝Ｍ０１００
ｄａｔａ１＝００＿０００１１１１１＿１１１１１０００
ＦＬＴＲ＝ ００００１１１１＿１１１１１１００
ｅｄｇｅ＿ｆ＝ －０００００００＿００１０００１０
ｅｄｇｅ＿ｒ＝ －０００１０００＿００００００００
ｅｄｇｅｓ＿ｆ＝ －××××０００＿００００００００
ｅｄｇｅｓ＿ｒ＝ －××××０００＿１０００００００
ｅｄｇｅｃ＿ｆ［４：０］＝Ｍ００００
ｅｄｇｅｃ＿ｒ［４：０］＝Ｍ０１００
【0262】
Ｔ８サイクルはＴ７サイクルと同じ位相において中間エッジがサンプリングされる。ｅｄｇｅｓ＿ｒ［９：５］の真中のｅｄｇｅｓ＿ｒ［７］に「１」が検出される。すなわち、ｅｄｇｅｃ＿ｒ［２］が「１」であるので、ｅｄｇｅｂｉｔは「０」になり、次のＴ９サイクルのｓｆｔの値は元の「２」に戻る。また、ｃｄｉｖの値が「３」にされて次のＴ９サイクルはクロック（ｃｌｋｕｐ＿ｐ）の４周期に戻る。
【0263】
よって、Ｔ９サイクルにおいては、下記のようなデータとなる。
ｄａｔａ１＝１１＿１１１１１１１０＿０００１１１１０
ＦＬＴＲ＝ １１１１１１１１＿００００１１１１
ｅｄｇｅ＿ｆ＝ －０００００００＿１０００００００
ｅｄｇｅ＿ｒ＝ －０００００００＿００００１０００
ｅｄｇｅｓ＿ｆ＝ －××０００００＿００１０００００
ｅｄｇｅｓ＿ｒ＝ －××０００００＿００００００１０
ｅｄｇｅｃ＿ｆ［４：０］＝Ｍ０００１
ｅｄｇｅｃ＿ｒ［４：０］＝Ｍ００００
ｄａｔａ１＝１１＿１１１１１１１０＿０００１１１１０
ＦＬＴＲ＝ １１１１１１１１＿００００１１１１
ｅｄｇｅ＿ｆ＝ －０００００００＿１０００００００
ｅｄｇｅ＿ｒ＝ －０００００００＿００００１０００
ｅｄｇｅｓ＿ｆ＝ －××０００００＿００１０００００
ｅｄｇｅｓ＿ｒ＝ －××０００００＿００００００１０
ｅｄｇｅｃ＿ｆ［４：０］＝Ｍ０００１
ｅｄｇｅｃ＿ｒ［４：０］＝Ｍ００００
【0264】
Ｔ９サイクルにおいては、ｅｄｇｅｓ＿ｆ［９：５］の真中より２ビット右のｅｄｇｅｓ＿ｆ［５］に「１」が検出される。すなわち、ｅｄｇｅｃ＿ｆ［０］が「１」であるので、ｅｄｇｅｂｉｔは「－２」になり、次のＴ１０サイクルのｓｆｔ値は一時的に元の「２」から「０」に変わる。また、一時的にｃｄｉｖの値の「３」が「＋１」されて「４」になり、次のＴ１０サイクルはクロック（ｃｌｋｕｐ＿ｐ）の５周期分に増加する。
【0265】
よって、Ｔ１０サイクルにおいては、下記のようなデータとなる。
ｄａｔａ１＝１０＿０００１１１１０＿０００００００１
ＦＬＴＲ＝ １０００１１１１＿００００００００
ｅｄｇｅ＿ｆ＝ －１００００００＿１０００００００
ｅｄｇｅ＿ｒ＝ －０００１０００＿００００００００
ｅｄｇｅｓ＿ｆ＝ －０００００００＿１０００００００
ｅｄｇｅｓ＿ｒ＝ －０００１０００＿００００００００
ｅｄｇｅｃ＿ｆ［４：０］＝００１０Ｍ
ｅｄｇｅｃ＿ｒ［４：０］＝００００Ｍ
ｄａｔａ１＝１０＿０００１１１１０＿０００００００１
ＦＬＴＲ＝ １０００１１１１＿００００００００
ｅｄｇｅ＿ｆ＝ －１００００００＿１０００００００
ｅｄｇｅ＿ｒ＝ －０００１０００＿００００００００
ｅｄｇｅｓ＿ｆ＝ －０００００００＿１０００００００
ｅｄｇｅｓ＿ｒ＝ －０００１０００＿００００００００
ｅｄｇｅｃ＿ｆ［４：０］＝００１０Ｍ
ｅｄｇｅｃ＿ｒ［４：０］＝００００Ｍ
【0266】
Ｔ１０サイクルにおいては、ｅｄｇｅｓ＿ｆ［９：５］の真中のｅｄｇｅｓ＿ｆ［７］に「１」が検出される。すなわち、ｅｄｇｅｃ＿ｆ［２］が「１」であるので、ｅｄｇｅｂｉｔは「０」になり、次のＴ１１サイクルのｓｆｔ値は元の「２」に戻る。また、ｃｄｉｖの値が「３」にされて次のＴ１１サイクルはクロック（ｃｌｋｕｐ＿ｐ）の４周期に戻る。
【0267】
クロック（ｃｌｋｕｐ＿ｐ）の「Ｈ」期間にスタートビットの中間エッジがある場合の波形は図２１と同様になる。ｓｉｎ［＊］の偶数ビットと奇数ビットで波形が入れ違うが、クロック（ｃｌｋｕｐ＿ｐ）と同じタイミングのクロック（ｃｌｋ１）によってサンプリングしたｄａｔａ１は正しい並びとなる。ｄａｔａ１以降は図２１と同様の動作になる。
【0268】
図２２はクロック（ｃｌｋｕｐ＿ｎ）の「Ｈ」期間にスタートビットの中間エッジがあり、ビット周期の１／４遅れたジッタが載った場合の波形である。マンチェスタ符号信号（ｍｃ＿ｓｉ）の右向きの矢印がジッタにより１／４遅れたエッジであり、左向きの矢印は元に戻ったエッジである。Ｔ４サイクルまでは図１８と同様に動作する。Ｔ５サイクルにおいて最初にジッタの影響を受ける。
【0269】
Ｔ５サイクルにおいては、下記のようなデータとなる。
ｄａｔａ１＝００＿０００００００１＿１００００１１１
ＦＬＴＲ＝ ００００００００＿１１００００１１
ｅｄｇｅ＿ｆ＝ －０００００００＿００１０００００
ｅｄｇｅ＿ｒ＝ －０００１０００＿１０００００００
ｅｄｇｅｓ＿ｆ＝ －××０００００＿００００１０００
ｅｄｇｅｓ＿ｒ＝ －××０００００＿００１０００００
ｅｄｇｅｃ＿ｆ［４：０］＝０００００
ｅｄｇｅｃ＿ｒ［４：０］＝００００１
ｄａｔａ１＝００＿０００００００１＿１００００１１１
ＦＬＴＲ＝ ００００００００＿１１００００１１
ｅｄｇｅ＿ｆ＝ －０００００００＿００１０００００
ｅｄｇｅ＿ｒ＝ －０００１０００＿１０００００００
ｅｄｇｅｓ＿ｆ＝ －××０００００＿００００１０００
ｅｄｇｅｓ＿ｒ＝ －××０００００＿００１０００００
ｅｄｇｅｃ＿ｆ［４：０］＝０００００
ｅｄｇｅｃ＿ｒ［４：０］＝００００１
【0270】
Ｔ５サイクルにおいては、ｅｄｇｅｓ＿ｒ［９：５］の真中より２ビット右のｅｄｇｅｓ＿ｒ［５］に「１」が検出される。すなわち、ｅｄｇｅｃ＿ｒ［０］が「１」であるので、ｅｄｇｅｂｉｔは「－２」になり、次のＴ６サイクルのｓｆｔの値は一時的に「２」から「０」に変わる。また、一時的にｃｄｉｖの値の「３」が「＋１」されて「４」になり、次のＴ６サイクルはクロック（ｃｌｋｕｐ＿ｐ）の５周期分に増加する。
【0271】
よって、Ｔ６サイクルにおいては、下記のようなデータとなる。
ｄａｔａ１＝１１＿１００００１１１＿１１１１１１１０
ＦＬＴＲ＝ １０００００１１＿１１１１１１１１
ｅｄｇｅ＿ｆ＝ －１００００００＿００００００００
ｅｄｇｅ＿ｒ＝ －０００００１０＿００００００００
ｅｄｇｅｓ＿ｆ＝ －１００００００＿００００００００
ｅｄｇｅｓ＿ｒ＝ －０００００１０＿００００００００
ｅｄｇｅｃ＿ｆ［４：０］＝００００Ｍ
ｅｄｇｅｃ＿ｒ［４：０］＝１０００Ｍ
ｄａｔａ１＝１１＿１００００１１１＿１１１１１１１０
ＦＬＴＲ＝ １０００００１１＿１１１１１１１１
ｅｄｇｅ＿ｆ＝ －１００００００＿００００００００
ｅｄｇｅ＿ｒ＝ －０００００１０＿００００００００
ｅｄｇｅｓ＿ｆ＝ －１００００００＿００００００００
ｅｄｇｅｓ＿ｒ＝ －０００００１０＿００００００００
ｅｄｇｅｃ＿ｆ［４：０］＝００００Ｍ
ｅｄｇｅｃ＿ｒ［４：０］＝１０００Ｍ
【0272】
Ｔ６サイクルにおいては、ｅｄｇｅｓ＿ｒ［９：５］の真中より２ビット左のｅｄｇｅｓ＿ｒ［９］に「１」が検出される。すなわち、ｅｄｇｅｃ＿ｒ［４］が「１」であるので、ｅｄｇｅｂｉｔは「＋２」になり、次のＴ７サイクルのｓｆｔの値は一時的に「２」から「４」に変わる。また、一時的にｃｄｉｖの値の「３」が「－１」されて「２」になり、次のＴ７サイクルはクロック（ｃｌｋｕｐ＿ｐ）の３周期分に減少する。
【0273】
よって、Ｔ７サイクルにおいては、下記のようなデータとなる。
ｄａｔａ１＝１１＿１１１１１０００＿０００００１１１
ＦＬＴＲ＝ １１１１１１００＿００００００１１
ｅｄｇｅ＿ｆ＝ －０００００１０＿００００００００
ｅｄｇｅ＿ｒ＝ －０００００００＿００００００１０
ｅｄｇｅｓ＿ｆ＝ －××××０００＿００１０００００
ｅｄｇｅｓ＿ｒ＝ －××××０００＿００００００００
ｅｄｇｅｃ＿ｆ［４：０］＝Ｍ０００１
ｅｄｇｅｃ＿ｒ［４：０］＝Ｍ００００
ｄａｔａ１＝１１＿１１１１１０００＿０００００１１１
ＦＬＴＲ＝ １１１１１１００＿００００００１１
ｅｄｇｅ＿ｆ＝ －０００００１０＿００００００００
ｅｄｇｅ＿ｒ＝ －０００００００＿００００００１０
ｅｄｇｅｓ＿ｆ＝ －××××０００＿００１０００００
ｅｄｇｅｓ＿ｒ＝ －××××０００＿００００００００
ｅｄｇｅｃ＿ｆ［４：０］＝Ｍ０００１
ｅｄｇｅｃ＿ｒ［４：０］＝Ｍ００００
【0274】
Ｔ７サイクルにおいては、ｅｄｇｅｓ＿ｆ［９：５］の真中より２ビット右のｅｄｇｅｓ＿ｆ［５］に「１」が検出される。すなわち、ｅｄｇｅｃ＿ｆ［０］が「１」であるので、ｅｄｇｅｂｉｔは「－２」になり、次のＴ８サイクルのｓｆｔの値は一時的に元の「２」から「０」に変わる。また、一時的にｃｄｉｖの値の「３」が「＋１」されて「４」になり、次のＴ８サイクルはクロック（ｃｌｋｕｐ＿ｐ）の５周期分に増加する。
【0275】
よって、Ｔ８サイクルにおいては、下記のようなデータとなる。
ｄａｔａ１＝１０＿０００００００１＿１１１１１０００
ＦＬＴＲ＝ ００００００００＿１１１１１１００
ｅｄｇｅ＿ｆ＝ －０００００００＿００００００１０
ｅｄｇｅ＿ｒ＝ －０００００００＿１０００００００
ｅｄｇｅｓ＿ｆ＝ －０００００００＿００００００１０
ｅｄｇｅｓ＿ｒ＝ －０００００００＿１０００００００
ｅｄｇｅｃ＿ｆ［４：０］＝００００Ｍ
ｅｄｇｅｃ＿ｒ［４：０］＝００１０Ｍ
ｄａｔａ１＝１０＿０００００００１＿１１１１１０００
ＦＬＴＲ＝ ００００００００＿１１１１１１００
ｅｄｇｅ＿ｆ＝ －０００００００＿００００００１０
ｅｄｇｅ＿ｒ＝ －０００００００＿１０００００００
ｅｄｇｅｓ＿ｆ＝ －０００００００＿００００００１０
ｅｄｇｅｓ＿ｒ＝ －０００００００＿１０００００００
ｅｄｇｅｃ＿ｆ［４：０］＝００００Ｍ
ｅｄｇｅｃ＿ｒ［４：０］＝００１０Ｍ
【0276】
Ｔ８サイクルはＴ７サイクルと同じ位相において中間エッジがサンプリングされる。ｅｄｇｅｓ＿ｒ［９：５］の真中のｅｄｇｅｓ＿ｒ［７］に「１」が検出される。すなわち、ｅｄｇｅｃ＿ｒ［２］が「１」であるので、ｅｄｇｅｂｉｔは「０」になり、次のＴ９サイクルのｓｆｔ値は元の「２」に戻る。また、ｃｄｉｖの値が「３」にされて次のＴ９サイクルはクロック（ｃｌｋｕｐ＿ｐ）の４周期に戻る。
【0277】
よって、Ｔ９サイクルにおいては、下記のようなデータとなる。
ｄａｔａ１＝１１＿１１１００００１＿１１１０００００
ＦＬＴＲ＝ １１１１００００＿１１１１００００
ｅｄｇｅ＿ｆ＝ －０００１０００＿００００００００
ｅｄｇｅ＿ｒ＝ －０００００００＿１０００００００
ｅｄｇｅｓ＿ｆ＝ －××０００１０＿００００００００
ｅｄｇｅｓ＿ｒ＝ －××０００００＿００１０００００
ｅｄｇｅｃ＿ｆ［４：０］＝１００００
ｅｄｇｅｃ＿ｒ［４：０］＝００００１
ｄａｔａ１＝１１＿１１１００００１＿１１１０００００
ＦＬＴＲ＝ １１１１００００＿１１１１００００
ｅｄｇｅ＿ｆ＝ －０００１０００＿００００００００
ｅｄｇｅ＿ｒ＝ －０００００００＿１０００００００
ｅｄｇｅｓ＿ｆ＝ －××０００１０＿００００００００
ｅｄｇｅｓ＿ｒ＝ －××０００００＿００１０００００
ｅｄｇｅｃ＿ｆ［４：０］＝１００００
ｅｄｇｅｃ＿ｒ［４：０］＝００００１
【0278】
Ｔ９サイクルにおいては、ｅｄｇｅｓ＿ｆ［９：５］の真中より２ビット左のｅｄｇｅｓ＿ｆ［９］に「１」が検出される。すなわち、ｅｄｇｅｃ＿ｆ［４］が「１」であるので、ｅｄｇｅｂｉｔは「＋２」になり、次のＴ１０サイクルのｓｆｔ値は一時的に「２」から「４」に変わる。また、一時的にｃｄｉｖの値の「３」が「－１」されて「２」になり、Ｔ１０サイクルはクロック（ｃｌｋｕｐ＿ｐ）の３周期分に減少する。
【0279】
よって、Ｔ１０サイクルにおいては、下記のようなデータとなる。
ｄａｔａ１＝１１＿１１１０００００＿０００１１１１０
ＦＬＴＲ＝ １１１１００００＿００００１１１１
ｅｄｇｅ＿ｆ＝ －０００１０００＿００００００００
ｅｄｇｅ＿ｒ＝ －０００００００＿００００１０００
ｅｄｇｅｓ＿ｆ＝ －××××０００＿１０００００００
ｅｄｇｅｓ＿ｒ＝ －××××０００＿００００００００
ｅｄｇｅｃ＿ｆ［４：０］＝Ｍ０１００
ｅｄｇｅｃ＿ｒ［４：０］＝Ｍ００００
ｄａｔａ１＝１１＿１１１０００００＿０００１１１１０
ＦＬＴＲ＝ １１１１００００＿００００１１１１
ｅｄｇｅ＿ｆ＝ －０００１０００＿００００００００
ｅｄｇｅ＿ｒ＝ －０００００００＿００００１０００
ｅｄｇｅｓ＿ｆ＝ －××××０００＿１０００００００
ｅｄｇｅｓ＿ｒ＝ －××××０００＿００００００００
ｅｄｇｅｃ＿ｆ［４：０］＝Ｍ０１００
ｅｄｇｅｃ＿ｒ［４：０］＝Ｍ００００
【0280】
Ｔ１０サイクルにおいては、ｅｄｇｅｓ＿ｆ［９：５］の真中のｅｄｇｅｓ＿ｆ［７］に「１」が検出される。すなわち、ｅｄｇｅｃ＿ｆ［２］が「１」であるので、ｅｄｇｅｂｉｔは「０」になり、次のＴ１１サイクルのｓｆｔ値は元の「２」に戻る。また、ｃｄｉｖの値が「４」にされて次のＴ１１サイクルはクロック（ｃｌｋｕｐ＿ｐ）の４周期に戻る。
【0281】
クロック（ｃｌｋｕｐ＿ｐ）の「Ｈ」期間にスタートビットの中間エッジがある場合の波形は図２２と同様になる。ｓｉｎ［＊］の偶数ビットと奇数ビットで波形が入れ違うが、クロック（ｃｌｋｕｐ＿ｐ）と同じタイミングのクロック（ｃｌｋ１）によってサンプリングしたｄａｔａ１は正しい並びとなる。ｄａｔａ１以降は図２２と同様の動作になる。
【0282】
図２３はクロック（ｃｌｋｕｐ＿ｎ）の「Ｈ」期間にスタートビットの中間エッジがあり、ビット周期の１／４進んだジッタが載り、それが１／８周期ずつ２周期にわたって変化する場合の波形である。マンチェスタ符号信号（ｍｃ＿ｓｉ）の左向きの矢印がジッタにより１／８または１／４進んだエッジであり、右向きの矢印は１／８または１／４元に戻ったエッジである。Ｔ４サイクルまでは図１８と同様に動作する。Ｔ５サイクルにおいて最初にジッタの影響を受ける。
【0283】
Ｔ５サイクルにおいては、下記のようなデータとなる。
ｄａｔａ１＝００＿００００１１１１＿１００１１１１１
ＦＬＴＲ＝ ０００００１１１＿１１００１１１１
ｅｄｇｅ＿ｆ＝ －０００００００＿００１０００００
ｅｄｇｅ＿ｒ＝ －００００１００＿００００１０００
ｅｄｇｅｓ＿ｆ＝ －××０００００＿００００１０００
ｅｄｇｅｓ＿ｒ＝ －××００００１＿００００００１０
ｅｄｇｅｃ＿ｆ［４：０］＝０００００
ｅｄｇｅｃ＿ｒ［４：０］＝０１０００
ｄａｔａ１＝００＿００００１１１１＿１００１１１１１
ＦＬＴＲ＝ ０００００１１１＿１１００１１１１
ｅｄｇｅ＿ｆ＝ －０００００００＿００１０００００
ｅｄｇｅ＿ｒ＝ －００００１００＿００００１０００
ｅｄｇｅｓ＿ｆ＝ －××０００００＿００００１０００
ｅｄｇｅｓ＿ｒ＝ －××００００１＿００００００１０
ｅｄｇｅｃ＿ｆ［４：０］＝０００００
ｅｄｇｅｃ＿ｒ［４：０］＝０１０００
【0284】
Ｔ５サイクルにおいては、ｅｄｇｅｓ＿ｒ［９：５］の真中より１ビット左のｅｄｇｅｓ＿ｒ［８］に「１」が検出される。すなわち、ｅｄｇｅｃ＿ｒ［３］が「１」であるので、ｅｄｇｅｂｉｔは「＋１」になり、次のＴ６サイクルのｓｆｔ値は「２」から「３」に変わる。
【0285】
よって、Ｔ６サイクルにおいては、下記のようなデータとなる。
ｄａｔａ１＝１１＿１００１１１１１＿１１１１１０００
ＦＬＴＲ＝ １１００１１１１＿１１１１１１００
ｅｄｇｅ＿ｆ＝ －０１０００００＿００００００１０
ｅｄｇｅ＿ｒ＝ －０００１０００＿００００００００
ｅｄｇｅｓ＿ｆ＝ －×××０１００＿００００００００
ｅｄｇｅｓ＿ｒ＝ －×××０００１＿００００００００
ｅｄｇｅｃ＿ｆ［４：０］＝Ｍ００００
ｅｄｇｅｃ＿ｒ［４：０］＝Ｍ１０００
ｄａｔａ１＝１１＿１００１１１１１＿１１１１１０００
ＦＬＴＲ＝ １１００１１１１＿１１１１１１００
ｅｄｇｅ＿ｆ＝ －０１０００００＿００００００１０
ｅｄｇｅ＿ｒ＝ －０００１０００＿００００００００
ｅｄｇｅｓ＿ｆ＝ －×××０１００＿００００００００
ｅｄｇｅｓ＿ｒ＝ －×××０００１＿００００００００
ｅｄｇｅｃ＿ｆ［４：０］＝Ｍ００００
ｅｄｇｅｃ＿ｒ［４：０］＝Ｍ１０００
【0286】
Ｔ６サイクルは２回目の１／４周期の進みジッタの判定になる。ｅｄｇｅｓ＿ｒ［９：５］の真中より１ビット左のｅｄｇｅｓ＿ｒ［８］に「１」が検出される。すなわち、ｅｄｇｅｃ＿ｒ［３］が「１」であるので、ｅｄｇｅｂｉｔは「＋１」になり、次のＴ７サイクルのｓｆｔの値は「３」から「４」に変わる。
【0287】
よって、Ｔ７サイクルにおいては、下記のようなデータとなる。
ｄａｔａ１＝１１＿１１１１１０００＿０００１１１１１
ＦＬＴＲ＝ １１１１１１００＿００００１１１１
ｅｄｇｅ＿ｆ＝ －０００００１０＿００００００００
ｅｄｇｅ＿ｒ＝ －０００００００＿００００１０００
ｅｄｇｅｓ＿ｆ＝ －××××０００＿００１０００００
ｅｄｇｅｓ＿ｒ＝ －××××０００＿００００００００
ｅｄｇｅｃ＿ｆ［４：０］＝Ｍ０００１
ｅｄｇｅｃ＿ｒ［４：０］＝Ｍ００００
ｄａｔａ１＝１１＿１１１１１０００＿０００１１１１１
ＦＬＴＲ＝ １１１１１１００＿００００１１１１
ｅｄｇｅ＿ｆ＝ －０００００１０＿００００００００
ｅｄｇｅ＿ｒ＝ －０００００００＿００００１０００
ｅｄｇｅｓ＿ｆ＝ －××××０００＿００１０００００
ｅｄｇｅｓ＿ｒ＝ －××××０００＿００００００００
ｅｄｇｅｃ＿ｆ［４：０］＝Ｍ０００１
ｅｄｇｅｃ＿ｒ［４：０］＝Ｍ００００
【0288】
Ｔ７サイクルは最初の１／８周期分が一回で戻った場合の判定になる。ｅｄｇｅｓ＿ｆ［９：５］の真中より２ビット右のｅｄｇｅｓ＿ｆ［５］に「１」が検出される。すなわち、ｅｄｇｅｃ＿ｆ［０］が「１」であるので、ｅｄｇｅｂｉｔは「－２」になり、次のＴ８サイクルのｓｆｔの値は一時的に「４」から「２」に変わる。また、一時的にｃｄｉｖの値の「３」が「＋１」されて「４」になり、Ｔ８サイクルはクロック（ｃｌｋｕｐ＿ｐ）の５周期分に増加する。
【0289】
よって、Ｔ８サイクルにおいては、下記のようなデータとなる。
ｄａｔａ１＝００＿００００１１１１＿１１１１００００
ＦＬＴＲ＝ ０００００１１１＿１１１１１０００
ｅｄｇｅ＿ｆ＝ －０００００００＿０００００１００
ｅｄｇｅ＿ｒ＝ －００００１００＿００００００００
ｅｄｇｅｓ＿ｆ＝ －××０００００＿０００００００１
ｅｄｇｅｓ＿ｒ＝ －××００００１＿００００００００
ｅｄｇｅｃ＿ｆ［４：０］＝００００Ｍ
ｅｄｇｅｃ＿ｒ［４：０］＝０１００Ｍ
ｄａｔａ１＝００＿００００１１１１＿１１１１００００
ＦＬＴＲ＝ ０００００１１１＿１１１１１０００
ｅｄｇｅ＿ｆ＝ －０００００００＿０００００１００
ｅｄｇｅ＿ｒ＝ －００００１００＿００００００００
ｅｄｇｅｓ＿ｆ＝ －××０００００＿０００００００１
ｅｄｇｅｓ＿ｒ＝ －××００００１＿００００００００
ｅｄｇｅｃ＿ｆ［４：０］＝００００Ｍ
ｅｄｇｅｃ＿ｒ［４：０］＝０１００Ｍ
【0290】
Ｔ８サイクルは次の１／８周期が戻った場合の判定である。ｅｄｇｅｓ＿ｒ［９：５］の真中より１ビット左のｅｄｇｅｓ＿ｒ［８］に「１」が検出される。すなわち、ｅｄｇｅｃ＿ｒ［３］が「１」であるので、ｅｄｇｅｂｉｔは「＋１」になり、次のＴ９サイクルのｓｆｔの値は元の「４」から「５」に変わる。また、ｃｄｉｖの値が「３」にされてＴ９サイクルはクロック（ｃｌｋｕｐ＿ｐ）の４周期に戻る。
【0291】
よって、Ｔ９サイクルにおいては、下記のようなデータとなる。
ｄａｔａ１＝１１＿１１０００００１＿１１１０００００
ＦＬＴＲ＝ １１１０００００＿１１１１００００
ｅｄｇｅ＿ｆ＝ －００１００００＿００００１０００
ｅｄｇｅ＿ｒ＝ －０００００００＿１０００００００
ｅｄｇｅｓ＿ｆ＝ －×××××００＿１０００００００
ｅｄｇｅｓ＿ｒ＝ －×××××００＿０００００１００
ｅｄｇｅｃ＿ｆ［４：０］＝Ｍ０１００
ｅｄｇｅｃ＿ｒ［４：０］＝Ｍ００００
ｄａｔａ１＝１１＿１１０００００１＿１１１０００００
ＦＬＴＲ＝ １１１０００００＿１１１１００００
ｅｄｇｅ＿ｆ＝ －００１００００＿００００１０００
ｅｄｇｅ＿ｒ＝ －０００００００＿１０００００００
ｅｄｇｅｓ＿ｆ＝ －×××××００＿１０００００００
ｅｄｇｅｓ＿ｒ＝ －×××××００＿０００００１００
ｅｄｇｅｃ＿ｆ［４：０］＝Ｍ０１００
ｅｄｇｅｃ＿ｒ［４：０］＝Ｍ００００
【0292】
Ｔ９サイクルにおいては、ｅｄｇｅｓ＿ｆ［９：５］の真中のｅｄｇｅｓ＿ｆ［７］に「１」が検出される。すなわち、ｅｄｇｅｃ＿ｆ［２］が「１」であるので、ｅｄｇｅｂｉｔは「０」になり、次のＴ１０サイクルのｓｆｔの値は変わらず「５」元のままである。ｃｄｉｖの値は変わらず「３」のままであり、Ｔ１０サイクルはクロック（ｃｌｋｕｐ＿ｐ）の４周期のままである。
【0293】
よって、Ｔ１０サイクルにおいては、下記のようなデータとなる。
ｄａｔａ１＝１１＿１１１０００００＿０００１１１１０
ＦＬＴＲ＝ １１１１００００＿００００１１１１
ｅｄｇｅ＿ｆ＝ －０００１０００＿００００００００
ｅｄｇｅ＿ｒ＝ －０００００００＿００００１０００
ｅｄｇｅｓ＿ｆ＝ －×××××００＿０１００００００
ｅｄｇｅｓ＿ｒ＝ －×××××００＿００００００００
ｅｄｇｅｃ＿ｆ［４：０］＝Ｍ００１０
ｅｄｇｅｃ＿ｒ［４：０］＝Ｍ００００
ｄａｔａ１＝１１＿１１１０００００＿０００１１１１０
ＦＬＴＲ＝ １１１１００００＿００００１１１１
ｅｄｇｅ＿ｆ＝ －０００１０００＿００００００００
ｅｄｇｅ＿ｒ＝ －０００００００＿００００１０００
ｅｄｇｅｓ＿ｆ＝ －×××××００＿０１００００００
ｅｄｇｅｓ＿ｒ＝ －×××××００＿００００００００
ｅｄｇｅｃ＿ｆ［４：０］＝Ｍ００１０
ｅｄｇｅｃ＿ｒ［４：０］＝Ｍ００００
【0294】
Ｔ１０サイクルにおいては、ｅｄｇｅｓ＿ｆ［９：５］の真中より１ビット右のｅｄｇｅｓ＿ｆ［６］に「１」が検出される。すなわち、ｅｄｇｅｃ＿ｆ［１］＝１であるので、ｅｄｇｅｂｉｔは「－１」になり、次のＴ１１サイクルのｓｆｔの値は「５」から「４」に変わる。
【0295】
クロック（ｃｌｋｕｐ＿ｐ）の「Ｈ」期間にスタートビットの中間エッジがある場合の波形は図２３と同様になる。ｓｉｎ［＊］の偶数ビットと奇数ビットで波形が入れ違うが、クロック（ｃｌｋｕｐ＿ｐ）と同じタイミングのクロック（ｃｌｋ１）によってサンプリングしたｄａｔａ１は正しい並びとなる。ｄａｔａ１以降は図２３と同様の動作になる。
【0296】
図２４はクロック（ｃｌｋｕｐ＿ｎ）の「Ｈ」期間にスタートビットの中間エッジがあり、ビット周期の１／４遅れたジッタが載り、それが１／８周期ずつ２周期にわたって変化する場合の波形である。マンチェスタ符号信号（ｍｃ＿ｓｉ）の右向きの矢印がジッタによる１／８または１／４遅れたエッジであり、左向きの矢印は１／８または１／４元に戻ったエッジである。Ｔ４サイクルまでは図１８と同様に動作する。Ｔ５サイクルにおいて最初にジッタの影響を受ける。
【0297】
Ｔ５サイクルにおいては、下記のようなデータとなる。
ｄａｔａ１＝００＿００００００１１＿１００００００１
ＦＬＴＲ＝ ０００００００１＿１１００００００
ｅｄｇｅ＿ｆ＝ －０００００００＿００１０００００
ｅｄｇｅ＿ｒ＝ －００００００１＿００００００００
ｅｄｇｅｓ＿ｆ＝ －××０００００＿００００１０００
ｅｄｇｅｓ＿ｒ＝ －××０００００＿０１００００００
ｅｄｇｅｃ＿ｆ［４：０］＝０００００
ｅｄｇｅｃ＿ｒ［４：０］＝０００１０
ｄａｔａ１＝００＿００００００１１＿１００００００１
ＦＬＴＲ＝ ０００００００１＿１１００００００
ｅｄｇｅ＿ｆ＝ －０００００００＿００１０００００
ｅｄｇｅ＿ｒ＝ －００００００１＿００００００００
ｅｄｇｅｓ＿ｆ＝ －××０００００＿００００１０００
ｅｄｇｅｓ＿ｒ＝ －××０００００＿０１００００００
ｅｄｇｅｃ＿ｆ［４：０］＝０００００
ｅｄｇｅｃ＿ｒ［４：０］＝０００１０
【0298】
Ｔ５サイクルは最初の１／４周期分が一回で戻った場合の判定になる。ｅｄｇｅｓ＿ｒ［９：５］の真中より１ビット右のｅｄｇｅｓ＿ｒ［６］に「１」が検出される。すなわち、ｅｄｇｅｃ＿ｒ［１］が「１」であるので、ｅｄｇｅｂｉｔは「－１」になり、次のＴ６サイクルのｓｆｔの値は「２」から「１」に変わる。
【0299】
よって、Ｔ６サイクルにおいては、下記のようなデータとなる。
ｄａｔａ１＝１１＿１００００００１＿１１１１１０００
ＦＬＴＲ＝ １１００００００＿１１１１１１００
ｅｄｇｅ＿ｆ＝ －０１０００００＿００００００１０
ｅｄｇｅ＿ｒ＝ －０００００００＿１０００００００
ｅｄｇｅｓ＿ｆ＝ －×０１００００＿０００００００１
ｅｄｇｅｓ＿ｒ＝ －×００００００＿０１００００００
ｅｄｇｅｃ＿ｆ［４：０］＝００００Ｍ
ｅｄｇｅｃ＿ｒ［４：０］＝０００１Ｍ
ｄａｔａ１＝１１＿１００００００１＿１１１１１０００
ＦＬＴＲ＝ １１００００００＿１１１１１１００
ｅｄｇｅ＿ｆ＝ －０１０００００＿００００００１０
ｅｄｇｅ＿ｒ＝ －０００００００＿１０００００００
ｅｄｇｅｓ＿ｆ＝ －×０１００００＿０００００００１
ｅｄｇｅｓ＿ｒ＝ －×００００００＿０１００００００
ｅｄｇｅｃ＿ｆ［４：０］＝００００Ｍ
ｅｄｇｅｃ＿ｒ［４：０］＝０００１Ｍ
【0300】
Ｔ６サイクルは２回目の１／４周期の遅れたエッジの判定になる。ｅｄｇｅｓ＿ｒ［９：５］の真中より１ビット右のｅｄｇｅｓ＿ｒ［６］に「１」が検出される。すなわち、ｅｄｇｅｃ＿ｆ［１］が「１」であるので、ｅｄｇｅｂｉｔは「－１」になり、次のＴ７サイクルのｓｆｔ値は「１」から「０」に変わる。
【0301】
よって、Ｔ７サイクルにおいては、下記のようなデータとなる。
ｄａｔａ１＝１１＿１１１１１０００＿０００００００１
ＦＬＴＲ＝ １１１１１１００＿００００００００
ｅｄｇｅ＿ｆ＝ －０００００１０＿００００００００
ｅｄｇｅ＿ｒ＝ －０００００００＿００００００００
ｅｄｇｅｓ＿ｆ＝ －０００００１０＿００００００００
ｅｄｇｅｓ＿ｒ＝ －０００００００＿００００００００
ｅｄｇｅｃ＿ｆ［４：０］＝１０００Ｍ
ｅｄｇｅｃ＿ｒ［４：０］＝００００Ｍ
ｄａｔａ１＝１１＿１１１１１０００＿０００００００１
ＦＬＴＲ＝ １１１１１１００＿００００００００
ｅｄｇｅ＿ｆ＝ －０００００１０＿００００００００
ｅｄｇｅ＿ｒ＝ －０００００００＿００００００００
ｅｄｇｅｓ＿ｆ＝ －０００００１０＿００００００００
ｅｄｇｅｓ＿ｒ＝ －０００００００＿００００００００
ｅｄｇｅｃ＿ｆ［４：０］＝１０００Ｍ
ｅｄｇｅｃ＿ｒ［４：０］＝００００Ｍ
【0302】
Ｔ７サイクルは１／８周期分が戻った場合の判定になる。ｅｄｇｅｓ＿ｆ［９：５］の真中より２ビット左のｅｄｇｅｓ＿ｆ［９］に「１」が検出される。すなわち、ｅｄｇｅｃ＿ｆ［４］が「１」であるので、ｅｄｇｅｂｉｔは「＋２」になり、次のＴ８サイクルのｓｆｔの値は一時的に「０」から「２」に変わる。また、一時的にｃｄｉｖの値の「３」が「－１」されて「２」になり、Ｔ１０サイクルはクロック（ｃｌｋｕｐ＿ｐ）の３周期分に減少する。
【0303】
よって、Ｔ８サイクルにおいては、下記のようなデータとなる。
ｄａｔａ１＝００＿０００００００１＿１１１１１１００
ＦＬＴＲ＝ ００００００００＿１１１１１１１０
ｅｄｇｅ＿ｆ＝ －０００００００＿０００００００１
ｅｄｇｅ＿ｒ＝ －０００００００＿１０００００００
ｅｄｇｅｓ＿ｆ＝ －××０００００＿００００００００
ｅｄｇｅｓ＿ｒ＝ －××０００００＿００１０００００
ｅｄｇｅｃ＿ｆ［４：０］＝Ｍ００００
ｅｄｇｅｃ＿ｒ［４：０］＝Ｍ０００１
ｄａｔａ１＝００＿０００００００１＿１１１１１１００
ＦＬＴＲ＝ ００００００００＿１１１１１１１０
ｅｄｇｅ＿ｆ＝ －０００００００＿０００００００１
ｅｄｇｅ＿ｒ＝ －０００００００＿１０００００００
ｅｄｇｅｓ＿ｆ＝ －××０００００＿００００００００
ｅｄｇｅｓ＿ｒ＝ －××０００００＿００１０００００
ｅｄｇｅｃ＿ｆ［４：０］＝Ｍ００００
ｅｄｇｅｃ＿ｒ［４：０］＝Ｍ０００１
【0304】
Ｔ８サイクルは次に１／４周期分が戻った場合の判定になる。ｅｄｇｅｓ＿ｒ［９：５］の真中より２ビット右のｅｄｇｅｓ＿ｒ［５］に「１」が検出される。すなわち、ｅｄｇｅｃ＿ｒ［０］が「１」であるので、ｅｄｇｅｂｉｔは「－２」になり、次のＴ９サイクルのｓｆｔ値は一時的に元の「０」から「－２」に変わる。また、一時的にｃｄｉｖの値の「３」が「＋１」されて「４」になり、Ｔ９サイクルはクロック（ｃｌｋｕｐ＿ｐ）の５周期分に増加する。
【0305】
よって、Ｔ９サイクルにおいては、下記のようなデータとなる。
ｄａｔａ１＝００＿０１１１１１１１＿０００１１１１０
ＦＬＴＲ＝ ００１１１１１１＿１０００１１１１
ｅｄｇｅ＿ｆ＝ －０００００００＿０１００００００
ｅｄｇｅ＿ｒ＝ －０１０００００＿００００１０００
ｅｄｇｅｓ＿ｆ＝ －００００００１＿００００００００
ｅｄｇｅｓ＿ｒ＝ －０００００００＿００１０００１０
ｅｄｇｅｃ＿ｆ［４：０］＝０１００Ｍ
ｅｄｇｅｃ＿ｒ［４：０］＝００００Ｍ
ｄａｔａ１＝００＿０１１１１１１１＿０００１１１１０
ＦＬＴＲ＝ ００１１１１１１＿１０００１１１１
ｅｄｇｅ＿ｆ＝ －０００００００＿０１００００００
ｅｄｇｅ＿ｒ＝ －０１０００００＿００００１０００
ｅｄｇｅｓ＿ｆ＝ －００００００１＿００００００００
ｅｄｇｅｓ＿ｒ＝ －０００００００＿００１０００１０
ｅｄｇｅｃ＿ｆ［４：０］＝０１００Ｍ
ｅｄｇｅｃ＿ｒ［４：０］＝００００Ｍ
【0306】
Ｔ９サイクルにおいては、ｅｄｇｅｓ＿ｆ［９：５］の真中より１ビット左のｅｄｇｅｓ＿ｆ［８］に「１」が検出される。すなわち、ｅｄｇｅｃ＿ｆ［３］が「１」であるので、ｅｄｇｅｂｉｔは「＋１」になり、次のＴ１０サイクルのｓｆｔ値は元の「０」から「１」に変わる。ｃｄｉｖの値が「３」にされてＴ１０サイクルはクロック（ｃｌｋｕｐ＿ｐ）の４周期に戻る。
【0307】
よって、Ｔ１０サイクルにおいては、下記のようなデータとなる。
ｄａｔａ１＝００＿０１１１１０００＿０００００１１１
ＦＬＴＲ＝ ００１１１１００＿００００００１１
ｅｄｇｅ＿ｆ＝ －０００００１０＿００００００００
ｅｄｇｅ＿ｒ＝ －０００００００＿００００００１０
ｅｄｇｅｓ＿ｆ＝ －×０００００１＿００００００００
ｅｄｇｅｓ＿ｒ＝ －×００００００＿０００００００１
ｅｄｇｅｃ＿ｆ［４：０］＝Ｍ１０００
ｅｄｇｅｃ＿ｒ［４：０］＝Ｍ００００
ｄａｔａ１＝００＿０１１１１０００＿０００００１１１
ＦＬＴＲ＝ ００１１１１００＿００００００１１
ｅｄｇｅ＿ｆ＝ －０００００１０＿００００００００
ｅｄｇｅ＿ｒ＝ －０００００００＿００００００１０
ｅｄｇｅｓ＿ｆ＝ －×０００００１＿００００００００
ｅｄｇｅｓ＿ｒ＝ －×００００００＿０００００００１
ｅｄｇｅｃ＿ｆ［４：０］＝Ｍ１０００
ｅｄｇｅｃ＿ｒ［４：０］＝Ｍ００００
【0308】
Ｔ１０サイクルにおいては、ｅｄｇｅｓ＿ｆ［９：５］の真中より１ビット左のｅｄｇｅｓ＿ｆ［８］に「１」が検出される。すなわち、ｅｄｇｅｃ＿ｆ［３］が「１」であるので、ｅｄｇｅｂｉｔは「＋１」になり、次のＴ１１サイクルのｓｆｔの値は「１」から「２」に変わる。
【0309】
クロック（ｃｌｋｕｐ＿ｐ）の「Ｈ」期間にスタートビットの中間エッジがある場合の波形は図２４と同様になる。ｓｉｎ［＊］の偶数ビットと奇数ビットで波形が入れ違うが、クロック（ｃｌｋｕｐ＿ｐ）と同じタイミングのクロック（ｃｌｋ１）によってサンプリングしたｄａｔａ１は正しい並びとなる。ｄａｔａ１以降は図２４と同様の動作になる。
【0310】
第三実施例によれば、第一実施例および第二実施例と比較して、高速サンプリングクロックで動作する回路がシフト用のフリップフロップ１５１ａだけであり、高速サンプリングクロックで動作する、加算、シフト、比較等の演算器が無い。これにより、第一実施例および第二実施例よりも、より高速な周波数、ボーレートでの動作が可能になる。言い換えれば、同じ周波数、ボーレートの場合、より低電力で、安価な微細化が進んでいない製造技術で実現可能となる。
【0311】
（第四実施例）
図２５は第四実施例におけるエッジ認識回路の構成の一部を示すブロック図である。図２６は第四実施例におけるエッジ認識回路の構成の一部を示すブロック図である。図２７は図２６に示される補正回路の真理値表である。
図２５は第四実施例におけるエッジ認識回路の構成の一部を示すブロック図である。図２６は第四実施例におけるエッジ認識回路の構成の一部を示すブロック図である。図２７は図２６に示される補正回路の真理値表である。
【0312】
第四実施例におけるデコーダ１５０は、エッジ認識回路１５８を除いて、第三実施例と同様の構成である。よって、同期化回路（ＳＹＮＣ）１５１、ノイズフィルタ（ＦＬＴＲ）１５２、エッジ検出回路（ＥＤＣ）１５３およびクロック生成回路（ＣＧ）１５７については説明を省略する。
【0313】
第四実施例におけるエッジ認識回路１５８は、シフト回路（ＳＨＦＴＲ)１５８１，１５８２と、窓切出し回路（ＷＮＤＷ）１５８３，１５８４と、を備える。シフト回路１５８１，１５８２は第三実施例におけるシフト回路１５８１，１５８２と同様の構成であり、同様の動作を行う。
【0314】
以下、窓切出し回路１５８３について説明するが、窓切出し回路１５８４は窓切出し回路１５８３と同様に動作する。窓切出し回路１５８３は、ｅｄｇｅｓ＿ｒ［ｎ：０］から７ビットを抽出して、中間エッジ検出範囲であるｅｄｇｅｃ＿ｒ［７：０］を設定する。第四実施例における中間エッジ検出範囲は第三実施例よりも広くなっている。窓切出し回路１５８３は、中間エッジ検出範囲（ｅｄｇｅｃ＿ｒ［６：０］）を前のサイクルにおける中間エッジ位置（ｅｄｇｅｃ＿ｒ）に基づいて補正する。
【0315】
もう少し詳しく説明すると、窓切出し回路１５８３は、前のサイクルの中間エッジ位置（ｅｄｇｅｃ＿ｒ）が中間エッジ検出範囲（ｅｄｇｅｃ＿ｒ［６：０］）の上位側のビットの場合は、上位側のビット（ビット［５］およびビット［６］）をマスクする。ここで、上位側のビットの場合とは、ビット［４］または［５］またはビット［６］の場合である。すなわち、中間エッジ検出範囲（ｅｄｇｅｃ＿ｒ［６０］）のビット［４：０］をエッジ検出範囲とする。また、前のサイクルの中間エッジ位置（ｅｄｇｅｃ＿ｒ）が下位側のビットの場合は、中間エッジ検出範囲（ｅｄｇｅｃ＿ｒ［６：０］）の下位側のビット(ビット［０］およびビット［１］)をマスクする。ここで、下位側のビットの場合とは、ビット［０］またはビット［１］またはビット［２］の場合である。すなわち、中間エッジ検出範囲（ｅｄｇｅｃ＿ｒ［６：０］）のビット［６：２］をエッジ検出範囲とする。また、前のサイクルの中間エッジ位置（ｅｄｇｅｃ＿ｒ）がそれ以外のビット（ビット［３］）の場合は、マスクするビットを変更しない、すなわち、前のサイクルのマスクビットと同じとする。
【0316】
図２５に示すように、エッジ認識回路１５８は、さらに、データ検出回路１５８６を備える。データ検出回路１５８６は、第三実施例におけるデータ検出回路１５８６と同様の構成であり、同様に動作する。
【0317】
図２６に示すように、エッジ認識回路１５８は、さらに、シフト量生成回路１５８７およびクロック制御回路１５８８を備える。
【0318】
シフト量生成回路１５８７は、フレーム開始時の初期シフト値（ｉ＿ｓｆｔ［＊］）を格納するフリップフロップ１５８７ａと、補正シフト値（ｃ＿ｓｆｔ［＊］）を格納するフリップフロップ１５８７ａと、を備える。フレーム最初の立下りエッジを検出すると、ｅｄｇｅｓ＿ｆ［ｎ：０］に「１」がある。これを初期値としてｅｄｇｅｓ＿ｆ［ｎ：０］に「１」があるビット値がフリップフロップ１５８７ａに入力される。つまり、ｉ＿ｓｆｔ［＊］の初期値はフレーム開始時点のマンチェスタ符号信号（ｍｃ＿ｓｉ）に重畳されたクロックとデコーダ１５０の内部で生成している同じ周波数のクロック（ｃｌｋ１）とのフレーム開始時の位相差に相当する。
【0319】
補正シフト値（ｃ＿ｓｆｔ［＊］）はフレーム受信中の補正値である。シフト量を示すｓｆｔ［＊］は、加算器１５８７ｃによりフレーム開始時の初期シフト値（ｉ＿ｓｆｔ［＊］）に補正シフト値（ｃ＿ｓｆｔ［＊］）が加算されて算出される。
【0320】
シフト量生成回路１５８７は、さらに、補正回路１５８７ｅを備える。補正回路１５８７ｅは、前のサイクルのビットずれ（補正シフト値)が入力される端子Ｄと、ｅｄｇｅｃ＿ｒ［６：０］またはｅｄｇｅｃ＿ｆ［６：０］が入力される端子ＩＮ（－３、－２、－１、０、＋１、＋２、＋３）と、を備える。ここで、ｅｄｇｅｃ＿ｒ［６：０］またはｅｄｇｅｃ＿ｆ［６：０］はエッジ補正入力といい、七つの端子ＩＮの何れか一つの端子に「１」が入力される。補正回路１５８７ｅは、さらに、次のビットずれ値（補正シフト値）が出力される端子Ｑ１とカウンタ補正値が出力される端子Ｑ２とを備える。補正回路１５８７ｅは、端子ＩＮおよび端子Ｄに入力されるデータから図２０に示される真理値表に従って端子Ｑ１および端子Ｑ２からデータを出力する。
【0321】
すなわち、ジッタにより、８００ＭＨｚのクロック(ｃｌｋｕｐ＿ｐ／ｃｌｋｕｐ＿ｎ)の１サイクル分のずれがあった場合において、前回補正なし（ｃ＿ｓｆｔ［＊］＝０）の場合は、端子ＩＮの「－１」または「＋１」に入力され、端子Ｄに「０」が入力される。この場合、端子Ｑ１から「－１」または「＋１」が出力される。よって、次の補正シフト値（ｃ＿ｓｆｔ［＊］）は「－１」または「＋１」となる。また、既に補正済み（ｃ＿ｓｆｔ［＊］＝－１または＋１）の場合は、端子ＩＮの「－１」または「＋１」に入力され、端子Ｄに「－１」または「＋１」が入力される。この場合、端子Ｑ１から「０」が出力される。よって、次の補正シフト値（ｃ＿ｓｆｔ［＊］）は「０」（補正無し）となる。
【0322】
クロック制御回路１５８８は、第三実施例におけるクロック制御回路１５８８と同様に、クロック生成回路１５７の分周比を制御する信号（ｃｄｉｖｃ）を生成する。通常はクロック（ｃｌｋｕｐ＿ｐ）の周波数（４００ＭＨｚ）とボーレート（１００ＭＨｚ）の分周比となる。つまり、４分周の場合は、ｃｄｉｖの値は「３」になる。ただし、クロック制御回路１５８８は、補正回路１５８７ｅの端子Ｑ１から入力されるカウンタ補正値により、一時的に値を増減する。
【0323】
ここで、エッジ補正入力と前回補正シフト値の符号が同じ場合は、４００ＭＨｚの１サイクルずれたことになるので、クロック（ｃｌｋ１）を一時的に４００ＭＨｚのクロック（ｃｌｋｕｐ＿ｐ）の１周期分増減させる。この制御は、クロック制御回路１５８８の端子ｃｏｒに入力されるカウンタ補正値によって行われ、ｃｄｉｖ値は分周比から決められた値（４分周比の場合は「３」）にカウンタ補正値を加算して生成される。
【0324】
また、８００ＭＨのクロック(ｃｌｋｕｐ＿ｐ／ｃｌｋｕｐ＿ｎ)の２サイクルのずれがあった場合には、ｃ＿ｓｆｔ［＊］は変化せずｃｄｉｖ値のみの調整となる。８００ＭＨのクロック(ｃｌｋｕｐ＿ｐ／ｃｌｋｕｐ＿ｎ)の３サイクルのずれがあった場合には、ｃ＿ｓｆｔ［＊］およびｃｄｉｖ値の両方で調整する。
【0325】
なお、クロック制御回路１５８８は、第三実施例と同様に、２ビットのレジスタＵＢＲＳ［１：０］を備える。分周比として４分周（８サイクル）、５分周（１０サイクル）、６分周（１２サイクル）がレジスタＵＢＲＳ［１：０］に設定可能である。５分周の場合、通常ｃｄｉｖの値は「４」になり、カウンタ補正値が加算されてｃｄｉｖの値が調整される。６分周の場合、通常ｃｄｉｖの値は「５」になり、カウンタ補正値が加算されてｃｄｉｖの値が調整される。
【0326】
クロック生成回路１５７は、第三実施例と同様に、クロック（ｃｌｋｕｐ＿ｐ）をｃｄｉｖ値で分周してクロック（ｃｌｋ１）を生成する。
【0327】
第四実施例におけるデコーダの動作について図２８を用いて説明する。図２８は第四実施例におけるデコーダの動作を示すタイミングチャートである。図１８から図２４は、第三実施例の動作を示すタイミングチャートであるが、第四実施例でもほぼ同様の動作となる。
【0328】
図２８は受信側の周波数に対して、送信側の周波数が少し遅い場合の波形である。マンチェスタ符号信号（ｍｃ＿ｓｉ）の右向きの矢印が、送信側の周波数が遅いことによる遅れの波形である。
【0329】
Ｔ２サイクルのサンプリングで最初のエッジが検出され、Ｔ２サイクルは下記のようなデータとなる。
ｄａｔａ１＝１１＿１１１１１１１１＿１１１１１０００
ＦＬＴＲ＝ １１１１１１１１＿１１１１１１００
ｅｄｇｅ＿ｆ＝ －０００００００＿００００００１０
ｅｄｇｅ＿ｒ＝ －０００００００＿００００００００
ｄａｔａ１＝１１＿１１１１１１１１＿１１１１１０００
ＦＬＴＲ＝ １１１１１１１１＿１１１１１１００
ｅｄｇｅ＿ｆ＝ －０００００００＿００００００１０
ｅｄｇｅ＿ｒ＝ －０００００００＿００００００００
【0330】
最初のサンプリング時は、フリップフロップ１５８７ａの図示しないクリア端子に入力される信号によって、フリップフロップ１５８７ａが「０」クリアされて、ｉ＿ｓｆｔの値が「０」になっている。また、フリップフロップ１５８７ｄの図示しないクリア端子に入力される信号によって、フリップフロップ１５８７ｄが「０」クリアされて、ｃ＿ｓｆｔの値が「０」になっている。よって、ｓｆｔの値は「０」であるので、ｅｄｇｅ＿ｆ＝ｅｄｇｅｓ＿ｆとなる。その時のエッジが検出されるビットがｅｄｇｅｓ＿ｆ［１］であるので、ｅｄｇｅ＿ｆの検出ビットである「２」になる。よって、フリッピフロップ１５８７ａにｉ＿ｓｆｔの初期値として「２」が設定される。また、ｃ＿ｓｆｔの値が「０」のままである。よって、次のＴ３サイクルのｓｆｔの値は「２」となる。Ｔ２サイクルにおけるｄａｔａ２＿ｐｒｅはＴ１サイクルにおけるｐａｓｓｉｖｅの後のｅｄｇｅ検出であるので、ｐａｓｓｉｖｅとなる。
【0331】
なお、Ｔ３サイクル以降は、シフト回路１５８１，１５８２はｅｄｇｅｓ＿ｆおよびｅｄｇｅｓ＿ｒをそれぞれｓｆｔの値だけシフトしてｅｄｇｅ＿ｆおよびｅｄｇｅ＿ｒを生成する。シフト回路１５８１，１５８２は、ｓｆｔの値が正の場合は右にシフトし、ｓｆｔの値が負の場合は左にシフトする。シフト量生成回路１５８７は、前のサイクルのｉ＿ｓｆｔに前のサイクルのｃ＿ｓｆｔを加算して次のサイクルのｓｆｔを生成する。また、中間エッジ範囲（ｅｄｇｅｃ＿ｒ［６：０］、ｅｄｇｅｃ＿ｆ［６：０）はｅｄｇｅｓ＿ｒ［１０：４］およびｅｄｇｅｓ＿ｆ［１０：４］に対応する。
【0332】
例えば、Ｔ３サイクルにおいては、下記のようなデータとなる。
ｄａｔａ１＝１１＿１１１１１０００＿０１１１１０００
ＦＬＴＲ＝ １１１１１１００＿００１１１１００
ｅｄｇｅ＿ｆ＝ －０００００１０＿００００００１０
ｅｄｇｅ＿ｒ＝ －０００００００＿００１０００００
ｅｄｇｅｓ＿ｆ＝ －××０００００＿１０００００００
ｅｄｇｅｓ＿ｒ＝ －××０００００＿００００１０００
ｅｄｇｅｃ＿ｆ［６：０］＝０００１０００
ｅｄｇｅｃ＿ｒ［６：０］＝０００００００
ｄａｔａ１＝１１＿１１１１１０００＿０１１１１０００
ＦＬＴＲ＝ １１１１１１００＿００１１１１００
ｅｄｇｅ＿ｆ＝ －０００００１０＿００００００１０
ｅｄｇｅ＿ｒ＝ －０００００００＿００１０００００
ｅｄｇｅｓ＿ｆ＝ －××０００００＿１０００００００
ｅｄｇｅｓ＿ｒ＝ －××０００００＿００００１０００
ｅｄｇｅｃ＿ｆ［６：０］＝０００１０００
ｅｄｇｅｃ＿ｒ［６：０］＝０００００００
【0333】
Ｔ３サイクルではｅｄｇｅｓ＿ｆ［１０：４］の真ん中のｅｄｇｅｓ＿ｆ［７］が「１」である。すなわち、ｅｄｇｅｃ＿ｆ［３］が１であり、また、前のＴ２サイクルにおいてｃ＿ｓｆｔの値が「０」であるので、図２７に示される真理値表からｃ＿ｓｆｔ＝０となる。また、ｅｄｇｅｓ＿ｆで「１」が検出されたためｄａｔａ＿１が「１」、ｄａｔａ２＿ｐｒｅが「１」となり、次のＴ４サイクルでｄａｔａ２が「１」となる。
【0334】
Ｔ５サイクルで最初に遅れの影響を受ける。Ｔ５サイクルにおいては、下記のようなデータとなる。
ｄａｔａ１＝００＿００００００１１＿１１００００１１
ＦＬＴＲ＝ ００００００１１＿１１０００００１
ｅｄｇｅ＿ｆ＝ －０００００００＿００１０００００
ｅｄｇｅ＿ｒ＝ －００００００１＿０００００００１
ｅｄｇｅｓ＿ｆ＝ －××０００００＿００００１０００
ｅｄｇｅｓ＿ｒ＝ －××０００００＿０１００００００
ｅｄｇｅｃ＿ｆ［６：０］＝０００００００
ｅｄｇｅｃ＿ｒ［６：０］＝００００１００
ｄａｔａ１＝００＿００００００１１＿１１００００１１
ＦＬＴＲ＝ ００００００１１＿１１０００００１
ｅｄｇｅ＿ｆ＝ －０００００００＿００１０００００
ｅｄｇｅ＿ｒ＝ －００００００１＿０００００００１
ｅｄｇｅｓ＿ｆ＝ －××０００００＿００００１０００
ｅｄｇｅｓ＿ｒ＝ －××０００００＿０１００００００
ｅｄｇｅｃ＿ｆ［６：０］＝０００００００
ｅｄｇｅｃ＿ｒ［６：０］＝００００１００
【0335】
Ｔ５サイクルにおいては、ｅｄｇｅｓ＿ｒ［１０：４］の真ん中より１ビット右のｅｄｇｅｓ＿ｒ［６］が「１」である。すなわち、ｅｄｇｅｃ＿ｒ［２］が１であり、また、前のＴ４サイクルにおいてｃ＿ｓｆｔの値が「０」であるので、図２７に示される真理値表からｃ＿ｓｆｔの値が「－１」となる。ｉ＿ｓｆｔの値が「２」であるので、次のＴ６サイクルのｓｆｔの値は「２」から「１」に変わる。ｅｄｇｅｃ＿ｒ［３］＝１であるので、次のＴ６サイクルにおいては、窓切出し回路１５８３は、最下位側のビット（ビット［０］およびビット［１］）をマスクする。すなわち、中間エッジ検出範囲（ｅｄｇｅｃ＿ｒ［６：０］、ｅｄｇｅｃ＿ｆ［６：０］）のビット［６：２］をエッジ検出範囲とする。
【0336】
よって、Ｔ６サイクルにおいては、下記のようなデータとなる。
ｄａｔａ１＝１１＿１１０００１０１＿１１１１１１１０
ＦＬＴＲ＝ １１１００００１＿１１１１１１１１
ｅｄｇｅ＿ｆ＝ －０１０００００＿０００００１００
ｅｄｇｅ＿ｒ＝ －００００００１＿００００００００
ｅｄｇｅｓ＿ｆ＝ －×０１００００＿００００００００
ｅｄｇｅｓ＿ｒ＝ －×００００００＿１０００００００
ｅｄｇｅｃ＿ｆ［６：０］＝０００００ＭＭ
ｅｄｇｅｃ＿ｒ［６：０］＝０００１０ＭＭ
ｄａｔａ１＝１１＿１１０００１０１＿１１１１１１１０
ＦＬＴＲ＝ １１１００００１＿１１１１１１１１
ｅｄｇｅ＿ｆ＝ －０１０００００＿０００００１００
ｅｄｇｅ＿ｒ＝ －００００００１＿００００００００
ｅｄｇｅｓ＿ｆ＝ －×０１００００＿００００００００
ｅｄｇｅｓ＿ｒ＝ －×００００００＿１０００００００
ｅｄｇｅｃ＿ｆ［６：０］＝０００００ＭＭ
ｅｄｇｅｃ＿ｒ［６：０］＝０００１０ＭＭ
【0337】
Ｔ６サイクルにおいては、ｅｄｇｅｓ＿ｒ［１０：４］の真ん中のｅｄｇｅｓ＿ｒ［７］が「１」である。すなわち、ｅｄｇｅｃ＿ｒ［３］が「１」であり、また、前のＴ５サイクルにおいてｃ＿ｓｆｔの値が「－１」であるので、図２７に示される真理値表からｃ＿ｓｆｔの値が「－１」となる。ｉ＿ｓｆｔ＝２であるので、次のＴ７サイクルのｓｆｔの値は「１」のままである。
【0338】
よって、Ｔ７サイクルにおいては、下記のようなデータとなる。
ｄａｔａ１＝０１＿１１１１１１１０＿０００００００１
ＦＬＴＲ＝ １１１１１１１１＿００００００００
ｅｄｇｅ＿ｆ＝ －００００００１＿００００００００
ｅｄｇｅ＿ｒ＝ －０００００００＿００００００００
ｅｄｇｅｓ＿ｆ＝ －×０１００００＿１０００００００
ｅｄｇｅｓ＿ｒ＝ －×００００００＿００００００００
ｅｄｇｅｃ＿ｆ［６：０］＝０００１０ＭＭ
ｅｄｇｅｃ＿ｒ［６：０］＝０００００ＭＭ
ｄａｔａ１＝０１＿１１１１１１１０＿０００００００１
ＦＬＴＲ＝ １１１１１１１１＿００００００００
ｅｄｇｅ＿ｆ＝ －００００００１＿００００００００
ｅｄｇｅ＿ｒ＝ －０００００００＿００００００００
ｅｄｇｅｓ＿ｆ＝ －×０１００００＿１０００００００
ｅｄｇｅｓ＿ｒ＝ －×００００００＿００００００００
ｅｄｇｅｃ＿ｆ［６：０］＝０００１０ＭＭ
ｅｄｇｅｃ＿ｒ［６：０］＝０００００ＭＭ
【0339】
Ｔ７サイクルにおいては、ｅｄｇｅｓ＿ｆ［１０：４］の真ん中のｅｄｇｅｓ＿ｆ［７］が「１」である。すなわち、ｅｄｇｅｃ＿ｆ［３］が「１」であり、また、前のＴ６サイクルにおいてｃ＿ｓｆｔが「－１」であるので、図２７に示される真理値表からｃ＿ｓｆｔは「－１」となる。ｉ＿ｓｆｔ＝２であるので、次のＴ８サイクルのｓｆｔの値は「１」のままである。
【0340】
よって、Ｔ８サイクルにおいては、下記のようなデータとなる。
ｄａｔａ１＝１０＿０００００００１＿１１１１１１１１
ＦＬＴＲ＝ ００００００００＿１１１１１１１１
ｅｄｇｅ＿ｆ＝ －０００００００＿００００００００
ｅｄｇｅ＿ｒ＝ －０００００００＿１０００００００
ｅｄｇｅｓ＿ｆ＝ －×０１００００＿００００００００
ｅｄｇｅｓ＿ｒ＝ －×００００００＿０１００００００
ｅｄｇｅｃ＿ｆ［６：０］＝０００００ＭＭ
ｅｄｇｅｃ＿ｒ［６：０］＝００００１ＭＭ
ｄａｔａ１＝１０＿０００００００１＿１１１１１１１１
ＦＬＴＲ＝ ００００００００＿１１１１１１１１
ｅｄｇｅ＿ｆ＝ －０００００００＿００００００００
ｅｄｇｅ＿ｒ＝ －０００００００＿１０００００００
ｅｄｇｅｓ＿ｆ＝ －×０１００００＿００００００００
ｅｄｇｅｓ＿ｒ＝ －×００００００＿０１００００００
ｅｄｇｅｃ＿ｆ［６：０］＝０００００ＭＭ
ｅｄｇｅｃ＿ｒ［６：０］＝００００１ＭＭ
【0341】
Ｔ８サイクルにおいては、ｅｄｇｅｓ＿ｒ［１０：４］の真ん中より１ビット右のｅｄｇｅｓ＿ｒ［６］が「１」である。すなわち、ｅｄｇｅｃ＿ｒ［２］が「１」であり、また、前のＴ７サイクルにおいてｃ＿ｓｆｔの値が「－１」であるので、図２７に示される真理値表からｃ＿ｓｆｔの値が「０」となる。ｉ＿ｓｆｔ＝２であるので、次のＴ９サイクルのｓｆｔの値は「１」から「２」に変わる。さらに、前のＴ７サイクルにおいてｃ＿ｓｆｔの値が「－１」であるので、図２７に示される真理値表からカウンタ補正値は「＋１」となる。すなわち、ｃｄｉｖの値は「３」に「＋１」が加算されて「４」になり、Ｔ８サイクルはクロック（ｃｌｋｕｐ＿ｐ）の５周期分に増加し、クロック（ｃｌｋ１）の周期が一時的に広がる。
【0342】
第三実施例では、受信側と送信側に周波数のずれであるボーレート公差があった場合は、ｓｆｔ［＊］値が加算または減算され続けるため、それに対応できるだけのリソースが必要である。ここで、マンチェスタ符号信号（ｍｃ＿ｓｉ）に重畳されたクロックとデコーダ内部で生成している同周波数のクロック（ｃｌｋ１）の周波数が完全に一致していない場合に、ボーレート公差があることになる。第四実施例では、シフト値の補正値が±１しか取らないので、受信側と送信側にボーレート公差があった場合でも、フレーム長に関係なく、周期当たりのサンプリング数に応じたｓｆｔ［＊］およびｃ＿ｓｆｔ［＊］を用意すればよい。よって、第四実施例では、フレーム長に応じたリソースが必要ではなく、第三実施例と比較して、最低限のリソースで対応できる。
【0343】
以上、本開示者らによってなされた開示を実施形態および実施例に基づき具体的に説明したが、本開示は、上記実施形態および実施例に限定されるものではなく、種々変更可能であることはいうまでもない。
【0344】
例えば、実施形態および実施例では、マンチェスタ符号として、１タイムスロット中で高電位から低電位に遷移すれば論理値が「１」、低電位から高電位に遷移すれば論理値が「０」となる例について説明した。しかし、１タイムスロット中で高電位から低電位に遷移すれば論理値が「０」、低電位から高電位に遷移すれば論理値が「１」となるマンチェスタ符号にも適用できる。
【符号の説明】
【0345】
１００：半導体装置
１５０：デコーダ
１５１：同期化回路
１５２：ノイズフィルタ
１５３：エッジ検出回路
１５４：エッジ判定回路
１５５：エッジ履歴回路
１５６：カウンタ
１５７：クロック生成回路
１５０：デコーダ
１５１：同期化回路
１５２：ノイズフィルタ
１５３：エッジ検出回路
１５４：エッジ判定回路
１５５：エッジ履歴回路
１５６：カウンタ
１５７：クロック生成回路
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】