特許 7391232 データ処理回路及び機器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-11-24

(45)【発行日】2023-12-04

(54)【発明の名称】データ処理回路及び機器

(51)【国際特許分類】

   G11C 7/10 20060101AFI20231127BHJP

   G06F 12/00 20060101ALI20231127BHJP

   G06F 12/06 20060101ALI20231127BHJP

   G06F 13/16 20060101ALI20231127BHJP

   G11C 5/02 20060101ALI20231127BHJP

   G11C 7/22 20060101ALI20231127BHJP

【ＦＩ】

G11C7/10 510

G06F12/00 560B

G06F12/00 564A

G06F12/06 525B

G06F13/16 510C

G11C5/02 100

G11C7/10 415

G11C7/22

【請求項の数】 13

(21)【出願番号】P 2022549667

(86)(22)【出願日】2021-07-02

(65)【公表番号】

(43)【公表日】2023-06-06

(86)【国際出願番号】 CN2021104344

(87)【国際公開番号】W WO2022193478

(87)【国際公開日】2022-09-22

【審査請求日】2022-08-18

(31)【優先権主張番号】202110296073.X

(32)【優先日】2021-03-19

(33)【優先権主張国・地域又は機関】CN

(73)【特許権者】

【識別番号】522246670

【氏名又は名称】チャンシン メモリー テクノロジーズ インコーポレイテッド

【氏名又は名称原語表記】ＣＨＡＮＧＸＩＮ ＭＥＭＯＲＹ ＴＥＣＨＮＯＬＯＧＩＥＳ，ＩＮＣ．

(74)【代理人】

【識別番号】100205659

【弁理士】

【氏名又は名称】齋藤 拓也

(74)【代理人】

【識別番号】100185269

【弁理士】

【氏名又は名称】小菅 一弘

(72)【発明者】

【氏名】ファン ゼーチュン

【審査官】後藤 彰

(56)【参考文献】

【文献】特開平１１－２７３３３５（ＪＰ，Ａ）

【文献】特開２０２０－１６６３４６（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ１１Ｃ ７／１０

Ｇ０６Ｆ １２／００

Ｇ０６Ｆ １２／０６

Ｇ０６Ｆ １３／１６

Ｇ１１Ｃ ５／０２

Ｇ１１Ｃ ７／２２

(57)【特許請求の範囲】

【請求項1】

データ処理回路であって、
第１記憶グループと、第２記憶グループと、
１つの書き込み入力キャッシュ回路を含む書き込み回路であって、前記書き込み入力キャッシュ回路により、書き込みバスから、記憶データを受信し、第１読み書きバスにより、前記第１記憶グループに前記記憶データを書き込み、第２読み書きバスにより、前記第２記憶グループに前記記憶データを書き込む、書き込み回路と、
１つの読み取り出力キャッシュ回路を含む読み取り回路であって、前記第１読み書きバスにより、前記第１記憶グループから、前記記憶データを読み取り、前記第２読み書きバスにより、前記第２記憶グループから、前記記憶データを読み取り、前記読み取り出力キャッシュ回路により、読み取りバスに前記記憶データを送信する、読み取り回路と、を含み、
前記書き込み回路は、
それぞれ前記書き込み入力キャッシュ回路、第１書き込み出力キャッシュ回路、第２書き込み出力キャッシュ回路に接続され、前記書き込み入力キャッシュ回路から送信された前記記憶データを前記第１書き込み出力キャッシュ回路又は前記第２書き込み出力キャッシュ回路に送信する書き込み制御回路と、
前記第１記憶グループに接続され、前記書き込み制御回路から送信された前記記憶データを前記第１記憶グループに送信する第１書き込み出力キャッシュ回路と、
前記第２記憶グループに接続され、前記書き込み制御回路から送信された前記記憶データを前記第２記憶グループに送信する第２書き込み出力キャッシュ回路と、を更に含み、
前記書き込み入力キャッシュ回路は、第１制御信号により、前記記憶データを受信し、前記第１制御信号の周波数は、前記記憶データを書き込むクロック周波数と同じであり、
前記第１書き込み出力キャッシュ回路は、第２制御信号により、前記記憶データを前記第１記憶グループに書き込み、前記第２書き込み出力キャッシュ回路は、第３制御信号により、前記記憶データを前記第２記憶グループに書き込み、前記第２制御信号の周波数と前記第３制御信号の周波数は、前記第１制御信号の周波数の半分であり、前記第２制御信号のフォーリングエッジと前記第３制御信号のフォーリングエッジが交互に出現することを特徴とする、データ処理回路。

【請求項2】

前記読み取り回路は、
前記第１記憶グループに接続され、前記第１記憶グループから前記記憶データを読み取る第１読み取り入力キャッシュ回路と、
前記第２記憶グループに接続され、前記第２記憶グループから前記記憶データを読み取る第２読み取り入力キャッシュ回路と、
それぞれ前記第１読み取り入力キャッシュ回路、前記第２読み取り入力キャッシュ回路に接続され、前記第１読み取り入力キャッシュ回路又は前記第２読み取り入力キャッシュ回路から送信された前記記憶データを前記読み取り出力キャッシュ回路に送信する読み取り制御回路と、を含むことを特徴とする
請求項１に記載のデータ処理回路。

【請求項3】

前記第１読み取り入力キャッシュ回路は、第４制御信号により、前記記憶データを読み取り、前記第２読み取り入力キャッシュ回路は、第５制御信号により、前記記憶データを読み取り、前記第４制御信号の周波数は、前記第５制御信号の周波数と同じであり、前記第４制御信号におけるフォーリングエッジと前記第５制御信号におけるフォーリングエッジが交互に出現することを特徴とする
請求項２に記載のデータ処理回路。

【請求項4】

前記読み取り出力キャッシュ回路は、第６制御信号により、前記記憶データを前記読み取りバスに送信し、前記第６制御信号の周波数は、前記第４制御信号の周波数の二倍であることを特徴とする
請求項３に記載のデータ処理回路。

【請求項5】

前記第１読み書きバスと前記第２読み書きバスは、交差するように配列されることを特徴とする
請求項１に記載のデータ処理回路。

【請求項6】

前記第１読み書きバスは、複数のビットの第１サブバスを含み、前記第２読み書きバスは、複数のビットの第２サブバスを含み、同一のビットに対応する前記第１サブバスと前記第２サブバスは同一の高さに延伸した後、それぞれ前記第１記憶グループ、前記第２記憶グループに接続されることを特徴とする
請求項５に記載のデータ処理回路。

【請求項7】

前記書き込み回路と前記読み取り回路は、第１直線上に並列に配置され、前記第１記憶グループと前記第２記憶グループは、第２直線上に並列に配置され、第１直線は、第２直線に平行であることを特徴とする
請求項１に記載のデータ処理回路。

【請求項8】

前記書き込み回路と前記読み取り回路の位置する第１領域、前記第１記憶グループと前記第２記憶グループの位置する第２領域は、第３直線上に並列に配置され、前記第３直線は、前記第１直線に垂直であることを特徴とする
請求項７に記載のデータ処理回路。

【請求項9】

前記第１記憶グループと前記第２記憶グループのデータ読み書き時刻が異なり、前記第１記憶グループと前記第２記憶グループのデータ読み書き論理が同じであることを特徴とする
請求項１に記載のデータ処理回路。

【請求項10】

メモリであって、２つの請求項１から９のうちいずれか一項に記載のデータ処理回路を含み、２つの前記データ処理回路における書き込み回路は、同一の書き込みバスに接続され、２つの前記データ処理回路における読み取り回路は、同一の読み取りバスに接続される、メモリ。

【請求項11】

前記メモリは、ダブルデータレートダイナミックランダムアクセスメモリ（ＤＤＲ ＤＲＡＭ）であることを特徴とする
請求項１０に記載のメモリ。

【請求項12】

２つの前記データ処理回路における前記書き込み回路と前記読み取り回路は、中心領域に位置し、そのうちの１つの前記データ処理回路における前記第１記憶グループと前記第２記憶グループは、前記中心領域の片側に位置し、別の１つの前記データ処理回路における前記第１記憶グループと前記第２記憶グループは、前記中心領域の他方側に位置することを特徴とする
請求項１０又は１１に記載のメモリ。

【請求項13】

請求項１０から１２のうちいずれか一項に記載のメモリを含む電子機器。

【発明の詳細な説明】

【技術分野】

【0001】

（関連出願の相互参照）
本願は、２０２１年０３月１９日に中国特許局で提出された、出願番号が２０２１１０２９６０７３．Ｘであり、発明名称が「データ処理回路及び機器」である中国特許出願に基づく優先権を主張し、該中国特許出願の全内容が参照として本願に組み込まれる。

【0002】

本願は、データ処理回路及び機器に関するが、それらに限らない。

【背景技術】

【0003】

メモリにおいて、メモリアレイによってデータを記憶する。メモリにおけるメモリアレイは、１つ又は複数であってもよい。そのうちの１つの一般的なメモリは、ＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ：ダイナミックランダムアクセスメモリ）であってもよく、ＤＲＡＭは、内部メモリである。ＤＲＡＭの読み書き効率を向上させるために、ＤＤＲ（ｄｏｕｂｌｅ ｄａｔａ ｒａｔｅ：ダブルデータレート）ＤＲＡＭにおいて、その内部のメモリアレイは一般的には、若干のＢＧ（ｂａｎｋ ｇｒｏｕｐ：バンクグループ）に分割され、異なるＢＧの間でインタラクティブ読み書きを行う。各ＢＧに接続されるデータ回線は、中心領域で統合される必要がある。統合後のデータ回線は１つのデータバスを共有し、データの読み取りを実現させる。

【0004】

しかしながら、上記方案における中心領域の回路のサイズが比較的大きい。

【発明の概要】

【0005】

本願の実施例は、データ処理回路及び機器を提供する。これは、
第１記憶グループと、第２記憶グループと、
１つの書き込み入力キャッシュ回路を含む書き込み回路であって、前記書き込み入力キャッシュ回路により、書き込みバスから、記憶データを受信し、第１読み書きバスにより、前記第１記憶グループに前記記憶データを書き込み、第２読み書きバスにより、前記第２記憶グループに前記記憶データを書き込む、書き込み回路と、
１つの読み取り出力キャッシュ回路を含む読み取り回路であって、前記第１読み書きバスにより、前記第１記憶グループから、前記記憶データを読み取り、前記第２読み書きバスにより、前記第２記憶グループから、前記記憶データを読み取り、前記読み取り出力キャッシュ回路により、読み取りバスに前記記憶データを送信する、読み取り回路と、を含む。

【0006】

本願の実施例は、メモリを更に提供する。これは、
２つの上記データ処理回路であって、２つの前記データ処理回路における書き込み回路は、同一の書き込みバスに接続され、２つの前記データ処理回路における読み取り回路は、同一の読み取りバスに接続される、２つの上記データ処理回路を含む。

【0007】

本願の実施例は、上記メモリを含む電子機器を更に提供する。

【発明の効果】

【0008】

本願の実施例は、データ処理回路及び機器を提供する。ここで、データ処理回路は、第１記憶グループと、第２記憶グループと、１つの書き込み入力キャッシュ回路を含む書き込み回路であって、前記書き込み入力キャッシュ回路により、書き込みバスから、記憶データを受信し、第１読み書きバスにより、前記第１記憶グループに前記記憶データを書き込み、第２読み書きバスにより、前記第２記憶グループに前記記憶データを書き込む、書き込み回路と、１つの読み取り出力キャッシュ回路を含む読み取り回路であって、前記第１読み書きバスにより、前記第１記憶グループから、前記記憶データを読み取り、前記第２読み書きバスにより、前記第２記憶グループから、前記記憶データを読み取り、前記読み取り出力キャッシュ回路により、読み取りバスに前記記憶データを送信する、読み取り回路と、を含む。本願の実施例の各書き込み回路に１つの書き込み入力キャッシュ回路が含まれ、各読み取り回路に１つの読み取り出力キャッシュ回路が含まれ、書き込み回路と読み取り回路が中心領域位置するため、中心領域の回路サイズを減少させることができる。

【図面の簡単な説明】

【0009】

【図1】従来技術におけるメモリＤＤＲ ＤＲＡＭの構造概略図を例示的に示す。

【図2】本願の実施例による２種のデータ処理回路の構造概略図を例示的に示す。

【図3】本願の実施例による２種のデータ処理回路の構造概略図を例示的に示す。

【図4】本願の実施例による第１読み書きバス、第２読み書きバスの配列概略図を例示的に示す。

【図5】本願の実施例による２種のデータ処理回路の構造概略図を例示的に示す。

【図6】本願の実施例による２種のデータ処理回路の構造概略図を例示的に示す。

【図7】本願の実施例によるデータ読み込みプロセスのタイミング図を例示的に示す。

【図8】本願の実施例による４種のメモリの構造図を例示的に示す。

【図9】本願の実施例による４種のメモリの構造図を例示的に示す。

【図10】本願の実施例による４種のメモリの構造図を例示的に示す。

【図11】本願の実施例による４種のメモリの構造図を例示的に示す。

【図12】本願の実施例によるハーフラッチの回路構造概略図を例示的に示す。

【図13】本願の実施例によるフルラッチの回路構造概略図を例示的に示す。

【図14】本願の実施例によるデータ処理回路の２種の具体的な構造概略図を例示的に示す。

【図15】本願の実施例によるデータ処理回路の２種の具体的な構造概略図を例示的に示す。

【発明を実施するための形態】

【0010】

以下は、本願の実施例における添付図面を結び付けながら、本願の実施例における技術案を明瞭且つ完全に記述する。明らかに、記述された実施例は、本願の一部の実施例であり、全部の実施例ではない。本願における実施例に基づき、当業者が創造的な労力を払わない前提で得られたすべての他の実施例は、いずれも本願の保護範囲に属する。

【0011】

本願の明細書と特許請求の範囲における「第１」と「第２」などの用語は、異なる対象を区別するためのものであり、対象の特定の順序を記述するためのものではない。理解すべきことは、このように使用されるデータが適切な状況で交換でき、それにより、ここで記述された本願の実施例は、例えば、ここで図示又は記述された順序以外の順序で実施できる。

【0012】

なお、「含む」と「有する」という用語及びそれらの任意の変形は、非排除性の「含む」を意図的にカバーするものであり、例えば、一連のステップ又はユニットを含むプロセス、方法、システム、製品又は機器は、必ずしも明瞭にリストアップされているそれらのステップ又はユニットに限らず、明瞭にリストアップされていない又はそれらのプロセス、方法、製品又は機器に固有の他のステップ又はユニットを含んでもよい。

【0013】

本願の実施例は、データアクセスシーンに用いられてもよく、例えば、記憶データをメモリに書き込むか又はメモリから記憶データを読み取る。ここで、本願の実施例におけるメモリは、内部メモリである。

【0014】

図１は、従来技術におけるメモリＤＤＲ ＤＲＡＭの構造概略図を例示的に示す。図１に示すように、ＤＤＲ ＤＲＡＭは、データを記憶するための４つのＢＧ：ＢＧ０、ＢＧ１、ＢＧ２及びＢＧ３を含む。ここで、ＢＧ０とＢＧ１は、１列に並列して設けられ、ＢＧ２とＢＧ３は、別の１列に並列して設けられ、ＢＧ０とＢＧ１の位置する列は、ＢＧ２とＢＧ３の位置する列に平行である。

【0015】

なお、上記２列の間に１つの中心領域１００が存在する。中心領域１００における回路は、各ＢＧに記憶データを読み込み、各ＢＧから記憶データを読み取ることを制御するためのものである。中心領域１００に、書き込み回路１０１、書き込み回路１０３、読み取り回路１０２及び読み取り回路１０４の４つの回路が存在する。

【0016】

ここで、書き込み回路１０１は、書き込みバス１０６における記憶データをＢＧ０とＢＧ１に書き込むためのものであり、書き込み回路１０３は、書き込みバス１０６における記憶データをＢＧ２とＢＧ３に書き込むためのものであり、読み取り回路１０２は、ＢＧ０とＢＧ１から読み取られた記憶データを読み取りバス１０５に送信するためのものであり、読み取り回路１０４は、ＢＧ２とＢＧ３から読み取られた記憶データを読み取りバス１０５に送信するためのものである。

【0017】

上記書き込みバス１０６における記憶データは、ＤＱ（ｄａｔａ ｑｕｅｕｅ：データキュー）から取得された記憶データである。

【0018】

上記書き込み回路１０１について、それに書き込み入力キャッシュ回路１０１３と書き込み入力キャッシュ回路１０１６、書き込み制御回路１０１２と書き込み制御回路１０１５、書き込み出力キャッシュ回路１０１１と書き込み出力キャッシュ回路１０１４が含まれる。

【0019】

明らかに、書き込み入力キャッシュ回路１０１３、書き込み制御回路１０１２、書き込み出力キャッシュ回路１０１１は、ＢＧ０に記憶データを書き込むためのものであり、書き込み入力キャッシュ回路１０１６、書き込み制御回路１０１５、書き込み出力キャッシュ回路１０１４は、ＢＧ１に記憶データを書き込むためのものである。

【0020】

ここで、書き込み入力キャッシュ回路１０１３の一端は、書き込みバス１０６に接続され、他端は、書き込み制御回路１０１２に接続され、書き込みバス１０６から取得された記憶データを書き込み制御回路１０１２に送信するためのものである。

【0021】

書き込み制御回路１０１２の一端は、上記書き込み入力キャッシュ回路１０１３に接続され、他端は、書き込み出力キャッシュ回路１０１１に接続され、書き込み入力キャッシュ回路１０１３から受信された記憶データを書き込み出力キャッシュ回路１０１１に送信するためのものである。

【0022】

書き込み出力キャッシュ回路１０１１の一端は、上記書き込み制御回路１０１２に接続され、他端は、ＢＧ０に接続され、書き込み制御回路１０１２から受信された記憶データをＢＧ０に送信するためのものである。

【0023】

同様に、書き込み入力キャッシュ回路１０１６の一端は、書き込みバス１０６に接続され、他端は、書き込み制御回路１０１５に接続され、書き込みバス１０６から受信された記憶データを書き込み制御回路１０１５に送信するためのものである。

【0024】

書き込み制御回路１０１５の一端は、上記書き込み入力キャッシュ回路１０１６に接続され、他端は、書き込み出力キャッシュ回路１０１４に接続され、書き込み入力キャッシュ回路１０１６から受信された記憶データを書き込み出力キャッシュ回路１０１４に送信するためのものである。

【0025】

書き込み出力キャッシュ回路１０１４の一端は、上記書き込み制御回路１０１５に接続され、他端は、ＢＧ１に接続され、書き込み制御回路１０１５から受信された記憶データをＢＧ１に送信するためのものである。

【0026】

理解できるように、書き込み回路１０３について、その構造は、書き込み回路１０１と同じであるが、書き込み回路１０３における２つの書き込み出力キャッシュ回路がそれぞれＢＧ２、ＢＧ３に接続され、記憶データをＢＧ２とＢＧ３に書き込むためのものであるという点で相違する

【0027】

上記読み取り回路１０２について、それに読み取り出力キャッシュ回路１０２３と読み取り出力キャッシュ回路１０２６、読み取り制御回路１０２２と読み取り制御回路１０２５、読み取り入力キャッシュ回路１０２１と読み取り入力キャッシュ回路１０２４が含まれる。

【0028】

明らかに、読み取り入力キャッシュ回路１０２１、読み取り制御回路１０２２、読み取り出力キャッシュ回路１０２３は、ＢＧ０から記憶データを読み取るためのものであり、読み取り入力キャッシュ回路１０２４、読み取り制御回路１０２５、読み取り出力キャッシュ回路１０２６は、ＢＧ１から記憶データを読み取るためのものである。

【0029】

ここで、読み取り入力キャッシュ回路１０２１の一端は、ＢＧ０に接続され、他端は、読み取り制御回路１０２２に接続され、ＢＧ０から読み取られた記憶データを読み取り制御回路１０２２に送信するためのものである。

【0030】

読み取り制御回路１０２２の一端は、上記読み取り入力キャッシュ回路１０２１に接続され、他端は、読み取り出力キャッシュ回路１０２３に接続され、読み取り入力キャッシュ回路１０２１から受信された記憶データを読み取り出力キャッシュ回路１０２３に送信するためのものである。

【0031】

読み取り出力キャッシュ回路１０２３の一端は、上記読み取り制御回路１０２２に接続され、他端は、読み取りバス１０５に接続され、読み取り制御回路１０２２から受信された記憶データを読み取りバス１０５に送信するためのものである。

【0032】

同様に、読み取り入力キャッシュ回路１０２４の一端は、ＢＧ１に接続され、他端は、読み取り制御回路１０２５に接続され、ＢＧ１から読み取られた記憶データを読み取り制御回路１０２５に送信するためのものである。

【0033】

読み取り制御回路１０２５の一端は、上記読み取り入力キャッシュ回路１０２４に接続され、他端は、読み取り出力キャッシュ回路１０２６に接続され、読み取り入力キャッシュ回路１０２４から受信された記憶データを読み取り出力キャッシュ回路１０２６に送信するためのものである。

【0034】

読み取り出力キャッシュ回路１０２６の一端は、上記読み取り制御回路１０２５に接続され、他端は、読み取りバス１０５に接続され、読み取り制御回路１０２５から受信された記憶データを読み取りバス１０５に送信するためのものである。

【0035】

理解できるように、読み取り回路１０４について、その構造は、読み取り回路１０２と同じであるが、読み取り回路１０４における２つの読み取り入力キャッシュ回路がそれぞれＢＧ２、ＢＧ３に接続され、ＢＧ２とＢＧ３における記憶データを読み取りバス１０５に送信するためのものであるという点で相違する。

【0036】

しかしながら、上記メモリの中心領域１００の回路サイズが比較的に大きい。

【0037】

上記問題を解決するために、出願者は、上記回路を検討した後、ＢＧ０とＢＧ１に記憶データを書き込むプロセスは交互に行われ、両者の書き込み時刻が異なることによって、両者の間に書き込み衝突が存在しないことを発見した。なお、ＢＧ０とＢＧ１から記憶データを読み取るプロセスも交互に行われ、両者の読み取り時刻が異なることによって、両者の間に読み取り衝突が存在しない。同様に、ＢＧ２とＢＧ３にも書き込み衝突と読み取り衝突が存在しない。

【0038】

上記発見によれば、本願の実施例は、ＢＧ０とＢＧ１に対応する書き込み入力キャッシュ回路の統合と、ＢＧ０とＢＧ１に対応する書き込み制御回路の統合と、ＢＧ０とＢＧ１に対応する読み取り出力キャッシュ回路の統合と、ＢＧ０とＢＧ１に対応する読み取り制御回路の統合と、ＢＧ２とＢＧ３に対応する書き込み入力キャッシュ回路の統合と、ＢＧ２とＢＧ３に対応する書き込み制御回路の統合と、ＢＧ２とＢＧ３に対応する読み取り出力キャッシュ回路の統合と、ＢＧ２とＢＧ３に対応する読み取り制御回路の統合と、のうちの少なくとも１つの回路統合を行ってもよい。このように、統合後の中心領域の回路サイズは減少可能である。

【0039】

以下のいくつかの具体的な実施例は互いに結合してもよい。同じ又は類似する概念又はプロセスについて、いくつかの実施例において説明を省略する可能性がある。以下、図面を参照しながら、本願の実施例を説明する。

【0040】

図２と図３は、本願の実施例による２種のデータ処理回路の構造概略図を例示的に示す。図２と図３に示すように、上記データ処理回路は、主に、
第１記憶グループ２０１と第２記憶グループ２０２と、書き込み回路２０３であって、書き込み回路２０３に１つの書き込み入力キャッシュ回路２０３１が含まれ、書き込み回路２０３は、書き込み入力キャッシュ回路により、書き込みバス２０６から、記憶データを受信し、書き込み回路２０３ｊは、第１読み書きバス２０７により、第１記憶グループ２０１に記憶データを書き込み、書き込み回路２０３は、第２読み書きバス２０８により、第２記憶グループ２０２に記憶データを書き込む、書き込み回路２０３と、読み取り回路２０４であって、読み取り回路２０４に１つの読み取り出力キャッシュ回路２０４１が含まれ、読み取り回路２０４は、第１読み書きバス２０７により、第１記憶グループ２０１から、記憶データを読み取り、読み取り回路２０４は、第２読み書きバス２０８により、第２記憶グループ２０２から、記憶データを読み取り、読み取り回路２０４は、読み取り出力キャッシュ回路２０４１により、読み取りバス２０５に記憶データを送信する読み取り回路２０４と、を含む。

【0041】

ここで、第１記憶グループ２０１と第記憶グループ２０２のデータ読み書き時刻が異なる。上記第１記憶グループ２０１と第２記憶グループ２０２は、データを交互に記憶する２つの記憶グループであると共に、記憶データを交互に書き込む２つの記憶グループである。即ち、第１記憶グループ２０１と第２記憶グループ２０２に記憶データを交互に書き込み、第１記憶グループ２０１と第２記憶グループ２０２から、記憶データを交互に読み取る。なお、第１記憶グループ２０１と第２記憶グループ２０２のデータ読み書き論理が同じである。それにより第１記憶グループ２０１と第２記憶グループ２０２の書き込み回路を統合し、第１記憶グループ２０１と第２記憶グループ２０２の読み取り回路を統合してもよい。例えば、上記第１記憶グループ２０１が図１におけるＢＧ０である場合、第２記憶グループ２０２は、ＢＧ１であり、上記第１記憶グループ２０１が図１におけるＢＧ２である場合、第２記憶グループ２０２は、ＢＧ３である。

【0042】

図２から分かるように、上記書き込み回路２０３に、書き込み入力キャッシュ回路２０３１と、第１書き込み制御回路２０３２と、第２書き込み制御回路２０３４と、第１書き込み出力キャッシュ回路２０３３と、第２書き込み出力キャッシュ回路２０３５とが含まれる。

【0043】

ここで、書き込み入力キャッシュ回路２０３１は、それぞれ、書き込みバス２０６、第１書き込み制御回路２０３２、第２書き込み制御回路２０３４に接続され、書き込みバス２０６から取得された記憶データを第１書き込み制御回路２０３２、第２書き込み制御回路２０３４に送信するためのものである。

【0044】

第１書き込み制御回路２０３２は、それぞれ、書き込み入力キャッシュ回路２０３１、第１書き込み出力キャッシュ回路２０３３に接続され、書き込み入力キャッシュ回路２０３１から送信された記憶データを第１書き込み出力キャッシュ回路２０３３に送信するためのものである。

【0045】

第２書き込み制御回路２０３４は、それぞれ、書き込み入力キャッシュ回路２０３１、第２書き込み出力キャッシュ回路２０３５に接続され、書き込み入力キャッシュ回路２０３１から送信された記憶データを第２書き込み出力キャッシュ回路２０３５に送信するためのものである。第１書き込み出力キャッシュ回路２０３３は、それぞれ、第１書き込み制御回路２０３２、第１記憶グループ２０１に接続され、第１書き込み制御回路２０３２から送信された記憶データを第１記憶グループ２０１に送信する。

【0046】

第２書き込み出力キャッシュ回路２０３５は、それぞれ、第２書き込み制御回路２０３４、第２記憶グループ２０２に接続され、第２書き込み制御回路２０３４から送信された記憶データを第２記憶グループ２０２に送信する。

【0047】

ここで、第１書き込み出力キャッシュ回路２０３３と第１記憶グループ２０１は、第１読み書きバス２０７を介して接続され、第２書き込み出力キャッシュ回路２０３５と第２記憶グループ２０２は、第２読み書きバス２０８を介して接続される。本願の実施例は、図２における書き込み入力キャッシュ回路２０３１、第１書き込み制御回路２０３２、第１書き込み出力キャッシュ回路２０３３により、書き込みバス２０６における記憶データを第１記憶グループ２０１に書き込み、書き込み入力キャッシュ回路２０３１、第２書き込み制御回路２０３４、第２書き込み出力キャッシュ回路２０３５により、書き込みバス２０６における記憶データを第２記憶グループ２０２に書き込むことができる。

【0048】

図２から分かるように、上記読み取り回路２０４に、読み取り出力キャッシュ回路２０４１と、第１読み取り制御回路２０４２と、第２読み取り制御回路２０４４と、第１読み取り入力キャッシュ回路２０４３と、第２読み取り入力キャッシュ回路２０４５とが含まれる。

【0049】

ここで、第１読み取り入力キャッシュ回路２０４３は、それぞれ、第１記憶グループ２０１、第１読み取り制御回路２０４２に接続され、第１記憶グループ２０１から取得された記憶データを第１読み取り制御回路２０４２に送信するためのものである。

【0050】

第２読み取り入力キャッシュ回路２０４５は、それぞれ、第２記憶グループ２０２、第２読み取り制御回路２０４４に接続され、第２記憶グループ２０２から取得された記憶データを第２読み取り制御回路２０４４に送信するためのものである。

【0051】

第１読み取り制御回路２０４２は、それぞれ、第１読み取り入力キャッシュ回路２０４３、読み取り出力キャッシュ回路２０４１に接続され、第１読み取り入力キャッシュ回路２０４３から取得された記憶データを読み取り出力キャッシュ回路２０４１に送信するためのものである。

【0052】

第２読み取り制御回路２０４４は、それぞれ、第２読み取り入力キャッシュ回路２０４５、読み取り出力キャッシュ回路２０４１に接続され、第２読み取り入力キャッシュ回路２０４５から取得された記憶データを読み取り出力キャッシュ回路２０４１に送信するためのものである。

【0053】

読み取り出力キャッシュ回路２０４１は、それぞれ、第１読み取り制御回路２０４２、第２読み取り制御回路２０４４、読み取りバス２０５に接続され、第１読み取り制御回路２０４２、第２読み取り制御回路２０４４から取得された記憶データを読み取りバス２０５に送信するためのものである。

【0054】

ここで、第１読み取り入力キャッシュ回路２０４３と第１記憶グループ２０１とは、第１読み書きバス２０７を介して接続され、第２読み取り入力キャッシュ回路２０４５と第２記憶グループ２０２とは、第２読み書きバス２０８を介して接続される。本願の実施例は、図２における第１読み取り入力キャッシュ回路２０４３、第１読み取り制御回路２０４２、読み取り出力キャッシュ回路２０４１により、第１記憶グループ２０１における記憶データを読み取りバス２０５に読み取り、第２読み取り入力キャッシュ回路２０４５、第２読み取り制御回路２０４４、読み取り出力キャッシュ回路２０４１により、第２記憶グループ２０２における記憶データを読み取りバス２０５に読み取ることができる。

【0055】

図３から分かるように、書き込み回路２０３に、書き込み入力キャッシュ回路２０３１と、書き込み制御回路２０３６と、第１書き込み出力キャッシュ回路２０３３と、第２書き込み出力キャッシュ回路２０３５とが含まれる。

【0056】

ここで、書き込み入力キャッシュ回路２０３１は、それぞれ、書き込みバス２０６、書き込み制御回路２０３６に接続され、書き込みバス２０６から取得された記憶データを書き込み制御回路２０３６に送信するためのものである。

【0057】

書き込み制御回路２０３６は、それぞれ、書き込み入力キャッシュ回路２０３１、第１書き込み出力キャッシュ回路２０３３、第２書き込み出力キャッシュ回路２０３５に接続され、書き込み入力キャッシュ回路２０３１から送信された記憶データを第１書き込み出力キャッシュ回路２０３３又は第２書き込み出力キャッシュ回路２０３５に送信するためのものである。

【0058】

第１書き込み出力キャッシュ回路２０３３は、第１記憶グループ２０１に接続され、書き込み制御回路２０３６から送信された記憶データを第１記憶グループ２０１に送信する。

【0059】

第２書き込み出力キャッシュ回路２０３５は、第２記憶グループ２０２に接続され、書き込み制御回路２０３６から送信された記憶データを第２記憶グループ２０２に送信する。

【0060】

本願の実施例は、図３における書き込み入力キャッシュ回路２０３１、書き込み制御回路２０３６、第１書き込み出力キャッシュ回路２０３３により、書き込みバス２０６における記憶データを第１記憶グループ２０１に書き込むことができ、書き込み入力キャッシュ回路２０３１、書き込み制御回路２０３６、第２書き込み出力キャッシュ回路２０３５により、書き込みバス２０６における記憶データを第２記憶グループ２０２に書き込むことができる。選択的に、図２又は図３における書き込み入力キャッシュ回路２０３１は、第１制御信号により、記憶データを受信し、該第１制御信号の周波数は、記憶データを書き込むクロック周波数と同じである。

【0061】

上記書き込み入力キャッシュ回路２０３１が書き込みバス２０６から記憶データを受信するプロセスにおいて、第１制御信号の周波数に依存する必要があり、第１制御信号の周波数は、第１制御信号による記憶データの受信の周波数である。例えば、第１制御信号は、クロック信号であってもよく、各クロック信号のライジングエッジ又はフォーリングエッジで書き込みバス２０６における記憶データを書き込み入力キャッシュ回路２０３１に移す。

【0062】

理解できるように、第１制御信号の周波数が記憶データを書き込むクロック周波数よりも大きい場合、書き込み入力キャッシュ回路２０３１が一部の時刻で記憶データを受信せず、書き込み入力キャッシュ回路２０３１のリソースの浪費を引き起こす。第１制御信号の周波数が記憶データを書き込むクロック周波数よりも小さい場合、書き込み入力キャッシュ回路２０３１は、書き込まれるべき記憶データを漏らす。本願の実施例は、第１制御信号の周波数と記憶データを書き込むクロック周波数を同一にすることができ、リソースを節約することができるだけでなく、書き込まれるべき記憶データを漏らすことを避けることもできる。

【0063】

選択的に、図２又は図３における第１書き込み出力キャッシュ回路２０３３は、第２制御信号により、記憶データを第１記憶グループ２０１に書き込み、第２書き込み出力キャッシュ回路２０３５は、第３制御信号により、記憶データを第２記憶グループ２０２に書き込み、第２制御信号の周波数と第３制御信号の周波数は、第１制御信号の周波数の半分であり、第２制御信号のフォーリングエッジと第３制御信号のフォーリングエッジは交互に出現する。

【0064】

理解できるように、書き込み回路２０３は、第１記憶グループ２０１と第２記憶グループ２０２に記憶データを交互に書き込むためのものであり、それにより、第２制御信号のフォーリングエッジと第３制御信号のフォーリングエッジは交互に出現する。図２に示す書き込み回路２０３について、第２制御信号のフォーリングエッジが出現する時、第１書き込み出力キャッシュ回路２０３３は、第１書き込み制御回路２０３２から取得された記憶データを第１記憶グループ２０１に書き込み、第３制御信号のフォーリングエッジが出現する時、第２書き込み出力キャッシュ回路２０３５は、第２書き込み制御回路２０３４から取得された記憶データを第２記憶グループ２０２に書き込む。注意すべきことは、制御信号のフォーリングエッジ駆動は、駆動方式を限定するものではなく、いくつかの実施例において、ライジングエッジ駆動又はレベル駆動を用いられてもよい。

【0065】

図３に示す書き込み回路２０３について、第２制御信号のフォーリングエッジが出現する時、第１書き込み出力キャッシュ回路２０３３は、書き込み制御回路２０３６から取得された記憶データを第１記憶グループ２０１に書き込み、第３制御信号のフォーリングエッジが出現する時、第２書き込み出力キャッシュ回路２０３５は、書き込み制御回路２０３６から取得された記憶データを第２記憶グループ２０２に書き込む。

【0066】

なお、第２制御信号と第３制御信号のフォーリングエッジの到達周波数は、第１制御信号の周波数の半分であり、つまり、記憶データを書き込むクロック周波数の半分である。このように、書き込みバス２０６における記憶データを第１記憶グループ２０１と第２記憶グループ２０２に均一かつ交互に書き込むことができる。例えば、第１記憶グループ２０１－第２記憶グループ２０２－第１記憶グループ２０１－第２記憶グループ２０２－…－第１記憶グループ２０１－第２記憶グループ２０２の順序に応じて第１記憶グループ２０１と第２記憶グループ２０２に記憶データを書き込み、このように繰り返す。

【0067】

図３から分かるように、上記読み取り回路２０４に、読み取り出力キャッシュ回路２０４１と、読み取り制御回路２０４６と、第１読み取り入力キャッシュ回路２０４３と、第２読み取り入力キャッシュ回路２０４５とが含まれる。

【0068】

ここで、第１読み取り入力キャッシュ回路２０４３は、第１記憶グループ２０１に接続され、第１記憶グループ２０１から記憶データを読み取るためのものである。

【0069】

第２読み取り入力キャッシュ回路２０４５は、第２記憶グループ２０２に接続され、第２記憶グループ２０２から記憶データを読み取るためのものである。

【0070】

読み取り制御回路２０４６は、それぞれ、第１読み取り入力キャッシュ回路２０４３、第２読み取り入力キャッシュ回路２０４５に接続され、第１読み取り入力キャッシュ回路２０４３又は第２読み取り入力キャッシュ回路２０４５から送信された記憶データを読み取り出力キャッシュ回路２０４１に送信するためのものである。

【0071】

読み取り出力キャッシュ回路２０４１は、それぞれ、読み取り制御回路２０４６、読み取りバス２０５に接続され、読み取り制御回路２０４６から取得された記憶データを読み取りバス２０５に送信するためのものである。

【0072】

ここで、第１読み取り入力キャッシュ回路２０４３と第１記憶グループ２０１とは、第１読み書きバス２０７を介して接続され、第２読み取り入力キャッシュ回路２０４５と第２記憶グループ２０２とは、第２読み書きバス２０８を介して接続される。本願の実施例は、読み取り回路２０４における読み取り出力キャッシュ回路２０４１、読み取り制御回路２０４６、第１読み取り入力キャッシュ回路２０４３により、第１記憶グループ２０１から、記憶データを読み取りバス２０５に読み取り、読み取り回路２０４中的読み取り出力キャッシュ回路２０４１、読み取り制御回路２０４６、第２読み取り入力キャッシュ回路２０４５により、第２記憶グループ２０２から、記憶データを読み取りバス２０５に読み取ることができる。

【0073】

説明すべきことは、図１における書き込み制御回路１０１２、書き込み制御回路１０１５、読み取り制御回路１０２２、読み取り制御回路１０２５におけるデータの時間間隔はいずれも同じであり、例えば、５ナノ秒であり、図３における書き込み制御回路２０３６、読み取り制御回路２０４６におけるデータ間隔はいずれも図１における書き込み制御回路１０１２の半分であり、例えば、２．５ナノ秒である。

【0074】

上記図３における読み取りバス２０５、書き込みバス２０６、第１読み書きバス２０７、第２読み書きバス２０８のビット数は、実際の応用シーンに応じて選択されてもよい。図１４は、本願の実施例によるデータ処理回路の具体的な構造概略図を例示的に示す。図１４から分かるように、読み取りバス２０５、書き込みバス２０６がいずれも３６（即ち［３５：０］）ビットである場合、第１読み書きバス２０７、第２読み書きバス２０８は、７２（即ち［７１：０］）ビットであってもよい。このように、同一の記憶グループに対して、書き込みと読み取りを同時に行うことができる。例えば、書き込みバス２０６、第１読み書きバス２０７の［３５：０］ビットにより、第１記憶グループ２０１にデータを書き込むと同時に、更に、読み取りバス２０５、第１読み書きバス２０７の［７１：３６］ビットにより、第１記憶グループ２０１からデータを読み取ることもできる。説明すべきことは、図１４におけるデータ処理回路は、複数のサブ回路で構成されてもよく、例えば、９個のサブ回路で構成され、各サブ回路の構造は、図１４における回路構造と同じであるが、各サブ回路の書き込みバス２０６と読み取りバス２０５はいずれも４（即ち［３：０］）ビットであり、第１読み書きバス２０７と第２読み書きバス２０８は８（即ち［７：０］）ビットであり、かつ全てのサブ回路における第１記憶グループは同じであり、全てのサブ回路における第２記憶グループは同じである。

【0075】

選択的に、図２又は図３における第１読み取り入力キャッシュ回路２０４３は、第４制御信号により、記憶データを読み取り、第２読み取り入力キャッシュ回路２０４５は、第５制御信号により、記憶データを読み取り、第４制御信号の周波数は、第５制御信号の周波数と同じであり、第４制御信号におけるフォーリングエッジと第５制御信号におけるフォーリングエッジが交互に出現する。

【0076】

理解できるように、読み取り回路２０４は、第１記憶グループ２０１と第２記憶グループ２０２から、記憶データを交互に読み取るためのものであり、それにより、第４制御信号のフォーリングエッジと第５制御信号のフォーリングエッジは交互に出現する。第４制御信号のフォーリングエッジが出現する時、第１読み取り入力キャッシュ回路２０４３は、第１記憶グループ２０１から、記憶データを読み取り、第５制御信号のフォーリングエッジが出現する時、第２読み取り入力キャッシュ回路２０４５は、第２記憶グループ２０２から、記憶データを読み取る。

【0077】

なお、第４制御信号と第５制御信号のフォーリングエッジの到達周波数が同じである。このように、第１記憶グループ２０１と第２記憶グループ２０２から、記憶データを均一かつ交互に読み取ることができる。例えば、第１記憶グループ２０１－第２記憶グループ２０２－第１記憶グループ２０１－第２記憶グループ２０２－…－第１記憶グループ２０１－第２記憶グループ２０２の順序に応じて、第１記憶グループ２０１と第２記憶グループ２０２から、記憶データを読み取り、このように繰り返す。

【0078】

選択的に、図２又は図３における読み取り出力キャッシュ回路２０４１は、第６制御信号により、記憶データを読み取りバス２０５に送信し、第６制御信号の周波数は、第４制御信号の周波数の二倍である。

【0079】

ここで、第６制御信号の周波数は、第６制御信号におけるフォーリングエッジの到達周波数であり、第６制御信号のフォーリングエッジが到達する時、読み取り出力キャッシュ回路２０４１は、記憶データを読み取りバス２０５に送信する。読み取り出力キャッシュ回路２０４１が、第１読み取り入力キャッシュ回路２０４３により第１記憶グループ２０１から読み取られた記憶データを読み取りバス２０５に送信する必要があるだけでなく、第２読み取り入力キャッシュ回路２０４５により第２記憶グループ２０２から読み取られた記憶データを読み取りバス２０５に送信する必要もあるため、第６制御信号の周波数は、第４制御信号の周波数の二倍である。

【0080】

第４制御信号と第５制御信号のフォーリングエッジが交互に行われる時、読み取り出力キャッシュ回路２０４１は、第１記憶グループ２０１における記憶データと第２記憶グループ２０２における記憶データを読み取りバス２０５に交互に送信することができる。

【0081】

選択的に、第１読み書きバス２０７と第２読み書きバス２０８は、交差するように配列され、第１読み書きバス２０７は、複数のビットの第１サブバスを含み、前記第２読み書きバス２０８は、複数のビットの第２サブバスを含み、同一のビットに対応する第１サブバスと第２サブバスが同一の高さに延伸した後、それぞれ、第１記憶グループ２０１、第２記憶グループ２０２に接続される。

【0082】

実際の応用において、複数のビットの第１サブバスは、第１記憶グループ２０１に対するマルチビット並行読み取り又はマルチビット並行書き込みを実現させることができ、複数のビットの第２サブバスは、第２記憶グループ２０２に対するマルチビット並行読み取り又はマルチビット並行書き込みを実現させることができる。図４は、本願の実施例による第１読み書きバス、第２読み書きバスの配列概略図を例示的に示す。図４に示すように、第１読み書きバス２０７は、ｂ１１、ｂ１２、ｂ１３、ｂ１４及びｂ１５という５個のビットの第１サブバスを含み、第２読み書きバスは、ｂ２１、ｂ２２、ｂ２３、ｂ２４及びｂ２５という５個のビットの第２サブバスを含み、ここで、ｂ１１とｂ２１は、同一のビットであり、ｂ１２とｂ２２は、同一のビットであり、ｂ１３とｂ２３は、同一のビットであり、ｂ１４とｂ２４は、同一のビットであり、ｂ１５とｂ２５は、同一のビットである。明らかに、ｂ１１とｂ２１が同一の高さに延伸した後、ｂ１１は、第１記憶グループ２０１に接続され、ｂ１２は、第２記憶グループ２０２に接続される。このように類推する。

【0083】

図４から分かるように、上記第１読み書きバス２０７に含まれる第１サブバスと第２読み書きバス２０８に含まれる第２サブバスは、交差するように配列される。

【0084】

本願の実施例は、上記読み書きバスの配列方式により、同一のビットの第１サブバスと第２サブバスに、１つの横方向回線を共有させることができ、回線の数の減少に寄与し、更に、データ処理回路のサイズを減少させる。

【0085】

選択的に、書き込み回路２０３と読み取り回路２０４は、第１直線上に並列に配置され、第１記憶グループ２０１と第２記憶グループ２０２は、第２直線上に並列に配置され、第１直線は、第２直線に平行である。

【0086】

説明すべきことは、第１直線と第２直線が互いに平行であるが、重なり合わない。このように、書き込み回路２０３と第１記憶グループ２０１との回線接続、書き込み回路２０３と第２記憶グループ２０２との回線接続、読み取り回路２０４と第１記憶グループ２０１との回線接続、読み取り回路２０４と第２記憶グループ２０２との回線接続を容易にすることができる。

【0087】

選択的に、書き込み回路２０３と読み取り回路２０４の位置する第１領域、第１記憶グループ２０１と第２記憶グループ２０２の位置する第２領域は、第３直線上に並列に配置され、第３直線は、第１直線に垂直である。

【0088】

理解できるように、第３直線が第１直線に垂直であり、第１直線が第２直線に平行である場合、書き込み回路、読み取り回路、第１記憶グループ及び第２記憶グループで１つの近似矩形を構成することができ、回路のサイズを可能な限り減少させることに寄与する。

【0089】

以上は、書き込みプロセスにおいて、１つの書き込み回路により、第１記憶グループと第２記憶グループに対してデータ書き込みを行う原理を詳しく説明した。以下、２つの書き込み回路により、第１記憶グループと第２記憶グループに対してデータ書き込みを行う原理を詳しく説明する。

【0090】

図５又は図６は、本願の実施例による第３種のデータ処理回路の構造概略図を例示的に示す。図５又は図６に示すように、該データ処理回路は、主に、
第１記憶グループ３０１と第２記憶グループ３０２と、２つの書き込み回路３０３と３０４であって、書き込み回路３０３は、１つの書き込み入力キャッシュ回路３０３１を含み、書き込み回路３０４は、１つの書き込み入力キャッシュ回路３０４１を含み、書き込み回路３０３と３０４は、それぞれ、書き込み入力キャッシュ回路３０３１と３０４１により、同一の書き込みバス３０６から、記憶データを受信し、第１読み書きバス３０７により、第１記憶グループ３０１に記憶データを書き込み、第２読み書きバス３０８により、第２記憶グループ３０２に記憶データを書き込み、２つの書き込み入力キャッシュ回路３０３１と３０４１に用いられる制御信号の周波数はいずれも書き込みバス３０６により記憶データを書き込むクロック周波数の半分であり、且つフォーリングエッジは交互に出現する、２つの書き込み回路３０３と３０４と、を含む。

【0091】

ここで、第１記憶グループ３０１と第２記憶グループ３０２の詳細な説明は、第１記憶グループ２０１と第２記憶グループ２０２の詳細な説明を参照してもよい。ここで説明を省略する。

【0092】

図５から分かるように、上記書き込み回路３０３に、書き込み入力キャッシュ回路３０３１と、第１書き込み制御回路３０３２と、第２書き込み制御回路３０３４と、第１書き込み出力キャッシュ回路３０３３と、第２書き込み出力キャッシュ回路３０３５とが含まれる。

【0093】

ここで、書き込み入力キャッシュ回路３０３１は、それぞれ、書き込みバス３０６、第１書き込み制御回路３０３２、第２書き込み制御回路３０３４に接続され、書き込みバス３０６から取得された記憶データを第１書き込み制御回路３０３２、第２書き込み制御回路３０３４に送信するためのものである。

【0094】

第１書き込み制御回路３０３２は、それぞれ、書き込み入力キャッシュ回路３０３１、第１書き込み出力キャッシュ回路３０３３に接続され、書き込み入力キャッシュ回路３０３１から送信された記憶データを第１書き込み出力キャッシュ回路３０３３に送信するためのものである。

【0095】

第２書き込み制御回路３０３４は、それぞれ、書き込み入力キャッシュ回路３０３１、第２書き込み出力キャッシュ回路３０３５に接続され、書き込み入力キャッシュ回路３０３１から送信された記憶データを第２書き込み出力キャッシュ回路３０３５に送信するためのものである。

【0096】

第１書き込み出力キャッシュ回路３０３３は、それぞれ、第１書き込み制御回路３０３２、第１記憶グループ３０１に接続され、第１書き込み制御回路３０３２から送信された記憶データを第１記憶グループ３０１に送信する。

【0097】

第２書き込み出力キャッシュ回路３０３５は、それぞれ、第２書き込み制御回路３０３４、第２記憶グループ３０２に接続され、第２書き込み制御回路３０３４から送信された記憶データを第２記憶グループ３０２に送信する。

【0098】

ここで、第１書き込み出力キャッシュ回路３０３３と第１記憶グループ３０１とは、第１読み書きバス３０７を介して接続され、第２書き込み出力キャッシュ回路３０３５と第２記憶グループ３０２とは、第２読み書きバス３０８を介して接続される。本願の実施例は、図５における書き込み入力キャッシュ回路３０３１、第１書き込み制御回路３０３２、第１書き込み出力キャッシュ回路３０３３により、書き込みバス３０６における記憶データを第１記憶グループ３０１に書き込み、書き込み回路３０３における書き込み入力キャッシュ回路３０３１、第２書き込み制御回路３０３４、第２書き込み出力キャッシュ回路３０３５により、書き込みバス３０６における記憶データを第２記憶グループ３０２に書き込むことができる。

【0099】

書き込み回路３０４の構造は、３０３と同じである。ここで説明を省略する。

【0100】

本願の実施例は、図５における第１分岐（書き込み入力キャッシュ回路３０３１、第１書き込み制御回路３０３２、第１書き込み出力キャッシュ回路３０３３で構成される回路）、及び第２分岐（書き込み入力キャッシュ回路３０４１、第１書き込み制御回路３０４２、第１書き込み出力キャッシュ回路３０４３で構成される回路）により、書き込みバス３０６における記憶データを第１記憶グループ３０１に並行して書き込み、図５における第３分岐（書き込み入力キャッシュ回路３０３１、第２書き込み制御回路３０３４、第２書き込み出力キャッシュ回路３０３５で構成される回路）、及び第４分岐（書き込み入力キャッシュ回路３０４１、第２書き込み制御回路３０４４、第２書き込み出力キャッシュ回路３０４５で構成される回路）により、書き込みバス３０６における記憶データを第２記憶グループ３０２に並行して書き込むことができる。

【0101】

図５に示すように、第１分岐と第２分岐の計２本の分岐により、並行書き込みを行う。いくつかの実施例において、４本の分岐又は８本の分岐により、並行書き込みを行ってもよい。書き込み分岐の数は、書き込みバス３０６の桁数によって決定されてもよい。ここで限定しない。

【0102】

図６から分かるように、書き込み回路３０３に、書き込み入力キャッシュ回路３０３１と、書き込み制御回路３０３６と、第１書き込み出力キャッシュ回路３０３３と、第２書き込み出力キャッシュ回路３０３５とが含まれる。

【0103】

書き込み入力キャッシュ回路３０３１は、それぞれ、書き込みバス３０６、書き込み制御回路３０３６に接続され、書き込みバス３０６から取得された記憶データを書き込み制御回路３０３６に送信するためのものである。

【0104】

書き込み制御回路３０３６は、自体の書き込み回路３０３における書き込み入力キャッシュ回路３０３１、自体の書き込み回路３０３における第１書き込み出力キャッシュ回路３０３３、自体の書き込み回路３０３における第２書き込み出力キャッシュ回路３０３５に接続され、書き込み入力キャッシュ回路３０３１から送信された記憶データを第１書き込み出力キャッシュ回路３０３３又は第２書き込み出力キャッシュ回路３０３５に送信するためのものである。

【0105】

第１書き込み出力キャッシュ回路３０３３は、第１記憶グループ３０１に接続され、書き込み制御回路３０３６から送信された記憶データを第１記憶グループ３０１に送信するためのものである。

【0106】

第２書き込み出力キャッシュ回路３０３５は、第２記憶グループ３０２に接続され、書き込み制御回路３０３６から送信された記憶データを第２記憶グループ３０２に送信するためのものである。

【0107】

同様に、書き込み回路３０４の構造は、書き込み回路３０３の構造と同じである。ここで説明を省略する。

【0108】

本願の実施例において、図６における第１分岐（書き込み入力キャッシュ回路３０３１、書き込み制御回路３０３６、第１書き込み出力キャッシュ回路３０３３で構成される回路）、及び第２分岐（書き込み入力キャッシュ回路３０４１、書き込み制御回路３０４６、第１書き込み出力キャッシュ回路３０４３で構成される回路）により、書き込みバス３０６における記憶データを第１記憶グループ３０１に並行して書き込み、図６における第３分岐（書き込み入力キャッシュ回路３０３１、書き込み制御回路３０３６、第２書き込み出力キャッシュ回路３０３５で構成される回路）、及び第４分岐（書き込み入力キャッシュ回路３０４１、書き込み制御回路３０４６、第２書き込み出力キャッシュ回路３０４５で構成される回路）により、書き込みバス３０６における記憶データを第２記憶グループ３０２に並行して書き込むことができる。

【0109】

図６に示すように、第１分岐と第２分岐の計２本の分岐により、並行書き込みを行う。いくつかの実施例において、４本の分岐又は８本の分岐により、並行書き込みを行ってもよい。書き込み分岐の数は、書き込みバス３０６の桁数によって決定されてもよい。ここで限定しない。

【0110】

説明すべきことは、図１における書き込み制御回路１０１２、書き込み制御回路１０１５、読み取り制御回路１０２２、読み取り制御回路１０２５におけるデータの時間間隔はいずれも同じであり、例えば、５ナノ秒であり、図６における書き込み制御回路３０３６、３０４６におけるデータ間隔はいずれも図１における書き込み制御回路１０１２の半分であり、例えば、２．５ナノ秒である。

【0111】

上記図６における書き込みバス３０６、第１読み書きバス３０７、第２読み書きバス３０８のビット数（即ち、桁数）は、実際の応用シーンに応じて選択されてもよい。図１５は、本願の実施例による別のデータ処理回路の具体的な構造概略図を例示的に示す。図１５から分かるように、書き込みバス３０６が４（即ち、［３：０］）ビットである場合、第１読み書きバス３０７、第２読み書きバス３０８は、８（即ち、［７：０］）ビットであってもよい。このように、書き込みバス３０６における前後の２つの４ビットをそれぞれ、第１読み書きバス３０７の［３：０］ビットと［７：４］ビットにより、第１記憶グループ２０１に同時に書き込むことができ、又は、書き込みバス３０６における前後の２つの４ビットをそれぞれ、第２読み書きバス３０８の［３：０］ビットと［７：４］ビットにより、第２記憶グループ２０２に同時に書き込むことができる。

【0112】

図１５から更に分かるように、第１記憶グループ２０１に対して、書き込み回路３０３は、第１記憶グループ２０１に４（即ち、［３：０］）ビットを書き込むために用いられてもよく、書き込み回路３０４は、第１記憶グループ２０１に４（即ち、［７：４］）ビットを書き込むために用いられてもよい。同様に、第２記憶グループ２０２に対して、書き込み回路３０３は、第２記憶グループ２０２に４（即ち、［３：０］）ビットを書き込むために用いられてもよく、書き込み回路３０４は、第２記憶グループ２０２に４（即［７：４］）ビットを書き込むために用いられてもよい。

【0113】

図１５に２つの書き込み回路が含まれる。実際の応用において、データ処理回路は、２つ以上の書き込み回路を含んでもよく、その接続方式は、図１５６に示す接続方式と同じである。例えば、書き込みバス３０６が３６（即ち、［３５：０］）ビットである場合、第１読み書きバス３０７、第２読み書きバスは、７２（即ち、［７１：０］）ビットであってもよい。それにより、それに含まれる書き込み回路は、１８個であり、即ち、９組の図１５に示すデータ処理回路を含む。

【0114】

選択的に、図５又は図６における２つの書き込み回路３０３、３０４における第１書き込み出力キャッシュ回路３０３３、３０４３は、同じ第２制御信号を用い、２つの書き込み回路３０３、３０４における第２書き込み出力キャッシュ回路３０３５、３０４５は、同じ第３制御信号を用い、第２制御信号と第３制御信号の周波数は、いずれも、記憶データを書き込むクロック周波数の四分の一であり、第２制御信号的フォーリングエッジと第３制御信号のフォーリングエッジは交互に出現する。

【0115】

図７は、本願の実施例によるタイミング図を例示的に示す。図７は、図６のデータ処理回路に対応するタイミング図である。図７から分かるように、２つの書き込み回路３０３、３０４の書き込み入力キャッシュ回路３０３１と３０４１に用いられる制御信号の周波数は、いずれも、書き込みバス３０６により記憶データを書き込むクロック周波数の半分であり、即ち、書き込み入力キャッシュ回路３０３１のフォーリングエッジの出現周波数、書き込み入力キャッシュ回路３０４１のフォーリングエッジの出現周波数は、記憶データを書き込む周波数の半分である。なお、明らかに、書き込み入力キャッシュ回路３０３１のフォーリングエッジと書き込み入力キャッシュ回路３０４１のフォーリングエッジは交互に出現する。

【0116】

ｔ１時刻で、書き込み入力キャッシュ回路３０３１の制御信号の１つのフォーリングエッジが到達するため、書き込み制御回路３０３６は、現在受信された記憶データｄ１を出力する。ｔ２時刻で、書き込み入力キャッシュ回路３０４１の制御信号の１つのフォーリングエッジが到達するため、書き込み制御回路３０４６は、現在受信された記憶データｄ２を出力する。それと同時に、ｔ２時刻で、第１書き込み出力キャッシュ回路３０３３の制御信号の１つのフォーリングエッジが到達するため、第１書き込み出力キャッシュ回路３０３３は、書き込み制御回路３０３６から出力された記憶データｄ１を第１記憶グループ３０１に書き込む。それと同時に、ｔ２時刻で、第１書き込み出力キャッシュ回路３０４３の制御信号の１つのフォーリングエッジが到達するため、第１書き込み出力キャッシュ回路３０４３は、書き込み制御回路３０４６から出力された記憶データｄ２を第２記憶グループ３０２に書き込む。明らかに、上記プロセスにより、異なる時刻での記憶データｄ１とｄ２を同一の時刻ｔ２で第１記憶グループ３０１に書き込むことを実現させる。

【0117】

同様に、ｔ３時刻で、書き込み入力キャッシュ回路３０３１の制御信号の１つのフォーリングエッジが到達するため、書き込み制御回路３０３６は、現在受信された記憶データｄ３を出力する。ｔ４時刻で、書き込み入力キャッシュ回路３０４１の制御信号の１つのフォーリングエッジが到達するため、書き込み制御回路３０４６は、現在受信された記憶データｄ４を出力する。それと同時に、ｔ４時刻で、第２書き込み出力キャッシュ回路３０３５の制御信号の１つのフォーリングエッジが到達するため、第２書き込み出力キャッシュ回路３０３５は、書き込み制御回路３０３６から出力された記憶データｄ３を第２記憶グループ３０２に書き込む。それと同時に、ｔ４時刻で、第２書き込み出力キャッシュ回路３０４５の制御信号の１つのフォーリングエッジが到達するため、第２書き込み出力キャッシュ回路３０４５は、書き込み制御回路３０４６から出力された記憶データｄ４を第２記憶グループ３０２に書き込む。明らかに、上記プロセスにより、異なる時刻での記憶データｄ３とｄ４を同一の時刻ｔ４で第２記憶グループ３０２に書き込むことを実現させる。

【0118】

図６における書き込みバスが４ビットである場合、上記図７における記憶データｄ１、ｄ２、ｄ３及びｄ４はいずれも４ビットであってもよく、ｄ１は、第１記憶グループ３０１に書き込まれる［３：０］ビットであり、ｄ２は、第１記憶グループ３０１に書き込まれる［７：４］ビットであり、ｄ３は、第２記憶グループ３０２に書き込まれる［３：０］ビットであり、ｄ４は、第２記憶グループ３０２に書き込まれる［７：４］ビットである。

【0119】

選択的に、図６を参照すると、２つの書き込み回路３０３、３０４における書き込み制御回路３０３６、３０４６に用いられる制御信号の周波数は、書き込み入力キャッシュ回路３０３１、３０４１に用いられる制御信号の周波数と同じである。このように、書き込み入力キャッシュ回路３０３１、３０４１から送信された記憶データを同期して受信し、記憶データの紛失を避けることができる。

【0120】

選択的に、そのうちの１つの書き込み回路における第１書き込み出力キャッシュ回路と第２書き込み出力キャッシュ回路は、いずれもフルフルラッチを用い、別の１つの書き込み回路における第１書き込み出力キャッシュ回路と第２書き込み出力キャッシュ回路は、いずれもハーフラッチを用いる。書き込み回路における書き込み制御回路は、列アドレスストロボ間の時間遅延によりデータの書き込みを制御し、列アドレスストロボ間の時間遅延は、４つのクロック周期を含む。

【0121】

ここで、ラッチ（Ｌａｔｃｈ）は、パルスレベル、ライジングエッジ又はフォーリングエッジに対する感度が高い記憶ユニット回路であり、データのキャッシュリングに用いられる。本願の実施例において、書き込み入力キャッシュ回路、第１書き込み出力キャッシュ回路、第２書き込み出力キャッシュ回路、第１読み取り入力キャッシュ回路、第２読み取り入力キャッシュ回路、読み取り出力キャッシュ回路はいずれもラッチである。

【0122】

本願の実施例において、書き込み回路について、書き込みバス３０６における記憶データは、時間的にはシリアルなものであり、シリアルな記憶データを第１記憶グループ３０１に同時に書き込むか又は第２記憶グループ３０２に同時に書き込むために、先に、記憶データを受信する書き込み回路は、後に記憶データを受信する書き込み回路を待つ必要がある。それにより、先に記憶データを受信する書き込み回路における第１書き込み出力キャッシュ回路、第２書き込み出力キャッシュ回路は、フルラッチを用いてもよく、後に記憶データを受信する書き込み回路における第１書き込み出力キャッシュ回路、第２書き込み出力キャッシュ回路は、ハーフラッチを用いてもよい。フルラッチによる記憶データのキャッシュリング時間長がハーフラッチによる記憶データのキャッシュリング時間長よりも長いため、記憶データを受信する時刻が異なる２つの書き込み回路は、記憶データを同時に書き込むことができ、シリアル方式のデータ書き込みプロセスから並列方式のデータ書き込みプロセスへの変換を実現させる。

【0123】

図１２、図１３は、本願の実施例によるハーフラッチとフルラッチの回路構造概略図を例示的に示す。図１２と図１３に示すように、フルラッチは、２つのハーフラッチを直列接続することで得られたものであり、Ｄは、データ入力ポートであり、ＣＫとＣＫＢは、互いに補い合うクロックポートであり、ＱとＱＢは、データ出力ポートである。

【0124】

選択的に、第１読み書きバスと前記第２読み書きバスは、交差するように配列される。

【0125】

選択的に、第１読み書きバスは、複数のビットの第１サブバスを含み、前記第２読み書きバスは、複数のビットの第２サブバスを含み、同一のビットに対応する前記第１サブバスと前記第２サブバスは、同一の高さに延伸した後、それぞれ、前記第１記憶グループ、前記第２記憶グループに接続される。

【0126】

選択的に、２つの書き込み回路は、第１直線上に並列に配置され、前記第１記憶グループと前記第２記憶グループは、第２直線上に並列に配置され、前記第１直線は、前記第２直線に平行である。

【0127】

説明すべきことは、第１直線と第２直線が互いに平行であるが、重なり合わない。このように、書き込み回路と第１記憶グループとの回線接続、書き込み回路と第２記憶グループとの回線接続を容易にすることができる。

【0128】

選択的に、２つの前記書き込み回路の位置する第１領域、前記第１記憶グループと前記第２記憶グループの位置する第２領域は、第３直線上に並列に配置され、前記第３直線は、前記第１直線に垂直である。

【0129】

選択的に、前記第１記憶グループと前記第２記憶グループによるデータ書き込み時刻は、異なり、前記第１記憶グループと前記第２記憶グループのデータ書き込み論理は同じである。このように、衝突が存在しない場合、データ書き込みロンロが同じである第１記憶グループと第２記憶グループの書き込み回路を統合してもよい。

【0130】

図８から図１１は、本願の実施例による４種のメモリの構造概略図を例示的に示す。図８から図１１に示すように、２つのデータ処理回路における各書き込み回路は、同一の書き込みバスに接続され、読み取り回路を有する２つのデータ処理回路について、２つのデータ処理回路における各読み取り回路は、同一の読み取りバスに接続される。

【0131】

図８又は図９に示すように、１つのデータ処理回路４０１は、第１記憶グループＢＧ０と、第２記憶グループＢＧ１と、書き込み回路２０３と、読み取り回路２０４と、を含み、別の１つのデータ処理回路４０２は、第１記憶グループＢＧ２と、第２記憶グループＢＧ３と、書き込み回路２０９と、読み取り回路２１０と、を含む。図８における２つのデータ処理回路４０１と４０２は、図２に示すデータ処理回路の構造と同じであり、図９における２つのデータ処理回路４０１と４０２は、図３に示すデータ処理回路の構造と同じでる。

【0132】

無論、図２におけるデータ処理回路と図３におけるデータ処理回路で、１つのメモリを構成することができる。即ち、メモリに、１つの図２に示すデータ処理回路と、１つの図３に示すデータ処理回路と、が含まれる。

【0133】

図１０又は図１１に示すように、１つのデータ処理回路４０１は、第１記憶グループＢＧ０と、第２記憶グループＢＧ１と、書き込み回路３０３と、書き込み回路３０４と、を含み、別のデータ処理回路４０２は、第１記憶グループＢＧ２と、第２記憶グループＢＧ３と、書き込み回路３０９と、書き込み回路３１０と、を含む。図１０における２つのデータ処理回路４０１と４０２は、図５に示すデータ処理回路の構造と同じであり、図１１における２つのデータ処理回路４０１と４０２は、図６に示すデータ処理回路の構造と同じである。

【0134】

無論、図５におけるデータ処理回路と図６におけるデータ処理回路で、１つのメモリを構成することができる。即ち、メモリに、１つの図５に示すデータ処理回路と、１つの図６に示すデータ処理回路とが含まれる。

【0135】

選択的に、上記メモリは、ダブルデータレートダイナミックランダムアクセスメモリ（ＤＤＲ ＤＲＡＭ）である。

【0136】

選択的に、２つのデータ処理回路における書き込み回路は、中心領域に位置し、そのうちの１つの前記データ処理回路における前記第１記憶グループと前記第２記憶グループは、前記中心領域の片側に位置し、別の１つの前記データ処理回路における前記第１記憶グループと前記第２記憶グループは、前記中心領域の他方側に位置する。

【0137】

同様に、２つのデータ処理回路における読み取り回路は、中心領域に位置し、そのうちの１つの前記データ処理回路における前記第１記憶グループと前記第２記憶グループは、前記中心領域の片側に位置し、別の１つの前記データ処理回路における前記第１記憶グループと前記第２記憶グループは、前記中心領域の他方側に位置する。

【0138】

図８又は図９に示すように、書き込み回路２０３、２０９、読み取り回路２０４、２１０は、中心領域２００に位置し、データ処理回路４０１における第１記憶グループＢＧ０と第２記憶グループＢＧ１は、中心領域２００の上側に位置し、データ処理回路４０２における第１記憶グループＢＧ２と第２記憶グループＢＧ３は、中心領域２００の下側に位置する。

【0139】

図１０又は１１に示すように、書き込み回路３０３、３０４、３０９、３１０は、中心領域３００に位置し、データ処理回路４０１における第１記憶グループＢＧ０と第２記憶グループＢＧ１は、中心領域３００の上側に位置し、データ処理回路４０２における第１記憶グループＢＧ２と第２記憶グループＢＧ３は、中心領域３００の下側に位置する。このように、記憶グループと読み取り回路、書き込み回路との回線接続を容易にする。

【0140】

本願の実施例において、上記メモリを含む電子機器を更に提供する。

【0141】

最後に説明すべきことは、以上の各実施例は、本願の技術案を説明するためのものだけであり、それを限定するためのものではない。前記各実施例を参照しながら、本願の実施例を詳しく説明したが、当業者であれば理解できるように、依然として、前記各実施例に記載の技術案に対して修正を行うことができ、又は、その一部又は全ての技術的特徴に対して等価代替を行うこともでき、これらの修正又は等価代替は、関連技術案の本質を本願の各実施例の技術案の範囲から逸脱させるものではない。

【0142】

説明しやすくするために、具体的な実施形態を結び付けながら、上述したように説明した。しかしながら、上記例示的な検討は、網羅的なものを意図するものではなく、又は、実施形態を上記開示の具体的な形式に限定するものではない。上記教示によれば、種々の修正と変形を得ることができる。上記実施形態の選択と記述は、原理及び実際の応用をより良く解釈するためのものであり、それにより、当業者に、前記実施形態及び具体的な使用に適した種々の異なる変形の実施形態をより良く使用させる。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】