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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-11-27
(45)【発行日】2023-12-05
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 21/60 20060101AFI20231128BHJP
H01L 23/50 20060101ALI20231128BHJP
【ＦＩ】
H01L21/60 311S
H01L21/60 301N
H01L23/50 M
【請求項の数】
8
(21)【出願番号】P 2019236007
(22)【出願日】2019-12-26
(65)【公開番号】P2021106190
(43)【公開日】2021-07-26
【審査請求日】2022-12-15
(73)【特許権者】
【識別番号】515277942
【氏名又は名称】株式会社ノベルクリスタルテクノロジー
(73)【特許権者】
【識別番号】390005223
【氏名又は名称】株式会社タムラ製作所
(74)【代理人】
【識別番号】110002583
【氏名又は名称】弁理士法人平田国際特許事務所
(72)【発明者】
【氏名】町田 信夫
(72)【発明者】
【氏名】佐々木 公平
【審査官】小池 英敏
(56)【参考文献】
【文献】特開２０１７－０４５９６９（ＪＰ，Ａ）
【文献】特開２０１８－０７８１７７（ＪＰ，Ａ）
【文献】欧州特許出願公開第０２８５１９４６（ＥＰ，Ａ１）
【文献】米国特許出願公開第２０１８／０１１４７４４（ＵＳ，Ａ１）
【文献】特開２００４－２１４３６８（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２１／６０
Ｈ０１Ｌ ２３／５０
Ｈ０１Ｌ ２３／３４
Ｈ０１Ｌ ２９／４１
(57)【特許請求の範囲】
【請求項1】
表面に凸部を有するリードフレームと、Ｇａ２Ｏ３系半導体からなる基板と、前記基板に積層されたＧａ２Ｏ３系半導体からなるエピタキシャル層と、前記基板の前記エピタキシャル層と反対側の面に接続された第１の電極と、前記エピタキシャル層の前記基板と反対側の面に接続され、外周部にフィールドプレート部を有する第２の電極とを有する、前記リードフレーム上にフェイスダウン実装された半導体素子と、
を備え、
前記半導体素子が前記凸部上に固定され、
前記エピタキシャル層の前記フィールドプレート部の外側に位置する外周部が、前記リードフレームの前記凸部が設けられていない部分である平坦部の直上に位置する、
半導体装置。
【請求項2】
前記第２の電極が導電性接着材を介して前記凸部に電気的に接続され、前記導電性接着材が前記平坦部上の前記外周部の直下に位置する場合、前記外周部と前記外周部の直下に位置する前記導電性接着材との間隔が３μｍ以上であり、前記導電性接着材が前記平坦部上の前記外周部の直下に位置しない場合、前記外周部と前記平坦部との間隔が３μｍ以上である、
請求項１に記載の半導体装置。
【請求項3】
前記凸部と前記平坦部が一体である、請求項１又は２に記載の半導体装置。
【請求項4】
前記リードフレームが、前記凸部の裏側に凹部を有する、請求項３に記載の半導体装置。
【請求項5】
前記凸部と前記平坦部が電気的に接続された別体である、請求項１又は２に記載の半導体装置。
【請求項6】
前記基板が、前記エピタキシャル層と反対側の面に凹部を有し、前記凹部の底面上の前記第１の電極にボンディングワイヤーが接続された、
請求項１から５のいずれか１項に記載の半導体装置。
【請求項7】
リードフレームと、Ｇａ２Ｏ３系半導体からなる基板と、前記基板上のＧａ２Ｏ３系半導体からなるエピタキシャル層と、前記基板側に接続された第１の電極と、前記エピタキシャル層側に接続された第２の電極とを有する半導体素子と、
を備え、
前記半導体素子が、前記リードフレーム上にフェイスダウン実装され、
前記エピタキシャル層と前記リードフレームとの間隔が、３μｍ以上であり、
前記基板が、前記エピタキシャル層と反対側の面に凹部を有し、
前記凹部の底面上の前記第１の電極にボンディングワイヤーが接続された、
半導体装置。
【請求項8】
リードフレームと、Ｇａ２Ｏ３系半導体からなる基板と、前記基板上のＧａ２Ｏ３系半導体からなるエピタキシャル層と、前記基板側に接続された第１の電極と、前記エピタキシャル層側に接続された第２の電極とを有する半導体素子と、
前記第２の電極の外周部と側面を覆う絶縁体と、
を備え、
前記半導体素子が、前記リードフレーム上に前記絶縁体に支えられてフェイスダウン実装され、
前記第２の電極が導電性接着材を介して前記リードフレームに電気的に接続され、
前記エピタキシャル層と前記リードフレームとの間隔が、３μｍ以上である、
半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関する。
【背景技術】
【0002】
従来、縦型のショットキーバリアダイオードがリードフレーム上に接続された半導体パッケージが知られている（例えば、特許文献１参照）。
【0003】
特許文献１に記載のショットキーバリアダイオードは、ＳｉＣ半導体基板と、その上に形成されたＳｉＣエピタキシャル層を有し、ＳｉＣ半導体基板側に設けられた電極が導電接合材を介してリードフレームのパッド部に接続され、ＳｉＣエピタキシャル層側に設けられた電極が導線を介してリードフレームの端子に接続されている。
【先行技術文献】
【特許文献】
【0004】
【文献】特許第６５６３０９３号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
特許文献１によれば、ＧａＮやＧａ２Ｏ３などのＳｉＣとは異なる半導体材料を用いてもよいとされている。しかしながら、ショットキーバリアダイオードの基板がＧａ２Ｏ３などの熱伝導度の低い材料からなる場合、ショットキーバリアダイオードの動作時にエピタキシャル層で発生した熱をリードフレームに効率的に伝えることができないため、放熱性が悪く、ショットキーバリアダイオードの動作に悪影響を及ぼす。
【0006】
本発明の目的は、基板及びエピタキシャル層の材料にＧａ２Ｏ３系半導体を用いた縦型の半導体素子がリードフレームに実装された半導体装置であって、半導体装置からリードフレームへ効率的に熱を逃がすことのできる半導体装置を提供することにある。
【課題を解決するための手段】
【0007】
本発明の一態様は、上記目的を達成するために、下記［１］～［８］の半導体装置を提供する。
【0008】
［１］表面に凸部を有するリードフレームと、Ｇａ２Ｏ３系半導体からなる基板と、前記基板に積層されたＧａ２Ｏ３系半導体からなるエピタキシャル層と、前記基板の前記エピタキシャル層と反対側の面に接続された第１の電極と、前記エピタキシャル層の前記基板と反対側の面に接続され、外周部にフィールドプレート部を有する第２の電極とを有する、前記リードフレーム上にフェイスダウン実装された半導体素子と、を備え、前記半導体素子が前記凸部上に固定され、前記エピタキシャル層の前記フィールドプレート部の外側に位置する外周部が、前記リードフレームの前記凸部が設けられていない部分である平坦部の直上に位置する、半導体装置。
［２］前記第２の電極が導電性接着材を介して前記凸部に電気的に接続され、前記導電性接着材が前記平坦部上の前記外周部の直下に位置する場合、前記外周部と前記外周部の直下に位置する前記導電性接着材との間隔が３μｍ以上であり、前記導電性接着材が前記平坦部上の前記外周部の直下に位置しない場合、前記外周部と前記平坦部との間隔が３μｍ以上である、上記［１］に記載の半導体装置。
［３］前記凸部と前記平坦部が一体である、上記［１］又は［２］に記載の半導体装置。
［４］前記リードフレームが、前記凸部の裏側に凹部を有する、上記［３］に記載の半導体装置。
［５］前記凸部と前記平坦部が電気的に接続された別体である、上記［１］又は［２］に記載の半導体装置。
［６］前記基板が、前記エピタキシャル層と反対側の面に凹部を有し、前記凹部の底面上の前記第１の電極にボンディングワイヤーが接続された、上記［１］～［５］のいずれか１項に記載の半導体装置。
［７］リードフレームと、Ｇａ ２ Ｏ ３ 系半導体からなる基板と、前記基板上のＧａ ２ Ｏ ３ 系半導体からなるエピタキシャル層と、前記基板側に接続された第１の電極と、前記エピタキシャル層側に接続された第２の電極とを有する半導体素子と、を備え、前記半導体素子が、前記リードフレーム上にフェイスダウン実装され、前記エピタキシャル層と前記リードフレームとの間隔が、３μｍ以上であり、前記基板が、前記エピタキシャル層と反対側の面に凹部を有し、前記凹部の底面上の前記第１の電極にボンディングワイヤーが接続された、半導体装置。
［８］リードフレームと、Ｇａ ２ Ｏ ３ 系半導体からなる基板と、前記基板上のＧａ ２ Ｏ ３ 系半導体からなるエピタキシャル層と、前記基板側に接続された第１の電極と、前記エピタキシャル層側に接続された第２の電極とを有する半導体素子と、前記第２の電極の外周部と側面を覆う絶縁体と、を備え、前記半導体素子が、前記リードフレーム上に前記絶縁体に支えられてフェイスダウン実装され、前記第２の電極が導電性接着材を介して前記リードフレームに電気的に接続され、前記エピタキシャル層と前記リードフレームとの間隔が、３μｍ以上である、半導体装置。
［２］前記第２の電極が導電性接着材を介して前記凸部に電気的に接続され、前記導電性接着材が前記平坦部上の前記外周部の直下に位置する場合、前記外周部と前記外周部の直下に位置する前記導電性接着材との間隔が３μｍ以上であり、前記導電性接着材が前記平坦部上の前記外周部の直下に位置しない場合、前記外周部と前記平坦部との間隔が３μｍ以上である、上記［１］に記載の半導体装置。
［３］前記凸部と前記平坦部が一体である、上記［１］又は［２］に記載の半導体装置。
［４］前記リードフレームが、前記凸部の裏側に凹部を有する、上記［３］に記載の半導体装置。
［５］前記凸部と前記平坦部が電気的に接続された別体である、上記［１］又は［２］に記載の半導体装置。
［６］前記基板が、前記エピタキシャル層と反対側の面に凹部を有し、前記凹部の底面上の前記第１の電極にボンディングワイヤーが接続された、上記［１］～［５］のいずれか１項に記載の半導体装置。
［７］リードフレームと、Ｇａ ２ Ｏ ３ 系半導体からなる基板と、前記基板上のＧａ ２ Ｏ ３ 系半導体からなるエピタキシャル層と、前記基板側に接続された第１の電極と、前記エピタキシャル層側に接続された第２の電極とを有する半導体素子と、を備え、前記半導体素子が、前記リードフレーム上にフェイスダウン実装され、前記エピタキシャル層と前記リードフレームとの間隔が、３μｍ以上であり、前記基板が、前記エピタキシャル層と反対側の面に凹部を有し、前記凹部の底面上の前記第１の電極にボンディングワイヤーが接続された、半導体装置。
［８］リードフレームと、Ｇａ ２ Ｏ ３ 系半導体からなる基板と、前記基板上のＧａ ２ Ｏ ３ 系半導体からなるエピタキシャル層と、前記基板側に接続された第１の電極と、前記エピタキシャル層側に接続された第２の電極とを有する半導体素子と、前記第２の電極の外周部と側面を覆う絶縁体と、を備え、前記半導体素子が、前記リードフレーム上に前記絶縁体に支えられてフェイスダウン実装され、前記第２の電極が導電性接着材を介して前記リードフレームに電気的に接続され、前記エピタキシャル層と前記リードフレームとの間隔が、３μｍ以上である、半導体装置。
【発明の効果】
【0009】
本発明によれば、基板及びエピタキシャル層の材料にＧａ２Ｏ３系半導体を用いた縦型の半導体素子がリードフレームに実装された半導体装置であって、半導体装置からリードフレームへ効率的に熱を逃がすことのできる半導体装置を提供することができる。
【図面の簡単な説明】
【0010】
【発明を実施するための形態】
【0011】
〔第１の実施の形態〕
本発明の第１の実施の形態では、縦型の半導体素子としてショットキーバリアダイオード（ＳＢＤ）を用いる。
本発明の第１の実施の形態では、縦型の半導体素子としてショットキーバリアダイオード（ＳＢＤ）を用いる。
【0012】
（半導体装置の構造）
図１（ａ）、（ｂ）は、第１の実施の形態に係る半導体装置１の垂直断面図である。半導体装置１は、リードフレーム２０と、リードフレーム２０上にフェイスダウン実装されたＳＢＤ１０とを備える。ＳＢＤ１０は、導電性接着材３０によりリードフレーム２０に固定され、かつ、電気的に接続されている。
図１（ａ）、（ｂ）は、第１の実施の形態に係る半導体装置１の垂直断面図である。半導体装置１は、リードフレーム２０と、リードフレーム２０上にフェイスダウン実装されたＳＢＤ１０とを備える。ＳＢＤ１０は、導電性接着材３０によりリードフレーム２０に固定され、かつ、電気的に接続されている。
【0013】
【0014】
以下、ＳＢＤ１０の各部材についての上下方向は、ＳＢＤ１０の実装状態における上下方向を意味する。例えば、各部材の下面はリードフレーム２０側の面であり、上面はリードフレーム２０と反対側の面である。
【0015】
リードフレーム２０は、その表面に凸部２００を有する。リードフレーム２０の凸部２００の周りの凸部２００が設けられていない平坦な部分を平坦部２０１とする。半導体装置１のリードフレーム２０においては、凸部２００と平坦部２０１が一体である。リードフレーム２０は、銅、銅系合金などの導電体からなる。
【0016】
ＳＢＤ１０は、基板１１と、基板１１に積層されたエピタキシャル層１２と、基板１１の上面（エピタキシャル層１２と反対側の面）に接続されたカソード電極１３と、エピタキシャル層１２の下面（基板１１と反対側の面）に接続されたアノード電極１４とを有する。アノード電極１４は導電性接着材３０を介してリードフレーム２０の凸部２００に接続され、カソード電極１３はＡｌなどからなるボンディングワイヤー２１を介してリードフレーム２０のアノード電極１４と電気的に絶縁された部分に接続される。
【0017】
ＳＢＤ１０においては、アノード電極１４とカソード電極１３との間に順方向バイアスを印加することにより、アノード電極１４とエピタキシャル層１２との界面のショットキー障壁が低下し、アノード電極１４からカソード電極１３へ電流が流れる。一方、アノード電極１４とカソード電極１３との間に逆方向バイアスを印加したときは、アノード電極１４とエピタキシャル層１２との界面のショットキー障壁が高くなり、電流は流れない。
【0018】
基板１１及びエピタキシャル層１２は、Ｇａ２Ｏ３系半導体からなり、ｎ型ドーパントを含む。このｎ型ドーパントは、Ｓｉ、Ｓｎ等のＩＶ族元素であることが好ましい。基板１１のｎ型ドーパントの濃度は、通常、エピタキシャル層１２のｎ型ドーパントの濃度よりも高い。
【0019】
ここで、Ｇａ２Ｏ３系半導体は、Ｇａ２Ｏ３、又は、Ａｌ、Ｉｎ等の置換型不純物を含むＧａ２Ｏ３である。Ｇａ２Ｏ３系半導体は単結晶であることが好ましい。また、Ｇａ２Ｏ３系半導体はβ型の結晶であることが好ましい。
【0020】
以下の表１を用いて、β型のＧａ２Ｏ３（β－Ｇａ２Ｏ３）の特性を他の半導体の特性と比較して説明する。
【0021】
【表1】
【0022】
表１に示されるように、Ｇａ２Ｏ３はＳｉ、ＧａＡｓ、ＧａＮ、ＳｉＣと比べてバンドギャップが大きく、半導体素子の材料として用いたときに優れた耐圧が得られることがわかる。一方で、Ｇａ２Ｏ３は熱伝導度が低く、半導体素子の材料として用いたときに放熱性が悪いという問題がある。
【0023】
このため、本実施の形態に係る半導体装置１においては、ＳＢＤ１０をフェイスダウン実装して、エピタキシャル層１２で生じた熱を厚みのある基板１１を介さずにリードフレーム２０へ逃がせるようにしている。
【0024】
図２（ａ）、（ｂ）は、ＳＢＤ１０をフェイスダウン実装した場合とフェイスアップ実装した場合の放熱性の違いを評価するために参考例として製造した半導体装置９ａ、９ｂの垂直断面図である。半導体装置９ａにおいてはリードフレーム９０上にＳＢＤ１０がフェイスダウン実装されており、半導体装置９ｂにおいてはリードフレーム９０上にＳＢＤ１０がフェイスアップ実装されている。
【0025】
図３は、半導体装置９ａ、９ｂの熱抵抗測定結果を示すグラフである。図３は、半導体装置９ａの方が半導体装置９ｂよりも熱容量の大きさに対する熱抵抗の大きさが格段に小さく、ＳＢＤ１０がフェイスダウン実装された半導体装置９ａの方が放熱性に優れていることを示している。
【0026】
また、Ｇａ２Ｏ３系半導体のバンドギャップが大きいために、Ｇａ２Ｏ３系半導体からなるエピタキシャル層１２の内部の電界強度は、他の半導体からなるエピタキシャル層と比較して大きい。このため、本実施の形態に係る半導体装置１においては、ＳＢＤ１０のアノード電極１４にフィールドプレート部１４０を設けることにより、特に電界の集中しやすいアノード電極１４の端部周辺の電界を分散させて、耐圧の低下を抑えている。
【0027】
ここで、ＳＢＤ１０のアノード電極１４のフィールドプレート部１４０は、アノード電極１４の外周部の絶縁膜１５に乗り上げた部分であり、フィールドプレート部１４０の長さＬは、例えば、３～６０μｍである。絶縁膜１５は、エピタキシャル層１２の下面上のアノード電極１４の周りに設けられたＳｉＯ２などからなる絶縁膜であり、フィールドプレート部１４０とエピタキシャル層１２との間には絶縁膜１５が存在する。絶縁膜１５の厚さは、例えば、１００～１００００ｎｍである。フィールドプレート部１４０の外周部と側面は、ポリイミド、プラズマＳｉＮあるいはプラズマＳｉＯなどからなる絶縁体１６に覆われている。
【0028】
しかしながら、ＳＢＤ１０に逆バイアス電圧を印加したときには、エピタキシャル層１２の下方に位置する導電性接着材３０やリードフレーム２０から生じる電界によりエピタキシャル層１２の表面に電荷が集まり（電界効果）、エピタキシャル層１２と導電性接着材３０やリードフレーム２０との距離が近すぎると、ＳＢＤ１０の耐圧に影響を及ぼすほどエピタキシャル層１２の表面の電界強度が高くなる。
【0029】
このため、本実施の形態に係る半導体装置１においては、ＳＢＤ１０がリードフレーム２０の凸部２００上に乗り上げるように固定され、エピタキシャル層１２のフィールドプレート部１４０の外側に位置する外周部１２０が、リードフレーム２０の凸部２００が設けられていない部分である平坦部２０１の直上に位置する。これによって、外周部１２０と導電性接着材３０やリードフレーム２０との距離を大きくして、電界効果によるＳＢＤ１０の耐圧の低下を抑えている。
【0030】
ここで、図１（ａ）に示されるように、外周部１２０の直下の平坦部２０１上に導電性接着材３０が存在する場合の、外周部１２０とその直下に位置する導電性接着材３０との間隔をＤ１とし、図１（ｂ）に示されるように、外周部１２０の直下に導電性接着材３０が存在しない場合の、外周部１２０と平坦部２０１との間隔をＤ２とする。電界効果によるＳＢＤ１０の耐圧の低下をより効果的に抑えるためには、これらの間隔Ｄ１と間隔Ｄ２は、いずれも３μｍ以上であることが好ましい。
【0031】
基板１１の厚さは、例えば、３０～７００μｍである。また、エピタキシャル層１２の厚さは、例えば、０．４～５０μｍである。
【0032】
カソード電極１３は、ＴｉなどのＧａ２Ｏ３系半導体とオーミック接合を形成可能な金属からなる。カソード電極１３は、異なる金属膜を積層した多層構造、例えば、Ｔｉ／Ｎｉ／Ａｕ又はＴｉ／Ａｌ、を有してもよい。多層構造を有する場合、基板１１と接触する層がＧａ２Ｏ３系半導体とオーミック接合を形成可能な金属からなる。
【0033】
アノード電極１４は、Ｍｏ、Ｐｔ、Ｎｉなどの金属からなる。アノード電極１４は、異なる金属膜を積層した多層構造、例えば、Ｍｏ／Ａｌ、Ｐｔ／Ａｕ、Ｎｉ／Ａｕ、Ｎｉ／Ｔｉ／Ａｕ又はＰｔ／Ａｌなど、を有してもよい。また、導電性接着材３１がはんだであるなどの場合、Ｍｏ／Ａｌ、Ｐｔ／Ａｕ、Ｎｉ／Ａｕ、Ｎｉ／Ｔｉ／Ａｕ又はＰｔ／Ａｌの上層にＴＩ／Ｎｉ／Ａｕなどを積層することが好ましい。
【0034】
導電性接着材３０としては、例えば、ナノ銀ペーストや、はんだ（例えばＡｕ－Ｓｎ低融点はんだ）などが用いられる。特に、高温環境下における信頼性に優れるナノ銀ペーストが導電性接着材３０として好ましい。なお、導電性接着材３０はアノード電極１４に接続されるが、フィールドプレート部１４０には接触しなくてもよい。すなわち、導電性接着材３０とフィールドプレート部１４０の間に隙間が存在してもよい。また、凸部２００の側部は導電性接着材３０に接していなくてもよい。すなわち、凸部２００をアノード電極１４に電気的に接続させるために、凸部２００の上部が導電性接着材３０に接していればよい。
【0035】
図４（ａ）、（ｂ）は、ＳＢＤ１０が封止されたパッケージである半導体装置１の全体構成の一例を示す斜視図である。図４（ｂ）は、後述するモールド樹脂２２の図示を省略した図である。この例においては、リードフレーム２０は、パッド部２０ａと、パッド部２０ａと電気的に接続された端子部２０ｂと、パッド部２０ａと絶縁された端子部２０ｃとを有する。
【0036】
ＳＢＤ１０のアノード電極１４はパッド部２０ａに接続され、ボンディングワイヤー２１は端子部２０ｃに接続されている。また、ＳＢＤ１０が実装されたパッド部２０ａと、端子部２０ｂ、２０ｃのパッド部２０ａ側の端部は、モールド樹脂２２により封止されている。
【0037】
図５は、第１の実施の形態に係る半導体装置１の変形例である半導体装置２の垂直断面図である。半導体装置２においては、リードフレーム２０の凸部２００がプレス加工により形成される。このため、リードフレーム２０は、凸部２００の裏側に凹部２０２を有する。
【0038】
〔第２の実施の形態〕
本発明の第２の実施の形態は、リードフレームの構成において第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、説明を省略又は簡略化する場合がある。
本発明の第２の実施の形態は、リードフレームの構成において第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、説明を省略又は簡略化する場合がある。
【0039】
（半導体装置の構造）
図６は、第２の実施の形態に係る半導体装置３の垂直断面図である。半導体装置３は、リードフレーム４０と、リードフレーム４０上にフェイスダウン実装されたＳＢＤ１０とを備える。ＳＢＤ１０は、導電性接着材３０によりリードフレーム４０に固定され、かつ、電気的に接続されている。
図６は、第２の実施の形態に係る半導体装置３の垂直断面図である。半導体装置３は、リードフレーム４０と、リードフレーム４０上にフェイスダウン実装されたＳＢＤ１０とを備える。ＳＢＤ１０は、導電性接着材３０によりリードフレーム４０に固定され、かつ、電気的に接続されている。
【0040】
半導体装置３においては、リードフレーム４０が導電体４１を凸部として有する。導電体４１は、平坦部であるリードフレーム４１の本体４００とは別体であり、導電性接着材３０により本体４００に固定され、かつ電気的に接続されている。
【0041】
導電体４１は、導電性接着材３０よりも熱伝導度の高いＣｕなどの材料からなり、典型的には板状の形状を有する。また、リードフレーム４０の本体４００は、第１の実施の形態に係るリードフレーム２０と同様の材料からなる。
【0042】
なお、導電性接着材３０はアノード電極１４に接続されるが、フィールドプレート部１４０には接触しなくてもよい。すなわち、導電性接着材３０とフィールドプレート部１４０の間に隙間が存在してもよい。また、導電体４１の側部は導電性接着材３０に接していなくてもよい。すなわち、導電体４１をアノード電極１４及びリードフレーム４０に電気的に接続させるために、導電体４１の上部と下部が導電性接着材３０に接していればよい。
【0043】
図７（ａ）～（ｃ）は、第２の実施の形態に係るＳＢＤ１０のリードフレーム４０への実装工程の一例を表す垂直断面図である。
【0044】
まず、図７（ａ）に示されるように、導電性接着材３０ａにより導電体４１をリードフレーム４０の本体４００に接続する。ここで、導電性接着材３０ａは導電性接着材３０の一部であり、導電体４１を本体４００に接続するために用いられる。
【0045】
次に、図７（ｂ）に示されるように、導電性接着材３０ｂにより導電体４１の表面を覆う。ここで、導電性接着材３０ｂは導電性接着材３０の一部であり、ＳＢＤ１０をリードフレーム４０に接続するために用いられる。
【0046】
次に、図７（ｃ）に示されるように、導電体４１を凸部とするリードフレーム４０にＳＢＤ１０を接続する。なお、導電体４１の本体４００への接続方法及びＳＢＤ１０のリードフレーム４０への接続方法は図７（ａ）～（ｃ）に示す方法に限られず、導電性接着材３０を導電性接着材３０ａと導電性接着材３０ｂに分けて形成する方法も一例に過ぎない。例えば、最初に導電体４１を導電性接着材などを用いてアノード電極１４に接着し、その後、導電体４１が接着されたＳＢＤ１０をリードフレーム４０に導電性接着材などを用いて接着してもよい。
【0047】
〔第３の実施の形態〕
本発明の第３の実施の形態は、リードフレームに凸部を設けずにエピタキシャル層とリードフレームとの間隔を広げている点において第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、説明を省略又は簡略化する場合がある。
本発明の第３の実施の形態は、リードフレームに凸部を設けずにエピタキシャル層とリードフレームとの間隔を広げている点において第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、説明を省略又は簡略化する場合がある。
【0048】
（半導体装置の構造）
図８は、第３の実施の形態に係る半導体装置４の垂直断面図である。半導体装置４は、リードフレーム５０と、リードフレーム５０上にフェイスダウン実装されたＳＢＤ１０とを備える。ＳＢＤ１０は、導電性接着材３０によりリードフレーム５０に固定され、かつ、電気的に接続されている。
図８は、第３の実施の形態に係る半導体装置４の垂直断面図である。半導体装置４は、リードフレーム５０と、リードフレーム５０上にフェイスダウン実装されたＳＢＤ１０とを備える。ＳＢＤ１０は、導電性接着材３０によりリードフレーム５０に固定され、かつ、電気的に接続されている。
【0049】
半導体装置４においては、ＳＢＤ１０がリードフレーム５０の平坦部に接続され、ＳＢＤ１０とリードフレーム５０を電気的に接続する導電性接着材３０の厚さを増すことにより、外周部１２０とリードフレーム５０との間隔Ｄ２を広げている。第１の実施の形態に係る半導体装置１と同様に、間隔Ｄ２は３μｍ以上であることが好ましい。
【0050】
図８に示されるように、絶縁体１６の厚さを増して絶縁体１６によりＳＢＤ１０を支えることにより、リードフレーム５０上でのＳＢＤ１０の安定性を確保しつつ導電性接着材３０を厚くして、距離Ｄ２を広げることができる。この場合、絶縁膜１５の厚さと絶縁体１６の厚さの合計が距離Ｄ２とほぼ等しい。
【0051】
なお、導電性接着材３０はアノード電極１４に接続されるが、フィールドプレート部１４０には接触しなくてもよい。すなわち、導電性接着材３０とフィールドプレート部１４０の間に隙間が存在してもよい。
【0052】
〔第４の実施の形態〕
本発明の第４の実施の形態は、基板の上面に凹部が設けられている点において第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、説明を省略又は簡略化する場合がある。
本発明の第４の実施の形態は、基板の上面に凹部が設けられている点において第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、説明を省略又は簡略化する場合がある。
【0053】
（半導体装置の構造）
図９は、第４の実施の形態に係る半導体装置５の垂直断面図である。半導体装置５は、リードフレーム２０と、リードフレーム２０上にフェイスダウン実装されたＳＢＤ１０ａとを備える。ＳＢＤ１０ａは、導電性接着材３０によりリードフレーム２０に固定され、かつ、電気的に接続されている。
図９は、第４の実施の形態に係る半導体装置５の垂直断面図である。半導体装置５は、リードフレーム２０と、リードフレーム２０上にフェイスダウン実装されたＳＢＤ１０ａとを備える。ＳＢＤ１０ａは、導電性接着材３０によりリードフレーム２０に固定され、かつ、電気的に接続されている。
【0054】
半導体装置５においては、基板１１ａの上面（エピタキシャル層１２と反対側の面）に凹部１１０が形成され、凹部１１０の内面を含む基板１１ａの上面上にカソード電極１３ａが形成され、凹部１１０の底面上のカソード電極１３ａにボンディングワイヤー２１が接続されている。
【0055】
基板１１ａにおいては、凹部１１０が設けられることにより、エピタキシャル層１２とカソード電極１３ａとの距離が狭まり、エピタキシャル層１２で生じた熱をカソード電極１３ａ側からも効率的に逃がすことができる。カソード電極１３ａに伝わった熱は、ボンディングワイヤー２１などからＳＢＤ１０ａの外部へ放熱される。
【0056】
また、基板１１ａの凹部１１０が設けられていない部分は第１の実施の形態に係る基板１と同じ厚さ（例えば、１５０～６００μｍ）を有するため、凹部１１０の形成は、基板の全面を研磨して薄くする場合と比較して、機械的強度の低下を抑えることができる。基板１１ａの凹部１１０が設けられている部分の厚さ（凹部１１０の底部と基板１１の下面との距離）は、例えば、１０～２５０μｍである。
【0057】
なお、第３の実施の形態の方法により、本実施の形態に係るＳＢＤ１０ａをリードフレーム５０の平坦部上に実装してもよい。
【0058】
〔第５の実施の形態〕
本発明の第５の実施の形態は、縦型の半導体素子としてトレンチ型ＳＢＤを用いる点において第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、説明を省略又は簡略化する場合がある。
本発明の第５の実施の形態は、縦型の半導体素子としてトレンチ型ＳＢＤを用いる点において第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、説明を省略又は簡略化する場合がある。
【0059】
（半導体装置の構造）
図１０は、第５の実施の形態に係る半導体装置６の垂直断面図である。半導体装置６は、リードフレーム２０と、リードフレーム２０上にフェイスダウン実装されたトレンチ型ＳＢＤ６０とを備える。ＳＢＤ６０は、導電性接着材３０によりリードフレーム２０の凸部２００上に固定され、かつ、電気的に接続されている。
図１０は、第５の実施の形態に係る半導体装置６の垂直断面図である。半導体装置６は、リードフレーム２０と、リードフレーム２０上にフェイスダウン実装されたトレンチ型ＳＢＤ６０とを備える。ＳＢＤ６０は、導電性接着材３０によりリードフレーム２０の凸部２００上に固定され、かつ、電気的に接続されている。
【0060】
トレンチ型ＳＢＤ６０は、基板６１と、基板６１に積層されたエピタキシャル層６２と、エピタキシャル層６２の下面（基板６１と反対側の面）に形成されるトレンチ６２１と、トレンチ６２１の内面を覆う絶縁膜６５と、外側のトレンチ６２１の内面及びエピタキシャル層６２の下面の外周部を覆う絶縁膜６６と、トレンチ６２１を埋めるようにエピタキシャル層６２の下面上に形成され、エピタキシャル層６２とショットキー接触するアノード電極６４と、アノード電極６４の側面を覆う絶縁体６７と、基板６１の上面（エピタキシャル層６２と反対側の面）上に形成され、基板６１とオーミック接触するカソード電極６３とを有する。
【0061】
基板６１とエピタキシャル層６２は、第１の実施の形態に係る基板１１とエピタキシャル層１２と同様に、Ｇａ２Ｏ３系半導体からなる。
【0062】
アノード電極６４、カソード電極６３は、それぞれ第１の実施の形態に係るアノード電極１４、カソード電極１３と同様の材料により形成することができる。アノード電極６４は導電性接着材３０を介してリードフレーム２０に接続され、カソード電極６３はボンディングワイヤー２１を介してリードフレーム２０のアノード電極６４と電気的に絶縁された部分に接続される。
【0063】
本実施の形態に係るトレンチ型ＳＢＤ６０も、第１の実施の形態に係るＳＢＤ１０と同様に、フェイスダウン実装されているため、エピタキシャル層６２で生じた熱を厚みのある基板６１を介さずにリードフレーム２０へ逃がすことができる。
【0064】
また、トレンチ型ＳＢＤ６０のアノード電極６４にフィールドプレート部６４０を設けることにより、特に電界の集中しやすいアノード電極６４の端部周辺の電界を分散させて、耐圧の低下を抑えている。
【0065】
ここで、アノード電極６４のフィールドプレート部６４０は、アノード電極６４の外周部のトレンチ６２１の外側の部分であり、フィールドプレート部６４０の外周部と側面は、ポリイミド、プラズマＳｉＮあるいはプラズマＳｉＯなどからなる絶縁体６７に覆われている。
【0066】
また、半導体装置６においては、エピタキシャル層６２のフィールドプレート部６４０の外側に位置する外周部６２０が、リードフレーム２０の凸部２００が設けられていない部分である平坦部２０１の直上に位置する。これによって、外周部６２０と導電性接着材３０やリードフレーム２０との距離を大きくして、電界効果によるトレンチ型ＳＢＤ６０の耐圧の低下を抑えている。
【0067】
外周部６２０の直下の平坦部２０１上に導電性接着材３０が存在する場合の、外周部６２０とその直下に位置する導電性接着材３０との間隔Ｄ１と、外周部６２０の直下に導電性接着材３０が存在しない場合の、外周部６２０と平坦部２０１との間隔Ｄ２は、いずれも３μｍ以上であることが好ましい。
【0068】
なお、第３の実施の形態の方法により、本実施の形態に係るトレンチ型ＳＢＤ６０をリードフレーム５０の平坦部上に実装してもよい。すなわち、絶縁体６７の厚さを増して絶縁体６７によりトレンチ型ＳＢＤ６０を支えることにより、リードフレーム５０上でのトレンチ型ＳＢＤ６０の安定性を確保しつつ導電性接着材３０を厚くして、距離Ｄ２を広げてもよい。
【0069】
また、第１の実施の形態に係る基板１１ａの凹部１１０と同様の凹部をトレンチ型ＳＢＤ６０の基板６１に形成し、凹部の内面を含む基板６１の上面上にカソード電極６３を形成し、凹部の底面上のカソード電極６３にボンディングワイヤー２１を接続してもよい。
【0070】
また、導電性接着材３０はアノード電極６４に接続されるが、フィールドプレート部６４０には接触しなくてもよい。すなわち、導電性接着材３０とフィールドプレート部６４０の間に隙間が存在してもよい。
【0071】
〔第６の実施の形態〕
本発明の第６の実施の形態は、縦型の半導体素子として接合型電界効果トランジスタ（ＪＦＥＴ）を用いる点において第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、説明を省略又は簡略化する場合がある。
本発明の第６の実施の形態は、縦型の半導体素子として接合型電界効果トランジスタ（ＪＦＥＴ）を用いる点において第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、説明を省略又は簡略化する場合がある。
【0072】
（半導体装置の構造）
図１１は、第６の実施の形態に係る半導体装置７の垂直断面図である。半導体装置７は、リードフレーム８０と、リードフレーム８０上にフェイスダウン実装されたＪＦＥＴ７０とを備える。ＪＦＥＴ７０は、導電性接着材３０によりリードフレーム８０に固定され、かつ、電気的に接続されている。
図１１は、第６の実施の形態に係る半導体装置７の垂直断面図である。半導体装置７は、リードフレーム８０と、リードフレーム８０上にフェイスダウン実装されたＪＦＥＴ７０とを備える。ＪＦＥＴ７０は、導電性接着材３０によりリードフレーム８０に固定され、かつ、電気的に接続されている。
【0073】
ＪＦＥＴ７０は、基板７１と、基板７１に積層されたエピタキシャル層７２と、エピタキシャル層７２の下面（基板７１と反対側の面）に形成されるトレンチ７２１と、トレンチ７２１の内面を覆う絶縁膜７６と、外側のトレンチ７２１の内面及びエピタキシャル層７２の下面の外周部を覆う絶縁膜７７と、その一部がトレンチ７２１に埋め込まれるゲート電極７５と、ゲート電極７５のトレンチ７２１に埋め込まれる部分を覆う絶縁体７８と、エピタキシャル層７２及び絶縁体７８上に形成され、エピタキシャル層７２とショットキー接触するソース電極７４と、ゲート電極７５の絶縁膜７７上に露出する部分及びソース電極７４の側面を覆う絶縁体７９と、基板７１の上面（エピタキシャル層７２と反対側の面）上に形成され、基板７１とオーミック接触するドレイン電極７３とを有する。
【0074】
基板７１とエピタキシャル層７２は、第１の実施の形態に係る基板１１とエピタキシャル層１２と同様に、Ｇａ２Ｏ３系半導体からなる。
【0075】
ソース電極７４、ドレイン電極７３は、それぞれ第１の実施の形態に係るアノード電極１４、カソード電極１３と同様の材料により形成することができる。ゲート電極７５は、Ｎｉ、Ｃｒ、Ｐｔ、Ａｌ、Ａｕ、燐をドープした多結晶Ｓｉなどの導電体からなる。
【0076】
リードフレーム８０は、ソース電極７４が接続される部分８０ａと、ゲート電極７５が接続される部分８０ｂとを有し、部分８０ａと８０ｂとは電気的に絶縁されている。ドレイン電極７３に接続されたボンディングワイヤー２１は、リードフレーム８０の部分８０ａ、８０ｂと電気的に絶縁された部分に接続される。
【0077】
本実施の形態に係るＪＦＥＴ７０も、第１の実施の形態に係るＳＢＤ１０と同様に、フェイスダウン実装されているため、エピタキシャル層７２で生じた熱を厚みのある基板７１を介さずにリードフレーム８０へ逃がすことができる。
【0078】
また、ＪＦＥＴ７０のソース電極７４にフィールドプレート部７４０を設けることにより、特に電界の集中しやすいソース電極７４の端部周辺の電界を分散させて、耐圧の低下を抑えている。
【0079】
ここで、ソース電極７４のフィールドプレート部７４０はソース電極７４の外周部の絶縁体７８に乗り上げた部分であり、フィールドプレート部７４０の外周部と側面は、ポリイミド、プラズマＳｉＮあるいはプラズマＳｉＯなどからなる絶縁体７９に覆われている。
【0080】
また、半導体装置７においては、ＪＦＥＴ７０がリードフレーム８０の平坦部に接続され、ＪＦＥＴ７０とリードフレーム８０を電気的に接続する導電性接着材３０の厚さを増すことにより、エピタキシャル層７２のフィールドプレート部７４０の外側に位置する外周部７２０とリードフレーム８０との間隔Ｄ２を広げている。第１の実施の形態に係る半導体装置１と同様に、間隔Ｄ２は３μｍ以上であることが好ましい。
【0081】
図１１に示されるように、絶縁体７９の厚さを増して絶縁体７９によりＪＦＥＴ７０を支えることにより、リードフレーム８０上でのＪＦＥＴ７０の安定性を確保しつつ導電性接着材３０を厚くして、距離Ｄ２を広げることができる。この場合、絶縁膜７７の厚さと絶縁体７９の厚さの合計が距離Ｄ２とほぼ等しい。
【0082】
なお、第１の実施の形態に係る基板１１ａの凹部１１０と同様の凹部をＪＦＥＴ７０の基板７１に形成し、凹部の内面を含む基板７１の上面上にドレイン電極７３を形成し、凹部の底面上のドレイン電極７３にボンディングワイヤー２１を接続してもよい。
【0083】
また、導電性接着材３０はソース電極７４に接続されるが、フィールドプレート部７４０には接触しなくてもよい。すなわち、導電性接着材３０とフィールドプレート部７４０の間に隙間が存在してもよい。
【0084】
（実施の形態の効果）
上記第１～６の実施の形態によれば、Ｇａ２Ｏ３系半導体からなる縦型の半導体素子をフェイスダウン実装し、また、エピタキシャル層の外周部とその直下のリードフレームや導電性接着材との距離を大きくすることにより、電界効果による耐圧の低下を抑えつつ、半導体素子の放熱性を向上させることができる。
上記第１～６の実施の形態によれば、Ｇａ２Ｏ３系半導体からなる縦型の半導体素子をフェイスダウン実装し、また、エピタキシャル層の外周部とその直下のリードフレームや導電性接着材との距離を大きくすることにより、電界効果による耐圧の低下を抑えつつ、半導体素子の放熱性を向上させることができる。
【0085】
以上、本発明の実施の形態を説明したが、本発明は、上記実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。例えば、縦型の半導体素子として、縦型のＭＯＳＦＥＴやＭＩＳＦＥＴなどの他の半導体素子を用いる場合であっても、上記第１～６の実施の形態に係るＳＢＤなどを用いる場合と同様の方法により、同様の効果を得ることができる。また、各実施の形態において、ボンディングワイヤー２１の代わりにＣｕなどからなるクリップやＡｌなどからなるリボンを用いてもよい。
【0086】
また、発明の主旨を逸脱しない範囲内において上記実施の形態の構成要素を任意に組み合わせることができる。また、上記に記載した実施の形態は特許請求の範囲に係る発明を限定するものではない。また、実施の形態の中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない点に留意すべきである。
【符号の説明】
【0087】
１、２、３、４、５、６、７…半導体装置、 １０…トレンチ型ＳＢＤ、 １１、１１ａ、６１、７１…基板、 １１０…凹部、 １２、６２、７２…エピタキシャル層、 １２０、６２０、７２０…外周部、 １４、６４…アノード電極、 １４０、６４０…フィールドプレート部、 １３、１３ａ、６３…カソード電極、 ２１…ボンディングワイヤー、 ２０、４０、５０、８０…リードフレーム、 ２００…凸部、 ２０１…平坦部、 ２０２…凹部、 ４１…導電体、 ７４…ソース電極、 ７４０…フィルドプレート部、 ７３…ドレイン電極
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】