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特許7392068半導体装置

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

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(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-11-27

(45)【発行日】2023-12-05

(54)【発明の名称】半導体装置

(51)【国際特許分類】

H01L 29/786 20060101AFI20231128BHJP

H01L 21/336 20060101ALI20231128BHJP

H10B 41/70 20230101ALI20231128BHJP

H10B 12/00 20230101ALI20231128BHJP

H01L 21/363 20060101ALI20231128BHJP

【ＦＩ】

H01L29/78 612C

H01L29/78 613B

H01L29/78 618B

H01L29/78 619A

H10B41/70

H10B12/00 801

H10B12/00 621Z

H10B12/00 671C

H10B12/00 671Z

H01L21/363

【請求項の数】 1

(21)【出願番号】P 2022149824

(22)【出願日】2022-09-21

(62)【分割の表示】P 2020097458の分割

【原出願日】2012-12-19

(65)【公開番号】P2022171915

(43)【公開日】2022-11-11

【審査請求日】2022-10-04

(31)【優先権主張番号】P 2011282509

(32)【優先日】2011-12-23

(33)【優先権主張国・地域又は機関】JP

(73)【特許権者】

【識別番号】000153878

【氏名又は名称】株式会社半導体エネルギー研究所

(72)【発明者】

【氏名】山崎舜平

【審査官】脇水佳弘

(56)【参考文献】

【文献】特開２０１１－１８１９１１（ＪＰ，Ａ）

【文献】国際公開第２０１１／１２９２３３（ＷＯ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ２９／７８

Ｈ０１Ｌ２９／７８６

Ｈ０１Ｌ２１／３３６

Ｈ１０Ｂ４１／７０

Ｈ１０Ｂ１２／００

Ｈ０１Ｌ２１／３６３

(57)【特許請求の範囲】

【請求項1】

シリコンを有する第１のチャネル形成領域を有する第１のトランジスタと、
酸化物半導体を有する第２のチャネル形成領域を有する第２のトランジスタと、
容量素子と、を有する半導体装置であって、
前記第１のチャネル形成領域上の第１の絶縁層と、
前記第１の絶縁層上に位置し、前記第１のチャネル形成領域と重なる領域を有する第１の導電層と、
前記シリコン上に位置し、前記第１の導電層の側面に位置する第２の絶縁層と、
前記第２の絶縁層上に位置し、前記第２のチャネル形成領域を有する酸化物半導体層と、
前記酸化物半導体層上の第３の絶縁層と、
前記第３の絶縁層上に位置し、前記酸化物半導体層と重なる領域を有する第２の導電層と、
前記第２の導電層上の第４の絶縁層と、
前記第４の絶縁層上に位置し、前記第４の絶縁層に設けられた第１の開口部を介して前記酸化物半導体層と導通する第３の導電層と、
前記第４の絶縁層上に位置し、前記第４の絶縁層に設けられた第２の開口部を介して前記酸化物半導体層と導通する第４の導電層と、
前記第３の導電層上の第５の絶縁層と、
前記第５の絶縁層上の第５の導電層と、
前記第５の導電層上の第６の絶縁層と、
前記第６の絶縁層上に位置し、前記第４の導電層と導通する第６の導電層と、を有し、
前記第１の導電層は、前記第１のトランジスタのゲート電極として機能する領域を有し、
前記第１の導電層は、前記第３の導電層と導通し、
前記第２の導電層は、前記第２のトランジスタのゲート電極として機能する領域を有し、
前記第３の導電層は、前記容量素子の一方の電極として機能する領域を有し、
前記第５の導電層は、前記容量素子の他方の電極として機能する領域を有し、
前記第５の絶縁層は、前記容量素子の誘電体として機能する領域を有し、
前記第１の導電層は、前記第３の導電層、前記第５の導電層および前記第６の導電層と重なる領域を有する半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

酸化物半導体を用いた半導体装置に関する。

【0002】

なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装
置全般を指し、トランジスタ、電気光学装置、半導体回路および電子機器は全て半導体装
置である。

【背景技術】

【0003】

絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術
が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（表示装置）のよ
うな電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシ
リコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目され
ている。

【0004】

例えば、トランジスタの活性層として、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び
亜鉛（Ｚｎ）を含む非晶質の酸化物半導体膜を用いたトランジスタが開示されている（特
許文献１参照）。

【先行技術文献】

【特許文献】

【0005】

【文献】特開２００６－１６５５２８号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

酸化物半導体膜を用いたトランジスタは、アモルファスシリコン膜を用いたトランジス
タよりも動作が速く（電界効果移動度が高い、とも言う）、また、多結晶シリコン膜を用
いたトランジスタよりも製造が容易であるといった特徴を有している。

【0007】

しかし、酸化物半導体膜を用いたトランジスタは幾つかの問題が指摘されており、その
１つとして、トランジスタの電気特性の不安定さがある。具体的には、可視光または紫外
光の照射や、バイアス－熱ストレス試験（ＢＴストレス試験とも言う。）において、トラ
ンジスタのしきい値電圧がマイナス側にシフトし、トランジスタがノーマリーオンの傾向
を示すことが指摘されている。この原因の１つとして、酸化物半導体膜中の酸素欠損など
が挙げられる。

【0008】

例えば、酸化物半導体膜が非晶質（アモルファス）であると、酸化物半導体膜中の金属
原子と酸素原子の結合状態は秩序化されておらず、酸素欠損が生じやすい状態にあるとい
える。そのため、酸化物半導体膜の電気特性（例えば、電気伝導度）が変化する恐れがあ
る。そして、このような酸化物半導体膜を用いたトランジスタにおいては、トランジスタ
の電気特性の変動要因となり、当該トランジスタを用いた半導体装置の信頼性を低下させ
ることになる。

【0009】

また、酸化物半導体膜中に発生した酸素欠損を低減する方法の一として、酸化物半導体
膜の近傍に形成された酸化膜等から当該酸化物半導体膜に酸素を供給し、酸素欠損を補填
する方法などが挙げられる。しかしながら、製造工程において、加熱処理等により酸化物
半導体膜の形成前（換言すると、酸化物半導体膜に酸素を供給する前）に、酸化物半導体
膜の近傍に形成された酸化膜等から酸素が放出してしまい、酸化物半導体膜へ酸素の供給
が十分に行えない恐れがある。

【0010】

このような問題に鑑み、本発明の一態様では、酸化物半導体膜を用いたトランジスタに
おいて、電気特性の安定したトランジスタを提供することを課題の一とする。

【課題を解決するための手段】

【0011】

加熱により酸素放出が可能な酸化膜上に、少なくとも酸化膜からの酸素の放出が抑制で
きる第１の酸化物半導体膜を形成し、第１の酸化物半導体膜上に第２の酸化物半導体膜を
形成する。このような積層型の酸化物半導体膜の構成とすることで、第２の酸化物半導体
膜の形成時に酸化膜から酸素の放出を抑制し、その後の熱処理にて酸化膜から酸素を放出
させ、第１の酸化物半導体膜を通過し第２の酸化物半導体膜へ酸素の供給を好適に行うこ
とが可能となる。第２の酸化物半導体膜へ酸素を供給することで、酸素欠損の発生が抑制
され、電気特性が安定したものとなる。

【0012】

また、第１の酸化物半導体膜、及び第２の酸化物半導体膜は、少なくともインジウム、
ガリウム、亜鉛を含む酸化物膜であり、第１の酸化物半導体膜は、第２の酸化物半導体膜
よりもインジウムの含有率が小さく、且つガリウムの含有率が大きい。そのため、第２の
酸化物半導体膜は、同種の材料である第１の酸化物半導体膜上に形成され、第１の酸化物
半導体膜との界面から成長する結晶を有する膜とすることができる。より詳細には以下の
通りである。

【0013】

本発明の一態様は、第１の酸化物半導体膜と、第１の酸化物半導体膜上に形成された第
２の酸化物半導体膜と、を有し、第１の酸化物半導体膜、及び前記第２の酸化物半導体膜
は、少なくともインジウム、ガリウム、及び亜鉛を含む酸化物膜であり、第１の酸化物半
導体膜は、第２の酸化物半導体膜よりもインジウムの含有率が小さい、且つガリウムの含
有率が大きい半導体装置である。

【0014】

また、本発明の他の一態様は、酸化膜上に形成された第１の酸化物半導体膜と、第１の
酸化物半導体膜上に形成された第２の酸化物半導体膜と、第２の酸化物半導体膜上に形成
されたゲート絶縁膜と、ゲート絶縁膜と接し、第２の酸化物半導体膜と重畳する領域に形
成されたゲート電極と、を有し、第１の酸化物半導体膜、及び第２の酸化物半導体膜は、
少なくともインジウム、ガリウム、及び亜鉛を含む酸化物膜であり、第１の酸化物半導体
膜は、第２の酸化物半導体膜よりもインジウムの含有率が小さく、且つガリウムの含有率
が大きい半導体装置である。

【0015】

なお、本明細書等において含有率とは、各膜中に含まれる成分の割合を示す。特に第１
の酸化物半導体膜、及び第２の酸化物半導体膜において、言及する場合が多い。

【0016】

また、本発明の他の一態様は、酸化膜上に形成された第１の酸化物半導体膜と、第１の
酸化物半導体膜上に形成された第２の酸化物半導体膜と、第２の酸化物半導体膜上に形成
されたゲート絶縁膜と、ゲート絶縁膜と接し、第２の酸化物半導体膜と重畳する領域に形
成されたゲート電極と、ゲート電極上に形成された保護絶縁膜と、保護絶縁膜上に形成さ
れた層間絶縁膜と、層間絶縁膜上に形成され、第２の酸化物半導体膜と電気的に接続され
たソース電極、及びドレイン電極と、を有し、第１の酸化物半導体膜、及び第２の酸化物
半導体膜は、少なくともインジウム、ガリウム、及び亜鉛を含む酸化物膜であり、第１の
酸化物半導体膜は、第２の酸化物半導体膜よりもインジウムの含有率が小さい、且つガリ
ウムの含有率が大きい半導体装置である。

【0017】

また、本発明の他の一態様は、酸化膜上に形成された第１の酸化物半導体膜と、第１の
酸化物半導体膜上に形成された第２の酸化物半導体膜と、第２の酸化物半導体膜上に形成
されたゲート絶縁膜と、ゲート絶縁膜と接し、第２の酸化物半導体膜と重畳する領域に形
成されたゲート電極と、ゲート電極上に形成された保護絶縁膜と、保護絶縁膜上に形成さ
れた層間絶縁膜と、ゲート絶縁膜、保護絶縁膜、及び層間絶縁膜に形成された第１の開口
、及び第２の開口と、第１の開口、及び第２の開口に充填され、第２の酸化物半導体膜と
電気的に接続されたソース電極、及びドレイン電極と、を有し、第１の酸化物半導体膜、
及び第２の酸化物半導体膜は、少なくともインジウム、ガリウム、及び亜鉛を含む酸化物
膜であり、第１の酸化物半導体膜は、第２の酸化物半導体膜よりもインジウムの含有率が
小さい、且つガリウムの含有率が大きい半導体装置である。

【0018】

また、本発明の他の一態様は、酸化膜上に形成された第１の酸化物半導体膜と、第１の
酸化物半導体膜上に形成された第２の酸化物半導体膜と、第２の酸化物半導体膜上に形成
されたゲート絶縁膜と、ゲート絶縁膜と接し、第２の酸化物半導体膜と重畳する領域に形
成されたゲート電極と、ゲート電極と重畳する領域に形成された絶縁膜と、チャネル長方
向の断面において、ゲート電極、及び絶縁膜の側面に形成されたサイドウォール絶縁膜と
、サイドウォール絶縁膜に接して形成され、第２の酸化物半導体膜と電気的に接続された
ソース電極、及びドレイン電極と、少なくともソース電極、及びドレイン電極上に形成さ
れた保護絶縁膜、及び層間絶縁膜と、を有し、第１の酸化物半導体膜、及び第２の酸化物
半導体膜は、少なくともインジウム、ガリウム、及び亜鉛を含む酸化物膜であり、第１の
酸化物半導体膜は、第２の酸化物半導体膜よりもインジウムの含有率が小さい、且つガリ
ウムの含有率が大きい半導体装置である。

【0019】

また、本発明の他の一態様は、酸化膜上に形成された第１の酸化物半導体膜と、第１の
酸化物半導体膜上に形成された第２の酸化物半導体膜と、第２の酸化物半導体膜上に形成
されたゲート絶縁膜と、ゲート絶縁膜と接し、第２の酸化物半導体膜と重畳する領域に形
成されたゲート電極と、チャネル長方向の断面において、第２の酸化物半導体膜の一方の
側面と接するソース電極と、第２の酸化物半導体膜の他方の側面と接するドレイン電極と
、ゲート電極の一方の側面に形成された第１の導電膜と、ゲート電極の他方の側面に形成
された第２の導電膜と、第１の導電膜、及び第２の導電膜の側面に形成されたサイドウォ
ール絶縁膜と、少なくともゲート電極、ソース電極、及びドレイン電極上に形成された保
護絶縁膜、及び層間絶縁膜と、を有し、第１の酸化物半導体膜、及び第２の酸化物半導体
膜は、少なくともインジウム、ガリウム、及び亜鉛を含む酸化物膜であり、第１の酸化物
半導体膜は、第２の酸化物半導体膜よりもインジウムの含有率が小さい、且つガリウムの
含有率が大きい半導体装置である。

【0020】

上記構成において、第１の導電膜の少なくとも一部は、ゲート絶縁膜を介してソース電
極上に形成され、第２の導電膜の少なくとも一部は、ゲート絶縁膜を介してドレイン電極
上に形成されると好ましい。

【0021】

このように、ゲート電極に接して第１の導電膜、及び第２の導電膜を形成することで、
ゲート絶縁膜を介してソース電極、及びドレイン電極と重畳する領域（Ｌｏｖ領域ともい
う）を設けることができる。そのため微細化に伴うオン電流の低下を抑制することができ
る。

【0022】

また、本発明の他の一態様は、酸化膜上に形成された第１の酸化物半導体膜と、第１の
酸化物半導体膜上に形成された第２の酸化物半導体膜と、第２の酸化物半導体膜上に形成
されたゲート絶縁膜と、ゲート絶縁膜と接し、第２の酸化物半導体膜の上面、及び側面を
覆うゲート電極と、ゲート電極上に形成された保護絶縁膜、及び層間絶縁膜と、チャネル
長方向の断面において、層間絶縁膜、保護絶縁膜、ゲート絶縁膜、及び第２の酸化物半導
体膜を貫通する開口部において、第２の酸化物半導体膜の側面と接するソース電極、及び
ドレイン電極と、を有し、第１の酸化物半導体膜、及び第２の酸化物半導体膜は、少なく
ともインジウム、ガリウム、及び亜鉛を含む酸化物膜であり、第１の酸化物半導体膜は、
第２の酸化物半導体膜よりもインジウムの含有率が小さい、且つガリウムの含有率が大き
い半導体装置である。

【0023】

上記各構成において、ソース電極、及びドレイン電極は、化学的機械的研磨処理によっ
て平坦化された表面を有していると好ましい。

【0024】

化学的機械的研磨処理によって平坦化された表面を有するソース電極、及びドレイン電
極は、形成時において、レジストマスクを用いたエッチング処理を用いないため、ソース
電極、及びドレイン電極のチャネル長方向の幅が微細化されている場合でも精密な加工を
正確に行うことができる。

【0025】

上記各構成において、第１の酸化物半導体膜は、低抵抗領域、及び高抵抗領域を含み、
少なくとも第２の酸化物半導体膜よりも外側に高抵抗領域を有すると好ましい。

【0026】

第２の酸化物半導体膜よりも外側に形成された第１の酸化物半導体膜の高抵抗領域は、
各トランジスタ間の分離層として機能する。このような構成とすることで隣接するトラン
ジスタ間が電気的に接続されるのを抑制することができる。

【0027】

また、上記各構成において、第２の酸化物半導体膜は、チャネル領域、及びチャネル領
域に接する一対の低抵抗領域を含むと好ましい。第２の酸化物半導体膜のチャネル領域に
接する一対の低抵抗領域を形成することにより、第２の酸化物半導体膜と、ソース電極、
及びドレイン電極と、の接触抵抗を低減することができる。

【0028】

また、上記各構成において、第２の酸化物半導体膜は、チャネル幅方向の両側に高抵抗
領域を含むと好ましい。第２の酸化物半導体膜のチャネル幅方向の両側に高抵抗領域を形
成することにより、第２の酸化物半導体膜に形成される寄生チャネルの生成を抑制するこ
とができる。

【0029】

また、上記各構成において、第１の酸化物半導体膜は、膜中のガリウムの含有率がイン
ジウムの含有率と等しい、またはガリウムの含有率がインジウムよりも大きく、第２の酸
化物半導体膜は、膜中のインジウムの含有率がガリウムの含有率よりも大きいと好ましい
。第２の酸化物半導体膜の膜中のインジウムの含有率がガリウムの含有率よりも大きいと
、第２の酸化物半導体膜の結晶性を向上させることができる。

【0030】

また、上記各構成において、第１の酸化物半導体膜は、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１
またはＩｎ：Ｇａ：Ｚｎ＝１：３：２の原子数比の酸化物を用いて形成され、第２の酸化
物半導体膜は、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２の原子数比の酸化物を用いて形成されると
好ましい。

【0031】

また、上記各構成において、第２の酸化物半導体膜は、結晶部を含み、結晶部は、ｃ軸
が第２の酸化物半導体膜の被形成面の法線ベクトルに平行な方向に揃うと好ましい。第２
の酸化物半導体膜が結晶部を含むことで、第２の酸化物半導体膜中の金属原子と酸素原子
の結合状態が秩序化され、酸素欠損の発生を抑制することが出来る。

【0032】

また、上記各構成において、保護絶縁膜は、酸化アルミニウム膜であり、酸化アルミニ
ウムの膜密度が３．２ｇ／ｃｍ^３以上であると好ましい。保護絶縁膜として、このような
酸化アルミニウム膜を用いることで、第２の酸化物半導体膜へ侵入する水素、水分などの
不純物、及び酸素の両方に対して膜を通過させない遮断効果を得ることができる。

【発明の効果】

【0033】

酸化物半導体膜を用いたトランジスタにおいて、電気特性の安定したトランジスタを提
供することができる。

【図面の簡単な説明】

【0034】

【図1】半導体装置の一態様を示す平面図、及び断面図。

【図2】半導体装置の作製工程の一例を示す断面図。

【図3】半導体装置の作製工程の一例を示す断面図。

【図4】半導体装置の一態様を示す平面図、及び断面図。

【図5】半導体装置の作製工程の一例を示す断面図。

【図6】半導体装置の作製工程の一例を示す断面図。

【図7】半導体装置の一態様を示す平面図、及び断面図。

【図8】半導体装置の作製工程の一例を示す断面図。

【図9】半導体装置の作製工程の一例を示す平面図、及び断面図。

【図10】半導体装置の作製工程の一例を示す平面図、及び断面図。

【図11】半導体装置の作製工程の一例を示す断面図。

【図12】半導体装置の作製工程の一例を示す断面図。

【図13】半導体装置の一態様を示す平面図、及び断面図。

【図14】半導体装置の作製工程の一例を示す断面図。

【図15】半導体装置の作製工程の一例を示す断面図。

【図16】半導体装置の作製工程の一例を示す断面図。

【図17】半導体装置の作製工程の一例を示す断面図。

【図18】半導体装置の一態様を示す平面図、及び断面図。

【図19】半導体装置の作製工程の一例を示す断面図。

【図20】半導体装置の作製工程の一例を示す断面図。

【図21】半導体装置の作製工程の一例を示す断面図。

【図22】半導体装置の一形態を示す断面図、平面図及び回路図。

【図23】半導体装置の一形態を示す回路図及び斜視図。

【図24】半導体装置の一形態を示す断面図及び平面図。

【図25】半導体装置の一形態を示す回路図。

【図26】半導体装置の一形態を示すブロック図。

【図27】半導体装置の一形態を示すブロック図。

【図28】半導体装置の一形態を示すブロック図。

【図29】スパッタリングターゲットの作製工程を示すフローチャート。

【発明を実施するための形態】

【0035】

以下では、本明細書に開示する発明の実施の形態について図面を用いて詳細に説明する
。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱するこ
となく、その形態および詳細を様々に変更し得ることは当業者であれば容易に理解される
。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない
。

【0036】

なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、
実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、
必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。

【0037】

なお、本明細書等における「第１」、「第２」、「第３」などの序数詞は、構成要素の
混同を避けるために付すものであり、数的に限定するものではないことを付記する。

【0038】

なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」ま
たは「直下」であることを限定するものではない。例えば、「ゲート絶縁膜上のゲート電
極」の表現であれば、ゲート絶縁膜とゲート電極との間に他の構成要素を含むものを除外
しない。

【0039】

また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に
限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり
、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「
配線」が一体となって形成されている場合なども含む。

【0040】

また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合
や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このた
め、本明細書等においては、「ソース」や「ドレイン」の用語は、入れ替えて用いること
ができるものとする。

【0041】

なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するも
の」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するも
の」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない
。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジス
タなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有
する素子などが含まれる。

【0042】

（実施の形態１）
本実施の形態では、半導体装置、及び半導体装置の作製方法の一形態を、図１乃至図３
を用いて説明する。

【0043】

〈半導体装置の構成例１〉
図１（Ａ）乃至図１（Ｃ）に、半導体装置の一例として、トップゲート構造のトランジ
スタの平面図および断面図を示す。図１（Ａ）は平面図であり、図１（Ｂ）は、図１（Ａ
）におけるＸ１－Ｙ１に係る断面図に相当し、図１（Ｃ）は、図１（Ａ）におけるＶ１－
Ｗ１に係る断面図に相当する。なお、図１（Ａ）では、煩雑になることを避けるため、半
導体装置の構成要素の一部（例えば、ゲート絶縁膜１１０など）を省略している。

【0044】

図１（Ａ）乃至図１（Ｃ）に示す半導体装置は、酸化膜１０４と、酸化膜１０４上に形
成された第１の酸化物半導体膜１０６と、第１の酸化物半導体膜１０６上に形成された第
２の酸化物半導体膜１０８と、第２の酸化物半導体膜１０８上に形成されたゲート絶縁膜
１１０と、ゲート絶縁膜１１０と接し、第２の酸化物半導体膜１０８と重畳する領域に形
成されたゲート電極１１２と、を有している。

【0045】

また、第１の酸化物半導体膜１０６、及び第２の酸化物半導体膜１０８は、少なくとも
インジウム、ガリウム、及び亜鉛を含む酸化物膜であり、第１の酸化物半導体膜１０６は
、第２の酸化物半導体膜１０８よりもガリウムの含有率が大きい。

【0046】

また、第１の酸化物半導体膜１０６は、膜中のガリウムの含有率がインジウムの含有率
と等しい、またはガリウムの含有率がインジウムの含有率よりも大きい。また、第２の酸
化物半導体膜１０８は、膜中のインジウムの含有率がガリウムの含有率よりも大きい。第
２の酸化物半導体膜１０８のインジウムの含有率を大きくすることで、第２の酸化物半導
体膜１０８の結晶性を向上させることができる。

【0047】

このように、第１の酸化物半導体膜１０６と、第２の酸化物半導体膜１０８が積層して
形成されており、第１の酸化物半導体膜１０６と、第２の酸化物半導体膜１０８の組成が
異なる。また、第１の酸化物半導体膜１０６は、第２の酸化物半導体膜１０８の形成時に
酸化膜１０４から放出される酸素を抑制することができる。

【0048】

ここで、第１の酸化物半導体膜１０６を形成しない構成を考える。その際に第２の酸化
物半導体膜１０８は、酸化膜１０４上に直接形成されることになる。例えば、第２の酸化
物半導体膜１０８を４００℃等の加熱成膜を行うと、第２の酸化物半導体膜１０８の形成
前に酸化膜１０４から酸素が放出してしまう。その結果、第２の酸化物半導体膜１０８の
形成後に、酸化膜１０４から放出される酸素の量が少なくなり、第２の酸化物半導体膜１
０８への酸素供給が十分に行うことができなくなる。また、酸化膜１０４が第２の酸化物
半導体膜１０８と異なる材料である場合、例えば、酸化膜１０４が酸化シリコン膜である
場合、第２の酸化物半導体膜１０８の膜中に酸化膜１０４の構成元素であるシリコンが不
純物として混入し、第２の酸化物半導体膜１０８の結晶化を阻害する懸念がある。

【0049】

しかし、本実施の形態に示す構成とすることで、例えば、酸化膜１０４の形成後に、第
１の酸化物半導体膜１０６は、低い温度（例えば、室温以上２００℃以下）で形成し、第
２の酸化物半導体膜１０８は、高い温度（例えば、２５０℃以上５００℃以下、好ましく
は３００℃以上４００℃以下）で形成することで、第１の酸化物半導体膜１０６により酸
化膜１０４から放出される酸素を抑制することができる。また、第２の酸化物半導体膜１
０８は、同種の材料である第１の酸化物半導体膜１０６上に形成されるため、第２の酸化
物半導体膜１０８の膜中に混入される不純物がない、または混入される不純物が極めて少
ないため、第１の酸化物半導体膜１０６との界面から成長する結晶部を有する酸化物半導
体膜とすることができる。

【0050】

すなわち、第１の酸化物半導体膜１０６は、少なくとも第２の酸化物半導体膜１０８の
成膜時において、酸化膜１０４から放出される酸素を抑制し、さらに第２の酸化物半導体
膜１０８の下地膜として機能するため、第２の酸化物半導体膜１０８の結晶性を高めるこ
とができる。また、酸化膜１０４からの放出される酸素は、第２の酸化物半導体膜１０８
形成後に、熱処理等により放出させ、第１の酸化物半導体膜１０６を通過させ、第２の酸
化物半導体膜１０８に供給することができる。

【0051】

このように、第１の酸化物半導体膜１０６と第２の酸化物半導体膜１０８を積層する構
成とすることで、第２の酸化物半導体膜１０８の酸素欠損の発生を抑制し、さらに第２の
酸化物半導体膜１０８の結晶性を向上させるといった優れた効果を奏する。

【0052】

第２の酸化物半導体膜１０８の結晶性が向上することで、第２の酸化物半導体膜中の金
属原子と酸素原子の結合状態が秩序化され、酸素欠損の発生を抑制することが出来る。ま
た、酸素欠損が発生したとしても、酸化膜１０４からの酸素の供給により、酸素欠損を補
填することが可能となる。

【0053】

なお、第１の酸化物半導体膜１０６において、ゲート電極１１２が重畳する領域、及び
第２の酸化物半導体膜１０８の外側には、それぞれ高抵抗領域１０６ａが形成され、ゲー
ト電極１１２が重畳する領域に隣接して、一対の低抵抗領域１０６ｂが形成されている。
また、第２の酸化物半導体膜１０８において、ゲート電極１１２が重畳する領域には、チ
ャネル領域１０８ａが形成されており、ゲート電極１１２が重畳する領域に隣接して、一
対の低抵抗領域１０８ｂが形成されている。

【0054】

また、第２の酸化物半導体膜１０８の外側に形成された高抵抗領域１０６ａは、各トラ
ンジスタ間の分離層として機能させる。例えば、第２の酸化物半導体膜１０８の外側に高
抵抗領域１０６ａを設けない構成とした場合、隣接するトランジスタ間が電気的に接続さ
れる恐れがあるからである。

【0055】

また、ゲート電極１１２上に形成された保護絶縁膜１１４と、保護絶縁膜１１４上に形
成された層間絶縁膜１１６と、層間絶縁膜１１６上に形成され、第２の酸化物半導体膜１
０８と電気的に接続されたソース電極１１８ａ、及びドレイン電極１１８ｂと、を含む構
成としても良い。なお、ソース電極１１８ａ、及びドレイン電極１１８ｂは、第２の酸化
物半導体膜１０８に形成された一対の低抵抗領域１０８ｂと接しているため、接触抵抗を
低減することができる。

【0056】

ここで、本発明の半導体装置に用いることができる各構成要素について、その詳細な説
明について以下記載する。

【0057】

［基板の詳細な説明］
基板１０２に使用することができる基板に大きな制限はないが、少なくとも、後の熱処
理に耐えうる程度の耐熱性を有していることが必要となる。例えば、バリウムホウケイ酸
ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サフ
ァイア基板などの基板を用いることができる。また、シリコンや炭化シリコンなどの単結
晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯ
Ｉ基板などを適用することも可能である。

【0058】

［酸化膜の詳細な説明］
酸化膜１０４は、基板１０２からの水素、水分などの不純物元素の拡散を防止する効果
があり、酸化シリコン膜、窒化酸化シリコン膜、または酸化窒化シリコン膜から選ばれた
一、または複数の膜による積層構造により形成することができる。また、酸化膜１０４の
その他の効果としては、のちに形成される第１の酸化物半導体膜１０６、及び第２の酸化
物半導体膜１０８に酸素を供給する効果があると好ましい。例えば、酸化膜１０４として
、酸化シリコン膜を用いた場合、当該酸化膜１０４を加熱することにより酸素の一部を脱
離させることができるので、第１の酸化物半導体膜１０６、及び第２の酸化物半導体膜１
０８に酸素を供給し、第１の酸化物半導体膜１０６、及び第２の酸化物半導体膜１０８中
の酸素欠損を補填することができる。

【0059】

特に、酸化膜１０４中に少なくとも化学量論的組成を超える量の酸素が存在することが
好ましく、例えば、酸化膜１０４として、ＳｉＯ_２＋α（ただし、α＞０）で表される酸
化シリコン膜を用いることが好ましい。このような酸化シリコン膜を酸化膜１０４として
用いることで、第１の酸化物半導体膜１０６、及び第２の酸化物半導体膜１０８に酸素を
供給することができる。

【0060】

［第１の酸化物半導体膜の詳細な説明］
第１の酸化物半導体膜１０６は、少なくともインジウム、ガリウム、及び亜鉛を含む酸
化物膜であり、Ｉｎ－Ｇａ－Ｚｎ系酸化物（ＩＧＺＯとも表記する）を用いることができ
る。なお、Ｉｎ－Ｇａ－Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味で
あり、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。例えば、Ｉｎ－Ｓｎ－Ｇａ
－Ｚｎ系酸化物、Ｉｎ－Ｈｆ－Ｇａ－Ｚｎ系酸化物、Ｉｎ－Ａｌ－Ｇａ－Ｚｎ系酸化物を
用いることができる。

【0061】

また、第１の酸化物半導体膜１０６は、第２の酸化物半導体膜１０８よりもインジウム
の含有率が小さい、且つガリウムの含有率が大きい。また、第１の酸化物半導体膜１０６
は、膜中のガリウムの含有率がインジウムの含有率と等しい、またはガリウムの含有率が
インジウムの含有率よりも大きい。すなわち、含有率がＩｎ≦Ｇａの組成となる酸化物を
用いるとよい。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、またはＩｎ：Ｇａ：Ｚｎ＝１：
３：２の原子数比のＩｎ－Ｇａ－Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい
。

【0062】

また、第１の酸化物半導体膜１０６の形成方法としては、スパッタリング法、ＡＬＤ（
ＡｔｏｍｉｃＬａｙｅｒＤｅｐｏｓｉｔｉｏｎ）法、蒸着法、塗布法などを用いるこ
とができる。また、第１の酸化物半導体膜１０６の膜厚は、５ｎｍより大きく２００ｎｍ
以下とし、好ましくは１０ｎｍ以上３０ｎｍ以下とする。また、第１の酸化物半導体膜１
０６は、単結晶、多結晶（ポリクリスタルともいう。）、または非晶質などの状態をとる
。

【0063】

［第２の酸化物半導体膜の詳細な説明］
第２の酸化物半導体膜１０８は、少なくともインジウム、ガリウム、及び亜鉛を含む酸
化物膜であり、Ｉｎ－Ｇａ－Ｚｎ系酸化物（ＩＧＺＯとも表記する）を用いることができ
る。なお、Ｉｎ－Ｇａ－Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味で
あり、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。例えば、Ｉｎ－Ｓｎ－Ｇａ
－Ｚｎ系酸化物、Ｉｎ－Ｈｆ－Ｇａ－Ｚｎ系酸化物、Ｉｎ－Ａｌ－Ｇａ－Ｚｎ系酸化物を
用いることができる。

【0064】

また、第２の酸化物半導体膜１０８は、第１の酸化物半導体膜１０６よりもインジウム
の含有率が大きく、且つガリウムの含有率が小さい。また、第２の酸化物半導体膜１０８
は、膜中のインジウムの含有率がガリウムの含有率よりも大きい。すなわち、含有率がＩ
ｎ＞Ｇａの組成となる酸化物を用いるとよい。例えば、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、
またはＩｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ－Ｇａ－Ｚｎ系酸化物やその組成
の近傍の酸化物を用いるとよい。

【0065】

また、第２の酸化物半導体膜１０８の形成方法としては、スパッタリング法、ＡＬＤ法
、蒸着法、塗布法などを用いることができる。また、第２の酸化物半導体膜１０８の膜厚
は、５ｎｍより大きく２００ｎｍ以下とし、好ましくは１０ｎｍ以上３０ｎｍ以下とする
。また、第２の酸化物半導体膜１０８は、単結晶、多結晶（ポリクリスタルともいう。）
、または微結晶などの結晶性を有する構造とすることが好ましい。

【0066】

また、第２の酸化物半導体膜１０８は、ＣＡＡＣ－ＯＳ（ＣＡｘｉｓＡｌｉｇｎｅ
ｄＣｒｙｓｔａｌｌｉｎｅＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）膜とすること
が好ましい。ＣＡＡＣ－ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡ
ＡＣ－ＯＳ膜は、非晶質相に結晶部を有する結晶－非晶質混相構造の酸化物半導体膜であ
る。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが
多い。また、透過型電子顕微鏡（ＴＥＭ：ＴｒａｎｓｍｉｓｓｉｏｎＥｌｅｃｔｒｏｎ
Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ－ＯＳ膜に含まれる非晶質部と結
晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ－ＯＳ膜には粒界（グレイ
ンバウンダリーともいう）は確認できない。そのため、ＣＡＡＣ－ＯＳ膜は、粒界に起因
する電子移動の低下が抑制される。

【0067】

ＣＡＡＣ－ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ－ＯＳ膜の被形成面の法線ベク
トルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三
角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状また
は金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸
およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、
８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、－
５°以上５°以下の範囲も含まれることとする。

【0068】

なお、ＣＡＡＣ－ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡ
ＡＣ－ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、表
面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ－ＯＳ膜へ不純
物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある
。

【0069】

ＣＡＡＣ－ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ－ＯＳ膜の被形成面の法線ベク
トルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ－ＯＳ膜の形状（被形
成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。
なお、結晶部のｃ軸の方向は、ＣＡＡＣ－ＯＳ膜が形成されたときの被形成面の法線ベク
トルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、ま
たは成膜後に加熱処理などの結晶化処理を行うことにより形成される。

【0070】

ＣＡＡＣ－ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射によるトランジスタ
の電気特性の変動が小さい。また、しきい値の変動、及びバラツキを抑制できる。よって
、当該トランジスタは、信頼性が高い。

【0071】

また、結晶部、または結晶性を有する酸化物半導体では、よりバルク内欠陥を低減する
ことができる。さらに、結晶部、または結晶性を有する酸化物半導体膜表面の平坦性を高
めることによって、該酸化物半導体を用いたトランジスタは、アモルファス状態の酸化物
半導体を用いたトランジスタ以上の電界効果移動度を得ることができる。酸化物半導体膜
表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく
、具体的には、平均面粗さ（Ｒａ）が０．１５ｎｍ以下、好ましくは０．１ｎｍ以下の表
面上に形成するとよい。

【0072】

なお、Ｒａは、ＪＩＳＢ０６０１で定義されている算術平均粗さを面に対して適用で
きるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均し
た値」と表現でき、以下の式にて定義される。

【0073】

【数1】

【0074】

ここで、指定面とは、粗さ計測の対象となる面であり、座標（ｘ１，ｙ１，ｆ（ｘ１，
ｙ１）），（ｘ１，ｙ２，ｆ（ｘ１，ｙ２）），（ｘ２，ｙ１，ｆ（ｘ２，ｙ１）），（
ｘ２，ｙ２，ｆ（ｘ２，ｙ２））の４点で表される四角形の領域とし、指定面をｘｙ平面
に投影した長方形の面積をＳ０、基準面の高さ（指定面の平均の高さ）をＺ０とする。Ｒ
ａは原子間力顕微鏡（ＡＦＭ：ＡｔｏｍｉｃＦｏｒｃｅＭｉｃｒｏｓｃｏｐｅ）にて
測定可能である。

【0075】

また、第２の酸化物半導体膜１０８として、ＣＡＡＣ－ＯＳ膜を適用する場合、該ＣＡ
ＡＣ－ＯＳ膜を形成する方法としては、三つ挙げられる。一つめは、成膜温度を２００℃
以上４５０℃以下として酸化物半導体膜の成膜を行うことで、酸化物半導体膜に含まれる
結晶部のｃ軸が、被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃っ
た結晶部を形成する方法である。二つめは、酸化物半導体膜を薄い膜厚で成膜した後、２
００℃以上７００℃以下の熱処理を行うことで、酸化物半導体膜に含まれる結晶部のｃ軸
が、被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃った結晶部を形
成する方法である。三つめは、一層目の酸化物半導体膜を薄く成膜した後、２００℃以上
７００℃以下の熱処理を行い、さらに二層目の酸化物半導体膜の成膜を行うことで、酸化
物半導体膜に含まれる結晶部のｃ軸が、被形成面の法線ベクトルまたは表面の法線ベクト
ルに平行な方向に揃った結晶部を形成する方法である。

【0076】

また、基板１０２を加熱しながら成膜することにより、成膜した第２の酸化物半導体膜
１０８に含まれる水素や水などの不純物濃度を低減することができる。また、スパッタリ
ングによる損傷が軽減されるため好ましい。また、第２の酸化物半導体膜１０８を、ＡＬ
Ｄ法、蒸着法、塗布法などで成膜してもよい。

【0077】

なお、第２の酸化物半導体膜１０８として、ＣＡＡＣ－ＯＳ膜以外の結晶性を有する酸
化物半導体膜（単結晶または微結晶）を成膜する場合には、成膜温度は特に限定されない
。

【0078】

また、第２の酸化物半導体膜１０８は、エネルギーギャップが２．８ｅＶ乃至３．２ｅ
Ｖであり、シリコンのエネルギーギャップ１．１ｅＶと比較して大きい。また、第２の酸
化物半導体膜１０８の少数キャリア密度は、１×１０^－９／ｃｍ^３であり、シリコンの真
性キャリア密度の１×１０^１１／ｃｍ^３と比較して極めて小さい。

【0079】

第２の酸化物半導体膜１０８の多数キャリア（電子）は、トランジスタのソースから流
れるのみである。また、チャネル形成領域を完全空乏化することが可能であるため、トラ
ンジスタのオフ電流を極めて小さくすることが可能である。第２の酸化物半導体膜１０８
を用いたトランジスタのオフ電流は、室温において、１０ｙＡ／μｍ以下、８５℃～９５
℃においても、１ｙＡ／μｍ以下となり、極めて小さい。

【0080】

なお、本明細書においてオフ電流とは、ｎチャネル型トランジスタの場合、ドレイン電
極をソース電極とゲート電極よりも高い電位とした状態において、ソース電極の電位を基
準としたときのゲート電極の電位が０Ｖ以下であるときに、ソース電極とドレイン電極の
間に流れる電流のことを意味する。または、ｐチャネル型トランジスタの場合、ドレイン
電極をソース電極とゲート電極よりも低い電位とした状態において、ソース電極の電位を
基準としたときのゲート電極の電位が０Ｖ以上であるときに、ソース電極とドレイン電極
の間に流れる電流のことを意味する。

【0081】

また、第２の酸化物半導体膜１０８を用いたトランジスタは、Ｓ値が小さくなり、理想
的な値が得られる。また、当該トランジスタは、信頼性が高い。

【0082】

［ゲート絶縁膜の詳細な説明］
ゲート絶縁膜１１０としては、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜
、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリ
コン膜等を用いることができる。ゲート絶縁膜１１０は、第２の酸化物半導体膜１０８と
接する部分において酸素を含むことが好ましい。特に、ゲート絶縁膜１１０は、膜中に少
なくとも化学量論的組成を超える量の酸素が存在することが好ましく、例えば、ゲート絶
縁膜１１０として、酸化シリコン膜を用いる場合には、ＳｉＯ_２＋α（ただし、α＞０）
とすることが好ましい。この酸化シリコン膜をゲート絶縁膜１１０として用いることで、
第２の酸化物半導体膜１０８に酸素を供給することができ、電気特性を良好にすることが
できる。

【0083】

また、ゲート絶縁膜１１０としては、酸化ハフニウム、酸化イットリウム、ハフニウム
シリケート（ＨｆＳｉ_ｘＯ_ｙｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケー
ト（ＨｆＳｉＯ_ｘＮ_ｙ（ｘ＞０、ｙ＞０））、ハフニウムアルミネート（ＨｆＡｌ_ｘＯ_ｙ
（ｘ＞０、ｙ＞０））、酸化ランタンなどのｈｉｇｈ－ｋ材料を用いることができる。こ
のような材料を用いることでゲートリーク電流を低減できる。さらに、ゲート絶縁膜１１
０は、単層構造としても良いし、積層構造としても良い。

【0084】

また、ゲート絶縁膜１１０の膜厚は、例えば１ｎｍ以上５００ｎｍ以下とすることがで
きる。また、ゲート絶縁膜１１０の作製方法に特に限定はないが、例えば、スパッタリン
グ法、ＭＢＥ法、ＰＥ－ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いることが
できる。

【0085】

［ゲート電極の詳細な説明］
ゲート電極１１２としては、例えば、モリブデン、チタン、タンタル、タングステン、
アルミニウム、銅、ネオジム、スカンジウム等の金属材料、またはこれらを含む合金材料
を用いることができる。また、ゲート電極１１２としては、導電性の金属酸化物を用いて
形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ_２Ｏ_３）、酸化スズ
（ＳｎＯ_２）、酸化亜鉛（ＺｎＯ）、インジウムスズ酸化物（Ｉｎ_２Ｏ_３－ＳｎＯ_２、Ｉ
ＴＯと略記する場合がある）、インジウム亜鉛酸化物（Ｉｎ_２Ｏ_３－ＺｎＯ）、または、
これらの金属酸化物材料にシリコン、または酸化シリコンを含有させたものを用いること
ができる。また、ゲート電極１１２は、上記の材料を用いて単層、または積層して形成す
ることができる。形成方法も特に限定されず、蒸着法、ＰＥ－ＣＶＤ法、スパッタリング
法、スピンコート法などの各種成膜方法を用いることができる。

【0086】

［保護絶縁膜の詳細な説明］
保護絶縁膜１１４としては、無機絶縁膜を用いることが好ましく、酸化シリコン膜、酸
化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、酸化ガリウム膜、酸
化ハフニウム膜などの酸化物絶縁膜を単層、または積層して用いればよい。また、上述の
酸化物絶縁膜上に、窒化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜、窒化酸
化アルミニウム膜などの窒化物絶縁膜の単層、または積層をさらに形成してもよい。例え
ば、スパッタリング法を用いて、ゲート電極１１２側から順に酸化シリコン膜、及び酸化
アルミニウム膜の積層を形成することができる。また、保護絶縁膜１１４の作製方法に特
に限定はないが、例えば、スパッタリング法、ＭＢＥ法、ＰＥ－ＣＶＤ法、パルスレーザ
堆積法、ＡＬＤ法等を適宜用いることができる。

【0087】

また、保護絶縁膜１１４としては、特に緻密性の高い無機絶縁膜を設けるとよい。例え
ば、スパッタリング法により酸化アルミニウム膜を形成することができる。酸化アルミニ
ウム膜を高密度（膜密度３．２ｇ／ｃｍ^３以上、好ましくは３．６ｇ／ｃｍ^３以上）とす
ることによって、第２の酸化物半導体膜１０８に侵入する水素、水分などの不純物、及び
酸素の両方に対して膜を通過させない遮断効果（ブロック効果）を得ることができる。し
たがって、酸化アルミニウム膜は、作製工程中及び作製後において、第２の酸化物半導体
膜１０８の変動要因となる水素、水分などの不純物の第２の酸化物半導体膜１０８への混
入、及び第２の酸化物半導体膜１０８を構成する主成分材料である酸素の放出を防止する
保護膜として機能する。なお、膜密度はラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒ
ｆｏｒｄＢａｃｋｓｃａｔｔｅｒｉｎｇＳｐｅｃｔｒｏｍｅｔｒｙ）や、Ｘ線反射率
測定法（ＸＲＲ：Ｘ－ＲａｙＲｅｆｌｅｃｔｉｏｎ）によって測定することができる。

【0088】

［層間絶縁膜の詳細な説明］
層間絶縁膜１１６としては、無機絶縁膜を用いることが好ましく、酸化シリコン膜、酸
化窒化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜を単層、または積層して用いれ
ばよい。また、層間絶縁膜１１６の作製方法に特に限定はないが、例えば、スパッタリン
グ法、ＭＢＥ法、ＰＥ－ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いることが
できる。

【0089】

［ソース電極、及びドレイン電極の詳細な説明］
ソース電極１１８ａ、及びドレイン電極１１８ｂとしては、例えば、アルミニウム、ク
ロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素を含む金属膜
、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒
化タングステン膜）等を用いることができる。また、アルミニウム、銅などの金属膜の下
側、または上側の一方、または双方にチタン、モリブデン、タングステンなどの高融点金
属膜、またはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステ
ン膜）を積層させた構成としても良い。また、ソース電極１１８ａ、及びドレイン電極１
１８ｂに用いる導電膜は、導電性の金属酸化物で形成しても良い。導電性の金属酸化物と
しては酸化インジウム（Ｉｎ_２Ｏ_３）、酸化スズ（ＳｎＯ_２）、酸化亜鉛（ＺｎＯ）、イ
ンジウムスズ酸化物（Ｉｎ_２Ｏ_３－ＳｎＯ_２、ＩＴＯと略記する）、インジウム亜鉛酸化
物（Ｉｎ_２Ｏ_３－ＺｎＯ）を用いることができる。ソース電極、及びドレイン電極に用い
る導電膜は、上記の材料を用いて単層で又は積層して成膜することができる。形成方法も
特に限定されず、蒸着法、ＰＥ－ＣＶＤ法、スパッタリング法、スピンコート法などの各
種成膜方法を用いることができる。

【0090】

なお、その他の構成要素の詳細については、後述する半導体装置の作製方法１において
、図２、及び図３を用いて説明する。

【0091】

〈半導体装置の作製方法１〉
以下、図２、及び図３を用いて、本実施の形態に係る図１に示す半導体装置の作製方法
の一例について説明する。

【0092】

まず、基板１０２を準備し、次に、基板１０２上に酸化膜１０４、第１の酸化物半導体
膜１０６、及び第２の酸化物半導体膜１０８を形成する（図２（Ａ）参照）。

【0093】

また、酸化膜１０４を形成する前に、基板１０２に対してプラズマ処理等を行っても良
い。プラズマ処理としては、例えば、アルゴンガスを導入してプラズマを発生させる逆ス
パッタリングを行うことができる。逆スパッタリングとは、アルゴン雰囲気下で基板１０
２側にＲＦ電源を用いて電圧を印加して基板１０２近傍にプラズマを形成して表面を改質
する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよ
い。逆スパッタリングを行うと、基板１０２表面に付着している粉状物質（パーティクル
、ごみともいう）を除去することができる。

【0094】

第２の酸化物半導体膜１０８の形成方法としては、ドライエッチング法により酸化物半
導体膜のエッチングを行う。エッチングガスには、ＢＣｌ_３、Ｃｌ_２、Ｏ_２等を用いるこ
とができる。エッチング速度の向上にはＥＣＲやＩＣＰなどの高密度プラズマ源を用いた
ドライエッチング装置を用いることができる。また、第２の酸化物半導体膜１０８の形成
工程において、第１の酸化物半導体膜１０６が島状に加工されないように第２の酸化物半
導体膜１０８のエッチング条件などを実施者が適宜選択すればよい。また、第２の酸化物
半導体膜１０８は、端部に２０°乃至５０°のテーパーを有していることが好ましい。

【0095】

なお、酸化膜１０４、第１の酸化物半導体膜１０６、及び第２の酸化物半導体膜１０８
は、大気に触れさせること無く連続して成膜するのが好ましく、特に、第１の酸化物半導
体膜１０６、及び第２の酸化物半導体膜１０８を連続して成膜するのが好ましい。このよ
うに、酸化膜１０４、第１の酸化物半導体膜１０６、及び第２の酸化物半導体膜１０８を
大気に触れさせることなく連続して成膜することで、大気中に含まれる水分、水素といっ
た不純物元素が各界面に混入することを抑制することができる。

【0096】

また、第１の酸化物半導体膜１０６、及び第２の酸化物半導体膜１０８の成膜工程にお
いて、第１の酸化物半導体膜１０６、及び第２の酸化物半導体膜１０８に水素、または水
がなるべく含まれないことが好ましい。例えば、第１の酸化物半導体膜１０６、及び第２
の酸化物半導体膜１０８の成膜工程の前処理として、スパッタリング装置の予備加熱室で
酸化膜１０４が形成された基板１０２を予備加熱し、基板１０２、及び酸化膜１０４に吸
着した水素、水分などの不純物を脱離し排気することが好ましい。ただし、予備加熱の温
度は、酸化膜１０４からの酸素の放出がない、または酸素の放出が少ない温度とすること
が好ましい。また、第１の酸化物半導体膜１０６、及び第２の酸化物半導体膜１０８の成
膜時、残留水分が排気された成膜室（成膜チャンバーともいう）で行うことが好ましく、
更に好ましくは、第１の酸化物半導体膜１０６、及び第２の酸化物半導体膜１０８は、複
数の成膜室を有したマルチチャンバー構成のスパッタリング装置を用いて、真空中で連続
して成膜することが好ましい。

【0097】

なお、予備加熱室、及び成膜室の水分を除去するためには、吸着型の真空ポンプ、例え
ば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ま
しい。また、排気手段は、ターボポンプにコールドトラップを加えたものであってもよい
。クライオポンプを用いて排気した予備加熱室、及び成膜室は、例えば、水素原子、水（
Ｈ_２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気
されるため、第１の酸化物半導体膜１０６、及び第２の酸化物半導体膜１０８に含まれる
水素、水分などの不純物の濃度を低減できる。

【0098】

なお、本実施の形態では、第１の酸化物半導体膜１０６として、原子数比がＩｎ：Ｇａ
：Ｚｎ＝１：１：１の金属酸化物ターゲットを用い、第２の酸化物半導体膜１０８として
、原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：２の金属酸化物ターゲットを用い、スパッタリ
ング法により成膜する。ただし、第１の酸化物半導体膜１０６、及び第２の酸化物半導体
膜１０８に用いることのできるターゲットは、これらのターゲットの材料、及び組成に限
定されるものではない。また、第１の酸化物半導体膜１０６、及び第２の酸化物半導体膜
１０８に用いることのできるターゲットは、単結晶、多結晶等の結晶性を有するターゲッ
トが好ましい。結晶性を有するターゲットを用いることにより、形成された薄膜も結晶性
を有し、特に形成された薄膜においては、ｃ軸に配向された結晶となりやすい。

【0099】

ここで、ｃ軸が上面の法線ベクトルに平行である結晶領域を有する酸化物半導体からな
るスパッタリング用ターゲットの作製方法について説明する（図２９参照）。

【0100】

まず、スパッタリングターゲットの原料を秤量する（ステップＳ１０１）。

【0101】

ここでは、スパッタリング用ターゲットの原料として、ＩｎＯ_Ｘ原料（Ｉｎを含む原料
）、ＧａＯ_Ｙ原料（Ｇａを含む原料）、及び、ＺｎＯ_Ｚ原料（Ｚｎを含む原料）を用意す
る。なお、Ｘ、ＹおよびＺは任意の正数であり、例えばＸは１．５、Ｙは１．５、Ｚは１
とすればよい。もちろん、上記の原料は一例であり、所望の化合物を得るために適宜原料
を選択すればよい。例えば、ＧａＯ_Ｙ原料に代えて、ＭＯ_Ｙ原料を用いてもよい。なお、
Ｍは、Ｓｎ、ＨｆまたはＡｌとすればよい。または、Ｍは、ランタノイドであるＬａ、Ｃ
ｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、ＹｂまたはＬｕと
してもよい。本実施の形態では三種の原料を用いた例を示すが、これに限定されない。例
えば、本実施の形態を四種以上の原料を用いた場合に適用しても構わない。

【0102】

次に、ＩｎＯ_Ｘ原料、ＧａＯ_Ｙ原料およびＺｎＯ_Ｚ原料を所定の比率で混合する。

【0103】

所定の比率としては、例えば、ＩｎＯ_Ｘ原料、ＧａＯ_Ｙ原料およびＺｎＯ_Ｚ原料が、２
：２：１、８：４：３、３：１：１、１：１：１、４：２：３、１：１：２、３：１：４
または３：１：２のｍｏｌ数比とする。このような比率を有する混合材料を用いることで
、ｃ軸が上面の法線ベクトルに平行である結晶領域を有する酸化物半導体からなるスパッ
タリング用ターゲットを得やすくなる。

【0104】

より具体的には、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］の組成を有するＩｎ－Ｇ
ａ－Ｚｎ酸化物のスパッタリングターゲットを作製する場合は、Ｉｎ_２Ｏ_３：Ｇａ_２Ｏ_３
：ＺｎＯ＝１：１：２［ｍｏｌ数比］となるように、それぞれの原料を秤量する。

【0105】

なお、ＧａＯ_Ｙ原料に代えて、ＭＯ_Ｙ原料を用いた場合も、ＩｎＯ_Ｘ原料、ＭＯ_Ｙ原料
およびＺｎＯＺ原料は、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３
、１：１：２、３：１：４または３：１：２のｍｏｌ数比とすればよい。

【0106】

まず、湿式方式によるスパッタリングターゲットの作製方法について述べる。スパッタ
リングターゲットの原料を秤量後、原料をボールミル等で粉砕及び混合して化合物粉末を
作製する。さらに、当該化合物粉末に、イオン交換水、有機添加物等を混合してスラリー
を作製する（ステップＳ１１１）。

【0107】

次いで、水分を透過するフィルタが敷かれた型にスラリーを流し込んで、水分を除去す
る。当該型は、金属製または酸化物製を用いればよく、矩形または丸形の上面形状を有す
る。また当該型は、底部に１つ又は複数の穴が設けられた構造を有すればよい。該穴を複
数設けると、スラリーの水分を速やかに除去することができる。当該フィルタは、多孔性
樹脂、布等を用いればよい。

【0108】

スラリー中の水分の除去は、スラリーが流し込まれた型の底部に設けられている穴から
の減圧排水により行われる。次いで、減圧排水により水分を除去されたスラリーをさらに
自然乾燥させる。これにより、水分が除去されたスラリーは、型の内部の形状に成形され
る（ステップＳ１１３）。

【0109】

次いで、得られた成形体を、酸素（Ｏ_２）雰囲気中１４００℃で焼成する（ステップＳ
１１４）。以上により、湿式方式によるスパッタリングターゲットを得ることができる。

【0110】

次いで乾式方式によるスパッタリングターゲットの作製方法について述べる。スパッタ
リングターゲットの原料を秤量後、原料をボールミル等で粉砕及び混合して化合物粉末を
作製する（ステップＳ１２１）。

【0111】

得られた化合物粉末を型に敷き詰め、プレス装置にて加圧することにより、当該化合物
粉末を成形し成形体を得る（ステップＳ１２２）。

【0112】

得られた成形体を電気炉等の加熱装置内に設置し、酸素（Ｏ_２）雰囲気中１４００℃で
焼成する（ステップＳ１２３）。なお本実施の形態では、ステップＳ１２２及びステップ
Ｓ１２３のように、成形工程及び焼成工程が分かれている方式を、コールドプレス方式と
呼ぶこととする。コールドプレス方式に対して、成形工程及び焼成工程を同時に行うホッ
トプレス方式について、以下に説明する。

【0113】

まず上述したステップＳ１２１までの工程を行う。得られた化合物粉末を型に敷き詰め
、当該型をアルゴン（Ａｒ）雰囲気中１０００℃で加熱しながら、型内部に設けられた化
合物粉末をプレス装置により加圧する。このように、化合物粉末を焼成しながら加圧する
ことにより、当該化合物粉末を成形し成形体を得ることができる（ステップＳ１２５）。
以上により、乾式方式によるスパッタリングターゲットを得ることができる。

【0114】

また、第１の酸化物半導体膜１０６、及び第２の酸化物半導体膜１０８は、希ガス（代
表的にはアルゴン）雰囲気下、酸素雰囲気下、または希ガスと酸素の混合雰囲気下におい
てスパッタリング法により形成することができる。

【0115】

また、第１の酸化物半導体膜１０６の成膜する温度は、好ましくは室温以上２００℃以
下であり、第２の酸化物半導体膜１０８の成膜する温度は、好ましくは２５０℃以上５０
０℃以下、更に好ましくは３００℃以上４００℃以下である。

【0116】

このように第１の酸化物半導体膜１０６を低温（室温以上２００℃以下）で成膜し、第
２の酸化物半導体膜１０８を高温（２５０℃以上５００℃以下）で成膜することで、酸化
膜１０４から放出される酸素を抑制し、且つ第２の酸化物半導体膜１０８の結晶性を向上
させることができる。

【0117】

また、第１の酸化物半導体膜１０６、及び第２の酸化物半導体膜１０８は、成膜直後に
おいて、化学量論的組成より酸素が多い過飽和の状態とすることが好ましい。例えば、ス
パッタリング法を用いて第１の酸化物半導体膜１０６、及び第２の酸化物半導体膜１０８
を成膜する場合、成膜ガスの酸素の占める割合が多い条件で成膜することが好ましく、特
に酸素雰囲気（酸素ガス１００％）で成膜を行うことが好ましい。例えば、第１の酸化物
半導体膜１０６、及び第２の酸化物半導体膜１０８として、Ｉｎ－Ｇａ－Ｚｎ系酸化物（
ＩＧＺＯ）を用い、成膜ガスの酸素の占める割合が多い条件（特に酸素ガス１００％の雰
囲気）で成膜すると、成膜温度を３００℃以上としても、膜中からＺｎの放出が抑えられ
る。

【0118】

また、第１の酸化物半導体膜１０６を上述した金属酸化物ターゲットを用いて形成した
場合、ターゲットの組成と、基板上に形成される薄膜の組成と、が異なる場合がある。例
えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］の金属酸化物ターゲットを用いた場合
、成膜条件にも依存するが、薄膜である第１の酸化物半導体膜１０６の組成は、Ｉｎ：Ｇ
ａ：Ｚｎ＝１：１：０．６～０．８［原子数比］となる場合がある。これは、第１の酸化
物半導体膜１０６、及び第２の酸化物半導体膜１０８の成膜中において、ＺｎＯが昇華す
る、またはＩｎ_２Ｏ_３、Ｇａ_２Ｏ_３、ＺｎＯの各成分のスパッタリングレートが異なるた
めだと考えられる。

【0119】

したがって、所望の組成の薄膜を形成したい場合においては、予め金属酸化物ターゲッ
トの組成を調整する必要がある。例えば、薄膜である第１の酸化物半導体膜１０６の組成
を、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］とする場合においては、金属酸化物ター
ゲットの組成を、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１．５［原子数比］とすればよい。すなわ
ち、金属酸化物ターゲットのＺｎＯの含有率を予め大きくすればよい。ただし、ターゲッ
トの組成は、上記数値に限定されず、成膜条件や、形成される薄膜の組成により適宜調整
することができる。また、金属酸化物ターゲットのＺｎＯの含有率を大きくすることによ
り、得られる薄膜の結晶性が向上するため好ましい。また、上記においては、第１の酸化
物半導体膜１０６について説明を行ったが、第２の酸化物半導体膜１０８についても同様
に、所望の組成の薄膜を形成したい場合においては、金属酸化物ターゲットの組成を調整
してもよい。

【0120】

また、金属酸化物ターゲットの相対密度は９０％以上１００％以下、好ましくは９５％
以上９９．９％以下である。相対密度の高い金属酸化物ターゲットを用いることにより、
成膜した第１の酸化物半導体膜１０６、及び第２の酸化物半導体膜１０８は緻密な膜とす
ることができる。

【0121】

また、第１の酸化物半導体膜１０６、及び第２の酸化物半導体膜１０８を成膜する際に
用いるスパッタリングガスとしては、水素、水、水酸基、または水素化物などの不純物が
除去された高純度ガスを用いることが好ましい。

【0122】

また、第２の酸化物半導体膜１０８の形成後、第２の酸化物半導体膜１０８に対して、
熱処理を行ってもよい。当該熱処理の温度は、３００℃以上７００℃以下、または基板の
歪み点未満とする。当該熱処理を行うことで、第２の酸化物半導体膜１０８より過剰な水
素（水や水酸基を含む）を除去することが可能である。なお、当該熱処理は、本明細書等
において、脱水化処理（脱水素化処理）と記す場合がある。

【0123】

ただし、脱水化処理を行う場合において、酸化膜１０４から同時に酸素が脱離する可能
性があるため、脱水化処理の温度は、第２の酸化物半導体膜１０８から過剰な水素（水や
水酸基を含む）を除去し、且つ酸化膜１０４からの酸素の脱離を抑制できる温度に実施者
が適宜選択すればよい。なお、脱水素化処理により、酸化膜１０４から酸素が脱離される
可能性があるが、第１の酸化物半導体膜１０６が形成されているため、酸化膜１０４から
の酸素の脱離を抑制し、効果的に脱水素化処理を行うことができる。

【0124】

当該熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲
気下、４５０℃、１時間の条件で行うことができる。この間、第２の酸化物半導体膜１０
８は大気に触れさせず、水や水素の混入が生じないようにする。

【0125】

熱処理装置は、電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱
輻射によって、被処理物を加熱する装置を用いても良い。例えば、ＧＲＴＡ（ＧａｓＲ
ａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌ）装置、ＬＲＴＡ（ＬａｍｐＲａｐｉｄＴ
ｈｅｒｍａｌＡｎｎｅａｌ）装置等のＲＴＡ（ＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅ
ａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドラ
ンプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀
ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置であ
る。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アル
ゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気
体が用いられる。

【0126】

例えば、当該熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分
間熱した後、当該不活性ガス雰囲気から被処理物を取り出すＧＲＴＡ処理を行ってもよい
。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温
度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素
を含むガスに切り替えても良い。

【0127】

なお、不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン
等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望
ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガス
の純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上
（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。

【0128】

また、上述の脱水化処理（脱水素化処理）を行うと、第２の酸化物半導体膜１０８を構
成する主成分材料である酸素が同時に脱離して減少してしまうおそれがある。第２の酸化
物半導体膜１０８において、酸素が脱離した箇所では酸素欠損が存在し、該酸素欠損に起
因してトランジスタの電気的特性変動を招くドナー準位が生じてしまう。よって、脱水化
処理（脱水素化処理）を行った場合、第２の酸化物半導体膜１０８の膜中に、酸素を供給
することが好ましい。第２の酸化物半導体膜１０８の膜中に酸素を供給することにより、
第２の酸化物半導体膜１０８の酸素欠損を補填することができる。

【0129】

第２の酸化物半導体膜１０８の酸素欠損を補填する方法の一例としては、第２の酸化物
半導体膜１０８に対して脱水化処理（脱水素化処理）を行った後、同じ炉に高純度の酸素
ガス、高純度の亜酸化窒素ガス、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレ
ーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で－
５５℃）以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下の空気）を導入
する。酸素ガス、または亜酸化窒素ガスに、水、水素などが含まれないことが好ましい。
または、熱処理装置に導入する酸素ガス、または亜酸化窒素ガスの純度を、６Ｎ（９９．
９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（即ち、酸素ガスまたは
亜酸化窒素ガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とするこ
とが好ましい。

【0130】

また、第２の酸化物半導体膜１０８に酸素を供給する方法の一例としては、第２の酸化
物半導体膜１０８に酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれ
かを含む）を添加することで、第２の酸化物半導体膜１０８に酸素を供給する。酸素の添
加方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンイン
プランテーション法、プラズマ処理などを用いる。

【0131】

また、第２の酸化物半導体膜１０８に酸素を供給する方法の一例としては、酸化膜１０
４、または後に形成されるゲート絶縁膜１１０等を加熱することにより、酸素の一部を脱
離させ、第２の酸化物半導体膜１０８に酸素を供給する。特に本実施の形態においては、
酸化膜１０４から放出される酸素を第１の酸化物半導体膜１０６を通過させ、第２の酸化
物半導体膜１０８へ酸素を供給するのが好適である。

【0132】

上述のように、第２の酸化物半導体膜１０８の形成後において、脱水化処理（脱水素化
処理）を行い第２の酸化物半導体膜１０８から、水素、または水分を除去して不純物が極
力含まれないように高純度化し、脱水化処理（脱水素化処理）によって同時に減少してし
まった酸素を第２の酸化物半導体膜１０８に加える、または酸素を供給し第２の酸化物半
導体膜１０８の酸素欠損を補填することが好ましい。また、本明細書等において、第２の
酸化物半導体膜１０８に酸素を供給する場合を、加酸素化処理と記す場合がある、または
第２の酸化物半導体膜１０８に含まれる酸素を化学量論的組成よりも多くする場合を過酸
素化処理と記す場合がある。

【0133】

なお、上記では、第２の酸化物半導体膜１０８を島状に加工した後に脱水化処理（脱水
素化処理）、および加酸素化処理を行う構成について説明したが、開示する発明の一態様
はこれに限定して解釈されない。第２の酸化物半導体膜１０８を島状に加工する前に、当
該処理を行ってもよい。また、後に形成される層間絶縁膜１１６の形成後に、加熱処理を
行い、酸化膜１０４、またはゲート絶縁膜１１０等から、第２の酸化物半導体膜１０８に
酸素を供給してもよい。

【0134】

このように、第２の酸化物半導体膜１０８は、脱水化処理（脱水素化処理）により、水
素または水分が除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（
真性）化またはｉ型に限りなく近い酸化物半導体膜とすることができる。このような酸化
物半導体膜中には、ドナーに由来するキャリアが極めて少なく（ゼロに近い）、キャリア
濃度は１×１０^１４／ｃｍ^３未満、好ましくは１×１０^１２／ｃｍ^３未満、さらに好まし
くは１×１０^１１／ｃｍ^３未満である。

【0135】

また、第２の酸化物半導体膜１０８は、銅、アルミニウム、塩素などの不純物がほとん
ど含まれない高純度化されたものであることが望ましい。トランジスタの作製工程におい
て、これらの不純物が第２の酸化物半導体膜１０８に混入または第２の酸化物半導体膜１
０８の表面に付着する恐れのない工程を適宜選択することが好ましい。また、これらの不
純物が第２の酸化物半導体膜１０８の表面に付着した場合には、シュウ酸や希フッ酸など
に曝す、またはプラズマ処理（Ｎ_２Ｏプラズマ処理など）を行うことにより、第２の酸化
物半導体膜１０８の表面の不純物を除去することが好ましい。具体的には、第２の酸化物
半導体膜１０８の銅濃度は１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、好ましくは１×１０^１
^７ａｔｏｍｓ／ｃｍ^３以下とする。また第２の酸化物半導体膜１０８のアルミニウム濃度
は１×１０^１８ａｔｏｍｓ／ｃｍ^３以下とする。また、第２の酸化物半導体膜１０８の塩
素濃度は２×１０^１８ａｔｏｍｓ／ｃｍ^３以下とする。

【0136】

また、第２の酸化物半導体膜１０８は、水素などの不純物が十分に除去される、または
、十分な酸素が供給されて酸素が過飽和の状態とされることにより、高純度化されたもの
であることが望ましい。具体的には、第２の酸化物半導体膜１０８の水素濃度は５×１０
^１９ａｔｏｍｓ／ｃｍ^３以下、望ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より望
ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。なお、上述の第２の酸化物半導体
膜１０８の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：ＳｅｃｏｎｄａｒｙＩｏｎ
ＭａｓｓＳｐｅｃｔｒｏｍｅｔｒｙ）で測定されるものである。また、十分な酸素が
供給されて酸素が過飽和の状態とするため、第２の酸化物半導体膜１０８を包みこむよう
に過剰酸素を含む絶縁膜（ＳｉＯｘなど）を接して設けると好ましい。

【0137】

過剰酸素を含む絶縁膜は、ＰＥ－ＣＶＤ法やスパッタリング法における成膜条件を適宜
設定して膜中に酸素を多く含ませたＳｉＯｘ膜や、酸化窒化シリコン膜を用いる。また、
多くの過剰酸素を絶縁膜に含ませたい場合には、イオン注入法やイオンドーピング法やプ
ラズマ処理によって、絶縁膜中に酸素を添加する。

【0138】

また、過剰酸素を含む絶縁膜の水素濃度が、７．２×１０^２０ａｔｏｍｓ／ｃｍ^３以上
である場合には、トランジスタの初期特性のバラツキの増大、トランジスタの電気特性に
関するＬ長依存性の増大、さらにＢＴストレス試験において大きく劣化するため、過剰酸
素を含む絶縁膜の水素濃度は、７．２×１０^２０ａｔｏｍｓ／ｃｍ^３未満とする。すなわ
ち、第２の酸化物半導体膜１０８の水素濃度は５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、且
つ、過剰酸素を含む絶縁膜の水素濃度は、７．２×１０^２０ａｔｏｍｓ／ｃｍ^３未満とす
ることが好ましい。

【0139】

さらに第２の酸化物半導体膜１０８を包み、且つ、過剰酸素を含む絶縁膜の外側に配置
されるように、第２の酸化物半導体膜１０８の酸素の放出を抑えるブロッキング膜（Ａｌ
Ｏｘなど）を設けると好ましい。

【0140】

過剰酸素を含む絶縁膜、またはブロッキング膜で第２の酸化物半導体膜１０８を包み込
むことで、第２の酸化物半導体膜１０８において化学量論的組成とほぼ一致するような状
態、または化学量論的組成より酸素が多い過飽和の状態とすることができる。

【0141】

次に、第１の酸化物半導体膜１０６、及び第２の酸化物半導体膜１０８上にゲート絶縁
膜１１０、及び導電膜１１１を形成する（図２（Ｂ）参照）。

【0142】

次に、フォトリソグラフィ工程により導電膜１１１上にレジストマスクを形成し、選択
的にエッチングを行って、ゲート電極１１２を形成した後、レジストマスクを除去する（
図２（Ｃ）参照）。

【0143】

なお、ゲート電極１１２を形成するためのレジストマスクをインクジェット法で形成し
てもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないた
め、製造コストを低減できる。なお、ゲート電極１１２のエッチングは、ドライエッチン
グでもウェットエッチングでもよく、両方を用いてもよい。

【0144】

次に、ゲート絶縁膜１１０、及びゲート電極１１２上にレジストマスク１３２を形成す
る（図２（Ｄ）参照）。

【0145】

次に、フォトリソグラフィ工程により、レジストマスク１３２を選択的に露光、及び現
像を行い、レジストマスク１３２ａを形成する。その後、ゲート電極１１２、及びレジス
トマスク１３２ａをマスクとして第１の酸化物半導体膜１０６、及び第２の酸化物半導体
膜１０８にドーパント１４２を導入する。ドーパント１４２の導入により、第１の酸化物
半導体膜１０６には、高抵抗領域１０６ａと、ゲート電極１１２が重畳する領域に隣接し
て一対の低抵抗領域１０６ｂと、が形成され、第２の酸化物半導体膜１０８には、チャネ
ル領域１０８ａと、ゲート電極１１２が重畳する領域に隣接して一対の低抵抗領域１０８
ｂと、が形成される（図３（Ａ）参照）。

【0146】

ドーパント１４２は、第１の酸化物半導体膜１０６、及び第２の酸化物半導体膜１０８
の導電率を変化させる不純物である。ドーパント１４２としては、１５族元素（代表的に
は窒素（Ｎ）、リン（Ｐ）、砒素（Ａｓ）、およびアンチモン（Ｓｂ））、ホウ素（Ｂ）
、アルミニウム（Ａｌ）、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、イン
ジウム（Ｉｎ）、フッ素（Ｆ）、塩素（Ｃｌ）、チタン（Ｔｉ）、及び亜鉛（Ｚｎ）のい
ずれかから選択される一以上を用いることができる。

【0147】

また、ドーパント１４２は、注入法により、他の膜（例えばゲート絶縁膜１１０）を通
過して、第１の酸化物半導体膜１０６、及び第２の酸化物半導体膜１０８に導入すること
もできる。ドーパント１４２の導入方法としては、イオン注入法、イオンドーピング法、
プラズマイマージョンイオンインプランテーション法などを用いることができる。その際
には、ドーパント１４２の単体のイオンあるいはフッ化物、塩化物のイオンを用いると好
ましい。

【0148】

ドーパント１４２の導入工程は、加速電圧、ドーズ量などの注入条件、また通過させる
膜の膜厚を適宜設定して制御すればよい。本実施の形態では、ドーパント１４２としてリ
ンを用いて、イオン注入法でリンイオンの注入を行う。なお、ドーパント１４２のドーズ
量は１×１０^１３ｉｏｎｓ／ｃｍ^２以上５×１０^１６ｉｏｎｓ／ｃｍ^２以下とすればよい
。

【0149】

低抵抗領域１０８ｂにおけるドーパント１４２の濃度は、５×１０^１８／ｃｍ^３以上１
×１０^２２／ｃｍ^３以下であることが好ましい。

【0150】

また、ドーパント１４２を導入する際に、基板１０２を加熱しながら行ってもよい。

【0151】

なお、第１の酸化物半導体膜１０６、及び第２の酸化物半導体膜１０８にドーパント１
４２を導入する処理は、複数回行ってもよく、ドーパントの種類も複数種用いてもよい。

【0152】

また、ドーパント１４２の導入処理後、加熱処理を行ってもよい。加熱条件としては、
温度３００℃以上７００℃以下、好ましくは３００℃以上４５０℃以下で１時間、酸素雰
囲気下で行うことが好ましい。また、窒素雰囲気下、減圧下、大気（超乾燥エア）下で加
熱処理を行ってもよい。

【0153】

また、第２の酸化物半導体膜１０８を結晶性酸化物半導体膜、またはＣＡＡＣ－ＯＳ膜
とした場合、ドーパント１４２の導入により、一部非晶質化する場合がある。この場合、
ドーパント１４２の導入後に加熱処理を行うことによって、第２の酸化物半導体膜１０８
の結晶性を回復することができる。

【0154】

次に、レジストマスク１３２ａを除去し、ゲート絶縁膜１１０、及びゲート電極１１２
上に保護絶縁膜１１４、及び層間絶縁膜１１６を形成する（図３（Ｂ）参照）。

【0155】

次に、フォトリソグラフィ工程により層間絶縁膜１１６上にレジストマスクを形成し、
ゲート絶縁膜１１０、保護絶縁膜１１４、及び層間絶縁膜１１６を選択的にエッチング処
理し、第２の酸化物半導体膜１０８（より具体的には、第２の酸化物半導体膜１０８に形
成された低抵抗領域１０８ｂ）に達する開口部を形成した後、レジストマスクを除去する
（図３（Ｃ）参照）。

【0156】

次に、上記開口部に導電膜を成膜し、その後、フォトリソグラフィ工程により当該導電
膜上にレジストマスクを形成し、選択的にエッチングを行い、ソース電極１１８ａ、及び
ドレイン電極１１８ｂを形成する（図３（Ｄ）参照）。

【0157】

なお、本実施の形態においては、図３（Ｄ）に示すように、チャネル長方向の断面にお
いて、ゲート電極１１２とソース電極１１８ａが形成された開口部との距離と、ゲート電
極１１２とドレイン電極１１８ｂが形成された開口部との距離が異なる。このような構成
とすることで、オフ電流を抑制することができる。

【0158】

以上の工程により、図１に示す半導体装置を作製することができる。

【0159】

本実施の形態に示すように、本発明の技術的思想は、酸化膜上に形成された第１の酸化
物半導体膜と、第１の酸化物半導体膜上に形成された第２の酸化物半導体膜と、を積層し
て形成することで、少なくとも第２の酸化物半導体膜の成膜時において、酸化膜から放出
される酸素を抑制し、さらに第１の酸化物半導体膜を第２の酸化物半導体膜の下地膜とし
て機能させるために、第２の酸化物半導体膜の結晶性を向上させることができる。第２の
酸化物半導体膜の結晶性が向上することにより、当該第２の酸化物半導体膜の酸素欠損の
発生が抑制され、電気特性の安定したトランジスタを提供することができる。

【0160】

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと
適宜組み合わせて用いることができる。

【0161】

（実施の形態２）
本実施の形態では、実施の形態１に示した半導体装置の変形例、及び実施の形態１に示
した半導体装置の作製方法と異なる作製方法について、図４乃至図６を用いて説明を行う
。なお、図１乃至図３で示した符号については、同様の符号を用い、その繰り返しの説明
は省略する。なお、同じ箇所の詳細な説明も省略する。

【0162】

〈半導体装置の構成例２〉
図４（Ａ）乃至図４（Ｃ）に、半導体装置の一例として、トップゲート構造のトランジ
スタの平面図および断面図を示す。図４（Ａ）は平面図であり、図４（Ｂ）は、図４（Ａ
）におけるＸ２－Ｙ２に係る断面図に相当し、図４（Ｃ）は、図４（Ａ）におけるＶ２－
Ｗ２に係る断面図に相当する。なお、図４（Ａ）では、煩雑になることを避けるため、半
導体装置の構成要素の一部（例えば、ゲート絶縁膜１１０など）を省略している。

【0163】

図４（Ａ）乃至図４（Ｃ）に示す半導体装置は、酸化膜１０４と、酸化膜１０４上に形
成された第１の酸化物半導体膜１０６と、第１の酸化物半導体膜１０６上に形成された第
２の酸化物半導体膜１０８と、第２の酸化物半導体膜１０８上に形成されたゲート絶縁膜
１１０と、ゲート絶縁膜１１０と接し、第２の酸化物半導体膜１０８と重畳する領域に形
成されたゲート電極１１２と、を有している。

【0164】

【0165】

また、第１の酸化物半導体膜１０６は、膜中のガリウムの含有率がインジウムの含有率
と等しい、またはガリウムの含有率がインジウムの含有率よりも大きく、第２の酸化物半
導体膜１０８は、膜中のインジウムの含有率がガリウムの含有率よりも大きい。第２の酸
化物半導体膜１０８のインジウムの含有率を大きくすることで、第２の酸化物半導体膜１
０８の結晶性を向上させることができる。

【0166】

【0167】

また、第２の酸化物半導体膜１０８は、同種の材料である第１の酸化物半導体膜１０６
上に形成されるため、第１の酸化物半導体膜１０６との界面から成長する結晶部を有する
酸化物半導体膜とすることができる。

【0168】

【0169】

【0170】

【0171】

また、第２の酸化物半導体膜１０８の外側に形成された高抵抗領域１０６ａは、各トラ
ンジスタ間の分離層として機能する。例えば、第２の酸化物半導体膜１０８の外側に高抵
抗領域１０６ａを設けない構成とした場合、隣接するトランジスタ間が電気的に接続され
る恐れがあるからである。

【0172】

また、ゲート電極１１２上に形成された保護絶縁膜１１４と、保護絶縁膜１１４上に形
成された層間絶縁膜１１６と、ゲート絶縁膜１１０、保護絶縁膜１１４、及び層間絶縁膜
１１６の第１の開口部１５１ａ、及び第２の開口部１５１ｂに充填され、第２の酸化物半
導体膜１０８と電気的に接続されたソース電極１１８ａ、及びドレイン電極１１８ｂと、
ソース電極１１８ａと電気的に接続された配線１１９ａと、ドレイン電極１１８ｂと電気
的に接続された配線１１９ｂと、を含む構成としても良い。なお、ソース電極１１８ａ、
及びドレイン電極１１８ｂは、第２の酸化物半導体膜１０８に形成された一対の低抵抗領
域１０８ｂと接しているため、接触抵抗を低減することができる。

【0173】

本実施の形態に示す半導体装置の構造は、ゲート絶縁膜１１０、保護絶縁膜１１４、及
び層間絶縁膜１１６の第１の開口部１５１ａに充填されたソース電極１１８ａと、ゲート
絶縁膜１１０、保護絶縁膜１１４、及び層間絶縁膜１１６の第２の開口部１５１ｂに充填
されたドレイン電極１１８ｂと、ソース電極１１８ａ、及びドレイン電極１１８ｂに電気
的に接続された配線１１９ａ、及び配線１１９ｂが形成されている点において、実施の形
態１に記載した半導体装置の構造と異なっている。

【0174】

また、本実施の形態に示す半導体装置は、後の半導体装置の作製方法において、記載す
るが、ソース電極１１８ａ、及びドレイン電極１１８ｂが充填された開口部（第１の開口
部１５１ａ、及び第２の開口部１５１ｂ）を２回に分けて形成する。また、ソース電極１
１８ａ、及びドレイン電極１１８ｂは、ＣＭＰ処理により導電膜１１８を分断して形成さ
れる。そのため、ソース電極１１８ａ、及びドレイン電極１１８ｂの形成にフォトリソグ
ラフィ工程を用いる必要がなく、露光機の精度やフォトマスクのアライメントズレに影響
されずソース電極１１８ａ、及びドレイン電極１１８ｂを形成することが可能となる。そ
のため本実施の形態に示す半導体装置は、微細化に適した構造の一である。また、このよ
うな構造とすることで、ソース側コンタクト領域またはドレイン側コンタクト領域と、ゲ
ート電極１１２との距離を、例えば０．０５μｍ以上０．１μｍ以下まで縮小することが
できる。したがって、ソースとドレイン間の抵抗を低減することができるため、半導体装
置の電気的特性（例えば、トランジスタのオン電流特性）を向上させることができる構造
である。

【0175】

なお、本実施の形態に示す半導体装置に用いることができる各構成要素の詳細について
は、実施の形態１に示す構成と同様とすることができるため、その説明は省略する。実施
の形態１で用いない構成について以下記載する。

【0176】

［配線の詳細な説明］
配線１１９ａ、及び配線１１９ｂとしては、例えば、アルミニウム、クロム、銅、タン
タル、チタン、モリブデン、タングステンから選ばれた元素を含む金属膜、または上述し
た元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン
膜）等を用いることができる。また、アルミニウム、銅などの金属膜の下側、または上側
の一方、または双方にチタン、モリブデン、タングステンなどの高融点金属膜、またはそ
れらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層さ
せた構成としても良い。また、配線１１９ａ、及び配線１１９ｂに用いる導電膜は、導電
性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ_２
Ｏ_３）、酸化スズ（ＳｎＯ_２）、酸化亜鉛（ＺｎＯ）、インジウムスズ酸化物（Ｉｎ_２Ｏ
_３－ＳｎＯ_２、ＩＴＯと略記する）、インジウム亜鉛酸化物（Ｉｎ_２Ｏ_３－ＺｎＯ）を用
いることができる。配線１１９ａ、及び配線１１９ｂに用いる導電膜は、上記の材料を用
いて単層で又は積層して成膜することができる。形成方法も特に限定されず、蒸着法、Ｐ
Ｅ－ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることがで
きる。

【0177】

なお、その他の構成要素の詳細については、後述する半導体装置の作製方法２において
、図５、及び図６を用いて説明する。

【0178】

〈半導体装置の作製方法２〉
以下、図５、及び図６を用いて、本実施の形態に係る図４に示す半導体装置の作製方法
の一例について説明する。

【0179】

まず、実施の形態１に示す作製方法を参酌することで、図５（Ａ）に示す状態まで作製
することができる。なお、図５（Ａ）に示す断面図は、図３（Ｂ）に示す断面図と同様で
ある。

【0180】

次に、フォトリソグラフィ工程により層間絶縁膜１１６上にレジストマスクを形成し、
ゲート絶縁膜１１０、保護絶縁膜１１４、及び層間絶縁膜１１６を選択的にエッチング処
理し、第２の酸化物半導体膜１０８（より具体的には、低抵抗領域１０８ｂ）に達する第
１の開口部１５１ａを形成し、レジストマスクを除去する（図５（Ｂ）参照）。

【0181】

なお、上記フォトリソグラフィ工程の露光には、波長が数ｎｍ～数１０ｎｍと短い超紫
外線（ＥｘｔｒｅｍｅＵｌｔｒａｖｉｏｌｅｔ）を用いるのが望ましい。超紫外線によ
る露光は、解像度が高く焦点深度も大きい。したがって、微細なパターンを形成すること
ができる。なお、十分に微細なパターンが形成できるのであれば、インクジェット法など
の他の方法を用いてレジストマスクを形成しても良い。この場合には、レジストマスクの
材料として、感光性を有する材料を用いる必要はない。

【0182】

次に、第１の開口部１５１ａ及び層間絶縁膜１１６上にレジストマスクを形成し、ゲー
ト絶縁膜１１０、保護絶縁膜１１４、及び層間絶縁膜１１６を選択的にエッチング処理し
、第２の酸化物半導体膜１０８（より、具体的には、低抵抗領域１０８ｂ）に達する第２
の開口部１５１ｂを形成し、レジストマスクを除去する（図５（Ｃ）参照）。これによっ
て、ゲート絶縁膜１１０、保護絶縁膜１１４、及び層間絶縁膜１１６に、ゲート電極１１
２を挟んで一対の開口部が形成されることとなる。

【0183】

次に、第１の開口部１５１ａ、及び第２の開口部１５１ｂを充填するように、層間絶縁
膜１１６上に導電膜１１８を形成する（図５（Ｄ）参照）。

【0184】

次に、層間絶縁膜１１６上（少なくともゲート電極１１２と重畳する領域）に設けられ
た導電膜１１８を除去するように、導電膜１１８に対してＣＭＰ（ＣＭＰ：Ｃｈｅｍｉｃ
ａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ、化学的機械研磨）処理を行うことで
、第１の開口部１５１ａ、及び第２の開口部１５１ｂに充填されたソース電極１１８ａ、
及びドレイン電極１１８ｂを形成する（図６（Ａ）参照）。

【0185】

本実施の形態では、導電膜１１８に対して、層間絶縁膜１１６の表面が露出する条件で
ＣＭＰ処理を行うことにより、ソース電極１１８ａ及びドレイン電極１１８ｂを形成する
。なお、ＣＭＰ処理の条件によっては保護絶縁膜１１４の表面も研磨される場合がある。

【0186】

ここで、ＣＭＰ処理とは、被加工物の表面を化学的・機械的な複合作用により平坦化す
る手法である。より具体的には、研磨ステージの上に研磨布を貼り付け、被加工物と研磨
布との間にスラリー（研磨剤）を供給しながら研磨ステージと被加工物とを各々回転また
は揺動させて、被加工物の表面を、スラリーと被加工物表面との間での化学反応と、研磨
布と被加工物との機械的研磨の作用により、被加工物の表面を研磨する方法である。

【0187】

なお、ＣＭＰ処理は、１回のみ行ってもよいし、複数回行ってもよい。複数回に分けて
ＣＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上
げ研磨を行うのが好ましい。このように研磨レートの異なる研磨を組み合わせることによ
って、ソース電極１１８ａ、ドレイン電極１１８ｂ、層間絶縁膜１１６の表面の平坦性を
より向上させることができる。

【0188】

なお、本実施の形態では、導電膜１１８の除去にＣＭＰ処理を用いたが、他の研磨（研
削、切削）処理を用いてもよい。または、ＣＭＰ処理等の研磨処理と、エッチング（ドラ
イエッチング、ウェットエッチング）処理や、プラズマ処理などを組み合わせてもよい。
例えば、ＣＭＰ処理後、ドライエッチング処理やプラズマ処理（逆スパッタリングなど）
を行い、処理表面の平坦性向上を図ってもよい。研磨処理に、エッチング処理、プラズマ
処理などを組み合わせて行う場合、工程順は特に限定されず、導電膜１１８の材料、膜厚
、及び表面の凹凸状態に合わせて適宜設定すればよい。

【0189】

上述したように、ソース電極１１８ａ、及びドレイン電極１１８ｂは、層間絶縁膜１１
６、保護絶縁膜１１４、及びゲート絶縁膜１１０に設けられた開口部（第１の開口部１５
１ａ、及び第２の開口部１５１ｂ）を充填するように設けられる。したがって、ソース電
極１１８ａと、第２の酸化物半導体膜１０８が接する領域（ソース側コンタクト領域）と
、ゲート電極１１２との距離（図６（Ａ）におけるＬ_ＳＧ）は、第１の開口部１５１ａの
端部とゲート電極１１２との幅によって決定される。同様にドレイン電極１１８ｂと、第
２の酸化物半導体膜１０８が接する領域（ドレイン側コンタクト領域）とゲート電極１１
２との距離（図６（Ａ）におけるＬ_ＤＧ）は、第２の開口部１５１ｂの端部とゲート電極
１１２との幅によって決定される。

【0190】

ソース電極１１８ａを設けるための第１の開口部１５１ａと、ドレイン電極１１８ｂを
設けるための第２の開口部１５１ｂを、一度の処理によって形成する場合、第１の開口部
１５１ａと第２の開口部１５１ｂとのチャネル長方向の幅の最小加工寸法は、マスクの形
成に用いる露光装置の解像限界に制約される。したがって、第１の開口部１５１ａと第２
の開口部１５１ｂとの距離を十分に縮小することが難しく、結果としてソース側コンタク
ト領域及びドレイン側コンタクト領域と、ゲート電極１１２との距離（Ｌ_ＳＧ及びＬ_ＤＧ
）の微細化が困難である。

【0191】

しかしながら、本実施の形態で示す作製方法においては、第１の開口部１５１ａと第２
の開口部１５１ｂを、２枚のマスクを用いて形成するため、露光装置の解像限界に依存せ
ず、自由に開口部の位置を設定することが可能である。よって、ソース側コンタクト領域
またはドレイン側コンタクト領域と、ゲート電極１１２との距離（Ｌ_ＳＧまたはＬ_ＤＧ）
を、例えば０．０５μｍ以上０．１μｍ以下まで縮小することができる。Ｌ_ＳＧ及びＬ_Ｄ
_Ｇを縮小することで、ソースとドレイン間の抵抗を低減することができるため、半導体装
置の電気的特性（例えば、トランジスタのオン電流特性）を向上させることができる。

【0192】

また、ソース電極１１８ａ及びドレイン電極１１８ｂを形成するために層間絶縁膜１１
６上の導電膜１１８を除去する工程において、レジストマスクを用いたエッチング処理を
用いないため、ソース電極１１８ａ、及びドレイン電極１１８ｂのチャネル長方向の幅が
微細化されている場合でも精密な加工を正確に行うことができる。よって、半導体装置の
作製工程において、形状や特性のばらつきが少ない微細な構造を、歩留まりよく作製する
ことができる。

【0193】

次に、層間絶縁膜１１６、ソース電極１１８ａ、及びドレイン電極１１８ｂ上に導電膜
１１９を成膜する（図６（Ｂ）参照）。

【0194】

次に、フォトリソグラフィ工程により導電膜１１９上にレジストマスクを形成し、ソー
ス電極１１８ａと電気的に接続された配線１１９ａ、及びドレイン電極１１８ｂと電気的
に接続された配線１１９ｂを形成する（図６（Ｃ）参照）。

【0195】

以上の工程により、図４に示す半導体装置を作製することができる。

【0196】

【0197】

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと
適宜組み合わせて用いることができる。

【0198】

（実施の形態３）
本実施の形態では、実施の形態１、及び実施の形態２に示した半導体装置の変形例、及
び実施の形態１、及び実施の形態２に示した半導体装置の作製方法と異なる作製方法につ
いて、図７乃至図１２を用いて説明を行う。なお、図１乃至図６で示した符号については
、同様の符号を用い、その繰り返しの説明は省略する。

【0199】

〈半導体装置の構成例３〉
図７（Ａ）乃至図７（Ｃ）に、半導体装置の一例として、トップゲート構造のトランジ
スタの平面図および断面図を示す。図７（Ａ）は平面図であり、図７（Ｂ）は、図７（Ａ
）におけるＸ３－Ｙ３に係る断面図に相当し、図７（Ｃ）は、図７（Ａ）におけるＶ３－
Ｗ３に係る断面図に相当する。なお、図７（Ａ）では、煩雑になることを避けるため、半
導体装置の構成要素の一部（例えば、ゲート絶縁膜１１０など）を省略している。

【0200】

図７（Ａ）乃至図７（Ｃ）に示す半導体装置は、酸化膜１０４と、酸化膜１０４上に形
成された第１の酸化物半導体膜１０６と、第１の酸化物半導体膜１０６上に形成された第
２の酸化物半導体膜１０８と、第２の酸化物半導体膜１０８上に形成されたゲート絶縁膜
１１０と、ゲート絶縁膜１１０と接し、第２の酸化物半導体膜１０８と重畳する領域に形
成されたゲート電極１１２と、を有している。

【0201】

【0202】

【0203】

【0204】

【0205】

【0206】

【0207】

【0208】

【0209】

また、ゲート電極１１２の重畳する領域に形成された絶縁膜１１３と、チャネル長方向
の断面において、ゲート電極１１２、及び絶縁膜１１３の側面に形成されたサイドウォー
ル絶縁膜１１５と、サイドウォール絶縁膜１１５に接して形成され、第２の酸化物半導体
膜１０８と電気的に接続されたソース電極１１８ａ、及びドレイン電極１１８ｂと、少な
くともソース電極１１８ａ、及びドレイン電極１１８ｂ上に形成された保護絶縁膜１１４
、及び層間絶縁膜１１６と、層間絶縁膜１１６上に形成された絶縁膜１２０と、絶縁膜１
２０、層間絶縁膜１１６、保護絶縁膜１１４に設けられた開口部を介してソース電極１１
８ａ、及びドレイン電極１１８ｂと電気的に接続された配線１１９ａ、及び配線１１９ｂ
と、を含む構成としても良い。なお、ソース電極１１８ａ、及びドレイン電極１１８ｂは
、第２の酸化物半導体膜１０８に形成された一対の低抵抗領域１０８ｂと接しているため
、接触抵抗を低減することができる。

【0210】

本実施の形態に示す半導体装置の構造は、ゲート電極１１２上の絶縁膜１１３と、ゲー
ト電極１１２の側面に設けられたサイドウォール絶縁膜１１５と、サイドウォール絶縁膜
１１５に接して形成されているソース電極１１８ａ、及びドレイン電極１１８ｂと、絶縁
膜１２０を有する点において、実施の形態１に記載した半導体装置の構造と異なっている
。

【0211】

また、本実施の形態に示す半導体装置は、ソース電極１１８ａ、及びドレイン電極１１
８ｂとして用いる導電膜を、絶縁膜１１３、及びサイドウォール絶縁膜１１５上に形成し
た後、導電膜に対して平坦化処理（研磨処理とも言える。）を行い導電膜の一部を除去す
ることで、ソース電極１１８ａ、及びドレイン電極１１８ｂを形成する。そのため、ソー
ス電極１１８ａ、及びドレイン電極１１８ｂの形成にフォトリソグラフィ工程を用いる必
要がなく、露光機の精度やフォトマスクのアライメントズレに影響されずソース電極１１
８ａ、及びドレイン電極１１８ｂを形成することが可能となる。そのため本実施の形態に
示す半導体装置は、微細化に適した構造の一である。

【0212】

なお、本実施の形態に示す半導体装置に用いることができる各構成要素の詳細について
は、実施の形態１、及び実施の形態２に示す構成と同様とすることができるため、その説
明は省略する。実施の形態１、及び実施の形態２で用いない構成について以下記載する。

【0213】

［絶縁膜、及びサイドウォール絶縁膜の詳細な説明］
絶縁膜１１３、サイドウォール絶縁膜１１５、及び絶縁膜１２０としては、無機絶縁膜
を用いることが好ましく、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、窒化
酸化シリコン膜を単層、または積層して用いればよい。また、絶縁膜１１３、サイドウォ
ール絶縁膜１１５、及び絶縁膜１２０の作製方法に特に限定はないが、例えば、スパッタ
リング法、ＭＢＥ法、ＰＥ－ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いるこ
とができる。

【0214】

なお、その他の構成要素の詳細については、後述する半導体装置の作製方法３において
、図８乃至図１２を用いて説明する。

【0215】

〈半導体装置の作製方法３〉
以下、図８乃至図１２を用いて、本実施の形態に係る図７に示す半導体装置の作製方法
の一例について説明する。

【0216】

まず、実施の形態１に示す作製方法を参酌することで、図８（Ａ）に示す状態まで作製
することができる。なお、図８（Ａ）に示す断面は、図２（Ｂ）に示す断面と同様である
。

【0217】

次に、導電膜１１１上に絶縁膜１１３ａを形成する（図８（Ｂ）参照）。

【0218】

次に、フォトリソグラフィ工程により絶縁膜１１３ａ上にレジストマスクを形成し、絶
縁膜１１３ａ、及び導電膜１１１を選択的にエッチング処理し、絶縁膜１１３、及びゲー
ト電極１１２を形成する（図８（Ｃ）参照）。

【0219】

次に、ゲート絶縁膜１１０、及び絶縁膜１１３上にレジストマスク１３４を形成する（
図８（Ｄ）参照）。

【0220】

次に、フォトリソグラフィ工程により、レジストマスク１３４を選択的に露光、及び現
像を行い、レジストマスク１３４ａ、またはレジストマスク１３４ｂを形成する。その後
、ゲート電極１１２、絶縁膜１１３、及びレジストマスク（レジストマスク１３４ａ、ま
たはレジストマスク１３４ｂ）をマスクとして第１の酸化物半導体膜１０６、及び第２の
酸化物半導体膜１０８にドーパント１４２を導入する。ドーパント１４２の導入により、
第１の酸化物半導体膜１０６には、高抵抗領域１０６ａと、ゲート電極１１２が重畳する
領域に隣接して一対の低抵抗領域１０６ｂと、が形成され、第２の酸化物半導体膜１０８
には、チャネル領域１０８ａと、ゲート電極１１２が重畳する領域に隣接して一対の低抵
抗領域１０８ｂと、が形成される（図９（Ｂ）、及び図１０（Ｂ）参照）。

【0221】

なお、本実施の形態においては、ドーパント１４２が導入され、低抵抗領域１０６ｂと
低抵抗領域１０８ｂが形成される位置を明確に表すため、図９、及び図１０においては、
断面図、及び平面図を用いて説明を行う。

【0222】

図９（Ａ）は平面図であり、図９（Ｂ）は、図９（Ａ）におけるＸ３－Ｙ３に係る断面
図に相当し、図９（Ｃ）は、図９（Ａ）におけるＶ３－Ｗ３に係る断面図に相当する。な
お、図９（Ａ）では、煩雑になることを避けるため、半導体装置の構成要素の一部（例え
ば、ゲート絶縁膜１１０など）を省略している。また、図１０（Ａ）は平面図であり、図
１０（Ｂ）は、図１０（Ａ）におけるＸ３－Ｙ３に係る断面図に相当し、図１０（Ｃ）は
、図１０（Ａ）におけるＶ３－Ｗ３に係る断面図に相当する。なお、図１０（Ａ）では、
煩雑になることを避けるため、半導体装置の構成要素の一部（例えば、ゲート絶縁膜１１
０など）を省略している。

【0223】

また、図９、及び図１０は、低抵抗領域１０６ｂと低抵抗領域１０８ｂが形成される位
置について、２通りの作製方法の説明を行う。なお、図９に示される方法、及び図１０に
示される方法ともに、本発明の一態様である。

【0224】

以下に図９、及び図１０に示す作製方法の違いについて説明を行う。

【0225】

図９に示す作製方法においては、レジストマスク１３４ａは、第２の酸化物半導体膜１
０８の外側に形成される（図９（Ａ）乃至図９（Ｃ）参照）。

【0226】

一方、図１０に示す作製方法においては、レジストマスク１３４ｂは、第２の酸化物半
導体膜１０８の長辺方向の内側に形成される（図１０（Ａ）乃至図１０（Ｃ）参照）。

【0227】

図９に示す作製方法は、チャネル領域１０８ａ以外全面が低抵抗領域１０８ｂとなるた
め、後に形成されるソース電極１１８ａ、及びドレイン電極１１８ｂのコンタクト領域を
広く形成することができる。一方、図１０に示す作製方法は、第２の酸化物半導体膜１０
８の長辺方向をチャネル領域１０８ａと同様に低抵抗領域１０８ｂより高抵抗とすること
で、第２の酸化物半導体膜１０８の長辺方向に形成されうる寄生チャネル（寄生トランジ
スタともいう）の生成を抑制することができる。

【0228】

以上のように、レジストマスク１３４ａ、及びレジストマスク１３４ｂの形状を変更す
ることで、異なる効果を有する半導体装置を作製することができる。

【0229】

次に、レジストマスク（レジストマスク１３４ａ、またはレジストマスク１３４ｂ）を
除去し、ゲート絶縁膜１１０、及び絶縁膜１１３上に絶縁膜１１５ａを形成する（図１１
（Ａ）参照）。

【0230】

次に、絶縁膜１１５ａをエッチングすることによりサイドウォール絶縁膜１１５を形成
する。サイドウォール絶縁膜１１５は、絶縁膜１１５ａに異方性の高いエッチング工程を
行うことで自己整合的に形成することができる。例えば、エッチング方法としては、ドラ
イエッチング法を用いると好ましい。また、ドライエッチング法に用いるエッチングガス
としては、例えば、トリフルオロメタン、オクタフルオロシクロブタン、テトラフルオロ
メタンなどのフッ素を含むガスが挙げられる。エッチングガスには、希ガスまたは水素を
添加してもよい。ドライエッチング法は、基板に高周波電圧を印加する、反応性イオンエ
ッチング法（ＲＩＥ法：ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ法）を用いると好ま
しい。サイドウォール絶縁膜１１５形成後、ゲート電極１１２、絶縁膜１１３、及びサイ
ドウォール絶縁膜１１５をマスクとしてゲート絶縁膜１１０を加工し、第１の酸化物半導
体膜１０６、及び第２の酸化物半導体膜１０８を露出させる（図１１（Ｂ）参照）。なお
、サイドウォール絶縁膜１１５の形成時にゲート絶縁膜１１０を加工してもよい。

【0231】

なお、本実施の形態では、ゲート電極１１２、及び絶縁膜１１３の形成直後の工程にお
いて、ゲート電極１１２、絶縁膜１１３、及びレジストマスク（レジストマスク１３４ａ
、またはレジストマスク１３４ｂ）をマスクに用いて第１の酸化物半導体膜１０６、及び
第２の酸化物半導体膜１０８中にドーパント１４２を導入したが、サイドウォール絶縁膜
１１５の形成後にゲート電極１１２、絶縁膜１１３、サイドウォール絶縁膜１１５、及び
レジストマスクをマスクに用いて、第１の酸化物半導体膜１０６、及び第２の酸化物半導
体膜１０８中にドーパント１４２を導入してもよい。こうすることで、サイドウォール絶
縁膜１１５と重畳する第１の酸化物半導体膜１０６、及び第２の酸化物半導体膜１０８の
領域を高抵抗領域に含めることができる。

【0232】

次に、第１の酸化物半導体膜１０６、第２の酸化物半導体膜１０８、絶縁膜１１３、及
びサイドウォール絶縁膜１１５を覆うように導電膜を形成し、当該導電膜にフォトリソグ
ラフィ工程、及びエッチング工程を行い、導電膜１１８を形成する（図１１（Ｃ）参照）
。

【0233】

次に、第１の酸化物半導体膜１０６、及び導電膜１１８上に絶縁膜１１４ａ、及び絶縁
膜１１６ａを形成する（図１１（Ｄ）参照）。

【0234】

次に、絶縁膜１１３上（少なくともゲート電極１１２と重畳する領域）に設けられた導
電膜１１８を除去するように、絶縁膜１１４ａ、絶縁膜１１６ａ、及び導電膜１１８に対
してＣＭＰ処理を行うことで、絶縁膜１１４ａ、絶縁膜１１６ａ、及び導電膜１１８が分
断され、保護絶縁膜１１４、層間絶縁膜１１６、ソース電極１１８ａ、及びドレイン電極
１１８ｂがゲート電極１１２を挟む状態で形成される（図１２（Ａ）参照）。

【0235】

なお、図１２（Ａ）では、ソース電極１１８ａ、及びドレイン電極１１８ｂの表面と、
絶縁膜１１３、及び層間絶縁膜１１６の表面が同一平面に位置しているが、ＣＭＰ装置に
よりソース電極１１８ａ、及びドレイン電極１１８ｂの表面と、絶縁膜１１３、及び層間
絶縁膜１１６を研磨する場合、ソース電極１１８ａおよびドレイン電極１１８ｂと、絶縁
膜１１３、及び層間絶縁膜１１６の研磨スピード（または研磨レート）が異なる場合、ソ
ース電極１１８ａ、及びドレイン電極１１８ｂの表面と、絶縁膜１１３、または層間絶縁
膜１１６の表面は高さが異なり段差が生じることがある。例えば、ソース電極１１８ａ、
及びドレイン電極１１８ｂの表面が絶縁膜１１３の表面より低くなる（凹状となる）場合
がある。また、ＣＭＰ処理条件によっては、サイドウォール絶縁膜１１５も研磨される可
能性がある。

【0236】

なお、ここでのＣＭＰ処理は、実施の形態２にて記載した導電膜１１８に対してのＣＭ
Ｐ処理の内容を参酌することができる。

【0237】

次に、保護絶縁膜１１４、層間絶縁膜１１６、ソース電極１１８ａ、及びドレイン電極
１１８ｂ上に絶縁膜１２０を形成する（図１２（Ｂ）参照）。

【0238】

次に、フォトリソグラフィ工程により絶縁膜１２０上にレジストマスクを形成し、保護
絶縁膜１１４、層間絶縁膜１１６、及び絶縁膜１２０を選択的にエッチング処理し、ソー
ス電極１１８ａ、及びドレイン電極１１８ｂに達する開口部を形成し、レジストマスクを
除去する。その後、当該開口部を覆うように導電膜を形成し、フォトリソグラフィ工程に
より当該導電膜上にレジストマスクを形成し、導電膜を選択的にエッチング処理し配線１
１９ａ、及び配線１１９ｂを形成する（図１２（Ｃ）参照）。

【0239】

以上の工程により、図７に示す半導体装置を作製することができる。

【0240】

本実施の形態に示すように、本発明の技術的思想は、酸化膜上に形成された第１の酸化
物半導体膜と、第１の酸化物半導体膜上に形成された第２の酸化物半導体膜と、を積層し
て形成することで、少なくとも第２の酸化物半導体膜の成膜時において、酸化膜から放出
される酸素を抑制し、さらに第１の酸化物半導体膜を第２の酸化物半導体膜の下地膜とし
て機能するために、第２の酸化物半導体膜の結晶性を向上させることができる。第２の酸
化物半導体膜の結晶性が向上することにより、当該第２の酸化物半導体膜の酸素欠損の発
生が抑制され、電気特性の安定したトランジスタを提供することができる。

【0241】

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと
適宜組み合わせて用いることができる。

【0242】

（実施の形態４）
本実施の形態では、実施の形態１乃至実施の形態３に示した半導体装置の変形例、及び
実施の形態１乃至実施の形態３に示した半導体装置の作製方法と異なる作製方法について
、図１３乃至図１７を用いて説明を行う。なお、図１乃至図１２で示した符号については
、同様の符号を用い、その繰り返しの説明は省略する。

【0243】

〈半導体装置の構成例４〉
図１３（Ａ）乃至図１３（Ｃ）に、半導体装置の一例として、トップゲート構造のトラ
ンジスタの平面図および断面図を示す。図１３（Ａ）は平面図であり、図１３（Ｂ）は、
図１３（Ａ）におけるＸ４－Ｙ４に係る断面図に相当し、図１３（Ｃ）は、図１３（Ａ）
におけるＶ４－Ｗ４に係る断面図に相当する。なお、図１３（Ａ）では、煩雑になること
を避けるため、半導体装置の構成要素の一部（例えば、ゲート絶縁膜１１０など）を省略
している。

【0244】

図１３（Ａ）乃至図１３（Ｃ）に示す半導体装置は、酸化膜１０４と、酸化膜１０４上
に形成された第１の酸化物半導体膜１０６と、第１の酸化物半導体膜１０６上に形成され
た第２の酸化物半導体膜１０８と、第２の酸化物半導体膜１０８上に形成されたゲート絶
縁膜１１０と、ゲート絶縁膜１１０と接し、第２の酸化物半導体膜１０８と重畳する領域
に形成されたゲート電極１１２と、を有している。

【0245】

【0246】

【0247】

【0248】

【0249】

【0250】

【0251】

【0252】

【0253】

また、チャネル長方向の断面において、第２の酸化物半導体膜１０８の一方の側面と接
するソース電極１１８ａと、他方の側面と接するドレイン電極１１８ｂと、ゲート電極１
１２の一方の側面に形成された第１の導電膜１２１ａと、ゲート電極１１２の他方の側面
に形成された第２の導電膜１２１ｂと、第１の導電膜１２１ａ、及び第２の導電膜１２１
ｂの側面に形成されたサイドウォール絶縁膜１１５と、第１の酸化物半導体膜１０６、ソ
ース電極１１８ａ、ドレイン電極１１８ｂ、サイドウォール絶縁膜１１５、及びゲート電
極１１２上に形成された保護絶縁膜１１４と、保護絶縁膜１１４上に形成された層間絶縁
膜１１６と、ソース電極１１８ａ、及びドレイン電極１１８ｂとそれぞれ電気的に接続さ
れた配線１１９ａ、及び配線１１９ｂと、を含む構成としても良い。なお、ソース電極１
１８ａ、及びドレイン電極１１８ｂは、第２の酸化物半導体膜１０８に形成された一対の
低抵抗領域１０８ｂと接しているため、接触抵抗を低減することができる。

【0254】

本実施の形態に示す半導体装置の構造は、ゲート電極１１２の両側面に、第１の導電膜
１２１ａ、第２の導電膜１２１ｂ、及びサイドウォール絶縁膜１１５が形成されている点
、ならびに第２の酸化物半導体膜１０８のチャネル長方向の断面において、一方の側面と
接するソース電極１１８ａ、及び他方の側面と接するドレイン電極１１８ｂが形成されて
いる点において、実施の形態１に記載した半導体装置の構造と異なっている。

【0255】

また、本実施の形態に示す半導体装置は、ゲート電極１１２の一方の側面に形成された
第１の導電膜１２１ａの少なくとも一部が、ゲート絶縁膜１１０を介してソース電極１１
８ａ上に形成され、ゲート電極１１２の他方の側面に形成された第２の導電膜１２１ｂの
少なくとも一部が、ゲート絶縁膜１１０を介してドレイン電極１１８ｂ上に形成されてい
る。このように、ゲート電極１１２（より具体的には、ゲート電極１１２、第１の導電膜
１２１ａ、及び第２の導電膜１２１ｂ）の一部がゲート絶縁膜１１０を介してソース電極
１１８ａ、及びドレイン電極１１８ｂと重畳する領域（Ｌｏｖ領域ともいう）を設けるこ
とができる。そのため本実施の形態に示す半導体装置は、微細化に適し、さらに微細化に
伴うオン電流の低下の抑制に適した構造の一である。

【0256】

なお、本実施の形態に示す半導体装置に用いることができる各構成要素の詳細について
は、実施の形態１乃至実施の形態３に示す構成と同様とすることができるため、その説明
は省略する。実施の形態１乃至実施の形態３で用いない構成について以下記載する。

【0257】

［第１の導電膜、及び第２の導電膜の詳細な説明］
第１の導電膜１２１ａ、及び第２の導電膜１２１ｂとしては、導電性を有していればよ
く、例えばタングステン、チタン等の金属膜、または、リン、ボロン等の不純物元素を含
むシリコン膜等を加工して形成することができる。または、ゲート電極１１２上に多結晶
シリコン膜を成膜し、エッチングによってゲート電極１１２に接する導電膜を形成した後
、該導電膜にリン、ボロン等の不純物元素をドーピングによって導入し、熱処理を施して
導電性を有する第１の導電膜１２１ａ、及び第２の導電膜１２１ｂとしてもよい。

【0258】

なお、その他の構成要素の詳細については、後述する半導体装置の作製方法４において
、図１４乃至図１７を用いて説明する。

【0259】

〈半導体装置の作製方法４〉
以下、図１４乃至図１７を用いて、本実施の形態に係る図１３に示す半導体装置の作製
方法の一例について説明する。

【0260】

まず、実施の形態１に示す作製方法を参酌することで、図１４（Ａ）に示す状態まで作
製することができる。なお、図１４（Ａ）に示す断面は、図２（Ｂ）に示す半導体装置の
変形であり、第２の酸化物半導体膜１０８の面積のみ異なる。

【0261】

次に、第１の酸化物半導体膜１０６、及び第２の酸化物半導体膜１０８上に導電膜を形
成し、フォトリソグラフィ工程により当該導電膜上にレジストマスクを形成し、導電膜を
選択的にエッチング処理し、導電膜１１８を形成する（図１４（Ｂ）参照）。

【0262】

次に、導電膜１１８にＣＭＰ処理を行い、第２の酸化物半導体膜１０８が露出するよう
に導電膜１１８の一部を除去する。該ＣＭＰ処理によって、第２の酸化物半導体膜１０８
と重畳する領域の導電膜１１８が除去され、ソース電極１１８ａ、及びドレイン電極１１
８ｂが形成される（図１４（Ｃ）参照）。

【0263】

なお、ここでのＣＭＰ処理は、実施の形態２にて記載した導電膜１１８に対してのＣＭ
Ｐ処理の内容を参酌することができる。

【0264】

次に、第１の酸化物半導体膜１０６、第２の酸化物半導体膜１０８、ソース電極１１８
ａ、及びドレイン電極１１８ｂ上にゲート絶縁膜１１０、及び導電膜１１１を形成する（
図１４（Ｄ）参照）。

【0265】

次に、フォトリソグラフィ工程により導電膜１１１上にレジストマスクを形成し、導電
膜１１１を選択的にエッチング処理し、ゲート電極１１２を形成する（図１５（Ａ）参照
）。

【0266】

次に、ゲート絶縁膜１１０、及びゲート電極１１２上にレジストマスク１３６を形成す
る（図１５（Ｂ）参照）。

【0267】

次に、フォトリソグラフィ工程により、レジストマスク１３６を選択的に露光、及び現
像を行い、レジストマスク１３６ａを形成する。その後、ゲート電極１１２、及びレジス
トマスク１３６ａをマスクとして第１の酸化物半導体膜１０６、及び第２の酸化物半導体
膜１０８にドーパント１４２を導入する。ドーパント１４２の導入により、第１の酸化物
半導体膜１０６には、高抵抗領域１０６ａと、ゲート電極１１２が重畳する領域に隣接し
て一対の低抵抗領域１０６ｂと、が形成され、第２の酸化物半導体膜１０８には、チャネ
ル領域１０８ａと、ゲート電極１１２が重畳する領域に隣接して一対の低抵抗領域１０８
ｂと、が形成される（図１５（Ｃ）参照）。

【0268】

なお、本実施の形態においては、ソース電極１１８ａ、及びドレイン電極１１８ｂを通
過して、第１の酸化物半導体膜１０６にドーパント１４２が導入され、低抵抗領域１０６
ｂが形成される構造について説明したが、これに限定されない。ソース電極１１８ａ、及
びドレイン電極１１８ｂが重畳する領域の第１の酸化物半導体膜１０６が高抵抗領域１０
６ａと同様の不純物濃度となってもよい。

【0269】

次に、レジストマスク１３６ａを除去し、ゲート絶縁膜１１０、及びゲート電極１１２
上に導電膜１２１を形成する（図１５（Ｄ）参照）。

【0270】

次に、導電膜１２１上に絶縁膜１１５ａを形成する（図１６（Ａ）参照）。

【0271】

次に、絶縁膜１１５ａをエッチングすることによりサイドウォール絶縁膜１１５を形成
する。サイドウォール絶縁膜１１５は、絶縁膜１１５ａに異方性の高いエッチング工程を
行うことで自己整合的に形成することができる。例えば、エッチング方法としては、ドラ
イエッチング法を用いると好ましい。また、ドライエッチング法に用いるエッチングガス
としては、例えば、トリフルオロメタン、オクタフルオロシクロブタン、テトラフルオロ
メタンなどのフッ素を含むガスが挙げられる。エッチングガスには、希ガスまたは水素を
添加してもよい。ドライエッチング法は、基板に高周波電圧を印加する、反応性イオンエ
ッチング法（ＲＩＥ法：ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ法）を用いると好ま
しい。サイドウォール絶縁膜１１５形成後、ゲート電極１１２、及びサイドウォール絶縁
膜１１５をマスクとして、導電膜１２１、及びゲート絶縁膜１１０を加工し、及び第１の
酸化物半導体膜１０６、ソース電極１１８ａ、及びドレイン電極１１８ｂを露出させる（
図１６（Ｂ）参照）。なお、サイドウォール絶縁膜１１５の形成時に導電膜１２１、及び
ゲート絶縁膜１１０を加工してもよい。本実施の形態においては、導電膜１２１は第１の
導電膜１２１ａ、第２の導電膜１２１ｂに分断され、ゲート絶縁膜１１０は一部が除去さ
れ、ソース電極１１８ａ、及びドレイン電極１１８ｂの表面の一部が露出される。

【0272】

次に、第１の酸化物半導体膜１０６、ゲート電極１１２、サイドウォール絶縁膜１１５
、第１の導電膜１２１ａ、第２の導電膜１２１ｂ、ソース電極１１８ａ、及びドレイン電
極１１８ｂを覆うように保護絶縁膜１１４、及び層間絶縁膜１１６を形成する（図１６（
Ｃ）参照）。

【0273】

次に、フォトリソグラフィ工程により層間絶縁膜１１６上にレジストマスクを形成し、
保護絶縁膜１１４、及び層間絶縁膜１１６を選択的にエッチング処理し、ソース電極１１
８ａ、及びドレイン電極１１８ｂに達する開口部を形成し、レジストマスクを除去する（
図１６（Ｄ）参照）。

【0274】

次に、当該開口部を充填するように、層間絶縁膜１１６上に導電膜１１９を形成する（
図１７（Ａ）参照）。

【0275】

次に、フォトリソグラフィ工程により導電膜１１９上にレジストマスクを形成し、導電
膜１１９を選択的にエッチング処理し配線１１９ａ、及び配線１１９ｂを形成する（図１
７（Ｂ）参照）。

【0276】

以上の工程により、図１３に示す半導体装置を作製することができる。

【0277】

本実施の形態に示すように、本発明の技術的思想は、酸化膜上に形成された第１の酸化
物半導体膜と、第１の酸化物半導体膜上に形成された第２の酸化物半導体膜と、を積層し
て形成することで、少なくとも第２の酸化物半導体膜の成膜時において、酸化膜から放出
される酸素を抑制し、さらに第１の酸化物半導体膜を第２の酸化物半導体膜の下地膜とし
て機能するために、第２の酸化物半導体膜の結晶性を向上させることができる。第２の酸
化物半導体膜の結晶性が向上することにより、当該第２の酸化物半導体膜の酸素欠損の発
生が抑制され、電気特性の安定したトランジスタを提供することができる。

【0278】

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと
適宜組み合わせて用いることができる。

【0279】

（実施の形態５）
本実施の形態では、実施の形態１乃至実施の形態４に示した半導体装置の変形例、及び
実施の形態１乃至実施の形態４に示した半導体装置の作製方法と異なる作製方法について
、図１８乃至図２１を用いて説明を行う。なお、図１乃至図１７で示した符号については
、同様の符号を用い、その繰り返しの説明は省略する。

【0280】

〈半導体装置の構成例５〉
図１８（Ａ）乃至図１８（Ｃ）に、半導体装置の一例として、トップゲート構造のトラ
ンジスタの平面図および断面図を示す。図１８（Ａ）は平面図であり、図１８（Ｂ）は、
図１８（Ａ）におけるＸ５－Ｙ５に係る断面図に相当し、図１８（Ｃ）は、図１８（Ａ）
におけるＶ５－Ｗ５に係る断面図に相当する。なお、図１８（Ａ）では、煩雑になること
を避けるため、半導体装置の構成要素の一部（例えば、ゲート絶縁膜１１０など）を省略
している。

【0281】

図１８（Ａ）乃至図１８（Ｃ）に示す半導体装置は、酸化膜１０４と、酸化膜１０４上
に形成された第１の酸化物半導体膜１０６と、第１の酸化物半導体膜１０６上に形成され
た第２の酸化物半導体膜１０８と、第２の酸化物半導体膜１０８上に形成されたゲート絶
縁膜１１０と、ゲート絶縁膜１１０と接し、第２の酸化物半導体膜１０８と重畳する領域
に形成されたゲート電極１１２と、を有している。

【0282】

【0283】

【0284】

【0285】

【0286】

【0287】

【0288】

【0289】

【0290】

また、ゲート電極１１２上に形成された保護絶縁膜１１４と、保護絶縁膜１１４上に形
成された層間絶縁膜１１６と、チャネル長方向の断面において、層間絶縁膜１１６、保護
絶縁膜１１４、ゲート絶縁膜１１０、及び第２の酸化物半導体膜１０８を貫通する開口部
において、第２の酸化物半導体膜１０８の側面と接するソース電極１１８ａ、及びドレイ
ン電極１１８ｂと、ソース電極１１８ａと電気的に接続された配線１１９ａと、ドレイン
電極１１８ｂと電気的に接続された配線１１９ｂと、を含む構成としても良い。なお、ソ
ース電極１１８ａ、及びドレイン電極１１８ｂは、第２の酸化物半導体膜１０８に形成さ
れた一対の低抵抗領域１０８ｂと接しているため、接触抵抗を低減することができる。

【0291】

本実施の形態に示す半導体装置の構造は、ゲート絶縁膜１１０、保護絶縁膜１１４、層
間絶縁膜１１６、及び第２の酸化物半導体膜１０８の開口部に充填されたソース電極１１
８ａ、及びドレイン電極１１８ｂと、ソース電極１１８ａ、及びドレイン電極１１８ｂに
電気的に接続された配線１１９ａ、及び配線１１９ｂが形成されている点において、実施
の形態１に記載した半導体装置の構造と異なっている。

【0292】

また、本実施の形態に示す半導体装置の構造は、第２の酸化物半導体膜１０８の形状と
、第２の酸化物半導体膜１０８のチャネル領域１０８ａの上面及び側面を覆うゲート絶縁
膜１１０、及びゲート電極１１２の形状についても、実施の形態１に示した半導体装置の
構造と異なっている。

【0293】

なお、本実施の形態に示す半導体装置は、第２の酸化物半導体膜１０８（より具体的に
はチャネル領域１０８ａ）の上面、及び側面にチャネルが形成される。

【0294】

このように、本実施の形態に示す半導体装置は、第２の酸化物半導体膜１０８を厚い状
態（所謂板状）で形成し、当該第２の酸化物半導体膜１０８の上面、及び側面を覆うよう
にゲート絶縁膜１１０を形成し、及びその上にゲート電極１１２を形成する。これにより
、チャネル幅は、第２の酸化物半導体膜１０８（より具体的にはチャネル領域１０８ａ）
の上面、及び側面を合わせた長さになるため、第２の酸化物半導体膜１０８の上面の幅を
増加させることなく、実質的なチャネル幅を増加させることができる。チャネル幅を増加
させることで、トランジスタのオン電流の低下や電気特性のばらつきを抑制することがで
きる。

【0295】

なお、本実施の形態に示す半導体装置に用いることができる各構成要素の詳細について
は、実施の形態１乃至実施の形態４に示す構成と同様とすることができるため、その説明
は省略する。実施の形態１乃至実施の形態４で用いない構成について以下記載する。

【0296】

［第２の酸化物半導体膜の詳細な説明］
第２の酸化物半導体膜１０８としては、実施の形態１に示す構成と同様とすることがで
きるが、膜厚においてのみ、実施の形態１の構成と異なる。本実施の形態に示す第２の酸
化物半導体膜１０８の膜厚は、５ｎｍより大きく５００ｎｍ以下とし、好ましくは１００
ｎｍ以上３００ｎｍ以下とする。

【0297】

なお、その他の構成要素の詳細については、後述する半導体装置の作製方法５において
、図１９乃至図２１を用いて説明する。

【0298】

〈半導体装置の作製方法５〉
以下、図１９乃至図２１を用いて、本実施の形態に係る図１８に示す半導体装置の作製
方法の一例について説明する。

【0299】

まず、実施の形態１に示す作製方法を参酌することで、図１９（Ａ）に示す状態まで作
製することができる。なお、図１９（Ａ）に示す断面は、図２（Ａ）に示す半導体装置の
変形であり、第２の酸化物半導体膜１０８の膜厚のみ異なる。

【0300】

次に、第１の酸化物半導体膜１０６、及び第２の酸化物半導体膜１０８上にゲート絶縁
膜１１０、及び導電膜１１１を形成する（図１９（Ｂ）参照）。

【0301】

次に、フォトリソグラフィ工程により導電膜１１１上にレジストマスクを形成し、導電
膜１１１を選択的にエッチング処理し、ゲート電極１１２を形成する（図１９（Ｃ）参照
）。

【0302】

次に、ゲート絶縁膜１１０、及びゲート電極１１２上にレジストマスク１３８を形成す
る（図１９（Ｄ）参照）。

【0303】

次に、フォトリソグラフィ工程により、レジストマスク１３８を選択的に露光、及び現
像を行い、レジストマスク１３８ａを形成する。その後、ゲート電極１１２、及びレジス
トマスク１３８ａをマスクとして第１の酸化物半導体膜１０６、及び第２の酸化物半導体
膜１０８にドーパント１４２を導入する。ドーパント１４２の導入により、第１の酸化物
半導体膜１０６には、高抵抗領域１０６ａと、ゲート電極１１２が重畳する領域に隣接し
て一対の低抵抗領域１０６ｂと、が形成され、第２の酸化物半導体膜１０８には、チャネ
ル領域１０８ａと、ゲート電極１１２が重畳する領域に隣接して一対の低抵抗領域１０８
ｂと、が形成される（図２０（Ａ）参照）。

【0304】

なお、本実施の形態においては、第２の酸化物半導体膜１０８を通過して、第１の酸化
物半導体膜１０６にドーパント１４２が導入され、低抵抗領域１０６ｂが形成される構造
について説明したが、これに限定されない。第２の酸化物半導体膜１０８が重畳する領域
の第１の酸化物半導体膜１０６が高抵抗領域１０６ａと同様の不純物濃度となってもよい
。

【0305】

次に、レジストマスク１３８ａを除去し、ゲート絶縁膜１１０、及びゲート電極１１２
上に保護絶縁膜１１４、及び層間絶縁膜１１６を形成する（図２０（Ｂ）参照）。

【0306】

次に、フォトリソグラフィ工程により層間絶縁膜１１６上にレジストマスクを形成し、
層間絶縁膜１１６、保護絶縁膜１１４、及び第２の酸化物半導体膜１０８を選択的にエッ
チング処理し、第１の酸化物半導体膜１０６に達する開口部１５３ａを形成し、レジスト
マスクを除去する（図２０（Ｃ）参照）。

【0307】

次に、フォトリソグラフィ工程により開口部１５３ａ、及び層間絶縁膜１１６上にレジ
ストマスクを形成し、層間絶縁膜１１６、保護絶縁膜１１４、及び第２の酸化物半導体膜
１０８を選択的にエッチング処理し、第１の酸化物半導体膜１０６に達する開口部１５３
ｂを形成し、レジストマスクを除去する（図２０（Ｄ）参照）。これによって、ゲート電
極１１２、及びチャネル領域１０８ａを挟んで一対の開口部が形成されることとなる。

【0308】

なお、本実施の形態においては、開口部１５３ａ、及び開口部１５３ｂは、第１の酸化
物半導体膜１０６に達するように形成したが、これに限定されない。例えば、酸化膜１０
４に達するように形成してもよい。

【0309】

また、本実施の形態に示す作製方法においては、実施の形態２に示す作製方法と同様に
、開口部１５３ａと開口部１５３ｂを、２枚のマスクを用いて形成するため、露光装置の
解像限界に依存せず、自由に開口部の位置を設定することが可能である。よって、ソース
側コンタクト領域またはドレイン側コンタクト領域と、ゲート電極１１２との距離を、例
えば０．０５μｍ以上０．１μｍ以下まで縮小することができる。ソース側コンタクト領
域またはドレイン側コンタクト領域と、ゲート電極１１２との距離を縮小することで、ソ
ースとドレイン間の抵抗を低減することができるため、半導体装置の電気的特性（例えば
、トランジスタのオン電流特性）を向上させることができる。

【0310】

次に、開口部１５３ａ、及び開口部１５３ｂを充填するように、層間絶縁膜１１６上に
導電膜１１８を形成する（図２１（Ａ）参照）。

【0311】

次に、層間絶縁膜１１６上（少なくともゲート電極１１２と重畳する領域）に設けられ
た導電膜１１８を除去するように、導電膜１１８に対してＣＭＰ処理を行うことで、開口
部１５３ａ、及び開口部１５３ｂに充填されたソース電極１１８ａ、及びドレイン電極１
１８ｂを形成する（図２１（Ｂ）参照）。

【0312】

なお、本実施の形態においては、ソース電極１１８ａ、及びドレイン電極１１８ｂと、
第２の酸化物半導体膜１０８との接触領域は、層間絶縁膜１１６、保護絶縁膜１１４、ゲ
ート絶縁膜１１０、及び第２の酸化物半導体膜１０８を貫通する開口部において、第２の
酸化物半導体膜１０８の側面である。

【0313】

次に、層間絶縁膜１１６、ソース電極１１８ａ、及びドレイン電極１１８ｂ上に導電膜
を形成し、フォトリソグラフィ工程により当該導電膜上にレジストマスクを形成し、ソー
ス電極１１８ａと電気的に接続された配線１１９ａ、及びドレイン電極１１８ｂと電気的
に接続された配線１１９ｂを形成する（図２１（Ｃ）参照）。

【0314】

以上の工程により、図１８に示す半導体装置を作製することができる。

【0315】

本実施の形態に示すように、本発明の技術的思想は、酸化膜上に形成された第１の酸化
物半導体膜と、第１の酸化物半導体膜上に形成された第２の酸化物半導体膜と、を積層し
て形成することで、少なくとも第２の酸化物半導体膜の成膜時において、酸化膜から放出
される酸素を抑制し、さらに第１の酸化物半導体膜を第２の酸化物半導体膜の下地膜とし
て機能するために、第２の酸化物半導体膜の結晶性を向上させることができる。第２の酸
化物半導体膜の結晶性が向上することにより、当該第２の酸化物半導体膜の酸素欠損の発
生が抑制され、電気特性の安定したトランジスタを提供することができる。

【0316】

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと
適宜組み合わせて用いることができる。

【0317】

（実施の形態６）
本実施の形態では、本明細書に示す半導体装置を使用し、電力が供給されない状況でも
記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い構成の一例を、図面を用い
て説明する。

【0318】

図２２は、半導体装置の構成の一例である。図２２（Ａ）に、半導体装置の断面図を、
図２２（Ｂ）に半導体装置の平面図を、図２２（Ｃ）に半導体装置の回路図をそれぞれ示
す。ここで、図２２（Ａ）は、図２２（Ｂ）のＣ１－Ｃ２、及びＤ１－Ｄ２における断面
に相当する。

【0319】

図２２（Ａ）、及び図２２（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用い
たトランジスタ２６０を有し、上部に第２の半導体材料を用いたトランジスタ３００を有
するものである。第２の半導体材料を用いたトランジスタ３００としては、実施の形態３
で示す半導体装置の構造を適用することができる。なお、本実施の形態においては、記載
していないが、実施の形態１、実施の形態２、実施の形態４、及び実施の形態５で用いた
半導体装置の構造を適用することもできる。

【0320】

ここで、第１の半導体材料と第２の半導体材料は、異なる禁制帯幅を持つ材料とするこ
とが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（結晶性シリ
コンなど）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以
外の材料として、例えば結晶性シリコンを用いたトランジスタは、高速動作が容易である
。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可
能とする。

【0321】

なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明
するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。

【0322】

図２２（Ａ）におけるトランジスタ２６０は、半導体材料（例えば、結晶性シリコンな
ど）を含む基板２００に設けられたチャネル形成領域２１６と、チャネル形成領域２１６
を挟むように設けられた不純物領域２２０と、不純物領域２２０に接する金属間化合物領
域２２４と、チャネル形成領域２１６上に設けられたゲート絶縁膜２０８と、ゲート絶縁
膜２０８上に設けられたゲート電極２１０と、を有する。なお、図において、明示的には
ソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてト
ランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するため
に、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある
。つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。

【0323】

基板２００上にはトランジスタ２６０を囲むように素子分離絶縁膜２０６が設けられて
おり、トランジスタ２６０を覆うように絶縁膜２２８、及び酸化膜２３０が設けられてい
る。なお、高集積化を実現するためには、図２２（Ａ）に示すようにトランジスタ２６０
がサイドウォール絶縁膜を有しない構成とすることが望ましい。一方で、トランジスタ２
６０の特性を重視する場合には、ゲート電極２１０の側面にサイドウォール絶縁膜を設け
、不純物濃度が異なる領域を含む不純物領域２２０としてもよい。

【0324】

結晶性シリコン基板を用いたトランジスタ２６０は、高速動作が可能である。このため
、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを
高速に行うことができる。トランジスタ２６０を覆うように絶縁膜、及び酸化膜を形成す
る。トランジスタ３００、および容量素子２６４の形成前の処理として、該絶縁膜、及び
酸化膜にＣＭＰ処理を施して、平坦化した絶縁膜２２８、酸化膜２３０を形成し、同時に
ゲート電極２１０の上面を露出させる。

【0325】

絶縁膜２２８は、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム
膜、酸化窒化アルミニウム膜、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン
膜、窒化酸化アルミニウム膜などの無機絶縁膜を用いることができる。また、酸化膜２３
０は、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜などの酸化膜を用いる
ことができる。絶縁膜２２８、酸化膜２３０は、プラズマＣＶＤ法、またはスパッタリン
グ法等を用いて形成することができる。

【0326】

また、絶縁膜２２８は、ポリイミド系樹脂、アクリル系樹脂、ベンゾシクロブテン系樹
脂、等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏ
ｗ－ｋ材料）等を用いることができる。有機材料を用いる場合、スピンコート法、印刷法
などの湿式法によって絶縁膜２２８を形成してもよい。

【0327】

なお、本実施の形態において、絶縁膜２２８として窒化シリコン膜を用い、酸化膜２３
０として酸化シリコン膜を用いる。

【0328】

研磨処理（例えばＣＭＰ処理）により十分に平坦化した酸化膜２３０上に第１の酸化物
半導体膜１０６、及び第２の酸化物半導体膜１０８を形成する。なお、酸化膜２３０表面
の平均面粗さは、０．１５ｎｍ以下が好ましい。

【0329】

図２２（Ａ）に示すトランジスタ３００は、酸化物半導体をチャネル形成領域に用いた
トランジスタである。ここで、トランジスタ３００に含まれる第２の酸化物半導体膜１０
８は、高純度化されたものであることが望ましい。高純度化された酸化物半導体を用いる
ことで、極めて優れたオフ特性のトランジスタ３００を得ることができる。

【0330】

トランジスタ３００は、オフ電流が小さいため、これを用いることにより長期にわたり
記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、また
は、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため
、消費電力を十分に低減することができる。

【0331】

トランジスタ３００上には、絶縁膜３０２、及び絶縁膜３０４が単層または積層で設け
られている。本実施の形態では、絶縁膜３０２、及び絶縁膜３０４として、トランジスタ
３００側から酸化シリコン膜と酸化アルミニウム膜との積層を用いる。なお、酸化アルミ
ニウム膜を高密度（例えば、膜密度３．２ｇ／ｃｍ^３以上、好ましくは３．６ｇ／ｃｍ^３
以上）とすることによって、トランジスタ３００に安定な電気特性を付与することができ
るため好ましい。

【0332】

また、絶縁膜３０２を介して、トランジスタ３００のソース電極１１８ａに接続された
配線１１９ａと重畳する領域には、導電膜３０６が設けられており、配線１１９ａと、絶
縁膜３０２と、導電膜３０６とによって、容量素子３６４が構成される。すなわち、トラ
ンジスタ３００のソース電極１１８ａは、容量素子３６４の一方の電極として機能し、導
電膜３０６は、容量素子３６４の他方の電極として機能する。なお、容量が不要の場合に
は、容量素子３６４を設けない構成とすることもできる。また、容量素子３６４は、別途
、トランジスタ３００の上方に設けてもよい。

【0333】

トランジスタ３００、及び容量素子３６４の上には絶縁膜３０４が設けられている。そ
して、絶縁膜３０４上にはトランジスタ３００と、他のトランジスタを接続するための配
線３０８が設けられている。配線３０８は、絶縁膜３０２、絶縁膜３０４などに形成され
た開口部を充填するように形成され、ドレイン電極１１８ｂと電気的に接続される。

【0334】

また、図２２（Ａ）、及び図２２（Ｂ）において、トランジスタ２６０と、トランジス
タ３００とは、少なくとも一部が重畳するように設けられており、トランジスタ２６０の
ソース領域、またはドレイン領域と第２の酸化物半導体膜１０８の一部が重畳するように
設けられているのが好ましい。また、トランジスタ３００、及び容量素子３６４が、トラ
ンジスタ２６０の少なくとも一部と重畳するように設けられている。例えば、容量素子３
６４の導電膜３０６は、トランジスタ２６０のゲート電極２１０と少なくとも一部が重畳
して設けられている。このような平面レイアウトを採用することにより、半導体装置の占
有面積の低減を図ることができるため、高集積化を図ることができる。

【0335】

次に、図２２（Ａ）、及び図２２（Ｂ）に対応する回路構成の一例を図２２（Ｃ）に示
す。

【0336】

図２２（Ｃ）において、第１の配線（１ｓｔＬｉｎｅ）とトランジスタ２６０のソー
ス電極、またはドレイン電極の一方とは、電気的に接続され、第２の配線（２ｎｄＬｉ
ｎｅ）とトランジスタ２６０のソース電極、またはドレイン電極の他方とは、電気的に接
続されている。また、第３の配線（３ｒｄＬｉｎｅ）とトランジスタ３００のソース電
極またはドレイン電極の一方とは、電気的に接続され、第４の配線（４ｔｈＬｉｎｅ）
と、トランジスタ３００のゲート電極とは、電気的に接続されている。そして、トランジ
スタ２６０のゲート電極と、トランジスタ３００のソース電極、またはドレイン電極の他
方は、容量素子３６４の電極の一方と電気的に接続され、第５の配線（５ｔｈＬｉｎｅ
）と、容量素子３６４の電極の他方は電気的に接続されている。

【0337】

図２２（Ｃ）に示す半導体装置では、トランジスタ２６０のゲート電極の電位が保持可
能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能であ
る。

【0338】

情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジス
タ３００がオン状態となる電位にして、トランジスタ３００をオン状態とする。これによ
り、第３の配線の電位が、トランジスタ２６０のゲート電極、および容量素子３６４に与
えられる。すなわち、トランジスタ２６０のゲート電極には、所定の電荷が与えられる（
書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、
Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の
電位を、トランジスタ３００がオフ状態となる電位にして、トランジスタ３００をオフ状
態とすることにより、トランジスタ２６０のゲート電極に与えられた電荷が保持される（
保持）。

【0339】

トランジスタ３００のオフ電流は極めて小さいため、トランジスタ２６０のゲート電極
の電荷は長時間にわたって保持される。

【0340】

次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状
態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ２６０のゲー
ト電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジ
スタ２６０をｎチャネル型とすると、トランジスタ２６０のゲート電極にＨｉｇｈレベル
電荷が与えられている場合の見かけのしきい値Ｖ_ｔｈ＿Ｈは、トランジスタ２６０のゲー
ト電極にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖ_ｔｈ＿Ｌより低く
なるためである。ここで、見かけのしきい値電圧とは、トランジスタ２６０を「オン状態
」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電
位をＶ_ｔｈ＿ＨとＶ_ｔｈ＿Ｌの間の電位Ｖ_０とすることにより、トランジスタ２６０のゲ
ート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電
荷が与えられていた場合には、第５の配線の電位がＶ_０（＞Ｖ_ｔｈ＿Ｈ）となれば、トラ
ンジスタ２６０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第
５の配線の電位がＶ_０（＜Ｖ_ｔｈ＿Ｌ）となっても、トランジスタ２６０は「オフ状態」
のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出
すことができる。

【0341】

なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読
み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極の状態
にかかわらずトランジスタ２６０が「オフ状態」となるような電位、つまり、Ｖ_ｔｈ＿Ｈ
より小さい電位を第５の配線に与えればよい。または、ゲート電極の状態にかかわらずト
ランジスタ２６０が「オン状態」となるような電位、つまり、Ｖ_ｔｈ＿Ｌより大きい電位
を第５の配線に与えればよい。

【0342】

本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電
流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持す
ることが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ
動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することがで
きる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）で
あっても、長期にわたって記憶内容を保持することが可能である。

【0343】

また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、
素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲー
トへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため
、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導
体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、
信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報
の書き込みが行われるため、高速な動作も容易に実現しうる。

【0344】

トランジスタ３００は、酸化膜２３０上に形成された第１の酸化物半導体膜１０６と、
第１の酸化物半導体膜１０６上に形成された第２の酸化物半導体膜１０８と、第２の酸化
物半導体膜１０８上に形成されたゲート絶縁膜１１０と、ゲート絶縁膜１１０と接し、第
２の酸化物半導体膜１０８と重畳する領域に形成されたゲート電極１１２と、を有してい
る。

【0345】

【0346】

また、第１の酸化物半導体膜１０６は、膜中のガリウムの含有率がインジウムの含有率
と等しい、またはガリウムの含有率がインジウムの含有率よりも大きく、第２の酸化物半
導体膜１０８は、膜中のインジウムの含有率がガリウムの含有率よりも大きい。このよう
に、第２の酸化物半導体膜１０８のインジウムの含有率を大きくすることで、第２の酸化
物半導体膜１０８の結晶性を向上させることができる。

【0347】

【0348】

【0349】

【0350】

【0351】

本実施の形態に示すように、本発明の技術的思想は、酸化膜上に形成された第１の酸化
物半導体膜と、第１の酸化物半導体膜上に形成された第２の酸化物半導体膜と、を積層し
て形成することで、少なくとも第２の酸化物半導体膜の成膜時において、酸化膜から放出
される酸素を抑制し、さらに第１の酸化物半導体膜を第２の酸化物半導体膜の下地膜とし
て機能するために、第２の酸化物半導体膜の結晶性を向上させることができる。第２の酸
化物半導体膜の結晶性が向上することにより、当該第２の酸化物半導体膜の酸素欠損の発
生が抑制され、電気特性の安定したトランジスタを提供することができる。

【0352】

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと
適宜組み合わせて用いることができる。

【0353】

（実施の形態７）
本実施の形態においては、実施の形態１乃至実施の形態５に示す半導体装置を使用し、
電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無
い構成について、実施の形態６に示した構成と異なる構成について、図２３、及び図２４
を用いて説明を行う。

【0354】

図２３（Ａ）は、半導体装置の回路構成の一例を示し、図２３（Ｂ）は半導体装置の一
例を示す概念図である。まず、図２３（Ａ）に示す半導体装置について説明を行い、続け
て図２３（Ｂ）に示す半導体装置について、以下説明を行う。

【0355】

図２３（Ａ）に示す半導体装置において、ビット線ＢＬとトランジスタ３００のソース
電極、またはドレイン電極とは電気的に接続され、ワード線ＷＬとトランジスタ３００の
ゲート電極とは電気的に接続され、トランジスタ３００のソース電極、またはドレイン電
極と容量素子３５４の第１の端子とは電気的に接続されている。

【0356】

酸化物半導体を用いたトランジスタ３００は、オフ電流が極めて小さいという特徴を有
している。このため、トランジスタ３００をオフ状態とすることで、容量素子３５４の第
１の端子の電位（あるいは、容量素子３５４に蓄積された電荷）を極めて長時間にわたっ
て保持することが可能である。

【0357】

次に、図２３（Ａ）に示す半導体装置（メモリセル３５０）に、情報の書き込みおよび
保持を行う場合について説明する。

【0358】

まず、ワード線ＷＬの電位を、トランジスタ３００がオン状態となる電位として、トラ
ンジスタ３００をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子３５４
の第１の端子に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジスタ
３００がオフ状態となる電位として、トランジスタ３００をオフ状態とすることにより、
容量素子３５４の第１の端子の電位が保持される（保持）。

【0359】

トランジスタ３００のオフ電流は極めて小さいから、容量素子３５４の第１の端子の電
位（あるいは容量素子に蓄積された電荷）は長時間にわたって保持することができる。

【0360】

次に、情報の読み出しについて説明する。トランジスタ３００がオン状態となると、浮
遊状態であるビット線ＢＬと容量素子３５４とが導通し、ビット線ＢＬと容量素子３５４
の間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線ＢＬの
電位の変化量は、容量素子３５４の第１の端子の電位（あるいは容量素子３５４に蓄積さ
れた電荷）によって、異なる値をとる。

【0361】

例えば、容量素子３５４の第１の端子の電位をＶ、容量素子３５４の容量をＣ、ビット
線ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される前
のビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位は
、（ＣＢ＊ＶＢ０＋Ｃ＊Ｖ）／（ＣＢ＋Ｃ）となる。従って、メモリセル３５０の状態と
して、容量素子３５４の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとると
すると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝（ＣＢ＊ＶＢ０＋Ｃ＊Ｖ
１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝（ＣＢ
＊ＶＢ０＋Ｃ＊Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。

【0362】

そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことがで
きる。

【0363】

このように、図２３（Ａ）に示す半導体装置は、トランジスタ３００のオフ電流が極め
て小さいという特徴から、容量素子３５４に蓄積された電荷は長時間にわたって保持する
ことができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の
頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。
また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能
である。

【0364】

次に、図２３（Ｂ）に示す半導体装置について、説明を行う。

【0365】

図２３（Ｂ）に示す半導体装置は、上部に記憶回路として図２３（Ａ）に示したメモリ
セル３５０を複数有するメモリセルアレイ３５１ａ、及びメモリセルアレイ３５１ｂを有
し、下部に、メモリセルアレイ３５１ａ、及びメモリセルアレイ３５１ｂを動作させるた
めに必要な周辺回路３５３を有する。なお、周辺回路３５３は、メモリセルアレイ３５１
ａ、及びメモリセルアレイ３５１ｂと電気的に接続されている。

【0366】

図２３（Ｂ）に示した構成とすることにより、周辺回路３５３をメモリセルアレイ３５
１ａ、及びメモリセルアレイ３５１ｂの直下に設けることができるため半導体装置の小型
化を図ることができる。

【0367】

周辺回路３５３に設けられるトランジスタは、トランジスタ３００とは異なる半導体材
料を用いるのがより好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム
、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いること
が好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いた
トランジスタは、十分な高速動作が可能である。したがって、該トランジスタにより、高
速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能で
ある。

【0368】

なお、図２３（Ｂ）に示した半導体装置では、メモリセルアレイ３５１ａと、メモリセ
ルアレイ３５１ｂと、２つのメモリセルアレイが積層された構成を例示したが、積層する
メモリセルアレイの数はこれに限定されない。３つ以上のメモリセルアレイを積層する構
成としても良い。

【0369】

次に、図２３（Ａ）に示したメモリセル３５０の具体的な構成について図２４を用いて
説明を行う。

【0370】

図２４は、メモリセル３５０の構成の一例である。図２４（Ａ）にメモリセル３５０の
断面図を、図２４（Ｂ）にメモリセル３５０の平面図をそれぞれ示す。ここで、図２４（
Ａ）は、図２４（Ｂ）のＦ１－Ｆ２、及びＧ１－Ｇ２における断面に相当する。

【0371】

図２４（Ａ）、及び図２４（Ｂ）に示すトランジスタ３００は、実施の形態３、または
実施の形態６で示した構成と同一の構成とすることができる。ただし、他の実施の形態に
示すトランジスタの構成としてもよい。

【0372】

トランジスタ３００は、酸化膜２７４上に形成された第１の酸化物半導体膜１０６と、
第１の酸化物半導体膜１０６上に形成された第２の酸化物半導体膜１０８と、第２の酸化
物半導体膜１０８上に形成されたゲート絶縁膜１１０と、ゲート絶縁膜１１０と接し、第
２の酸化物半導体膜１０８と重畳する領域に形成されたゲート電極１１２と、を有してい
る。

【0373】

【0374】

【0375】

【0376】

【0377】

【0378】

【0379】

【0380】

【0381】

また、ゲート電極１１２の重畳する領域に設けられた絶縁膜１１３と、ゲート電極１１
２、及び絶縁膜１１３の側壁に形成されたサイドウォール絶縁膜１１５と、第２の酸化物
半導体膜１０８と電気的に接続されたソース電極１１８ａ、及びドレイン電極１１８ｂと
、層間絶縁膜１１６上に形成された絶縁膜１２０と、絶縁膜１２０、層間絶縁膜１１６、
保護絶縁膜１１４に設けられた開口部を介してソース電極１１８ａ、及びドレイン電極１
１８ｂと電気的に接続された配線１１９ａ、及び配線１１９ｂと、を含む構成としても良
い。なお、ソース電極１１８ａ、及びドレイン電極１１８ｂは、第２の酸化物半導体膜１
０８に形成された一対の低抵抗領域１０８ｂと接しているため、接触抵抗を低減すること
ができる。

【0382】

また、トランジスタ３００上に絶縁膜２５８が形成されており、絶縁膜２５８を介して
、トランジスタ３００のソース電極１１８ａと接続された配線１１９ａと重畳する領域に
は、導電膜２６２が設けられており、配線１１９ａと、絶縁膜２５８と、導電膜２６２と
によって、容量素子３５４が構成されている。すなわち、トランジスタ３００のソース電
極１１８ａは、容量素子３５４の一方の電極として機能し、導電膜２６２は、容量素子３
５４の他方の電極として機能する。

【0383】

また、トランジスタ３００、及び容量素子３５４上には、絶縁膜２５６が単層または積
層で設けられている。そして、絶縁膜２５６上には、隣接するメモリセルと接続するため
の配線２７２が設けられている。配線２７２は、絶縁膜２５６、及び絶縁膜２５８などに
形成された開口、及び配線１１９ｂを介してトランジスタ３００のドレイン電極１１８ｂ
と電気的に接続されている。但し、配線２７２とドレイン電極１１８ｂとを直接接続して
もよい。なお、配線２７２は、図２３（Ａ）の回路図におけるビット線ＢＬに相当する。

【0384】

図２４（Ａ）、及び図２４（Ｂ）において、トランジスタ３００のドレイン電極１１８
ｂは、隣接するメモリセルに含まれるトランジスタのソース電極としても機能することが
できる。

【0385】

このように、図２４（Ｂ）に示す平面レイアウトを採用することにより、半導体装置の
占有面積の低減を図ることができるため、高集積化を図ることができる。

【0386】

以上のように、多層に形成された複数のメモリセルは、酸化物半導体を用いたトランジ
スタにより形成されている。酸化物半導体を用いたトランジスタは、オフ電流が小さいた
め、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり
、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低
減することができる。

【0387】

このように、酸化物半導体以外の材料を用いたトランジスタ（換言すると、十分な高速
動作が可能なトランジスタ）を用いた周辺回路と、酸化物半導体を用いたトランジスタ（
より広義には、十分にオフ電流が小さいトランジスタ）を用いた記憶回路とを一体に備え
ることで、これまでにない特徴を有する半導体装置を実現することができる。また、周辺
回路と記憶回路を積層構造とすることにより、半導体装置の集積化を図ることができる。

【0388】

以上のように、微細化及び高集積化を実現し、かつ高い電気的特性を付与された半導体
装置、及び該半導体装置の作製方法を提供することができる。

【0389】

本実施の形態に示すように、本発明の技術的思想は、酸化膜上に形成された第１の酸化
物半導体膜と、第１の酸化物半導体膜上に形成された第２の酸化物半導体膜と、を積層し
て形成することで、少なくとも第２の酸化物半導体膜の成膜時において、酸化膜から放出
される酸素を抑制し、さらに第１の酸化物半導体膜を第２の酸化物半導体膜の下地膜とし
て機能するために、第２の酸化物半導体膜の結晶性を向上させることができる。第２の酸
化物半導体膜の結晶性が向上することにより、当該第２の酸化物半導体膜の酸素欠損の発
生が抑制され、電気特性の安定したトランジスタを提供することができる。

【0390】

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可
能である。

【0391】

（実施の形態８）
本実施の形態では、先の実施の形態で示した半導体装置を携帯電話、スマートフォン、
電子書籍などの携帯機器に応用した場合の例を図２５乃至図２８を用いて説明する。

【0392】

携帯電話、スマートフォン、電子書籍などの携帯機器においては、画像データの一時記
憶などにＳＲＡＭまたはＤＲＡＭが使用されている。ＳＲＡＭまたはＤＲＡＭが使用され
る理由としてはフラッシュメモリでは応答が遅く、画像処理では不向きであるためである
。一方で、ＳＲＡＭまたはＤＲＡＭを画像データの一時記憶に用いた場合、以下の特徴が
ある。

【0393】

通常のＳＲＡＭは、図２５（Ａ）に示すように１つのメモリセルがトランジスタ８０１
～８０６の６個のトランジスタで構成されており、それをＸデコーダー８０７、Ｙデコー
ダー８０８にて駆動している。トランジスタ８０３とトランジスタ８０５、トランジスタ
８０４とトランジスタ８０６はインバータを構成し、高速駆動を可能としている。しかし
１つのメモリセルが６トランジスタで構成されているため、セル面積が大きいという欠点
がある。デザインルールの最小寸法をＦとしたときにＳＲＡＭのメモリセル面積は通常１
００～１５０Ｆ^２である。このためＳＲＡＭはビットあたりの単価が各種メモリの中で最
も高い。

【0394】

それに対して、ＤＲＡＭはメモリセルが図２５（Ｂ）に示すようにトランジスタ８１１
、保持容量８１２によって構成され、それをＸデコーダー８１３、Ｙデコーダー８１４に
て駆動している。１つのセルが１トランジスタ１容量の構成になっており、面積が小さい
。ＤＲＡＭのメモリセル面積は通常１０Ｆ^２以下である。ただし、ＤＲＡＭは常にリフレ
ッシュが必要であり、書き換えをおこなわない場合でも電力を消費する。

【0395】

しかし、先の実施の形態で説明した半導体装置のメモリセル面積は、１０Ｆ^２前後であ
り、且つ頻繁なリフレッシュは不要である。したがって、メモリセル面積が縮小され、且
つ消費電力を低減することができる。

【0396】

次に、図２６に携帯機器のブロック図を示す。図２６に示す携帯機器はＲＦ回路９０１
、アナログベースバンド回路９０２、デジタルベースバンド回路９０３、バッテリー９０
４、電源回路９０５、アプリケーションプロセッサ９０６、フラッシュメモリ９１０、デ
ィスプレイコントローラ９１１、メモリ回路９１２、ディスプレイ９１３、タッチセンサ
９１９、音声回路９１７、キーボード９１８などより構成されている。ディスプレイ９１
３は表示部９１４、ソースドライバ９１５、ゲートドライバ９１６によって構成されてい
る。アプリケーションプロセッサ９０６はＣＰＵ９０７、ＤＳＰ９０８、ＩＦ９０９を有
している。一般にメモリ回路９１２はＳＲＡＭまたはＤＲＡＭで構成されており、この部
分に先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよ
び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することが
できる。

【0397】

次に、図２７にディスプレイのメモリ回路９５０に先の実施の形態で説明した半導体装
置を使用した例を示す。図２７に示すメモリ回路９５０は、メモリ９５２、メモリ９５３
、スイッチ９５４、スイッチ９５５およびメモリコントローラ９５１により構成されてい
る。また、メモリ回路は、信号線から入力された画像データ（入力画像データ）、メモリ
９５２、及びメモリ９５３に記憶されたデータ（記憶画像データ）を読み出し、及び制御
を行うディスプレイコントローラ９５６と、ディスプレイコントローラ９５６からの信号
により表示するディスプレイ９５７が接続されている。

【0398】

まず、ある画像データがアプリケーションプロセッサ（図示しない）によって、形成さ
れる（入力画像データＡ）。入力画像データＡは、スイッチ９５４を介してメモリ９５２
に記憶される。そしてメモリ９５２に記憶された画像データ（記憶画像データＡ）は、ス
イッチ９５５、及びディスプレイコントローラ９５６を介してディスプレイ９５７に送ら
れ、表示される。

【0399】

入力画像データＡに変更が無い場合、記憶画像データＡは、通常３０～６０Ｈｚ程度の
周期でメモリ９５２からスイッチ９５５を介して、ディスプレイコントローラ９５６から
読み出される。

【0400】

次に、例えばユーザーが画面を書き換える操作をしたとき（すなわち、入力画像データ
Ａに変更が有る場合）、アプリケーションプロセッサは新たな画像データ（入力画像デー
タＢ）を形成する。入力画像データＢはスイッチ９５４を介してメモリ９５３に記憶され
る。この間も定期的にメモリ９５２からスイッチ９５５を介して記憶画像データＡは読み
出されている。メモリ９５３に新たな画像データ（記憶画像データＢ）が記憶し終わると
、ディスプレイ９５７の次のフレームより、記憶画像データＢは読み出され、スイッチ９
５５、及びディスプレイコントローラ９５６を介して、ディスプレイ９５７に記憶画像デ
ータＢが送られ、表示がおこなわれる。この読み出しはさらに次に新たな画像データがメ
モリ９５２に記憶されるまで継続される。

【0401】

このようにメモリ９５２、及びメモリ９５３は交互に画像データの書き込みと、画像デ
ータの読み出しを行うことによって、ディスプレイ９５７の表示をおこなう。なお、メモ
リ９５２、及びメモリ９５３はそれぞれ別のメモリには限定されず、１つのメモリを分割
して使用してもよい。先の実施の形態で説明した半導体装置をメモリ９５２及びメモリ９
５３に採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保
持が可能で、且つ消費電力が十分に低減することができる。

【0402】

次に、図２８に電子書籍のブロック図を示す。図２８はバッテリー１００１、電源回路
１００２、マイクロプロセッサ１００３、フラッシュメモリ１００４、音声回路１００５
、キーボード１００６、メモリ回路１００７、タッチパネル１００８、ディスプレイ１０
０９、ディスプレイコントローラ１０１０によって構成される。

【0403】

ここでは、図２８のメモリ回路１００７に先の実施の形態で説明した半導体装置を使用
することができる。メモリ回路１００７の役割は書籍の内容を一時的に保持する機能を持
つ。機能の例としては、ユーザーがハイライト機能を使用する場合などがある。ユーザー
が電子書籍を読んでいるときに、特定の箇所にマーキングをしたい場合がある。このマー
キング機能をハイライト機能と言い、表示の色を変える、アンダーラインを引く、文字を
太くする、文字の書体を変えるなどによって、周囲との違いを示すことである。ユーザー
が指定した箇所の情報を記憶し、保持する機能である。この情報を長期に保存する場合に
はフラッシュメモリ１００４にコピーしても良い。このような場合においても、先の実施
の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが
高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。

【0404】

以上のように、本実施の形態に示す携帯機器には、先の実施の形態に係る半導体装置が
搭載されている。このため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持
が可能で、且つ消費電力を低減した携帯機器が実現される。

【0405】

本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組
み合わせて用いることができる。

【符号の説明】

【0406】

１０２基板
１０４酸化膜
１０６第１の酸化物半導体膜
１０６ａ高抵抗領域
１０６ｂ低抵抗領域
１０８第２の酸化物半導体膜
１０８ａチャネル領域
１０８ｂ低抵抗領域
１１０ゲート絶縁膜
１１１導電膜
１１２ゲート電極
１１３絶縁膜
１１３ａ絶縁膜
１１４保護絶縁膜
１１４ａ絶縁膜
１１５サイドウォール絶縁膜
１１５ａ絶縁膜
１１６層間絶縁膜
１１６ａ絶縁膜
１１８導電膜
１１８ａソース電極
１１８ｂドレイン電極
１１９導電膜
１１９ａ配線
１１９ｂ配線
１２０絶縁膜
１２１導電膜
１２１ａ第１の導電膜
１２１ｂ第２の導電膜
１３２レジストマスク
１３２ａレジストマスク
１３４レジストマスク
１３４ａレジストマスク
１３４ｂレジストマスク
１３６レジストマスク
１３６ａレジストマスク
１３８レジストマスク
１３８ａレジストマスク
１４２ドーパント
１５１ａ第１の開口部
１５１ｂ第２の開口部
１５３ａ開口部
１５３ｂ開口部
２００基板
２０６素子分離絶縁膜
２０８ゲート絶縁膜
２１０ゲート電極
２１６チャネル形成領域
２２０不純物領域
２２４金属間化合物領域
２２８絶縁膜
２３０酸化膜
２５６絶縁膜
２５８絶縁膜
２６０トランジスタ
２６２導電膜
２６４容量素子
２７２配線
２７４酸化膜
３００トランジスタ
３０２絶縁膜
３０４絶縁膜
３０６導電膜
３０８配線
３５０メモリセル
３５１ａメモリセルアレイ
３５１ｂメモリセルアレイ
３５３周辺回路
３５４容量素子
３６４容量素子
８０１トランジスタ
８０２トランジスタ
８０３トランジスタ
８０４トランジスタ
８０５トランジスタ
８０６トランジスタ
８０７Ｘデコーダー
８０８Ｙデコーダー
８１１トランジスタ
８１２保持容量
８１３Ｘデコーダー
８１４Ｙデコーダー
９０１ＲＦ回路
９０２アナログベースバンド回路
９０３デジタルベースバンド回路
９０４バッテリー
９０５電源回路
９０６アプリケーションプロセッサ
９０７ＣＰＵ
９０８ＤＳＰ
９０９ＩＦ
９１０フラッシュメモリ
９１１ディスプレイコントローラ
９１２メモリ回路
９１３ディスプレイ
９１４表示部
９１５ソースドライバ
９１６ゲートドライバ
９１７音声回路
９１８キーボード
９１９タッチセンサ
９５０メモリ回路
９５１メモリコントローラ
９５２メモリ
９５３メモリ
９５４スイッチ
９５５スイッチ
９５６ディスプレイコントローラ
９５７ディスプレイ
１００１バッテリー
１００２電源回路
１００３マイクロプロセッサ
１００４フラッシュメモリ
１００５音声回路
１００６キーボード
１００７メモリ回路
１００８タッチパネル
１００９ディスプレイ
１０１０ディスプレイコントローラ

【図1】