特許 7392308 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-11-28

(45)【発行日】2023-12-06

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 25/07 20060101AFI20231129BHJP

   H01L 25/18 20230101ALI20231129BHJP

【ＦＩ】

H01L25/04 C

【請求項の数】 10

(21)【出願番号】P 2019133361

(22)【出願日】2019-07-19

(65)【公開番号】P2021019063

(43)【公開日】2021-02-15

【審査請求日】2022-06-14

(73)【特許権者】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】100105854

【弁理士】

【氏名又は名称】廣瀬 一

(74)【代理人】

【識別番号】100103850

【弁理士】

【氏名又は名称】田中 秀▲てつ▼

(72)【発明者】

【氏名】仲村 秀世

【審査官】高橋 優斗

(56)【参考文献】

【文献】国際公開第２０１４／１９２２９８（ＷＯ，Ａ１）

【文献】特開２０１７－２２８６９４（ＪＰ，Ａ）

【文献】特開平１０－０５６１３１（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ２５／００－２５／１８

(57)【特許請求の範囲】

【請求項1】

それぞれ制御電極を有する複数の半導体チップと、
前記複数の半導体チップを一方の主面に搭載した絶縁回路基板と、
前記絶縁回路基板の前記一方の主面と対向して配置されたプリント基板と、
前記制御電極のいずれか１つに電気的に接続された複数の制御配線と、
を備え、
前記複数の半導体チップ、前記絶縁回路基板、前記プリント基板を用いて３相分の上下アームを構成し、
前記プリント基板が、
絶縁層と、
前記絶縁層の一方の主面に配列された複数の上側中継パターン層と、
前記絶縁層の前記一方の主面に、前記上側中継パターン層の配列に並行して配置された上側共通パターン層と、
前記絶縁層の一方の主面とは反対側の他方の主面に、前記上側中継パターン層に対向して配列され、且つ前記上側中継パターン層とそれぞれ個別に同電位となる複数の下側中継パターン層と、
前記絶縁層の前記他方の主面に、前記上側共通パターン層に対向して前記下側中継パターン層の配列に並行して配置され、且つ前記上側共通パターン層と同電位となる下側共通パターン層とを有し、
前記制御配線の一部が、前記上側中継パターン層と前記上側共通パターン層との間の領域、又は前記下側中継パターン層と前記下側共通パターン層との間の領域にそれぞれ設けられている
ことを特徴とする半導体装置。

【請求項2】

前記半導体チップのいずれか１つに電気的に接続されたセンス配線を複数有し、
前記センス配線の一部が、前記絶縁層を介して前記制御配線に対向する領域に設けられている
ことを特徴とする請求項１に記載の半導体装置。

【請求項3】

前記プリント基板が、前記絶縁層の前記一方の主面に、前記上側中継パターン層の配列に並行して配列された複数の制御端子接続パターン層を更に含み、
前記制御配線が、前記制御端子接続パターン層と、前記半導体チップの制御電極に接続されたピンとを接続する
ことを特徴とする請求項２に記載の半導体装置。

【請求項4】

前記プリント基板が、前記絶縁層の一方の主面に、前記制御端子接続パターン層の配列と前記上側中継パターン層の配列との間において配列された複数の上側補助パターン層を更に含み、
前記制御配線が、前記上側補助パターン層の間の領域を通過する
ことを特徴とする請求項３に記載の半導体装置。

【請求項5】

前記プリント基板が、前記絶縁層の他方の主面に、前記下側中継パターン層の配列に並行して、前記上側補助パターン層の配列に対向して配列され、前記上側補助パターン層と同電位となる複数のセンス端子接続パターン層を更に含み、
前記センス配線が、前記センス端子接続パターン層と、前記下側共通パターン層とを接続する
ことを特徴とする請求項４に記載の半導体装置。

【請求項6】

前記プリント基板が、前記絶縁層の前記他方の主面に、前記センス端子接続パターン層の配列と並行して、前記制御端子接続パターン層の配列に対向する領域に配列され、前記制御端子接続パターン層と同電位となる複数の下側補助パターン層を更に含むことを特徴とする請求項５に記載の半導体装置。

【請求項7】

前記プリント基板を貫通し、前記制御端子接続パターン層及び前記下側補助パターン層に接続された制御端子と、
前記プリント基板を貫通し、前記センス端子接続パターン層及び前記上側補助パターン層に接続されたセンス端子と、
を更に備えることを特徴とする請求項６に記載の半導体装置。

【請求項8】

前記絶縁回路基板は、一方の主面に、第１パターン層、第２パターン層、第３パターン層及び基板側共通パターン層を有し、
前記第１パターン層の前記絶縁回路基板側とは反対側の一方の主面には、第１相の下アーム側の前記半導体チップを有し、
前記第２パターン層の前記絶縁回路基板側とは反対側の一方の主面には、第２相の下アーム側の前記半導体チップを有し、
前記第３パターン層の前記絶縁回路基板側とは反対側の一方の主面には、第３相の下アーム側の前記半導体チップを有し、
前記基板側共通パターン層の前記絶縁回路基板側とは反対側の一方の主面には、前記第１～第３相の上アーム側の前記半導体チップを有し、
前記第１相の下アーム側の前記半導体チップ、前記第２相の下アーム側の前記半導体チップ及び前記第３相の下アーム側の前記半導体チップが、前記上側共通パターン層及び前記下側共通パターン層と電気的に接続され、
前記第１相～第３相の上アーム側の前記半導体チップが、前記複数の上側中継パターン層及び前記複数の下側中継パターン層とそれぞれ電気的に接続されている
ことを特徴とする請求項１～７のいずれか一項に記載の半導体装置。

【請求項9】

側面が前記上側中継パターン層および前記下側中継パターン層に接続し、一端が前記第１相～第３相の上アーム側のいずれか１つの前記半導体チップのプリント基板側の主面に設けられた電極上に接続する第１の主電流ピンと、
側面が前記上側共通パターン層および前記下側共通パターン層に接続し、一端が前記第１相～第３相の下アーム側のいずれか１つの前記半導体チップのプリント基板側の主面に設けられた電極上に接続する第２の主電流ピンと、
を更に備えることを特徴とする請求項８に記載の半導体装置。

【請求項10】

前記絶縁回路基板は、一方の主面に、第１パターン層、第２パターン層、第３パターン層及び基板側共通パターン層を有し、
前記第１パターン層の前記絶縁回路基板側とは反対側の一方の主面には、第１相の下アーム側の前記半導体チップを有し、
前記第２パターン層の前記絶縁回路基板側とは反対側の一方の主面には、第２相の下アーム側の前記半導体チップを有し、
前記第３パターン層の前記絶縁回路基板側とは反対側の一方の主面には、第３相の下アーム側の前記半導体チップを有し、
前記基板側共通パターン層の前記絶縁回路基板側とは反対側の一方の主面には、前記第１～第３相の上アーム側の前記半導体チップを有し、
前記第１相の下アーム側の前記半導体チップ、前記第２相の下アーム側の前記半導体チップ及び前記第３相の下アーム側の前記半導体チップが、前記上側共通パターン層及び前記下側共通パターン層と電気的に接続され、
前記第１相～第３相の上アーム側の前記半導体チップが、前記複数の上側中継パターン層及び前記複数の下側中継パターン層とそれぞれ電気的に接続され、
側面が前記上側中継パターン層および前記下側中継パターン層に接続し、一端が前記第１相～第３相の上アーム側のいずれか１つの前記半導体チップのプリント基板側の主面に設けられた電極上に接続する第１の主電流ピンと、
側面が前記上側共通パターン層および前記下側共通パターン層に接続し、一端が前記第１相～第３相の下アーム側のいずれか１つの前記半導体チップのプリント基板側の主面に設けられた電極上に接続する第２の主電流ピンと、
前記絶縁回路基板の前記一方の主面とは反対側の他方の主面に配置された導電層と、
前記第１パターン層の前記一方の主面に接続された第１出力端子と、
前記第２パターン層の前記一方の主面に接続された第２出力端子と、
前記第３パターン層の前記一方の主面に接続された第３出力端子と、
前記上アーム側の前記半導体チップに導電的に接続された高電位側端子と、
前記下アーム側の前記半導体チップに導電的に接続された低電位側端子と、
を更に備え、
前記第１～第３出力端子の一端、前記制御端子の一端、前記センス端子の一端、前記高電位側端子の一端、前記低電位側端子の一端および前記導電層の下面を除いて封止する封止樹脂を備えることを特徴とする請求項７に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、電力用の半導体チップが搭載された絶縁回路基板と、プリント基板とを有する電力用の半導体装置（半導体モジュール）に関する。

【背景技術】

【0002】

従来、電力用の半導体チップが搭載された絶縁回路基板と、プリント基板とを有する電力用の半導体装置が知られている。

【0003】

特許文献１には、３相のハーフブリッジ回路を構成する半導体装置が開示されている。特許文献２には、１相のハーフブリッジ回路を構成する半導体装置が開示されている。特許文献３には、封止樹脂の線膨張係数を、電極端子や導体層との相性を優先し、基材よりも、導体層及び電極端子に近い値に設定することが開示されている。特許文献４には、エポキシ系樹脂の線膨張係数の適正領域が開示されている。特許文献５には、６イン（ｉｎ）１構造の半導体モジュールが開示されている。特許文献６には、６ｉｎ１構造の電力用半導体モジュールが開示され、更に、無機粉末としてアルミナ粉末を含有するエポキシ樹脂絶縁シートが開示されている。特許文献７～１０及び非特許文献１には、電力用の半導体チップが搭載された半導体モジュールが開示されている。

【先行技術文献】

【特許文献】

【0004】

【文献】国際公開第２０１３／１１８４１５号

【文献】国際公開第２０１４／１８５０５０号

【文献】特開２０１５－４１７１６号公報

【文献】特開２００６－１７９７３２号公報

【文献】国際公開第２０１４／１３６２７１号

【文献】特開２０１７－１０８１８７号公報

【文献】国際公開第２０１４／０６１２１１号

【文献】国際公開第２０１３／１４６２１２号

【文献】国際公開第２０１３／１４５６１９号

【文献】国際公開第２０１３／１４５６２０号

【非特許文献】

【0005】

【文献】梨子田典弘，日向裕一朗，堀尾真史著，「Ａｌｌ－ＳｉＣモジュール技術」，富士電機技報，２０１２年，ｖｏｌ．８５，ｎｏ．６，ｐ．４０３－４０７

【発明の概要】

【発明が解決しようとする課題】

【0006】

しかし、特許文献１～１０及び非特許文献１に記載の半導体装置では、３相分の上下アームを構成する場合に、半導体チップの制御電極に電気的に接続される制御配線（ゲート配線）の引き回しについて何ら考慮されていない。

【0007】

上記課題に鑑み、本発明は、３相分の上下アームを構成する場合に、半導体チップの制御電極に電気的に接続される制御配線を効率よく引き回し、浮遊インダクタンスを低減することができる半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0008】

本発明の一態様は、それぞれ制御電極を有する複数の半導体チップと、複数の半導体チップを一方の主面に搭載した絶縁回路基板と、絶縁回路基板の一方の主面と対向して配置されたプリント基板と、制御電極のいずれか１つに電気的に接続された複数の制御配線と、を備え、複数の半導体チップ、絶縁回路基板、プリント基板を用いて３相分の上下アームを構成し、プリント基板が、絶縁層と、絶縁層の一方の主面に配列された複数の上側中継パターン層と、絶縁層の一方の主面に、上側中継パターン層の配列に並行して配置された上側共通パターン層と、絶縁層の一方の主面とは反対側の他方の主面に、上側中継パターン層に対向して配列され、且つ上側中継パターン層とそれぞれ個別に同電位となる複数の下側中継パターン層と、絶縁層の他方の主面に、上側共通パターン層に対向して下側中継パターン層の配列に並行して配置され、且つ上側共通パターン層と同電位となる下側共通パターン層とを有し、制御配線の一部が、上側中継パターン層と上側共通パターン層との間の領域に設けられている半導体装置であることを要旨とする。

【発明の効果】

【0009】

本発明によれば、３相分の上下アームを構成する場合に、半導体チップの制御電極に電気的に接続される制御配線を効率よく引き回し、浮遊インダクタンスを低減することができる半導体装置を提供することができる。

【図面の簡単な説明】

【0010】

【図1】実施形態に係る半導体装置の上面側の斜視図である。

【図2】実施形態に係る半導体装置の下面側の斜視図である。

【図3】実施形態に係る半導体装置の上面図である。

【図4】図３のＡ－Ａ方向から見た断面図である。

【図5】実施形態に係る半導体装置の斜視図である。

【図6】実施形態に係る半導体装置の絶縁回路基板の上面図である。

【図7】実施形態に係る半導体装置のプリント基板の下側配線層の上面図である。

【図8】実施形態に係る半導体装置のプリント基板の上側配線層の上面図である。

【図9】実施形態に係る半導体装置の絶縁回路基板、プリント基板の下側配線層及び上側配線層を重ね合わせた上面図である。

【図10】実施形態に係る半導体装置の等価回路図である。

【図11】実施形態に係る半導体装置の組立方法を説明するための概略図である。

【図12】比較例に係る半導体装置の上面側の斜視図である。

【図13】比較例に係る半導体装置の下面側の斜視図である。

【図14】比較例に係る半導体装置の側面図である。

【図15】実施形態の第１変形例に係る半導体装置の絶縁回路基板の上面図である。

【図16】実施形態の第２変形例に係る半導体装置の絶縁回路基板の上面図である。

【図17】実施形態の第３変形例に係る半導体装置の絶縁回路基板の上面図である。

【図18】実施形態の第３変形例に係る半導体装置のプリント基板の上側配線層の上面図である。

【発明を実施するための形態】

【0011】

以下において、図面を参照して実施形態を説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。

【0012】

また、本明細書において、半導体チップ（半導体素子）の「第１主電極」とは、半導体チップが電界効果トランジスタ（ＦＥＴ）や静電誘導トランジスタ（ＳＩＴ）の場合には、ソース電極又はドレイン電極のいずれか一方となる、主電流が流入若しくは流出する電極を意味する。半導体チップの「第１主電極」とは、半導体チップに主電流が流入若しくは流出する電極を意味する。例えば、半導体チップが絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）の場合には、「第１主電極」はエミッタ電極又はコレクタ電極のいずれか一方となる電極に対応する。半導体チップが静電誘導サイリスタ（ＳＩサイリスタ）やゲートターンオフサイリスタ（ＧＴＯ）の場合には、「第１主電極」はアノード電極又はカソード電極のいずれか一方となる電極を意味する。

【0013】

また、半導体チップの「第２主電極」とは、半導体チップがＦＥＴやＳＩＴであれば、上記第１主電極とはならないソース電極又はドレイン電極のいずれか一方となる電極を意味する。ＩＧＢＴにおいては、「第２主電極」は上記第１主電極とはならないエミッタ電極又はコレクタ電極のいずれか一方となる電極を意味する。ＳＩサイリスタやＧＴＯにおいては、「第２主電極」は上記第１主電極とはならないアノード電極又はカソード電極のいずれか一方となる電極を意味する。

【0014】

このように、半導体チップの「第１主電極」がソース電極であれば、「第２主電極」はドレイン電極を意味する。半導体チップの「第１主電極」がエミッタ電極であれば、「第２主電極」はコレクタ電極を意味する。半導体チップの「第１主電極」がアノード電極であれば、「第２主電極」はカソード電極を意味する。ＭＩＳＦＥＴ等で対称構造の半導体チップとなる場合は、バイアス関係を交換すれば「第１主電極」の機能と「第２主電極」の機能を交換可能な場合もある。

【0015】

また、本明細書における上下等の方向の定義は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。例えば、以下の説明における「上側配線層」や「下側配線層」における「上」「下」は単なる便宜上の選択に過ぎず、地球の重力の方向に対して定義されるものではない。よって、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。

【0016】

＜半導体装置＞
実施形態に係る半導体装置（半導体モジュール）は、図１～図３に示すように、略直方体形状の封止樹脂１と、封止樹脂１の長手方向において対向する側面に配置された取り付け用フランジ２ａ，２ｂとを有する。封止樹脂１としては、例えば耐熱性が高く硬質な熱硬化性樹脂等の樹脂材料が使用可能であり、具体的にはエポキシ樹脂、マレイミド樹脂、シアネート樹脂等が使用可能である。取り付け用フランジ２ａ，２ｂは、実施形態に係る半導体装置を冷却フィン（不図示）等に取り付ける際に使用される。封止樹脂１の下面の中央部には、絶縁回路基板３の下面側の導電層３１が露出する。

【0017】

更に、実施形態に係る半導体装置は、封止樹脂１の上面から突出するようにそれぞれ設けられた、複数（６本）の棒状の制御端子１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅ，１１ｆ、複数（６本）の棒状のセンス端子１２ａ，１２ｂ，１２ｃ，１２ｄ，１２ｅ，１２ｆ、複数（６本）の棒状の出力端子１３ａ，１３ｂ，１３ｃ，１３ｄ，１３ｅ，１３ｆ、複数（２本）の棒状の高電位側端子（Ｐ端子）１４ａ，１４ｂ及び複数（２本）の棒状の低電位側端子（Ｎ端子）１５ａ，１５ｂを備える。封止樹脂１は、第１～第３出力端子１３ａ，１３ｂ，１３ｃ，１３ｄ，１３ｅ，１３ｆの一端、制御端子１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅ，１１ｆの一端、センス端子１２ａ，１２ｂ，１２ｃ，１２ｄ，１２ｅ，１２ｆの一端、高電位側端子（Ｐ端子）１４ａ，１４ｂの一端、低電位側端子（Ｎ端子）１５ａ，１５ｂの一端および導電層３１の下面を除いて封止する。

【0018】

制御端子１１ａ～１１ｆは、封止樹脂１の長手方向に沿って１列に配列されている。図１以降において、制御端子１１ａ～１１ｆの配列方向をＸ軸方向と定義し、Ｘ軸方向に直交する方向をＹ軸方向と定義し、Ｘ軸方向及びＹ軸方向がなす面に直交し、実施形態に係る半導体装置の上方に向かう方向をＺ軸方向と定義する。センス端子１２ａ～１２ｆ及び出力端子１３ａ～１３ｆは、Ｘ軸方向に沿って１列に配列されている。Ｐ端子１４ａ，１４ｂ及びＮ端子１５ａ，１５ｂは、封止樹脂１の長手方向の一端側において、Ｙ軸方向に配列されている。

【0019】

制御端子１１ａ～１１ｆ、センス端子１２ａ～１２ｆ、出力端子１３ａ～１３ｆ、Ｐ端子１４ａ，１４ｂ及びＮ端子１５ａ，１５ｂの材料としては、銅（Ｃｕ）やアルミニウム（Ａｌ）等の導電性材料が使用可能である。制御端子１１ａ～１１ｆ、センス端子１２ａ～１２ｆ、出力端子１３ａ～１３ｆ、Ｐ端子１４ａ，１４ｂ及びＮ端子１５ａ，１５ｂの形状は、円柱状の他、角柱状、板状、ブロック状等であっても構わない。

【0020】

図３のＡ－Ａ方向から見た断面図を図４に示し、図４に示す半導体装置から封止樹脂１及び取り付け用フランジ２ａ，２ｂを除いた斜視図を図５に示す。図４及び図５に示すように、実施形態に係る半導体装置は、１枚の絶縁回路基板３と、絶縁回路基板３の上面に搭載された複数の電力用の半導体チップ２１ａ～２１ｆ，２２ａ～２２ｃと、絶縁回路基板３の上方に配置されたプリント基板４とを備える。絶縁回路基板３、半導体チップ２１ａ～２１ｆ，２２ａ～２２ｃ及びプリント基板４は、封止樹脂１により封止されている。実施形態に係る半導体装置は、複数の半導体チップ２１ａ～２１ｆ，２２ａ～２２ｃ、絶縁回路基板３、プリント基板４を用いて３相ブリッジ回路の上下アームを構成する６ｉｎ１モジュールである。

【0021】

図４及び図５に示すように、絶縁回路基板３は、例えば直接銅接合（ＤＣＢ）基板や活性ろう付け（ＡＭＤ）基板等であってもよい。絶縁回路基板３は、１枚の絶縁基板３０と、絶縁基板３０の下面に配置された導電層３１と、絶縁基板３０の上面に配置された配線層３２とを備える。絶縁基板３０は、例えば酸化アルミニウム（Ａｌ_２Ｏ_３）、窒化アルミニウム（ＡｌＮ）、窒化珪素（Ｓｉ_３Ｎ_４）等からなるセラミクス基板で構成できる。導電層３１及び配線層３２の材料としては、例えば銅（Ｃｕ）やアルミニウム（Ａｌ）等の導体箔が使用可能である。図４では、導電層３１が配線層３２よりも厚い場合を例示するが、導電層３１は配線層３２よりも薄くてもよく、導電層３１と配線層３２とが同じ厚さであってもよい。

【0022】

図４及び図５に示すように、プリント基板４は、絶縁層４０と、絶縁層４０の下面に配置された下側配線層４１と、絶縁層４０の上面に配置された上側配線層４２とを備える。絶縁層４０は、例えばＡｌ_２Ｏ_３、ＡｌＮ、Ｓｉ_３Ｎ_４等のセラミクスや樹脂で構成できる。封止樹脂１の硬化温度から常温までの平均線膨張係数が、絶縁層４０の平均線膨張係数と、下側配線層４１及び上側配線層４２の平均線膨張係数の間となるように、封止樹脂１、絶縁層４０、下側配線層４１及び上側配線層４２の材料をそれぞれ選択することが好ましい。これにより、２ｉｎ１モジュールよりもサイズの大きいプリント基板４の熱応力や反りを低減することができる。

【0023】

プリント基板４には、絶縁層４０、下側配線層４１及び上側配線層４２を貫通する複数の貫通孔（スルーホール）が設けられている。プリント基板４の複数の貫通孔には、制御端子１１ａ～１１ｆ、センス端子１２ａ～１２ｆ、出力端子１３ａ～１３ｆ、Ｐ端子１４ａ，１４ｂ及びＮ端子１５ａ，１５ｂがそれぞれ挿入され、接合されている。更に、プリント基板４の複数の貫通孔には、多数のピン（導電ポスト）６がそれぞれ挿入され、接合されている。

【0024】

図４及び図５に示した絶縁回路基板３の配線層３２は、図６に示すように、基板側共通パターン層（Ｐ端子接続パターン層）３５ａと、Ｎ端子支持パターン層３５ｂと、６つの制御端子支持パターン層３２ａ，３２ｂ，３２ｃ，３２ｄ，３２ｅ，３２ｆと、６つのセンス端子支持パターン層３３ａ，３３ｂ，３３ｃ，３３ｄ，３３ｅ，３３ｆと、３つの出力端子接続パターン層（第１～第３パターン）３４ａ，３４ｂ，３４ｃのパターンを含む。

【0025】

Ｐ端子接続パターン層３５ａは、櫛歯形の平面パターン層を有し、Ｘ軸方向に延伸して配置されている。Ｐ端子接続パターン層３５ａには、２本のＰ端子１４ａ，１４ｂが垂直方向（Ｚ軸方向）に接合されている。Ｐ端子１４ａ，１４ｂは、３相分の上アームに共通に使用されるため、２ｉｎ１モジュールを３個接続するための専用配線は不要となる。

【0026】

出力端子接続パターン層３４ａ～３４ｃは、略矩形の平面パターン層をそれぞれ有し、Ｐ端子接続パターン層３５ａに沿って、Ｘ軸方向に一列に配列されている。出力端子接続パターン層３４ａには、２本の出力端子１３ａ，１３ｂが垂直方向（Ｚ軸方向）に接合されている。出力端子接続パターン層３４ｂには、２本の出力端子１３ｃ，１３ｄが垂直方向（Ｚ軸方向）に接合されている。出力端子接続パターン層３４ｃには、２本の出力端子１３ｅ，１３ｆが垂直方向（Ｚ軸方向）に接合されている。

【0027】

Ｎ端子支持パターン層３５ｂは、略矩形の平面パターン層を有する。Ｎ端子支持パターン層３５ｂには、２本のＮ端子１５ａ，１５ｂが垂直方向（Ｚ軸方向）に接合されている。

【0028】

制御端子支持パターン層３２ａ～３２ｆは、Ｐ端子接続パターン層３５ａにより構成される櫛歯形の歯の間に配置されている。制御端子支持パターン層３２ａ～３２ｆは、Ｘ軸方向に一列に配列されている。制御端子支持パターン層３２ａ～３２ｆには、制御端子１１ａ～１１ｆが垂直方向（Ｚ軸方向）にそれぞれ１本ずつ接合されている。

【0029】

センス端子支持パターン層３３ａ～３３ｆは、Ｐ端子接続パターン層３５ａにより構成される櫛歯形の歯の間に配置されている。センス端子支持パターン層３３ａ～３３ｆは、制御端子支持パターン層３２ａ～３２ｆの配列に並行して、Ｘ軸方向に一列に配列されている。センス端子支持パターン層３３ａ～３３ｆには、センス端子１２ａ～１２ｆが垂直方向（Ｚ軸方向）にそれぞれ１本ずつ接合されている。

【0030】

図６に示すように、半導体チップ２１ａ～２１ｆ，２２ａ～２２ｃは、Ｐ端子接続パターン層３５ａの上面に、はんだ等の接合材により接合されている。半導体チップ２１ｇ，２１ｈ，２２ｄは、出力端子接続パターン層３４ａの上面に、はんだ等の接合材により接合されている。半導体チップ２１ｉ，２１ｊ，２２ｅは、出力端子接続パターン層３４ｂの上面に、はんだ等の接合材により接合されている。半導体チップ２１ｋ，２１ｌ，２２ｆは、出力端子接続パターン層３４ｃの上面に、はんだ等の接合材により接合されている。

【0031】

半導体チップ２１ａ～２１ｌとして、例えばＩＧＢＴ、ＭＯＳトランジスタ、ＳＩサイリスタ、ＧＴＯサイリスタ等が採用可能であるが、ここでは半導体チップ２１ａ～２１ｌがＩＧＢＴの場合を例示する。半導体チップ２１ａ～２１ｌは、例えばシリコン（Ｓｉ）基板で構成してもよく、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）等のワイドバンドギャップ半導体基板で構成してもよい。

【0032】

半導体チップ２１ａ～２１ｌのそれぞれは、上面側にエミッタ電極（第１主電極）及び制御電極（ゲート電極）を有し、下面側にコレクタ電極（第２主電極）を有する。半導体チップ２１ａ～２１ｌのそれぞれの制御電極は、半導体チップ２１ａ～２１ｌのそれぞれの第１主電極と第２主電極の間を流れる主電流を制御する。

【0033】

半導体チップ２１ａ～２１ｌのそれぞれの制御電極には、プリント基板４を介して制御端子１１ａ～１１ｆが電気的に接続されている。半導体チップ２１ａ～２１ｌのそれぞれの制御電極には、制御端子１１ａ～１１ｆを介して外部から所定の電圧が印加される。半導体チップ２１ａ～２１ｌのそれぞれの第１主電極には、プリント基板４を介してセンス端子１２ａ～１２ｆが電気的に接続されている。半導体チップ２１ａ～２１ｌのそれぞれの第１主電極と第２主電極の間を流れる主電流が、センス端子１２ａ～１２ｆを介して外部で測定（モニタリング）される。

【0034】

半導体チップ２２ａ～２２ｆは、例えばショットキーバリアダイオード（ＳＢＤ）等のダイオード（２端子素子）で構成でき、ここでは半導体チップ２２ａ～２２ｆがＳＢＤの場合を例示する。半導体チップ２１ａ～２１ｌ，２２ａ～２２ｆは、下面側にアノード電極を有し、上面側にカソード電極を有する。

【0035】

半導体チップ２１ａ，２１ｂ，２２ａは、Ｕ相（第１相）の上アーム側の回路を構成する。半導体チップ２１ｃ，２１ｄ，２２ｂは、Ｖ相（第２相）の上アーム側の回路を構成する。半導体チップ２１ｅ，２１ｆ，２２ｃは、Ｗ相（第３相）の上アーム側の回路を構成する。半導体チップ２１ｇ，２１ｈ，２２ｄは、Ｕ相の下アーム側の回路を構成する。半導体チップ２１ｉ，２１ｊ，２２ｅは、Ｖ相の下アーム側の回路を構成する。半導体チップ２１ｋ，２１ｌ，２２ｆは、Ｗ相の下アーム側の回路を構成する。なお、各相の上下アームをそれぞれ構成する半導体チップの数は特に限定されない。

【0036】

図７は、図４及び図５に示したプリント基板４の上側配線層４２を省略し、プリント基板４の絶縁層４０を上方から見た場合の下側配線層４１を示す。下側配線層４１は、図７に示すように、６つの下側補助パターン層４１ａ，４１ｂ，４１ｃ，４１ｄ，４１ｅ，４１ｆと、６つのセンス端子接続パターン層４２ａ，４２ｂ，４２ｃ，４２ｄ，４２ｅ，４２ｆと、３つの下側中継パターン層４３ａ，４３ｂ，４３ｃと、下側共通パターン層（下側Ｎ端子接続パターン層）４４と、下側Ｐ端子接続パターン層４５を有する。

【0037】

下側補助パターン層４１ａ～４１ｆは、Ｘ軸方向に１列に配列されている。下側補助パターン層４１ａ～４１ｆのそれぞれの貫通孔には、制御端子１１ａ～１１ｆが、下側補助パターン層４１ａ～４１ｆの主面に垂直方向（Ｚ軸方向）に挿入され、接合されている。

【0038】

センス端子接続パターン層４２ａ～４２ｆは、下側補助パターン層４１ａ～４１ｆの配列に並列して、Ｘ軸方向に１列に配列されている。センス端子接続パターン層４２ａ～４２ｆのそれぞれの貫通孔には、センス端子１２ａ～１２ｆが、センス端子接続パターン層４２ａ～４２ｆの主面に垂直方向（Ｚ軸方向）に挿入されている。

【0039】

下側中継パターン層４３ａ～４３ｃは、下側補助パターン層４１ａ～４１ｆの配列及びセンス端子接続パターン層４２ａ～４２ｆの配列に並列して、Ｘ軸方向に１列に配列されている。下側中継パターン層４３ａの複数の貫通孔には、棒状の主電流ピン（導電ポスト）６２ａ～６２ｄ，６３ａ，６３ｂ，６４ａ～６４ｆが、下側中継パターン層４３ａの主面に垂直方向（Ｚ軸方向）にそれぞれ挿入され、接合されている。主電流ピン６２ａ～６２ｄ，６３ａ，６３ｂ，６４ａ～６４ｆの側面が、下側中継パターン層４３ａに接続されている下側中継パターン層４３ｂの複数の貫通孔には、棒状の主電流ピン（導電ポスト）６２ｅ～６２ｈ，６３ｃ，６３ｄ，６４ｇ～６４ｌが、下側中継パターン層４３ｂの主面に垂直方向（Ｚ軸方向）にそれぞれ挿入され、接合されている。主電流ピン６２ｅ～６２ｈ，６３ｃ，６３ｄ，６４ｇ～６４ｌの側面が、下側中継パターン層４３ｂに接続されている。下側中継パターン層４３ｃの複数の貫通孔には、棒状の主電流ピン（導電ポスト）６２ｉ～６２ｌ，６３ｅ，６３ｆ，６４ｍ～６４ｒが、下側中継パターン層４３ｃの主面に垂直方向（Ｚ軸方向）にそれぞれ挿入され、接合されている。主電流ピン６２ｉ～６２ｌ，６３ｅ，６３ｆ，６４ｍ～６４ｒの側面が、下側中継パターン層４３ｃに接続されている。

【0040】

主電流ピン６２ａ～６２ｌは、図６に示した半導体チップ２１ａ～２１ｆの第１主電極に垂直方向（Ｚ軸方向）に２本ずつ接合されている。主電流ピン６３ａ～６３ｆは、図６に示した半導体チップ２２ａ～２２ｃのカソード電極に垂直方向（Ｚ軸方向）に２本ずつ接合されている。主電流ピン６４ａ～６４ｆは、図６に示した出力端子接続パターン層３４ａに垂直方向（Ｚ軸方向）に接合されている。主電流ピン６４ｇ～６４ｌは、図６に示した出力端子接続パターン層３４ｂに垂直方向（Ｚ軸方向）に接合されている。主電流ピン６４ｍ～６４ｒは、図６に示した出力端子接続パターン層３４ｃに垂直方向（Ｚ軸方向）に接合されている。

【0041】

下側共通パターン層４４は、下側中継パターン層４３ａ～４３ｃの配列と並行して、Ｘ軸方向に延在するように配置されている。下側共通パターン層４４の複数の貫通孔には、Ｎ端子１５ａ，１５ｂ及び主電流ピン６２ｍ～６２ｘ，６３ｇ～６３ｌが、下側共通パターン層４４の主面に垂直方向（Ｚ軸方向）に挿入され、接合されている。Ｎ端子１５ａ，１５ｂの側面及び第２の主電流ピン６２ｍ～６２ｘ，６３ｇ～６３ｌの側面は、上側共通パターン層５４および下側共通パターン層４４に接続されている。Ｎ端子１５ａ，１５ｂは、３相分の下アームに共通に使用されるため、２ｉｎ１モジュールを３個接続するための専用配線は不要となる。

【0042】

主電流ピン６２ｍ～６２ｘは、図６に示した半導体チップ２１ｇ～２１ｌの第１主電極に垂直方向（Ｚ軸方向）に２本ずつ接合されている。主電流ピン６３ｇ～６３ｌは、図６に示した半導体チップ２２ｄ～２２ｆのカソード電極に垂直方向（Ｚ軸方向）に２本ずつ接合されている。

【0043】

プリント基板４の上面に絶縁層４０が露出する部分に位置する複数の貫通孔には、棒状の制御ピン６１ａ～６１ｌが、主面に垂直方向（Ｚ軸方向）に挿入され、接合されている。制御ピン６１ａ～６１ｌは、図６に示した半導体チップ２１ａ～２１ｌの制御電極に垂直方向（Ｚ軸方向）に１本ずつ接合されている。更に、絶縁層４０の複数の貫通孔には、出力端子１３ａ～１３ｆが、主面に垂直方向（Ｚ軸方向）に挿入され、接合されている。

【0044】

制御ピン６１ａ～６１ｌ及び主電流ピン６２ａ～６２ｘ，６３ａ～６３ｌ，６４ａ～６４ｒ，６５ａ～６５ｆの材料としては、ＣｕやＡｌ等の導電性材料が使用可能である。制御ピン６１ａ～６１ｌ及び主電流ピン６２ａ～６２ｘ，６３ａ～６３ｌ，６４ａ～６４ｒ，６５ａ～６５ｆの形状は、円柱状の他、角柱状、板状、ブロック状等であっても構わない。制御ピン６１ａ～６１ｌ及び主電流ピン６２ａ～６２ｘ，６３ａ～６３ｌ，６４ａ～６４ｒ，６５ａ～６５ｆの長さは互いに同一でもよく、互いに異なっていてもよい。

【0045】

センス端子接続パターン層４２ａ～４２ｆのうち、センス端子接続パターン層４２ａ，４２ｃ，４２ｅは、センス配線４６ａ，４６ｃ，４６ｅを介して下側中継パターン層４３ａ～４３ｃにそれぞれ接続されている。一方、センス端子接続パターン層４２ｂ，４２ｄ，４２ｆは、センス配線４６ｂ，４６ｄ，４６ｆを介して下側共通パターン層４４にそれぞれ接続されている。センス配線４６ｂ，４６ｄは、下側中継パターン層４３ａ～４３ｃの間を通過するように設けられている。センス配線４６ｆは、下側中継パターン層４３ｃと、下側Ｐ端子接続パターン層４５との間を通過するように設けられている。そして、センス配線４６ｂ，４６ｄ，４６ｆの一部は、下側中継パターン層４３ａ～４３ｃと、下側共通パターン層４４との間を通過するように設けられている。半導体装置は、半導体チップのいずれか１つに電気的に接続されたセンス配線を複数有し、センス配線の一部が、絶縁層を介して制御配線に対向する領域に設けられている。

【0046】

また、図４及び図５に示したプリント基板４の上側配線層４２は、図８に示すように、６つの制御端子接続パターン層５１ａ，５１ｂ，５１ｃ，５１ｄ，５１ｅ，５１ｆと、６つの上側補助パターン層５２ａ，５２ｂ，５２ｃ，５２ｄ，５２ｅ，５２ｆと、３つの上側中継パターン層５３ａ，５３ｂ，５３ｃと、上側共通パターン層（上側Ｎ端子接続パターン層）５４と、上側Ｐ端子接続パターン層５５とを含む。

【0047】

制御端子接続パターン層５１ａ～５１ｆは、Ｘ軸方向に１列に配列されている。制御端子接続パターン層５１ａ～５１ｆは、絶縁層４０を挟んで図７に示した下側補助パターン層４１ａ～４１ｆと対向する領域に設けられている。制御端子接続パターン層５１ａ～５１ｆのそれぞれの貫通孔には、制御端子１１ａ～１１ｆが、制御端子接続パターン層５１ａ～５１ｆの主面に垂直方向（Ｚ軸方向）に挿入され、接合されている。制御端子接続パターン層５１ａ～５１ｆは、制御端子１１ａ～１１ｆにより下側補助パターン層４１ａ～４１ｆと電気的に接続され、下側補助パターン層４１ａ～４１ｆと同電位となる。

【0048】

制御端子接続パターン層５１ａ～５１ｆは、制御配線５６ａ～５６ｆを介して制御ピン６１ａ～６１ｌにそれぞれ接続されている。制御配線５６ａ～５６ｆは、絶縁層４０を介して図７に示したセンス配線４６ａ～４６ｆと対向する領域に設けられている。制御配線５６ａ～５６ｆの制御ピン６１ａ～６１ｌ側は２本に分岐して、制御ピン６１ａ～６１ｌを２本ずつ、等しい長さで配線（等長配線）している。制御配線５６ａ，５６ｃ，５６ｅは、上側補助パターン層５２ａ～５２ｆと上側中継パターン層５３ａ～５３ｃとの間の領域を通過するように設けられている。

【0049】

制御配線５６ｂは、上側補助パターン層５２ｂ，５２ｃの間を通過すると共に、上側中継パターン層５３ａ，５３ｂの間を通過するように設けられている。制御配線５６ｄは、上側補助パターン層５２ｄ，５２ｅの間を通過すると共に、上側中継パターン層５３ｂ，５３ｃの間を通過するように設けられている。制御配線５６ｆは、上側補助パターン層５２ｆと上側Ｐ端子接続パターン層５５の間を通過すると共に、上側中継パターン層５３ｃと上側Ｐ端子接続パターン層５５との間を通過するように設けられている。そして、そして、制御配線５６ｂ，５６ｄ，５６ｆは、上側中継パターン層５３ａ～５３ｃと上側共通パターン層５４との間の領域を通過するように設けられている。

【0050】

上側補助パターン層５２ａ～５２ｆは、制御端子接続パターン層５１ａ～５１ｆの配列と並行して、Ｘ軸方向に１列に配列されている。上側補助パターン層５２ａ～５２ｆは、絶縁層４０を介して図７に示したセンス端子接続パターン層４２ａ～４２ｆと対向する領域に設けられている。上側補助パターン層５２ａ～５２ｆの貫通孔にはセンス端子１２ａ～１２ｆが、上側補助パターン層５２ａ～５２ｆの主面に垂直方向（Ｚ軸方向）に挿入され、接合されている。上側補助パターン層５２ａ～５２ｆは、センス端子１２ａ～１２ｆを介してセンス端子接続パターン層４２ａ～４２ｆとそれぞれ個別に電気的に接続され、同電位となる。

【0051】

上側中継パターン層５３ａ～５３ｃは、上側補助パターン層５２ａ～５２ｆの配列と並行して、Ｘ軸方向に１列に配列されている。上側中継パターン層５３ａ～５３ｃは、絶縁層４０を介して図７に示した下側中継パターン層４３ａ～４３ｃと対向する領域に設けられている。上側中継パターン層５３ａ～５３ｃの複数の貫通孔には、主電流ピン６２ａ～６２ｌ，６３ａ～６３ｆ，６４ａ～６４ｒが、上側中継パターン層５３ａ～５３ｃの主面に垂直方向（Ｚ軸方向）に挿入され、接合されている。主電流ピン６２ａ～６２ｌの側面が、上側中継パターン層５３ａおよび下側中継パターン層４３ａに、主電流ピン６３ａ～６３ｆの側面が、上側中継パターン層５３ｂおよび下側中継パターン層４３ｂに，主電流ピン６４ａ～６４ｒの側面が、上側中継パターン層５３ｃおよび下側中継パターン層４３ｃにそれぞれ接続されている。上側中継パターン層５３ａ～５３ｃは、主電流ピン６２ａ～６２ｌ，６３ａ～６３ｆ，６４ａ～６４ｒを介して、下側中継パターン層４３ａ～４３ｃとそれぞれ個別に電気的に接続され、同電位となる。

【0052】

上側共通パターン層５４は、上側中継パターン層５３ａ～５３ｃの配列に並行して、Ｘ軸方向に延伸するように配置されている。上側共通パターン層５４は、絶縁層４０を介して図７に示した下側共通パターン層４４と対向する領域に設けられている。上側共通パターン層５４の複数の貫通孔には、Ｎ端子１５ａ，１５ｂ及び主電流ピン６２ｍ～６２ｘ，６３ｇ～６３ｌが、上側共通パターン層５４の主面に垂直方向（Ｚ軸方向）に挿入され、接合されている。Ｎ端子１５ａ，１５ｂの側面及び主電流ピン６２ｍ～６２ｘ，６３ｇ～６３ｌの側面が、上側共通パターン層５４および下側共通パターン層４４に接続されている。上側共通パターン層５４は、Ｎ端子１５ａ，１５ｂ及び主電流ピン６２ｍ～６２ｘ，６３ｇ～６３ｌを介して下側共通パターン層４４と電気的に接続され、同電位となる。

【0053】

図９は、図６に示した配線層３２、図７に示した下側配線層４１、図８に示した上側配線層４２を重ね合わせた上面図である。図９においては模式的に、配線層３２を実線で示し、下側配線層４１を一点鎖線で示し、上側配線層４２を二点鎖線で示している。

【0054】

図１０に示すように、実施形態に係る半導体装置は３相ブリッジ回路を構成する。Ｐ端子にＭＯＳトランジスタＴ１，Ｔ３，Ｔ５のドレイン電極（第２主電極）が接続され、Ｎ端子にＭＯＳトランジスタＴ２，Ｔ４，Ｔ６のソース電極（第１主電極）が接続されている。ＭＯＳトランジスタＴ１のソース電極及びＭＯＳトランジスタＴ２のドレイン電極が出力端子Ｕ及びセンス端子Ｓ１に接続されている。ＭＯＳトランジスタＴ３のソース電極及びＭＯＳトランジスタＴ４のドレイン電極が出力端子Ｖ及びセンス端子Ｓ３に接続されている。ＭＯＳトランジスタＴ５のソース電極及びＭＯＳトランジスタＴ６のドレイン電極が出力端子Ｗ及びセンス端子Ｓ５に接続されている。ＭＯＳトランジスタＴ１～Ｔ６には還流ダイオード（ＦＷＤ）Ｄ１～Ｄ６が逆並列接続されている。ＭＯＳトランジスタＴ２，Ｔ４，Ｔ６のソース電極には、センス端子Ｓ２，Ｓ４，Ｓ６がそれぞれ接続されている。

【0055】

ＭＯＳトランジスタＴ１が図６に示した電力用の半導体チップ２１ａ，２１ｂに対応し、還流ダイオードＤ１が図６に示した半導体チップ２２ａに対応する。ＭＯＳトランジスタＴ２が図６に示した電力用の半導体チップ２１ｇ，２１ｈに対応し、還流ダイオードＤ２が図６に示した半導体チップ２２ｄに対応する。

【0056】

ＭＯＳトランジスタＴ３が図６に示した電力用の半導体チップ２１ｃ，２１ｄに対応し、還流ダイオードＤ３が図６に示した半導体チップ２２ｂに対応する。ＭＯＳトランジスタＴ４が図６に示した電力用の半導体チップ２１ｉ，２１ｊに対応し、還流ダイオードＤ４が図６に示した半導体チップ２２ｅに対応する。

【0057】

ＭＯＳトランジスタＴ５が図６に示した電力用の半導体チップ２１ｅ，２１ｆに対応し、還流ダイオードＤ５が図６に示した半導体チップ２２ｃに対応する。ＭＯＳトランジスタＴ６が図６に示した電力用の半導体チップ２１ｋ，２１ｌに対応し、還流ダイオードＤ６が図６に示した半導体チップ２２ｆに対応する。

【0058】

＜半導体装置の組立方法＞
次に、実施形態に係る半導体装置の組立方法の一例を説明する。まず、図１１の下側に示すように、１枚の絶縁回路基板３を用意する。そして、絶縁回路基板３の上面に、はんだ等の接合材７を介して半導体チップ８を搭載する。図１１の半導体チップ８は、図６の半導体チップ２１ａ～２１ｌ，２２ａ～２２ｆに対応する。次に、絶縁回路基板３の上面及び半導体チップ２１ａ～２１ｌ，２２ａ～２２ｆの上面に、はんだ等の接合材９を搭載する。

【0059】

一方で、図１１の上側に示すように、プリント基板４の貫通孔に端子１０及びピン６を、プリント基板４の主面に垂直方向に圧入することにより、端子１０及びピン６が一体化されたプリント基板４を用意する。図１１の端子１０は、図５の制御端子１１ａ～１１ｆ、センス端子１２ａ～１２ｆ、出力端子１３ａ～１３ｆ、Ｐ端子１４ａ，１４ｂ及びＮ端子１５ａ，１５ｂに対応する。図１１のピン６は、図７及び図８の制御ピン６１ａ～６１ｌ及び主電流ピン６２ａ～６２ｌ，６３ａ～６３ｆ，６４ａ～６４ｒに対応する。

【0060】

次に、端子１０及びピン６が一体化されたプリント基板４を、接合材９を搭載した絶縁回路基板３上に配置する。そして、加熱炉等により全体を加熱し、接合材７，９を溶融させて一括して接合することにより、図５に示した構造体となる。この際、圧入する端子１０及びピン６と、プリント基板４の貫通孔との一方又は両方に錫（Ｓｎ）メッキやはんだメッキを施しておくことにより、一括接合の際にメッキが溶けて、端子１０及びピン６とプリント基板４の貫通孔も固着する。

【0061】

例えば接合材７，９がはんだからなる場合には、セルフアライメント機構がはたらくので、比較的容易に接続できる。これは、半導体チップ８上の電極パッド内で、溶融したはんだによってピンにかかる表面張力がバランスするように、主に半導体チップ８の方が自動的に動く現象を利用するものである。また、接合材７，９が銀（Ａｇ）等の金属焼結材であり、接合材７，９が溶融しない場合には、画像認識によるアライメント装置を用いてもよい。

【0062】

次に、図５に示した構造体を金型（不図示）にセットし、図１及び図２に示すように樹脂でモールド成型する。樹脂成型の金型は、端子部や冷却面への樹脂の回りこみを防止するため、端子部や冷却面を挟み込むような機構を有していてもよい。特に端子部は、樹脂で被覆されると電気的な接続ができなくなるため、例えばスライド機構を搭載した金型で端子を挟み込んでから成型してもよい。また、Ｏリング等で端子先端部に樹脂が回りこみにくくしてもよい。また、樹脂成型後にレーザや機械的研磨装置等により、樹脂の薄皮を剥ぎ取るようにしてもよい。この場合、端子には、樹脂と剥離し易いニッケル（Ｎｉ）メッキや錫（Ｓｎ）メッキ等を施しておいてもよい。一方、樹脂が剥離し易い材料を使う場合には、モジュール本体から端子が抜けるのを防止するため、端子に凹凸等の機械的な噛み合わせ部を設けてもよい。

【0063】

取り付け用フランジ２ａ，２ｂは、樹脂成型の際に一体化して固定される。取り付け用フランジ２ａ，２ｂは、必要に応じて、成型後に曲げ加工を施してもよい。なお、取り付け用フランジ２ａ，２ｂの形状は図１及び図２に示す形状に限定されない。

【0064】

＜比較例＞
次に、図１２～図１４を参照して、比較例に係る半導体装置を説明する。図１２に示すように、比較例に係る半導体装置は、封止樹脂１０１と、封止樹脂１０１の上面から突出した主端子１１１～１１６及び補助端子１２１～１２４とを備える。図１３に示すように、比較例に係る半導体装置の下面側には、絶縁回路基板１３０ａ，１３０ｂが露出する。

【0065】

図１４に示すように、比較例に係る半導体装置は、２枚の絶縁回路基板１３０ａ，１３０ｂを備える。絶縁回路基板１３０ａは、絶縁基板１３１ａと、絶縁基板１３１ａの下面に配置された導電層１３２ａと、絶縁基板１３１ａの上面に配置された配線層１３３ａを含む。絶縁回路基板１３０ｂは、絶縁基板１３１ｂと、絶縁基板１３１ｂの下面に配置された導電層１３２ｂと、絶縁基板１３１ｂの上面に配置された配線層１３３ｂを含む。

【0066】

２枚の絶縁回路基板１３０ａ，１３０ｂのそれぞれの上面には、複数の半導体チップ１４０が搭載されている。複数の半導体チップ１４０のそれぞれの上面には、複数のピン１６０の一端が接続される。絶縁回路基板１３０ａ，１３０ｂの上方には、プリント基板１５０が配置されている。プリント基板１５０には、主端子１１１～１１６及び補助端子１２１～１２４が挿入される。更に、プリント基板１５０には、ピン１６０の他端が挿入される。

【0067】

比較例に係る半導体装置は、２回路分の半導体チップ１４０を有する２ｉｎ１モジュールである。このため、３相分の上下アームを構成するためには、比較例に係る半導体装置のモジュールが３個必要であり、その分、装置への組み付け工数が増加する。更に、比較例に係る半導体装置のモジュール毎に、端子の対地間絶縁距離を確保したり、絶縁基板の額縁状のセラミック露出部や絶縁基板端部の樹脂の厚さを確保したり、或いは取り付け領域を確保したりするため、設置面積が単純に３倍必要となる。また、比較例に係る半導体装置のモジュールの外部で配線するため、配線距離が長くなり、インダクタンスが増加する場合がある。

【0068】

これに対して、実施形態に係る半導体装置によれば、図１～図９に示すように、１枚の絶縁回路基板３と１枚のプリント基板４で半導体チップ２１ａ～２１ｌ，２２ａ～２２ｆを挟み込むことにより、３相用の６ｉｎ１モジュールを一体で実現可能となる。この際、２ｉｎ１モジュールを３個組み合わせる場合と比べて、モジュールごとに必要だった各種絶縁距離、絶縁基板の露出部、その周辺の樹脂、ネジ止め領域等を削減できる。また、２ｉｎ１モジュールを３個並べた場合と比較して、小型で低インダクタンスとなる６ｉｎ１モジュールを安価に提供することができる。

【0069】

更に、プリント基板４の下側配線層４１のパターン及び上側配線層４２のパターンを対向する領域に配置すると共に、下側配線層４１及び上側配線層４２を同電位とすることにより、浮遊インダクタンスを低減することができる。

【0070】

更に、プリント基板４の下側配線層４１のパターン及び上側配線層４２のパターンを対向する領域に配置することにより配線の自由度が制約されるが、図８に示すように、制御配線５６ｂ，５６ｄ，５６ｆを、上側中継パターン層５３ａ～５３ｃと上側共通パターン層５４との間の領域を通過するように配置することにより、制御配線５６ｂ，５６ｄ，５６ｆの長さを短く引き回すことができ、浮遊インダクタンスを低減することができる。

【0071】

更に、図７に示すように、センス配線４６ｂ，４６ｄ，４６ｆを、下側中継パターン層４３ａ～４３ｃのパターンと下側共通パターン層４４のパターンとの間の領域に設けることにより、センス配線４６ｂ，４６ｄ，４６ｆの長さを短く引き回すことができ、浮遊インダクタンスを低減することができる。

【0072】

＜第１変形例＞
実施形態の第１変形例に係る半導体装置は、図１５に示すように、出力端子１３ａ～１３ｆのＸ軸方向における位置が、制御端子１１ａ～１１ｆ及びセンス端子１２ａ～１２ｆのＸ軸方向における位置と異なる点が、実施形態に係る半導体装置と異なる。

【0073】

出力端子１３ａ，１３ｂは、制御端子１１ａ及びセンス端子１２ａを通るＹ軸方向の直線と、制御端子１１ｂ及びセンス端子１２ｂを通るＹ軸方向の直線との間に位置する。出力端子１３ｃ，１３ｄは、制御端子１１ｃ及びセンス端子１２ｃを通るＹ軸方向の直線と、制御端子１１ｄ及びセンス端子１２ｄを通るＹ軸方向の直線との間に位置する。出力端子１３ｅ，１３ｆは、制御端子１１ｅ及びセンス端子１２ｅを通るＹ軸方向の直線と、制御端子１１ｆ及びセンス端子１２ｆを通るＹ軸方向の直線との間に位置する。実施形態の第１変形例に係る半導体装置の他の構成は、実施形態に係る半導体装置と同様であるので、重複した説明を省略する。

【0074】

実施形態の第１変形例に係る半導体装置によれば、出力端子１３ａ～１３ｆのＸ軸方向における位置を、制御端子１１ａ～１１ｆ及びセンス端子１２ａ～１２ｆのＸ軸方向における位置と異ならせることにより、スライド機構を搭載した金型を用いてモールド成型を行う際に、各端子を容易に露出させることができる。

【0075】

＜第２変形例＞
実施形態の第２変形例に係る半導体装置は、図１６に破線で模式的に示すように、絶縁回路基板３の導電層３１（図４参照）に、絶縁回路基板３の絶縁基板３０を露出する溝部（スリット）９１～９４を設けている点が、実施形態に係る半導体装置と異なる。

【0076】

溝部９１は、Ｎ端子支持パターン層３５ｂと出力端子接続パターン層３４ａとの間の絶縁基板３０が露出する領域に対向するように、Ｙ方向に直線状に設けられている。溝部９２は、出力端子接続パターン層３４ａ，３４ｂの間の絶縁基板３０が露出する領域に対向するように、Ｙ方向に直線状に設けられている。溝部９３は、出力端子接続パターン層３４ｂ，３４ｃの間の絶縁基板３０が露出する領域に対向するように、Ｙ方向に直線状に設けられている。溝部９４は、溝部９１～９３と交差し、Ｐ端子接続パターン層３５ａと出力端子接続パターン層３４ａ～３４ｃとの間の絶縁基板３０が露出する領域に対向するように、Ｘ方向に直線状に設けられている。なお、溝部９１～９４の数、形状及び配置位置はこれに限定されない。実施形態の第２変形例に係る半導体装置の他の構成は、実施形態に係る半導体装置と同様であるので、重複した説明を省略する。

【0077】

実施形態の第２変形例に係る半導体装置によれば、絶縁回路基板３の導電層３１に、絶縁回路基板３の絶縁基板３０を露出する溝部９１～９４を設けることにより、絶縁回路基板３の反りや熱応力を低減することができる。

【0078】

＜第３変形例＞
実施形態の第３変形例に係る半導体装置は、図１７に示すように、ＳＢＤを構成する半導体チップ２２ａ～２２ｆの代わりに、ＩＧＢＴを構成する半導体チップ２１ｍ～２１ｒを用いた点が、実施形態に係る半導体装置と異なる。半導体チップ２１ａ～２１ｒは、ＳＢＤを内蔵する。

【0079】

図１８に示すように、制御配線５６ａ～５６ｆの一端が３方向に分岐し、制御ピン６５ａ～６５ｆにも接続される。制御配線５６ａ～５６ｆは必ずしも制御ピン６１ａ～６１ｌ，６５ａ～６５ｆを等長配線しなくてもよい。制御ピン６５ａ～６５ｆは、図１７に示した半導体チップ２１ｍ～２１ｒの制御電極に接合される。実施形態の第３変形例に係る半導体装置の他の構成は、実施形態に係る半導体装置と同様であるので、重複した説明を省略する。

【0080】

実施形態の第３変形例に係る半導体装置によれば、ＳＢＤを構成する半導体チップを有していなくてもよく、半導体チップ２１ａ～２１ｒがＳＢＤを内蔵していてもよい。

【0081】

（その他の実施形態）
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。

【0082】

例えば、実施形態に係る半導体装置では、図７に示すように、プリント基板４の下面側にセンス配線４６ａ～４６ｆを設け、図８に示すように、プリント基板４の上面側に制御配線５６ａ～５６ｆを設けた場合を例示したが、逆の構成でもよい。即ち、図７に示したプリント基板４の下面側のセンス配線４６ａ～４６ｆ等の回路パターン層がプリント基板４の上面側であり、図８に示したプリント基板４の上面側の制御配線５６ａ～５６ｆ等の回路パターン層がプリント基板４の下面側であってもよい。

【0083】

また、制御端子１１ａ～１１ｆと、センス端子１２ａ～１２ｆとが逆の配置であってもよい。この場合、図７に示した下側補助パターン層４１ａ～４１ｆと、センス端子接続パターン層４２ａ～４２ｆとが逆の配置となる。また、図８に示した制御端子接続パターン層５１ａ～５１ｆと、上側補助パターン層５２ａ～５２ｆとが逆の配置となる。

【0084】

このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。

【符号の説明】

【0085】

１…封止樹脂
２ａ，２ｂ…取り付け用フランジ
３…絶縁回路基板
４…プリント基板
６…ピン
７，９…接合材
８…半導体チップ
１０…端子
１１ａ～１１ｆ…制御端子
１２ａ～１２ｆ…センス端子
１３ａ～１３ｆ…出力端子
１４ａ，１４ｂ…Ｐ端子
１５ａ，１５ｂ…Ｎ端子
２１ａ～２１ｒ，２２ａ～２２ｆ…半導体チップ
３０…絶縁基板
３１…導電層
３２…配線層
３２ａ～３２ｆ…制御端子支持パターン層
３３ａ～３３ｆ…センス端子支持パターン層
３４ａ～３４ｃ…出力端子接続パターン層
３５ａ…Ｐ端子接続パターン層
３５ｂ…Ｎ端子支持パターン層
４０…絶縁層
４１…下側配線層
４１ａ～４１ｆ…下側補助パターン層
４２…上側配線層
４２ａ～４２ｆ…センス端子接続パターン層
４３ａ～４３ｃ…下側中継パターン層
４４…下側共通パターン層
４５…Ｐ端子接続パターン層
４６ａ～４６ｆ…センス配線
５１ａ～５１ｆ…制御端子接続パターン層
５２ａ～５２ｆ…上側補助パターン層
５３ａ～５３ｃ…上側中継パターン層
５４…上側共通パターン層
５５…上側Ｐ端子接続パターン層
５６ａ～５６ｆ…制御配線
６１ａ～６１ｌ…制御ピン
６２ａ～６２ｘ，６３ａ～６３ｌ，６４ａ～６４ｒ，６５ａ～６５ｆ…主電流ピン
９１～９４…溝部
１０１…封止樹脂
１１１～１１６…主端子
１２１～１２４…補助端子
１３０ａ，１３０ｂ…絶縁回路基板
１３１ａ，１３１ｂ…絶縁基板
１３２ａ，１３２ｂ…導電層
１３３ａ，１３３ｂ…配線層
１４０…半導体チップ
１５０…プリント基板
１６０…ピン
Ｄ１～Ｄ６…還流ダイオード
Ｔ１～Ｔ６…ＭＯＳトランジスタ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】