特許 7392435 半導体素子および半導体素子の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-11-28

(45)【発行日】2023-12-06

(54)【発明の名称】半導体素子および半導体素子の製造方法

(51)【国際特許分類】

   H01L 21/336 20060101AFI20231129BHJP

   H01L 29/78 20060101ALI20231129BHJP

   C01B 33/02 20060101ALI20231129BHJP

   H01L 29/786 20060101ALI20231129BHJP

【ＦＩ】

H01L29/78 301H

C01B33/02 Z

H01L29/78 618B

H01L29/78 616V

H01L29/78 618Z

H01L29/78 627Z

H01L29/78 301S

【請求項の数】 10

(21)【出願番号】P 2019218906

(22)【出願日】2019-12-03

(65)【公開番号】P2021089943

(43)【公開日】2021-06-10

【審査請求日】2022-10-20

(73)【特許権者】

【識別番号】000003609

【氏名又は名称】株式会社豊田中央研究所

(74)【代理人】

【識別番号】110000110

【氏名又は名称】弁理士法人 快友国際特許事務所

(72)【発明者】

【氏名】三浦 篤志

(72)【発明者】

【氏名】中野 秀之

(72)【発明者】

【氏名】伊藤 健治

(72)【発明者】

【氏名】大橋 雅卓

【審査官】石塚 健太郎

(56)【参考文献】

【文献】米国特許出願公開第２０１６／０１０４７９０（ＵＳ，Ａ１）

【文献】特開２０１６－０８４２６１（ＪＰ，Ａ）

【文献】国際公開第２００６／００９０７３（ＷＯ，Ａ１）

【文献】特開２０１６－２１６３０９（ＪＰ，Ａ）

【文献】特開２０１５－１４４２５１（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２１／３３６

Ｃ０１Ｂ ３３／０２

Ｈ０１Ｌ ２９／７８６

(57)【特許請求の範囲】

【請求項1】

シリコンが蜂巣格子状に配置されている原子シートであるシリセンの１～数原子層と、
前記シリセンの１～数原子層の上面および下面に配置されている１～数原子層の厚さを有する絶縁層と、
を有する特定チャネル構造を備え、
前記絶縁層はフッ化カルシウム（ＣａＦ２）である、半導体素子。

【請求項2】

シリコンが蜂巣格子状に配置されている原子シートであるシリセンの１～数原子層と、
前記シリセンの１～数原子層の上面および下面に配置されている１～数原子層の厚さを有する絶縁層と、
を有する特定チャネル構造を備え、
前記特定チャネル構造は、基板上に島状に配置されたメサ構造を備える、半導体素子。

【請求項3】

前記特定チャネル構造の一端と接続しており、前記基板上に配置された前記メサ構造を備えるソース領域と、
前記特定チャネル構造の他端と接続しており、前記基板上に配置された前記メサ構造を備えるドレイン領域と、
前記特定チャネル構造の上方に配置されたゲート電極と、
をさらに備える、請求項２に記載の半導体素子。

【請求項4】

前記特定チャネル構造の最上層の前記絶縁層の上面に配置されているゲート絶縁膜をさらに備え、
前記ゲート電極は、前記ゲート絶縁膜の上面に配置されている、請求項３に記載の半導体素子。

【請求項5】

前記ソース領域および前記ドレイン領域はカルシウムシリサイド（ＣａＳｉ２）で形成されている、請求項３または４に記載の半導体素子。

【請求項6】

シリコンが蜂巣格子状に配置されている原子シートであるシリセンの１～数原子層と、
前記シリセンの１～数原子層の上面および下面に配置されている１～数原子層の厚さを有する絶縁層と、
を有する特定チャネル構造を備え、
前記特定チャネル構造は、前記シリセンと前記絶縁層とが交互に積層した構造を備えており、
前記シリセンが２層以上存在している、半導体素子。

【請求項7】

基板上にカルシウムシリサイド薄膜（ＣａＳｉ２）を成膜する工程と、
前記カルシウムシリサイド薄膜の第１領域にフッ素を拡散させる工程と、
前記第１領域の上方にゲート電極を形成する工程と、
前記フッ素が拡散されていない領域であって前記第１領域の近傍の領域であるソース領域およびドレイン領域の前記カルシウムシリサイド薄膜の表面に、ソース電極およびドレイン電極を形成する工程と、
を備える、半導体素子の製造方法。

【請求項8】

前記第１領域、前記ソース領域および前記ドレイン領域を含んだ領域の上面を覆うマスクを形成する工程と、
前記マスクで覆われていない領域の前記カルシウムシリサイド薄膜を除去する除去工程と、
を備える、請求項７に記載の半導体素子の製造方法。

【請求項9】

前記マスクは酸化マグネシウム（ＭｇＯ）を含んだマスクである、請求項８に記載の半導体素子の製造方法。

【請求項10】

前記除去工程では、フッ素を含んだガスを用いたエッチングを用いる、請求項８または９に記載の半導体素子の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本明細書が開示する技術は、シリセンを用いた半導体素子および半導体素子の製造方法に関する。

【背景技術】

【0002】

シリセンは、シリコン（Ｓｉ）が蜂巣格子状に組んで形成された１枚の原子シートである。シリセンは、グラフェンの欠点を克服した新たな新機能材料として、超高速電子デバイスへの応用が大きく期待されている。なお、関連する技術が特許文献１に開示されている。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２０１６－８４２６１号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

シリセンは、自然酸化しやすい特性を有するなど、取り扱いが難しい材料である。そのため、半導体素子に適用することが困難であった。

【課題を解決するための手段】

【0005】

本明細書が開示する半導体素子は、特定チャネル構造を備える。特定チャネル構造は、シリコンが蜂巣格子状に配置されている原子シートであるシリセンの１～数原子層を備える。特定チャネル構造は、シリセンの１～数原子層の上面および下面に配置されている１～数原子層の厚さを有する絶縁層を備える。

【0006】

特定チャネル構造は、シリセンの１～数原子層が絶縁層で挟まれた構造を備えている。絶縁層によりシリセンを保護することができるため、大気中でのシリセンの自然酸化等を抑制することができる。シリセンの取り扱いが容易になるため、シリセンを用いて半導体素子を作成することが可能となる。

【0007】

絶縁層はフッ化カルシウム（ＣａＦ_２）であってもよい。効果の詳細は実施例で説明する。

【0008】

特定チャネル構造は、基板上に島状に配置されたメサ構造を備えていてもよい。

【0009】

特定チャネル構造の一端と接続しており、基板上に配置されたメサ構造を備えるソース領域を備えていてもよい。特定チャネル構造の他端と接続しており、基板上に配置されたメサ構造を備えるドレイン領域を備えていてもよい。特定チャネル構造の上方に配置されたゲート電極を備えていてもよい。

【0010】

特定チャネル構造の最上層の絶縁層の上面に配置されているゲート絶縁膜をさらに備えていてもよい。ゲート電極は、ゲート絶縁膜の上面に配置されていてもよい。効果の詳細は実施例で説明する。

【0011】

ソース領域およびドレイン領域はカルシウムシリサイド（ＣａＳｉ_２）で形成されていてもよい。

【0012】

特定チャネル構造は、シリセンと絶縁層とが交互に積層した構造を備えていてもよい。シリセンが２層以上存在していてもよい。効果の詳細は実施例で説明する。

【0013】

本明細書が開示する半導体素子の製造方法は、基板上にカルシウムシリサイド薄膜（ＣａＳｉ_２）を成膜する工程を備える。製造方法は、カルシウムシリサイド薄膜の第１領域にフッ素を拡散させる工程を備える。製造方法は、第１領域の上方にゲート電極を形成する工程を備える。製造方法は、フッ素が拡散されていない領域であって第１領域の近傍の領域であるソース領域およびドレイン領域のカルシウムシリサイド薄膜の表面に、ソース電極およびドレイン電極を形成する工程を備える。効果の詳細は実施例で説明する。

【0014】

製造方法は、第１領域、ソース領域およびドレイン領域を含んだ領域の上面を覆うマスクを形成する工程を備えていてもよい。製造方法は、マスクで覆われていない領域のカルシウムシリサイド薄膜を除去する除去工程を備えていてもよい。

【0015】

マスクは酸化マグネシウム（ＭｇＯ）を含んだマスクであってもよい。効果の詳細は実施例で説明する。

【0016】

除去工程では、フッ素を含んだガスを用いたエッチングを用いてもよい。効果の詳細は実施例で説明する。

【図面の簡単な説明】

【0017】

【図1】実施例１に係る半導体装置１の要部断面図および上面図である。

【図2】半導体装置１の製造方法を説明するフロー図である。

【図3】半導体装置１の製造工程を説明する断面図および上面図である。

【図4】半導体装置１の製造工程を説明する断面図および上面図である。

【図5】半導体装置１の製造工程を説明する断面図および上面図である。

【図6】実施例２に係る半導体装置１ａの要部断面図および上面図である。

【発明を実施するための形態】

【実施例1】

【0018】

（半導体装置１の構造）
図１（Ａ）および図１（Ｂ）に、半導体装置１の要部断面図および上面図を示す。図１（Ａ）は、図１（Ｂ）のＡ－Ａ線における断面図である。半導体装置１は、プレーナゲート構造を有する横型のＭＯＳＦＥＴである。半導体装置１は、Ｓｉ基板１０、特定チャネル構造２１、ソース領域２２、ドレイン領域２３、酸化シリコン層３０、ゲート電極４１、ソース電極４２、ドレイン電極４３、を備えている。

【0019】

Ｓｉ基板１０は、表面が（１１１）面である高抵抗の基板である。Ｓｉ基板１０の表面には、特定チャネル構造２１、ソース領域２２、ドレイン領域２３が配置されている。特定チャネル構造２１、ソース領域２２、ドレイン領域２３は、Ｓｉ基板１０上に島状に配置されたメサ構造ＭＳを備えている。すなわち特定チャネル構造２１、ソース領域２２、ドレイン領域２３は、Ｓｉ基板１０の表面１０ｓから上方（ｚ軸正方向）へ突出した台形に形成されている。

【0020】

特定チャネル構造２１は、シリセン層ＳＬと、絶縁層ＩＬ１およびＩＬ２を備えている。シリセン層ＳＬは、シリコンが蜂巣格子状に配置されている原子シートであるシリセンの１～数原子層である。絶縁層ＩＬ１およびＩＬ２は、シリセン層ＳＬの上面および下面に配置されている、１～数原子層の厚さを有するフッ化カルシウム（ＣａＦ_２）である。本実施例では、特定チャネル構造２１は、１～５原子層のシリセン層ＳＬを、１～５原子層の絶縁層ＩＬ１およびＩＬ２が挟み込んでいる構造を有している。さらに好ましくは、シリセン層ＳＬの厚さは、２原子層であってもよい。２原子層（二層構造）のシリセンは、１原子層（一層構造）のシリセンに比して、ダングリングボンドを２５％まで低減することができる。

【0021】

特定チャネル構造２１の一端にはソース領域２２が接続しており、他端にはドレイン領域２３が接続している。ソース領域２２およびドレイン領域２３は、カルシウムシリサイド（ＣａＳｉ_２）で形成されている。特定チャネル構造２１、ソース領域２２、ドレイン領域２３の上面の高さは、略同一である。

【0022】

Ｓｉ基板１０、特定チャネル構造２１、ソース領域２２、ドレイン領域２３の上面には、酸化シリコン層３０が配置されている。特定チャネル構造２１の上面には、窓部３１を介して、ゲート電極４１が配置されている。ソース領域２２の上面には、開口部３２を介して、ソース電極４２が配置されている。ドレイン領域２３の上面には、開口部３３を介して、ドレイン電極４３が配置されている。

【0023】

（半導体装置１の製造方法）
図２のフロー図、および、図３～図５の断面図および上面図を用いて、半導体装置１の製造方法を説明する。ステップＳ１において、Ｓｉ基板１０上にカルシウムシリサイド（ＣａＳｉ_２）薄膜２０を成膜する。カルシウムシリサイド薄膜２０は、例えば、分子線エピタキシー法（Molecular Beam Epitaxy）を用いて成膜してもよい。

【0024】

ステップＳ２において、カルシウムシリサイド薄膜２０上にハードマスク２４を成膜する。本実施例では、ハードマスク２４は、酸化マグネシウム（ＭｇＯ）である。ハードマスク２４は、カルシウムシリサイド薄膜２０に酸化などの影響を与えない方法で成膜される。本実施例では、真空蒸着によって成膜される。ステップＳ３において、ハードマスク２４をパターニングする。具体的には、特定チャネル構造２１、ソース領域２２、ドレイン領域２３の上面を覆うマスクを作成する。ハードマスク２４のパターニングは、例えばリフトオフ法によって行ってもよい。

【0025】

ステップＳ４において、ハードマスク２４で覆われていない領域のカルシウムシリサイド薄膜２０をエッチングにより除去する。これにより、図３に示すように、メサ構造ＭＳを有した構造が形成される。エッチングは、基板温度を上げないエッチングが好ましい。本実施例では、誘導結合プラズマ反応性イオンエッチング（Inductively Coupled Plasma Reactive Ion Etching: ICP-RIE）を用いた。またエッチングには、フッ素を含んだガスが用いられる。本実施例では、エッチングガスとしてＣＨＦ_３を用いた。ステップＳ５において、ハードマスク２４を除去する。本実施例で用いている酸化マグネシウムは、希塩酸などの水溶液で容易に剥離できる。

【0026】

ステップＳ６において、酸化シリコン層３０を成膜する。ステップＳ７において、レジストをデポし、周知のリソグラフィ技術およびドライエッチング技術を用いて、酸化シリコン層３０に窓部３１を開口する。これにより、図４に示す構造が形成される。窓部３１は、後述するステップＳ８で、カルシウムシリサイド薄膜２０をフッ素化して特定チャネル構造２１に変化させるために用いる部位である。窓部３１の配置位置は、特定チャネル構造２１に対応した位置とされる。窓部３１の数、ｘ方向幅、ｙ方向幅、ｙ方向間隔などは、特定チャネル構造２１のｘ方向幅およびｙ方向幅に応じて適宜に調節が可能である。

【0027】

ステップＳ８において、窓部３１を介して、カルシウムシリサイド薄膜２０にフッ素を拡散させる。これにより、窓部３１の近傍のカルシウムシリサイド薄膜２０が、フッ素化する。よって図５に示すように、特定チャネル構造２１に対応する領域を、絶縁層ＩＬ１およびＩＬ２に挟まれたシリセン層ＳＬに変化させることができる。また、カルシウムシリサイド薄膜２０のうちフッ素化されていない領域を、ソース領域２２およびドレイン領域２３とすることができる。

【0028】

本実施例では、フッ素を含有する液相中において熱処理する方法により、フッ素を拡散させた。このような液相としては、例えば、［ＢＭＩＭ］［ＢＦ４］、［ＥＭＩＭ］［ＢＦ４］などのイオン液体が挙げられる。一般に、熱処理温度が高くなるほど、フッ素の拡散速度が速くなる。また熱処理時間が長くなるほど、フッ素の拡散量が増大する。従って、特定チャネル構造２１のｘ方向幅およびｙ方向幅が所望の値となるように、熱処理温度および時間を調整すればよい。

【0029】

ステップＳ９において、周知のリソグラフィ技術およびドライエッチング技術により、ソース領域２２上に開口部３２を形成するとともに、ドレイン領域２３上に開口部３３を形成する。電極材料（例：Ａｕ）を蒸着する。周知のリソグラフィ技術およびエッチング技術により、ゲート電極４１、ソース電極４２、ドレイン電極４３を形成する。これにより、図１に示す半導体装置１が完成する。なお、図２のステップＳ２～Ｓ７およびＳ９の各工程は、文部科学省ナノテクノロジープラットフォーム事業（ＮＩＭＳ微細加工プラットフォーム）の支援（設備利用）を受けて実施した。

【0030】

（効果）
窓部３１を介してカルシウムシリサイド薄膜２０をフッ素化する（ステップＳ８）ことで、シリセン層ＳＬが絶縁層ＩＬ１およびＩＬ２で挟まれた構造を備えた特定チャネル構造２１を形成することができる。絶縁層ＩＬ１およびＩＬ２によりシリセン層ＳＬを保護することができるため、大気中でのシリセン層ＳＬの自然酸化等を抑制することができる。シリセンの取り扱い性を高めることができるため、シリセンを用いて半導体装置１を作成することが可能となる。グラフェンでは存在しないバックリング構造を持つシリセンは、超高速電子の起源となるディラック・コーン電子状態が安定しているため、超高速電子デバイス（テラヘルツデバイス）を作成することが可能となる。

【0031】

カルシウムシリサイド薄膜２０をエッチングで除去してメサ構造ＭＳを形成する工程（ステップＳ４）では、マスクを使用する。マスク材料は、（１）マスク成膜時にカルシウムシリサイド薄膜２０に酸化などの影響を与えないこと、（２）エッチング時にカルシウムシリサイド薄膜２０との選択比を十分に確保できること、（３）エッチング後のマスク除去時にカルシウムシリサイド薄膜に影響を与えないこと、の３条件を満たすことが好ましい。しかし、マスク材料に例えば有機材料のレジストを用いる場合には、選択比が確保できない問題がある。またマスク材料に例えばクロム（Ｃｒ）を用いる場合には、マスク除去に混酸（強酸化学溶液）によるウエットエッチングを行う必要があることや、廃液処理の問題がある。そこで本実施例では、マスク材料に酸化マグネシウム（ＭｇＯ）を用いている。これにより、（１）真空蒸着により成膜（ステップＳ２）できるため、マスク成膜時にカルシウムシリサイド薄膜２０に与える影響を抑制できる。また、（２）エッチングにフッ素を含んだガス（例：ＣＨＦ_３）を用いることで、カルシウムシリサイド薄膜２０との選択比を十分に確保することができる。また、（３）希塩酸などの水溶液で容易に剥離できるため、マスク除去時にカルシウムシリサイド薄膜２０に与える影響を抑制できる。また、マグネシウムはクロムに比して毒性が低いため、廃液処理を容易化できる。

【実施例2】

【0032】

図６に、実施例２に係る半導体装置１ａを示す。実施例２の半導体装置１ａは、実施例１の半導体装置１（図１）に比して、ゲート電極４１と特定チャネル構造２１との間に、ゲート絶縁膜（酸化シリコン層３０ａ）を配置している点が異なる。なお、その他の構成は実施例１の内容と同様である。実施例１と同一内容の部位には同一符号を付すことで、説明を省略する。また実施例２に特有の構造には、符号の末尾に「ａ」を付すことで区別している。

【0033】

酸化シリコン層３０ａは、特定チャネル構造２１の最上層の絶縁層ＩＬ２の上面に配置されている。酸化シリコン層３０ａは、ｘ方向に並んで２つ配置されている窓部３１ａを備えている。ｘ方向に並ぶ窓部３１ａの間の距離は、幅Ｗ１である。幅Ｗ１の値は、前述したフッ素化工程（ステップＳ８）において、ゲート電極４１ａ下部に十分にフッ素が拡散できるような値とすればよい。

【0034】

窓部３１ａの間に配置されている酸化シリコン層３０ａの表面に、ゲート電極４１ａが配置されている。ゲート電極４１ａは、ｙ方向に伸びる帯形状を有している。ゲート電極４１ａのｘ方向の幅は、幅Ｗ１以下である。酸化シリコン層３０ａは、ゲート絶縁膜として機能する。酸化シリコン層３０ａは、ち密でピンホールの少ない良好な膜質であることが好ましい。本実施例では、低温プラズマＣＶＤにより酸化シリコン層３０ａを成膜した。

【0035】

（効果）
ゲート電極４１ａと特定チャネル構造２１とが、ゲート絶縁膜である酸化シリコン層３０ａを介して積層される構造とすることができる。絶縁層ＩＬ１の膜質が良好でなく、ピンホールやクラックが存在する場合であっても、ゲートリークの発生を防止することが可能となる。

【0036】

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

【0037】

（変形例）
特定チャネル構造２１の構造は、本実施例で示した３層構造に限られない。シリセン層が絶縁層に挟み込まれている構造を備えていれば、何れの構造でもよい。例えば、シリセン層と絶縁層とが交互に積層した５層以上の構造であってもよい。積層構造の層数を増加させるほど、シリセン層の層数を増加させることができる。シリセン層にキャリアが流れるため、積層構造の層数を増加させるほど、チャネル抵抗を低くすることが可能となる。なお、積層構造の層数は、ステップＳ８でフッ素化する前のカルシウムシリサイド薄膜２０の膜厚によって制御することができる。従って、所望の層数となるように、ステップＳ１で成膜するカルシウムシリサイド薄膜２０の膜厚を調整すればよい。

【0038】

シリセンを挟み込む絶縁層は、フッ化カルシウムに限られない。シリセンと格子定数が近い結晶構造を有していれば、何れの絶縁層でもよい。例えば、酸化セリウム(ＣｅＯ_２)であってもよい。

【0039】

図２で説明した半導体装置１の製造方法の各工程の順番は一例であり、順番の入れ替え、工程の追加および削除が可能である。例えば、特定チャネル構造２１の作成工程（ステップＳ６～Ｓ８）と、メサ構造の作成工程（ステップＳ２～Ｓ５）を入れ替えてもよい。

【符号の説明】

【0040】

１：半導体装置 １０：Ｓｉ基板 ２０：カルシウムシリサイド薄膜 ２１：特定チャネル構造 ２２：ソース領域 ２３：ドレイン領域 ３０：酸化シリコン層 ３１：窓部 ４１：ゲート電極 ＳＬ：シリセン層 ＩＬ１、ＩＬ２：絶縁層

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】