特許 7392919 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-11-28

(45)【発行日】2023-12-06

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 23/02 20060101AFI20231129BHJP

   H01L 23/12 20060101ALI20231129BHJP

【ＦＩ】

H01L23/02 H

H01L23/12 301Z

H01L23/12 Q

【請求項の数】 9

(21)【出願番号】P 2019142839

(22)【出願日】2019-08-02

(65)【公開番号】P2021027118

(43)【公開日】2021-02-22

【審査請求日】2022-07-21

(73)【特許権者】

【識別番号】000154325

【氏名又は名称】住友電工デバイス・イノベーション株式会社

(74)【代理人】

【識別番号】100088155

【弁理士】

【氏名又は名称】長谷川 芳樹

(74)【代理人】

【識別番号】100113435

【弁理士】

【氏名又は名称】黒木 義樹

(74)【代理人】

【識別番号】100136722

【弁理士】

【氏名又は名称】▲高▼木 邦夫

(74)【代理人】

【識別番号】100174399

【弁理士】

【氏名又は名称】寺澤 正太郎

(72)【発明者】

【氏名】中島 郁夫

(72)【発明者】

【氏名】井上 真吾

【審査官】井上 和俊

(56)【参考文献】

【文献】特開平０５－１２１９１３（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２３／０２

Ｈ０１Ｌ ２３／１２

(57)【特許請求の範囲】

【請求項1】

半導体素子と、
前記半導体素子を収容するパッケージと、
を備え、
前記パッケージは、
半導体素子を搭載する領域を含む導電性の主面を有するベース部材と、
前記ベース部材の前記主面上に設けられ、前記半導体素子を搭載する領域を囲む誘電体の側壁と、
前記領域を間に挟む前記側壁の一対の部分上それぞれに設けられた第１の導電膜と、
前記一対の部分のうち一方の部分上の前記第１の導電膜に導電接合された導電性の第１リードと、
前記一対の部分のうち他方の部分上の前記第１の導電膜に導電接合された導電性の第２リードと、
を有し、
前記半導体素子は、前記一対の部分それぞれに設けられた前記第１の導電膜と電気的に接続されており、
前記側壁は前記ベース部材と対向する面に凹みを有し、前記一対の部分のうち少なくとも一方の部分における前記第１の導電膜下の前記側壁と前記ベース部材との間に、前記凹みによる空隙が存在し、
前記凹みの内面に第２の導電膜が設けられており、
前記第２の導電膜は前記ベース部材の前記主面と電気的に接続されている、半導体装置。

【請求項2】

前記第１の導電膜、前記側壁、及び前記ベース部材の前記主面がマイクロストリップラインを構成し、
前記主面の法線方向において前記空隙と重なる部位における当該マイクロストリップラインの特性インピーダンスは、他の部位における当該マイクロストリップラインの特性インピーダンスに対して少なくとも１０％小さい、請求項１に記載の半導体装置。

【請求項3】

半導体素子と、
前記半導体素子を収容するパッケージと、
を備え、
前記パッケージは、
半導体素子を搭載する領域を含む導電性の主面を有するベース部材と、
前記ベース部材の前記主面上に設けられ、前記半導体素子を搭載する領域を囲む誘電体の側壁と、
前記領域を間に挟む前記側壁の一対の部分上それぞれに設けられた第１の導電膜と、
前記一対の部分のうち一方の部分上の前記第１の導電膜に導電接合された導電性の第１リードと、
前記一対の部分のうち他方の部分上の前記第１の導電膜に導電接合された導電性の第２リードと、
を有し、
前記半導体素子は、前記一対の部分それぞれに設けられた前記第１の導電膜と電気的に接続されており、
前記側壁は前記ベース部材と対向する面に凹みを有し、前記一対の部分のうち少なくとも一方の部分における前記第１の導電膜下の前記側壁と前記ベース部材との間に、前記凹みによる空隙が存在し、
前記凹みの内面に導電膜が設けられておらず、
前記第１の導電膜、前記側壁、及び前記ベース部材の前記主面がマイクロストリップラインを構成し、
前記主面の法線方向において前記空隙と重なる部位における当該マイクロストリップラインの特性インピーダンスは、他の部位における当該マイクロストリップラインの特性インピーダンスに対して少なくとも１０％大きい、半導体装置。

【請求項4】

半導体素子と、
前記半導体素子を収容するパッケージと、
を備え、
前記パッケージは、
半導体素子を搭載する領域を含む導電性の主面を有するベース部材と、
前記ベース部材の前記主面上に設けられ、前記半導体素子を搭載する領域を囲む誘電体の側壁と、
前記領域を間に挟む前記側壁の一対の部分上それぞれに設けられた第１の導電膜と、
前記一対の部分のうち一方の部分上の前記第１の導電膜に導電接合された導電性の第１リードと、
前記一対の部分のうち他方の部分上の前記第１の導電膜に導電接合された導電性の第２リードと、
を有し、
前記半導体素子は、前記一対の部分それぞれに設けられた前記第１の導電膜と電気的に接続されており、
前記側壁は前記ベース部材と対向する面に凹みを有し、前記一対の部分のうち少なくとも一方の部分における前記第１の導電膜下の前記側壁と前記ベース部材との間に、前記凹みによる空隙が存在し、
前記側壁の延在方向と交差する方向における前記空隙の幅は、該方向における前記側壁の幅の半分以上である、半導体装置。

【請求項5】

前記側壁の延在方向と交差する方向における前記空隙の幅は、該方向における前記側壁の幅の半分以上である、請求項１から請求項３のいずれか１項に記載の半導体装置。

【請求項6】

半導体素子と、
前記半導体素子を収容するパッケージと、
を備え、
前記パッケージは、
半導体素子を搭載する領域を含む導電性の主面を有するベース部材と、
前記ベース部材の前記主面上に設けられ、前記半導体素子を搭載する領域を囲む誘電体の側壁と、
前記領域を間に挟む前記側壁の一対の部分上それぞれに設けられた第１の導電膜と、
前記一対の部分のうち一方の部分上の前記第１の導電膜に導電接合された導電性の第１リードと、
前記一対の部分のうち他方の部分上の前記第１の導電膜に導電接合された導電性の第２リードと、
を有し、
前記半導体素子は、前記一対の部分それぞれに設けられた前記第１の導電膜と電気的に接続されており、
前記側壁は前記ベース部材と対向する面に凹みを有し、前記一対の部分のうち少なくとも一方の部分における前記第１の導電膜下の前記側壁と前記ベース部材との間に、前記凹みによる空隙が存在し、
前記側壁の延在方向における前記空隙の幅が該方向における前記第１の導電膜の幅よりも長く、前記主面の法線方向から見て、前記側壁の延在方向における前記第１の導電膜の両端から前記空隙がはみ出している、半導体装置。

【請求項7】

前記側壁の延在方向における前記空隙の幅が該方向における前記第１の導電膜の幅よりも長く、前記主面の法線方向から見て、前記側壁の延在方向における前記第１の導電膜の両端から前記空隙がはみ出している、請求項１から請求項５のいずれか１項に記載の半導体装置。

【請求項8】

前記側壁の延在方向と交差する方向における前記空隙の両端のうち少なくとも一方が閉じている、請求項１から請求項７のいずれか１項に記載の半導体装置。

【請求項9】

前記凹みが形成された部位における前記側壁の厚さは、他の部位における前記側壁の厚さの３０％以上である、請求項１から請求項８のいずれか１項に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置に関する。

【背景技術】

【0002】

例えば高周波用途などの半導体装置では、半導体素子を気密に封止するためのパッケージが用いられる。パッケージは、金属製の主面を有するベースと、ベースの主面に接合された底面を有する誘電体の側壁と、側壁の底面とは反対側の上面に接合された金属製のリードとを備える。そして、当該半導体装置の外部回路と半導体素子との電気的接続のため、側壁の上面からは金属製のリードがパッケージの側方へ延出している。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２０１２－３８８３７号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

半導体素子を内蔵する半導体装置を配線基板上に実装する際、半導体素子に入出力される信号の周波数によっては、半導体素子の入力側及び出力側に接続される各配線の電気長が重要となる。すなわち、信号周波数が比較的高い場合（例えば１００ＭＨｚ以上）、電気長を適切に設定すれば、半導体素子に対してインピーダンスを整合させることができるので、信号の損失を低減し、また信号波形の劣化を抑制することができるからである。

【0005】

従来のパッケージでは、ベースとリードとの間に誘電体の側壁が配置されており、これらによってマイクロストリップライン（Microstrip Line：ＭＳＬ）が構成される。また、パッケージの外部においては、配線基板を構成する誘電体基板（例えばガラスエポキシ）と、該誘電体基板の表裏に設けられた配線パターンとによってＭＳＬが構成され、このＭＳＬとキャパシタとによって外部整合回路が構成される。上述した配線長は、これらのＭＳＬの長さによって定まる。パッケージにおけるＭＳＬの長さはパッケージのサイズに依存するが、半導体装置の実装を容易にするため、パッケージサイズは一様であることが望ましい。従って、従来より、配線基板のＭＳＬの長さを調整することによって電気長を適切に設定している。

【0006】

しかしながら、種々の制限により、配線基板のみではＭＳＬの電気長を適切に設定することが難しい場合がある。例えば、配線基板を構成する誘電体基板は半導体装置のパッケージ側壁よりも格段に厚いので、配線基板のＭＳＬの静電容量は比較的小さい。従って、配線基板のＭＳＬはパッケージのＭＳＬよりも長くなる傾向がある。配線基板のＭＳＬが長くなると、配線基板において外部整合回路に必要な面積が大きくなり、ひいては配線基板を含む装置全体の大型化につながる。

【0007】

そこで、本開示は、パッケージサイズに依らずパッケージのＭＳＬの電気長をより長く（または短く）することができ、電気長の調整を容易にできる半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0008】

本開示の半導体装置は、半導体素子と、半導体素子を収容するパッケージとを備える。パッケージは、半導体素子を搭載する領域を含む導電性の主面を有するベース部材と、ベース部材の主面上に設けられ、半導体素子を搭載する領域を囲む誘電体の側壁と、該領域を間に挟む側壁の一対の部分上それぞれに設けられた第１の導電膜と、一対の部分のうち一方の部分上の第１の導電膜に導電接合された導電性の第１リードと、一対の部分のうち他方の部分上の第１の導電膜に導電接合された導電性の第２リードとを有する。半導体素子は、一対の部分それぞれに設けられた第１の導電膜と電気的に接続されている。側壁はベース部材と対向する面に凹みを有し、一対の部分のうち少なくとも一方の部分における第１の導電膜下の側壁とベース部材との間に、凹みによる空隙が存在する。

【発明の効果】

【0009】

本開示の半導体装置によれば、パッケージサイズに依らずパッケージのＭＳＬの電気長をより長く（または短く）することができ、電気長の調整を容易にできる。

【図面の簡単な説明】

【0010】

【図1】図１は、本開示の一実施形態に係る半導体装置１Ａの構成を示す斜視図である。

【図2】図２は、図１に示された半導体装置１Ａの平面図である。

【図3】図３は、図２に示すＩＩＩ－ＩＩＩ線に沿った半導体装置１Ａの断面図である。

【図4】図４の（ａ）および（ｂ）は、一実施形態による効果の一例を説明するための図である。図４の（ａ）は側壁１０に凹み１０３が設けられない場合を示し、図４の（ｂ）は側壁１０に凹み１０３が設けられている場合を示す。

【図5】図５は、一変形例に係る半導体装置１Ｂの断面図であって、図２のＩＩＩ－ＩＩＩ線に対応する断面を示している。

【図6】図６は、一実施形態に係る半導体装置１Ａ、及び一変形例に係る半導体装置１Ｂについて、導電膜１２の内側部分１２ｂ（ＴＲＬ）における反射特性（Ｓ₁₁）を見積もった結果を示すグラフである。

【図7】図７は、一実施形態の半導体装置１Ａを配線基板上に実装した装置、及び空隙１０４が設けられない比較例の半導体装置を配線基板上に実装した装置のそれぞれについて、周波数９００ＭＨｚでシミュレーションを行った実施例を示すグラフであって、伝送特性（Ｓ₂₁）の周波数依存性を示す。

【図8】図８は、一実施形態の半導体装置１Ａを配線基板上に実装した装置、及び空隙１０４が設けられない比較例の半導体装置を配線基板上に実装した装置のそれぞれについて、周波数９００ＭＨｚでシミュレーションを行った実施例を示すグラフであって、反射特性（Ｓ₁₁）を示すスミスチャートである。

【図9】図９は、一変形例の半導体装置１Ｂを配線基板上に実装した装置、及び空隙１０４が設けられない比較例の半導体装置を配線基板上に実装した装置のそれぞれについて、周波数４．７ＧＨｚでシミュレーションを行った実施例を示すグラフであって、伝送特性（Ｓ₂₁）の周波数依存性を示す。

【図10】図１０は、一変形例の半導体装置１Ｂを配線基板上に実装した装置、及び空隙１０４が設けられない比較例の半導体装置を配線基板上に実装した装置のそれぞれについて、周波数４．７ＧＨｚでシミュレーションを行った実施例を示すグラフであって、反射特性（Ｓ₁₁）を示すスミスチャートである。

【発明を実施するための形態】

【0011】

［本開示の実施形態の説明］
最初に、本開示の実施形態を列記して説明する。本開示の半導体装置は、半導体素子と、半導体素子を収容するパッケージとを備える。パッケージは、半導体素子を搭載する領域を含む導電性の主面を有するベース部材と、ベース部材の主面上に設けられ、半導体素子を搭載する領域を囲む誘電体の側壁と、該領域を間に挟む側壁の一対の部分上それぞれに設けられた第１の導電膜と、一対の部分のうち一方の部分上の第１の導電膜に導電接合された導電性の第１リードと、一対の部分のうち他方の部分上の第１の導電膜に導電接合された導電性の第２リードとを有する。半導体素子は、一対の部分それぞれに設けられた第１の導電膜と電気的に接続されている。側壁はベース部材と対向する面に凹みを有し、一対の部分のうち少なくとも一方の部分における第１の導電膜下の側壁とベース部材との間に、凹みによる空隙が存在する。

【0012】

この半導体装置では、側壁が、ベース部材と対向する面に凹みを有する。そして、第１の導電膜下の側壁とベース部材との間に、凹みによる空隙が存在する。これにより、ベース部材の主面と電気的に接続された第２の導電膜を、この凹みの内面に設けることが可能になる。そして、そのような第２の導電膜が設けられた場合、当該部分におけるＭＳＬの誘電体厚さが他の部分と比較して薄くなり、ＭＳＬの静電容量が大きくなる。その結果、電気長を長くすることができる。すなわち、パッケージサイズに依らずパッケージのＭＳＬの電気長をより長くすることができ、配線基板を含めたＭＳＬ全体の電気長の調整を容易にできる。また、このような第２の導電膜を凹みの内面に設けない場合、空隙（空気）の誘電率は側壁の誘電率よりも小さいので、当該部分におけるＭＳＬの静電容量が他の部分と比較して小さくなる。その結果、電気長を短くすることができる。すなわち、パッケージサイズに依らずパッケージのＭＳＬの電気長をより短くすることができ、配線基板を含めたＭＳＬ全体の電気長の調整を容易にできる。

【0013】

上記の半導体装置において、凹みの内面に第２の導電膜が設けられており、第２の導電膜はベース部材の主面と電気的に接続されてもよい。この場合、上述したように、空隙が存在する部分におけるＭＳＬの誘電体厚さが他の部分と比較して薄くなり、ＭＳＬの静電容量が大きくなって、電気長を長くすることができる。すなわち、パッケージサイズに依らずパッケージのＭＳＬの電気長をより長くすることができ、配線基板を含めたＭＳＬ全体の電気長の調整を容易にできる。また、この場合、第１の導電膜、側壁、及びベース部材の主面がＭＳＬを構成し、主面の法線方向において空隙と重なる部位における当該ＭＳＬの特性インピーダンスは、他の部位における当該ＭＳＬの特性インピーダンスに対して少なくとも１０％小さくてもよい。

【0014】

上記の半導体装置において、凹みの内面に導電膜が設けられなくてもよい。この場合、上述したように、空隙（空気）の誘電率は側壁の誘電率よりも小さいので、空隙が存在する部分におけるＭＳＬの静電容量が他の部分と比較して小さくなり、電気長を短くすることができる。すなわち、パッケージサイズに依らずパッケージのＭＳＬの電気長をより短くすることができ、配線基板を含めたＭＳＬ全体の電気長の調整を容易にできる。また、この場合、第１の導電膜、側壁、及びベース部材の主面がＭＳＬを構成し、主面の法線方向において空隙と重なる部位における当該ＭＳＬの特性インピーダンスは、他の部位における当該ＭＳＬの特性インピーダンスに対して少なくとも１０％大きくてもよい。

【0015】

上記の半導体装置において、側壁の延在方向と交差する方向における空隙の幅は、該方向における側壁の幅の半分以上であってもよい。このように、側壁の幅に占める空隙の割合を比較的大きく設定することにより、ＭＳＬの電気長の変化量が大きくなるので、電気長の調整幅を大きくすることができる。

【0016】

上記の半導体装置において、側壁の延在方向と交差する方向における空隙の両端のうち少なくとも一方が閉じていてもよい。この場合、空隙を設けたことによる側壁の機械的強度の低下を抑制することができる。また、パッケージの封止状態を維持することができる。

【0017】

上記の半導体装置において、凹みが形成された部位における側壁の厚さは、他の部位における側壁の厚さの３０％以上であってもよい。この場合、空隙を設けたことによる側壁の機械的強度の低下を抑制することができる。

【0018】

上記の半導体装置において、側壁の延在方向における空隙の幅が該方向における第１の導電膜の幅よりも長く、主面の法線方向から見て、側壁の延在方向における第１の導電膜の両端から空隙がはみ出してもよい。この場合、第１の導電膜の全幅にわたってＭＳＬの信号伝達特性を均等にし、信号波形等への影響を抑制することができる。

【0019】

［本開示の実施形態の詳細］
本開示の半導体装置の具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。以下の説明では、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。

【0020】

図１は、本開示の一実施形態に係る半導体装置１Ａの構成を示す斜視図である。図２は、図１に示された半導体装置１Ａの平面図である。図３は、図２に示すＩＩＩ－ＩＩＩ線に沿った半導体装置１Ａの断面図である。本実施形態の半導体装置１Ａは、例えば２．１１～２．１７ＧＨｚといった高周波で駆動するトランジスタ装置である。図１～図３に示すように、本実施形態の半導体装置１Ａは、半導体素子としてのトランジスタ３１と、整合回路３２と、トランジスタ３１及び整合回路３２を収容するパッケージ３とを備える。なお、図１～図３において、パッケージ３の蓋部（キャップ）の図示を省略している。

【0021】

パッケージ３は、ベース部材５、側壁１０、導電膜（第１の導電膜）１１及び１２、導電膜（第２の導電膜）１４、入力リード（第１リード）２１、並びに出力リード（第２リード）２２を有する。

【0022】

ベース部材５は、導電性（例えば金属製）の平坦な主面５ａを有する板状の部材である。主面５ａは、トランジスタ３１及び整合回路３２を搭載する領域を含んでおり、典型的には基準電位（ＧＮＤ電位）に規定される。ベース部材５は、例えば銅、銅とモリブデンの合金、銅とタングステンの合金、あるいは、銅板、モリブデン板、タングステン板、銅とモリブデンの合金板、銅とタングステンの合金板による積層材から成る。一実施例では、ベース部材５は、２枚の銅板の間に銅およびモリブデンの合金板が挟まれた構造を有する。ベース部材５の基材の表面には、ニッケルクロム（ニクロム、ＮｉＣｒ）－金、ニッケル（Ｎｉ）－金、ニッケル－パラジウム－金、銀若しくはニッケル、又は、ニッケル－パラジウム等のメッキが施されている。金、銀及びパラジウムがメッキ材であり、ＮｉＣｒ及びＮｉ等がシード材である。メッキ材のみの場合よりもメッキ材及びシード材を含む場合の方が密着性を高めることができる。ベース部材５の厚さは、例えば、０．５～１．５ｍｍである。ベース部材５の平面形状は、例えば主面５ａに沿った方向Ｄ２を長手方向とする長方形である。

【0023】

側壁１０は、誘電体から成る枠状の部材である。誘電体は例えばセラミック（一例ではアルミナ）である。側壁１０は、ベース部材５の主面５ａ上に設けられ、トランジスタ３１及び整合回路３２を搭載する領域を囲んでいる。より詳細には、側壁１０は空洞（キャビティ）１０ａを有しており、該空洞１０ａ内にトランジスタ３１及び整合回路３２が配置されている。空洞１０ａの平面形状は、例えば四隅が丸められた長方形である。空洞１０ａは、主面５ａに沿っており方向Ｄ２と交差（例えば直交）する方向Ｄ１において、入力リード２１寄りに形成されている。側壁１０の厚さは例えば０．２ｍｍ以上２ｍｍ以下であり、一実施例では０．５０８ｍｍである。

【0024】

図３に示すように、側壁１０は、ベース部材５の主面５ａと対向する下面１０ｂを有する。導電膜１４は、下面１０ｂの全面に成膜されており、下面１０ｂに固着している。導電膜１４は、例えば金属膜（具体的には、チタンタングステン及びニッケルクロムなどの合金やＣｕ膜上にＡｕまたはＮｉのメッキを施したもの）である。導電膜１４は、導電性の接合材を介してベース部材５の主面５ａに接合されている。接合材は、例えば焼結型金属ペーストである。焼結型金属ペーストは、従来より知られている銀ペーストに含有される銀フィラーの粒子径よりも格段に小さい粒子径を有する銀フィラー及び溶剤からなる銀ペーストである。

【0025】

側壁１０は、下面１０ｂとは反対側の上面１０ｃを有する。導電膜１１及び１２は、上面１０ｃに成膜されており、上面１０ｃに固着している。導電膜１１，１２は、例えば金属膜（具体的には、タングステン及びＣｕ膜上にＡｕまたはＮｉのメッキを施したもの）である。なお、理解の容易の為、図２における導電膜１１及び１２の存在範囲をハッチングにより示している。側壁１０は、トランジスタ３１及び整合回路３２を搭載する主面５ａの領域を間に挟む（言い換えると空洞１０ａを間に挟む）一対の部分１０１，１０２を含んでいる（図２，図３を参照）。部分１０１，１０２は、それぞれ方向Ｄ２に沿って延在している。導電膜１１は、部分１０１上に設けられており、方向Ｄ１における部分１０１の一端から他端にわたって延びている。導電膜１２は、部分１０２上に設けられており、方向Ｄ１における部分１０２の一端から他端にわたって延びている。

【0026】

空洞１０ａは部分１０１寄りに形成されているため、方向Ｄ１における部分１０１の幅は、同方向における部分１０２の幅よりも小さい。従って、方向Ｄ１における導電膜１１の長さは、同方向における導電膜１２の長さよりも短い。すなわち、導電膜１２は、外側部分１２ａ及び内側部分１２ｂを含む。外側部分１２ａは、導電膜１１と同じ幅及び長さを有し、部分１０２の外縁側に位置する。内側部分１２ｂは、外側部分１２ａに対して部分１０２の内縁側（空洞１０ａ側）に位置する。方向Ｄ１における内側部分１２ｂの長さは、同方向における外側部分１２ａの長さよりも長い。また、方向Ｄ２における内側部分１２ｂの幅Ｗｂは、同方向における外側部分１２ａの幅よりも狭い。内側部分１２ｂは、トランスミッションライン（Transmission Line：ＴＲＬ）と呼ばれる。

【0027】

図２及び図３に示すように、側壁１０の部分１０２の下面１０ｂには、凹み１０３が形成されている。凹み１０３の断面形状は長方形または正方形であり、主面５ａと対向する平坦な底面と、該底面を囲む平坦な側壁とを有する。この凹み１０３により、側壁１０とベース部材５の主面５ａとの間には、空隙１０４が存在している。空隙１０４は、主面５ａの法線方向から見て導電膜１２と重なる位置に設けられ、本実施形態では内側部分１２ｂと重なる位置に設けられている。一例では、方向Ｄ１における空隙１０４の幅（すなわち凹み１０３の幅）は、同方向における部分１０２の幅の半分以上であってもよい。

【0028】

また、本実施形態では、方向Ｄ１における空隙１０４の両端が閉じている。言い換えると、方向Ｄ１における空隙１０４の空洞１０ａ側の一端は空洞１０ａに通じておらず、該一端と空洞１０ａとの間には側壁１０が介在している。また、方向Ｄ１における空隙１０４の空洞１０ａとは反対側の他端はパッケージ３の外部空間に通じておらず、該他端とパッケージ３の外部空間との間には側壁１０が介在している。

【0029】

凹み１０３が形成された部位における側壁１０の厚さＴａは、他の部位における側壁１０の厚さＴｂの３０％以上であってよく、或いは５０％以上であってよい。空隙１０４を設けたことによる側壁１０の機械的強度の低下を抑制するためである。但し、側壁１０の機械的強度が他の手段等により確保されるのであれば、凹み１０３が形成された部位における側壁１０の厚さは、他の部位における側壁１０の厚さの３０％より小さくてもよい。また、図２に示すように、方向Ｄ２における空隙１０４の幅Ｗａは、同方向における導電膜１２の幅Ｗｂよりも長い。そして、空隙１０４は、主面５ａの法線方向から見て、方向Ｄ２における導電膜１２の両端からはみ出している。

【0030】

凹み１０３の内面（底面及び側壁）には、導電膜１４の部分１４ａが設けられている。部分１４ａは、凹み１０３の内面に接し、該内面に固着している。上述したように、導電膜１４は導電性の接合材を介して主面５ａに接合されている。従って、凹み１０３の内面に設けられる部分１４ａもまた、主面５ａと電気的に接続されている。なお、部分１４ａの形成方法としては、蒸着、スパッタ、パターン印刷またはめっき等が挙げられる。

【0031】

導電膜１１と、誘電体である部分１０１と、ベース部材５の主面５ａとは、入力側のＭＳＬを構成する。入力側のＭＳＬの電気長及び特性インピーダンスは、方向Ｄ１における導電膜１１の長さ、方向Ｄ２における導電膜１１の幅、並びに部分１０１の誘電率及び厚さによって定まる。同様に、導電膜１２と、誘電体である部分１０２と、ベース部材５の主面５ａとは、出力側のＭＳＬを構成する。出力側のＭＳＬの電気長及び特性インピーダンスは、方向Ｄ１における導電膜１２の長さ、方向Ｄ２における導電膜１２の幅、並びに部分１０２の誘電率及び厚さによって定まる。但し、上記のように部分１０２と主面５ａとの間には凹み１０３が形成されており、凹み１０３の内面には導電膜１４の部分１４ａが形成されているので、凹み１０３が形成された部位では部分１０２の厚みが薄くなり、静電容量が増加する。従って、当該部位では単位長さ当たりのＭＳＬの電気長が他の部分よりも長くなり、特性インピーダンスは低下する。本実施形態では、主面５ａの法線方向において空隙１０４と重なる部位におけるＭＳＬの特性インピーダンスは、他の部位におけるＭＳＬの特性インピーダンスに対して少なくとも１０％小さい。

【0032】

入力リード２１および出力リード２２は、側壁１０から外方に突出する導電性（例えば金属製）の板状の部材であって、一例では銅、銅合金、または鉄合金の金属薄板である。方向Ｄ１に沿った入力リード２１の一端部は、部分１０１上に配置され、導電性の接合材を介して導電膜１１に導電接合されている。方向Ｄ１に沿った出力リード２２の一端部は、部分１０２上に配置され、導電性の接合材を介して導電膜１２の外側部分１２ａに導電接合されている。導電性の接合材は、例えばＡｇ－Ｃｕ系のロウ材である。

【0033】

トランジスタ３１及び整合回路３２は、パッケージ３に収容され、ベース部材５の主面５ａ上の側壁１０に囲まれる領域に搭載されている。パッケージ３の側壁１０に蓋部が被せられることにより半導体装置１Ａが使用可能となる。なお、パッケージ３の内部空間が窒素置換された状態で側壁１０に蓋部を被せ、ハーメチックシールをしてもよい。

【0034】

整合回路３２及びトランジスタ３１は、側壁１０の部分１０１からこの順で設けられる。トランジスタ３１は、例えば、Ｓｉ、ＳｉＣ、ＧａＮ、ＧａＡｓ又はダイヤモンド等の基板を備えるトランジスタであり、当該基板の裏面には金属メッキが施されている。一例では、トランジスタ３１はＧａＮ－ＨＥＭＴである。整合回路３２は、入力リード２１とトランジスタ３１との間のインピーダンスのマッチングを行う。整合回路３２は、例えば、セラミック基板の上面及び下面のそれぞれに電極を設けた平行平板型キャパシタである。或いは、整合回路３２は、Ｓｉ－ＭＯＳ構造により形成されたキャパシタであってもよい。

【0035】

整合回路３２及びトランジスタ３１は、金属メッキ（例えば金メッキ）が施された裏面を有し、導電性の接合材（例えば焼結型金属ペースト）を介して、ベース部材５の主面５ａに固定されている。入力リード２１（及び導電膜１１）と整合回路３２とは、複数のボンディングワイヤ４１により電気的に接続されている。整合回路３２とトランジスタ３１とは、複数のボンディングワイヤ４２により電気的に接続されている。すなわち、トランジスタ３１は、ボンディングワイヤ４１、整合回路３２、及びボンディングワイヤ４２を介して、入力リード２１及び導電膜１１と電気的に接続されている。トランジスタ３１と導電膜１２とは、複数のボンディングワイヤ４３により電気的に接続されている。

【0036】

なお、上記の例では整合回路３２及びトランジスタ３１が側壁１０の部分１０１からこの順で設けられるが、これに限定されるものではない。例えば、部分１０１からトランジスタ及び整合回路の順で設けられてもよい。その場合、整合回路は出力リード２２とトランジスタ３１との間のインピーダンスのマッチングを行う。或いは、トランジスタの両側に整合回路が設けられてもよい。この場合、一方の整合回路は入力リード２１とトランジスタ３１との間のインピーダンスのマッチングを行い、他方の整合回路は出力リード２２とトランジスタ３１との間のインピーダンスのマッチングを行う。

【0037】

以上の構成を備える本実施形態の半導体装置１Ａによって得られる作用効果について説明する。この半導体装置１Ａでは、側壁１０が、ベース部材５と対向する下面１０ｂに凹み１０３を有する。そして、導電膜１２下の側壁１０とベース部材５との間に、凹み１０３による空隙１０４が存在する。これにより、ベース部材５の主面５ａと電気的に接続された導電膜１４の部分１４ａを、この凹み１０３の内面に設けることが可能になる。そして、そのような導電膜１４の部分１４ａが設けられた場合、側壁１０の当該部位におけるＭＳＬの誘電体厚さが他の部分と比較して薄くなり、ＭＳＬの静電容量が大きくなる。その結果、電気長を長くすることができる。すなわち、パッケージ３のサイズに依らずパッケージ３のＭＳＬの電気長をより長くすることができ、半導体装置１Ａが実装される配線基板を含めたＭＳＬ全体の電気長の調整を容易にできる。

【0038】

特に、側壁１０がセラミック製であり、実装基板を構成する誘電体基板が樹脂製（例えばガラスエポキシ）である場合、誘電体基板と比べて側壁１０の誘電率が大きい。従って、上記の効果をより顕著に奏することができる。

【0039】

図４の（ａ）および（ｂ）は、本実施形態による効果の一例を説明するための図である。図４の（ａ）は側壁１０に凹み１０３が設けられない場合を示し、図４の（ｂ）は側壁１０に凹み１０３が設けられている場合を示す。パッケージ３を配線基板２０１上に実装する際、パッケージ３の外部において、配線基板２０１を構成する誘電体基板（例えばガラスエポキシ）と、誘電体基板の表面に設けられた配線パターン２０３と、誘電体基板の裏面に設けられた配線パターン（不図示）とによって、ＭＳＬが構成される。そして、このＭＳＬとキャパシタ２０５とによって外部整合回路が構成される。

【0040】

配線基板２０１を構成する誘電体基板はパッケージ３の側壁１０よりも格段に厚いので、配線基板２０１のＭＳＬの静電容量は比較的小さい。従って、配線基板２０１のＭＳＬはパッケージ３のＭＳＬよりも長くなる傾向がある。例えば、比誘電率が４、厚さが０．５ｍｍ、線路導体厚が３５μｍである配線基板２０１上において、周波数２ＧＨｚに対応するλ／４長の伝送線の長さは２１．６ｍｍにもなる。配線基板２０１のＭＳＬが長くなると、図４の（ａ）に示すように、配線基板２０１において外部整合回路（配線パターン２０３及びキャパシタ２０５）に必要な面積が大きくなり、ひいては配線基板２０１を含む装置全体の大型化につながる。これに対し、本実施形態では、上述したようにパッケージ３のＭＳＬの電気長をより長くすることができ、その分だけ、配線基板２０１のＭＳＬを短くすることができる。故に、図４の（ｂ）に示すように、配線基板２０１において外部整合回路（配線パターン２０３及びキャパシタ２０５）に必要な面積が小さくなり、配線基板２０１を含む装置全体の小型化に寄与できる。なお、このような構成は、パッケージ３の寸法が或る周波数帯（例えば１ＧＨｚから２ＧＨｚ）付近に適合している場合に、該周波数帯よりも短い（波長が長い）周波数帯（例えば７００ＭＨｚから１ＧＨｚ）において該パッケージ３を用いる場合に特に有効である。

【0041】

本実施形態のように、導電膜１２、側壁１０、及びベース部材５の主面５ａがＭＳＬを構成し、主面５ａの法線方向において空隙１０４と重なる部位における当該ＭＳＬの特性インピーダンスは、他の部位における当該ＭＳＬの特性インピーダンスに対して少なくとも１０％小さくてもよい。これにより、部品によるインピーダンス整合ではなく、ＭＳＬのみでのインピーダンス整合が可能となる。

【0042】

本実施形態のように、側壁１０の部分１０２の延在方向と交差する方向Ｄ１における空隙１０４の幅は、該方向Ｄ１における部分１０２の幅の半分以上であってもよい。このように、部分１０２の幅に占める空隙１０４の割合を比較的大きく設定することにより、ＭＳＬの電気長の変化量が大きくなるので、電気長の調整幅を大きくすることができる。

【0043】

本実施形態のように、側壁１０の部分１０２の延在方向と交差する方向Ｄ１における空隙１０４の両端が閉じていてもよい。この場合、空隙１０４を設けたことによる部分１０２の機械的強度の低下を抑制することができる。また、パッケージ３の封止状態を好適に維持することができる。なお、方向Ｄ１における空隙１０４の両端のうち一方のみが閉じている場合であっても、同様の効果を奏することができる。

【0044】

本実施形態のように、凹み１０３が形成された部位における側壁１０の部分１０２の厚さは、他の部位における部分１０２の厚さの３０％以上であってもよい。この場合、空隙１０４を設けたことによる部分１０２の機械的強度の低下を抑制することができる。

【0045】

本実施形態のように、部分１０２の延在方向Ｄ２における空隙１０４の幅Ｗａが該方向Ｄ２における導電膜１２の幅Ｗｂよりも長く、主面５ａの法線方向から見て、部分１０２の延在方向Ｄ２における導電膜１２の両端から空隙１０４がはみ出してもよい。この場合、導電膜１２の全幅にわたってＭＳＬの信号伝達特性を均等にし、信号波形等への影響を抑制することができる。

【0046】

（変形例）
図５は、上記実施形態の一変形例に係る半導体装置１Ｂの断面図であって、図２のＩＩＩ－ＩＩＩ線に対応する断面を示している。本変形例では、上記実施形態と異なり、凹み１０３の内面（底面及び側面）に導電膜１４が設けられていない。言い換えると、凹み１０３の底面は、空気のみを介してベース部材５の主面５ａと対向している。

【0047】

本変形例のように、凹み１０３の内面に導電膜１４が設けられていない場合、導電膜１２と、誘電体である部分１０２と、空隙１０４内の空気と、ベース部材５の主面５ａとが、出力側のＭＳＬを構成する。空気の誘電率は側壁１０（例えばセラミック）の誘電率よりも小さいので、空隙１０４が存在する部位におけるＭＳＬの静電容量は、他の部分の静電容量と比較して小さくなる。従って、当該部位では単位長さ当たりのＭＳＬの電気長が他の部分よりも短くなる。すなわち、本変形例によれば、パッケージ３のサイズに依らずパッケージ３のＭＳＬの電気長をより短くすることができ、配線基板を含めたＭＳＬ全体の電気長の調整を容易にできる。

【0048】

本変形例の効果についてより具体的に説明する。パッケージ内の電気長が長過ぎると、最適なインピーダンスを超えて位相が回ってしまう（行き過ぎてしまう）ことがある。そのような場合、配線基板２０１において半波長分だけ位相を余分に回転させる必要が生じ、配線基板２０１のＭＳＬの電気長がさらに長くなる（図４の（ａ）の状態）。これに対し、本変形例では、上述したようにパッケージ３のＭＳＬの電気長をより短くすることができる。従って、最適なインピーダンスを超えて位相が回ってしまう（行き過ぎてしまう）ことを抑制し、配線基板２０１において位相を余分に回転させる必要性を低減できる。故に、配線基板２０１のＭＳＬの電気長を短くすることが可能になる（図４の（ｂ））。これにより、配線基板２０１において外部整合回路（配線パターン２０３及びキャパシタ２０５）に必要な面積を小さくし、ひいては配線基板２０１を含む装置全体の小型化に寄与できる。更には、余分に回転させていた位相分だけ、ＭＳＬの伝送損失を低減することができる。なお、このような構成は、パッケージ３の寸法が或る周波数帯（例えば１ＧＨｚから２ＧＨｚ）付近に適合している場合に、該周波数帯よりも長い（波長が短い）周波数帯（例えば２ＧＨｚから５ＧＨｚ）において該パッケージ３を用いる場合に特に有効である。

【0049】

また、本変形例では、空隙１０４が存在する部位（主面５ａの法線方向において空隙１０４と重なる部位）における特性インピーダンスは増加する。当該部位におけるＭＳＬの特性インピーダンスは、他の部位におけるＭＳＬの特性インピーダンスに対して少なくとも１０％大きくてもよい。これにより、部品によるインピーダンス整合ではなく、ＭＳＬのみでのインピーダンス整合が可能となる。

【0050】

（第１実施例）
図６は、上記実施形態に係る半導体装置１Ａ、及び上記変形例に係る半導体装置１Ｂについて、導電膜１２の内側部分１２ｂ（ＴＲＬ）における反射特性（Ｓ₁₁）を見積もった結果を示すグラフ（ポーラチャート）である。図６において、角度位置は位相を表し、径方向位置は大きさ（振幅）を表す。図中において、グラフＧ１１は空隙１０４が設けられない比較例の半導体装置の特性を示し、グラフＧ１２は上記実施形態の（空隙１０４内に導電膜１４が設けられた）半導体装置１Ａの特性を示し、グラフＧ１３は上記変形例の（空隙１０４内に導電膜１４が設けられない）半導体装置１Ｂの特性を示す。周波数は１００ＭＨｚ～５．１ＧＨｚである。グラフの右端（１００ＭＨｚ）から出発して、それぞれのグラフＧ１１～Ｇ１３の回転量が電気長に相当する。これらのグラフＧ１１～Ｇ１３から明らかなように、空隙１０４内に導電膜１４が設けられた半導体装置１Ａにおいては、空隙１０４が設けられない場合と比べて電気長が顕著に長くなり、空隙１０４内に導電膜１４が設けられない半導体装置１Ｂにおいては、空隙１０４が設けられない場合と比べて電気長が顕著に短くなる。なお、これらの電気長は、空隙１０４の高さ（凹み１０３の深さ）、及び方向Ｄ１における空隙１０４の幅を変更することによって調整することが可能である。

【0051】

（第２実施例）
図７及び図８は、上記実施形態の半導体装置１Ａを配線基板上に実装した装置（図４の（ｂ）を参照）、及び空隙１０４が設けられない比較例の半導体装置を配線基板上に実装した装置（図４の（ａ）を参照）のそれぞれについて、周波数９００ＭＨｚでシミュレーションを行った実施例を示すグラフである。図７は伝送特性（Ｓ₂₁）の周波数依存性を示す。図８は、反射特性（Ｓ₁₁）を示すスミスチャートである。図８において、周波数は４００ＭＨｚ～１．４ＧＨｚである。これらの図において、グラフＧ２１は空隙１０４が設けられない比較例の半導体装置の特性を示し、グラフＧ２２は上記実施形態の（空隙１０４内に導電膜１４が設けられた）半導体装置１Ａの特性を示す。これらの図を参照すると、上記実施形態の半導体装置１Ａにおいて、配線基板のＭＳＬを短くしたにもかかわらず、伝送特性（Ｓ₂₁）及び反射特性（Ｓ₁₁）が比較例と殆ど変わらないことがわかる。

【0052】

（第３実施例）
図９及び図１０は、上記変形例の半導体装置１Ｂを配線基板上に実装した装置、及び空隙１０４が設けられない比較例の半導体装置を配線基板上に実装した装置のそれぞれについて、周波数４．７ＧＨｚでシミュレーションを行った実施例を示すグラフである。図９は伝送特性（Ｓ₂₁）の周波数依存性を示す。図１０は、反射特性（Ｓ₁₁）を示すスミスチャートである。図１０において、周波数は３ＧＨｚから６ＧＨｚである。これらの図において、グラフＧ３１は空隙１０４が設けられない比較例の半導体装置の特性を示し、グラフＧ３２は上記変形例の（空隙１０４内に導電膜１４が設けられない）半導体装置１Ｂの特性を示す。なお、変形例の半導体装置（グラフＧ３１）では、配線パターン２０３（図４）の長さを比較例（グラフＧ３２）の１／３とした。これらの図を参照すると、上記変形例の半導体装置１Ｂにおいて、配線基板のＭＳＬを短くしたにもかかわらず、伝送特性（Ｓ₂₁）及び反射特性（Ｓ₁₁）が比較例と殆ど変わらないことがわかる。

【0053】

本開示による半導体装置は、上述した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、上記実施形態及び変形例では側壁１０が単一の空洞１０ａを画成しているが、側壁は、複数（例えば２つ）の空洞を画成してもよい。また、上記実施形態では半導体素子としてトランジスタ３１を例示したが、本開示による半導体装置はこれに限らず様々な半導体素子を備えてもよい。

【0054】

また、上記実施形態及び変形例では、側壁１０のうち出力側に位置する部分１０２に凹み１０３を設けているが、入力側に位置する部分１０１に凹み１０３を設けてもよく、部分１０１，１０２の双方に凹み１０３を設けてもよい。すなわち、側壁１０の一対の部分１０１，１０２のうち少なくとも一方における、導電膜１１（または１２）の下方の側壁１０とベース部材５との間に、凹み１０３による空隙１０４が存在してもよい。これにより、トランジスタ３１の入力側においても、ＭＳＬの電気長をより長く（または短く）することができ、電気長の調整を容易にできる。

【符号の説明】

【0055】

１Ａ，１Ｂ 半導体装置
３ パッケージ
５ ベース部材
５ａ 主面
１０ 側壁
１０ａ 空洞（キャビティ）
１０ｂ 下面
１０ｃ 上面
１１，１２ 第１の導電膜
１２ａ 外側部分
１２ｂ 内側部分
１４ 第２の導電膜
１４ａ 部分
２１ 入力リード
２２ 出力リード
３１ トランジスタ
３２ 整合回路
４１～４３ ボンディングワイヤ
１０１，１０２ 部分
１０３ 凹み
１０４ 空隙
２０１ 配線基板
２０３ 配線パターン
２０５ キャパシタ
Ｄ１，Ｄ２ 方向

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】