(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-11-28
(45)【発行日】2023-12-06
(54)【発明の名称】時間計測回路
(51)【国際特許分類】
G04F 10/04 20060101AFI20231129BHJP
H03K 5/26 20060101ALI20231129BHJP
G04G 3/02 20060101ALI20231129BHJP
【ＦＩ】
G04F10/04 Z
H03K5/26 C
H03K5/26 P
G04G3/02 E
【請求項の数】
10
(21)【出願番号】P 2020091207
(22)【出願日】2020-05-26
(65)【公開番号】P2021188921
(43)【公開日】2021-12-13
【審査請求日】2023-03-24
(73)【特許権者】
【識別番号】000006666
【氏名又は名称】アズビル株式会社
(74)【代理人】
【識別番号】100098394
【弁理士】
【氏名又は名称】山川 茂樹
(74)【代理人】
【識別番号】100064621
【弁理士】
【氏名又は名称】山川 政樹
(72)【発明者】
【氏名】栗林 英毅
【審査官】細見 斉子
(56)【参考文献】
【文献】特開２０１２－２２９９８６（ＪＰ，Ａ）
【文献】特開２００４－１１７３５６（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０４Ｆ ７／００－１３／０６
Ｈ０３Ｋ ５／００－ ５／２６
Ｇ０４Ｇ ３／００－９９／００
(57)【特許請求の範囲】
【請求項1】
外部からの開始信号の入力のタイミングで有意となり、外部からの停止信号の入力のタイミングで無意となる発振許可信号を出力するように構成されたフリップフロップ回路と、前記発振許可信号が有意の期間中に第１のクロックを生成するように構成された発振回路と、
前記第１のクロックと、前記第１のクロックを反転させた第２のクロックと、前記第１、第２のクロックと位相が異なる第３のクロックとをそれぞれ前記停止信号でマスクするように構成された論理回路と、
前記停止信号でマスクされた第１のクロックを数えるように構成された第１のカウンタと、
前記停止信号でマスクされた第２のクロックを数えるように構成された第２のカウンタと、
前記停止信号でマスクされた第３のクロックを数えるように構成された第３のカウンタと、
前記第１、第２、第３のカウンタの計数結果のうち、受付不可能な時間幅のクロック入力が発生していないカウンタによって得られた計数結果を選択するように構成されたセレクタと、
前記停止信号の入力後に前記セレクタによって選択された計数結果を基に前記開始信号の入力から前記停止信号の入力までの時間間隔を算出するように構成された時間算出部とを備えることを特徴とする時間計測回路。
【請求項2】
請求項１記載の時間計測回路において、前記セレクタは、前記第１のクロックの位相が０°以上、かつ１８０°よりも小さい所定の第１の位相値未満の範囲では前記第１のカウンタの計数結果を選択し、前記第１のクロックの位相が第１の位相値以上、かつ３６０°よりも小さい所定の第２の位相値未満の範囲では前記第３のカウンタの計数結果を選択し、前記第１のクロックの位相が前記第２の位相値以上、かつ前記第２の位相値よりも大きく３６０°よりも小さい所定の第３の位相値未満の範囲では前記第２のカウンタの計数結果を選択し、前記第１のクロックの位相が前記第３の位相値以上３６０°未満の範囲では前記第１のカウンタの計数結果を選択することを特徴とする時間計測回路。
【請求項3】
請求項２記載の時間計測回路において、前記時間算出部は、前記第１のクロックの位相が前記第１の位相値以上３６０°未満の範囲のときに前記セレクタによって選択された計数結果を取り込んだ場合に、この計数結果を１減算してから前記時間間隔を算出することを特徴とする時間計測回路。
【請求項4】
請求項１記載の時間計測回路において、前記セレクタは、外部から入力されるモード切替信号がカウンタ３個使用モードを指定している場合に、前記第１、第２、第３のカウンタの計数結果のうち、受付不可能な時間幅のクロック入力が発生していないカウンタによって得られた計数結果を選択し、前記モード切替信号がカウンタ２個使用モードを指定している場合に、前記第１、第２のカウンタの計数結果のうち、受付不可能な時間幅のクロック入力が発生していない方のカウンタによって得られた計数結果を選択することを特徴とする時間計測回路。
【請求項5】
請求項４記載の時間計測回路において、前記セレクタは、外部から入力される位相値変更信号に応じて、前記カウンタ３個使用モードにおける前記第１、第２、第３のカウンタの計数結果の選択の境界、または前記カウンタ２個使用モードにおける前記第１、第２のカウンタの計数結果の選択の境界を変更することを特徴とする時間計測回路。
【請求項6】
請求項４記載の時間計測回路において、前記セレクタは、前記モード切替信号がカウンタ３個使用モードを指定している場合には、前記第１のクロックの位相が０°以上、かつ１８０°よりも小さい所定の第１の位相値未満の範囲では前記第１のカウンタの計数結果を選択し、前記第１のクロックの位相が第１の位相値以上、かつ３６０°よりも小さい所定の第２の位相値未満の範囲では前記第３のカウンタの計数結果を選択し、前記第１のクロックの位相が前記第２の位相値以上、かつ前記第２の位相値よりも大きく３６０°よりも小さい所定の第３の位相値未満の範囲では前記第２のカウンタの計数結果を選択し、前記第１のクロックの位相が前記第３の位相値以上３６０°未満の範囲では前記第１のカウンタの計数結果を選択し、前記モード切替信号がカウンタ２個使用モードを指定している場合には、前記第１のクロックの位相が０°以上、かつ１８０°よりも小さい所定の第４の位相値未満の範囲では前記第１のカウンタの計数結果を選択し、前記第１のクロックの位相が前記第４の位相値以上、かつ３６０°よりも小さい所定の第５の位相値未満の範囲では前記第２のカウンタの計数結果を選択し、前記第１のクロックの位相が前記第５の位相値以上３６０°未満の範囲では前記第１のカウンタの計数結果を選択することを特徴とする時間計測回路。
【請求項7】
請求項５記載の時間計測回路において、前記セレクタは、前記モード切替信号がカウンタ３個使用モードを指定している場合には、前記第１のクロックの位相が０°以上、かつ１８０°よりも小さい所定の第１の位相値未満の範囲では前記第１のカウンタの計数結果を選択し、前記第１のクロックの位相が第１の位相値以上、かつ３６０°よりも小さい所定の第２の位相値未満の範囲では前記第３のカウンタの計数結果を選択し、前記第１のクロックの位相が前記第２の位相値以上、かつ前記第２の位相値よりも大きく３６０°よりも小さい所定の第３の位相値未満の範囲では前記第２のカウンタの計数結果を選択し、前記第１のクロックの位相が前記第３の位相値以上３６０°未満の範囲では前記第１のカウンタの計数結果を選択し、前記モード切替信号がカウンタ２個使用モードを指定している場合には、前記第１のクロックの位相が０°以上、かつ１８０°よりも小さい所定の第４の位相値未満の範囲では前記第１のカウンタの計数結果を選択し、前記第１のクロックの位相が前記第４の位相値以上、かつ３６０°よりも小さい所定の第５の位相値未満の範囲では前記第２のカウンタの計数結果を選択し、前記第１のクロックの位相が前記第５の位相値以上３６０°未満の範囲では前記第１のカウンタの計数結果を選択し、
外部から入力される第１の前記位相値変更信号に応じて前記第３の位相値および前記第５の位相値の設定を変更し、外部から入力される第２の前記位相値変更信号に応じて前記第２の位相値および前記第４の位相値の設定を変更し、外部から入力される第３の前記位相値変更信号に応じて前記第１の位相値の設定を変更することを特徴とする時間計測回路。
【請求項8】
請求項６または７記載の時間計測回路において、前記時間算出部は、前記モード切替信号がカウンタ３個使用モードを指定している場合には、前記第１のクロックの位相が前記第１の位相値以上３６０°未満の範囲のときに前記セレクタによって選択された計数結果を取り込んだ場合に、この計数結果を１減算してから前記時間間隔を算出し、前記モード切替信号がカウンタ２個使用モードを指定している場合には、前記第１のクロックの位相が前記第４の位相値以上３６０°未満の範囲のときに前記セレクタによって選択された計数結果を取り込んだ場合に、この計数結果を１減算してから前記時間間隔を算出することを特徴とする時間計測回路。
【請求項9】
請求項４乃至８のいずれか１項に記載の時間計測回路において、前記論理回路と前記第３のカウンタとの間に設けられ、前記モード切替信号と前記第３のクロックとの論理積の結果をクロック入力として前記第３のカウンタに与えるように構成されたＡＮＤ回路をさらに備えることを特徴とする時間計測回路。
【請求項10】
請求項１乃至９のいずれか１項に記載の時間計測回路において、前記論理回路は、
前記発振回路から出力された第１のクロックを入力とするバッファ回路と、
前記発振回路から出力された第１のクロックを反転させて前記第２のクロックを生成するように構成された第１のインバータと、
前記発振回路から出力された第１のクロックよりも位相の遅れたクロックを反転させて前記第３のクロックを生成するように構成された第２のインバータと、
前記バッファ回路から出力された第１のクロックを前記停止信号でＯＲマスクするように構成された第１のＯＲ回路と、
前記第１のインバータから出力された第２のクロックを前記停止信号でＯＲマスクするように構成された第２のＯＲ回路と、
前記第２のインバータから出力された第３のクロックを前記停止信号でＯＲマスクするように構成された第３のＯＲ回路とから構成されることを特徴とする時間計測回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、高精度な時間測定を行うことが可能な時間計測回路に関するものである。
【背景技術】
【0002】
ｐｓｅｃオーダーの高分解能な時間測定を行う場合、論理回路のゲート遅延を用いるＴＤＣ（Time-to-Digital Converter）と呼ばれる手法（非特許文献１参照）が広く知られている。このＴＤＣは、ＤＬＬ（Delay Locked Loop）、またはＰＬＬ（Phase Locked Loop）をベースとした構成とするのが一般的であるが、ＤＬＬやＰＬＬはクロックの発振の安定化に時間を要するので、時間計測開始前にＴＤＣを動作させておく必要があり、低消費電力化の実現が難しいという問題点があった。
【0003】
例えばガスメータ向け超音波流量計は、超音波の伝搬時間差を低消費電力かつ高精度、高分解能で測定する必要があるため、高速カウンタの動作期間（高速クロックの発振期間）をできる限り短くする必要がある。しかし、上記のとおりＤＬＬ方式のＴＤＣとＰＬＬ方式のＴＤＣは遅延回路の発振安定化に時間を要するため、高速クロックの発振期間が長くなり消費電力面で不利である。
【0004】
ＴＤＣの動作時間（高速クロックの発振時間）を最小にして、低消費電力動作を目指す場合、例えば特許文献１に開示されたリングオシレータ型の構成が考えられる。
図２０は、従来のリングオシレータ型ＴＤＣの構成を示す回路図である。リングオシレータ型ＴＤＣは、１ビットの２進数“１”（１’ｂ１）をＤ入力とし、発振開始信号ＲＯＳＣ＿ＳＴＡＲＴをクロック入力とし、発振停止信号ＲＯＳＣ＿ＳＴＯＰをリセット入力とし、発振許可信号ＴＤＣ＿ＥＮを出力するＤフリップフロップ回路１０と、発振許可信号ＴＤＣ＿ＥＮが有意の期間中に高速クロックＴＡＰ［２］を生成するリングオシレータ１１と、高速クロックをカウントする高速カウンタ１２とから構成される。
図２０は、従来のリングオシレータ型ＴＤＣの構成を示す回路図である。リングオシレータ型ＴＤＣは、１ビットの２進数“１”（１’ｂ１）をＤ入力とし、発振開始信号ＲＯＳＣ＿ＳＴＡＲＴをクロック入力とし、発振停止信号ＲＯＳＣ＿ＳＴＯＰをリセット入力とし、発振許可信号ＴＤＣ＿ＥＮを出力するＤフリップフロップ回路１０と、発振許可信号ＴＤＣ＿ＥＮが有意の期間中に高速クロックＴＡＰ［２］を生成するリングオシレータ１１と、高速クロックをカウントする高速カウンタ１２とから構成される。
【0005】
図２１は、図２０のリングオシレータ型ＴＤＣの動作を説明するタイミングチャートである。Ｄフリップフロップ回路１０は、１ビットの２進数“１”（１’ｂ１）をＤ入力とし、発振開始信号ＲＯＳＣ＿ＳＴＡＲＴをクロック入力とし、発振停止信号ＲＯＳＣ＿ＳＴＯＰをリセット入力とし、図２１に示すように発振開始信号ＲＯＳＣ＿ＳＴＡＲＴの立ち上がりで有意（Ｈｉｇｈ）となり、発振停止信号ＲＯＳＣ＿ＳＴＯＰの立ち上がりで無意（Ｌｏｗ）となる発振許可信号ＴＤＣ＿ＥＮを出力する。
【0006】
リングオシレータ１１は、発振許可信号ＴＤＣ＿ＥＮと高速クロックＴＡＰ［２］との否定論理積をとるＮＡＮＤ回路１１０と、ＮＡＮＤ回路１１０の出力ＴＡＰ［０］を入力とするバッファ回路１１１－１と、バッファ回路１１１－１の出力ＴＡＰ［１］を入力とし、その出力ＴＡＰ［２］を高速クロックとして出力するバッファ回路１１１－２とから構成される。リングオシレータ１１は、Ｄフリップフロップ回路１０から出力された発振許可信号ＴＤＣ＿ＥＮが有意の期間中に、図２１に示すように、低速クロック（ＲＯＳＣ＿ＳＴＯＰ）よりも高速なクロックＴＡＰ［２］を生成する。
高速カウンタ１２は、高速クロックＴＡＰ［２］の立ち上がりをカウントして計数結果ＨＳ＿ＣＮＴを出力する。
高速カウンタ１２は、高速クロックＴＡＰ［２］の立ち上がりをカウントして計数結果ＨＳ＿ＣＮＴを出力する。
【0007】
ただし、図２０に示したリングオシレータ型ＴＤＣでは、発振停止信号ＲＯＳＣ＿ＳＴＯＰのタイミング次第で、図２１の１００で示すように、高速カウンタ１２を構成するフリップフロップが受け付け不可能なＬｏｗ幅のクロックをリングオシレータ１１が出力してしまい、高速カウンタ１２の計数結果ＨＳ＿ＣＮＴの値が不定となり、正しい時間を計測できないという課題があった。以下、本発明では、この意図しないタイミングで発生する微小な幅のパルスをグリッチと呼ぶ。
【0008】
例えば、リングオシレータ１１の出力である高速クロックＴＡＰ［２］の周波数を６００ＭＨｚとすると、高速カウンタ１２のカウント値がグリッチにより“１”大きくなるということは、時間計測値が期待値よりも１．６７ｎｓｅｃ大きな値となることを示す。特許文献１に開示されたような超音波流量計は、微小流量計測のためにサブナノオーダーの精度での時間計測が求められるため、流量計測値が期待値と比較して±１．６７ｎｓ異なるという仕様では製品スペックを満たすことができない。
【0009】
そこで、発明者は、リングオシレータ出力信号とリングオシレータ出力反転信号をそれぞれ別のカウンタでカウントし、得られた２つのカウント結果からグリッチが発生していない方のカウント値を選択することで正確な時間計測を実現する構成を提案した（特願２０１９－０６２８８５号）。
【0010】
図２２は、発明者が特願２０１９－０６２８８５号で提案した時間計測回路の構成を示す回路図である。時間計測回路は、１ビットの２進数“１”（１’ｂ１）をＤ入力とし、外部からの発振開始信号ＲＯＳＣ＿ＳＴＡＲＴをクロック入力とし、外部からの発振停止信号ＲＯＳＣ＿ＳＴＯＰをリセット入力とし、発振許可信号ＴＤＣ＿ＥＮを出力するＤフリップフロップ回路１０と、発振許可信号ＴＤＣ＿ＥＮが有意の期間中に高速クロックＴＡＰ［１５］を生成するリングオシレータ１１ａと、高速クロックＴＡＰ［１５］を入力として高速クロックＲＣＬＫ１を出力するバッファ回路１３と、高速クロックＴＡＰ［１５］を反転させた高速クロックＲＣＬＫ２を出力するインバータ１４と、バッファ回路１３の出力ＲＣＬＫ１と発振停止信号ＲＯＳＣ＿ＳＴＯＰの論理和の結果を高速クロックＲＯＳＣ＿ＣＬＫ１として出力するＯＲ回路１５と、インバータ１４の出力ＲＣＬＫ２と発振停止信号ＲＯＳＣ＿ＳＴＯＰの論理和の結果を高速クロックＲＯＳＣ＿ＣＬＫ２として出力するＯＲ回路１６とを備えている。また、時間計測回路は、高速クロックＲＯＳＣ＿ＣＬＫ１をカウントする高速カウンタ１２ａと、高速クロックＲＯＳＣ＿ＣＬＫ２をカウントする高速カウンタ１２ｂと、発振停止信号ＲＯＳＣ＿ＳＴＯＰと低速クロックＭＣＬＫを基に発振停止信号ＲＯＳＣ＿ＳＴＯＰの立ち上がりエッジを検出するエッジ検出回路１７と、高速カウンタ１２ａの８ビットの計数結果ＨＳ＿ＣＮＴ１［８：０］をラッチするＤフリップフロップ回路１８ａと、高速カウンタ１２ｂの８ビットの計数結果ＨＳ＿ＣＮＴ２［８：０］をラッチするＤフリップフロップ回路１８ｂと、リングオシレータ１１ａの出力の位相値を示す５ビットのタイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］を出力するエンコーダ１９と、Ｄフリップフロップ回路１８ａ，１８ｂの８ビットの出力ＬＡＴＣＨ１［８：０］，ＬＡＴＣＨ２［８：０］のいずれかを選択するセレクタ２０と、セレクタ２０によって選択された計数結果に基づいて、発振開始信号ＲＯＳＣ＿ＳＴＡＲＴの立ち上がりから発振停止信号ＲＯＳＣ＿ＳＴＯＰの立ち上がりまでの時間間隔を算出する時間算出部２１とを備えている。
【0011】
リングオシレータ１１ａは、ＮＡＮＤ回路１１０と、１５個のバッファ回路１１１－１～１１１－１５と、１６個のＤフリップフロップ回路１１２－１～１１２－１６とから構成される。
【0012】
図２３は図２２の時間計測回路の動作を説明するタイミングチャートである。Ｄフリップフロップ回路１０は、１ビットの２進数“１”（１’ｂ１）をＤ入力とし、発振開始信号ＲＯＳＣ＿ＳＴＡＲＴをクロック入力とし、発振停止信号ＲＯＳＣ＿ＳＴＯＰをリセット入力とし、発振開始信号ＲＯＳＣ＿ＳＴＡＲＴの立ち上がりで有意（Ｈｉｇｈ）となり、発振停止信号ＲＯＳＣ＿ＳＴＯＰの立ち上がりで無意（Ｌｏｗ）となる発振許可信号ＴＤＣ＿ＥＮを出力する。
【0013】
リングオシレータ１１ａは、Ｄフリップフロップ回路１０から出力された発振許可信号ＴＤＣ＿ＥＮが有意の期間中に、低速クロックＭＣＬＫよりも高速なクロックＴＡＰ［１５］を生成する。
バッファ回路１３は、リングオシレータ１１ａから出力された高速クロックＴＡＰ［１５］を入力とし、高速クロックＲＣＬＫ１を出力する。インバータ１４は、リングオシレータ１１ａから出力された高速クロックＴＡＰ［１５］を論理反転した高速クロックＲＣＬＫ２を出力する。
バッファ回路１３は、リングオシレータ１１ａから出力された高速クロックＴＡＰ［１５］を入力とし、高速クロックＲＣＬＫ１を出力する。インバータ１４は、リングオシレータ１１ａから出力された高速クロックＴＡＰ［１５］を論理反転した高速クロックＲＣＬＫ２を出力する。
【0014】
ＯＲ回路１５は、バッファ回路１３から出力された高速クロックＲＣＬＫ１と発振停止信号ＲＯＳＣ＿ＳＴＯＰの論理和の結果を高速クロックＲＯＳＣ＿ＣＬＫ１として出力する。ＯＲ回路１６は、インバータ１４から出力された高速クロックＲＣＬＫ２と発振停止信号ＲＯＳＣ＿ＳＴＯＰの論理和の結果を高速クロックＲＯＳＣ＿ＣＬＫ２として出力する。
【0015】
エッジ検出回路１７は、発振停止信号ＲＯＳＣ＿ＳＴＯＰと低速クロックＭＣＬＫとに基づいて、高速カウンタ１２ａの８ビットの計数結果ＨＳ＿ＣＮＴ１［８：０］および高速カウンタ１２ｂの８ビットの計数結果ＨＳ＿ＣＮＴ２［８：０］をラッチするタイミングを示す取り込み許可信号ＨＳ＿ＣＮＴ＿ＬＡＴと、高速カウンタ１２ａ，１２ｂをリセットするための高速カウンタリセット信号ＨＳ＿ＣＮＴ＿ＣＬＲと、Ｄフリップフロップ回路１８ａ，１８ｂに有効なデータが格納されていることを示す取り込み許可信号ＨＳ＿ＣＮＴ＿ＥＮとを生成する。
【0016】
高速カウンタ１２ａは、高速カウンタリセット信号ＨＳ＿ＣＮＴ＿ＣＬＲが無意（Ｈｉｇｈ）の期間中に、高速クロックＲＯＳＣ＿ＣＬＫ１の立ち上がりをカウントして、８ビットの計数結果ＨＳ＿ＣＮＴ１［８：０］を出力する。高速カウンタ１２ｂは、高速カウンタリセット信号ＨＳ＿ＣＮＴ＿ＣＬＲが無意の期間中に、高速クロックＲＯＳＣ＿ＣＬＫ２の立ち上がりをカウントして、８ビットの計数結果ＨＳ＿ＣＮＴ２［８：０］を出力する。
【0017】
Ｄフリップフロップ回路１８ａは、取り込み許可信号ＨＳ＿ＣＮＴ＿ＬＡＴの立ち上がりで高速カウンタ１２ａの８ビットの計数結果ＨＳ＿ＣＮＴ１［８：０］をラッチする。Ｄフリップフロップ回路１８ｂは、取り込み許可信号ＨＳ＿ＣＮＴ＿ＬＡＴの立ち上がりで高速カウンタ１２ｂの８ビットの計数結果ＨＳ＿ＣＮＴ２［８：０］をラッチする。
【0018】
エンコーダ１９は、Ｄフリップフロップ回路１１２－１～１１２－１６から出力される１６ビットの信号ＲＯＳＣ＿ＰＨＡＳＥ［１５：０］を基に、リングオシレータ１１ａの出力の位相値を示す５ビットのタイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］を出力する。
【0019】
セレクタ２０は、エンコーダ１９から出力された５ビットのタイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］に基づいて、Ｄフリップフロップ回路１８ａ，１８ｂによってラッチされた８ビットの計数結果ＬＡＴＣＨ１［８：０］，ＬＡＴＣＨ２［８：０］のうち、グリッチ（計数エラー）が発生していない方の高速カウンタによって得られた計数結果を真値として選択する。
【0020】
時間算出部２１は、取り込み許可信号ＨＳ＿ＣＮＴ＿ＥＮが有意（Ｈｉｇｈ）になった時点でセレクタ２０から出力された計数結果を取り込む。時間算出部２１は、取り込んだ計数結果に基づいて、発振開始信号ＲＯＳＣ＿ＳＴＡＲＴの立ち上がりから発振停止信号ＲＯＳＣ＿ＳＴＯＰの立ち上がりまでの時間間隔を算出する。
【0021】
リングオシレータ型ＴＤＣは計測開始を示す発振開始信号ＲＯＳＣ＿ＳＴＡＲＴを受け付けるとリングオシレータ１１ａが発振し始めるので、計測停止を示す発振停止信号ＲＯＳＣ＿ＳＴＯＰを受け取るまでの期間、リングオシレータ１１ａの出力であるＴＡＰ［１５］の立ち上がりを高速カウンタを用いて数えればいいのであるが、前述のとおり発振停止信号ＲＯＳＣ＿ＳＴＯＰのタイミング次第ではリングオシレータ１１ａの出力にグリッチが発生し、高速カウンタが誤作動してしまう可能性がある。
【0022】
そこで、図２２の時間計測回路では、リングオシレータ１１ａの出力ＴＡＰ［１５］とその反転信号とをそれぞれ別の高速カウンタ１２ａ，１２ｂでカウントし、得られた計数結果からグリッチが発生していない方の計数結果を選択するようにすることで、低消費電力動作と正確な時間計測とを実現している。
【0023】
より具体的には、リングオシレータ１１ａから出力された高速クロックＴＡＰ［１５］をバッファ回路１３に通した高速クロックＲＣＬＫ１と、高速クロックＴＡＰ［１５］をインバータ１４によって論理反転した高速クロックＲＣＬＫ２とを、それぞれＯＲ回路１５，１６において発振停止信号ＲＯＳＣ＿ＳＴＯＰでＯＲマスクし、そのＯＲマスクした高速クロックＲＯＳＣ＿ＣＬＫ１，ＲＯＳＣ＿ＣＬＫ２をそれぞれ別の高速カウンタ１２ａ，１２ｂでカウントする。
【0024】
発振開始信号ＲＯＳＣ＿ＳＴＡＲＴを受け付けるタイミング次第では、前述のグリッチが発生する可能性があるが、発振開始信号ＲＯＳＣ＿ＳＴＡＲＴの立ち上がりエッジと高速クロックＲＣＬＫ１，ＲＣＬＫ２の位相関係については、タイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］から判定できるため、グリッチが発生していない方の高速カウンタによって得られた計数結果を真値として選択すればよい。
【0025】
高速クロックＲＣＬＫ１，ＲＣＬＫ２とタイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］との関係を図２４に示す。図２４では、高速カウンタ１２ａ，１２ｂが受け付け不可能な最低Ｌｏｗ幅（Ｍｉｎ Ｅｒｒｏｒ）と、このＭｉｎ Ｅｒｒｏｒに基づいて決定されたＬＡＴＣＨ１［８：０］とＬＡＴＣＨ２［８：０］の選択の境界を示している。
【0026】
以上のような構成により、図２２の時間計測回路では、発振停止信号ＲＯＳＣ＿ＳＴＯＰの入力タイミングによらない正確な時間計測を実現できる、としている。
しかしながら、実際の回路では、信号同士の遅延時間の差（スキュー）が発生してしまうことと、信号の遅延値が温度や電圧によって変動することから、図２２に示した構成においても、高速カウンタ１２ａ，１２ｂが受け付け不可能な最低Ｌｏｗ幅（Ｍｉｎ Ｅｒｒｏｒ）保持期間を満たせず、高速カウンタ１２ａ，１２ｂの誤動作を引き起こしてしまい、結果として正確な時間計測ができないというケースが発生してしまうことがあり得る。
しかしながら、実際の回路では、信号同士の遅延時間の差（スキュー）が発生してしまうことと、信号の遅延値が温度や電圧によって変動することから、図２２に示した構成においても、高速カウンタ１２ａ，１２ｂが受け付け不可能な最低Ｌｏｗ幅（Ｍｉｎ Ｅｒｒｏｒ）保持期間を満たせず、高速カウンタ１２ａ，１２ｂの誤動作を引き起こしてしまい、結果として正確な時間計測ができないというケースが発生してしまうことがあり得る。
【0027】
図２５はスキューが発生した場合の高速クロックＲＣＬＫ１，ＲＣＬＫ２とタイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］との関係の例を示している。
図２５の例では、配線遅延により、図２５の１０００で示すようにタイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］に対して高速クロックＲＣＬＫ１，ＲＣＬＫ２が３００ｐｓ遅れている。
図２５の例では、配線遅延により、図２５の１０００で示すようにタイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］に対して高速クロックＲＣＬＫ１，ＲＣＬＫ２が３００ｐｓ遅れている。
【0028】
このような遅延が発生してしまうと、発振停止信号ＲＯＳＣ＿ＳＴＯＰをタイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］が９または１０のときに受け取った場合に、最低Ｌｏｗ幅（Ｍｉｎ Ｅｒｒｏｒ）保持期間を満たせず、高速カウンタ１２ａ，１２ｂが誤動作してしまう。
【先行技術文献】
【特許文献】
【0029】
【文献】特許第４６６１７１４号公報
【非特許文献】
【0030】
【文献】Stephan Henzler，“Time-to-Digital Converters”，Springer，2010
【発明の概要】
【発明が解決しようとする課題】
【0031】
本発明は、上記課題を解決するためになされたもので、配線レイアウトや温度によって信号間にタイミングのずれが発生したとしても、正確な時間計測を低消費電力で実現することができる時間計測回路を提供することを目的とする。
【課題を解決するための手段】
【0032】
本発明の時間計測回路は、外部からの開始信号の入力のタイミングで有意となり、外部からの停止信号の入力のタイミングで無意となる発振許可信号を出力するように構成されたフリップフロップ回路と、前記発振許可信号が有意の期間中に第１のクロックを生成するように構成された発振回路と、前記第１のクロックと、前記第１のクロックを反転させた第２のクロックと、前記第１、第２のクロックと位相が異なる第３のクロックとをそれぞれ前記停止信号でマスクするように構成された論理回路と、前記停止信号でマスクされた第１のクロックを数えるように構成された第１のカウンタと、前記停止信号でマスクされた第２のクロックを数えるように構成された第２のカウンタと、前記停止信号でマスクされた第３のクロックを数えるように構成された第３のカウンタと、前記第１、第２、第３のカウンタの計数結果のうち、受付不可能な時間幅のクロック入力が発生していないカウンタによって得られた計数結果を選択するように構成されたセレクタと、前記停止信号の入力後に前記セレクタによって選択された計数結果を基に前記開始信号の入力から前記停止信号の入力までの時間間隔を算出するように構成された時間算出部とを備えることを特徴とするものである。
また、本発明の時間計測回路の１構成例（第１の実施例）において、前記セレクタは、前記第１のクロックの位相が０°以上、かつ１８０°よりも小さい所定の第１の位相値未満の範囲では前記第１のカウンタの計数結果を選択し、前記第１のクロックの位相が第１の位相値以上、かつ３６０°よりも小さい所定の第２の位相値未満の範囲では前記第３のカウンタの計数結果を選択し、前記第１のクロックの位相が前記第２の位相値以上、かつ前記第２の位相値よりも大きく３６０°よりも小さい所定の第３の位相値未満の範囲では前記第２のカウンタの計数結果を選択し、前記第１のクロックの位相が前記第３の位相値以上３６０°未満の範囲では前記第１のカウンタの計数結果を選択することを特徴とするものである。
また、本発明の時間計測回路の１構成例（第１の実施例）において、前記セレクタは、前記第１のクロックの位相が０°以上、かつ１８０°よりも小さい所定の第１の位相値未満の範囲では前記第１のカウンタの計数結果を選択し、前記第１のクロックの位相が第１の位相値以上、かつ３６０°よりも小さい所定の第２の位相値未満の範囲では前記第３のカウンタの計数結果を選択し、前記第１のクロックの位相が前記第２の位相値以上、かつ前記第２の位相値よりも大きく３６０°よりも小さい所定の第３の位相値未満の範囲では前記第２のカウンタの計数結果を選択し、前記第１のクロックの位相が前記第３の位相値以上３６０°未満の範囲では前記第１のカウンタの計数結果を選択することを特徴とするものである。
【0033】
また、本発明の時間計測回路の１構成例（第１の実施例）において、前記時間算出部は、前記第１のクロックの位相が前記第１の位相値以上３６０°未満の範囲のときに前記セレクタによって選択された計数結果を取り込んだ場合に、この計数結果を１減算してから前記時間間隔を算出することを特徴とするものである。
また、本発明の時間計測回路の１構成例（第２、第３の実施例）において、前記セレクタは、外部から入力されるモード切替信号がカウンタ３個使用モードを指定している場合に、前記第１、第２、第３のカウンタの計数結果のうち、受付不可能な時間幅のクロック入力が発生していないカウンタによって得られた計数結果を選択し、前記モード切替信号がカウンタ２個使用モードを指定している場合に、前記第１、第２のカウンタの計数結果のうち、受付不可能な時間幅のクロック入力が発生していない方のカウンタによって得られた計数結果を選択することを特徴とするものである。
また、本発明の時間計測回路の１構成例（第３の実施例）において、前記セレクタは、外部から入力される位相値変更信号に応じて、前記カウンタ３個使用モードにおける前記第１、第２、第３のカウンタの計数結果の選択の境界、または前記カウンタ２個使用モードにおける前記第１、第２のカウンタの計数結果の選択の境界を変更することを特徴とするものである。
また、本発明の時間計測回路の１構成例（第２、第３の実施例）において、前記セレクタは、外部から入力されるモード切替信号がカウンタ３個使用モードを指定している場合に、前記第１、第２、第３のカウンタの計数結果のうち、受付不可能な時間幅のクロック入力が発生していないカウンタによって得られた計数結果を選択し、前記モード切替信号がカウンタ２個使用モードを指定している場合に、前記第１、第２のカウンタの計数結果のうち、受付不可能な時間幅のクロック入力が発生していない方のカウンタによって得られた計数結果を選択することを特徴とするものである。
また、本発明の時間計測回路の１構成例（第３の実施例）において、前記セレクタは、外部から入力される位相値変更信号に応じて、前記カウンタ３個使用モードにおける前記第１、第２、第３のカウンタの計数結果の選択の境界、または前記カウンタ２個使用モードにおける前記第１、第２のカウンタの計数結果の選択の境界を変更することを特徴とするものである。
【0034】
また、本発明の時間計測回路の１構成例（第２の実施例）において、前記セレクタは、前記モード切替信号がカウンタ３個使用モードを指定している場合には、前記第１のクロックの位相が０°以上、かつ１８０°よりも小さい所定の第１の位相値未満の範囲では前記第１のカウンタの計数結果を選択し、前記第１のクロックの位相が第１の位相値以上、かつ３６０°よりも小さい所定の第２の位相値未満の範囲では前記第３のカウンタの計数結果を選択し、前記第１のクロックの位相が前記第２の位相値以上、かつ前記第２の位相値よりも大きく３６０°よりも小さい所定の第３の位相値未満の範囲では前記第２のカウンタの計数結果を選択し、前記第１のクロックの位相が前記第３の位相値以上３６０°未満の範囲では前記第１のカウンタの計数結果を選択し、前記モード切替信号がカウンタ２個使用モードを指定している場合には、前記第１のクロックの位相が０°以上、かつ１８０°よりも小さい所定の第４の位相値未満の範囲では前記第１のカウンタの計数結果を選択し、前記第１のクロックの位相が前記第４の位相値以上、かつ３６０°よりも小さい所定の第５の位相値未満の範囲では前記第２のカウンタの計数結果を選択し、前記第１のクロックの位相が前記第５の位相値以上３６０°未満の範囲では前記第１のカウンタの計数結果を選択することを特徴とするものである。
また、本発明の時間計測回路の１構成例（第３の実施例）において、前記セレクタは、前記モード切替信号がカウンタ３個使用モードを指定している場合には、前記第１のクロックの位相が０°以上、かつ１８０°よりも小さい所定の第１の位相値未満の範囲では前記第１のカウンタの計数結果を選択し、前記第１のクロックの位相が第１の位相値以上、かつ３６０°よりも小さい所定の第２の位相値未満の範囲では前記第３のカウンタの計数結果を選択し、前記第１のクロックの位相が前記第２の位相値以上、かつ前記第２の位相値よりも大きく３６０°よりも小さい所定の第３の位相値未満の範囲では前記第２のカウンタの計数結果を選択し、前記第１のクロックの位相が前記第３の位相値以上３６０°未満の範囲では前記第１のカウンタの計数結果を選択し、前記モード切替信号がカウンタ２個使用モードを指定している場合には、前記第１のクロックの位相が０°以上、かつ１８０°よりも小さい所定の第４の位相値未満の範囲では前記第１のカウンタの計数結果を選択し、前記第１のクロックの位相が前記第４の位相値以上、かつ３６０°よりも小さい所定の第５の位相値未満の範囲では前記第２のカウンタの計数結果を選択し、前記第１のクロックの位相が前記第５の位相値以上３６０°未満の範囲では前記第１のカウンタの計数結果を選択し、外部から入力される第１の前記位相値変更信号に応じて前記第３の位相値および前記第５の位相値の設定を変更し、外部から入力される第２の前記位相値変更信号に応じて前記第２の位相値および前記第４の位相値の設定を変更し、外部から入力される第３の前記位相値変更信号に応じて前記第１の位相値の設定を変更することを特徴とするものである。
また、本発明の時間計測回路の１構成例（第３の実施例）において、前記セレクタは、前記モード切替信号がカウンタ３個使用モードを指定している場合には、前記第１のクロックの位相が０°以上、かつ１８０°よりも小さい所定の第１の位相値未満の範囲では前記第１のカウンタの計数結果を選択し、前記第１のクロックの位相が第１の位相値以上、かつ３６０°よりも小さい所定の第２の位相値未満の範囲では前記第３のカウンタの計数結果を選択し、前記第１のクロックの位相が前記第２の位相値以上、かつ前記第２の位相値よりも大きく３６０°よりも小さい所定の第３の位相値未満の範囲では前記第２のカウンタの計数結果を選択し、前記第１のクロックの位相が前記第３の位相値以上３６０°未満の範囲では前記第１のカウンタの計数結果を選択し、前記モード切替信号がカウンタ２個使用モードを指定している場合には、前記第１のクロックの位相が０°以上、かつ１８０°よりも小さい所定の第４の位相値未満の範囲では前記第１のカウンタの計数結果を選択し、前記第１のクロックの位相が前記第４の位相値以上、かつ３６０°よりも小さい所定の第５の位相値未満の範囲では前記第２のカウンタの計数結果を選択し、前記第１のクロックの位相が前記第５の位相値以上３６０°未満の範囲では前記第１のカウンタの計数結果を選択し、外部から入力される第１の前記位相値変更信号に応じて前記第３の位相値および前記第５の位相値の設定を変更し、外部から入力される第２の前記位相値変更信号に応じて前記第２の位相値および前記第４の位相値の設定を変更し、外部から入力される第３の前記位相値変更信号に応じて前記第１の位相値の設定を変更することを特徴とするものである。
【0035】
また、本発明の時間計測回路の１構成例（第２、第３の実施例）において、前記時間算出部は、前記モード切替信号がカウンタ３個使用モードを指定している場合には、前記第１のクロックの位相が前記第１の位相値以上３６０°未満の範囲のときに前記セレクタによって選択された計数結果を取り込んだ場合に、この計数結果を１減算してから前記時間間隔を算出し、前記モード切替信号がカウンタ２個使用モードを指定している場合には、前記第１のクロックの位相が前記第４の位相値以上３６０°未満の範囲のときに前記セレクタによって選択された計数結果を取り込んだ場合に、この計数結果を１減算してから前記時間間隔を算出することを特徴とするものである。
また、本発明の時間計測回路の１構成例（第２、第３の実施例）は、前記論理回路と前記第３のカウンタとの間に設けられ、前記モード切替信号と前記第３のクロックとの論理積の結果をクロック入力として前記第３のカウンタに与えるように構成されたＡＮＤ回路をさらに備えることを特徴とするものである。
また、本発明の時間計測回路の１構成例（第１～第３の実施例）において、前記論理回路は、前記発振回路から出力された第１のクロックを入力とするバッファ回路と、前記発振回路から出力された第１のクロックを反転させて前記第２のクロックを生成するように構成された第１のインバータと、前記発振回路から出力された第１のクロックよりも位相の遅れたクロックを反転させて前記第３のクロックを生成するように構成された第２のインバータと、前記バッファ回路から出力された第１のクロックを前記停止信号でＯＲマスクするように構成された第１のＯＲ回路と、前記第１のインバータから出力された第２のクロックを前記停止信号でＯＲマスクするように構成された第２のＯＲ回路と、前記第２のインバータから出力された第３のクロックを前記停止信号でＯＲマスクするように構成された第３のＯＲ回路とから構成されることを特徴とするものである。
また、本発明の時間計測回路の１構成例（第２、第３の実施例）は、前記論理回路と前記第３のカウンタとの間に設けられ、前記モード切替信号と前記第３のクロックとの論理積の結果をクロック入力として前記第３のカウンタに与えるように構成されたＡＮＤ回路をさらに備えることを特徴とするものである。
また、本発明の時間計測回路の１構成例（第１～第３の実施例）において、前記論理回路は、前記発振回路から出力された第１のクロックを入力とするバッファ回路と、前記発振回路から出力された第１のクロックを反転させて前記第２のクロックを生成するように構成された第１のインバータと、前記発振回路から出力された第１のクロックよりも位相の遅れたクロックを反転させて前記第３のクロックを生成するように構成された第２のインバータと、前記バッファ回路から出力された第１のクロックを前記停止信号でＯＲマスクするように構成された第１のＯＲ回路と、前記第１のインバータから出力された第２のクロックを前記停止信号でＯＲマスクするように構成された第２のＯＲ回路と、前記第２のインバータから出力された第３のクロックを前記停止信号でＯＲマスクするように構成された第３のＯＲ回路とから構成されることを特徴とするものである。
【発明の効果】
【0036】
本発明によれば、発振回路によって生成された第１のクロックと、第１のクロックを反転させた第２のクロックと、第１、第２のクロックと位相が異なる第３のクロックとをそれぞれ停止信号でマスクする論理回路と、停止信号でマスクされた第１のクロックを数える第１のカウンタと、停止信号でマスクされた第２のクロックを数える第２のカウンタと、停止信号でマスクされた第３のクロックを数える第３のカウンタと、第１、第２、第３のカウンタの計数結果のうち、受付不可能な時間幅のクロック入力が発生していないカウンタによって得られた計数結果を選択するセレクタとを設けることにより、配線レイアウトや温度によって信号間にタイミングのずれが発生したとしても、正確な時間計測を低消費電力で実現することができる。
【0037】
また、本発明では、モード切替信号がカウンタ３個使用モードを指定している場合に、第１、第２、第３のカウンタの計数結果のうち、受付不可能な時間幅のクロック入力が発生していないカウンタによって得られた計数結果をセレクタが選択し、モード切替信号がカウンタ２個使用モードを指定している場合に、第１、第２のカウンタの計数結果のうち、受付不可能な時間幅のクロック入力が発生していない方のカウンタによって得られた計数結果をセレクタが選択することにより、製品に必要な時間分解能に応じて時間計測回路の消費電流を削減することができる。
【0038】
また、本発明では、セレクタが、外部から入力される位相値変更信号に応じて、カウンタ３個使用モードにおける第１、第２、第３のカウンタの計数結果の選択の境界、またはカウンタ２個使用モードにおける第１、第２のカウンタの計数結果の選択の境界を変更することにより、回路レイアウト完了後に信号間のタイミングのずれが設計時に想定した関係と異なっていることが分かった場合でも、回路修正ではなく設定変更で正常な時間計測を行うことができる。
【図面の簡単な説明】
【0039】
【発明を実施するための形態】
【0040】
［第１の実施例］
以下、本発明の実施例について図面を参照して説明する。図１は本発明の第１の実施例に係る時間計測回路の構成を示す回路図である。本実施例の時間計測回路は、１ビットの２進数“１”（１’ｂ１）をＤ入力とし、外部からの発振開始信号ＲＯＳＣ＿ＳＴＡＲＴをクロック入力とし、外部からの発振停止信号ＲＯＳＣ＿ＳＴＯＰをリセット入力とし、発振許可信号ＴＤＣ＿ＥＮを出力するＤフリップフロップ回路１０と、発振許可信号ＴＤＣ＿ＥＮが有意の期間中に高速クロックＴＡＰ［１５］（第１のクロック）を生成するリングオシレータ１１ａ（発振回路）と、高速クロックＴＡＰ［１５］を入力として高速クロックＲＣＬＫ１（第１のクロック）を出力するバッファ回路１３と、高速クロックＴＡＰ［１５］を反転させた高速クロックＲＣＬＫ２（第２のクロック）を出力するインバータ１４と、バッファ回路１３の出力ＲＣＬＫ１と発振停止信号ＲＯＳＣ＿ＳＴＯＰの論理和の結果を高速クロックＲＯＳＣ＿ＣＬＫ１として出力するＯＲ回路１５と、インバータ１４の出力ＲＣＬＫ２と発振停止信号ＲＯＳＣ＿ＳＴＯＰの論理和の結果を高速クロックＲＯＳＣ＿ＣＬＫ２として出力するＯＲ回路１６と、高速クロックＴＡＰ［７］を反転させた高速クロックＲＣＬＫ３（第３のクロック）を出力するインバータ２３と、インバータ２３の出力ＲＣＬＫ３と発振停止信号ＲＯＳＣ＿ＳＴＯＰの論理和の結果を高速クロックＲＯＳＣ＿ＣＬＫ３として出力するＯＲ回路２４とを備えている。
以下、本発明の実施例について図面を参照して説明する。図１は本発明の第１の実施例に係る時間計測回路の構成を示す回路図である。本実施例の時間計測回路は、１ビットの２進数“１”（１’ｂ１）をＤ入力とし、外部からの発振開始信号ＲＯＳＣ＿ＳＴＡＲＴをクロック入力とし、外部からの発振停止信号ＲＯＳＣ＿ＳＴＯＰをリセット入力とし、発振許可信号ＴＤＣ＿ＥＮを出力するＤフリップフロップ回路１０と、発振許可信号ＴＤＣ＿ＥＮが有意の期間中に高速クロックＴＡＰ［１５］（第１のクロック）を生成するリングオシレータ１１ａ（発振回路）と、高速クロックＴＡＰ［１５］を入力として高速クロックＲＣＬＫ１（第１のクロック）を出力するバッファ回路１３と、高速クロックＴＡＰ［１５］を反転させた高速クロックＲＣＬＫ２（第２のクロック）を出力するインバータ１４と、バッファ回路１３の出力ＲＣＬＫ１と発振停止信号ＲＯＳＣ＿ＳＴＯＰの論理和の結果を高速クロックＲＯＳＣ＿ＣＬＫ１として出力するＯＲ回路１５と、インバータ１４の出力ＲＣＬＫ２と発振停止信号ＲＯＳＣ＿ＳＴＯＰの論理和の結果を高速クロックＲＯＳＣ＿ＣＬＫ２として出力するＯＲ回路１６と、高速クロックＴＡＰ［７］を反転させた高速クロックＲＣＬＫ３（第３のクロック）を出力するインバータ２３と、インバータ２３の出力ＲＣＬＫ３と発振停止信号ＲＯＳＣ＿ＳＴＯＰの論理和の結果を高速クロックＲＯＳＣ＿ＣＬＫ３として出力するＯＲ回路２４とを備えている。
【0041】
また、時間計測回路は、高速クロックＲＯＳＣ＿ＣＬＫ１をカウントする高速カウンタ１２ａ（第１のカウンタ）と、高速クロックＲＯＳＣ＿ＣＬＫ２をカウントする高速カウンタ１２ｂ（第２のカウンタ）と、高速クロックＲＯＳＣ＿ＣＬＫ３をカウントする高速カウンタ１２ｃ（第３のカウンタ）と、発振停止信号ＲＯＳＣ＿ＳＴＯＰと低速クロックＭＣＬＫを基に発振停止信号ＲＯＳＣ＿ＳＴＯＰの立ち上がりエッジを検出するエッジ検出回路１７と、高速カウンタ１２ａの８ビットの計数結果ＨＳ＿ＣＮＴ１［８：０］をラッチするＤフリップフロップ回路１８ａと、高速カウンタ１２ｂの８ビットの計数結果ＨＳ＿ＣＮＴ２［８：０］をラッチするＤフリップフロップ回路１８ｂと、高速カウンタ１２ｃの８ビットの計数結果ＨＳ＿ＣＮＴ３［８：０］をラッチするＤフリップフロップ回路１８ｃと、リングオシレータ１１ａの出力の位相値を示す５ビットのタイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］を出力するエンコーダ１９と、Ｄフリップフロップ回路１８ａ，１８ｂ，１８ｃの８ビットの出力ＬＡＴＣＨ１［８：０］，ＬＡＴＣＨ２［８：０］，ＬＡＴＣＨ３［８：０］のいずれかを選択するセレクタ２０ａと、セレクタ２０ａによって選択された計数結果に基づいて、発振開始信号ＲＯＳＣ＿ＳＴＡＲＴの立ち上がりから発振停止信号ＲＯＳＣ＿ＳＴＯＰの立ち上がりまでの時間間隔を算出する時間算出部２１ａとを備えている。
【0042】
バッファ回路１３とインバータ１４，２３とＯＲ回路１５，１６，２４とは、論理回路２５を構成している。
従来と同様に、リングオシレータ１１ａは、発振許可信号ＴＤＣ＿ＥＮと高速クロックＴＡＰ［１５］との否定論理積をとるＮＡＮＤ回路１１０と、ＮＡＮＤ回路１１０の出力に縦続接続された１５個のバッファ回路１１１－１～１１１－１５と、ＮＡＮＤ回路１１０と各バッファ回路１１１－１～１１１－１５の出力をそれぞれＤ入力とし、発振停止信号ＲＯＳＣ＿ＳＴＯＰをクロック入力とする１６個のＤフリップフロップ回路１１２－１～１１２－１６とから構成される。
従来と同様に、リングオシレータ１１ａは、発振許可信号ＴＤＣ＿ＥＮと高速クロックＴＡＰ［１５］との否定論理積をとるＮＡＮＤ回路１１０と、ＮＡＮＤ回路１１０の出力に縦続接続された１５個のバッファ回路１１１－１～１１１－１５と、ＮＡＮＤ回路１１０と各バッファ回路１１１－１～１１１－１５の出力をそれぞれＤ入力とし、発振停止信号ＲＯＳＣ＿ＳＴＯＰをクロック入力とする１６個のＤフリップフロップ回路１１２－１～１１２－１６とから構成される。
【0043】
Ｄフリップフロップ回路１０は、１ビットの２進数“１”（１’ｂ１）をＤ入力とし、発振開始信号ＲＯＳＣ＿ＳＴＡＲＴをクロック入力とし、発振停止信号ＲＯＳＣ＿ＳＴＯＰをリセット入力とし、発振開始信号ＲＯＳＣ＿ＳＴＡＲＴの立ち上がりで有意（Ｈｉｇｈ）となり、発振停止信号ＲＯＳＣ＿ＳＴＯＰの立ち上がりで無意（Ｌｏｗ）となる発振許可信号ＴＤＣ＿ＥＮを出力する。
【0044】
リングオシレータ１１ａは、Ｄフリップフロップ回路１０から出力された発振許可信号ＴＤＣ＿ＥＮが有意の期間中に、低速クロックＭＣＬＫよりも高速なクロックＴＡＰ［１５］を生成する。
【0045】
バッファ回路１３は、リングオシレータ１１ａから出力された高速クロックＴＡＰ［１５］を入力とし、高速クロックＲＣＬＫ１を出力する。インバータ１４は、リングオシレータ１１ａから出力された高速クロックＴＡＰ［１５］を論理反転した高速クロックＲＣＬＫ２を出力する。インバータ２３は、リングオシレータ１１ａのバッファ回路１１１－７から出力された高速クロックＴＡＰ［７］を論理反転した高速クロックＲＣＬＫ３を出力する。なお、バッファ回路１３は、高速クロックＲＣＬＫ１とＲＣＬＫ２，ＲＣＬＫ３の位相を揃えるために挿入されている。
こうして、本実施例では、高速クロックＴＡＰ［７］を論理反転することで、高速クロックＲＣＬＫ１から９０°位相が遅れた高速クロックＲＣＬＫ３を生成する。
こうして、本実施例では、高速クロックＴＡＰ［７］を論理反転することで、高速クロックＲＣＬＫ１から９０°位相が遅れた高速クロックＲＣＬＫ３を生成する。
【0046】
ＯＲ回路１５は、バッファ回路１３から出力された高速クロックＲＣＬＫ１と発振停止信号ＲＯＳＣ＿ＳＴＯＰの論理和の結果を高速クロックＲＯＳＣ＿ＣＬＫ１として出力する。ＯＲ回路１６は、インバータ１４から出力された高速クロックＲＣＬＫ２と発振停止信号ＲＯＳＣ＿ＳＴＯＰの論理和の結果を高速クロックＲＯＳＣ＿ＣＬＫ２として出力する。ＯＲ回路２４は、インバータ２３から出力された高速クロックＲＣＬＫ３と発振停止信号ＲＯＳＣ＿ＳＴＯＰの論理和の結果を高速クロックＲＯＳＣ＿ＣＬＫ３として出力する。
【0047】
エッジ検出回路１７は、発振停止信号ＲＯＳＣ＿ＳＴＯＰと低速クロックＭＣＬＫとに基づいて、高速カウンタ１２ａの８ビットの計数結果ＨＳ＿ＣＮＴ１［８：０］と高速カウンタ１２ｂの８ビットの計数結果ＨＳ＿ＣＮＴ２［８：０］と高速カウンタ１２ｃの８ビットの計数結果ＨＳ＿ＣＮＴ３［８：０］とをラッチするタイミングを示す取り込み許可信号ＨＳ＿ＣＮＴ＿ＬＡＴと、高速カウンタ１２ａ，１２ｂ，１２ｃをリセットするための高速カウンタリセット信号ＨＳ＿ＣＮＴ＿ＣＬＲと、Ｄフリップフロップ回路１８ａ，１８ｂ，１８ｃに有効なデータが格納されていることを示す取り込み許可信号ＨＳ＿ＣＮＴ＿ＥＮとを生成する。
【0048】
図２はエッジ検出回路１７の構成を示す回路図である。エッジ検出回路１７は、発振停止信号ＲＯＳＣ＿ＳＴＯＰをクロック入力とするＤフリップフロップ回路１７０と、Ｄフリップフロップ回路１７０の出力信号ＳＴＯＰ＿ＤＥＴを反転させた信号をＤフリップフロップ回路１７０のＤ入力とするインバータ１７１と、Ｄフリップフロップ回路１７０の出力信号ＳＴＯＰ＿ＤＥＴをＤ入力とし、低速クロックＭＣＬＫをクロック入力とするＤフリップフロップ回路１７２と、Ｄフリップフロップ回路１７２の出力信号をＤ入力とし、低速クロックＭＣＬＫをクロック入力とするＤフリップフロップ回路１７３と、Ｄフリップフロップ回路１７３の出力信号をＤ入力とし、低速クロックＭＣＬＫをクロック入力とするＤフリップフロップ回路１７４と、Ｄフリップフロップ回路１７３の出力信号とＤフリップフロップ回路１７４の出力信号の排他的論理和の結果を取り込み許可信号ＨＳ＿ＣＮＴ＿ＬＡＴとして出力するＸＯＲ回路１７５と、取り込み許可信号ＨＳ＿ＣＮＴ＿ＬＡＴをＤ入力とし、低速クロックＭＣＬＫをクロック入力として、取り込み許可信号ＨＳ＿ＣＮＴ＿ＥＮを出力するＤフリップフロップ回路１７６と、取り込み許可信号ＨＳ＿ＣＮＴ＿ＬＡＴをＤ入力とし、低速クロックＭＣＬＫを反転させた結果をクロック入力として、高速カウンタリセット信号ＨＳ＿ＣＮＴ＿ＣＬＲを出力するＤフリップフロップ回路１７８とから構成される。
【0049】
高速カウンタ１２ａは、高速カウンタリセット信号ＨＳ＿ＣＮＴ＿ＣＬＲが無意（Ｈｉｇｈ）の期間中に、高速クロックＲＯＳＣ＿ＣＬＫ１の立ち上がりをカウントして、８ビットの計数結果ＨＳ＿ＣＮＴ１［８：０］を出力する。高速カウンタ１２ｂは、高速カウンタリセット信号ＨＳ＿ＣＮＴ＿ＣＬＲが無意の期間中に、高速クロックＲＯＳＣ＿ＣＬＫ２の立ち上がりをカウントして、８ビットの計数結果ＨＳ＿ＣＮＴ２［８：０］を出力する。高速カウンタ１２ｃは、高速カウンタリセット信号ＨＳ＿ＣＮＴ＿ＣＬＲが無意の期間中に、高速クロックＲＯＳＣ＿ＣＬＫ３の立ち上がりをカウントして、８ビットの計数結果ＨＳ＿ＣＮＴ３［８：０］を出力する。これら高速カウンタ１２ａ，１２ｂ，１２ｃの計数結果ＨＳ＿ＣＮＴ１［８：０］，ＨＳ＿ＣＮＴ２［８：０］，ＨＳ＿ＣＮＴ３［８：０］は、高速カウンタリセット信号ＨＳ＿ＣＮＴ＿ＣＬＲの立ち下がりで０に初期化される。
【0050】
Ｄフリップフロップ回路１８ａは、取り込み許可信号ＨＳ＿ＣＮＴ＿ＬＡＴの立ち上がりで高速カウンタ１２ａの８ビットの計数結果ＨＳ＿ＣＮＴ１［８：０］をラッチして、次に取り込み許可信号ＨＳ＿ＣＮＴ＿ＬＡＴが立ち上がるまで保持する。Ｄフリップフロップ回路１８ｂは、取り込み許可信号ＨＳ＿ＣＮＴ＿ＬＡＴの立ち上がりで高速カウンタ１２ｂの８ビットの計数結果ＨＳ＿ＣＮＴ２［８：０］をラッチして、次に取り込み許可信号ＨＳ＿ＣＮＴ＿ＬＡＴが立ち上がるまで保持する。Ｄフリップフロップ回路１８ｃは、取り込み許可信号ＨＳ＿ＣＮＴ＿ＬＡＴの立ち上がりで高速カウンタ１２ｃの８ビットの計数結果ＨＳ＿ＣＮＴ３［８：０］をラッチして、次に取り込み許可信号ＨＳ＿ＣＮＴ＿ＬＡＴが立ち上がるまで保持する。
【0051】
エンコーダ１９は、Ｄフリップフロップ回路１１２－１～１１２－１６から出力される１６ビットの信号ＲＯＳＣ＿ＰＨＡＳＥ［１５：０］を基に、リングオシレータ１１ａの出力の位相値を示す５ビットのタイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］を出力する。タイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］は、１６ビットの信号ＲＯＳＣ＿ＰＨＡＳＥ［１５：０］を５ビットにエンコードした信号である。
【0052】
セレクタ２０ａは、エンコーダ１９から出力された５ビットのタイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］に基づいて、Ｄフリップフロップ回路１８ａ，１８ｂ，１８ｃによってラッチされた８ビットの計数結果ＬＡＴＣＨ１［８：０］，ＬＡＴＣＨ２［８：０］，ＬＡＴＣＨ３［８：０］のうちいずれかを選択する。
【0053】
時間算出部２１ａは、取り込み許可信号ＨＳ＿ＣＮＴ＿ＥＮが有意（Ｈｉｇｈ）になった時点でセレクタ２０ａから出力された計数結果を取り込む。時間算出部２１ａは、取り込んだ計数結果に基づいて、発振開始信号ＲＯＳＣ＿ＳＴＡＲＴの立ち上がりから発振停止信号ＲＯＳＣ＿ＳＴＯＰの立ち上がりまでの時間間隔を算出する。
【0054】
リングオシレータ型ＴＤＣは計測開始を示す発振開始信号ＲＯＳＣ＿ＳＴＡＲＴを受け付けるとリングオシレータ１１ａが発振し始めるので、計測停止を示す発振停止信号ＲＯＳＣ＿ＳＴＯＰを受け取るまでの期間、リングオシレータ１１ａの出力であるＴＡＰ［１５］の立ち上がりを高速カウンタを用いて数えればいいのであるが、前述のとおり発振停止信号ＲＯＳＣ＿ＳＴＯＰのタイミング次第ではリングオシレータ１１ａの出力にグリッチが発生し、高速カウンタが誤作動してしまう可能性がある。
【0055】
そこで、本実施例では、リングオシレータ１１ａの出力ＴＡＰ［１５］の正転信号（ＲＣＬＫ１）と論理反転した信号（ＲＣＬＫ２）とをそれぞれ別の高速カウンタ１２ａ，１２ｂでカウントすると共に、リングオシレータ１１ａの中途のバッファ回路１１１－１の出力ＴＡＰ［７］を論理判定した信号（ＲＣＬＫ３）を高速カウンタ１２ｃでカウントし、得られた計数結果からグリッチが確実に発生していない計数結果を選択する。
【0056】
より具体的には、リングオシレータ１１ａから出力された高速クロックＴＡＰ［１５］をバッファ回路１３に通した高速クロックＲＣＬＫ１と、高速クロックＴＡＰ［１５］をインバータ１４によって論理反転した高速クロックＲＣＬＫ２と、高速クロックＴＡＰ［７］をインバータ２３によって論理反転した高速クロックＲＣＬＫ３とを、それぞれＯＲ回路１５，１６，２４において発振停止信号ＲＯＳＣ＿ＳＴＯＰでＯＲマスクし、そのＯＲマスクした高速クロックＲＯＳＣ＿ＣＬＫ１，ＲＯＳＣ＿ＣＬＫ２，ＲＯＳＣ＿ＣＬＫ３をそれぞれ別の高速カウンタ１２ａ，１２ｂ，１２ｃでカウントする。
【0057】
発振開始信号ＲＯＳＣ＿ＳＴＡＲＴを受け付けるタイミング次第では、前述のグリッチが発生する可能性があるが、発振開始信号ＲＯＳＣ＿ＳＴＡＲＴの立ち上がりエッジと高速クロックＲＣＬＫ１，ＲＣＬＫ２，ＲＣＬＫ３の位相関係については、タイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］から判定できるため、グリッチが確実に発生していない高速カウンタによって得られた計数結果を真値として選択すればよい。
【0058】
高速クロックＲＣＬＫ１，ＲＣＬＫ２，ＲＣＬＫ３とタイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］との関係を図３に示す。図３では、高速カウンタ１２ａ，１２ｂ，１２ｃが受け付け不可能な最低Ｌｏｗ幅（Ｍｉｎ Ｅｒｒｏｒ）と、このＭｉｎ Ｅｒｒｏｒに基づいて決定されたＬＡＴＣＨ１［８：０］とＬＡＴＣＨ２［８：０］とＬＡＴＣＨ３［８：０］の選択の境界を示している。なお、図３のΔｔはリングオシレータ１１ａの遅延回路（ＮＡＮＤ回路１１０とバッファ回路１１１－１～１１１－１５）の１段（１ＴＡＰ）あたりの遅延時間を示している。
【0059】
本実施例では、セレクタ２０ａは、Ｄフリップフロップ回路１８ａ，１８ｂ，１８ｃによってラッチされた８ビットの計数結果ＬＡＴＣＨ１［８：０］，ＬＡＴＣＨ２［８：０］，ＬＡＴＣＨ３［８：０］のうち、グリッチ（計数エラー）が発生していない高速カウンタによって得られた計数結果を真値として選択する。このような選択は、５ビットのタイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］の値に基づいて行うことができる。
【0060】
図３の例では、セレクタ２０ａは、高速クロックＲＣＬＫ１の位相が０°（タイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］の値が０）以上、かつ１８０°よりも小さい所定の第１の位相値（本実施例では９０°、タイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］の値が８）未満の範囲では、計数結果ＬＡＴＣＨ１［８：０］を選択する。
【0061】
また、セレクタ２０ａは、高速クロックＲＣＬＫ１の位相が第１の位相値以上、かつ３６０°よりも小さい所定の第２の位相値（本実施例では１８０°、タイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］の値が１６）未満の範囲では、計数結果ＬＡＴＣＨ３［８：０］を選択する。
【0062】
また、セレクタ２０ａは、高速クロックＲＣＬＫ１の位相が第２の位相値以上、かつ第２の位相値よりも大きく３６０°よりも小さい所定の第３の位相値（本実施例では３１５°、タイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］の値が２８）未満の範囲では、計数結果ＬＡＴＣＨ２［８：０］を選択し、高速クロックＲＣＬＫ１の位相が第３の位相値以上３６０°未満の範囲では、計数結果ＬＡＴＣＨ１［８：０］を選択する。
【0063】
例えば高速クロックＲＣＬＫ２，ＲＣＬＫ３の立ち下がりからの経過時間が最低Ｌｏｗ幅（Ｍｉｎ Ｅｒｒｏｒ）に対して十分な余裕がなく、高速クロックＲＣＬＫ１の立ち下がりからの経過時間が最低Ｌｏｗ幅に対して十分な余裕がある期間では、セレクタ２０ａは、計数結果ＬＡＴＣＨ１［８：０］を選択する。また、高速クロックＲＣＬＫ２の立ち下がりからの経過時間が最低Ｌｏｗ幅（Ｍｉｎ Ｅｒｒｏｒ）に対して十分な余裕がなく、高速クロックＲＣＬＫ１，ＲＣＬＫ３の立ち下がりからの経過時間が最低Ｌｏｗ幅に対して十分な余裕がある期間では、セレクタ２０ａは、計数結果ＬＡＴＣＨ３［８：０］を選択する。さらに、高速クロックＲＣＬＫ１の立ち下がりからの経過時間が最低Ｌｏｗ幅に対して十分な余裕がなく、高速クロックＲＣＬＫ２，ＲＣＬＫ３の立ち下がりからの経過時間が最低Ｌｏｗ幅に対して十分な余裕がある期間では、セレクタ２０ａは、計数結果ＬＡＴＣＨ２［８：０］を選択する。
【0064】
なお、実際の設計時はＩＣ（Integrated Circuit）製造会社のデータシートや回路レイアウト情報を元にＬｏｗ幅違反となるＨＳ＿ＰＨＡＳＥの範囲とＬＡＴＣＨ１［８：０］，ＬＡＴＣＨ２［８：０］，ＬＡＴＣＨ３［８：０］の選択の境界とを決定することになる。図３の例では、高速カウンタ１２ａ，１２ｂ，１２ｃを構成するフリップフロップのクロックの最低Ｌｏｗ幅保持期間（Ｍｉｎ Ｅｒｒｏｒ）を２５０ｐｓ、ＴＤＣの分解能を５０ｐｓとした前提で境界を決定している。
【0065】
図４は本実施例においてスキューが発生した場合の高速クロックＲＣＬＫ１，ＲＣＬＫ２，ＲＣＬＫ３とタイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］との関係の例を示している。図４の例では、配線遅延により、図４の４０００，４００１で示すようにタイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］に対して高速クロックＲＣＬＫ１，ＲＣＬＫ２，ＲＣＬＫ３が３００ｐｓ遅れている。
【0066】
このような遅延が発生している場合に、発振停止信号ＲＯＳＣ＿ＳＴＯＰをタイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］が９または１０のときに受け取ったとしても、最低Ｌｏｗ幅（Ｍｉｎ Ｅｒｒｏｒ）保持期間を満たすことができるので、高速カウンタ１２ａ，１２ｂ，１２ｃの誤動作を回避することができる。
【0067】
リングオシレータ１１ａに対して非同期で発振停止信号ＲＯＳＣ＿ＳＴＯＰが入力されることにより発生するグリッチに対しては、高速クロックＲＣＬＫ１，ＲＣＬＫ２，ＲＣＬＫ３を発振停止信号ＲＯＳＣ＿ＳＴＯＰでＯＲマスクした高速クロックＲＯＳＣ＿ＣＬＫ１，ＲＯＳＣ＿ＣＬＫ２，ＲＯＳＣ＿ＣＬＫ３を高速カウンタ１２ａ，１２ｂ，１２ｃのクロックとして使用することで回避することができる。
【0068】
ただし、時間算出部２１ａは、高速クロックＲＯＳＣ＿ＣＬＫ１，ＲＯＳＣ＿ＣＬＫ２，ＲＯＳＣ＿ＣＬＫ３と発振停止信号ＲＯＳＣ＿ＳＴＯＰの位相関係によっては、計数結果ＬＡＴＣＨ１［８：０］，ＬＡＴＣＨ２［８：０］，ＬＡＴＣＨ３［８：０］のいずれかの値を１減算してから、発振開始信号ＲＯＳＣ＿ＳＴＡＲＴの立ち上がりから発振停止信号ＲＯＳＣ＿ＳＴＯＰの立ち上がりまでの時間間隔を算出する必要がある。
【0069】
例えば図５の例では、タイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］の値が０（高速クロックＲＣＬＫ１の位相が０°）のタイミングで発振停止信号ＲＯＳＣ＿ＳＴＯＰの立ち上がりを受け取った場合を示している。図５の１０１では、高速クロックＲＯＳＣ＿ＣＬＫ２にグリッチが発生している。セレクタ２０ａは、上記の動作により計数結果ＬＡＴＣＨ１［８：０］（ＨＳ＿ＣＮＴ１［８：０］）を選択する。時間算出部２１ａは、取り込み許可信号ＨＳ＿ＣＮＴ＿ＥＮが有意（Ｈｉｇｈ）になった時点でタイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］の値が０の場合は、取り込んだ計数結果ＬＡＴＣＨ１［８：０］を１減算する必要はない。
【0070】
図６の例は、タイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］の値が９（高速クロックＲＣＬＫ１の位相が１０１．２５°）のタイミングで発振停止信号ＲＯＳＣ＿ＳＴＯＰの立ち上がりを受け取った場合を示している。セレクタ２０ａは、上記の動作により計数結果ＬＡＴＣＨ３［８：０］（ＨＳ＿ＣＮＴ３［８：０］）を選択する。時間算出部２１ａは、取り込み許可信号ＨＳ＿ＣＮＴ＿ＥＮが有意（Ｈｉｇｈ）になった時点でタイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］の値が９の場合は、取り込んだ計数結果ＬＡＴＣＨ３［８：０］を１減算してから時間間隔を算出する。
【0071】
図７の例は、タイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］の値が１６（高速クロックＲＣＬＫ１の位相が１８０°）のタイミングで発振停止信号ＲＯＳＣ＿ＳＴＯＰの立ち上がりを受け取った場合を示している。図７の１０２では、高速クロックＲＯＳＣ＿ＣＬＫ１にグリッチが発生している。セレクタ２０ａは、上記の動作により計数結果ＬＡＴＣＨ２［８：０］（ＨＳ＿ＣＮＴ２［８：０］）を選択する。時間算出部２１ａは、取り込み許可信号ＨＳ＿ＣＮＴ＿ＥＮが有意（Ｈｉｇｈ）になった時点でタイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］の値が１６の場合は、取り込んだ計数結果ＬＡＴＣＨ２［８：０］を１減算してから時間間隔を算出する。
【0072】
図８の例は、タイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］の値が２５（高速クロックＲＣＬＫ１の位相が２８１．２５°）のタイミングで発振停止信号ＲＯＳＣ＿ＳＴＯＰの立ち上がりを受け取った場合を示している。図８の１０３では、高速クロックＲＯＳＣ＿ＣＬＫ３にグリッチが発生している。セレクタ２０ａは、上記の動作により計数結果ＬＡＴＣＨ２［８：０］（ＨＳ＿ＣＮＴ２［８：０］）を選択する。時間算出部２１ａは、取り込み許可信号ＨＳ＿ＣＮＴ＿ＥＮが有意（Ｈｉｇｈ）になった時点でタイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］の値が２５の場合は、取り込んだ計数結果ＬＡＴＣＨ２［８：０］を１減算してから時間間隔を算出する。
【0073】
以上の計数結果の補正の要否を図３に記述すると、図９のようになる。時間算出部２１ａは、高速クロックＲＣＬＫ１の位相が第１の位相値以上３６０°未満の範囲のときにセレクタ２０ａによって選択された計数結果を取り込んだ場合に、この計数結果を１減算してから時間間隔を算出すればよい。
【0074】
以上の構成により、本実施例では、各高速カウンタ１２ａ，１２ｂ，１２ｃの最低Ｌｏｗ幅保持期間の余裕を拡張した。その結果、配線レイアウトにより高速クロックＲＣＬＫ１，ＲＣＬＫ２，ＲＣＬＫ３とタイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］との位相関係が崩れたとしても、正確な時間計測を低消費電力で実現することができる。
【0075】
なお、本実施例では、リングオシレータ１１ａの遅延回路（ＮＡＮＤ回路１１０とバッファ回路１１１－１～１１１－１５）の段数を１６段（ＴＡＰ［０］～ＴＡＰ［１５］）としているが、この段数は１６以外でも本発明にとっては問題とならない。ただし、２のべき乗数の段数としておくと、高速カウンタ１２ａ，１２ｂのカウント値（ＬＡＴＣＨ１［８：０］，ＬＡＴＣＨ２［８：０］）とリングオシレータ１１ａの位相値（ＨＳ＿ＰＨＡＳＥ［４：０］）の結合を単純化できる。
【0076】
例えば、ＬＡＴＣＨ１［８：０］を選択した場合の時間計測値は、｛ＬＡＴＣＨ１［８：０］，ＨＳ＿ＰＨＡＳＥ［４：０］｝というようにＨＳ＿ＰＨＡＳＥを下位ビット側、ＬＡＴＣＨ１を上位ビット側に連接することで得られる。リングオシレータ１１ａの段数が２のべき乗数でない場合のカウント値と位相値の結合の単純化案については例えば、特許第２８６８２６６号で述べられている。
【0077】
［第２の実施例］
次に、本発明の第２の実施例について説明する。第１の実施例では、高速カウンタを３個用意し、これら３個の高速カウンタの中からカウント値を１つ選択する構成としたが、リングオシレータの発振周波数を３１０ＭＨｚに落として時間計測をする場合などにおいては１ＴＡＰあたりの遅延値が約１００ｐｓ（（１／３００ＭＨｚ）／３２Ｔａｐ＝１００．８ｐｓ）となり、図４に示した場合でも高速カウンタの最低Ｌｏｗ幅保持期間を満たすことができる。
次に、本発明の第２の実施例について説明する。第１の実施例では、高速カウンタを３個用意し、これら３個の高速カウンタの中からカウント値を１つ選択する構成としたが、リングオシレータの発振周波数を３１０ＭＨｚに落として時間計測をする場合などにおいては１ＴＡＰあたりの遅延値が約１００ｐｓ（（１／３００ＭＨｚ）／３２Ｔａｐ＝１００．８ｐｓ）となり、図４に示した場合でも高速カウンタの最低Ｌｏｗ幅保持期間を満たすことができる。
【0078】
そこで、高速カウンタを２個使用するモードと３個使用するモードの切り替えを可能とし、必要な時間計測分解能が１００ｐｓよりも小さい場合は高速カウンタ３個使用モード、必要な時間計測分解能が１００ｐｓよりも大きい場合は高速カウンタ２個使用モードとすることで、製品に必要な時間分解能に応じて時間計測回路の消費電流を削減することができる。
【0079】
図１０は本実施例に係る時間計測回路の構成を示す回路図であり、図１と同一の構成には同一の符号を付してある。本実施例の時間計測回路は、Ｄフリップフロップ回路１０と、リングオシレータ１１ａと、高速カウンタ１２ａ，１２ｂ，１２ｃと、バッファ回路１３と、インバータ１４，２３と、ＯＲ回路１５，１６，２４と、エッジ検出回路１７と、Ｄフリップフロップ回路１８ａ，１８ｂ，１８ｃと、エンコーダ１９と、セレクタ２０ｂと、時間算出部２１ｂと、ＯＲ回路２４と高速カウンタ１２ｃとの間に挿入され、モード切替信号ＦＩＮＥ＿ＭＯＤＥと高速クロックＲＯＳＣ＿ＣＬＫ３との論理積の結果をクロック入力として高速カウンタ１２ｃに与えるＡＮＤ回路２６とを備えている。
【0080】
高速カウンタ３個使用モードの場合、外部から入力される１ビットのモード切替信号ＦＩＮＥ＿ＭＯＤＥが“１”（１’ｂ１）となる。この場合、ＡＮＤ回路２６の出力は高速クロックＲＯＳＣ＿ＣＬＫ３と同じである。
モード切替信号ＦＩＮＥ＿ＭＯＤＥが“１”の場合、セレクタ２０ｂ、時間算出部２１ｂは、第１の実施例のセレクタ２０ａ、時間算出部２１ａと同じ処理を行う。
モード切替信号ＦＩＮＥ＿ＭＯＤＥが“１”の場合、セレクタ２０ｂ、時間算出部２１ｂは、第１の実施例のセレクタ２０ａ、時間算出部２１ａと同じ処理を行う。
【0081】
一方、高速カウンタ２個使用モードの場合、モード切替信号ＦＩＮＥ＿ＭＯＤＥが“０”（１’ｂ０）となる。この場合、ＡＮＤ回路２６の出力は常に“０”である。高速カウンタ１２ｃへの入力クロックを停止させることで、高速カウンタ１２ｃの消費電流を低減することができる。
【0082】
モード切替信号ＦＩＮＥ＿ＭＯＤＥが“０”の場合、セレクタ２０ｂは、図２２のセレクタ２０と同じ処理を行う。このときのセレクタ２０ｂの処理を図２４を用いて説明する。モード切替信号ＦＩＮＥ＿ＭＯＤＥが“０”の場合、セレクタ２０ｂは、Ｄフリップフロップ回路１８ａ，１８ｂによってラッチされた８ビットの計数結果ＬＡＴＣＨ１［８：０］，ＬＡＴＣＨ２［８：０］のうち、グリッチ（計数エラー）が発生していない方の高速カウンタによって得られた計数結果を真値として選択する。
【0083】
図２４の例では、セレクタ２０ｂは、高速クロックＲＣＬＫ１の位相が０°（タイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］の値が０）以上、かつ１８０°よりも小さい所定の第４の位相値（図２４の例では１０１．２５°、タイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］の値が９）未満の範囲では、計数結果ＬＡＴＣＨ１［８：０］を選択する。
【0084】
また、セレクタ２０ｂは、高速クロックＲＣＬＫ１の位相が第４の位相値以上、かつ３６０°よりも小さい所定の第５の位相値（図２４の例では２８１．２５°、タイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］の値が２５）未満の範囲では、計数結果ＬＡＴＣＨ２［８：０］を選択し、高速クロックＲＣＬＫ１の位相が第５の位相値以上３６０°未満の範囲では、計数結果ＬＡＴＣＨ１［８：０］を選択する。
【0085】
図１１は高速カウンタ２個使用モードにおいてスキューが発生した場合の高速クロックＲＣＬＫ１，ＲＣＬＫ２とタイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］との関係の例を示している。図１１の例では、配線遅延により、図１１の１１００で示すようにタイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］に対して高速クロックＲＣＬＫ１，ＲＣＬＫ２が約６００ｐｓ遅れている。
【0086】
１ＴＡＰあたりの遅延値を１００ｐｓとすると、発振停止信号ＲＯＳＣ＿ＳＴＯＰをタイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］が９または１０のときに受け取ったとしても、最低Ｌｏｗ幅（Ｍｉｎ Ｅｒｒｏｒ）保持期間２５０ｐｓを満たすことができるので、高速カウンタ１２ａ，１２ｂの誤動作を回避することができる。
【0087】
モード切替信号ＦＩＮＥ＿ＭＯＤＥが“０”の場合、時間算出部２１ｂは、図２２の時間算出部２１と同様に、取り込み許可信号ＨＳ＿ＣＮＴ＿ＥＮが有意（Ｈｉｇｈ）になった時点でセレクタ２０ｂから出力された計数結果を取り込む。時間算出部２１ｂは、取り込んだ計数結果に基づいて、発振開始信号ＲＯＳＣ＿ＳＴＡＲＴの立ち上がりから発振停止信号ＲＯＳＣ＿ＳＴＯＰの立ち上がりまでの時間間隔を算出する。
【0088】
高速カウンタ３個使用モードの場合と同様に、時間算出部２１ｂは、高速クロックＲＯＳＣ＿ＣＬＫ１，ＲＯＳＣ＿ＣＬＫ２と発振停止信号ＲＯＳＣ＿ＳＴＯＰの位相関係によっては、計数結果ＬＡＴＣＨ１［８：０］またはＬＡＴＣＨ２［８：０］の値を１減算してから、発振開始信号ＲＯＳＣ＿ＳＴＡＲＴの立ち上がりから発振停止信号ＲＯＳＣ＿ＳＴＯＰの立ち上がりまでの時間間隔を算出する必要がある。
【0089】
例えば図１２の例では、タイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］の値が０（高速クロックＲＣＬＫ１の位相が０°）のタイミングで発振停止信号ＲＯＳＣ＿ＳＴＯＰの立ち上がりを受け取った場合を示している。図１２の１０４では、高速クロックＲＯＳＣ＿ＣＬＫ２にグリッチが発生している。セレクタ２０ｂは、上記の動作により計数結果ＬＡＴＣＨ１［８：０］（ＨＳ＿ＣＮＴ１［８：０］）を選択する。時間算出部２１ｂは、取り込み許可信号ＨＳ＿ＣＮＴ＿ＥＮが有意（Ｈｉｇｈ）になった時点でタイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］の値が０の場合は、取り込んだ計数結果ＬＡＴＣＨ１［８：０］を１減算する必要はない。
【0090】
図１３の例は、タイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］の値が９（高速クロックＲＣＬＫ１の位相が１０１．２５°）のタイミングで発振停止信号ＲＯＳＣ＿ＳＴＯＰの立ち上がりを受け取った場合を示している。セレクタ２０ｂは、上記の動作により計数結果ＬＡＴＣＨ２［８：０］（ＨＳ＿ＣＮＴ２［８：０］）を選択する。時間算出部２１ｂは、取り込み許可信号ＨＳ＿ＣＮＴ＿ＥＮが有意（Ｈｉｇｈ）になった時点でタイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］の値が９の場合は、取り込んだ計数結果ＬＡＴＣＨ２［８：０］を１減算してから時間間隔を算出する。
【0091】
図１４の例は、タイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］の値が１６（高速クロックＲＣＬＫ１の位相が１８０°）のタイミングで発振停止信号ＲＯＳＣ＿ＳＴＯＰの立ち上がりを受け取った場合を示している。図１４の１０５では、高速クロックＲＯＳＣ＿ＣＬＫ１にグリッチが発生している。セレクタ２０ｂは、上記の動作により計数結果ＬＡＴＣＨ２［８：０］（ＨＳ＿ＣＮＴ２［８：０］）を選択する。時間算出部２１ｂは、取り込み許可信号ＨＳ＿ＣＮＴ＿ＥＮが有意（Ｈｉｇｈ）になった時点でタイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］の値が１６の場合は、取り込んだ計数結果ＬＡＴＣＨ２［８：０］を１減算してから時間間隔を算出する。
【0092】
図１５の例は、タイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］の値が２５（高速クロックＲＣＬＫ１の位相が２８１．２５°）のタイミングで発振停止信号ＲＯＳＣ＿ＳＴＯＰの立ち上がりを受け取った場合を示している。セレクタ２０ｂは、上記の動作により計数結果ＬＡＴＣＨ１［８：０］（ＨＳ＿ＣＮＴ１［８：０］）を選択する。時間算出部２１ｂは、取り込み許可信号ＨＳ＿ＣＮＴ＿ＥＮが有意（Ｈｉｇｈ）になった時点でタイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］の値が２５の場合は、取り込んだ計数結果ＬＡＴＣＨ１［８：０］を１減算してから時間間隔を算出する。
【0093】
以上の計数結果の補正の要否を図２４に記述すると、図１６のようになる。時間算出部２１ｂは、高速クロックＲＣＬＫ１の位相が第４の位相値以上３６０°未満の範囲のときにセレクタ２０ｂによって選択された計数結果を取り込んだ場合に、この計数結果を１減算してから時間間隔を算出すればよい。
【0094】
［第３の実施例］
次に、本発明の第３の実施例について説明する。図１７は本実施例に係る時間計測回路の構成を示す回路図であり、図１、図１０と同一の構成には同一の符号を付してある。本実施例の時間計測回路は、Ｄフリップフロップ回路１０と、リングオシレータ１１ａと、高速カウンタ１２ａ，１２ｂ，１２ｃと、バッファ回路１３と、インバータ１４，２３と、ＯＲ回路１５，１６，２４と、エッジ検出回路１７と、Ｄフリップフロップ回路１８ａ，１８ｂ，１８ｃと、エンコーダ１９と、セレクタ２０ｃと、時間算出部２１ｃと、ＡＮＤ回路２６とを備えている。
次に、本発明の第３の実施例について説明する。図１７は本実施例に係る時間計測回路の構成を示す回路図であり、図１、図１０と同一の構成には同一の符号を付してある。本実施例の時間計測回路は、Ｄフリップフロップ回路１０と、リングオシレータ１１ａと、高速カウンタ１２ａ，１２ｂ，１２ｃと、バッファ回路１３と、インバータ１４，２３と、ＯＲ回路１５，１６，２４と、エッジ検出回路１７と、Ｄフリップフロップ回路１８ａ，１８ｂ，１８ｃと、エンコーダ１９と、セレクタ２０ｃと、時間算出部２１ｃと、ＡＮＤ回路２６とを備えている。
【0095】
第２の実施例と同様に、高速カウンタ２個使用モードの場合、外部から入力されるモード切替信号ＦＩＮＥ＿ＭＯＤＥが“０”（１’ｂ０）となる。第２の実施例では、セレクタ２０ｂによるＬＡＴＣＨ１［８：０］とＬＡＴＣＨ２［８：０］の選択の境界は固定であった。
【0096】
これに対して、本実施例では、外部から入力される３ビットの位相値変更信号ＬＡＴ１＿ＳＴＲＴ［２：０］，ＬＡＴ２＿ＳＴＲＴ［２：０］によって、セレクタ２０ｃによるＬＡＴＣＨ１［８：０］とＬＡＴＣＨ２［８：０］の選択の境界を変更することができる。高速カウンタ２個使用モードにおいてグリッチが発生した計数結果の使用を位相値変更信号ＬＡＴ１＿ＳＴＲＴ［２：０］，ＬＡＴ２＿ＳＴＲＴ［２：０］によって避けた例を図１８（Ａ）、図１８（Ｂ）に示す。
【0097】
以下の説明では、位相値をタイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］の値で記述する。セレクタ２０ｃと時間算出部２１ｃとは、モード切替信号ＦＩＮＥ＿ＭＯＤＥが“０”で、位相値変更信号ＬＡＴ１＿ＳＴＲＴ［２：０］が“０００”（３’ｂ０００）の場合、第５の位相値（計数結果ＬＡＴＣＨ１［８：０］の選択開始位相値）を２４とする。同様に、セレクタ２０ｃと時間算出部２１ｃとは、位相値変更信号ＬＡＴ１＿ＳＴＲＴ［２：０］が“００１”，“０１０”，“０１１”，“１００”，“１０１”，“１１０”，“１１１”の場合、それぞれ第５の位相値を２５，２６，２７，２８，２９，３０，３１とする。この位相値変更信号ＬＡＴ１＿ＳＴＲＴ［２：０］と第５の位相値との関係を表１に示す。
【0098】
【表1】
【0099】
また、セレクタ２０ｃと時間算出部２１ｃとは、モード切替信号ＦＩＮＥ＿ＭＯＤＥが“０”で、位相値変更信号ＬＡＴ２＿ＳＴＲＴ［２：０］が“０００”（３’ｂ０００）の場合、第４の位相値（計数結果ＬＡＴＣＨ２［８：０］の選択開始位相値）を８とする。同様に、セレクタ２０ｃと時間算出部２１ｃとは、位相値変更信号ＬＡＴ２＿ＳＴＲＴ［２：０］が“００１”，“０１０”，“０１１”，“１００”，“１０１”，“１１０”，“１１１”の場合、それぞれ第４の位相値を９，１０，１１，１２，１３，１４，１５とする。この位相値変更信号ＬＡＴ２＿ＳＴＲＴ［２：０］と第４の位相値との関係を表２に示す。
【0100】
【表2】
【0101】
図１８（Ａ）の例では、位相値変更信号ＬＡＴ１＿ＳＴＲＴ［２：０］，ＬＡＴ２＿ＳＴＲＴ［２：０］が共に“００１”に設定されていることにより、第４の位相値が９、第５の位相値が２５である。この場合、発振停止信号ＲＯＳＣ＿ＳＴＯＰをタイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］が９または１０のときに受け取ったときに、セレクタ２０ｃが計数結果ＬＡＴＣＨ２［８：０］を選択するため、高速カウンタ１２ｂの最低Ｌｏｗ幅（Ｍｉｎ Ｅｒｒｏｒ）保持期間を満たせず、異常な計測結果となる虞れがある。
【0102】
一方、図１８（Ａ）の例では、位相値変更信号ＬＡＴ１＿ＳＴＲＴ［２：０］を“１００”、ＬＡＴ２＿ＳＴＲＴ［２：０］を“１０１”に設定したことにより、第４の位相値が１３、第５の位相値が２８に変更されている。このように、計数結果ＬＡＴＣＨ１［８：０］とＬＡＴＣＨ２［８：０］の選択の境界を変更することにより、グリッチが発生したクロックでカウントした計数結果を避けることができ、正確な時間計測を行うことができる。
【0103】
なお、時間算出部２１ｃの動作は第２の実施例の時間算出部２１ｂと同様であるが、高速カウンタ２個使用モードにおける第４の位相値の変更により、時間算出部２１ｃが計数結果から１を減算するＲＣＬＫ１の位相の範囲も変更されることは言うまでもない。
【0104】
次に、高速カウンタ３個使用モードにおいても、高速カウンタ２個使用モードと同様に、外部から入力される３ビットの位相値変更信号ＬＡＴ１＿ＳＴＲＴ［２：０］，ＬＡＴ２＿ＳＴＲＴ［２：０］，ＬＡＴ３＿ＳＴＲＴ［２：０］によって、セレクタ２０ｃによるＬＡＴＣＨ１［８：０］とＬＡＴＣＨ２［８：０］とＬＡＴＣＨ３［８：０］の選択の境界を変更することが可能である。
【0105】
セレクタ２０ｃと時間算出部２１ｃとは、モード切替信号ＦＩＮＥ＿ＭＯＤＥが“１”で、位相値変更信号ＬＡＴ１＿ＳＴＲＴ［２：０］が“０００”（３’ｂ０００）の場合、第３の位相値（計数結果ＬＡＴＣＨ１［８：０］の選択開始位相値）を２４とする。同様に、セレクタ２０ｃと時間算出部２１ｃとは、位相値変更信号ＬＡＴ１＿ＳＴＲＴ［２：０］が“００１”，“０１０”，“０１１”，“１００”，“１０１”，“１１０”，“１１１”の場合、それぞれ第３の位相値を２５，２６，２７，２８，２９，３０，３１とする。この位相値変更信号ＬＡＴ１＿ＳＴＲＴ［２：０］と第３の位相値との関係を表３に示す。
【0106】
【表3】
【0107】
また、セレクタ２０ｃと時間算出部２１ｃとは、モード切替信号ＦＩＮＥ＿ＭＯＤＥが“１”で、位相値変更信号ＬＡＴ２＿ＳＴＲＴ［２：０］が“０００”（３’ｂ０００）の場合、第２の位相値（計数結果ＬＡＴＣＨ２［８：０］の選択開始位相値）を１２とする。同様に、セレクタ２０ｃと時間算出部２１ｃとは、位相値変更信号ＬＡＴ２＿ＳＴＲＴ［２：０］が“００１”，“０１０”，“０１１”，“１００”，“１０１”，“１１０”，“１１１”の場合、それぞれ第２の位相値を１３，１４，１５，１６，１７，１８，１９とする。この位相値変更信号ＬＡＴ２＿ＳＴＲＴ［２：０］と第２の位相値との関係を表４に示す。
【0108】
【表4】
【0109】
また、セレクタ２０ｃと時間算出部２１ｃとは、モード切替信号ＦＩＮＥ＿ＭＯＤＥが“１”で、位相値変更信号ＬＡＴ３＿ＳＴＲＴ［２：０］が“０００”（３’ｂ０００）の場合、第１の位相値（計数結果ＬＡＴＣＨ３［８：０］の選択開始位相値）を４とする。同様に、セレクタ２０ｃと時間算出部２１ｃとは、位相値変更信号ＬＡＴ３＿ＳＴＲＴ［２：０］が“００１”，“０１０”，“０１１”，“１００”，“１０１”，“１１０”，“１１１”の場合、それぞれ第１の位相値を５，６，７，８，９，１０，１１とする。この位相値変更信号ＬＡＴ３＿ＳＴＲＴ［２：０］と第１の位相値との関係を表５に示す。
【0110】
【表5】
【0111】
こうして、高速カウンタ３個使用モードにおいても、計数結果ＬＡＴＣＨ１［８：０］とＬＡＴＣＨ２［８：０］とＬＡＴＣＨ３［８：０］の選択の境界を変更することができる。したがって、本実施例によれば、回路レイアウト完了後に高速クロックＲＣＬＫ１，ＲＣＬＫ２，ＲＣＬＫ３とタイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］との位相関係が設計時に想定した関係と異なっていることが分かった場合、回路修正ではなく設定変更で正常な時間計測を行うことができる。
【0112】
なお、時間算出部２１ｃの動作は第２の実施例の時間算出部２１ｂと同様であるが、高速カウンタ３個使用モードにおける第１の位相値の変更により、時間算出部２１ｃが計数結果から１を減算するＲＣＬＫ１の位相の範囲も変更されることは言うまでもない。
【0113】
第１～第３の実施例では、リングオシレータ１１ａのバッファ回路１１１－７から出力された高速クロックＴＡＰ［７］を論理反転したものを高速クロックＲＣＬＫ３としたが、高速クロックＲＣＬＫ１，ＲＣＬＫ２と位相が異なるのであれば、例えば高速クロックＴＡＰ［８］やＴＡＰ［９］などを論理反転したものを高速クロックＲＣＬＫ３としてもよい。高速クロックＲＣＬＫ３は、高速クロックＲＣＬＫ１よりも位相が遅れ、高速クロックＲＣＬＫ２よりも位相が進んでいるものであればよい。
【0114】
第１～第３の実施例で説明した時間計測回路の時間算出部２１ａ～２１ｃは、ＣＰＵ（Central Processing Unit）、記憶装置及びインタフェースを備えたコンピュータと、これらのハードウェア資源を制御するプログラムによって実現することができる。このコンピュータの構成例を図１９に示す。
【0115】
コンピュータは、ＣＰＵ３００と、記憶装置３０１と、インターフェース装置（以下、Ｉ／Ｆと略する）３０２とを備えている。Ｉ／Ｆ３０２には、セレクタ２０ａ～２０ｃとエッジ検出回路１７とＤフリップフロップ回路１８ａ～１８ｃとエンコーダ１９などが接続される。このようなコンピュータにおいて、本発明を実現させるためのプログラムは記憶装置３０１に格納される。ＣＰＵ３００は、記憶装置３０１に格納されたプログラムに従って第１～第３の実施例で説明した処理を実行する。
【産業上の利用可能性】
【0116】
本発明は、ｐｓｅｃオーダーの時間を計測する技術に適用することができる。
【符号の説明】
【0117】
１０，１８ａ～１８ｃ，１１２－１～１１２－１６…Ｄフリップフロップ回路，１１ａ…リングオシレータ、１２ａ～１２ｃ…高速カウンタ、１３，１１１－１～１１１－１５…バッファ回路、１４，２３…インバータ、１５，１６，２４，…ＯＲ回路、１７…エッジ検出回路、１９…エンコーダ、２０ａ～２０ｃ…セレクタ、２１ａ～２１ｃ…時間算出部、２５…論理回路、２６…ＡＮＤ回路、１１０…ＮＡＮＤ回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
