(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-11-29
(45)【発行日】2023-12-07
(54)【発明の名称】電子機器
(51)【国際特許分類】
G06G 7/60 20060101AFI20231130BHJP
G09G 5/00 20060101ALI20231130BHJP
G06G 7/16 20060101ALI20231130BHJP
G06G 7/14 20060101ALI20231130BHJP
G06G 7/184 20060101ALI20231130BHJP
G06V 30/144 20220101ALI20231130BHJP
G06N 3/065 20230101ALI20231130BHJP
【ＦＩ】
G06G7/60
G09G5/00 550C
G06G7/16 510
G06G7/14
G06G7/184
G06V30/144
G06N3/065
【請求項の数】
3
(21)【出願番号】P 2022183317
(22)【出願日】2022-11-16
(62)【分割の表示】P 2019503813の分割
【原出願日】2018-02-26
(65)【公開番号】P2023029840
(43)【公開日】2023-03-07
【審査請求日】2022-11-17
(31)【優先権主張番号】P 2017045618
(32)【優先日】2017-03-10
(33)【優先権主張国・地域又は機関】JP
(31)【優先権主張番号】P 2017045685
(32)【優先日】2017-03-10
(33)【優先権主張国・地域又は機関】JP
(31)【優先権主張番号】P 2017123951
(32)【優先日】2017-06-26
(33)【優先権主張国・地域又は機関】JP
(73)【特許権者】
【識別番号】000153878
【氏名又は名称】株式会社半導体エネルギー研究所
(72)【発明者】
【氏名】原田 伸太郎
(72)【発明者】
【氏名】黒川 義元
(72)【発明者】
【氏名】青木 健
(72)【発明者】
【氏名】岡本 佑樹
(72)【発明者】
【氏名】井上 広樹
(72)【発明者】
【氏名】楠 紘慈
(72)【発明者】
【氏名】塚本 洋介
(72)【発明者】
【氏名】柳川 勝喜
(72)【発明者】
【氏名】高橋 圭
(72)【発明者】
【氏名】山崎 舜平
【審査官】佐賀野 秀一
(56)【参考文献】
【文献】特開平０３－１６３６８４（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１７／００５２５６６（ＵＳ，Ａ１）
【文献】特開２０１６－２１９０１１（ＪＰ，Ａ）
【文献】特開２０１６－２２４９３５（ＪＰ，Ａ）
【文献】特開２０１５－０９７０８３（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０６Ｇ ７／６０
Ｇ０９Ｇ ５／００
Ｇ０６Ｇ ７／１６
Ｇ０６Ｇ ７／１４
Ｇ０６Ｇ ７／１８４
Ｇ０６Ｖ ３０／１４４
Ｇ０６Ｎ ３／０６５
(57)【特許請求の範囲】
【請求項1】
第１の回路と、表示部と、タッチセンサと、を含む電子機器であって、前記第１の回路は、ニューラルネットワークを有し、
前記表示部は、フレキシブルディスプレイを有し、
前記タッチセンサは、入力された手書き文字を画像情報として、前記第１の回路に出力する機能を有し、
前記第１の回路は、前記画像情報を解析し、文字情報に変換する機能と、前記文字情報を含む画像を前記表示部に表示させる機能とを有し、
前記画像情報の解析は、前記ニューラルネットワークを用いた推論により行われ、
前記第１の回路は、アナログ積和演算回路を有し、
前記アナログ積和演算回路は、メモリセルアレイと、電流源回路と、カレントシンク回路と、カレントミラー回路と、高電源電位と、低電源電位と、を有し、
前記メモリセルアレイは、アナログデータを保持することが可能なメモリセルＭＣと、メモリセルＭＣ＿Ｒを有し、
前記メモリセルＭＣおよび前記メモリセルＭＣ＿Ｒは、それぞれ、トランジスタＭ０１と、トランジスタＭ０２と、容量素子Ｃ０と、を有し、
前記トランジスタＭ０１のゲートは、前記トランジスタＭ０２のソースおよびドレインの一方と電気的に接続され、
前記トランジスタＭ０１のゲートは、前記容量素子Ｃ０の一方の電極と電気的に接続され、
前記トランジスタＭ０１のソースおよびドレインの一方は、前記低電源電位と電気的に接続され、
前記メモリセルＭＣの前記トランジスタＭ０２のソースおよびドレインの他方は、配線ＢＷと電気的に接続され、
前記メモリセルＭＣの前記トランジスタＭ０１のソースおよびドレインの他方は、配線ＢＬと電気的に接続され、
前記メモリセルＭＣ＿Ｒの前記トランジスタＭ０２のソースおよびドレインの他方は、配線ＢＷ＿Ｒと電気的に接続され、
前記メモリセルＭＣ＿Ｒの前記トランジスタＭ０１のソースおよびドレインの他方は、配線ＢＬ＿Ｒと電気的に接続され、
前記電流源回路は、電流源回路ＣＳＣと、電流源回路ＣＳＣ＿Ｒと、を有し、
電流源回路ＣＳＣおよび電流源回路ＣＳＣ＿Ｒは、それぞれ、トランジスタＭ１１と、トランジスタＭ１２と、容量素子Ｃ１と、を有し、
前記トランジスタＭ１２のソースおよびドレインの一方は、前記トランジスタＭ１１のゲートと電気的に接続され、
前記トランジスタＭ１２のソースおよびドレインの一方は、前記容量素子Ｃ１の一方の電極と電気的に接続され、
前記トランジスタＭ１１のソースおよびドレインの一方は、前記高電源電位と電気的に接続され、
前記トランジスタＭ１１のソースおよびドレインの他方は、前記容量素子Ｃ１の他方の電極と電気的に接続され、
前記電流源回路ＣＳＣの前記トランジスタＭ１１のソースおよびドレインの他方は、前記配線ＢＬと電気的に接続され、
前記電流源回路ＣＳＣの前記トランジスタＭ１２のソースおよびドレインの他方に、信号ＢＣＳＣが与えられ、前記信号ＢＣＳＣは、前記トランジスタＭ１２を介して、前記トランジスタＭ１１のゲートおよび前記容量素子Ｃ１の一方の電極に書き込まれ、
前記電流源回路ＣＳＣは、配線ＢＬに電流ＩＣＳＣを与える機能を有し、
前記電流源回路ＣＳＣ＿Ｒの前記トランジスタＭ１１のソースおよびドレインの他方は、前記配線ＢＬ＿Ｒと電気的に接続され、
前記電流源回路ＣＳＣ＿Ｒの前記トランジスタＭ１２のソースおよびドレインの他方に、信号ＢＣＳＣ＿Ｒが与えられ、前記信号ＢＣＳＣ＿Ｒは、前記トランジスタＭ１２を介して、前記トランジスタＭ１１のゲートおよび前記容量素子Ｃ１の一方の電極に書き込まれ、
前記電流源回路ＣＳＣ＿Ｒは、配線ＢＬ＿Ｒに電流ＩＣＳＣ＿Ｒを与える機能を有し、
前記カレントシンク回路は、トランジスタＭ２１と、トランジスタＭ２２と、トランジスタＭ２３と、容量素子Ｃ２と、を有し、
前記トランジスタＭ２３のソースおよびドレインの一方は、前記低電源電位と電気的に接続され、
前記トランジスタＭ２３のソースおよびドレインの他方は、前記トランジスタＭ２２のソースおよびドレインの一方と電気的に接続され、
前記トランジスタＭ２３のソースおよびドレインの他方は、前記トランジスタＭ２１のゲートと電気的に接続され、
前記トランジスタＭ２３のソースおよびドレインの他方は、前記容量素子Ｃ２の一方の電極と電気的に接続され、
前記トランジスタＭ２２のソースおよびドレインの他方は、前記トランジスタＭ２１のソースおよびドレインの一方と電気的に接続され、
前記トランジスタＭ２２のソースおよびドレインの他方は、前記配線ＢＬと電気的に接続され、
前記トランジスタＭ２１のソースおよびドレインの他方は、前記低電源電位と電気的に接続され、
前記容量素子Ｃ２の他方の電極は、前記低電源電位と電気的に接続され、
前記カレントシンク回路は、前記配線ＢＬに与えられた電流を、前記トランジスタＭ２１を介して、前記低電源電位に与える機能を有し、
カレントミラー回路は、２つのトランジスタを有し、
前記２つのトランジスタのゲートは、前記配線ＢＬ＿Ｒと電気的に接続され、
前記２つのトランジスタのソースおよびドレインの一方は、前記低電源電位と電気的に接続され、
前記２つのトランジスタのうち、一方のトランジスタのソースおよびドレインの他方は、前記配線ＢＬと電気的に接続され、
前記２つのトランジスタのうち、他方のトランジスタのソースおよびドレインの他方は、前記配線ＢＬ＿Ｒと電気的に接続され、
カレントミラー回路は、前記配線ＢＬ＿Ｒに流れる電流を、前記配線ＢＬにコピーする機能を有する、電子機器。
【請求項2】
第１の筐体、第２の筐体、第３の筐体、複数のヒンジ、第１の回路、表示部、タッチセンサを含み、前記第１の回路は、ニューラルネットワークを有し、
前記表示部は、フレキシブルディスプレイを有し、
前記フレキシブルディスプレイは、前記第１の筐体、前記第２の筐体、及び前記第３の筐体のそれぞれに保持される部分を有し、
前記タッチセンサは、入力された手書き文字を画像情報として、前記第１の回路に出力する機能を有し、
前記第１の回路は、前記画像情報を解析し、文字情報に変換する機能と、前記文字情報を含む画像を前記表示部に表示させる機能とを有し、
前記画像情報の解析は、前記ニューラルネットワークを用いた推論により行われ、
前記第１の筐体、前記第２の筐体、及び前記第３の筐体は、前記フレキシブルディスプレイが開いた状態と、３つに折り畳まれた状態との間で可逆的に変形するように、前記複数のヒンジによって連結され、
前記第１の回路は、前記画像情報を解析し、文字情報に変換する機能と、前記文字情報を含む画像を前記表示部に表示させる機能とを有し、
前記画像情報の解析は、前記ニューラルネットワークを用いた推論により行われ、
前記第１の回路は、アナログ積和演算回路を有し、
前記アナログ積和演算回路は、メモリセルアレイと、電流源回路と、カレントシンク回路と、カレントミラー回路と、高電源電位と、低電源電位と、を有し、
前記メモリセルアレイは、アナログデータを保持することが可能なメモリセルＭＣと、メモリセルＭＣ＿Ｒを有し、
前記メモリセルＭＣおよび前記メモリセルＭＣ＿Ｒは、それぞれ、トランジスタＭ０１と、トランジスタＭ０２と、容量素子Ｃ０と、を有し、
前記トランジスタＭ０１のゲートは、前記トランジスタＭ０２のソースおよびドレインの一方と電気的に接続され、
前記トランジスタＭ０１のゲートは、前記容量素子Ｃ０の一方の電極と電気的に接続され、
前記トランジスタＭ０１のソースおよびドレインの一方は、前記低電源電位と電気的に接続され、
前記メモリセルＭＣの前記トランジスタＭ０２のソースおよびドレインの他方は、配線ＢＷと電気的に接続され、
前記メモリセルＭＣの前記トランジスタＭ０１のソースおよびドレインの他方は、配線ＢＬと電気的に接続され、
前記メモリセルＭＣ＿Ｒの前記トランジスタＭ０２のソースおよびドレインの他方は、配線ＢＷ＿Ｒと電気的に接続され、
前記メモリセルＭＣ＿Ｒの前記トランジスタＭ０１のソースおよびドレインの他方は、配線ＢＬ＿Ｒと電気的に接続され、
前記電流源回路は、電流源回路ＣＳＣと、電流源回路ＣＳＣ＿Ｒと、を有し、
電流源回路ＣＳＣおよび電流源回路ＣＳＣ＿Ｒは、それぞれ、トランジスタＭ１１と、トランジスタＭ１２と、容量素子Ｃ１と、を有し、
前記トランジスタＭ１２のソースおよびドレインの一方は、前記トランジスタＭ１１のゲートと電気的に接続され、
前記トランジスタＭ１２のソースおよびドレインの一方は、前記容量素子Ｃ１の一方の電極と電気的に接続され、
前記トランジスタＭ１１のソースおよびドレインの一方は、前記高電源電位と電気的に接続され、
前記トランジスタＭ１１のソースおよびドレインの他方は、前記容量素子Ｃ１の他方の電極と電気的に接続され、
前記電流源回路ＣＳＣの前記トランジスタＭ１１のソースおよびドレインの他方は、前記配線ＢＬと電気的に接続され、
前記電流源回路ＣＳＣの前記トランジスタＭ１２のソースおよびドレインの他方に、信号ＢＣＳＣが与えられ、前記信号ＢＣＳＣは、前記トランジスタＭ１２を介して、前記トランジスタＭ１１のゲートおよび前記容量素子Ｃ１の一方の電極に書き込まれ、
前記電流源回路ＣＳＣは、配線ＢＬに電流ＩＣＳＣを与える機能を有し、
前記電流源回路ＣＳＣ＿Ｒの前記トランジスタＭ１１のソースおよびドレインの他方は、前記配線ＢＬ＿Ｒと電気的に接続され、
前記電流源回路ＣＳＣ＿Ｒの前記トランジスタＭ１２のソースおよびドレインの他方に、信号ＢＣＳＣ＿Ｒが与えられ、前記信号ＢＣＳＣ＿Ｒは、前記トランジスタＭ１２を介して、前記トランジスタＭ１１のゲートおよび前記容量素子Ｃ１の一方の電極に書き込まれ、
前記電流源回路ＣＳＣ＿Ｒは、配線ＢＬ＿Ｒに電流ＩＣＳＣ＿Ｒを与える機能を有し、
前記カレントシンク回路は、トランジスタＭ２１と、トランジスタＭ２２と、トランジスタＭ２３と、容量素子Ｃ２と、を有し、
前記トランジスタＭ２３のソースおよびドレインの一方は、前記低電源電位と電気的に接続され、
前記トランジスタＭ２３のソースおよびドレインの他方は、前記トランジスタＭ２２のソースおよびドレインの一方と電気的に接続され、
前記トランジスタＭ２３のソースおよびドレインの他方は、前記トランジスタＭ２１のゲートと電気的に接続され、
前記トランジスタＭ２３のソースおよびドレインの他方は、前記容量素子Ｃ２の一方の電極と電気的に接続され、
前記トランジスタＭ２２のソースおよびドレインの他方は、前記トランジスタＭ２１のソースおよびドレインの一方と電気的に接続され、
前記トランジスタＭ２２のソースおよびドレインの他方は、前記配線ＢＬと電気的に接続され、
前記トランジスタＭ２１のソースおよびドレインの他方は、前記低電源電位と電気的に接続され、
前記容量素子Ｃ２の他方の電極は、前記低電源電位と電気的に接続され、
前記カレントシンク回路は、前記配線ＢＬに与えられた電流を、前記トランジスタＭ２１を介して、前記低電源電位に与える機能を有し、
カレントミラー回路は、２つのトランジスタを有し、
前記２つのトランジスタのゲートは、前記配線ＢＬ＿Ｒと電気的に接続され、
前記２つのトランジスタのソースおよびドレインの一方は、前記低電源電位と電気的に接続され、
前記２つのトランジスタのうち、一方のトランジスタのソースおよびドレインの他方は、前記配線ＢＬと電気的に接続され、
前記２つのトランジスタのうち、他方のトランジスタのソースおよびドレインの他方は、前記配線ＢＬ＿Ｒと電気的に接続され、
カレントミラー回路は、前記配線ＢＬ＿Ｒに流れる電流を、前記配線ＢＬにコピーする機能を有する、電子機器。
【請求項3】
メモリセルアレイと、電流源回路と、カレントシンク回路と、カレントミラー回路と、高電源電位と、低電源電位と、を有し、前記メモリセルアレイは、アナログデータを保持することが可能なメモリセルＭＣと、メモリセルＭＣ＿Ｒを有し、
前記メモリセルＭＣおよび前記メモリセルＭＣ＿Ｒは、それぞれ、トランジスタＭ０１と、トランジスタＭ０２と、容量素子Ｃ０と、を有し、
前記トランジスタＭ０１のゲートは、前記トランジスタＭ０２のソースおよびドレインの一方と電気的に接続され、
前記トランジスタＭ０１のゲートは、前記容量素子Ｃ０の一方の電極と電気的に接続され、
前記トランジスタＭ０１のソースおよびドレインの一方は、前記低電源電位と電気的に接続され、
前記メモリセルＭＣの前記トランジスタＭ０２のソースおよびドレインの他方は、配線ＢＷと電気的に接続され、
前記メモリセルＭＣの前記トランジスタＭ０１のソースおよびドレインの他方は、配線ＢＬと電気的に接続され、
前記メモリセルＭＣ＿Ｒの前記トランジスタＭ０２のソースおよびドレインの他方は、配線ＢＷ＿Ｒと電気的に接続され、
前記メモリセルＭＣ＿Ｒの前記トランジスタＭ０１のソースおよびドレインの他方は、配線ＢＬ＿Ｒと電気的に接続され、
前記電流源回路は、電流源回路ＣＳＣと、電流源回路ＣＳＣ＿Ｒと、を有し、
電流源回路ＣＳＣおよび電流源回路ＣＳＣ＿Ｒは、それぞれ、トランジスタＭ１１と、トランジスタＭ１２と、容量素子Ｃ１と、を有し、
前記トランジスタＭ１２のソースおよびドレインの一方は、前記トランジスタＭ１１のゲートと電気的に接続され、
前記トランジスタＭ１２のソースおよびドレインの一方は、前記容量素子Ｃ１の一方の電極と電気的に接続され、
前記トランジスタＭ１１のソースおよびドレインの一方は、前記高電源電位と電気的に接続され、
前記トランジスタＭ１１のソースおよびドレインの他方は、前記容量素子Ｃ１の他方の電極と電気的に接続され、
前記電流源回路ＣＳＣの前記トランジスタＭ１１のソースおよびドレインの他方は、前記配線ＢＬと電気的に接続され、
前記電流源回路ＣＳＣの前記トランジスタＭ１２のソースおよびドレインの他方に、信号ＢＣＳＣが与えられ、前記信号ＢＣＳＣは、前記トランジスタＭ１２を介して、前記トランジスタＭ１１のゲートおよび前記容量素子Ｃ１の一方の電極に書き込まれ、
前記電流源回路ＣＳＣは、配線ＢＬに電流ＩＣＳＣを与える機能を有し、
前記電流源回路ＣＳＣ＿Ｒの前記トランジスタＭ１１のソースおよびドレインの他方は、前記配線ＢＬ＿Ｒと電気的に接続され、
前記電流源回路ＣＳＣ＿Ｒの前記トランジスタＭ１２のソースおよびドレインの他方に、信号ＢＣＳＣ＿Ｒが与えられ、前記信号ＢＣＳＣ＿Ｒは、前記トランジスタＭ１２を介して、前記トランジスタＭ１１のゲートおよび前記容量素子Ｃ１の一方の電極に書き込まれ、
前記電流源回路ＣＳＣ＿Ｒは、配線ＢＬ＿Ｒに電流ＩＣＳＣ＿Ｒを与える機能を有し、
前記カレントシンク回路は、トランジスタＭ２１と、トランジスタＭ２２と、トランジスタＭ２３と、容量素子Ｃ２と、を有し、
前記トランジスタＭ２３のソースおよびドレインの一方は、前記低電源電位と電気的に接続され、
前記トランジスタＭ２３のソースおよびドレインの他方は、前記トランジスタＭ２２のソースおよびドレインの一方と電気的に接続され、
前記トランジスタＭ２３のソースおよびドレインの他方は、前記トランジスタＭ２１のゲートと電気的に接続され、
前記トランジスタＭ２３のソースおよびドレインの他方は、前記容量素子Ｃ２の一方の電極と電気的に接続され、
前記トランジスタＭ２２のソースおよびドレインの他方は、前記トランジスタＭ２１のソースおよびドレインの一方と電気的に接続され、
前記トランジスタＭ２２のソースおよびドレインの他方は、前記配線ＢＬと電気的に接続され、
前記トランジスタＭ２１のソースおよびドレインの他方は、前記低電源電位と電気的に接続され、
前記容量素子Ｃ２の他方の電極は、前記低電源電位と電気的に接続され、
前記カレントシンク回路は、前記配線ＢＬに与えられた電流を、前記トランジスタＭ２１を介して、前記低電源電位に与える機能を有し、
カレントミラー回路は、２つのトランジスタを有し、
前記２つのトランジスタのゲートは、前記配線ＢＬ＿Ｒと電気的に接続され、
前記２つのトランジスタのソースおよびドレインの一方は、前記低電源電位と電気的に接続され、
前記２つのトランジスタのうち、一方のトランジスタのソースおよびドレインの他方は、前記配線ＢＬと電気的に接続され、
前記２つのトランジスタのうち、他方のトランジスタのソースおよびドレインの他方は、前記配線ＢＬ＿Ｒと電気的に接続され、
カレントミラー回路は、前記配線ＢＬ＿Ｒに流れる電流を、前記配線ＢＬにコピーする機能を有する、電子機器。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の一形態は、タッチパネルシステムおよびそれを用いた電子機器に関する。
【0002】
また、本発明の一形態は半導体装置に関する。
【0003】
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置、発光装置、記憶装置、電気光学装置、蓄電装置、半導体回路及び電子機器は、半導体装置を有する場合がある。
【0004】
なお、本発明の一形態は上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一形態は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
【背景技術】
【0005】
近年、人工ニューラルネットワーク（以下、ニューラルネットワークと呼ぶ）などの機械学習技術の開発が盛んに行われ、主に画像認識の分野で成功例が報告されている。
【0006】
特許文献１には、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）やＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）などのプロセッサを用いてニューラルネットワークによる機械学習を行い、手書き文字の認識を行う例が開示されている。
【0007】
また、近年、チャネル形成領域に酸化物半導体または金属酸化物を用いたトランジスタ（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒトランジスタ、以下、ＯＳトランジスタと呼ぶ）が注目されている。ＯＳトランジスタはオフ電流が極めて小さい。そのことを利用して、ＯＳトランジスタを用いたアプリケーションが提案されている。例えば、特許文献２では、ニューラルネットワークの学習に、ＯＳトランジスタを用いた例が開示されている。
【先行技術文献】
【特許文献】
【0008】
【文献】特開２００５－１８２７８５号公報
【文献】特開２０１６－２１９０１１号公報
【発明の概要】
【発明が解決しようとする課題】
【0009】
ニューラルネットワークによる機械学習は、膨大な計算量を必要とする。そのため、ＣＰＵやＧＰＵなどのデジタル回路を用いて、ニューラルネットワークを構築する場合、必要となるトランジスタ数が膨大になり、非効率的で消費電力が高い。
【0010】
本発明の一形態は、効率的に手書き文字を認識することが可能なタッチパネルシステムを提供することを課題の一とする。また、本発明の一形態は、効率的にニューラルネットワークを構築することが可能な半導体装置を提供することを課題の一とする。また、本発明の一形態は、効率的に積和演算を実行することが可能な半導体装置を提供することを課題の一とする。また、本発明の一形態は、高い精度で積和演算を実行することが可能な半導体装置を提供することを課題の一とする。また、本発明の一形態は、新規な半導体装置を提供することを課題の一とする。
【0011】
また、本発明の一態様は、効率的に手書き文字を認識することのできる電子機器を提供することを課題の一とする。または、手書き文字を認識可能で、可撓性を有する表示部を有する電子機器を提供することを課題の一とする。または、手書き文字を認識可能で、可搬性と優れた一覧性を両立可能な電子機器を提供することを課題の一とする。
【0012】
なお、複数の課題の記載は、互いの課題の存在を妨げるものではない。なお、本発明の一形態は、これらの課題の全て解決する必要はない。また、列記した以外の課題が、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、これらの課題も、本発明の一形態の課題となり得る。
【課題を解決するための手段】
【0013】
本発明の一態様は、第１の回路と、表示部と、タッチセンサと、を有する電子機器である。第１の回路は、ニューラルネットワークを有する。表示部は、フレキシブルディスプレイを有する。タッチセンサは、入力された手書き文字を画像情報として、第１の回路に出力する機能を有する。また、第１の回路は、画像情報を解析し、文字情報に変換する機能と、文字情報を含む画像を表示部に表示させる機能とを有し、解析は、ニューラルネットワークを用いた推論により行われる。
【0014】
また、上記において、電子機器は、第１の筐体、第２の筐体、第３の筐体、及び複数のヒンジを有することが好ましい。ここで、フレキシブルディスプレイは、第１の筐体、第２の筐体、及び第３の筐体のそれぞれに保持される部分を有することが好ましい。また、第１の筐体、第２の筐体、及び第３の筐体は、フレキシブルディスプレイが開いた状態と、３つに折り畳まれた状態との間で可逆的に変形するように、ヒンジによって連結されていることが好ましい。
【0015】
また、上記において、第１の回路は、アナログデータを保持することが可能なメモリを有することが好ましい。
【0016】
また、上記において、第１の回路は、チャネル形成領域に金属酸化物を有するトランジスタを含むことが好ましい。
【発明の効果】
【0017】
本発明の一形態により、効率的に手書き文字を認識することが可能なタッチパネルシステムを提供することができる。本発明の一形態により、効率的にニューラルネットワークを構築することが可能な半導体装置を提供することができる。また、本発明の一形態により、効率的に積和演算を実行することが可能な半導体装置を提供することができる。また、本発明の一形態により、高い精度で積和演算を実行することが可能な半導体装置を提供することができる。また、本発明の一形態により、新規な半導体装置を提供することができる。
【0018】
また、本発明の一態様によれば、効率的に手書き文字を認識することのできる電子機器を提供できる。または、手書き文字を認識可能で、可撓性を有する表示部を有する電子機器を提供できる。または、手書き文字を認識可能で、可搬性と優れた一覧性を両立可能な電子機器を提供できる。
【0019】
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一形態は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
【図面の簡単な説明】
【0020】
【図1】タッチパネルシステムを用いた情報端末の例。
【図2】タッチパネルシステムを用いた情報端末の例。
【図3】タッチパネルシステムの構成例を示すブロック図。
【図4】タッチパネルシステムのデータの流れを示すフローチャート。
【図5】ニューラルネットワークにおけるデータの流れを示す概念図。
【図6】情報端末のモジュール分解例。
【図7】情報端末とサーバーの外観図。
【図8】タッチパネルシステムを用いた受像装置の例。
【図9】タッチパネルシステムの構成例を示すブロック図。
【図10】ニューラルネットワークの概略図。
【図11】ニューラルネットワークの構成例。
【図12】積和演算回路の一例を示す回路図。
【図13】積和演算回路の動作例を示すタイミングチャート。
【図14】積和演算回路の他の一例の構成を示す図。
【図15】積和演算回路のメモリセルアレイの例を示す回路図。
【図16】積和演算回路の電流源回路の例を示す回路図。
【図17】積和演算回路の電流源回路の他の例を示す回路図。
【図18】積和演算回路の動作例を示すタイミングチャート。
【図19】画素の構成例を示す回路図。
【図20】表示パネルの構成例を示す断面図。
【図21】表示パネルの構成例を示す断面図。
【図22】実施例１で試作したＯＳ－ＡＰＳチップの光学顕微鏡写真。
【図23】実施例１で試作したＯＳ－ＡＰＳチップの乗算特性。
【図24】実施例１で試作したＯＳ－ＡＰＳチップの乗算特性。
【図25】実施例１で試作したＯＳ－ＡＰＳでニューラルネットワークを構成した場合のシミュレーション結果。
【図26】実施例２で試作した表示装置の写真。
【発明を実施するための形態】
【0021】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる形態で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
【0022】
また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。
【0023】
また、本明細書は、以下の実施の形態を適宜組み合わせることが可能である。また、１つの実施の形態の中に、複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。
【0024】
なお、本明細書においてニューラルネットワークとは、生物の神経回路網を模し、学習によってニューロンどうしの結合強度を決定し、問題解決能力を持たせるモデル全般を指す。ニューラルネットワークは入力層、中間層（隠れ層ともいう）、出力層を有する。
【0025】
また、本明細書において、ニューラルネットワークについて述べる際に、既にある情報からニューロンとニューロンの結合強度（重み係数とも言う）を決定することを「学習」と呼ぶ場合がある。
【0026】
また、本明細書において、学習によって得られた結合強度を用いてニューラルネットワークを構成し、そこから新たな結論を導くことを「推論」と呼ぶ場合がある。
【0027】
（実施の形態１）
本実施の形態は、本発明の一形態であるタッチパネルシステムとそれを用いた電子機器について説明を行う。なお、本実施の形態では電子機器の例として情報端末について説明を行う。
本実施の形態は、本発明の一形態であるタッチパネルシステムとそれを用いた電子機器について説明を行う。なお、本実施の形態では電子機器の例として情報端末について説明を行う。
【0028】
図１は、情報端末１の使用例を示す外観図である。情報端末１は表示部２を備えている。表示部２は入力部としての機能も備えている。
【0029】
情報端末１は表示部２に入力された文字を認識し、認識結果を表示することができる。図１は、使用者が指でアルファベットの「ａ」を入力し、情報端末１が入力された文字を認識し、表示部２の左上に認識結果を表示する例（例えばＮｅｕｒａのａ）を示している。なお、表示部２における文字の入力は、指だけでなく、スタイラス等を用いて行うこともできる。
【0030】
また、情報端末に設けられる表示部として、フレキシブルディスプレイを用いることもできる。図２（Ａ）、（Ｂ）、（Ｃ）には、フレキシブルディスプレイを用いた情報端末１ａを示している。
【0031】
情報端末１ａは、３つの筐体（筐体３ａ、筐体３ｂ、筐体３ｃ）と、表示部２ａを有する。表示部２ａは、フレキシブルディスプレイを有し、３つの筐体それぞれに保持された部分を有する。また、筐体３ａと筐体３ｂ、筐体３ｂと筐体３ｃは、それぞれヒンジ４により回転可能に連結されている。
【0032】
情報端末１ａは、図２（Ａ）に示すように表示部２ａを開いた状態から、図２（Ｃ）に示すように表示部２ａを３つに折り畳んだ状態に、可逆的に変形することができる。図２（Ｂ）には、これら２つの状態の間の状態を示している。
【0033】
情報端末１ａは、表示部２ａが開いた状態では、継ぎ目のない広い表示領域に手書きの文字（図ではＦｌｅｘｉｂｌｅ Ｄｉｓｐｌａのａ）を入力したり、表示を行うことができ、一覧性に優れる。また表示部２ａが３つに折り畳まれた状態では、情報端末を小型化することができ、可搬性に優れる。
【0034】
図２（Ｂ）では、湾曲した表示部１ａに手書きの文字（Ｆｌｅｘｉｂｌｅ Ｄｉｓｐｌａのａ）を入力している場合を示している。このとき、湾曲部を超えて文字を入力した場合、文字が歪んでしまう場合がある。しかしながら、後述するタッチパネルシステムを用いることで、このように歪んだ文字入力を行った場合であっても、効率的に認識することができる。
【0035】
また、手書きの文字を入力する際、指やスタイラスをスライドする速度には、ユーザの個人差が生じる。また、この個人差は、手書きの文字を入力する場合に限らず、タッチ操作を行う際も同様である。しかしながら、後述するタッチパネルシステムを用いることで、スライドの速度に個人差が生じた場合であっても、効率的に認識することができる。
【0036】
図３は、情報端末１及び情報端末１ａに用いられるタッチパネルシステム１０の構成例を示すブロック図である。タッチパネルシステム１０は、表示パネル２０と、タッチセンサ１５と、ホスト２５を有する。
【0037】
表示パネル２０は、画素部１１と、ゲートドライバ１２と、ソースドライバ１３と、ゲート線２１と、ソース線２２と、Ｉ／Ｆ（インターフェース）１８と、ＮＮ（ニューラルネットワーク）回路１９と、を有する。画素部１１は、ゲート線２１およびソース線２２に接続された複数の画素１４を有する。
【0038】
タッチセンサ１５は、センシング回路１６と、Ｉ／Ｆ１７と、を有する。
【0039】
ホスト２５はＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を有し、Ｉ／Ｆ１８を介して、ソースドライバ１３に画像データを供給する機能を有する。なお、ホスト２５は、ＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を有していてもよい。
【0040】
ＮＮ回路１９は、ニューラルネットワークを用いた学習または推論を行うことができる。より具体的には、深層ニューラルネットワーク、畳み込みニューラルネットワーク、再帰型ニューラルネットワーク、自己符号化器、深層ボルツマンマシン、または深層信念ネットワークを用いた学習または推論を行うことができる。
【0041】
次に、図４に示すフローチャートを用いて、タッチパネルシステム１０の処理の流れを説明する。
【0042】
まず、使用者がタッチセンサ１５に手書き文字を入力する（Ｉｎｐｕｔ ｂｙ ｈａｎｄｗｒｉｔｉｎｇ， ステップＳ１）。
【0043】
センシング回路１６は、タッチセンサ１５へ入力された手書き文字（画像情報）を検知し、ＮＮ回路１９に送信する。また、センシング回路１６は、タッチが行われたことを、Ｉ／Ｆ１７を介して、ホスト２５に知らせる（Ｔｏｕｃｈ ｓｅｎｓｉｎｇ， ステップＳ２）。
【0044】
ＮＮ回路１９は、上記画像情報（Ｉｍａｇｅ ｉｎｆｏｒｍａｔｉｏｎ）のパターンを解析し、上記画像情報を文字情報に変換する（Ｃｈａｒａｃｔｅｒ ｒｅｃｏｇｎｉｔｉｏｎ， ステップＳ３）。上記解析はニューラルネットワークを用いた推論によって行われる。
【0045】
ＮＮ回路１９は、上記文字情報（Ｃｈａｒａｃｔｅｒ ｉｎｆｏｒｍａｔｉｏｎ）をソースドライバ１３に出力する。ソースドライバ１３は、ホスト２５から受信した画像データとＮＮ回路１９から受信した文字情報を合成し、画素部１１に表示する（Ｄｉｓｐｌａｙ ｏｆ ｉｎｐｕｔ ｃｈａｒａｃｔｅｒｓ， ステップＳ４）。
【0046】
図５は、ＮＮ回路１９におけるデータフローを表す概念図である。図５はニューラルネットワークを構築している。図５に示すニューラルネットワークは、入力層３１と、中間層３２と、出力層３３を有する。入力層３１はニューロン４１＿１乃至４１＿３を有し、中間層３２はニューロン４２＿１乃至４２＿３有し、出力層３３はニューロン４３＿１乃至４３＿３を有する。なお、図５は便宜的に中間層の数を１とし、それぞれの層におけるニューロンの数を３としているが、これに限定されず、ＮＮ回路１９は、扱う課題に応じて、必要な数の中間層とニューロンを設けることができる。
【0047】
それぞれの層における演算処理は、前層が有するニューロンの出力と重み係数との積和演算により実行される。例えば、入力層の第ｉニューロンの出力をｘｉとし、出力ｘｉと中間層の第ｊニューロンとの結合強度（重み係数）をｗｊｉとすると、中間層の第ｊニューロンの出力はｙｊ＝ｆ（Σｗｊｉ・ｘｉ）である。なお、ｉ、ｊは１以上の整数とする。ここで、ｆ（ｘ）は活性化関数でシグモイド関数、閾値関数などを用いることができる。以下、同様に、各層のニューロンの出力は、前段層のニューロンの出力と重み係数の積和演算結果に活性化関数を演算した値となる。また、層と層との結合は、全てのニューロン同士が結合する全結合としてもよいし、一部のニューロン同士が結合する部分結合としてもよい。
【0048】
図５は、入力層３１に数字の「２」を表す画像情報が入力され、出力層３３から、「２」を表す分類結果が出力される例を示している。
【0049】
ＮＮ回路１９は、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｎｓｔｏｒ）などの技術を用いて、画素部１１と同じ基板上に形成することが好ましい。そうすることで、ＮＮ回路１９の製造コストを低減させることができる。なお、表示パネル２０に用いることができる基板の詳細は、後述する実施の形態５で説明を行う。
【0050】
また、ＮＮ回路１９をＩＣチップで形成し、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）、ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）またはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）などの実装技術を用いて、表示パネル２０に設けてもよい。なお、上記ＩＣチップにソースドライバ１３を含めてもよい。
【0051】
ＮＮ回路１９を表示パネル２０の外部にあるホスト２５に含めてもよいが、その場合、表示パネル２０とホスト２５との間に遅延が生じ、タッチセンサ１５が入力を受け付けてから、ホスト２５を経由して画素部１１に入力結果を表示させるまでにタイムラグが生じてしまう。
【0052】
ＮＮ回路１９を表示パネル２０に形成することで、配線抵抗による遅延が改善され、入力から表示までの即応性が改善される。また、配線数も削減されるため、タッチパネルシステム１０の消費電力も低減される。
【0053】
図６に情報端末１のモジュール分解例を示す。情報端末１は、上部カバー８１と下部カバー９２との間に、タッチセンサ１５、表示パネル２０、バックライトユニット８７、フレーム８９、プリント基板９０、バッテリー９１を有する。
【0054】
上部カバー８１及び下部カバー９２は、タッチセンサ１５及び表示パネル２０のサイズに合わせて、形状や寸法を適宜変更することができる。
【0055】
バックライトユニット８７は、光源８８を有する。光源８８をバックライトユニット８７の端部に設け、光拡散板を用いる構成としてもよい。なお、ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）や有機ＥＬ（エレクトロルミネッセンス）など、表示パネル２０が自発光性の表示素子を用いる場合、バックライトユニット８７は省略してもよい。
【0056】
フレーム８９は、表示パネル２０の保護機能の他、プリント基板９０の動作により発生する電磁波を遮断するための電磁シールドとしての機能を有する。またフレーム８９は、放熱板としての機能を有していてもよい。
【0057】
また、情報端末１は、偏光板、位相差板、プリズムシートなどの部材を追加して設けてもよい。
【0058】
プリント基板９０は、電源回路、ビデオ信号及びクロック信号を出力するための信号処理回路を有する。図３に示すホスト２５はプリント基板９０に設けられている。また、電源回路に電力を供給する電源としては、外部の商用電源であっても良いし、バッテリー９１による電源であってもよい。バッテリー９１は、商用電源を用いる場合には、省略可能である。
【0059】
タッチセンサ１５は、表示パネル２０に重畳して用いることができる。タッチセンサ１５としては例えば、抵抗膜方式、静電容量方式または光学式のタッチパネルを用いることができる。
【0060】
また、表示パネル２０にタッチセンサの機能を持たせることで、図６に示すタッチセンサ１５を表示パネル２０に含めることができる。例えば、表示パネル２０の対向基板（封止基板）に、タッチパネル機能を持たせることで、タッチセンサ１５を表示パネル２０に含めることができる。例えば、表示パネル２０の各画素内にタッチセンサ用電極を設けることで、タッチセンサ１５を表示パネル２０に含めることができる。例えば、表示パネル２０の各画素内に光センサを設けることで、タッチセンサ１５を表示パネル２０に含めることができる。
【0061】
また、情報端末１は、表示パネル２０の周囲に、発光部、導光部および受光部からなる光学式タッチセンサを備えてもよい。その場合、導光部を通る光が指で遮られることで、情報端末１はタッチを検出する。
【0062】
図６において、タッチセンサ１５はＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）８２およびＦＰＣ８３が接続され、表示パネル２０はＦＰＣ８２およびＦＰＣ８４が接続されている。また、ＦＰＣ８３およびＦＰＣ８４はプリント基板９０に接続される。ＦＰＣ８２はタッチセンサ１５と表示パネル２０との電気的接続を可能にし、ＦＰＣ８３はタッチセンサ１５とプリント基板９０との電気的接続を可能にし、ＦＰＣ８４は表示パネル２０とプリント基板９０との電気的接続を可能にする。なお、タッチセンサ１５が表示パネル２０に含まれる場合、ＦＰＣ８２は不要である。
【0063】
図５に示すようなニューラルネットワークは、膨大な数の積和演算によって実行される。これらの演算処理をデジタル回路で行う場合、必要となるトランジスタ数が膨大になり、非効率的で消費電力が高い。そのため、上述の積和演算はアナログ積和演算回路（以下、ＡＰＳ（Ａｎａｌｏｇ Ｐｒｏｄｕｃｔ－Ｓｕｍ ｃｉｒｃｕｉｔ）と呼ぶ）で行うことが好ましい。また、ＡＰＳはアナログメモリを有することが好ましい。学習で得られた重み係数を上記アナログメモリに格納することで、ＡＰＳは、アナログデータのまま積和演算を実行することができる。その結果、ＡＰＳは少ないトランジスタで効率的にニューラルネットワークを構築することができる。
【0064】
なお、本明細書においてアナログメモリはアナログデータを格納することが可能な記憶装置のことを指す。また、本明細書においてアナログデータとは、３ビット（８値）以上の分解能を有するデータのことを指す。多値データのことをアナログデータと呼ぶ場合もある。
【0065】
上記アナログメモリとして、多値のフラッシュメモリ、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）またはＯＳトランジスタを用いたメモリ（以下、ＯＳメモリ）を用いることができる。
【0066】
上記アナログメモリとして、特に、ＯＳメモリを用いることが好ましい。ＯＳメモリは、フラッシュメモリ、ＲｅＲＡＭまたはＭＲＡＭなどの他の不揮発性メモリと比べて、データを書き込む際の消費電力が小さい。また、フラッシュメモリやＲｅＲＡＭのように、データを書き込む際に素子が劣化することもなく、データの書き込み可能回数に制限が無い。
【0067】
本明細書において、ＯＳメモリを有するアナログ積和演算回路をＯＳ－ＡＰＳと呼ぶ。なお、ＯＳ－ＡＰＳの詳細は後述の実施の形態３および実施の形態４で説明を行う。
【0068】
ニューラルネットワークによる学習は、情報端末１で行ってもよいし、専用サーバーのような大型計算機で行ってもよいし、クラウドのようにネットワークでつながった計算機群で並列に行ってもよい。特に、ニューラルネットワークによる学習は、計算規模が大きいため、大型計算機で行うことが好ましい。図７は、サーバー５で学習を行う例を示している。情報端末１からサーバー５にリクエストを送ると、サーバー５は、学習によって決定された重み係数を、情報端末１に送信することができる。情報端末１は、サーバー５から受け取った重み係数を使って、推論を実行し、例えばＮｅｕｒａのａを表示することができる。
【0069】
サーバー５は、ＮＮ回路１９と同じニューラルネットワークを構成することができるソフトウェアを実装することが好ましい。また、演算処理能力の優れたプロセッサを有することが好ましい。そうすることで、情報端末１は、より効率的にサーバー５の学習結果を受け取ることができる。
【0070】
以上、本実施の形態に示すタッチパネルシステムを用いることで、効率的に手書き文字を認識することが可能なタッチパネルシステムを提供することができる。また、効率的に手書き文字を認識することが可能な情報端末を提供することができる。
【0071】
（実施の形態２）
本実施の形態は、本発明の一形態であるタッチパネルシステムとそれを用いた電子機器について説明を行う。なお、本実施の形態では電子機器の例として受像装置について説明を行う。
本実施の形態は、本発明の一形態であるタッチパネルシステムとそれを用いた電子機器について説明を行う。なお、本実施の形態では電子機器の例として受像装置について説明を行う。
【0072】
図８は、受像装置６０の仕様例を示す外観図である。受像装置６０は、テレビであり、アンテナ６４が受信した放送信号から画像データを生成し、画像を表示する機能を有する。また、受像装置６０はインターネット回線６５を経由して、放送局のサーバー６６と通信することができる。
【0073】
アンテナ６４として、例えば、ＵＨＦ（Ｕｌｔｒａ Ｈｉｇｈ Ｆｒｅｑｕｅｎｃｙ）アンテナ、ＢＳ・１１０°ＣＳアンテナ、ＣＳアンテナなどが挙げられる。
【0074】
また、インターネット回線の代わりに電話回線等を用いて、サーバー６６と通信してもよい。
【0075】
受像装置６０が表示部６１を備え、表示部６１の全部または一部が入力部として機能する。使用者は、表示部６１にタッチすることで、受像装置６０に情報を入力することができる。
【0076】
図８は、受像装置６０が放送中のクイズ番組を表示しているようすを表している。表示部６１の左側には問題が表示され、表示部６１の右側には制限時間と入力領域６２が表示される。使用者は、制限時間内に入力領域６２に手書きで回答を入力することが要求される。図８では、花の画像からｆｌｏｗｅｒの前に入る単語を答えている。受像装置６０は、使用者が入力した手書き文字（ここではｓｕｎ）を認識し、領域６３に認識結果（ここではｓｕｎ）を表示する。制限時間が終了すると、回答はインターネット回線６５を通じて放送局のサーバー６６へ送信される。
【0077】
図９は受像装置６０に用いられるタッチパネルシステム７０の構成例を示すブロック図である。タッチパネルシステム７０は表示パネル２０と、タッチセンサ１５と、受信回路７６と、ネットワークＩ／Ｆ７１と、アンテナ６４を有する。
【0078】
受信回路７６は、エンコーダ７２と、画像処理回路７３と、デコーダ７４と、アナログフロントエンド７５を有する。
【0079】
アナログフロントエンド７５は、アンテナ６４から入力された放送信号を受信する機能を有する。
【0080】
デコーダ７４は、上記放送信号を放送規格の仕様に従って伸長し、画像データを生成する機能を有する。上記規格として、例えば、Ｈ．２６４、Ｈ．２６５などが挙げられる。
【0081】
画像処理回路７３は、上記伸長された画像データに画像処理を施す機能を有する。例えば、ノイズ除去、画面を分割した際のつなぎ目の補正、画像の色彩、精細さの補正、ダイナミックレンジの補正、画像の先鋭化、フィルタ処理などの画像処理を施す。また、これら画像処理はニューラルネットワークを用いて行われることが好ましい。受像装置６０は、ニューラルネットワークを用いた画像処理によって、使用者がより自然な印象を受ける画像を表示することができる。
【0082】
エンコーダ７２は上記画像処理を施された画像データから特徴抽出を行い、画像データを圧縮する機能を有する。
【0083】
表示パネル２０はデコーダ７７を有する。デコーダ７７はエンコーダ７２に対応したデコーダであり、エンコーダ７２によって圧縮された画像データを復元する機能を有する。
【0084】
エンコーダ７２とデコーダ７７はオートエンコーダを構成することが好ましい。エンコーダ７２はニューラルネットワークを用いて画像データから特徴抽出を行い、画像データを圧縮する機能を有する。デコーダ７７はニューラルネットワークを用いて圧縮されたデータから画像データを復元する機能を有する。
【0085】
デコーダ７７によって復元された画像データはソースドライバ１３に入力される。
【0086】
表示パネル２０と受信回路７６との間は、ＦＰＣなどのケーブルを用いて電気的に接続されている場合が多い。例えば、８Ｋ（７６８０×４３２０）放送など、受像装置６０が大量のデータを扱う場合、高速伝送が可能なＦＰＣが求められているが、ＦＰＣの伝送速度には限界がある。また、表示パネルのサイズが大型化するにつれて、受信回路７６と表示パネル２０を繋ぐケーブルの物理距離が長くなり、画像データの伝送損失が大きくなる。
【0087】
受像装置６０はエンコーダ７２およびデコーダ７７を有することで、圧縮された状態で（データサイズが小さい状態で）画像データを受信回路７６から表示パネル２０へ伝送することができる。そのため、８Ｋなど、解像度が大きい画像データでも、受像装置６０は効率的に画像データを表示パネル２０へ伝送することができる。また、データサイズが小さいと、伝送に要する電力も小さくて済むため、受像装置６０は消費電力を低減することができる。
【0088】
ネットワークＩ／Ｆ７１は、受像装置６０とインターネット回線とを繋ぐＩ／Ｆとしての機能を有する。
【0089】
実施の形態１で示したタッチパネルシステム１０と同様に、図９のＮＮ回路１９はニューラルネットワークを用いた学習または推論を行うことができる。使用者が手描きで入力した画像情報のパターンを解析し、上記画像情報を文字情報に変換する。上記解析はニューラルネットワークを用いた推論によって行われる。
【0090】
上記文字情報（図８におけるクイズの回答）は、ソースドライバ１３を介して画素部１１で表示され、また、ネットワークＩ／Ｆを介して放送局のサーバーへ送信される。
【0091】
実施の形態１で示したタッチパネルシステム１０と同様に、図９のＮＮ回路１９はアナログ積和演算回路（ＡＰＳ）を有することが好ましい。特にＯＳメモリを有するアナログ積和演算回路（ＯＳ－ＡＰＳ）を有することが好ましい。ＯＳ－ＡＰＳは少ないトランジスタで効率的に積和演算処理を実行することができる。また、少ない消費電力で積和演算処理を実行することができる。
【0092】
また、デコーダ７７、エンコーダ７２および画像処理回路７３も、ＯＳ－ＡＰＳを用いてニューラルネットワークを構築することができる。
【0093】
また、デコーダ７４は、画像データを伸長する際に、離散コサイン変換などの積和演算処理を行うが、その積和演算処理にＯＳ－ＡＰＳを用いてもよい。
【0094】
タッチパネルシステム７０のその他の構成要素の詳細は、実施の形態１に示すタッチパネルシステム１０の記載を参照すればよい。
【0095】
以上、本実施の形態に示すタッチパネルシステムを用いることで、効率的に手書き文字を認識することが可能なタッチパネルシステムを提供することができる。また、効率的に手書き文字を認識することが可能な受像装置を提供することができる。
【0096】
（実施の形態３）
本実施の形態では、ニューラルネットワークの演算に用いることが可能な、アナログ積和演算回路について説明する。
本実施の形態では、ニューラルネットワークの演算に用いることが可能な、アナログ積和演算回路について説明する。
【0097】
前述の通り、ニューラルネットワークの演算には、ニューロンの出力と、シナプスに格納された重み係数の積和演算が含まれる。図１０は、ニューラルネットワークの概略図である。
【0098】
図１０に示すニューラルネットワークＮＮは、複数のニューロンによって構成されるニューロン群Ｎ１、Ｎ２と、ニューロン間の重み係数が格納されたシナプスＳＮＰを有する。ニューロン群Ｎ１は入力層又は中間層に対応し、ニューロン群Ｎ２は中間層又は出力層に対応する。ニューロン群Ｎ１から出力された信号は、シナプスＳＮＰを介してニューロン群Ｎ２に入力される。
【0099】
図１１に、ニューラルネットワークＮＮの具体的な構成例を示す。ニューロン群Ｎ１が有する複数のニューロンＮ１の出力はそれぞれ、シナプスＳＮＰを介して、ニューロン群Ｎ２が有する複数のニューロンＮ２に入力される。図１１において、ニューロン間の白丸はシナプスＳＮＰを表す。ニューロン群Ｎ１とニューロン群Ｎ２の間のシナプスＳＮＰは、ニューロンＮ１の出力と、重み係数との乗算を行い、ニューロンＮ２に出力する機能を有する。
【0100】
図１０に示すように、ニューロン群Ｎ１から出力された信号には、シナプスＳＮＰによって重み係数が乗じられる。すなわち、シナプスＳＮＰは乗算（ＭＵＬ）を行う機能を有する。なお、重み係数はあらかじめシナプスＳＮＰに格納されている。そして、複数のシナプスＳＮＰから出力された信号は、ニューロン群Ｎ２に入力される。
【0101】
ニューロン群Ｎ２に含まれるニューロンはそれぞれ、複数のシナプスＳＮＰから入力された信号の総和を算出する機能を有する。すなわち、ニューロンは加算（ＡＤＤ）を行う機能を有する。このように、シナプスとニューロンによって積和演算（ＭＡＤ）が行われる。そして、積和演算によって得られた信号は、活性化関数に基づいて変換された後、他のニューロンに出力される。
【0102】
上記のように、シナプスＳＮＰは、ニューロンの出力と重み係数との乗算を行う演算回路（ａｒｉｔｈｍｅｔｉｃ ｃｉｒｃｕｉｔ）としての機能と、重み係数を格納するメモリ（ｍｅｍｏｒｙ）としての機能を有する。そのため、ニューラルネットワークＮＮをハードウェアによって構成する場合は、演算回路とメモリを用いることによってシナプスを構成することができる。しかしながら、演算回路とメモリを個別に形成すると、回路規模が増大する。また、乗算を行うごとにメモリへのアクセスが必要となり、消費電力が増大する。
【0103】
ここで、本発明の一態様においては、シナプスを、チャネル形成領域にシリコン（例えば、単結晶シリコンなど）を用いたトランジスタ（以下、Ｓｉトランジスタと呼ぶ）と、ＯＳトランジスタと、を組み合わせた回路によって構成する。具体的には、図１０に示すように、Ｓｉトランジスタを有する層（図中、「Ｓｉ」の符号を付す）の上方に、ＯＳとランジスタを有する層（図中、「ＯＳ」の符号を付す）を設ける。そして、Ｓｉトランジスタ及びＯＳトランジスタを用いて、乗算を行う機能と、重み係数を格納する機能と、が一体化した回路を構成することができる。これにより、回路規模の縮小、又は消費電力の低減を図ることができる。
【0104】
以下、演算回路としての機能と、メモリとしての機能を有する、アナログ積和演算回路（ＯＳ－ＡＰＳ）の具体例について説明を行う。
【0105】
【0106】
メモリセルアレイ５１は、ｉ行ｊ列（ｉ、ｊは１以上の整数）のマトリクス状に配置されたメモリセルＭＣ［１、１］乃至ＭＣ［ｉ、ｊ］と、１列に配置されたメモリセルＭＣ＿Ｒ［１］乃至ＭＣ＿Ｒ［ｉ］を有する。メモリセルＭＣおよびメモリセルＭＣ＿Ｒはアナログデータを保持する機能を有する。また、メモリセルＭＣ＿Ｒ［１］乃至ＭＣ＿Ｒ［ｉ］は参照用メモリセルとしての機能を有する。
【0107】
なお、本明細書において、配列を表す符号の括弧が省略されて記載されている場合、その符号は配列要素のうち、不特定の１つを表す。例えば、メモリセルＭＣは、メモリセルＭＣ［１、１］乃至ＭＣ［ｉ、ｊ］のうち、不特定の１つのメモリセルを表す。
【0108】
なお、後述の通り、メモリセルＭＣは、乗算を行う機能と、重み係数を格納する機能と、を有する。すなわち、メモリセルＭＣはシナプスとしての機能を有する。
【0109】
メモリセルＭＣおよびメモリセルＭＣ＿Ｒは、トランジスタＭ０１と、トランジスタＭ０２と、容量素子Ｃ０を有する。また、メモリセルＭＣにおいて、トランジスタＭ０１のゲートをノードＮＭと呼ぶ。また、メモリセルＭＣ＿Ｒにおいて、トランジスタＭ０１のゲートをノードＮＭ＿Ｒと呼ぶ。
【0110】
メモリセルＭＣ［ｉ、ｊ］において、トランジスタＭ０２のオン・オフは信号ＷＷ［ｉ］によって制御される。信号ＢＷ［ｊ］は、トランジスタＭ０２を介して、ノードＮＭ［ｉ、ｊ］に書き込まれ、信号ＶＸ［ｉ］は、容量素子Ｃ０を介して、ノードＮＭ［ｉ、ｊ］に書き込まれる。トランジスタＭ０１はノードＮＭ［ｉ、ｊ］の電位に応じて、電流ＩＭ［ｉ、ｊ］を流す。
【0111】
メモリセルＭＣ＿Ｒ［ｉ］において、トランジスタＭ０２のオン・オフは信号ＷＷ［ｉ］によって制御される。信号ＢＷ＿Ｒは、トランジスタＭ０２を介して、ノードＮＭ＿Ｒ［ｉ］に書き込まれ、信号ＶＸ［ｉ］は、容量素子Ｃ０を介して、ノードＮＭ＿Ｒ［ｉ］に書き込まれる。トランジスタＭ０１はノードＮＭ＿Ｒ［ｉ］の電位に応じて、電流ＩＭ＿Ｒ［ｉ］を流す。
【0112】
メモリセルＭＣにおいて、トランジスタＭ０２はＯＳトランジスタを用いることが好ましい。ＯＳトランジスタのオフ電流は極めて低いため、トランジスタＭ０２をオフにすることで、メモリセルＭＣはノードＮＭの電位（アナログデータ）を保持することができる。
【0113】
同様に、メモリセルＭＣ＿Ｒにおいて、トランジスタＭ０２はＯＳトランジスタを用いることが好ましい。トランジスタＭ０２をオフにすることで、メモリセルＭＣ＿ＲはノードＮＭ＿Ｒの電位（アナログデータ）を保持することができる。
【0114】
なお、トランジスタＭ０１として用いることができるトランジスタは、特に限定されない。例えば、トランジスタＭ０１としてＳｉトランジスタを用いることができる。この場合、トランジスタＭ０１の上方にトランジスタＭ０２を積層することができ、図１０に示すようなシナプスを構成することができる。
【0115】
回路５４は回路ＣＳＣ［１］乃至ＣＳＣ［ｊ］および回路ＣＳＣ＿Ｒを有する。回路ＣＳＣおよびＣＳＣ＿Ｒは、トランジスタＭ１１、トランジスタＭ１２および容量素子Ｃ１を有する。
【0116】
回路ＣＳＣにおいて、トランジスタＭ１２のオン・オフは信号ＣＳＣＳによって制御される。信号ＢＣＳＣはトランジスタＭ１２を介して、トランジスタＭ１１のゲートおよび容量素子Ｃ１の一方の端子に書き込まれる。回路ＣＳＣ［ｊ］はメモリセルＭＣ［１、ｊ］乃至ＭＣ［ｉ、ｊ］の電流源として機能し、電流ＩＣＳＣ［ｊ］を流す。
【0117】
回路ＣＳＣ＿Ｒにおいて、トランジスタＭ１２のオン・オフは信号ＣＳＣＳによって制御される。信号ＢＣＳＣ＿ＲはトランジスタＭ１２を介して、トランジスタＭ１１のゲートおよび容量素子Ｃ１の一方の端子に書き込まれる。回路ＣＳＣ＿ＲはメモリセルＭＣ＿Ｒ［１］乃至ＭＣ＿Ｒ［ｉ］の電流源として機能し、電流ＩＣＳＣ＿Ｒを流す。
【0118】
回路ＣＳＣにおいて、トランジスタＭ１２はＯＳトランジスタを用いることが好ましい。ＯＳトランジスタのオフ電流は極めて低いため、トランジスタＭ１２をオフにすることで、回路ＣＳＣはトランジスタＭ１１のゲートの電位（アナログデータ）を保持することができる。
【0119】
同様に、回路ＣＳＣ＿Ｒにおいて、トランジスタＭ１２はＯＳトランジスタを用いることが好ましい。トランジスタＭ１２をオフにすることで、回路ＣＳＣ＿ＲはトランジスタＭ１１のゲートの電位（アナログデータ）を保持することができる。
【0120】
回路５２は回路ＣＳＫ［１］乃至ＣＳＫ［ｊ］を有する。回路ＣＳＫはカレントシンク回路としての機能を有する。回路ＣＳＫはトランジスタＭ２１、トランジスタＭ２２、トランジスタＭ２３および容量素子Ｃ２を有する。トランジスタＭ２２のオン・オフは信号ＣＳＫＳによって制御され、トランジスタＭ２３のオン・オフは信号ＣＳＫＲによって制御される。
【0121】
回路ＣＳＫにおいて、トランジスタＭ２２およびトランジスタＭ２３はＯＳトランジスタを用いることが好ましい。ＯＳトランジスタのオフ電流は極めて低いため、トランジスタＭ２２およびトランジスタＭ２３をオフにすることで、回路ＣＳＫはトランジスタＭ２１のゲートの電位（アナログデータ）を保持することができる。
【0122】
配線ＢＬ＿Ｒは、メモリセルＭＣ＿Ｒ［１］乃至ＭＣ＿Ｒ［ｉ］および回路ＣＳＣ＿Ｒに、電気的に接続される。配線ＢＬ［ｊ］は、メモリセルＭＣ［１、ｊ］乃至ＭＣ［ｉ、ｊ］、回路ＣＳＣ［ｊ］および回路ＣＳＫ［ｊ］に電気的に接続される。
【0123】
回路５３は、カレントミラー回路としての機能を有し、配線ＢＬ＿Ｒに流れる電流を、配線ＢＬ［１］乃至ＢＬ［ｊ］にコピーする機能を有する。
【0124】
メモリセルＭＣは、重み係数（Ｗ）に対応した電位を保持する機能を有する。信号線ＶＸ［ｉ］に被乗数（Ｘ）に対応した電位を与えることで、トランジスタＭ０１は、ＷとＸの積に対応した電流ＩＭを流す。ＡＰＳ５０は、電流ＩＭの和（電流ＩＷＸ）を検出することで、アナログ積和演算を実行する。
【0125】
なお、メモリセルＭＣは、図１２に示すように少ない素子数で構成することができる。そのため、乗算回路及びメモリを比較的単純な構成で実現することができ、ニューラルネットワークＮＮの回路規模の縮小を図ることができる。
【0126】
【0127】
期間Ｐ１において、回路ＣＳＣに電荷が書き込まれる。期間Ｐ２において、メモリセルＭＣに重み係数に相当するデータが書き込まれる。期間Ｐ３において、回路ＣＳＫにオフセット電流を流し得る電荷が書き込まれる。期間Ｐ４以降、信号ＶＸ［ｉ］の電位に応じて、アナログ積和演算の結果が電流ＩＷＸ［ｊ］として出力される。
【0128】
ＡＰＳ５０に用いられるトランジスタは全てｎチャネル型トランジスタである。そのため、ＡＰＳ５０は、ｎチャネル型とｐチャネル型の作り分けが不要になり、製造コストを大幅に下げることができる。また、ＡＰＳ５０は、ＯＳトランジスタだけで構成することができる。例えば、図３および図９における、画素部１１をＯＳトランジスタで構成した場合、ＮＮ回路１９と画素部１１と同じ製造工程で作製することができる。すなわち、同一基板上に画素部１１とＮＮ回路１９を同時に作製することができる。その結果、表示パネルの製造コストを大幅に低減することができる。また、ＯＳトランジスタは、大型のガラス基板に作製することができるため、大規模な積和演算回路を作製することができる。
【0129】
以上、本実施の形態に示すアナログ積和演算回路を用いることで、効率的に積和演算を実行することが可能な半導体装置を提供することができる。また、効率的にニューラルネットワークを構築することが可能な半導体装置を提供することができる。
【0130】
（実施の形態４）
本実施の形態は、上記実施の形態に示すＯＳメモリを用いたアナログ積和演算回路（ＯＳ－ＡＰＳ）の具体例について、図１４乃至図１８を用いて説明する。本実施の形態は実施の形態３に示すアナログ積和演算回路とは異なる例について説明を行う。なお、本実施の形態において、ゲートは特に断りの無い場合はフロントゲートを指すものとする。
本実施の形態は、上記実施の形態に示すＯＳメモリを用いたアナログ積和演算回路（ＯＳ－ＡＰＳ）の具体例について、図１４乃至図１８を用いて説明する。本実施の形態は実施の形態３に示すアナログ積和演算回路とは異なる例について説明を行う。なお、本実施の形態において、ゲートは特に断りの無い場合はフロントゲートを指すものとする。
【0131】
＜積和演算回路の構成＞
図１４は、ＡＰＳ（アナログ積和演算回路）１００の構成の例を示す図である。ＡＰＳ１００は、電流源回路１３０、メモリセルアレイ１２０およびオフセット回路１１０を有する。
図１４は、ＡＰＳ（アナログ積和演算回路）１００の構成の例を示す図である。ＡＰＳ１００は、電流源回路１３０、メモリセルアレイ１２０およびオフセット回路１１０を有する。
【0132】
電流源回路１３０は行方向にｎ個の列出力回路ＯＵＴと、参照列出力回路ＣＲＥＦを有する。メモリセルアレイ１２０は列方向にｍ個および行方向にｎ個のマトリクス状に配置されたｍ×ｎ個のメモリセルＭＥＭと、列方向にｍ個の参照メモリセルＲＥＦを有する。オフセット回路１１０は行方向にｎ個の列入力回路ＯＭを有する。ここで、ｎは１よりも大きい整数であり、ｍは１よりも大きい整数である。またｉは１以上ｍ－１以下の整数であり、ｊは１以上ｎ－１以下の整数である。たとえばｉ行目ｊ列目に配置されているメモリセルは、ＭＥＭ［ｉ，ｊ］と記載することとする。
【0133】
列出力回路ＯＵＴの一部は定電流回路１３１ａとして機能することができ、参照列出力回路の一部は定電流回路１３１ｂとして機能することができる。また各列出力回路ＯＵＴの他の一部と参照列出力回路ＣＲＥＦの他の一部はカレントミラーとして機能することができる。
【0134】
列出力回路ＯＵＴの定電流回路１３１ａと電気的に接続される信号線Ｂ［ｊ］および信号線Ｂ［ｊ＋１］は、それぞれ［ｊ］列のメモリセルＭＥＭおよび［ｊ＋１］列のメモリセルＭＥＭと電気的に接続される。また、参照列出力回路ＣＲＥＦの定電流回路１３１ｂと電気的に接続される信号線ＢＲＥＦは、参照メモリセルＲＥＦと電気的に接続される。
【0135】
オフセット回路１１０が有する列入力回路ＯＭ［ｊ］および列入力回路ＯＭ［ｊ＋１］はそれぞれ、トランジスタ１１１、トランジスタ１１２、トランジスタ１１３、容量素子１１４、抵抗素子１１５、および保持ノードＯ［ｊ］または保持ノードＯ［ｊ＋１］を有する。
【0136】
またオフセット回路１１０は、信号線ＯＲＰ、信号線ＯＲ、信号線ＯＢ、信号線ＯＲＥＦ、出力端子となる信号線ＶＯを有する。また列入力回路ＯＭ［ｊ］および列入力回路ＯＭ［ｊ＋１］は、それぞれ信号線Ｂ［ｊ］および信号線Ｂ［ｊ＋１］を介して、列［ｊ］のメモリセルＭＥＭおよび列［ｊ＋１］のメモリセルＭＥＭと電気的に接続される。
【0137】
列入力回路ＯＭ［ｊ］では、トランジスタ１１１の第１端子はＯＰＲ［ｊ］と電気的に接続され、トランジスタ１１１のゲートは信号線ＯＲと電気的に接続され、トランジスタ１１１の第２端子はトランジスタ１１２のゲートおよび容量素子１１４の第１端子と電気的に接続される。またトランジスタ１１２の第１端子にはＶＤＤ（高電源電位、電源の第１電位等といってもよい）が与えられ、トランジスタ１１２の第２端子は、トランジスタ１１３の第１端子および出力端子となる信号線ＶＯ［ｊ］と電気的に接続される。またトランジスタ１１３のゲートは信号線ＯＢと電気的に接続され、トランジスタ１１３の第２端子にはＶＳＳ（低電源電位、電源の第２電位等といってもよい）が与えられる。容量素子１１４の第２端子は信号線Ｂ［ｊ］および抵抗素子１１５の第１端子と電気的に接続される。抵抗素子１１５の第２端子は、信号線ＯＲＥＦと電気的に接続される。
【0138】
また、図１４に示すように、トランジスタ１１１の第２端子、トランジスタ１１２のゲートおよび容量素子１１４の第１端子と電気的に接続されているノードを、保持ノードＯ［ｊ］という場合がある。
【0139】
同様に、列入力回路ＯＭ［ｊ＋１］では、トランジスタ１１１の第１端子はＯＰＲ［ｊ＋１］と電気的に接続され、トランジスタ１１１のゲートは信号線ＯＲと電気的に接続され、トランジスタ１１１の第２端子はトランジスタ１１２のゲートおよび容量素子１１４の第１端子と電気的に接続される。またトランジスタ１１２の第１端子にはＶＤＤ（高電源電位、電源の第１電位等といってもよい）が与えられ、トランジスタ１１２の第２端子は、トランジスタ１１３の第１端子および出力端子となる信号線ＶＯ［ｊ＋１］と電気的に接続される。またトランジスタ１１３のゲートは信号線ＯＢと電気的に接続され、トランジスタ１１３の第２端子にはＶＳＳ（低電源電位、電源の第２電位等といってもよい）が与えられる。容量素子１１４の第２端子は信号線Ｂ［ｊ＋１］および抵抗素子１１５の第１端子と電気的に接続される。抵抗素子１１５の第２端子は、信号線ＯＲＥＦと電気的に接続される。
【0140】
また、トランジスタ１１１の第２端子、トランジスタ１１２のゲートおよび容量素子１１４の第１端子と電気的に接続されているノードを、保持ノードＯ［ｊ＋１］という場合がある。
【0141】
信号線ＯＲから制御信号を供給することができる。また信号線ＯＰＲ［ｊ］および信号線ＯＰＲ［ｊ＋１］からそれぞれ、保持ノードＯ［ｊ］および保持ノードＯ［ｊ＋１］のプリセット電位を供給することができる。また信号線ＯＢからトランジスタ１１３を定電流源として動作させるためのバイアス電位を供給することができる。また信号線ＯＲＥＦから抵抗素子１１５で電流電圧変換を行うためのリファレンス電位を供給することができる。また信号線ＶＯ［ｊ］および信号線ＶＯ［ｊ＋１］からそれぞれ、列［ｊ］、列［ｊ＋１］の積和演算の結果を表す電位を出力することができる。
【0142】
＜メモリセルアレイの例＞
次に、図１５を用いて、ＡＰＳ１００が有するメモリセルアレイ１２０の構成の例を示す。メモリセルアレイ１２０はアナログメモリとして機能することができる。ただしメモリセルアレイ１２０は図１５の構成に限らない。アナログメモリとして機能できる回路構成であれば、その他の構成であってもよい。
次に、図１５を用いて、ＡＰＳ１００が有するメモリセルアレイ１２０の構成の例を示す。メモリセルアレイ１２０はアナログメモリとして機能することができる。ただしメモリセルアレイ１２０は図１５の構成に限らない。アナログメモリとして機能できる回路構成であれば、その他の構成であってもよい。
【0143】
図１５に示すメモリセルアレイ１２０は、上述したようにメモリセルＭＥＭ［ｉ，ｊ］、メモリセルＭＥＭ［ｉ，ｊ＋１］、メモリセルＭＥＭ［ｉ＋１，ｊ］、メモリセルＭＥＭ［ｉ＋１，ｊ＋１］を有する。またメモリセルアレイ１２０は参照メモリセルＲＥＦ［ｉ］、参照メモリセルＲＥＦ［ｉ＋１］を有する。
【0144】
さらに、メモリセルＭＥＭ［ｉ，ｊ］乃至ＭＥＭ［ｉ＋１，ｊ＋１］はそれぞれ、電源線ＶＲ、信号線ＷＤ［ｊ］または信号線ＷＤ［ｊ＋１］、信号線ＲＷ［ｉ］または信号線ＲＷ［ｉ＋１］、信号線ＷＷ［ｉ］または信号線ＷＷ［ｉ＋１］を有する。また、信号線Ｂ［ｊ］および信号線Ｂ［ｊ＋１］と電気的に接続される。また、参照メモリセルＲＥＦ［ｉ］およびＲＥＦ［ｉ＋１］はそれぞれ、電源線ＶＲ、参照信号線ＷＤＲＥＦ、信号線ＲＷ［ｉ］または信号線ＲＷ［ｉ＋１］、信号線ＷＷ［ｉ］または信号線ＷＷ［ｉ＋１］を有する。また信号線ＢＲＥＦと電気的に接続される。
【0145】
メモリセルＭＥＭ［ｉ，ｊ］乃至ＭＥＭ［ｉ＋１，ｊ＋１］、ならびに参照メモリセルＲＥＦ［ｉ］およびＲＥＦ［ｉ＋１］は、それぞれトランジスタ１２３、トランジスタ１２４、容量素子１２５を有する。
【0146】
メモリセルＭＥＭ［ｉ，ｊ］では、トランジスタ１２３の第１端子は、信号線ＷＤ［ｊ］と電気的に接続され、トランジスタ１２３のゲートは信号線ＷＷ［ｊ］と電気的に接続され、トランジスタ１２３の第２端子は容量素子１２５の第１端子およびトランジスタ１２４のゲートと電気的に接続される。トランジスタ１２４の第１端子は電源線ＶＲと電気的に接続され、トランジスタ１２４の第２端子は信号線Ｂ［ｊ］と電気的に接続される。容量素子１２５の第２端子は信号線ＲＷ［ｉ］と電気的に接続される。
【0147】
また、図１５に示すように、トランジスタ１２３の第２端子、容量素子１２５の第１端子およびトランジスタ１２４のゲートと電気的に接続されているノードを、電荷保持ノードＮ［ｉ，ｊ］という場合がある。
【0148】
電源線ＶＲから電位（ここでは低電位とする）を供給することができる。また信号線ＷＷ［ｉ］、信号線ＷＷ［ｉ＋１］、信号線ＲＷ［ｉ］および信号線ＲＷ［ｉ＋１］からそれぞれ制御信号を供給することができる。また信号線ＷＤ［ｊ］および信号線ＷＤ［ｊ＋１］からそれぞれデータ信号を供給することができる。また信号線Ｂ［ｊ］および信号線Ｂ［ｊ＋１］に各列のメモリセルのデータに対応した電流を出力することができる。また信号線ＢＲＥＦに参照メモリセルのデータに対応した電流を出力することができる。
【0149】
また、電荷保持ノードＮ［ｉ，ｊ］、電荷保持ノードＮ［ｉ，ｊ＋１］、電荷保持ノードＮ［ｉ＋１，ｊ］、電荷保持ノードＮ［ｉ＋１，ｊ＋１］、電荷保持ノードＮＲＥＦ［ｉ］、電荷保持ノードＮＲＥＦ［ｉ＋１］には、データに対応する電荷を蓄積することができる。
【0150】
なお、メモリセルＭＥＭ［ｉ，ｊ］が有するトランジスタ１２４に流れる電流（吸い込む電流）をＩ［ｉ，ｊ］ということとする。同様に、メモリセルＭＥＭ［ｉ，ｊ＋１］が有するトランジスタ１２４に流れる電流をＩ［ｉ，ｊ＋１］、メモリセルＭＥＭ［ｉ＋１，ｊ］が有するトランジスタ１２４に流れる電流をＩ［ｉ＋１，ｊ］、メモリセルＭＥＭ［ｉ＋１，ｊ＋１］が有するトランジスタ１２４に流れる電流をＩ［ｉ＋１，ｊ＋１］とする。また参照メモリセルＲＥＦ［ｉ］が有するトランジスタ１２４に流れる電流をＩＲＥＦ［ｉ］、参照メモリセルＲＥＦ［ｉ＋１］が有するトランジスタ１２４に流れる電流をＩＲＥＦ［ｉ＋１］とする。
【0151】
他のメモリセルにおける電気的な接続、機能等は、図１５およびメモリセルＭＥＭ［ｉ，ｊ］の記載を参酌することができる。
【0152】
＜電流源回路の例１＞
次に、図１６を用いて、ＡＰＳ１００が有する電流源回路１３０の構成の例を示す。
次に、図１６を用いて、ＡＰＳ１００が有する電流源回路１３０の構成の例を示す。
【0153】
電流源回路１３０は、上述したように列出力回路ＯＵＴ［ｊ］、列出力回路ＯＵＴ［ｊ＋１］、および参照列出力回路ＣＲＥＦを有する。また電流源回路１３０は定電流回路１３１ａ、定電流回路１３１ｂおよびカレントミラーを有する。
【0154】
列出力回路ＯＵＴ［ｊ］および列出力回路ＯＵＴ［ｊ＋１］は、それぞれトランジスタ１３２、トランジスタ１３３、トランジスタ１３４、容量素子１３５およびノードＮＧ［ｊ］またはノードＮＧ［ｊ＋１］を有する。なおトランジスタ１３２はデュアルゲート構造のトランジスタである。デュアルゲート構造のトランジスタの場合、一方のゲートを第１ゲート、フロントゲート、又は単にゲートとよぶことがあり、他方のゲートを第２ゲート、又はバックゲートとよぶことがある。
【0155】
また参照列出力回路ＣＲＥＦは、トランジスタ１３６、トランジスタ１３７、トランジスタ１３８および容量素子１３９を有する。トランジスタ１３６はデュアルゲート構造のトランジスタである。
【0156】
また列出力回路ＯＵＴ［ｊ］および列出力回路ＯＵＴ［ｊ＋１］は、信号線ＧＷ、信号線ＦＧ［ｊ］および信号線ＦＧ［ｊ＋１］および信号線Ｂ［ｊ］および信号線Ｂ［ｊ＋１］を有する。
【0157】
また参照列出力回路ＣＲＥＦは、信号線ＧＷ、信号線ＦＧＲＥＦおよび信号線ＢＲＥＦを有する。
【0158】
列出力回路ＯＵＴ［ｊ］では、トランジスタ１３２のフロントゲートはトランジスタ１３３の第１端子および容量素子１３５の第１端子と電気的に接続される。トランジスタ１３２のバックゲートはトランジスタ１３２の第１端子、容量素子１３５の第２端子、トランジスタ１３４の第１端子、および信号線Ｂ［ｊ］と電気的に接続される。トランジスタ１３２の第２端子にはＶＤＤが与えられる。トランジスタ１３３のゲートは信号線ＧＷと電気的に接続され、トランジスタ１３３の第２端子は信号線ＦＧ［ｊ］と電気的に接続される。トランジスタ１３４のゲートは、列出力回路ＯＵＴ［ｊ＋１］のトランジスタ１３４のゲート、参照列出力回路ＣＲＥＦのトランジスタ１３８のゲート、信号線ＢＲＥＦ、トランジスタ１３８の第１端子、トランジスタ１３６のバックゲート、トランジスタ１３６の第２端子、容量素子１３９の第２端子と電気的に接続される。トランジスタ１３４の第２端子にはＶＳＳが与えられる。
【0159】
また図１６に示すように、トランジスタ１３２のフロントゲート、トランジスタ１３３の第１端子、容量素子１３５の第１端子と電気的に接続されているノードを、ノードＮＧ［ｊ］という場合がある。
【0160】
同様に列出力回路ＯＵＴ［ｊ＋１］では、トランジスタ１３２のフロントゲートはトランジスタ１３３の第１端子および容量素子１３５の第１端子と電気的に接続される。トランジスタ１３２のバックゲートはトランジスタ１３２の第１端子、容量素子１３５の第２端子、トランジスタ１３４の第１端子、および信号線Ｂ［ｊ＋１］と電気的に接続される。トランジスタ１３２の第２端子にはＶＤＤが与えられる。トランジスタ１３３のゲートは信号線ＧＷと電気的に接続され、トランジスタ１３３の第２端子は信号線ＦＧ［ｊ＋１］と電気的に接続される。トランジスタ１３４の第２端子にはＶＳＳが与えられる。
【0161】
またトランジスタ１３２のフロントゲート、トランジスタ１３３の第１端子、容量素子１３５の第１端子と電気的に接続されているノードを、ノードＮＧ［ｊ＋１］という場合がある。
【0162】
参照列出力回路ＣＲＥＦでは、トランジスタ１３６のフロントゲートはトランジスタ１３７の第１端子および容量素子１３９の第１端子と電気的に接続される。トランジスタ１３６のバックゲートは、上述したようにトランジスタ１３６の第１端子、容量素子１３９の第２端子、トランジスタ１３８のゲート、トランジスタ１３８の第１端子、列出力回路ＯＵＴ［ｊ］および列出力回路ＯＵＴ［ｊ＋１］のトランジスタ１３４のゲート、信号線ＢＲＥＦと電気的に接続される。トランジスタ１３６の第２端子にはＶＤＤが与えられる。トランジスタ１３７のゲートは信号線ＧＷと電気的に接続され、トランジスタ１３７の第２端子は信号線ＦＧＲＥＦと電気的に接続される。トランジスタ１３８の第２端子にはＶＳＳが与えられる。
【0163】
また図１６に示すように、トランジスタ１３６のフロントゲート、トランジスタ１３７の第１端子、容量素子１３９の第１端子と電気的に接続されているノードを、ＮＧＲＥＦという場合がある。
【0164】
信号線ＧＷから制御信号を供給することができる。信号線ＧＷの信号線を“Ｈ”にすると、列出力回路ＯＵＴ［ｊ］のトランジスタ１３３、列出力回路ＯＵＴ［ｊ＋１］のトランジスタ１３３、参照列出力回路ＣＲＥＦのトランジスタ１３７がオンになる。このとき信号線ＦＧ［ｊ］、信号線ＦＧ［ｊ＋１］、信号線ＦＧＲＥＦから、それぞれ列出力回路ＯＵＴ［ｊ］のトランジスタ１３２のフロントゲート（つまりノードＮＧ［ｊ］）、列出力回路ＯＵＴ［ｊ＋１］のトランジスタ１３２のフロントゲート（つまりノードＮＧ［ｊ＋１］）、参照列出力回路ＣＲＥＦのトランジスタ１３６のフロントゲート（つまりノードＮＧＲＥＦ）に任意の電圧を書き込むことができる。そのため、トランジスタ１３２およびトランジスタ１３６をノーマリオンとすることができる。
【0165】
なお、信号線Ｂ［ｊ］および信号線Ｂ［ｊ＋１］には、電流ＩＲＥＦ’［ｊ］およびＩＲＥＦ’［ｊ＋１］を流すことができる。これは、列出力回路ＯＵＴ［ｊ］および列出力回路ＯＵＴ［ｊ＋１］のトランジスタ１３４に流れる電流（吸い込む電流）ＩＣＭと、トランジスタ１３２に流れる電流（吐き出す電流）ＩＣ［ｊ］およびＩＣ［ｊ＋１］と、の和に相当する。
【0166】
同様に信号線ＢＲＥＦには、トランジスタ１３８に流れる電流（吸い込む電流）ＩＣＭと、トランジスタ１３６に流れる電流（吐き出す電流）ＩＣＲＥＦと、の和に相当する電流ＩＲＥＦを流すことができる。
【0167】
ここで、当該電流ＩＲＥＦは、参照メモリセルＲＥＦが有するトランジスタ１２４に流れる電流（吸い込む電流）ＩＲＥＦ［ｉ］、ＩＲＥＦ［ｉ＋１］の和に等しくなるように、トランジスタ１３６のソース電位が決定される。また、トランジスタ１３４のトランジスタサイズ（チャネル長及びチャネル幅）をトランジスタ１３８のトランジスタサイズと等しくすることで、トランジスタ１３４に流れる電流（吸い込む電流）をＩＣＭとすることができる。
【0168】
すなわち、列出力回路ＯＵＴ［ｊ］および列出力回路ＯＵＴ［ｊ＋１］のトランジスタ１３４および参照列出力回路ＣＲＥＦのトランジスタ１３８がカレントミラーを構成するため、信号線Ｂ［ｊ］および信号線Ｂ［ｊ＋１］および信号線ＦＧＲＥＦに同じ値の電流を流すことができる。
【0169】
これまでに示したＡＰＳ１００に用いられるトランジスタは全てｎチャネル型トランジスタである。そのため、ＡＰＳ１００は、ｎチャネル型とｐチャネル型の作り分けが不要になり、製造コストを大幅に下げることができる。また、ＡＰＳ１００は、ＯＳトランジスタだけで構成することができる。例えば、図３および図９における、画素部１１をＯＳトランジスタで構成した場合、ＮＮ回路１９と画素部１１と同じ製造工程で作製することができる。すなわち、同一基板上に画素部１１とＮＮ回路１９を同時に作製することができる。その結果、表示パネルの製造コストを大幅に低減することができる。また、ＯＳトランジスタは、大型のガラス基板に作製することができるため、大規模な積和演算回路を作製することができる。
【0170】
＜電流源回路の例２＞
ＡＰＳ１００が有する電流源回路１３０は、図１６の構成に限られない。たとえばｐチャネルトランジスタを用いて電流源回路１３０を構成してもよい。図１７に、ｐチャネルトランジスタを用いた電流源回路１３０の構成例を示す。
ＡＰＳ１００が有する電流源回路１３０は、図１６の構成に限られない。たとえばｐチャネルトランジスタを用いて電流源回路１３０を構成してもよい。図１７に、ｐチャネルトランジスタを用いた電流源回路１３０の構成例を示す。
【0171】
列出力回路ＯＵＴ［ｊ］および列出力回路ＯＵＴ［ｊ＋１］は、それぞれｐチャネル型トランジスタ１４０を有する。参照列出力回路ＣＲＥＦはｐチャネル型トランジスタ１４１を有する。
【0172】
また列出力回路ＯＵＴ［ｊ］および列出力回路ＯＵＴ［ｊ＋１］は、信号線Ｂ［ｊ］および信号線Ｂ［ｊ＋１］を有する。参照列出力回路ＣＲＥＦは、信号線ＢＲＥＦを有する。
【0173】
列出力回路ＯＵＴ［ｊ］では、トランジスタ１４０のゲートは、列出力回路ＯＵＴ［ｊ＋１］のトランジスタ１４０のゲート、参照列出力回路ＣＲＥＦのトランジスタ１４１のゲート、トランジスタ１４１の第１端子、信号線ＢＲＥＦと電気的に接続される。トランジスタ１４０の第１端子は信号線Ｂ［ｊ］と電気的に接続される。トランジスタ１４０の第２端子には、ＶＤＤが与えられる。トランジスタ１４０は定電流回路として機能することができる。
【0174】
同様に列出力回路ＯＵＴ［ｊ＋１］では、トランジスタ１４０の第１端子は信号線Ｂ［ｊ＋１］と電気的に接続される。トランジスタ１４０の第２端子には、ＶＤＤが与えられる。
【0175】
参照列出力回路ＣＲＥＦでは、トランジスタ１４１のゲートは上述したようにトランジスタ１４１の第１端子、信号線ＢＲＥＦ、列出力回路ＯＵＴ［ｊ］および列出力回路ＯＵＴ［ｊ＋１］のトランジスタ１４０のゲートと電気的に接続される。トランジスタ１４１の第２端子には、ＶＤＤが与えられる。トランジスタ１４１は、定電流回路として機能することができる。
【0176】
列出力回路ＯＵＴ［ｊ］および列出力回路ＯＵＴ［ｊ＋１］のトランジスタ１４０および参照列出力回路ＣＲＥＦのトランジスタ１４１がカレントミラーを構成し、またそれぞれ定電流回路として機能するため、信号線Ｂ［ｊ］および信号線Ｂ［ｊ＋１］および信号線ＢＲＥＦに同じ値の電流を流すことができる。
【0177】
【0178】
【0179】
図１８に示す時刻Ｔ０１乃至時刻Ｔ０２は、トランジスタ１３２およびトランジスタ１３６を電流源として動作させるために、トランジスタ１３２およびトランジスタ１３６のゲートと電気的に接続されているノードＮＧ［ｊ］、ＮＧ［ｊ＋１］、ＮＧＲＥＦに電圧を印加する動作に相当する。
【0180】
時刻Ｔ０３乃至時刻Ｔ０６は各メモリセルに第１のアナログデータを格納する動作に相当する。
【0181】
時刻Ｔ０７乃至時刻Ｔ０８はオフセット回路の列入力回路にプリセット電位を設定する動作に相当する。
【0182】
時刻Ｔ０９乃至時刻Ｔ１４は各行のメモリセルに格納した第１のアナログデータと、各行のメモリセルに供給する選択信号に対応する第２のアナログデータと、の積に対応した出力データを取得する動作に相当する。
【0183】
ここで、電源線ＶＲは低電位、電源線ＶＤＤは高電位、電源線ＶＳＳは低電位とする。また、トランジスタ１１２、トランジスタ１１３、トランジスタ１２４、トランジスタ１３２、トランジスタ１３４、トランジスタ１３６、トランジスタ１３８は、特に断りのない場合は飽和領域で動作するものとする。すなわち、当該トランジスタのゲート電圧、ソース電圧、ドレイン電圧は、飽和領域で動作する範囲の電圧に適切にバイアスされているものとする。なお、当該トランジスタの動作が、理想的な飽和領域での動作からずれていても、出力データの精度が所望の範囲内で得られる場合であれば、当該トランジスタのゲート電圧、ソース電圧、ドレイン電圧は、適切にバイアスされているものとみなす。
【0184】
なお、その他のトランジスタ、すなわち、トランジスタ１１１、トランジスタ１２３、トランジスタ１３３、トランジスタ１３７には、ＯＳトランジスタを用いることが好ましい。ＯＳトランジスタのオフ電流は極めて低いため、これらのトランジスタを理想的なスイッチとして機能させることができる。そのため容量素子１１４、容量素子１２５、容量素子１３５、容量素子１３９に蓄えた電位を長時間保持することができる。
【0185】
なお、時刻Ｔ０３乃至Ｔ０８における電流Ｉ、電流ＩＲＥＦ、電流ＩＣＭを、それぞれ、電流Ｉ０、電流ＩＲＥＦ０、電流ＩＣＭ０と表す。また、時刻Ｔ０３乃至Ｔ０８における信号線Ｂに流れる電流を電流ＩＯＦと表す。
【0186】
まず時刻Ｔ０１乃至時刻Ｔ０２において、信号線ＧＷの電位を“Ｈ”、信号線ＦＧ［ｊ］の電位をＶＧ［ｊ］、信号線ＦＧ［ｊ＋１］の電位をＶＧ［ｊ＋１］、信号線ＦＧＲＥＦの電位をＶＧＲＥＦとすると、ノードＮＧ［ｊ］、ＮＧ［ｊ＋１］、ＮＧＲＥＦの電位がそれぞれＶＧ［ｊ］、ＶＧ［ｊ＋１］、ＶＧＲＥＦになる。ここで、ＶＧ［ｊ］、ＶＧ［ｊ＋１］、ＶＧＲＥＦはトランジスタ１３２、トランジスタ１３６をノーマリオンで動作させるための電位である。
【0187】
時刻Ｔ０３乃至時刻Ｔ０４において、信号線ＷＷ［ｉ］を“Ｈ”、信号線ＷＷ［ｉ＋１］を“Ｌ”、信号線ＷＤ［ｊ］の電位をＶＰＲ－ＶＸ［ｉ，ｊ］、信号線ＷＤ［ｊ＋１］の電位をＶＰＲ－ＶＸ［ｉ，ｊ＋１］、信号線ＷＤＲＥＦの電位をＶＰＲ、信号線ＲＷ［ｉ］の電位を基準電位、信号線ＲＷ［ｉ＋１］の電位を基準電位とする。この時、電荷保持ノードＮ［ｉ，ｊ］の電位はＶＰＲ－ＶＸ［ｉ，ｊ］、電荷保持ノードＮ［ｉ，ｊ＋１］の電位はＶＰＲ－ＶＸ［ｉ，ｊ＋１］、電荷保持ノードＮＲＥＦ［ｉ］の電位はＶＰＲに設定される。ここで、ＶＸ［ｉ，ｊ］、ＶＸ［ｉ，ｊ＋１］は複数の第１のアナログデータに各々対応する電位である。
【0188】
時刻Ｔ０５乃至時刻Ｔ０６において、信号線ＷＷ［ｉ］を“Ｌ”、信号線ＷＷ［ｉ＋１］を“Ｈ”、信号線ＷＤ［ｊ］の電位をＶＰＲ－ＶＸ［ｉ＋１，ｊ］、信号線ＷＤ［ｊ＋１］の電位をＶＰＲ－ＶＸ［ｉ＋１，ｊ＋１］、信号線ＷＤＲＥＦの電位をＶＰＲ、信号線ＲＷ［ｉ］の電位を基準電位、信号線ＲＷ［ｉ＋１］の電位を基準電位とする。この時、電荷保持ノードＮ［ｉ＋１，ｊ］の電位はＶＰＲ－ＶＸ［ｉ＋１，ｊ］、電荷保持ノードＮ［ｉ＋１，ｊ＋１］の電位はＶＰＲ－ＶＸ［ｉ＋１，ｊ＋１］、電荷保持ノードＮＲＥＦ［ｉ＋１］の電位はＶＰＲに設定される。ここで、ＶＸ［ｉ＋１，ｊ］、ＶＸ［ｉ＋１，ｊ＋１］は複数の第１のアナログデータに各々対応する電位である。
【0189】
ここで、メモリセルＭＥＭ［ｉ，ｊ］におけるトランジスタ１２４に流れる電流（吸い込む電流）Ｉ０［ｉ，ｊ］は、
Ｉ０［ｉ，ｊ］＝ｋ（ＶＰＲ－ＶＸ［ｉ，ｊ］－Ｖｔｈ）２ 式（１）
となる。また、参照メモリセルＲＥＦ［ｉ］におけるトランジスタ１２４に流れる電流（吸い込む電流）ＩＲＥＦ０［ｉ］は、
ＩＲＥＦ０［ｉ］＝ｋ（ＶＰＲ－Ｖｔｈ）２ 式（２）
となる。ここで、ｋは係数、Ｖｔｈはトランジスタ１２４の閾値電圧である。
Ｉ０［ｉ，ｊ］＝ｋ（ＶＰＲ－ＶＸ［ｉ，ｊ］－Ｖｔｈ）２ 式（１）
となる。また、参照メモリセルＲＥＦ［ｉ］におけるトランジスタ１２４に流れる電流（吸い込む電流）ＩＲＥＦ０［ｉ］は、
ＩＲＥＦ０［ｉ］＝ｋ（ＶＰＲ－Ｖｔｈ）２ 式（２）
となる。ここで、ｋは係数、Ｖｔｈはトランジスタ１２４の閾値電圧である。
【0190】
参照列出力回路ＣＲＥＦにおいて、信号線ＢＲＥＦには参照メモリセルＲＥＦ［ｉ］が有するトランジスタ１２４に流れる電流（吸い込む電流）ＩＲＥＦ０［ｉ］の和、ΣＩＲＥＦＯ［ｉ］＝ＩＲＥＦ０が流れるが、ＩＲＥＦ０とＩＣＲＥＦ－ＩＣＭ０とが等しくなるように、つまり、
ＩＣＲＥＦ－ＩＣＭ０＝ΣＩＲＥＦ０［ｉ］ 式（３）
が成り立つようにトランジスタ１３８のゲート電位が設定される。ここで、トランジスタ１３４とトランジスタ１３８とはカレントミラーを構成するため、トランジスタ１３４にも電流ＩＣＭ０が流れる。
ＩＣＲＥＦ－ＩＣＭ０＝ΣＩＲＥＦ０［ｉ］ 式（３）
が成り立つようにトランジスタ１３８のゲート電位が設定される。ここで、トランジスタ１３４とトランジスタ１３８とはカレントミラーを構成するため、トランジスタ１３４にも電流ＩＣＭ０が流れる。
【0191】
時刻Ｔ０７乃至時刻Ｔ０８において、信号線ＯＲを“Ｈ”、信号線ＯＰＲ［ｊ］をＶＯＰＲ［ｊ］、信号線ＯＰＲ［ｊ＋１］をＶＯＰＲ［ｊ＋１］、信号線ＯＲＥＦをＶＲＥＦとすると、各々列入力回路ＯＭ［ｊ］、列入力回路ＯＭ［ｊ＋１］の保持ノードＯ［ｊ］、保持ノードＯ［ｊ＋１］の電位がＶＯＰＲ［ｊ］、ＶＯＰＲ［ｊ＋１］になる。ＶＯＰＲ［ｊ］、ＶＯＰＲ［ｊ＋１］は各列で異なる値でも同じ値でも良いが、トランジスタ１１２がオンになり、かつＶＤＤを超えない値が望ましい。トランジスタ１１３はゲートに適切なバイアス電位が信号線ＯＢから供給されることで定電流源として動作し、トランジスタ１１２はソースフォロワとして動作しているため、信号線ＶＯ［ｊ］、信号線ＶＯ［ｊ＋１］から出力電圧ＶＯＰＲ［ｊ］－Ｖｔｈｏ、出力電圧ＶＯＰＲ［ｊ＋１］－Ｖｔｈｏが出力される。なお、Ｖｔｈｏはトランジスタ１１２の閾値である。よって、出力電流の初期値ＩＯＦ［ｊ］の値に関わらず出力電圧の初期値を一定にすることができる。
【0192】
トランジスタ１３２に電流ＩＣ［ｊ］が流れ（吐き出し）、トランジスタ１３４に電流ＩＣＭ０が流れ（吸い込み）、メモリセルＭＥＭ［ｉ，ｊ］が有するトランジスタ１２４に電流Ｉ０［ｉ，ｊ］が流れ（吸い込み）、メモリセルＭＥＭ［ｉ＋１，ｊ］が有するトランジスタ１２４に電流Ｉ０［ｉ＋１，ｊ］が流れ（吸い込み）るため、信号線ＲＷ［ｉ］の電位が基準電位、信号線ＲＷ［ｉ＋１］の電位が基準電位のとき、
ＩＣ［ｊ］－ＩＣＭ０－ΣＩ０［ｉ，ｊ］＝ＩＯＦ［ｊ］ 式（４）
が成り立つ。
ＩＣ［ｊ］－ＩＣＭ０－ΣＩ０［ｉ，ｊ］＝ＩＯＦ［ｊ］ 式（４）
が成り立つ。
【0193】
さて、時刻Ｔ０９以降の動作説明に移る前に、信号線ＲＷ［ｉ］の電位を基準電位に対してＶＷ［ｉ］だけ高い電位とする（以下、信号線ＲＷ［ｉ］の電位をＶＷ［ｉ］とする、と表現する）場合を考える。ここで、ＶＷ［ｉ］は第２のアナログデータに対応する電位である。なお、信号線ＲＷ［ｉ］の電位は容量素子１２５を介してトランジスタ１２４のゲート電位に重畳されるため、信号線ＲＷ［ｉ］の電位変化がそのままトランジスタ１２４のゲート電位の増加分とはならない。より具体的には、容量素子１２５の容量とトランジスタ１２４のゲート容量と寄生容量より算出できる容量結合係数を信号線ＲＷ［ｉ］の電位変化に乗じた電位変化が、トランジスタ１２４のゲート電位の増加分となる。ここでは、説明を簡潔にするため、当該容量結合容量係数を乗じた電位をＶＷ［ｉ］とするが、実際に信号線ＲＷ［ｉ］に供給する電位は、当該容量結合容量係数を用いることで適宜換算すればよい。
【0194】
このとき、メモリセルＭＥＭ［ｉ，ｊ］におけるトランジスタ１２４に流れる電流（吸い込む電流）Ｉ［ｉ，ｊ］は、
Ｉ［ｉ，ｊ］＝ｋ（ＶＰＲ－ＶＸ［ｉ，ｊ］＋ＶＷ［ｉ］－Ｖｔｈ）２ 式（５）
となる。また、参照メモリセルＲＥＦ［ｉ］におけるトランジスタ１２４に流れる電流（吸い込む電流）ＩＲＥＦ［ｉ］は、
ＩＲＥＦ［ｉ］＝ｋ（ＶＰＲ＋ＶＷ［ｉ］－Ｖｔｈ）２ 式（６）
となる。
Ｉ［ｉ，ｊ］＝ｋ（ＶＰＲ－ＶＸ［ｉ，ｊ］＋ＶＷ［ｉ］－Ｖｔｈ）２ 式（５）
となる。また、参照メモリセルＲＥＦ［ｉ］におけるトランジスタ１２４に流れる電流（吸い込む電流）ＩＲＥＦ［ｉ］は、
ＩＲＥＦ［ｉ］＝ｋ（ＶＰＲ＋ＶＷ［ｉ］－Ｖｔｈ）２ 式（６）
となる。
【0195】
参照列出力回路ＣＲＥＦにおいて、信号線ＢＲＥＦには参照メモリセルＲＥＦ［ｉ］が有するトランジスタ１２４に流れる電流（吸い込む電流）ＩＲＥＦ［ｉ］の和、ΣＩＲＥＦ［ｉ］＝ＩＲＥＦが流れるが、ＩＲＥＦとＩＣＲＥＦ－ＩＣＭとが等しくなるように、つまり、
ＩＣＲＥＦ－ＩＣＭ＝ΣＩＲＥＦ［ｉ］ 式（７）
が成り立つように、トランジスタ１３８のゲート電位が設定される。ここで、トランジスタ１３４とトランジスタ１３８とはカレントミラーを構成するため、トランジスタ１３４にも電流ＩＣＭが流れる。
ＩＣＲＥＦ－ＩＣＭ＝ΣＩＲＥＦ［ｉ］ 式（７）
が成り立つように、トランジスタ１３８のゲート電位が設定される。ここで、トランジスタ１３４とトランジスタ１３８とはカレントミラーを構成するため、トランジスタ１３４にも電流ＩＣＭが流れる。
【0196】
ここで、トランジスタ１３２に電流ＩＣ［ｊ］が流れ（吐き出し）、トランジスタ１３４に電流ＩＣＭが流れ（吸い込み）、メモリセルＭＥＭ［ｉ，ｊ］に電流Ｉ［ｉ，ｊ］が流れ（吸い込み）、メモリセルＭＥＭ［ｉ＋１，ｊ］に電流Ｉ［ｉ＋１，ｊ］が流れ（吸い込み）るため、信号線Ｂ［ｊ］に流れる電流の初期値ＩＯＦ［ｊ］との差ΔＩ［ｊ］は、
ΔＩ［ｊ］
＝（ＩＣ［ｊ］－ＩＣＭ－ΣＩ［ｉ，ｊ］）－（ＩＣ［ｊ］－ＩＣＭ０－ΣＩ０［ｉ，ｊ］）
＝ΣＩＲＥＦ［ｉ］－ＩＣＲＥＦ－ΣＩ［ｉ，ｊ］＋ＩＣＲＥＦ－ΣＩＲＥＦ０［ｉ］＋ΣＩ０［ｉ，ｊ］
＝Σｋ（ＶＰＲ＋ＶＷ［ｉ］－Ｖｔｈ）２－Σｋ（ＶＰＲ－ＶＸ［ｉ，ｊ］＋ＶＷ［ｉ］－Ｖｔｈ）２－Σｋ（ＶＰＲ－Ｖｔｈ）２＋Σｋ（ＶＰＲ－ＶＸ［ｉ，ｊ］－Ｖｔｈ）２
＝２ｋΣ（ＶＷ［ｉ］・ＶＸ［ｉ，ｊ］） 式（８）
ここで、Σ（ＶＷ［ｉ］・ＶＸ［ｉ，ｊ］）は、第１のアナログデータに対応する電位ＶＸ［ｉ，ｊ］と、第２のアナログデータに対応する電位ＶＷ［ｉ］と、の積の和に相当する。つまり、第１のアナログデータと第２のアナログデータとの積和値を算出することができることになる。
ΔＩ［ｊ］
＝（ＩＣ［ｊ］－ＩＣＭ－ΣＩ［ｉ，ｊ］）－（ＩＣ［ｊ］－ＩＣＭ０－ΣＩ０［ｉ，ｊ］）
＝ΣＩＲＥＦ［ｉ］－ＩＣＲＥＦ－ΣＩ［ｉ，ｊ］＋ＩＣＲＥＦ－ΣＩＲＥＦ０［ｉ］＋ΣＩ０［ｉ，ｊ］
＝Σｋ（ＶＰＲ＋ＶＷ［ｉ］－Ｖｔｈ）２－Σｋ（ＶＰＲ－ＶＸ［ｉ，ｊ］＋ＶＷ［ｉ］－Ｖｔｈ）２－Σｋ（ＶＰＲ－Ｖｔｈ）２＋Σｋ（ＶＰＲ－ＶＸ［ｉ，ｊ］－Ｖｔｈ）２
＝２ｋΣ（ＶＷ［ｉ］・ＶＸ［ｉ，ｊ］） 式（８）
ここで、Σ（ＶＷ［ｉ］・ＶＸ［ｉ，ｊ］）は、第１のアナログデータに対応する電位ＶＸ［ｉ，ｊ］と、第２のアナログデータに対応する電位ＶＷ［ｉ］と、の積の和に相当する。つまり、第１のアナログデータと第２のアナログデータとの積和値を算出することができることになる。
【0197】
上記導出において、トランジスタ１３２とトランジスタ１３６に流れる電流（吐き出す電流）ＩＣ［ｊ］とＩＣＲＥＦとは、各々一定であれば異なっていても良いことがわかる。すなわち、信号線ＦＧ［ｊ］、信号線Ｂ［ｊ＋１］、信号線ＦＧＲＥＦを独立な電圧に設定し、トランジスタ１３２、トランジスタ１３６を各々最適な一定電流を流す定電流源として機能させることができる。
【0198】
時刻Ｔ０９乃至時刻Ｔ１０において、信号線ＲＷ［ｉ］の電位をＶＷ［ｉ］、信号線ＲＷ［ｉ＋１］の電位を基準電位とすると、配線Ｂ［ｊ］には、差分電流ΔＩ［ｊ］＝２ｋΣ（ＶＷ［ｉ］・ＶＸ［ｉ，ｊ］）＝２ｋ・ＶＷ［ｉ］・ＶＸ［ｉ，ｊ］が出力される。すなわち、列出力回路ＯＵＴ［ｊ］から、メモリセルＭＥＭ［ｉ，ｊ］に格納した第１のアナログデータと、メモリセルＭＥＭ［ｉ，ｊ］に印加する選択信号に相当する第２のアナログデータと、の積に対応したデータが出力される。
【0199】
時刻Ｔ１１乃至時刻Ｔ１２において、信号線ＲＷ［ｉ］の電位を基準電位、信号線ＲＷ［ｉ＋１］の電位をＶＷ［ｉ＋１］とすると、配線Ｂ［ｊ］には、差分電流ΔＩ［ｊ］＝２ｋΣ（ＶＷ［ｉ］・ＶＸ［ｉ，ｊ］）＝２ｋ・ＶＷ［ｉ＋１］・ＶＸ［ｉ＋１，ｊ］が出力される。すなわち、列出力回路ＯＵＴ［ｊ］から、メモリセルＭＥＭ［ｉ＋１，ｊ］に格納した第１のアナログデータと、メモリセルＭＥＭ［ｉ＋１，ｊ］に印加する選択信号に相当する第２のアナログデータと、の積に対応したデータが出力される。
【0200】
時刻Ｔ１３乃至時刻Ｔ１４において、信号線ＲＷ［ｉ］の電位をＶＷ［ｉ］、信号線ＲＷ［ｉ＋１］の電位をＶＷ［ｉ＋１］とすると、配線Ｂ［ｊ］には、差分電流ΔＩ［ｊ］＝２ｋΣ（ＶＷ［ｉ］・ＶＸ［ｉ，ｊ］）＝２ｋ・（ＶＷ［ｉ］・ＶＸ［ｉ，ｊ］＋ＶＷ［ｉ＋１］・ＶＸ［ｉ＋１，ｊ］）が出力される。すなわち、列出力回路ＯＵＴ［ｊ］から、複数のメモリセルＭＥＭ［ｉ，ｊ］、ＭＥＭ［ｉ＋１，ｊ］に格納した第１のアナログデータと、当該複数のメモリセルＭＥＭ［ｉ，ｊ］、ＭＥＭ［ｉ＋１，ｊ］に各々印加する選択信号に相当する第２のアナログデータと、の積和に対応したデータが出力される。
【0201】
時刻Ｔ０９乃至時刻Ｔ１４において、信号線Ｂ［ｊ］、信号線Ｂ［ｊ＋１］の電位は、抵抗素子１１５の抵抗値をＲとするとき、Ｒ・ΔＩ［ｊ］、Ｒ・ΔＩ［ｊ＋１］、すなわち式（８）より、２ｋＲΣ（ＶＷ［ｉ］・ＶＸ［ｉ，ｊ］）、ｋＲΣ（ＶＷ［ｉ］・ＶＸ［ｉ，ｊ＋１］）、だけ変化する。そのため、容量素子１１４の容量結合比をＣＣとすると、出力信号線ＶＯ［ｊ］、出力信号線ＶＯ［ｊ＋１］の電位は、ＶＯＰＲ［ｊ］－Ｖｔｈｏ＋ＣＣ・ｋＲΣ（ＶＷ［ｉ］・ＶＸ［ｉ，ｊ］）、ＶＯＰＲ［ｊ＋１］－Ｖｔｈｏ＋ＣＣ・ｋＲΣ（ＶＷ［ｉ］・ＶＸ［ｉ，ｊ＋１］）、となり、ＶＯＰＲ［ｊ］－Ｖｔｈｏ、ＶＯＰＲ［ｊ＋１］－Ｖｔｈｏの値を“０”とした積和演算の結果を出力する。すなわち、保持ノードＯ［ｊ］、保持ノードＯ［ｊ＋１］、に一定の初期値を書き込んでおくことで、オフセットをほぼ０までキャンセルすることができる。
【0202】
また、ＶＯＰＲ［ｊ］、ＶＯＰＲ［ｊ＋１］の値は、トランジスタ１１２がソースフォロワとして動作する範囲内で調整可能であり、次段の回路の入力信号として直接用いることができる。すなわちオフセットキャンセルと電流電圧変換が同時に可能である。
【0203】
本実施の形態に示すＡＰＳ１００において、上述したようにメモリセルＭＥＭの出力電流は電圧に変換され、オフセット回路１１０が有する容量素子１１４の第１端子に印加される。容量素子１１４の第２端子（つまりノードＯ）の電位はある一定の初期値を最初に書込み、その後浮遊ノードとすることで、出力電流の初期値のオフセットをキャンセルすることができる。そのため、出力電流の初期値からの差分のみを電圧に変換して出力することができる。
【0204】
このような構成とすると、オフセット回路のトランジスタが飽和領域においてドレイン電圧の変化によってドレイン電流が変化する場合であっても、各メモリセルに書き込まれた電位によって、オフセット回路のトランジスタのドレイン電位が変わり、出力する電流に差が生じる、といったおそれがない。
【0205】
そのため、入力の電位が“０”を表す値、すなわち基準電位の時は、各メモリセルに書き込まれた重み係数を表す電位にかかわらず、出力をある一定の初期値とすることができる。そのため、精度よく積和演算を行うことができる。
【0206】
なお本実施の形態で説明したＡＰＳ１００は、先の実施の形態３で説明したＡＰＳ５０と比較すると、抵抗素子が追加されるだけで、ほぼ同じ数の素子で積和演算、及び電流電圧変換が可能である。そのため積和演算回路に必要な基板の面積が増えるおそれが少なく、生産性がよい。
【0207】
以上、本実施の形態に示すアナログ積和演算回路を用いることで、効率的に積和演算を実行することが可能な半導体装置を提供することができる。また、高い精度で積和演算を実行することが可能な半導体装置を提供することができる。
【0208】
（実施の形態５）
本実施の形態は、実施の形態１に示す表示パネル２０の詳細について説明を行う。
本実施の形態は、実施の形態１に示す表示パネル２０の詳細について説明を行う。
【0209】
【0210】
図１９（Ａ）に示す画素１４は、トランジスタ３４３１と、容量素子３２３３と、液晶素子３４３２と、を有する。
【0211】
トランジスタ３４３１のソース電極またはドレイン電極の一方は、ソース線２２に電気的に接続され、他方はノード３４３６に電気的に接続される。トランジスタ３４３１のゲート電極はゲート線２１に電気的に接続される。トランジスタ３４３１は、ノード３４３６へのデータ信号の書き込みを制御する機能を有する。
【0212】
容量素子３２３３の一対の電極の一方は、特定の電位が供給される配線（以下、「容量線ＣＬ」ともいう。）に電気的に接続され、他方は、ノード３４３６に電気的に接続される。容量線ＣＬの電位は、画素１４の仕様に応じて適宜設定される。容量素子３２３３は、ノード３４３６に書き込まれたデータを保持する機能を有する。
【0213】
液晶素子３４３２の一対の電極の一方は共通の電位（コモン電位）が与えられ、他方はノード３４３６に電気的に接続される。液晶素子３４３２に含まれる液晶は、ノード３４３６に書き込まれる電位により配向状態が決定される。
【0214】
液晶素子３４３２のモードとしては、例えば、ＴＮモード、ＳＴＮモード、ＶＡモード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ Ａｌｉｇｎｅｄ Ｍｉｃｒｏ－ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＭＶＡモード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳモード、ＦＦＳモード、またはＴＢＡ（Ｔｒａｎｓｖｅｒｓｅ Ｂｅｎｄ Ａｌｉｇｎｍｅｎｔ）モードなどを用いてもよい。また、他の例として、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＰＤＬＣ（Ｐｏｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＰＮＬＣ（Ｐｏｌｙｍｅｒ Ｎｅｔｗｏｒｋ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ゲストホストモードなどがある。ただし、これに限定されず、様々なモードを用いることができる。
【0215】
図１９（Ｂ）に示す画素１４は、トランジスタ３４３１と、容量素子３２３３と、トランジスタ３２３２と、発光素子３１２５と、を有する。
【0216】
トランジスタ３４３１のソース電極またはドレイン電極の一方はデータ信号が与えられるソース線２２に電気的に接続され、他方はノード３４３５に電気的に接続される。トランジスタ３４３１のゲート電極はゲート信号が与えられるゲート線２１に電気的に接続される。トランジスタ３４３１はデータ信号のノード３４３５への書き込みを制御する機能を有する。
【0217】
容量素子３２３３の一対の電極の一方はノード３４３５に電気的に接続され、他方はノード３４３７に電気的に接続される。容量素子３２３３はノード３４３５に書き込まれたデータを保持する保持容量としての機能を有する。
【0218】
トランジスタ３２３２のソース電極またはドレイン電極の一方は電位供給線ＶＬ＿ａに電気的に接続され、他方はノード３４３７に電気的に接続される。トランジスタ３２３２のゲート電極はノード３４３５に電気的に接続される。トランジスタ３２３２は、発光素子３１２５に流れる電流を制御する機能を有する。
【0219】
発光素子３１２５のアノードまたはカソードの一方は電位供給線ＶＬ＿ｂに電気的に接続され、他方はノード３４３７に電気的に接続される。
【0220】
発光素子３１２５としては、例えば有機ＥＬ素子などを用いることができる。ただし、これに限定されず、例えば無機材料からなる無機ＥＬ素子を用いても良い。
【0221】
例えば、電位供給線ＶＬ＿ａはＶＤＤを供給する機能を有する。また、電位供給線ＶＬ＿ｂはＶＳＳを供給する機能を有する。
【0222】
【0223】
図２０（Ａ）、（Ｂ）に示す表示パネル２０は電極４０１５を有しており、電極４０１５はＦＰＣ４０１８が有する端子と異方性導電層４０１９を介して、電気的に接続されている。また、電極４０１５は、絶縁層４１１２、絶縁層４１１１、および絶縁層４１１０に形成された開口において配線４０１４と電気的に接続されている。電極４０１５は、第１の電極層４０３０と同じ導電層から形成されている。
【0224】
また第１の基板４００１上に設けられた画素１４は、トランジスタを有しており、図２０（Ａ）では、画素１４に含まれるトランジスタ３４３１を例示し、図２０（Ｂ）では、画素１４に含まれるトランジスタ３２３２を例示している。
【0225】
また、トランジスタ３４３１、３２３２は、絶縁層４１０２上に設けられている。また、トランジスタ３４３１、３２３２は、絶縁層４１０２上に形成された電極５１７を有し、電極５１７上に絶縁層４１０３が形成されている。絶縁層４１０３上に半導体層５１２が形成されている。半導体層５１２上に電極５１０及び電極５１１が形成され、電極５１０及び電極５１１上に絶縁層４１１０及び絶縁層４１１１が形成され、絶縁層４１１０及び絶縁層４１１１上に電極５１６が形成されている。電極５１０及び電極５１１は、配線４０１４と同じ導電層で形成されている。
【0226】
トランジスタ３４３１、３２３２において、電極５１７はゲート電極としての機能を有し、電極５１０はソース電極またはドレイン電極の一方としての機能を有し、電極５１１はソース電極またはドレイン電極の他方としての機能を有し、電極５１６はバックゲート電極としての機能を有する。
【0227】
トランジスタ３４３１、３２３２はボトムゲート構造であり、且つバックゲートを有することで、オン電流を増大させることができる。また、トランジスタの閾値を制御することができる。なお、電極５１６は、製造工程を簡略化するため、場合によっては省略してもよい。
【0228】
トランジスタ３４３１、３２３２において、半導体層５１２はチャネル形成領域としての機能を有する。半導体層５１２として、結晶シリコン、多結晶シリコン、非晶質シリコン、金属酸化物、有機半導体、などを用いればよい。また、必要に応じて、半導体層５１２の導電率を高めるため、または、トランジスタの閾値を制御するために、半導体層５１２に不純物を導入してもよい。
【0229】
半導体層５１２として金属酸化物を用いた場合、半導体層５１２はインジウム（Ｉｎ）を含むことが好ましい。半導体層５１２がインジウムを含む金属酸化物の場合、半導体層５１２はキャリア移動度（電子移動度）が高くなる。また、半導体層５１２は、元素Ｍを含む酸化物半導体であると好ましい。元素Ｍは、好ましくは、アルミニウム（Ａｌ）、ガリウム（Ｇａ）またはスズ（Ｓｎ）などとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素（Ｂ）、シリコン（Ｓｉ）、チタン（Ｔｉ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、ゲルマニウム（Ｇｅ）、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）、モリブデン（Ｍｏ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）などがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エネルギーがインジウムよりも高い元素である。また、半導体層５１２は、亜鉛（Ｚｎ）を含む金属酸化物であると好ましい。亜鉛を含む金属酸化物は結晶化しやすくなる場合がある。
【0230】
半導体層５１２は、インジウムを含む金属酸化物に限定されない。半導体層５１２は、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物などの、インジウムを含まず、亜鉛を含む金属酸化物、ガリウムを含む金属酸化物、スズを含む金属酸化物などであっても構わない。
【0231】
また、図２０（Ａ）、（Ｂ）に示す表示パネル２０は、容量素子３２３３を有する。容量素子３２３３は、電極５１１と電極４０２１が絶縁層４１０３を介して重なる領域を有する。電極４０２１は、電極５１７と同じ導電層で形成されている。
【0232】
図２０（Ａ）は、表示素子として液晶素子を用いた液晶表示パネルの一例である。図２０（Ａ）において、表示素子である液晶素子３４３２は、第１の電極層４０３０、第２の電極層４０３１、及び液晶層４００８を含む。なお、液晶層４００８を挟持するように配向膜として機能する絶縁層４０３２、絶縁層４０３３が設けられている。第２の電極層４０３１は第２の基板４００６側に設けられ、第１の電極層４０３０と第２の電極層４０３１は液晶層４００８を介して重畳する。
【0233】
またスペーサ４０３５は絶縁層を選択的にエッチングすることで得られる柱状のスペーサであり、第１の電極層４０３０と第２の電極層４０３１との間隔（セルギャップ）を制御するために設けられている。なお球状のスペーサを用いていても良い。
【0234】
表示素子として、液晶素子を用いる場合、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶等を用いることができる。これらの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相等を示す。
【0235】
また、液晶材料の固有抵抗は、１×１０９Ω・ｃｍ以上であり、好ましくは１×１０１１Ω・ｃｍ以上であり、さらに好ましくは１×１０１２Ω・ｃｍ以上である。なお、本明細書における固有抵抗の値は、２０℃で測定した値とする。
【0236】
トランジスタ３４３１にＯＳトランジスタを用いた場合、トランジスタ３４３１は、オフ状態における電流値（オフ電流値）を低くすることができる。よって、画像信号等の電気信号の保持時間を長くすることができ、電源オン状態では書き込み間隔も長く設定できる。よって、リフレッシュ動作の頻度を少なくすることができるため、消費電力を抑制する効果を奏する。
【0237】
また、表示パネルにおいて、ブラックマトリクス（遮光層）、偏光部材、位相差部材、反射防止部材などの光学部材（光学基板）などを適宜設けてもよい。例えば、偏光基板及び位相差基板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを用いてもよい。
【0238】
図２０（Ｂ）は、表示素子としてＥＬ素子などの発光素子を用いた表示パネルの一例である。ＥＬ素子は有機ＥＬ素子と無機ＥＬ素子に区別される。
【0239】
有機ＥＬ素子は、電圧を印加することにより、一方の電極から電子、他方の電極から正孔がそれぞれＥＬ層に注入される。そして、それらキャリア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。なお、ＥＬ層は、発光性の化合物以外に、正孔注入性の高い物質、正孔輸送性の高い物質、正孔ブロック材料、電子輸送性の高い物質、電子注入性の高い物質、またはバイポーラ性の物質（電子輸送性及び正孔輸送性が高い物質）などを有していてもよい。ＥＬ層は、蒸着法（真空蒸着法を含む）、転写法、印刷法、インクジェット法、塗布法などの方法で形成することができる。
【0240】
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー－アクセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利用する局在型発光である。
【0241】
図２０（Ｂ）は、発光素子３１２５として有機ＥＬ素子を用いた例を説明する。
【0242】
図２０（Ｂ）において、発光素子３１２５は、画素１４に設けられたトランジスタ３２３２と電気的に接続している。なお発光素子３１２５の構成は、第１の電極層４０３０、発光層４５１１、第２の電極層４０３１の積層構造であるが、この構成に限定されない。発光素子３１２５から取り出す光の方向などに合わせて、発光素子３１２５の構成は適宜変えることができる。
【0243】
隔壁４５１０は、有機絶縁材料、又は無機絶縁材料を用いて形成する。特に感光性の樹脂材料を用い、第１の電極層４０３０上に開口部を形成し、その開口部の側面が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
【0244】
発光層４５１１は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。
【0245】
発光素子３１２５に酸素、水素、水分、二酸化炭素等が侵入しないように、第２の電極層４０３１および隔壁４５１０上に保護層を形成してもよい。保護層としては、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、ＤＬＣ（Ｄｉａｍｏｎｄ Ｌｉｋｅ Ｃａｒｂｏｎ）などを形成することができる。また、第１の基板４００１、第２の基板４００６、及びシール材４００５によって封止された空間には充填材４５１４が設けられ密封されている。このように、外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィルム等）やカバー材でパッケージング（封入）することが好ましい。
【0246】
充填材４５１４としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル樹脂、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）などを用いることができる。また、充填材４５１４に乾燥剤が含まれていてもよい。
【0247】
シール材４００５には、ガラスフリットなどのガラス材料や、二液混合型の樹脂などの常温で硬化する硬化樹脂、光硬化性の樹脂、熱硬化性の樹脂などの樹脂材料を用いることができる。また、シール材４００５に乾燥剤が含まれていてもよい。
【0248】
また、必要であれば、発光素子の射出面に偏光板、又は円偏光板（楕円偏光板を含む）、位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよい。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
【0249】
また、発光素子をマイクロキャビティ構造とすることで、色純度の高い光を取り出すことができる。また、マイクロキャビティ構造とカラーフィルタを組み合わせることで、映り込みが低減し、表示画像の視認性を高めることができる。
【0250】
第１の電極層４０３０、第２の電極層４０３１は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、インジウム錫酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。
【0251】
また、第１の電極層４０３０、第２の電極層４０３１はタングステン（Ｗ）、モリブデン（Ｍｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）などの金属、またはその合金、もしくはその金属窒化物から一種以上を用いて形成することができる。
【0252】
また、第１の電極層４０３０、第２の電極層４０３１として、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いて形成することができる。導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンまたはその誘導体、もしくは、アニリン、ピロールおよびチオフェンの２種以上からなる共重合体またはその誘導体等が挙げられる。
【0253】
発光素子３１２５が光を外部に取り出すため、少なくとも第１の電極層４０３０または第２の電極層４０３１の一方が透明であればよい。表示パネルは、光の取り出し方によって、上面射出（トップエミッション）構造と、下面射出（ボトムエミッション）構造と、両面射出（デュアルエミッション）構造に分類される。上面射出構造は、基板４００６から光を取り出す場合をいう。下面射出構造は、基板４００１から光を取り出す場合をいう。両面射出構造は、基板４００６と基板４００１の両方から光を取り出す場合をいう。例えば、上面射出構造の場合、第２の電極層４０３１を透明にすればよい。例えば、下面射出構造の場合、第１の電極層４０３０を透明にすればよい。例えば、両面射出構造の場合、第１の電極層４０３０及び第２の電極層４０３１を透明にすればよい。
【0254】
〈基板４００１〉
作製工程中の熱処理に耐えうる程度の耐熱性を有する材料を基板４００１等に用いることができる。例えば、厚さ０．７ｍｍ以下０．１ｍｍ以上の材料を基板４００１に用いることができる。具体的には、厚さ０．１ｍｍ程度まで研磨した材料を用いることができる。
作製工程中の熱処理に耐えうる程度の耐熱性を有する材料を基板４００１等に用いることができる。例えば、厚さ０．７ｍｍ以下０．１ｍｍ以上の材料を基板４００１に用いることができる。具体的には、厚さ０．１ｍｍ程度まで研磨した材料を用いることができる。
【0255】
例えば、第６世代（１５００ｍｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２４００ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）等の面積が大きなガラス基板を基板４００１等に用いることができる。これにより、大型の表示装置を作製することができる。
【0256】
有機材料、無機材料または有機材料と無機材料等の複合材料等を基板４００１等に用いることができる。例えば、ガラス、セラミックス、金属等の無機材料を基板４００１等に用いることができる。
【0257】
具体的には、無アルカリガラス、ソーダ石灰ガラス、カリガラス、クリスタルガラス、アルミノ珪酸ガラス、強化ガラス、化学強化ガラス、石英またはサファイア等を、基板４００１等に用いることができる。具体的には、無機酸化物膜、無機窒化物膜または無機酸窒化物膜等を、基板４００１等に用いることができる。例えば、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜等を、基板４００１等に用いることができる。ステンレス・スチールまたはアルミニウム等を、基板４００１等に用いることができる。
【0258】
例えば、シリコンや炭化シリコンからなる単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム等の化合物半導体基板、ＳＯＩ基板等を基板４００１等に用いることができる。これにより、半導体素子を基板４００１等に形成することができる。
【0259】
例えば、樹脂、樹脂フィルムまたはプラスチック等の有機材料を基板４００１等に用いることができる。具体的には、ポリエステル、ポリオレフィン、ポリアミド、ポリイミド、ポリカーボネートまたはアクリル樹脂等の樹脂フィルムまたは樹脂板を、基板４００１等に用いることができる。
【0260】
例えば、金属板、薄板状のガラス板または無機材料等の膜を樹脂フィルム等に貼り合わせた複合材料を基板４００１等に用いることができる。例えば、繊維状または粒子状の金属、ガラスもしくは無機材料等を樹脂フィルムに分散した複合材料を、基板４００１等に用いることができる。例えば、繊維状または粒子状の樹脂もしくは有機材料等を無機材料に分散した複合材料を、基板４００１等に用いることができる。
【0261】
また、単層の材料または複数の層が積層された材料を、基板４００１等に用いることができる。例えば、基材と基材に含まれる不純物の拡散を防ぐ絶縁膜等が積層された材料を、基板４００１等に用いることができる。具体的には、ガラスとガラスに含まれる不純物の拡散を防ぐ酸化シリコン層、窒化シリコン層または酸化窒化シリコン層等から選ばれた一または複数の膜が積層された材料を、基板４００１等に用いることができる。または、樹脂と樹脂を透過する不純物の拡散を防ぐ酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜等が積層された材料を、基板４００１等に用いることができる。
【0262】
具体的には、ポリエステル、ポリオレフィン、ポリアミド、ポリイミド、ポリカーボネート若しくはアクリル樹脂等の樹脂フィルム、樹脂板または積層材料等を基板４００１等に用いることができる。
【0263】
具体的には、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミド等）、ポリイミド、ポリカーボネート、ポリウレタン、アクリル樹脂、エポキシ樹脂もしくはシリコーン等のシロキサン結合を有する樹脂を含む材料を基板４００１等に用いることができる。
【0264】
具体的には、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）またはアクリル樹脂等を基板４００１等に用いることができる。または、シクロオレフィンポリマー（ＣＯＰ）、シクロオレフィンコポリマー（ＣＯＣ）等を用いることができる。
【0265】
また、紙または木材などを基板４００１等に用いることができる。
【0266】
例えば、可撓性を有する基板を基板４００１等に用いることができる。
【0267】
なお、トランジスタまたは容量素子等を基板に直接形成する方法を用いることができる。また、例えば作製工程中に加わる熱に耐熱性を有する工程用の基板にトランジスタまたは容量素子等を形成し、形成されたトランジスタまたは容量素子等を基板４００１等に転置する方法を用いることができる。これにより、例えば可撓性を有する基板にトランジスタまたは容量素子等を形成できる。
【0268】
〈基板４００６〉
例えば、基板４００１に用いることができる材料を基板４００６に用いることができる。例えば、基板４００１に用いることができる材料から選択された透光性を備える材料を、基板４００６に用いることができる。または、片側の表面に、例えば１μｍ以下の反射防止膜が形成された材料を基板４００６に用いることができる。具体的には、誘電体を３層以上、好ましくは５層以上、より好ましくは１５層以上積層した材料を基板４００６に用いることができる。これにより、反射率を０．５％以下好ましくは０．０８％以下に抑制することができる。または、基板４００１に用いることができる材料から選択された複屈折が抑制された材料を、基板４００６に用いることができる。
例えば、基板４００１に用いることができる材料を基板４００６に用いることができる。例えば、基板４００１に用いることができる材料から選択された透光性を備える材料を、基板４００６に用いることができる。または、片側の表面に、例えば１μｍ以下の反射防止膜が形成された材料を基板４００６に用いることができる。具体的には、誘電体を３層以上、好ましくは５層以上、より好ましくは１５層以上積層した材料を基板４００６に用いることができる。これにより、反射率を０．５％以下好ましくは０．０８％以下に抑制することができる。または、基板４００１に用いることができる材料から選択された複屈折が抑制された材料を、基板４００６に用いることができる。
【0269】
例えば、アルミノ珪酸ガラス、強化ガラス、化学強化ガラスまたはサファイア等を、表示パネルの使用者に近い側に配置される基板４００６に好適に用いることができる。これにより、使用に伴う表示パネルの破損や傷付きを防止することができる。
【0270】
例えば、シクロオレフィンポリマー（ＣＯＰ）、シクロオレフィンコポリマー（ＣＯＣ）、トリアセチルセルロース（ＴＡＣ）等の樹脂フィルムを、基板４００６に好適に用いることができる。これにより、重量を低減することができる。または、例えば、落下に伴う破損等の発生頻度を低減することができる。
【0271】
また、例えば、厚さ０．７ｍｍ以下０．１ｍｍ以上の材料を基板４００６に用いることができる。具体的には、厚さを薄くするために研磨した基板を用いることができる。
【0272】
図２１（Ａ）は、図２０（Ａ）に示すトランジスタ３４３１に、トップゲート型のトランジスタを設けた場合の断面図を示している。同様に、図２１（Ｂ）は、図２０（Ｂ）に示すトランジスタ３２３２に、トップゲート型のトランジスタを設けた場合の断面図を示している。
【0273】
図２１（Ａ）、（Ｂ）のトランジスタ３４３１、３２３２において、電極５１７はゲート電極としての機能を有し、電極５１０はソース電極またはドレイン電極の一方としての機能を有し、電極５１１はソース電極またはドレイン電極の他方としての機能を有する。
【0274】
【0275】
本明細書において、特に断りがない場合、オン電流とは、トランジスタがオン状態にあるときのドレイン電流をいう。オン状態（オンと略す場合もある）とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧（ＶＧ）がしきい値電圧（Ｖｔｈ）以上の状態、ｐチャネル型トランジスタでは、ＶＧがＶｔｈ以下の状態をいう。例えば、ｎチャネル型のトランジスタのオン電流とは、ＶＧがＶｔｈ以上のときのドレイン電流を言う。また、トランジスタのオン電流は、ドレインとソースの間の電圧（ＶＤ）に依存する場合がある。
【0276】
本明細書において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態にあるときのドレイン電流をいう。オフ状態（オフと略す場合もある）とは、特に断りがない場合、ｎチャネル型トランジスタでは、ＶＧがＶｔｈよりも低い状態、ｐチャネル型トランジスタでは、ＶＧがＶｔｈよりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、ＶＧがＶｔｈよりも低いときのドレイン電流を言う。トランジスタのオフ電流は、ＶＧに依存する場合がある。従って、トランジスタのオフ電流が１０－２１Ａ未満である、とは、トランジスタのオフ電流が１０－２１Ａ未満となるＶＧの値が存在することを言う場合がある。
【0277】
また、トランジスタのオフ電流は、ＶＤに依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、ＶＤの絶対値が０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、または２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等において使用されるＶＤにおけるオフ電流を表す場合がある。
【0278】
本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソースまたはドレインの一方」（又は第１電極、又は第１端子）と表記し、ソースとドレインとの他方を「ソースまたはドレインの他方」（又は第２電極、又は第２端子）と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。
【0279】
本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。
【0280】
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【0281】
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。
【0282】
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。
【実施例1】
【0283】
本実施例では、実施の形態３に示すＯＳ－ＡＰＳをガラス基板上に試作した。また、実施の形態４に示すＯＳ－ＡＰＳの乗算特性についてシミュレーションを行った。
【0284】
【0285】
【0286】
図２２（Ｂ）は、メモリセルＭＣのうち、トランジスタＭ０１、トランジスタＭ０２および容量素子Ｃ０に相当する箇所をそれぞれ示している。
【0287】
図２３および図２４に、実施の形態４で説明したＯＳ－ＡＰＳのメモリセルＭＣ１つあたりの乗算特性のシミュレーション結果を示す。図２３は本発明の一態様の通りオフセット回路を有するときの結果である。図２４に比較例としてオフセット回路がないときの結果を示す。
【0288】
乗算特性は、時間に応じて入力電圧を変化させて計算した。図２３および図２４において、横軸は時間（秒）であり、縦軸は出力電圧（Ｖ）を示している。重み係数「Ｗ」は、Ｗ＝“１”として１．３Ｖ、Ｗ＝“０．５”として１．８Ｖ、Ｗ＝“０”として２．３Ｖ、Ｗ＝“－０．５”として２．８Ｖ、Ｗ＝“－１”として３．３Ｖをそれぞれ与えた。ＯＳ－ＡＰＳの乗算が理想的に行われた場合、各重み係数の乗算結果の直線は、積が“０”に相当する一点で交差する。
【0289】
図２３のようにオフセット回路を有する場合は、各重み係数の乗算結果の直線が一点で交差した。それに対して、図２４のようにオフセット回路がない場合は、積が“０”に相当する点が各重み係数で異なってしまい、一点で交差しなかった。
【0290】
次に、試作した図２２のＯＳ－ＡＰＳでニューラルネットワークを構築し、学習および推論を行った場合のシミュレーションを行った。
【0291】
まず、図２５（Ａ）に示す３６ｐｉｘｅｌ（＝６×６）の画像データ（「１」、「２」、「３」、「４」）に対して学習を行った。
【0292】
次に、図２５（Ａ）の画像データに対して１０％のノイズを加えた画像を用意し（図２５（Ｂ））、これらの画像に対して推論を行った。「１」、「２」、「３」、「４」いずれの場合においても、９５％以上の精度で、画像を正しく認識することができた。
【0293】
以上、本発明の一形態であるＯＳ－ＡＰＳを用いることで、ニューラルネットワークを構築し、機械学習によって画像認識ができるようになることが確認された。
【実施例2】
【0294】
本実施例では、３つに折り畳むことのできるフレキシブルタッチパネルを適用した表示装置を作製し、ニューラルネットワークを用いた文字認識ができることを実証した。
【0295】
フレキシブルタッチパネルは、以下のように作製した。まず、一方の作製基板（ガラス基板）上に剥離層（タングステン膜）を形成し、当該剥離層上に、トランジスタや発光素子を含む被剥離層を形成した。また、他方の作製基板上に剥離層を形成し、当該剥離層上に、導電性酸化物膜を用いたタッチセンサの電極やカラーフィルタを含む被剥離層を形成した。続いて、２枚の作製基板を接着層で貼り合せた後、各作製基板を被剥離層から剥離し、接着剤を用いて可撓性基板を貼り付けることで作製した。
【0296】
発光素子には、トップエミッション型の有機ＥＬ素子を用いた。
【0297】
トランジスタのチャネルが形成される半導体層には、Ｉｎ、Ｇａ及びＺｎを含む結晶性金属酸化物を適用した。
【0298】
作製した表示装置を図２６に示す。表示装置はフレキシブルタッチパネル５００１を３つの筐体５００２で保持した構成となっている。図２６では、フレキシブルタッチパネル５００１の表示面が凸面である部分と、凹面である部分とが混在するように湾曲した状態を示している。
【0299】
図２６では、手書きで入力された文字５００３「Ｓ」が明示されている。
【0300】
本実施例では、フレキシブルタッチパネルに入力された手書き文字を、ニューラルネットワークを用いて識別できるかどうかを検証した。ここでは、フレキシブルタッチパネルから出力されるタッチ信号をコンピュータに入力し、あらかじめ学習されたニューラルネットワークの学習モデルを用いて、文字認識を行った。その結果、フレキシブルタッチパネルに入力された手書き文字であっても、問題なく文字認識ができることが確認された。
【符号の説明】
【0301】
１ 情報端末
１ａ 情報端末
２ 表示部
２ａ 表示部
３ａ 筐体
３ｂ 筐体
３ｃ 筐体
４ ヒンジ
５ サーバー
１０ タッチパネルシステム
１１ 画素部
１２ ゲートドライバ
１３ ソースドライバ
１４ 画素
１５ タッチセンサ
１６ センシング回路
１９ ＮＮ回路
２０ 表示パネル
２１ ゲート線
２２ ソース線
２５ ホスト
３１ 入力層
３２ 中間層
３３ 出力層
４１＿１ ニューロン
４１＿２ ニューロン
４１＿３ ニューロン
４２＿１ ニューロン
４２＿２ ニューロン
４２＿３ ニューロン
４３＿１ ニューロン
４３＿２ ニューロン
４３＿３ ニューロン
５０ ＡＰＳ
５１ メモリセルアレイ
５２ 回路
５３ 回路
５４ 回路
６０ 受像装置
６１ 表示部
６２ 入力領域
６３ 領域
６４ アンテナ
６５ インターネット回線
６６ サーバー
７０ タッチパネルシステム
７２ エンコーダ
７３ 画像処理回路
７４ デコーダ
７５ アナログフロントエンド
７６ 受信回路
７７ デコーダ
８１ 上部カバー
８２ ＦＰＣ
８３ ＦＰＣ
８４ ＦＰＣ
８７ バックライトユニット
８８ 光源
８９ フレーム
９０ プリント基板
９１ バッテリー
９２ 下部カバー
１００ ＡＰＳ
１１０ オフセット回路
１１１ トランジスタ
１１２ トランジスタ
１１３ トランジスタ
１１４ 容量素子
１１５ 抵抗素子
１２０ メモリセルアレイ
１２３ トランジスタ
１２４ トランジスタ
１２５ 容量素子
１３０ 電流源回路
１３１ａ 定電流回路
１３１ｂ 定電流回路
１３２ トランジスタ
１３３ トランジスタ
１３４ トランジスタ
１３５ 容量素子
１３６ トランジスタ
１３７ トランジスタ
１３８ トランジスタ
１３９ 容量素子
１４０ トランジスタ
１４１ トランジスタ
５１０ 電極
５１１ 電極
５１２ 半導体層
５１６ 電極
５１７ 電極
３１２５ 発光素子
３２３２ トランジスタ
３２３３ 容量素子
３４３１ トランジスタ
３４３２ 液晶素子
３４３５ ノード
３４３６ ノード
３４３７ ノード
４００１ 基板
４００５ シール材
４００６ 基板
４００８ 液晶層
４０１４ 配線
４０１５ 電極
４０１８ ＦＰＣ
４０１９ 異方性導電層
４０２１ 電極
４０３０ 電極層
４０３１ 電極層
４０３２ 絶縁層
４０３３ 絶縁層
４０３５ スペーサ
４１０２ 絶縁層
４１０３ 絶縁層
４１１０ 絶縁層
４１１１ 絶縁層
４１１２ 絶縁層
４５１０ 隔壁
４５１１ 発光層
４５１４ 充填材
５００１ フレキシブルタッチパネル
５００２ 筐体
５００３ 手書き文字
１ａ 情報端末
２ 表示部
２ａ 表示部
３ａ 筐体
３ｂ 筐体
３ｃ 筐体
４ ヒンジ
５ サーバー
１０ タッチパネルシステム
１１ 画素部
１２ ゲートドライバ
１３ ソースドライバ
１４ 画素
１５ タッチセンサ
１６ センシング回路
１９ ＮＮ回路
２０ 表示パネル
２１ ゲート線
２２ ソース線
２５ ホスト
３１ 入力層
３２ 中間層
３３ 出力層
４１＿１ ニューロン
４１＿２ ニューロン
４１＿３ ニューロン
４２＿１ ニューロン
４２＿２ ニューロン
４２＿３ ニューロン
４３＿１ ニューロン
４３＿２ ニューロン
４３＿３ ニューロン
５０ ＡＰＳ
５１ メモリセルアレイ
５２ 回路
５３ 回路
５４ 回路
６０ 受像装置
６１ 表示部
６２ 入力領域
６３ 領域
６４ アンテナ
６５ インターネット回線
６６ サーバー
７０ タッチパネルシステム
７２ エンコーダ
７３ 画像処理回路
７４ デコーダ
７５ アナログフロントエンド
７６ 受信回路
７７ デコーダ
８１ 上部カバー
８２ ＦＰＣ
８３ ＦＰＣ
８４ ＦＰＣ
８７ バックライトユニット
８８ 光源
８９ フレーム
９０ プリント基板
９１ バッテリー
９２ 下部カバー
１００ ＡＰＳ
１１０ オフセット回路
１１１ トランジスタ
１１２ トランジスタ
１１３ トランジスタ
１１４ 容量素子
１１５ 抵抗素子
１２０ メモリセルアレイ
１２３ トランジスタ
１２４ トランジスタ
１２５ 容量素子
１３０ 電流源回路
１３１ａ 定電流回路
１３１ｂ 定電流回路
１３２ トランジスタ
１３３ トランジスタ
１３４ トランジスタ
１３５ 容量素子
１３６ トランジスタ
１３７ トランジスタ
１３８ トランジスタ
１３９ 容量素子
１４０ トランジスタ
１４１ トランジスタ
５１０ 電極
５１１ 電極
５１２ 半導体層
５１６ 電極
５１７ 電極
３１２５ 発光素子
３２３２ トランジスタ
３２３３ 容量素子
３４３１ トランジスタ
３４３２ 液晶素子
３４３５ ノード
３４３６ ノード
３４３７ ノード
４００１ 基板
４００５ シール材
４００６ 基板
４００８ 液晶層
４０１４ 配線
４０１５ 電極
４０１８ ＦＰＣ
４０１９ 異方性導電層
４０２１ 電極
４０３０ 電極層
４０３１ 電極層
４０３２ 絶縁層
４０３３ 絶縁層
４０３５ スペーサ
４１０２ 絶縁層
４１０３ 絶縁層
４１１０ 絶縁層
４１１１ 絶縁層
４１１２ 絶縁層
４５１０ 隔壁
４５１１ 発光層
４５１４ 充填材
５００１ フレキシブルタッチパネル
５００２ 筐体
５００３ 手書き文字
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
