(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-12-01
(45)【発行日】2023-12-11
(54)【発明の名称】検査方法
(51)【国際特許分類】
H01L 21/66 20060101AFI20231204BHJP
H01J 37/22 20060101ALI20231204BHJP
G06T 7/00 20170101ALI20231204BHJP
【ＦＩ】
H01L21/66 J
H01J37/22 502H
G06T7/00 350C
G06T7/00 610C
【請求項の数】
2
(21)【出願番号】P 2021510577
(86)(22)【出願日】2020-03-20
(86)【国際出願番号】 IB2020052564
(87)【国際公開番号】W WO2020201880
(87)【国際公開日】2020-10-08
【審査請求日】2023-03-02
(31)【優先権主張番号】P 2019070529
(32)【優先日】2019-04-02
(33)【優先権主張国・地域又は機関】JP
(73)【特許権者】
【識別番号】000153878
【氏名又は名称】株式会社半導体エネルギー研究所
(72)【発明者】
【氏名】郷戸 宏充
(72)【発明者】
【氏名】林 健太郎
【審査官】堀江 義隆
(56)【参考文献】
【文献】国際公開第２０１８／２１１８９１（ＷＯ，Ａ１）
【文献】国際公開第２０１０／０３８８５９（ＷＯ，Ａ１）
【文献】国際公開第２０１８／１７３４７８（ＷＯ，Ａ１）
【文献】特開２０１６－２１９０１１（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２１／６６
Ｈ０１Ｊ ３７／２２
Ｇ０６Ｔ ７／００
(57)【特許請求の範囲】
【請求項1】
教師データにノイズを付加して第１のデータを生成し、前記教師データと、前記第１のデータと、ジェネレータと、を用い、前記第１のデータを入力データとし、出力データが前記教師データに近づくように前記ジェネレータの重みを更新して学習を行い、
電子顕微鏡が撮影した第１の画像を取得し、
前記第１の画像にノイズを付加して第２の画像を生成し、
前記第２の画像を、前記学習を行ったジェネレータに入力し、第３の画像を取得し、
前記第１の画像に対して平滑化処理を行うことにより第４の画像を取得し、
前記第３の画像に対して平滑化処理を行うことにより第５の画像を取得し、
前記第４の画像と、前記第５の画像と、の差分をとることにより、第６の画像を取得し、
前記第６の画像の外れ値検出を行い、前記第６の画像を異常データ又は正常データとして分類する検査方法。
【請求項2】
異常箇所を含まない教師データにノイズを付加して第１のデータを生成し、前記教師データと、前記第１のデータと、ジェネレータと、を用い、前記第１のデータを入力データとし、出力データが前記教師データに近づくように前記ジェネレータの重みを更新して学習を行い、
電子顕微鏡が撮影した、異常箇所を有する第１の画像を取得し、
前記異常箇所を有する第１の画像にノイズを付加して、前記異常箇所を有する第２の画像を生成し、
前記第２の画像を、前記学習を行ったジェネレータに入力し、前記異常箇所が消失した第３の画像を取得し、
前記異常箇所を有する第１の画像に対して平滑化処理を行うことにより、前記異常箇所を有する第４の画像を取得し、
前記異常箇所が消失した第３の画像に対して平滑化処理を行うことにより、前記異常箇所が消失した第５の画像を取得し、
前記異常箇所を有する第４の画像と、前記異常箇所が消失した第５の画像と、の差分をとることにより、第６の画像を取得し、
前記第６の画像の外れ値検出を行い、前記第６の画像を異常データ又は正常データとして分類する検査方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の一形態は、検査装置及び検査方法に関する。
【0002】
また、本発明の一形態は半導体装置に関する。なお、本発明の一形態は上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、又は、製造方法に関するものである。又は、本発明の一形態は、プロセス、マシン、マニュファクチャ、又は、組成物（コンポジション・オブ・マター）に関するものである。
【0003】
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置、発光装置、記憶装置、電気光学装置、蓄電装置、半導体回路、及び電子機器は、半導体装置を有する場合がある。
【背景技術】
【0004】
近年、人工ニューラルネットワーク（以下、ニューラルネットワークと呼ぶ）を用いた人工知能（ＡＩ：Ａｒｔｉｆｉｃｉａｌ Ｉｎｔｅｌｌｉｇｅｎｃｅ）の開発が盛んに行われ、主に画像認識の分野で成功例が報告されている。
【0005】
また、製造工程における外観検査において、人工知能を活用した事例が報告されている。特に、検査画像と、ニューラルネットワークが生成した画像との差分を解析することで、異常を自動的に判定するシステムが報告されている（特許文献１）。
【0006】
また、近年、チャネル形成領域に酸化物半導体、又は金属酸化物を用いたトランジスタ（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒトランジスタ、以下、ＯＳトランジスタと呼ぶ）が注目されている。ＯＳトランジスタのオフ電流が極めて小さいことを利用して、ＯＳトランジスタを用いたアプリケーションが提案されている。
【0007】
例えば、特許文献２には、ＯＳトランジスタを、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に用いた例が開示されている。また、特許文献３には、ＯＳトランジスタを用いた不揮発性メモリが開示されている。本明細書等では、ＯＳトランジスタを用いたメモリをＯＳメモリと呼ぶ。ＯＳメモリは、書き換え可能回数に制限がなく、消費電力も少ない。
【0008】
また、ＯＳメモリを用いたマルチビットメモリが提案されている（非特許文献１）。マルチビットメモリはアナログデータをデジタルデータに変換することなく、アナログデータのまま記憶することができる。すなわち、マルチビットメモリはアナログメモリとして機能することができる。上記マルチビットメモリを備えた、アナログニューラルネットワークが提案されている（非特許文献２）。アナログニューラルネットワークは、取得したデータをアナログデータのまま記憶し、計算することができる。そのため、従来のデジタル回路でニューラルネットワークを計算するよりも、電力消費量が少ない。
【先行技術文献】
【特許文献】
【0009】
【文献】国際公開第２０１８－１０５０２８
【文献】特開２０１３－１６８６３１
【文献】特開２０１２－０６９９３２
【非特許文献】
【0010】
【文献】Ｔ．Ｏｎｕｋｉ、ｅｔ ａｌ．、Ｓｙｍｐ．ＶＬＳＩ Ｃｉｒｃｕｉｔ Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ、ｐｐ．１２４－１２５．２０１６
【文献】Ｔ．Ａｏｋｉ、ｅｔ ａｌ．、Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ（ＳＳＤＭ）、Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，ｐｐ．１９１－１９２、２０１７
【発明の概要】
【発明が解決しようとする課題】
【0011】
半導体デバイスの製造現場では、例えば、配線及びコンタクトホール等の微細な部分の外観検査に、走査型電子顕微鏡（ＳＥＭ：Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）が用いられる。しかし、ＳＥＭ等の電子顕微鏡で取得した画像は、試料のチャージアップ、及び加速電圧のばらつき等の影響で、光学顕微鏡で取得した画像よりもノイズを多く含む。そうしたノイズは、ＳＥＭ画像を自動解析するシステムを構築する際の妨げになる。
【0012】
また、ニューラルネットワークを用いたシステムを構築する場合、計算機にＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を用いるのが一般的であるが、ＧＰＵを用いた計算機は消費電力が大きく、維持費がかかる。
【0013】
本発明の一形態は、画像に含まれる異常を高精度に検知することが可能な検査装置を提供することを課題の一とする。また、本発明の一形態は、画像に含まれる異常を高精度に検知することが可能な検査方法を提供することを課題の一とする。また、本発明の一形態は、画像に含まれる異常を低消費電力で検知することが可能な検査装置を提供することを課題の一とする。また、本発明の一形態は、画像に含まれる異常を低消費電力で検知することが可能な検査方法を提供することを課題の一とする。また、本発明の一態様は、新規な検査装置を提供することを課題の一とする。また、本発明の一態様は、新規な検査方法を提供することを課題の一とする。
【0014】
なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した課題、及び他の課題のうち、少なくとも一つの課題を解決するものである。なお、本発明の一態様は、上記列挙した課題、及び他の課題の全てを解決する必要はない。
【課題を解決するための手段】
【0015】
本発明の一態様は、電子顕微鏡と、画像処理装置と、計算機と、を有し、電子顕微鏡は、試料の表面形状に対応する信号を発生させる機能を有し、画像処理装置は、信号に対応する第１の画像を生成する機能を有し、計算機は、第１の画像を基にして第２の画像を取得する機能を有し、計算機は、第１の画像に対して平滑化処理を行うことにより、第３の画像を取得する機能を有し、計算機は、第２の画像に対して平滑化処理を行うことにより、第４の画像を取得する機能を有し、計算機は、第３の画像と、第４の画像と、の差分をとることにより、第５の画像を取得する機能を有する検査装置である。
【0016】
又は、上記態様において、計算機は、ニューラルネットワークが構成された回路を有し、計算機は、ニューラルネットワークにより、第１の画像を基にして第２の画像を取得する機能を有してもよい。
【0017】
又は、上記態様において、第３の画像は、第１の画素値によって表され、第４の画像は、第２の画素値によって表され、第５の画像は、第３の画素値によって表され、計算機は、第１の画素値と、第２の画素値と、の差分をとることにより、第３の画素値を取得する機能を有し、計算機は、第３の画素値を基に、第４の画素値を取得する機能を有し、第４の画素値は、第３の画素値が閾値以上である場合は、第１の値となり、第４の画素値は、第３の画素値が閾値未満である場合は、第２の値となってもよい。
【0018】
又は、上記態様において、計算機は、第４の画素値によって表される第６の画像の外れ値検出を行うことにより、第６の画像を、異常データ又は正常データに分類する機能を有してもよい。
【0019】
又は、上記態様において、計算機は、入出力装置を有し、計算機は、外れ値検出を行うことにより、第６の画像の異常度を算出する機能を有し、計算機は、複数の第１の画像のそれぞれに対して、第６の画像を取得して、取得した第６の画像のそれぞれに対して異常度を算出する機能を有し、入出力装置は、異常度の順に、第６の画像に対応する第１の画像を並べて表示する機能を有してもよい。
【0020】
又は、上記態様において、入出力装置は、第１の画像に第６の画像を合成させた第７の画像を表示する機能を有してもよい。
【0021】
又は、上記態様において、第１の画像が、異常箇所を含む場合、第１の画像を基に計算機が取得した第２の画像は、異常箇所を含まなくてもよい。
【0022】
又は、上記態様において、ニューラルネットワークが構成された回路は、チャネル形成領域に金属酸化物を用いたトランジスタを有してもよい。
【0023】
又は、本発明の一態様は、計算機と、電子顕微鏡と、を有する検査装置を用いた検査方法であって、電子顕微鏡が撮影した第１の画像を、計算機が取得し、計算機が、第１の画像を基にして第２の画像を取得し、計算機が、第１の画像に対して平滑化処理を行うことにより第３の画像を取得し、また第２の画像に対して平滑化処理を行うことにより第４の画像を取得し、計算機が、第３の画像と、第４の画像と、の差分をとることにより、第５の画像を取得する検査方法である。
【0024】
又は、上記態様において、計算機は、ニューラルネットワークが構成された回路を有し、計算機は、ニューラルネットワークにより、第１の画像を基にして第２の画像を取得してもよい。
【0025】
又は、上記態様において、計算機が、第３の画像を表す第１の画素値と、第４の画像を表す第２の画素値と、の差分である第３の画素値を取得することにより、第５の画像を表す第３の画素値を取得し、計算機が、第３の画素値が閾値以上である場合は第１の値となり、閾値未満である場合は第２の値となる第４の画素値を取得してもよい。
【0026】
又は、上記態様において、計算機が、第４の画素値によって表される第６の画像の外れ値検出を行うことにより、第６の画像を、異常データ又は正常データに分類してもよい。
【0027】
又は、上記態様において、計算機は、入出力装置を有し、計算機が、複数の第１の画像のそれぞれに対して、第６の画像を取得して、取得した第６の画像の外れ値検出を行うことにより、第６の画像のそれぞれに対して異常度を算出し、入出力装置が、異常度の順に、第６の画像に対応する第１の画像を並べて表示してもよい。
【0028】
又は、上記態様において、入出力装置が、第１の画像に第６の画像を合成させた第７の画像を表示してもよい。
【0029】
又は、上記態様において、第１の画像が、異常箇所を含む場合、第１の画像を基に計算機が取得する第２の画像は、異常箇所を含まなくてもよい。
【0030】
又は、上記態様において、ニューラルネットワークが構成された回路は、チャネル形成領域に金属酸化物を用いたトランジスタを有してもよい。
【発明の効果】
【0031】
本発明の一形態により、画像に含まれる異常を高精度に検知することが可能な検査装置を提供することができる。また、本発明の一形態により、画像に含まれる異常を高精度に検知することが可能な検査方法を提供することができる。また、本発明の一形態により、画像に含まれる異常を低消費電力で検知することができる。また、本発明の一形態により、画像に含まれる異常を低消費電力で検知することができる。また、本発明の一態様により、新規な検査装置を提供することができる。また、本発明の一態様により、新規な検査方法を提供することができる。
【0032】
なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
【図面の簡単な説明】
【0033】
図１は、検査装置の構成例を示すブロック図である。
図２は、検査方法の一例を示すフローチャートである。
図３Ａ乃至図３Ｃは、検査方法の一例を示す模式図である。
図４は、検査方法の一例を示すフローチャートである。
図５Ａ乃至図５Ｃは、検査方法の一例を示す模式図である。
図６Ａ及び図６Ｂは、検査方法の一例を示す模式図である。
図７Ａ及び図７Ｂは、検査方法の一例を示す模式図である。
図８は、検査装置の構成例を示すブロック図である。
図９は、検査装置の構成例を示すブロック図である。
図１０Ａ及び図１０Ｂは、階層型のニューラルネットワークを示す図である。
図１１は、演算回路の構成例を示すブロック図である。
図１２は、演算回路が有する回路の構成例を示す回路図である。
図１３は、演算回路の動作例を示すタイミングチャートである。
図１４は、演算回路の構成例を示すブロック図である。
図１５は、演算回路の構成例を示すブロック図である。
図１６は、演算回路の動作例を示すタイミングチャートである。
図１７Ａは、記憶装置の構成例を示すブロック図である。図１７Ｂは、記憶装置の構成例を示す斜視図である。
図１８Ａ乃至図１８Ｈは、記憶装置の構成例を示す回路図である。
図１９は、半導体装置の構成例を示す断面模式図である。
図２０は、半導体装置の構成例を示す断面模式図である。
図２１Ａ乃至図２１Ｃは、半導体装置の構成例を示す断面模式図である。
図２２Ａ及び図２２Ｂは、トランジスタの構成例を示す断面模式図である。
図２３は、半導体装置の構成例を示す断面模式図である。
図２４Ａ及び図２４Ｂは、トランジスタの構成例を示す断面模式図である。
図２５は、半導体装置の構成例を示す断面模式図である。
図２６Ａは容量の構成例を示す上面図である。図２６Ｂ及び図２６Ｃは、容量の構成例を示す断面斜視図である。
図２７Ａは、容量の構成例を示す上面図である。図２７Ｂは、容量の構成例を示す断面図である。図２７Ｃは、容量の構成例を示す断面斜視図である。
図２８Ａは、ＩＧＺＯの結晶構造の分類を示す図である。図２８Ｂは、石英ガラスのＸＲＤスペクトルを示す図である。図２８Ｃは、結晶性ＩＧＺＯのＸＲＤスペクトルを示す図である。図２８Ｄは、結晶性ＩＧＺＯの極微電子線回折パターンを示す図である。
図２９は、実施例で用いたジェネレータの構成である。
図３０は、実施例に係る画像である。
図３１Ａ及び図３１Ｂは、実施例に係る画像である。
図３２は、実施例に係る画像である。
図２は、検査方法の一例を示すフローチャートである。
図３Ａ乃至図３Ｃは、検査方法の一例を示す模式図である。
図４は、検査方法の一例を示すフローチャートである。
図５Ａ乃至図５Ｃは、検査方法の一例を示す模式図である。
図６Ａ及び図６Ｂは、検査方法の一例を示す模式図である。
図７Ａ及び図７Ｂは、検査方法の一例を示す模式図である。
図８は、検査装置の構成例を示すブロック図である。
図９は、検査装置の構成例を示すブロック図である。
図１０Ａ及び図１０Ｂは、階層型のニューラルネットワークを示す図である。
図１１は、演算回路の構成例を示すブロック図である。
図１２は、演算回路が有する回路の構成例を示す回路図である。
図１３は、演算回路の動作例を示すタイミングチャートである。
図１４は、演算回路の構成例を示すブロック図である。
図１５は、演算回路の構成例を示すブロック図である。
図１６は、演算回路の動作例を示すタイミングチャートである。
図１７Ａは、記憶装置の構成例を示すブロック図である。図１７Ｂは、記憶装置の構成例を示す斜視図である。
図１８Ａ乃至図１８Ｈは、記憶装置の構成例を示す回路図である。
図１９は、半導体装置の構成例を示す断面模式図である。
図２０は、半導体装置の構成例を示す断面模式図である。
図２１Ａ乃至図２１Ｃは、半導体装置の構成例を示す断面模式図である。
図２２Ａ及び図２２Ｂは、トランジスタの構成例を示す断面模式図である。
図２３は、半導体装置の構成例を示す断面模式図である。
図２４Ａ及び図２４Ｂは、トランジスタの構成例を示す断面模式図である。
図２５は、半導体装置の構成例を示す断面模式図である。
図２６Ａは容量の構成例を示す上面図である。図２６Ｂ及び図２６Ｃは、容量の構成例を示す断面斜視図である。
図２７Ａは、容量の構成例を示す上面図である。図２７Ｂは、容量の構成例を示す断面図である。図２７Ｃは、容量の構成例を示す断面斜視図である。
図２８Ａは、ＩＧＺＯの結晶構造の分類を示す図である。図２８Ｂは、石英ガラスのＸＲＤスペクトルを示す図である。図２８Ｃは、結晶性ＩＧＺＯのＸＲＤスペクトルを示す図である。図２８Ｄは、結晶性ＩＧＺＯの極微電子線回折パターンを示す図である。
図２９は、実施例で用いたジェネレータの構成である。
図３０は、実施例に係る画像である。
図３１Ａ及び図３１Ｂは、実施例に係る画像である。
図３２は、実施例に係る画像である。
【発明を実施するための形態】
【0034】
（実施の形態１）
本実施の形態では、本発明の一形態である検査装置とその検査方法について説明を行う。
本実施の形態では、本発明の一形態である検査装置とその検査方法について説明を行う。
【0035】
なお、本明細書等において、ＤＯＳＲＡＭ（登録商標）とは、「Ｄｙｎａｍｉｃ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＲＡＭ」の略称であり、１Ｔ（トランジスタ）１Ｃ（容量）型のメモリセルを有するＲＡＭを指す。
【0036】
また、本明細書等において、ＮＯＳＲＡＭ（登録商標）とは「Ｎｏｎｖｏｌａｔｉｌｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＲＡＭ」の略称であり、ゲインセル型（２Ｔ型、３Ｔ型）のメモリセルを有するＲＡＭを指す。ＤＯＳＲＡＭ、ＮＯＳＲＡＭは、ＯＳトランジスタのオフ電流が低いことを利用したメモリである。
【0037】
本発明の一態様は、電子顕微鏡と、ＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）と、サーバーと、を有する検査装置、及び当該検査装置を用いた検査方法である。本発明の一態様により、例えば半導体デバイス等、微細な試料の形状を検査することができる。具体的には、例えば試料に異常箇所があるか否かを検査することができる。
【0038】
本明細書等において、ＰＣと、サーバーと、をまとめて計算機と呼ぶ。
【0039】
電子顕微鏡は、試料を撮影する機能を有する。電子顕微鏡によって撮影された画像は、検査画像として計算機に送られる。計算機は、ニューラルネットワークが構成された回路であるＡＩチップを有し、当該ニューラルネットワークは、例えば異常箇所がない試料の画像のみを教師データとして、あらかじめ学習がなされている。
【0040】
計算機に送られた検査画像は、上記ニューラルネットワークが構成された回路に入力される。これにより、当該回路は画像を生成する。よって、当該回路は、ジェネレータとしての機能を有するということができる。
【0041】
前述のように、上記ニューラルネットワークの学習は、例えば異常箇所がない試料の画像のみを教師データとして行われる。よって、上記ニューラルネットワークが構成された回路に入力された検査画像が異常箇所を含む画像であっても、出力される画像から当該異常箇所は消失する。
【0042】
本発明の一態様の検査装置が有する計算機は、上記検査画像と、上記ニューラルネットワークから出力された画像と、に対して平滑化処理を行う。そして、平滑化処理を行った検査画像と、ニューラルネットワークから出力された画像と、の差分をとることにより、検査画像に含まれる異常箇所を検出する。
【0043】
電子顕微鏡によって撮影された検査画像は、ノイズを含む場合が多い。よって、上記平滑化処理を行わずに上記差分をとると、異常箇所の検出を正しく行えない可能性がある。そこで、上記平滑化処理を行った後に上記差分をとることにより、特に検査画像が電子顕微鏡によって撮影された場合に、異常箇所の検出を正しく行うことができる。以上より、本発明の一態様の検査装置は、検査画像に含まれる異常を、高精度に自動検知することができる。
【0044】
＜検査装置の構成＞
図１は、本発明の一形態である検査装置１の構成例を示すブロック図である。検査装置１は、電子顕微鏡１０と、画像処理装置８０と、ＰＣ２０と、サーバー３０を備えている。ここで、ＰＣ２０と、サーバー３０と、をまとめて計算機４０とする。
図１は、本発明の一形態である検査装置１の構成例を示すブロック図である。検査装置１は、電子顕微鏡１０と、画像処理装置８０と、ＰＣ２０と、サーバー３０を備えている。ここで、ＰＣ２０と、サーバー３０と、をまとめて計算機４０とする。
【0045】
図１に示す構成の検査装置１は、半導体デバイス等、微細な試料の形状を検査するのに適している。特に、数μｍ以下の試料の形状を検査するのに適している。
【0046】
以降の説明において、電子顕微鏡１０はＳＥＭを想定して説明を行うが、これに限定されず、本発明の一形態は、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）又は走査型透過電子顕微鏡（ＳＴＥＭ：Ｓｃａｎｎｉｎｇ Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）にも適用可能である。
【0047】
電子顕微鏡１０は、電子銃１１と、集束レンズ１２と、対物レンズ１３と、走査コイル１４と、検出器１５と、ステージ１６を有している。また、図示されていないが、電子顕微鏡１０は、真空ポンプを有し、試料室内を真空状態に保つことができる。
【0048】
電子銃１１から放出された電子線１７が、集束レンズ１２と対物レンズ１３で絞られ、試料１８に照射される。試料１８は信号電子１９を放出し、信号電子１９は検出器１５で検出される。信号電子１９として、二次電子と反射電子が含まれる。なお、二次電子と反射電子は、別々の検出器で検出してもよい。検査装置１は、信号電子１９の強度を解析することで、試料１８の表面形状等を観察することができる。
【0049】
以上より、電子顕微鏡１０は、試料１８の表面形状等に対応する信号を発生させる機能を有するということができる。
【0050】
画像処理装置８０は、信号を画像に変換する機能を有する。検査装置１では、画像処理装置８０は、検出器１５が検知した信号を画像に変換する。画像処理装置８０が生成した画像は、ＰＣ２０に送られる。ＰＣ２０は、入出力装置２１を有する。検査装置１のユーザーは、入出力装置２１を通して、画像処理装置８０が生成した画像を確認することができる。
【0051】
本明細書等において、画像は、画素値によって表されるものとする。画素値とは、例えば画素が射出する光の輝度を表す値である。ここで、例えば１つの画素が射出する光の輝度を、１つの画素値によって表すものとする。よって、画像は、解像度と同数の画素値により表すことができる。例えば、解像度が１９２０×１０８０の画像は、１９２０×１０８０個の画素値により表すことができる。
【0052】
入出力装置２１は、いわゆるインターフェースであり、ディスプレイ、キーボード、マウス等を含む。入出力装置２１にディスプレイが含まれる場合は、当該ディスプレイにタッチセンサを設けてもよい。
【0053】
また、ＰＣ２０は、電子顕微鏡１０を制御する機能を有し、電子線の加速電圧、及びステージの位置等を制御することができる。
【0054】
ＰＣ２０は、ネットワークを介してサーバー３０と接続され、電子顕微鏡１０が撮影した画像をサーバー３０に送ることができる。
【0055】
サーバー３０は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）３１と、ＡＩチップ３２と、主記憶装置３３と、補助記憶装置３４と、バス３５を有している。
【0056】
サーバー３０は、ＰＣ２０から送られた画像信号を解析し、解析結果をＰＣ２０に送ることができる。
【0057】
主記憶装置３３は、ＤＲＡＭを用いることができる。また、主記憶装置３３として、ＤＯＳＲＡＭ又はＮＯＳＲＡＭを用いてもよい。ＤＯＳＲＡＭ又はＮＯＳＲＡＭを用いることで、サーバー３０の消費電力を抑えることができる。
【0058】
補助記憶装置３４は、ＨＤＤ（Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ）、又はＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）を用いることができる。また、補助記憶装置３４として、ＮＯＳＲＡＭを用いてもよい。ＮＯＳＲＡＭを用いることで、サーバー３０の消費電力を抑えることができる。
【0059】
ＡＩチップ３２は、ニューラルネットワークが構成された回路である。ＡＩチップ３２は、ＯＳトランジスタを用いることが好ましい。ＡＩチップ３２は、ＯＳトランジスタを用いることで、アナログニューラルネットワークが可能になり、サーバー３０の消費電力を抑えることができる。
【0060】
なお、サーバー３０の役割をＰＣ２０に持たせてもよい。その場合、ＰＣ２０はＡＩチップ３２を有することが好ましい。
【0061】
電子顕微鏡１０で撮影された画像は、サーバー３０で解析される。サーバー３０は画像に含まれる異常箇所を自動で検知し、ＰＣ２０と入出力装置２１を介して、検査装置１のユーザーに知らせることができる。
【0062】
＜検査方法＞
次に、図１に示す検査装置１が、撮影した画像から異常箇所を特定する方法の一例について、図２乃至図７を用いて説明を行う。なお、本実施の形態において、試料１８は半導体デバイスを想定しているが、これに限定されない。試料１８としては、一般的に電子顕微鏡で形状確認が行われる試料全般があてはまる。
次に、図１に示す検査装置１が、撮影した画像から異常箇所を特定する方法の一例について、図２乃至図７を用いて説明を行う。なお、本実施の形態において、試料１８は半導体デバイスを想定しているが、これに限定されない。試料１８としては、一般的に電子顕微鏡で形状確認が行われる試料全般があてはまる。
【0063】
≪学習≫
本発明の一形態である検査方法では、事前に教師データを用いて学習を行う。図２は学習処理の流れの一例を示すフローチャートを示し、図３Ａ乃至図３Ｃは図２の処理の一部を説明するための模式図である。なお、本実施の形態は、半導体デバイスにおける配線形状を検査する場合を例示して説明を行う。
本発明の一形態である検査方法では、事前に教師データを用いて学習を行う。図２は学習処理の流れの一例を示すフローチャートを示し、図３Ａ乃至図３Ｃは図２の処理の一部を説明するための模式図である。なお、本実施の形態は、半導体デバイスにおける配線形状を検査する場合を例示して説明を行う。
【0064】
図２に示す処理は、サーバー３０で行われることが好ましいが、場合によっては、一部又は全ての処理をＰＣ２０で行ってもよい。
【0065】
まず、ステップＳ１１において、教師データ１０１を取得する。教師データ１０１は、異常箇所を含まない複数の良品画像のみで構成されることが好ましい。良品画像の枚数は、好ましくは１千枚以上、さらに好ましくは５千枚以上、より好ましくは１万枚以上とする。良品画像の枚数が多ければより精度の高い学習が可能であるが、実際は学習を行うサーバー３０の性能によって制限される。具体的には、ＣＰＵ３１及びＡＩチップ３２の処理能力、並びに主記憶装置３３の記憶容量によって制限される。
【0066】
また、ステップＳ１１において、教師データ１０１を構成する画像の解像度を適切な値に変換しておくことが好ましい。画像の解像度が高いほどより精度の高い学習が可能であるが、実際は学習を行うサーバー３０の性能によって制限される。具体的には、ＣＰＵ３１及びＡＩチップ３２の処理能力、並びに主記憶装置３３の記憶容量によって制限される。
【0067】
また、ステップＳ１１において、教師データ１０１を構成する画像のチャンネル数は１、すなわちグレースケールに変換しておくことが好ましい。
【0068】
次に、ステップＳ１２において、教師データ１０１の画像全てにノイズを付加し、データ１０２を生成する（図３Ａ）。付加するノイズとしては、ガウシアンノイズ等が挙げられる。
【0069】
次に、ステップＳ１３において、学習を行う。学習は、教師データ１０１、データ１０２、及びジェネレータ１００を用いて行われる（図３Ｂ）。
【0070】
ジェネレータ１００は、ニューラルネットワークを用いたプログラムであり、入力されたデータに対して、画像を生成することができる。ジェネレータ１００として、例えば、Ａｕｔｏｅｎｃｏｄｅｒ（ＡＥ）、Ｃｏｎｖｏｌｕｔｉｏｎａｌ Ａｕｔｏｅｎｃｏｄｅｒ（ＣＡＥ）等が挙げられる。また、ジェネレータ１００として、Ｄｅｅｐ Ｃｏｎｖｏｌｕｔｉｏｎａｌ Ｇｅｎｅｒａｔｉｖｅ Ａｄｖｅｒｓａｒｉａｌ Ｎｅｔｗｏｒｋｓ（ＤＣＧＡＮ）等、Ｇｅｎｅｒａｔｉｖｅ Ａｄｖｅｒｓａｒｉａｌ Ｎｅｔｗｏｒｋｓ（ＧＡＮ）を応用したモデルを用いてもよい。ＡＩチップ３２は、ジェネレータ１００としての機能を有するということができる。
【0071】
ジェネレータ１００は、データ１０２を入力データとし、出力データが教師データ１０１に近づくように学習を行う（ニューラルネットワークの重みを更新する）。
【0072】
次に、ステップＳ１４において、学習結果１０３を保存する（図３Ｂ）。より具体的には、学習によって取得したジェネレータ１００の重みを保存する。上述の学習は、検査する配線形状ごとに行われる。すなわち、検査する配線形状の種類に応じた学習結果が取得される。例えば、図３Ｃは、３種類の配線形状を示し、それぞれを教師データ１０１ａ、教師データ１０１ｂ、教師データ１０１ｃとしている。また、それぞれの教師データを学習に用いた結果、学習結果１０３ａ、学習結果１０３ｂ、学習結果１０３ｃが取得される。これら学習結果は、サーバー３０の補助記憶装置３４に保存される。
【0073】
以上で学習が終了する。
【0074】
【0075】
【0076】
図４に示す処理は、サーバー３０で行われることが好ましいが、場合によっては、一部又は全ての処理をＰＣ２０で行ってもよい。特に、ＰＣ２０とサーバー３０との間のデータ伝送に時間を要する場合、図４の処理はＰＣ２０で行うことが好ましい。その場合、ＰＣ２０はＡＩチップ３２を有することが好ましい。
【0077】
まず、ステップＳ２１において、電子顕微鏡１０が撮影した画像をサーバー３０が取得する。次に、ステップＳ２２において、サーバー３０は取得した画像に対応する学習済みモデルが、補助記憶装置３４の中に存在するかどうか調べる。存在する場合はステップＳ２３へ進み、存在しない場合は検査を終了させる。なお、検査を終了させる前に、学習済みデータが存在しない旨のメッセージを入出力装置２１へ出力し、検査装置１のユーザーに知らせることが好ましい。
【0078】
また、ステップＳ２１において、検査画像１１０の解像度及びチャンネル数を、図２のステップＳ１３における教師データ１０１と合わせおくことが好ましい。
【0079】
本実施の形態では、図５Ａに示すように、異常箇所１１１を含む検査画像１１０が取得した場合を想定する。
【0080】
【0081】
次に、ステップＳ２４において、画像１２０を学習済みのジェネレータ１００に入力し、画像１１２を取得する（図５Ａ）。ジェネレータ１００は、事前の学習によって取得した学習結果１０３を読み込んだ状態にあり、重みが更新されている。
【0082】
ジェネレータ１００は、良品画像の集合である教師データ１０１のみで学習を行ったため、異常箇所１１１に関する情報は与えられていない。そのため、ジェネレータ１００は異常箇所１１１を再現することができず、異常箇所１１１は、画像１１２から消失している。
【0083】
次に、ステップＳ２５において、検査画像１１０に対して平滑化処理を行い、画像１１３を取得する。同様に、画像１１２に対して平滑化処理を行い、画像１１４を取得する（図５Ｂ）。検査画像１１０と画像１１２に対して行う平滑化処理は同じであることが好ましい。
【0084】
上記平滑化処理の方法として、画像と、カーネルと呼ばれるフィルタとの畳み込みを計算する方法が挙げられる。また、上記フィルタとして、平均フィルタと、ガウシアンフィルタの２つが挙げられる。平滑化処理の方法の一例として、３×３サイズの平均フィルタを用いる場合について説明を行う。
【0085】
【数1】
【0086】
式１で表される平均フィルタを使った平滑化処理を行うと、各画素に対してその画素を中心にした３×３のウィンドウを選択し，ウィンドウ内の全画素の画素値の合計を９で割る。すなわち、ウィンドウ内の画素値の平均を取る。この計算を全画素に対して適用することで、平滑化された画像を取得することができる。なお、フィルタのサイズは、式１に限らず、５×５、７×７等、奇数の二乗で表されるサイズを必要に応じて設ければよい。
【0087】
平均フィルタの重み（式１の行列成分）は全て１であったが、フィルタの重みを、注目画素を中心にしたガウス分布に従って与えたものがガウシアンフィルタである。ガウシアンフィルタを適用する場合は、ガウス分布の分散（又は標準偏差）を指定する。
【0088】
検査画像１１０は、電子顕微鏡１０に由来するノイズを含む場合が多い。上述の平滑化処理を施すことで、検査画像１１０からノイズを取り除くことができる。
【0089】
次に、ステップＳ２６において、画像１１３と画像１１４の差分をとる。具体的には、画像１１３を表す画素値と、画像１１４を表す画素値と、の差分をとり、画像１１５を取得する（図５Ｂ）。当該差分は、画素値１つ１つに対してとる。つまり、画像１１３と画像１１４がそれぞれ例えば１９２０×１０８０個の画素値によって表される場合、１９２０×１０８０個の画素値それぞれについて差分をとる。よって、画像１１３と画像１１４がそれぞれ１９２０×１０８０個の画素値によって表される場合、画像１１５も１９２０×１０８０個の画素値によって表すことができる。
【0090】
異常箇所１１１以外の箇所では、画像１１３と画像１１４との差分は０に近い。よって、画像１１５は、異常箇所１１１以外の箇所は、輝度が０に近い。
【0091】
次に、ステップＳ２７において、画像１１５の画素の輝度を、ある閾値を基準に、１又は０の２値に変換する。こうすることで、異常箇所１１１が白く塗りつぶされ、異常箇所１１１以外の部分は黒く塗り潰された画像１１６を取得することができる（図５Ｃ）。画像１１６は、異常箇所１１１が強調された画像である。
【0092】
次に、ステップＳ２８において、画像１１６の外れ値検出を行い、画像１１６を、異常データ又は正常データのいずれかに分類する。すなわち、機械が検査画像１１０の良否判定を行う。外れ値検出には、ｋ－近傍法、ｋ－平均法、ＬＯＦ（Ｌｏｃａｌ Ｏｕｔｌｉｅｒ Ｆａｃｔｏｒ）、ＳＶＭ（Ｓｕｐｐｏｒｔ Ｖｅｃｔｏｒ Ｍａｃｈｉｎｅ）法等、適切な方法を用いればよい。
【0093】
また、このときに、画像１１６の異常度を、ある数値で表しておくことが好ましい。例えば、画像１１６において、輝度が１で表される画素の数（白く塗り潰された画素の数）を、異常度として用いればよい。異常度の数が大きいほど、検査画像は教師データとの乖離が大きく、異常性が高いことを示している。
【0094】
他にも、例えば、正常データとしてクラスタリングされた集合の重心からの距離を、異常度として用いてもよい。この場合、重心からの距離が遠いほど、データの異常性が高いことを示している。
【0095】
また、例えば、機械が判定した正常と異常の境界からの距離を異常度として用いてもよい。
【0096】
また、異常に対して重み付けを行ってもよい。重みの大きさは、例えば異常の種類ごとに異ならせることができる。例えば、検査試料の品質に与える影響が大きい異常には、大きな重みを与えるものとすることができる。異常に対して重み付けを行う場合、例えば検査画像１１０から検出された全ての異常箇所１１１に対して重み付けを行い、重みの合計を異常度とすることができる。
【0097】
図６Ａ、図６Ｂは、異常に対する重み付けの方法の一例を説明するための模式図である。図６Ａは、学習方法の一例を説明するための模式図であり、事前に行う。図６Ｂは、学習結果を用いて、異常を含む検査画像から異常の種類を判定する方法の一例を説明するための模式図である。
【0098】
図６Ａ、図６Ｂに示す処理は、サーバー３０で行われることが好ましいが、場合によっては、一部又は全ての処理をＰＣ２０で行ってもよい。特に、ＰＣ２０とサーバー３０との間のデータ伝送に時間を要する場合、図６Ｂの処理はＰＣ２０で行うことが好ましい。その場合、ＰＣ２０はＡＩチップ３２を有することが好ましい。
【0099】
学習方法の一例について説明する。まず、画像データ１３１を取得し、取得した画像データ１３１のそれぞれにラベル１３２を紐付ける。画像データ１３１は、異常箇所を含む複数の不良品画像のみで構成されることが好ましい。ラベル１３２は、例えば画像データ１３１に示されている異常の種類を表すものとすることができる。異常の種類は、例えば断線、短絡、異物付着、空洞形成等とすることができる。
【0100】
不良品画像の枚数は、例えば１種類の異常につき好ましくは１千枚以上、さらに好ましくは５千枚以上、より好ましくは１万枚以上とする。不良品画像の枚数が多ければより精度の高い学習が可能であるが、実際は学習を行うサーバー３０の性能によって制限される。具体的には、ＣＰＵ３１及びＡＩチップ３２の処理能力、並びに主記憶装置３３の記憶容量によって制限される。
【0101】
また、画像データ１３１を構成する画像の解像度を適切な値に変換しておくことが好ましい。画像の解像度が高いほどより精度の高い学習が可能であるが、実際は学習を行うサーバー３０の性能によって制限される。具体的には、ＣＰＵ３１及びＡＩチップ３２の処理能力、並びに主記憶装置３３の記憶容量によって制限される。
【0102】
また、画像データ１３１を構成する画像のチャンネル数は１、すなわちグレースケールに変換しておくことが好ましい。
【0103】
次に、学習を行う。学習は、画像データ１３１、ラベル１３２、及び分類器１３０を用いて行われる（図６Ａ）。
【0104】
分類器１３０は、ニューラルネットワークを用いたプログラムであり、入力された画像の特徴量を抽出し、特徴マップを生成することができる。分類器１３０としては、例えば畳み込みニューラルネットワーク（ＣＮＮ：Ｃｏｎｖｏｌｕｔｉｏｎａｌ Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋ）等が挙げられる。ＡＩチップ３２は、分類器１３０としての機能を有するということができる。
【0105】
分類器１３０は、画像データ１３１及びラベル１３２を教師データとし、出力されるデータが所望のものとなるように学習を行う（ニューラルネットワークの重みを更新する）。例えば、分類器１３０が特徴マップを出力する場合、分類器１３０に入力した画像データ１３１の特徴量を、ラベル１３２に応じて適切に分類器１３０が抽出できるように学習を行う。
【0106】
次に、学習結果１３３を保存する（図６Ａ）。より具体的には、学習によって取得した分類器１３０の重みを保存する。以上で学習が終了する。
【0107】
異常の種類を判定する方法の一例について説明する。図４に示すステップＳ２８で異常が検出された場合は、異常が検出された検査画像を学習済みの分類器１３０に入力する。図６Ｂでは、異常箇所１１１を含む検査画像１１０が、分類器１３０に入力される例を示している。ここで、分類器１３０は、事前の学習によって取得した学習結果１３３を読み込んだ状態にあり、重みが更新されている。
【0108】
検査画像１１０を分類器１３０に入力することにより、学習結果１３３に基づき、検査画像に含まれる異常の種類を表すデータ１３４が分類器１３０から出力される。
【0109】
次に、データ１３４に基づき、異常箇所１１１を含む検査画像１１０の異常度を算出する。例えば、異常の個数に、データ１３４に対応する重みを乗じた値を、異常度とすることができる。
【0110】
本発明の一態様の検査方法は、検査画像１１０に対して平滑化処理を行って画像１１３を取得し、また画像１１２に対して平滑化処理を行って画像１１４を取得した後、画像１１３と画像１１４の差分をとる。前述のように、検査画像１１０は、電子顕微鏡１０に由来するノイズを含む場合が多い。よって、上記平滑化処理を行わずに上記差分をとると、異常箇所１１１の検出が正しく行われない可能性がある。そこで、上記平滑化処理を行った後に上記差分をとることにより、検査装置１は、検査画像１１０に含まれる異常箇所１１１を、高精度に自動検知することができる。
【0111】
次に、ステップＳ２９において、入出力装置２１に検査結果を表示する。図７Ａは、入出力装置２１に上述の検査結果を表示させた例を示す模式図である。図７Ａは、入出力装置２１の例として、タッチパネルとディスプレイを備えた端末を示している。
【0112】
画面下型の領域１２２は、検査画像が、ステップＳ２８で取得した異常度の順に並んで表示されている。図７Ａでは、左側にある画像ほど異常度が小さく、右側にある画像ほど異常度が大きい（Ａｂｎｏｒｍａｌ）例を示している。すなわち、良品ほど左側に存在し、不良品ほど右側に存在している。また、それぞれの画像には、ステップＳ２８の機械による良否判定の結果（Ｇｏｏｄ／Ｂａｄ）が表示されている。
【0113】
領域１２２で表示されている画像を検査装置１のユーザーがタッチすると、タッチされた画像が、画面上側の領域１２１に拡大表示される。図７Ａは、検査装置１のユーザーがタッチした検査画像１１０と、画像１１７の２つが表示されている例を示している。画像１１７は、検査画像１１０に図５Ｃの画像１１６を合成させたものである。すなわち、検査画像１１０の異常箇所を強調させた画像である。領域１２１に検査画像１１０と画像１１７を表示させることで、検査装置１のユーザーは検査画像に含まれる異常箇所を容易に判断することができる。なお、画像１１７は、図５Ｂの画像１１５の輝度にあわせて、異常箇所の色をグラデーションで表示させてもよい。
【0114】
図７Ａのように結果を表示させることで、機械でも判断が難しい画像を近くに集めることができる。機械による判定と、検査装置１のユーザーの目視による判定は、必ずしも一致するわけではない。入出力装置２１は、機械が判定したＧｏｏｄ／Ｂａｄの結果を、ユーザーが訂正することができる。また、その訂正結果をサーバー３０に伝えて、今後の良否判定に反映させることができる。
【0115】
図７Ａの領域１２２において、左右の両端近くに存在する画像（異常度が極端に小さい画像、又は極端に大きい画像）は、機械と検査装置１のユーザーとの間で判断が異なることは少ない。一方、画面中央付近に存在する画像は、機械と検査装置１のユーザーとの間で判断が異なる場合が多い。図７Ａのように検査画像を配置することで、検査装置１のユーザーは画面中央付近の画像についてのみ注意すればよく、検査装置１のユーザーが確認に要する時間を短縮することができる。
【0116】
図７Ｂは、検査画像１１０の異常箇所に重み（Ｗｅｉｇｈｔ）を付ける場合の、入出力装置２１の表示例を示す模式図である。当該重みは、前述のように例えば検査試料の品質に与える影響が大きいほど、大きな値とすることができる。重み付けは、図６Ａ、図６Ｂに示す方法で行うことができる。図７Ｂは、検査装置１のユーザーがタッチした検査画像１１０に対応する画像１１７が表示されている例を示している。
【0117】
図７Ｂに示す画像１１７には、異常箇所が２か所含まれている。ここで、一方の異常箇所は、断線、短絡等を発生させておらず、異常が検査試料の品質に与える影響は小さいものとする。また、他方の異常箇所は、例えば断線を発生させており、異常が検査試料の品質に与える影響は大きいものとする。よって、他方の異常箇所の重みを、一方の異常箇所の重みより大きくする。図７Ｂは、一方の異常箇所の重みを２とし、他方の異常箇所の重みを１０とする場合の、入出力装置２１の表示例を示している。図７Ｂに示すように、異常箇所ごとに重みを表示することができる。
【0118】
異常箇所に重み付けをする場合、例えば重みの合計（Ｔｏｔａｌ）が閾値以下の場合は良品（Ｇｏｏｄ）と判定し、閾値以上の場合は不良品（Ｂａｄ）とすることができる。図７Ｂは、重みの合計が５以下の場合は良品（Ｇｏｏｄ）と判定し、６以上の場合は不良品（Ｂａｄ）と判定する場合の、入出力装置２１の表示例を示している。図７Ｂに示す場合では、重みの合計が１２であるため、不良品（Ｂａｄ）であると判定され、その旨が入出力装置２１に表示されている。また、良品（Ｇｏｏｄ）と不良品（Ｂａｄ）の判定基準を入出力装置２１に表示することができる。
【0119】
異常箇所に重み付けをすることにより、検査試料の良否判定を高精度に行うことができる。また、重みを入出力装置２１に表示することにより、検査装置１のユーザーが、試料の不良要因を認識しやすくなる。
【0120】
以上、本実施の形態の検査装置を用いることで、検査画像に含まれる異常を、高精度に自動検知することができる。また、少ない消費電力で自動検知することができる。又は、本実施の形態の検査方法を用いることで、検査画像に含まれる異常を、高精度に自動検知することができる。また、少ない消費電力で自動検知することができる。
【0121】
本実施の形態に示した構成例は、互いに適宜組み合わせることができる。また、本実施の形態は、本明細書で示す他の実施の形態等と適宜組み合わせることができる。
【0122】
（実施の形態２）
実施の形態１では、本発明の一態様の検査装置が異常判定を行う検査画像として、電子顕微鏡によって撮影された画像を想定しているが、本発明の一態様はこれに限らない。本実施の形態では、電子顕微鏡によって撮影された画像以外の画像を検査画像とする場合の、本発明の一態様の検査装置の構成例について説明を行う。
実施の形態１では、本発明の一態様の検査装置が異常判定を行う検査画像として、電子顕微鏡によって撮影された画像を想定しているが、本発明の一態様はこれに限らない。本実施の形態では、電子顕微鏡によって撮影された画像以外の画像を検査画像とする場合の、本発明の一態様の検査装置の構成例について説明を行う。
【0123】
図８は、検査装置１ａの構成例を示すブロック図である。検査装置１ａは、電子顕微鏡１０の代わりにコンピュータ断層撮影装置５０を有する点が、実施の形態１に示す検査装置１と異なる。
【0124】
コンピュータ断層撮影装置５０は、ガントリ５１と、クレードル５２を有している。ガントリ５１には開口部６１が設けられ、開口部６１の側壁と接する領域を有するようにＸ線管７１と、検出器７２と、が設けられる。クレードル５２には被検体６２が配置される。被検体６２は、例えば人体とすることができる。
【0125】
Ｘ線管７１は、例えばＸ線（例えば波長１ｐｍ以上１０ｎｍ以下の電磁波）を発する機能を有する。検出器７２は、例えばＸ線を検出する機能を有する。
【0126】
Ｘ線管７１から発せられた電磁波が被検体６２に照射されると、照射された電磁波の一部が被検体６２に吸収される。被検体６２に吸収されずに透過した電磁波は、検出器７２に照射される。検出器７２に照射された電磁波の強度を表す信号が、画像処理装置８０により画像に変換される。
【0127】
ＰＣ２０及びサーバー３０の機能等は、実施の形態１に示す検査装置１を参照することができる。ここで、検査装置１ａが有するＰＣ２０は、コンピュータ断層撮影装置５０を制御する機能を有し、例えばＸ線管７１の位置を制御することができる。
【0128】
検査装置１ａを用いた検査方法は、例えば電子顕微鏡１０をコンピュータ断層撮影装置５０と読み替え、試料を被検体と読み替えること等により、実施の形態１に示す検査装置１を用いた検査方法の説明を参照することができる。
【0129】
図９は、検査装置１ｂの構成例を示すブロック図である。検査装置１ｂは、電子顕微鏡１０の代わりに核磁気共鳴装置２１０を有する点が、実施の形態１に示す検査装置１と異なる。
【0130】
核磁気共鳴装置２１０は、ガントリ２１１と、クレードル２１２を有している。ガントリ２１１には開口部２２１が設けられる。開口部２２１の側壁を覆うようにガントリ２１１の内部にコイル２３１が設けられる。クレードル２１２には被検体２２２が配置される。被検体２２２は、図８に示す被検体６２と同様に例えば人体とすることができる。なお、被検体２２２は、生体とすることが好ましい。
【0131】
コイル２３１は、磁場を発する機能を有する。コイル２３１が発した磁場が被検体２２２に照射されると、被検体２２２に含まれる水素原子と磁場との間で共鳴現象が発生する。これにより、核磁気共鳴信号が発生する。核磁気共鳴信号は、画像処理装置８０により画像に変換される。
【0132】
ＰＣ２０及びサーバー３０の機能等は、実施の形態１に示す検査装置１を参照することができる。ここで、検査装置１ｂが有するＰＣ２０は、核磁気共鳴装置２１０を制御する機能を有し、例えばコイル２３１が発する磁場の向きを切り替えることができる。
【0133】
検査装置１ｂを用いた検査方法は、例えば電子顕微鏡１０を核磁気共鳴装置２１０と読み替え、試料を被検体と読み替えること等により、実施の形態１に示す検査装置１を用いた検査方法の説明を参照することができる。
【0134】
本実施の形態に示した構成例は、互いに適宜組み合わせることができる。また、本実施の形態は、本明細書で示す他の実施の形態等と適宜組み合わせることができる。
【0135】
（実施の形態３）
本実施の形態では、本発明の一態様の検査装置に用いられる、ニューラルネットワークの演算を行う回路である演算回路の一例について説明する。
本実施の形態では、本発明の一態様の検査装置に用いられる、ニューラルネットワークの演算を行う回路である演算回路の一例について説明する。
【0136】
＜階層型のニューラルネットワーク＞
初めに、階層型のニューラルネットワークについて説明する。階層型のニューラルネットワークは、一例としては、一の入力層と、一又は複数の中間層（隠れ層）と、一の出力層と、を有し、合計３以上の層によって構成されている。図１０Ａに示す階層型のニューラルネットワーク２００はその一例を示しており、ニューラルネットワーク２００は、第１層乃至第Ｒ層（ここでのＲは４以上の整数とすることができる。）を有している。特に、第１層は入力層に相当し、第Ｒ層は出力層に相当し、それら以外の層は中間層に相当する。なお、図１０Ａには、中間層として第（ｋ－１）層、第ｋ層（ここでのｋは３以上Ｒ－１以下の整数とする。）を図示しており、それ以外の中間層については図示を省略している。
初めに、階層型のニューラルネットワークについて説明する。階層型のニューラルネットワークは、一例としては、一の入力層と、一又は複数の中間層（隠れ層）と、一の出力層と、を有し、合計３以上の層によって構成されている。図１０Ａに示す階層型のニューラルネットワーク２００はその一例を示しており、ニューラルネットワーク２００は、第１層乃至第Ｒ層（ここでのＲは４以上の整数とすることができる。）を有している。特に、第１層は入力層に相当し、第Ｒ層は出力層に相当し、それら以外の層は中間層に相当する。なお、図１０Ａには、中間層として第（ｋ－１）層、第ｋ層（ここでのｋは３以上Ｒ－１以下の整数とする。）を図示しており、それ以外の中間層については図示を省略している。
【0137】
ニューラルネットワーク２００の各層は、一又は複数のニューロンを有する。図１０Ａにおいて、第１層はニューロンＮ１
（１）乃至ニューロンＮｐ
（１）（ここでのｐは１以上の整数である。）を有し、第（ｋ－１）層はニューロンＮ１
（ｋ－１）乃至ニューロンＮｍ
（ｋ－１）（ここでのｍは１以上の整数である。）を有し、第ｋ層はニューロンＮ１
（ｋ）乃至ニューロンＮｎ
（ｋ）（ここでのｎは１以上の整数である。）を有し、第Ｒ層はニューロンＮ１
（Ｒ）乃至ニューロンＮｑ
（Ｒ）（ここでのｑは１以上の整数である。）を有する。
【0138】
なお、図１０Ａには、ニューロンＮ１
（１）、ニューロンＮｐ
（１）、ニューロンＮ１
（ｋ－１）、ニューロンＮｍ
（ｋ－１）、ニューロンＮ１
（ｋ）、ニューロンＮｎ
（ｋ）、ニューロンＮ１
（Ｒ）、ニューロンＮｑ
（Ｒ）に加えて、第（ｋ－１）層のニューロンＮｉ
（ｋ－１）（ここでのｉは１以上ｍ以下の整数である。）、第ｋ層のニューロンＮｊ
（ｋ）（ここでのｊは１以上ｎ以下の整数である。）も図示しており、それ以外のニューロンについては図示を省略している。
【0139】
ｍ及びｎの値は、ｐ以上であってもよいし、ｐ未満であってもよい。また、ｍ及びｎの値は、ｑ以上であってもよいし、ｑ未満であってもよい。例えば、ニューラルネットワーク２００がＡｕｔｏｅｎｃｏｄｅｒ（ＡＥ）としての機能を有する場合、ｍ及びｎの値は、ｐ及びｑ未満とすることができる。
【0140】
次に、前層のニューロンから次層のニューロンへの信号の伝達、及びそれぞれのニューロンにおいて入出力される信号について説明する。なお、本説明では、第ｋ層のニューロンＮｊ
（ｋ）に着目している。
【0141】
図１０Ｂは、第ｋ層のニューロンＮｊ
（ｋ）と、ニューロンＮｊ
（ｋ）に入力される信号と、ニューロンＮｊ
（ｋ）から出力される信号と、を示している。
【0142】
具体的には、第（ｋ－１）層のニューロンＮ１
（ｋ－１）乃至ニューロンＮｍ
（ｋ－１）のそれぞれの出力信号であるｚ１
（ｋ－１）乃至ｚｍ
（ｋ－１）が、ニューロンＮｊ
（ｋ）に向けて出力されている。そして、ニューロンＮｊ
（ｋ）は、ｚ１
（ｋ－１）乃至ｚｍ
（ｋ－１）に応じてｚｊ
（ｋ）を生成して、ｚｊ
（ｋ）を出力信号として第（ｋ＋１）層（図示しない。）の各ニューロンに向けて出力する。
【0143】
前層のニューロンから次層のニューロンに入力される信号は、それらのニューロン同士を接続するシナプスの結合強度（以後、重み係数と呼ぶ。）によって、信号の伝達の度合いが定まる。ニューラルネットワーク２００では、前層のニューロンから出力された信号は、対応する重み係数を乗じられて、次層のニューロンに入力される。ｉを１以上ｍ以下の整数として、第（ｋ－１）層のニューロンＮｉ
（ｋ－１）と第ｋ層のニューロンＮｊ
（ｋ）との間のシナプスの重み係数をｗｉ
（ｋ－１）
ｊ
（ｋ）としたとき、第ｋ層のニューロンＮｊ
（ｋ）に入力される信号は、式（Ｄ１）で表すことができる。
【0144】
【数2】
【0145】
つまり、第（ｋ－１）層のニューロンＮ１
（ｋ－１）乃至ニューロンＮｍ
（ｋ－１）のそれぞれから第ｋ層のニューロンＮｊ
（ｋ）に信号が伝達するとき、当該信号であるｚ１
（ｋ－１）乃至ｚｍ
（ｋ－１）には、それぞれの信号に対応する重み係数（ｗ１
（ｋ－１）
ｊ
（ｋ）乃至ｗｍ
（ｋ－１）
ｊ
（ｋ））が乗じられる。そして、第ｋ層のニューロンＮｊ
（ｋ）には、ｗ１
（ｋ－１）
ｊ
（ｋ）・ｚ１
（ｋ－１）乃至ｗｍ
（ｋ－１）
ｊ
（ｋ）・ｚｍ
（ｋ－１）が入力される。このとき、第ｋ層のニューロンＮｊ
（ｋ）に入力される信号の総和ｕｊ
（ｋ）は、式（Ｄ２）となる。
【0146】
【数3】
【0147】
また、重み係数ｗ１
（ｋ－１）
ｊ
（ｋ）乃至ｗｍ
（ｋ－１）
ｊ
（ｋ）と、ニューロンの信号ｚ１
（ｋ－１）乃至ｚｍ
（ｋ－１）と、の積和の結果には、偏りとしてバイアスを与えてもよい。バイアスをｂとしたとき、式（Ｄ２）は、次の式に書き直すことができる。
【0148】
【数4】
【0149】
ニューロンＮｊ
（ｋ）は、ｕｊ
（ｋ）に応じて、出力信号ｚｊ
（ｋ）を生成する。ここで。ニューロンＮｊ
（ｋ）からの出力信号ｚｊ
（ｋ）を次の式で定義する。
【0150】
【数5】
【0151】
関数ｆ（ｕｊ
（ｋ））は、階層型のニューラルネットワークにおける活性化関数であり、ステップ関数、線形ランプ関数、シグモイド関数等を用いることができる。なお、活性化関数は、全てのニューロンにおいて同一でもよいし、又は異なっていてもよい。加えて、ニューロンの活性化関数は、層毎において、同一でもよいし、異なっていてもよい。
【0152】
ところで、各層のニューロンが出力する信号、重み係数ｗ、又は、バイアスｂは、アナログ値としてもよいし、デジタル値としてもよい。デジタル値としては、例えば、２値としてもよいし、３値としてもよい。さらに大きなビット数の値でもよい。一例として、アナログ値の場合、活性化関数として、例えば、線形ランプ関数、シグモイド関数等を用いればよい。デジタル値の２値の場合、例えば、出力を－１若しくは１、又は、０若しくは１、とするステップ関数を用いればよい。また、各層のニューロンが出力する信号は３値以上としてもよく、この場合、活性化関数は３値以上、例えば出力は－１、０、若しくは１とするステップ関数、又は、０、１、若しくは２とするステップ関数等を用いればよい。また、例えば、５値以上を出力する活性化関数として、－２、－１、０、１、若しくは２とするステップ関数等を用いてもよい。各層のニューロンが出力する信号、重み係数ｗ、又は、バイアスｂについて、少なくとも一つについて、デジタル値を用いることにより、回路規模を小さくすること、消費電力を低減すること、又は、演算スピードを速くすること、等が出来る。また、各層のニューロンが出力する信号、重み係数ｗ、又は、バイアスｂのうち、少なくとも一つについてアナログ値を用いることにより、演算の精度を向上させることが出来る。
【0153】
ニューラルネットワーク２００は、第１層（入力層）に入力信号が入力されることによって、第１層（入力層）から最後の層（出力層）までの各層において順次に、前層から入力された信号を基に、式（Ｄ１）、式（Ｄ２）（又は式（Ｄ３））、式（Ｄ４）を用いて出力信号を生成して、当該出力信号を次層に出力する動作を行う。最後の層（出力層）から出力された信号が、ニューラルネットワーク２００によって計算された結果に相当する。
【0154】
＜演算回路の構成例１＞
次に、上述のニューラルネットワーク２００において、積和演算及び活性化関数の演算を行う回路の一例について説明する。
次に、上述のニューラルネットワーク２００において、積和演算及び活性化関数の演算を行う回路の一例について説明する。
【0155】
図１１は、演算回路ＭＡＣ１の構成例を示している。図１１に示す演算回路ＭＡＣ１は、後述するメモリセルに保持された第１データと、入力された第２データと、の積和演算を行い、かつ当該積和演算の結果を用いて活性化関数の演算を行う回路である。なお、第１データ、及び第２データは、一例としては、アナログデータ、又は多値のデータ（離散的なデータ）とすることができる。
【0156】
演算回路ＭＡＣ１は、電流源回路ＣＳと、カレントミラー回路ＣＭと、回路ＷＤＤと、回路ＷＬＤと、回路ＣＬＤと、回路ＯＦＳＴと、活性化関数回路ＡＣＴＶと、メモリセルアレイＣＡを有する。
【0157】
メモリセルアレイＣＡは、メモリセルＡＭ［１］と、メモリセルＡＭ［２］と、メモリセルＡＭｒｅｆ［１］と、メモリセルＡＭｒｅｆ［２］と、を有する。メモリセルＡＭ［１］、及びメモリセルＡＭ［２］は、第１データを保持する役割を有し、メモリセルＡＭｒｅｆ［１］、及びメモリセルＡＭｒｅｆ［２］は、積和演算を行うために必要になる参照データを保持する機能を有する。なお、参照データも、第１データ、及び第２データと同様に、アナログデータ、又は多値のデータ（離散的なデータ）とすることができる。
【0158】
なお、図１１のメモリセルアレイＣＡは、メモリセルが行方向に２個、列方向に２個、マトリクス状に配置されているが、メモリセルアレイＣＡは、メモリセルが行方向に３個以上、列方向に３個以上、マトリクス状に配置されている構成としてもよい。また、積和演算でなく乗算を行う場合、メモリセルアレイＣＡは、メモリセルが行方向に１個、列方向に２個以上、マトリクス状に配置されている構成としてもよい。
【0159】
メモリセルＡＭ［１］と、メモリセルＡＭ［２］と、メモリセルＡＭｒｅｆ［１］と、メモリセルＡＭｒｅｆ［２］と、は、それぞれトランジスタＴｒ１１と、トランジスタＴｒ１２と、容量Ｃ１と、を有する。
【0160】
なお、トランジスタＴｒ１１は、ＯＳトランジスタであることが好ましい。加えて、トランジスタＴｒ１１のチャネル形成領域は、インジウム、元素Ｍ（元素Ｍとしては、例えば、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウム等から選ばれた一種、又は複数種等が挙げられる。）、亜鉛の少なくとも一を含む酸化物であることがより好ましい。トランジスタＴｒ１１は、特に以降の実施の形態に記載するトランジスタの構造であることが更に好ましい。
【0161】
トランジスタＴｒ１１として、ＯＳトランジスタを用いることにより、トランジスタＴｒ１１のリーク電流を抑えることができるため、計算精度の高い積和演算回路を実現できる場合がある。また、トランジスタＴｒ１１として、ＯＳトランジスタを用いることにより、トランジスタＴｒ１１が非導通状態である場合における、保持ノードから書き込みワード線へのリーク電流を非常に小さくすることができる。つまり、保持ノードの電位のリフレッシュ動作を少なくすることができるため、積和演算回路の消費電力を低減することができる。
【0162】
また、トランジスタＴｒ１２としてもＯＳトランジスタを用いることで、トランジスタＴｒ１２をトランジスタＴｒ１１と同時に作製することができるため、積和演算回路の作製工程を短縮することができる場合がある。また、トランジスタＴｒ１２のチャネル形成領域には、酸化物でなく、シリコンが含まれていてもよい。シリコンとしては、例えば、非晶質シリコン、微結晶シリコン、多結晶シリコン、単結晶シリコン、水素化アモルファスシリコン等としてもよい。
【0163】
メモリセルＡＭ［１］と、メモリセルＡＭ［２］と、メモリセルＡＭｒｅｆ［１］と、メモリセルＡＭｒｅｆ［２］と、のそれぞれにおいて、トランジスタＴｒ１１の第１端子は、トランジスタＴｒ１２のゲートと電気的に接続されている。トランジスタＴｒ１２の第１端子は、配線ＶＲと電気的に接続されている。容量Ｃ１の第１端子は、トランジスタＴｒ１２のゲートと電気的に接続されている。
【0164】
メモリセルＡＭ［１］において、トランジスタＴｒ１１の第２端子は、配線ＷＤと電気的に接続され、トランジスタＴｒ１１のゲートは、配線ＷＬ［１］と電気的に接続されている。トランジスタＴｒ１２の第２端子は、配線ＢＬと電気的に接続され、容量Ｃ１の第２端子は、配線ＣＬ［１］と電気的に接続されている。なお、図１１では、メモリセルＡＭ［１］において、トランジスタＴｒ１１の第１端子と、トランジスタＴｒ１２のゲートと、容量Ｃ１の第１端子と、の接続箇所をノードＮＭ［１］としている。加えて、配線ＢＬからトランジスタＴｒ１２の第２端子に流れる電流をＩＡＭ［１］とする。
【0165】
メモリセルＡＭ［２］において、トランジスタＴｒ１１の第２端子は、配線ＷＤと電気的に接続され、トランジスタＴｒ１１のゲートは、配線ＷＬ［２］と電気的に接続されている。トランジスタＴｒ１２の第２端子は、配線ＢＬと電気的に接続され、容量Ｃ１の第２端子は、配線ＣＬ［２］と電気的に接続されている。なお、図１１では、メモリセルＡＭ［２］において、トランジスタＴｒ１１の第１端子と、トランジスタＴｒ１２のゲートと、容量Ｃ１の第１端子と、の接続箇所をノードＮＭ［２］としている。加えて、配線ＢＬからトランジスタＴｒ１２の第２端子に流れる電流をＩＡＭ［２］とする。
【0166】
メモリセルＡＭｒｅｆ［１］において、トランジスタＴｒ１１の第２端子は、配線ＷＤｒｅｆと電気的に接続され、トランジスタＴｒ１１のゲートは、配線ＷＬ［１］と電気的に接続されている。トランジスタＴｒ１２の第２端子は、配線ＢＬｒｅｆと電気的に接続され、容量Ｃ１の第２端子は、配線ＣＬ［１］と電気的に接続されている。なお、図１１では、メモリセルＡＭｒｅｆ［１］において、トランジスタＴｒ１１の第１端子と、トランジスタＴｒ１２のゲートと、容量Ｃ１の第１端子と、の接続箇所をノードＮＭｒｅｆ［１］としている。加えて、配線ＢＬｒｅｆからトランジスタＴｒ１２の第２端子に流れる電流をＩＡＭｒｅｆ［１］とする。
【0167】
メモリセルＡＭｒｅｆ［２］において、トランジスタＴｒ１１の第２端子は、配線ＷＤｒｅｆと電気的に接続され、トランジスタＴｒ１１のゲートは、配線ＷＬ［２］と電気的に接続されている。トランジスタＴｒ１２の第２端子は、配線ＢＬｒｅｆと電気的に接続され、容量Ｃ１の第２端子は、配線ＣＬ［２］と電気的に接続されている。なお、図１１では、メモリセルＡＭｒｅｆ［２］において、トランジスタＴｒ１１の第１端子と、トランジスタＴｒ１２のゲートと、容量Ｃ１の第１端子と、の接続箇所をノードＮＭｒｅｆ［２］としている。加えて、配線ＢＬｒｅｆからトランジスタＴｒ１２の第２端子に流れる電流をＩＡＭｒｅｆ［２］とする。
【0168】
上述したノードＮＭ［１］、ノードＮＭ［２］、ノードＮＭｒｅｆ［１］、及びノードＮＭｒｅｆ［２］は、それぞれのメモリセルの保持ノードとして機能する。
【0169】
配線ＶＲは、メモリセルＡＭ［１］、メモリセルＡＭ［２］、メモリセルＡＭｒｅｆ［１］、及びメモリセルＡＭｒｅｆ［２］のそれぞれのトランジスタＴｒ１２の第１端子－第２端子間に電流を流すための配線である。そのため、配線ＶＲは、所定の電位を与えるための配線として機能する。なお、本実施の形態では、配線ＶＲが与える電位は、基準電位、又は基準電位よりも低い電位とすることができる。
【0170】
電流源回路ＣＳは、配線ＢＬと、配線ＢＬｒｅｆと、に電気的に接続されている。電流源回路ＣＳは、配線ＢＬ及び配線ＢＬｒｅｆに対して電流を供給する機能を有する。なお、配線ＢＬ、配線ＢＬｒｅｆのそれぞれに対して供給する電流量は、互いに異なっていてもよい。本構成例では、電流源回路ＣＳから配線ＢＬに流れる電流をＩＣとし、電流源回路ＣＳから配線ＢＬｒｅｆに流れる電流をＩＣｒｅｆとする。
【0171】
カレントミラー回路ＣＭは、配線ＩＬと、配線ＩＬｒｅｆと、を有する。配線ＩＬは、配線ＢＬと電気的に接続され、図１１では、配線ＩＬと配線ＢＬの接続箇所をノードＮＰとして図示している。配線ＩＬｒｅｆは、配線ＢＬｒｅｆと電気的に接続され、図１１では、配線ＩＬｒｅｆと配線ＢＬｒｅｆの接続箇所をノードＮＰｒｅｆとしている。カレントミラー回路ＣＭは、ノードＮＰｒｅｆの電位に応じた電流を、配線ＢＬｒｅｆのノードＮＰｒｅｆから配線ＩＬｒｅｆに排出し、且つ当該電流と同じ量の電流を配線ＢＬのノードＮＰから配線ＩＬに排出する機能を有する。なお、図１１では、ノードＮＰから配線ＩＬに排出する電流、及びノードＮＰｒｅｆから配線ＩＬｒｅｆに排出する電流をＩＣＭと記している。加えて、配線ＢＬにおいて、カレントミラー回路ＣＭからメモリセルアレイＣＡに流れる電流をＩＢと記し、配線ＢＬｒｅｆにおいて、カレントミラー回路ＣＭからメモリセルアレイＣＡに流れる電流をＩＢｒｅｆと記す。
【0172】
回路ＷＤＤは、配線ＷＤと、配線ＷＤｒｅｆと、に電気的に接続されている。回路ＷＤＤは、メモリセルアレイＣＡが有するそれぞれのメモリセルに格納するためのデータを送信する機能を有する。
【0173】
回路ＷＬＤは、配線ＷＬ［１］と、配線ＷＬ［２］と、に電気的に接続されている。回路ＷＬＤは、メモリセルアレイＣＡが有するメモリセルにデータを書き込む際に、データの書き込み先となるメモリセルを選択する機能を有する。
【0174】
回路ＣＬＤは、配線ＣＬ［１］と、配線ＣＬ［２］と、に電気的に接続されている。回路ＣＬＤは、メモリセルアレイＣＡが有するそれぞれのメモリセルの容量Ｃ１の第２端子に対して、電位を印加する機能を有する。
【0175】
回路ＯＦＳＴは、配線ＢＬと、配線ＯＬと、に電気的に接続されている。回路ＯＦＳＴは、配線ＢＬから回路ＯＦＳＴに流れる電流量、及び／又は配線ＢＬから回路ＯＦＳＴに流れる電流の変化量を計測する機能を有する。加えて、回路ＯＦＳＴは、当該計測の結果を配線ＯＬに出力する機能を有する。なお、回路ＯＦＳＴは、当該計測の結果をそのまま電流として配線ＯＬに出力する構成としてもよいし、当該計測の結果を電圧に変換して、配線ＯＬに出力する構成としてもよい。なお、図１１では、配線ＢＬから回路ＯＦＳＴに流れる電流をＩαと記している。
【0176】
例えば、回路ＯＦＳＴは、図１２に示す構成とすることができる。図１２において、回路ＯＦＳＴは、トランジスタＴｒ２１と、トランジスタＴｒ２２と、トランジスタＴｒ２３と、容量Ｃ２と、抵抗素子Ｒ１と、を有する。
【0177】
容量Ｃ２の第１端子は、配線ＢＬと電気的に接続され、抵抗素子Ｒ１の第１端子は、配線ＢＬと電気的に接続されている。容量Ｃ２の第２端子は、トランジスタＴｒ２１の第１端子と電気的に接続され、トランジスタＴｒ２１の第１端子は、トランジスタＴｒ２２のゲートと電気的に接続されている。トランジスタＴｒ２２の第１端子は、トランジスタＴｒ２３の第１端子と電気的に接続され、トランジスタＴｒ２３の第１端子は、配線ＯＬと電気的に接続されている。なお、容量Ｃ２の第１端子と、抵抗素子Ｒ１の第１端子と、の電気的接続点をノードＮａとし、容量Ｃ２の第２端子と、トランジスタＴｒ２１の第１端子と、トランジスタＴｒ２２のゲートと、の電気的接続点をノードＮｂとする。
【0178】
抵抗素子Ｒ１の第２端子は、配線ＶｒｅｆＬと電気的に接続されている。トランジスタＴｒ２１の第２端子は、配線ＶａＬと電気的に接続され、トランジスタＴｒ２１のゲートは、配線ＲＳＴと電気的に接続されている。トランジスタＴｒ２２の第２端子は、配線ＶＤＤＬと電気的に接続されている。トランジスタＴｒ２３の第２端子は、配線ＶＳＳＬと電気的に接続され、トランジスタＴｒ２３のゲートは、配線ＶｂＬと電気的に接続されている。
【0179】
配線ＶｒｅｆＬは、電位Ｖｒｅｆを与える配線であり、配線ＶａＬは、電位Ｖａを与える配線であり、配線ＶｂＬは、電位Ｖｂを与える配線である。配線ＶＤＤＬは、電位ＶＤＤを与える配線であり、配線ＶＳＳＬは、電位ＶＳＳを与える配線である。特に、ここでの回路ＯＦＳＴの構成例では、電位ＶＤＤを高レベル電位とし、電位ＶＳＳを低レベル電位としている。配線ＲＳＴは、トランジスタＴｒ２１の導通状態、非導通状態を切り替えるための電位を与える配線である。
【0180】
図１２に示す回路ＯＦＳＴより、トランジスタＴｒ２２と、トランジスタＴｒ２３と、配線ＶＤＤＬと、配線ＶＳＳＬと、配線ＶｂＬと、によって、ソースフォロワ回路が構成されている。
【0181】
図１２に示す回路ＯＦＳＴより、抵抗素子Ｒ１と、配線ＶｒｅｆＬと、によって、ノードＮａには、配線ＢＬから流れてくる電流、及び抵抗素子Ｒ１の抵抗に応じた電位が与えられる。
【0182】
図１２に示す回路ＯＦＳＴの動作例について説明する。配線ＢＬから１回目の電流（以後、第１電流と呼ぶ。）が流れたとき、抵抗素子Ｒ１と、配線ＶｒｅｆＬと、により、ノードＮａに第１電流と抵抗素子Ｒ１の抵抗とに応じた電位が与えられる。また、このとき、トランジスタＴｒ２１を導通状態として、ノードＮｂに電位Ｖａを与える。その後、トランジスタＴｒ２１を非導通状態とする。
【0183】
次に、配線ＢＬから２回目の電流（以後、第２電流と呼ぶ。）が流れたとき、第１電流が流れたときと同様に、抵抗素子Ｒ１と、配線ＶｒｅｆＬと、により、ノードＮａに第２電流と抵抗素子Ｒ１の抵抗とに応じた電位が与えられる。このとき、ノードＮｂはフローティング状態となっているため、ノードＮａの電位が変化したことで、容量結合によって、ノードＮｂの電位も変化する。ノードＮａの電位の変化をΔＶＮａとし、容量結合係数を１としたとき、ノードＮｂの電位はＶａ＋ΔＶＮａとなる。トランジスタＴｒ２２のしきい値電圧をＶｔｈとしたとき、配線ＯＬから電位Ｖａ＋ΔＶＮａ－Ｖｔｈが出力される。ここで、電位Ｖａをしきい値電圧Ｖｔｈとすることで、配線ＯＬから電位ΔＶＮａを出力することができる。
【0184】
電位ΔＶＮａは、第１電流から第２電流への変化量と、抵抗素子Ｒ１の抵抗値と、電位Ｖｒｅｆと、に応じて定まる。抵抗素子Ｒ１の抵抗値と、電位Ｖｒｅｆと、は既知とすることができるため、図１２に示す回路ＯＦＳＴを用いることにより、電位ΔＶＮａから、配線ＢＬに流れる電流の変化量を求めることができる。
【0185】
活性化関数回路ＡＣＴＶは、配線ＯＬと、配線ＮＩＬと、に電気的に接続されている。活性化関数回路ＡＣＴＶには、配線ＯＬを介して、回路ＯＦＳＴで計測した電流の変化量の結果が入力される。活性化関数回路ＡＣＴＶは、当該結果に対して、あらかじめ定義された関数系に従った演算を行う回路である。当該関数系としては、例えば、シグモイド関数、ｔａｎｈ関数、ｓｏｆｔｍａｘ関数、ＲｅＬＵ関数、しきい値関数等を用いることができ、これらの関数は、ニューラルネットワークにおける活性化関数として適用される。
【0186】
＜演算回路の動作例１＞
次に、演算回路ＭＡＣ１の動作例について説明する。
次に、演算回路ＭＡＣ１の動作例について説明する。
【0187】
図１３に演算回路ＭＡＣ１の動作例のタイミングチャートを示す。図１３のタイミングチャートは、時刻Ｔ０１乃至時刻Ｔ０９における、配線ＷＬ［１］、配線ＷＬ［２］、配線ＷＤ、配線ＷＤｒｅｆ、ノードＮＭ［１］、ノードＮＭ［２］、ノードＮＭｒｅｆ［１］、ノードＮＭｒｅｆ［２］、配線ＣＬ［１］、及び配線ＣＬ［２］の電位の変動を示し、電流ＩＢ－Ｉα、及び電流ＩＢｒｅｆの大きさの変動を示している。特に、電流ＩＢ－Ｉαは、配線ＢＬから、メモリセルアレイＣＡのメモリセルＡＭ［１］、メモリセルＡＭ［２］に流れる電流の総和を示している。
【0188】
＜＜時刻Ｔ０１から時刻Ｔ０２まで＞＞
時刻Ｔ０１から時刻Ｔ０２までの間において、配線ＷＬ［１］に高レベル電位（図１３ではＨｉｇｈと表記している。）が印加され、配線ＷＬ［２］に低レベル電位（図１３ではＬｏｗと表記している。）が印加されている。加えて、配線ＷＤには接地電位（図１３ではＧＮＤと表記している。）よりもＶＰＲ－ＶＷ［１］大きい電位が印加され、配線ＷＤｒｅｆには接地電位よりもＶＰＲ大きい電位が印加されている。更に、配線ＣＬ［１］、及び配線ＣＬ［２］にはそれぞれ基準電位（図１３ではＲＥＦＰと表記している。）が印加されている。
時刻Ｔ０１から時刻Ｔ０２までの間において、配線ＷＬ［１］に高レベル電位（図１３ではＨｉｇｈと表記している。）が印加され、配線ＷＬ［２］に低レベル電位（図１３ではＬｏｗと表記している。）が印加されている。加えて、配線ＷＤには接地電位（図１３ではＧＮＤと表記している。）よりもＶＰＲ－ＶＷ［１］大きい電位が印加され、配線ＷＤｒｅｆには接地電位よりもＶＰＲ大きい電位が印加されている。更に、配線ＣＬ［１］、及び配線ＣＬ［２］にはそれぞれ基準電位（図１３ではＲＥＦＰと表記している。）が印加されている。
【0189】
なお、電位ＶＷ［１］は、第１データの一に対応する電位である。また、電位ＶＰＲは、参照データに対応する電位である。
【0190】
このとき、メモリセルＡＭ［１］、及びメモリセルＡＭｒｅｆ［１］のそれぞれのトランジスタＴｒ１１のゲートに高レベル電位が印加されるため、メモリセルＡＭ［１］、及びメモリセルＡＭｒｅｆ［１］のそれぞれのトランジスタＴｒ１１は、オン状態となる。そのため、メモリセルＡＭ［１］において、配線ＷＤとノードＮＭ［１］との間が導通状態になるため、ノードＮＭ［１］の電位は、ＶＰＲ－ＶＷ［１］となる。同様に、メモリセルＡＭｒｅｆ［１］において、配線ＷＤｒｅｆとノードＮＭｒｅｆ［１］との間が導通状態になるため、ノードＮＭｒｅｆ［１］の電位は、ＶＰＲとなる。
【0191】
ここで、メモリセルＡＭ［１］、及びメモリセルＡＭｒｅｆ［１］のそれぞれのトランジスタＴｒ１２の第２端子から第１端子に流れる電流を考える。配線ＢＬからメモリセルＡＭ［１］のトランジスタＴｒ１２の第２端子を介して第１端子に流れる電流をＩＡＭ［１］，０としたとき、ＩＡＭ［１］，０は次の式で表すことができる。
【0192】
【数6】
【0193】
ｋは、トランジスタＴｒ１２のチャネル長、チャネル幅、移動度、及びゲート絶縁膜の容量等で決まる定数である。また、Ｖｔｈは、トランジスタＴｒ１２のしきい値電圧である。
【0194】
配線ＢＬｒｅｆからメモリセルＡＭｒｅｆ［１］のトランジスタＴｒ１２の第２端子を介して第１端子に流れる電流をＩＡＭｒｅｆ［１］，０としたとき、同様に、ＩＡＭｒｅｆ［１］，０は次の式で表すことができる。
【0195】
【数7】
【0196】
なお、メモリセルＡＭ［２］、及びメモリセルＡＭｒｅｆ［２］のそれぞれのトランジスタＴｒ１１のゲートに低レベル電位が印加されるため、メモリセルＡＭ［２］、及びメモリセルＡＭｒｅｆ［２］のそれぞれのトランジスタＴｒ１１は、オフ状態となる。このため、ノードＮＭ［２］、及びノードＮＭｒｅｆ［２］への電位の書き込みは行われない。
【0197】
＜＜時刻Ｔ０２から時刻Ｔ０３まで＞＞
時刻Ｔ０２から時刻Ｔ０３までの間において、配線ＷＬ［１］に低レベル電位が印加される。このとき、メモリセルＡＭ［１］、及びメモリセルＡＭｒｅｆ［１］のそれぞれのトランジスタＴｒ１１のゲートに低レベル電位が印加されるため、メモリセルＡＭ［１］、及びメモリセルＡＭｒｅｆ［１］のそれぞれのトランジスタＴｒ１１はオフ状態となる。
時刻Ｔ０２から時刻Ｔ０３までの間において、配線ＷＬ［１］に低レベル電位が印加される。このとき、メモリセルＡＭ［１］、及びメモリセルＡＭｒｅｆ［１］のそれぞれのトランジスタＴｒ１１のゲートに低レベル電位が印加されるため、メモリセルＡＭ［１］、及びメモリセルＡＭｒｅｆ［１］のそれぞれのトランジスタＴｒ１１はオフ状態となる。
【0198】
また、配線ＷＬ［２］には、時刻Ｔ０２以前から引き続き、低レベル電位が印加されている。このため、メモリセルＡＭ［２］、及びメモリセルＡＭｒｅｆ［２］のそれぞれのトランジスタＴｒ１１は、時刻Ｔ０２以前から引き続きオフ状態となっている。
【0199】
上述のとおり、メモリセルＡＭ［１］、メモリセルＡＭ［２］、メモリセルＡＭｒｅｆ［１］、及びメモリセルＡＭｒｅｆ［２］のそれぞれのトランジスタＴｒ１１はオフ状態となっているため、時刻Ｔ０２から時刻Ｔ０３までの間では、ノードＮＭ［１］、ノードＮＭ［２］、ノードＮＭｒｅｆ［１］、及びノードＮＭｒｅｆ［２］のそれぞれの電位が保持される。
【0200】
特に、演算回路ＭＡＣ１の回路構成の説明で述べたとおり、メモリセルＡＭ［１］、メモリセルＡＭ［２］、メモリセルＡＭｒｅｆ［１］、及びメモリセルＡＭｒｅｆ［２］のそれぞれのトランジスタＴｒ１１にＯＳトランジスタを適用することによって、トランジスタＴｒ１１の第１端子－第２端子間に流れるリーク電流を小さくすることができるため、ノードＮＭ［１］、ノードＮＭ［２］、ノードＮＭｒｅｆ［１］、及びノードＮＭｒｅｆ［２］のそれぞれの電位を長時間保持することができる。
【0201】
時刻Ｔ０２から時刻Ｔ０３までの間において、配線ＷＤ、及び配線ＷＤｒｅｆには接地電位が印加されている。メモリセルＡＭ［１］、メモリセルＡＭ［２］、メモリセルＡＭｒｅｆ［１］、及びメモリセルＡＭｒｅｆ［２］のそれぞれのトランジスタＴｒ１１は、オフ状態となっているため、配線ＷＤ、及び配線ＷＤｒｅｆからの電位の印加によって、ノードＮＭ［１］、ノードＮＭ［２］、ノードＮＭｒｅｆ［１］、及びノードＮＭｒｅｆ［２］のそれぞれに保持されている電位が書き換えられることは無い。
【0202】
＜＜時刻Ｔ０３から時刻Ｔ０４まで＞＞
時刻Ｔ０３から時刻Ｔ０４までの間において、配線ＷＬ［１］に低レベル電位が印加され、配線ＷＬ［２］に高レベル電位が印加されている。加えて、配線ＷＤには接地電位よりもＶＰＲ－ＶＷ［２］大きい電位が印加され、配線ＷＤｒｅｆには接地電位よりもＶＰＲ大きい電位が印加されている。更に、時刻Ｔ０２以前から引き続き、配線ＣＬ［１］、及び配線ＣＬ［２］には、それぞれ基準電位が印加されている。
時刻Ｔ０３から時刻Ｔ０４までの間において、配線ＷＬ［１］に低レベル電位が印加され、配線ＷＬ［２］に高レベル電位が印加されている。加えて、配線ＷＤには接地電位よりもＶＰＲ－ＶＷ［２］大きい電位が印加され、配線ＷＤｒｅｆには接地電位よりもＶＰＲ大きい電位が印加されている。更に、時刻Ｔ０２以前から引き続き、配線ＣＬ［１］、及び配線ＣＬ［２］には、それぞれ基準電位が印加されている。
【0203】
なお、電位ＶＷ［２］は、第１データの一に対応する電位である。
【0204】
このとき、メモリセルＡＭ［２］、及びメモリセルＡＭｒｅｆ［２］のそれぞれのトランジスタＴｒ１１のゲートに高レベル電位が印加されるため、メモリセルＡＭ［２］、及びメモリセルＡＭｒｅｆ［２］のそれぞれのトランジスタＴｒ１１は、オン状態となる。そのため、メモリセルＡＭ［２］において、配線ＷＤとノードＮＭ［２］との間が導通状態になるため、ノードＮＭ［２］の電位は、ＶＰＲ－ＶＷ［２］となる。同様に、メモリセルＡＭｒｅｆ［２］において、配線ＷＤｒｅｆとノードＮＭｒｅｆ［２］との間が導通状態になるため、ノードＮＭｒｅｆ［２］の電位は、ＶＰＲとなる。
【0205】
ここで、メモリセルＡＭ［２］、及びメモリセルＡＭｒｅｆ［２］のそれぞれのトランジスタＴｒ１２の第２端子から第１端子に流れる電流を考える。配線ＢＬからメモリセルＡＭ［２］のトランジスタＴｒ１２の第２端子を介して第１端子に流れる電流をＩＡＭ［２］，０としたとき、ＩＡＭ［２］，０は次の式で表すことができる。
【0206】
【数8】
【0207】
配線ＢＬｒｅｆからメモリセルＡＭｒｅｆ［２］のトランジスタＴｒ１２の第２端子を介して第１端子に流れる電流をＩＡＭｒｅｆ［２］，０としたとき、同様に、ＩＡＭｒｅｆ［２］，０は次の式で表すことができる。
【0208】
【数9】
【0209】
＜＜時刻Ｔ０４から時刻Ｔ０５まで＞＞
ここで、時刻Ｔ０４から時刻Ｔ０５までの間における、配線ＢＬ及び配線ＢＬｒｅｆに流れる電流について説明する。
ここで、時刻Ｔ０４から時刻Ｔ０５までの間における、配線ＢＬ及び配線ＢＬｒｅｆに流れる電流について説明する。
【0210】
配線ＢＬｒｅｆには、電流源回路ＣＳからの電流が供給される。加えて、配線ＢＬｒｅｆには、カレントミラー回路ＣＭ、メモリセルＡＭｒｅｆ［１］、及びメモリセルＡＭｒｅｆ［２］によって電流が排出される。配線ＢＬｒｅｆにおいて、電流源回路ＣＳから供給される電流をＩＣｒｅｆとし、カレントミラー回路ＣＭによって排出される電流をＩＣＭ，０としたとき、キルヒホッフの法則により次の式が成り立つ。
【0211】
【数10】
【0212】
配線ＢＬには、電流源回路ＣＳからの電流が供給される。加えて、配線ＢＬには、カレントミラー回路ＣＭ、メモリセルＡＭ［１］、メモリセルＡＭ［２］によって電流が排出される。さらに、配線ＢＬから回路ＯＦＳＴにも電流が流れる。配線ＢＬにおいて、電流源回路ＣＳから供給される電流をＩＣとし、配線ＢＬから回路ＯＦＳＴに流れる電流をＩα，０としたとき、キルヒホッフの法則により次の式が成り立つ。
【0213】
【数11】
【0214】
＜＜時刻Ｔ０５から時刻Ｔ０６まで＞＞
時刻Ｔ０５から時刻Ｔ０６までの間において、配線ＣＬ［１］に基準電位よりもＶＸ［１］高い電位が印加される。このとき、メモリセルＡＭ［１］、及びメモリセルＡＭｒｅｆ［１］のそれぞれの容量Ｃ１の第２端子に、電位ＶＸ［１］が印加されるため、トランジスタＴｒ１２のゲートの電位が上昇する。
時刻Ｔ０５から時刻Ｔ０６までの間において、配線ＣＬ［１］に基準電位よりもＶＸ［１］高い電位が印加される。このとき、メモリセルＡＭ［１］、及びメモリセルＡＭｒｅｆ［１］のそれぞれの容量Ｃ１の第２端子に、電位ＶＸ［１］が印加されるため、トランジスタＴｒ１２のゲートの電位が上昇する。
【0215】
なお、電位ＶＸ［１］は、第２データの一に対応する電位である。
【0216】
なお、トランジスタＴｒ１２のゲートの電位の増加分は、配線ＣＬ［１］の電位変化に、メモリセルの構成によって決まる容量結合係数を乗じた電位となる。該容量結合係数は、容量Ｃ１の容量、トランジスタＴｒ１２のゲート容量、寄生容量等によって算出される。本動作例では、説明の煩雑さを避けるため、配線ＣＬ［１］の電位の増加分もトランジスタＴｒ１２のゲートの電位の増加分も同じ値として説明する。これは、メモリセルＡＭ［１］、及びメモリセルＡＭｒｅｆ［１］におけるそれぞれの容量結合係数を１としていることに相当する。
【0217】
容量結合係数を１としているため、メモリセルＡＭ［１］、及びメモリセルＡＭｒｅｆ［１］のそれぞれの容量Ｃ１の第２端子に、電位ＶＸ［１］が印加されることによって、ノードＮＭ［１］、及びノードＮＭｒｅｆ［１］の電位は、それぞれＶＸ［１］上昇する。
【0218】
ここで、メモリセルＡＭ［１］、及びメモリセルＡＭｒｅｆ［１］のそれぞれのトランジスタＴｒ１２の第２端子から第１端子に流れる電流を考える。配線ＢＬからメモリセルＡＭ［１］のトランジスタＴｒ１２の第２端子を介して第１端子に流れる電流をＩＡＭ［１］，１としたとき、ＩＡＭ［１］，１は次の式で表すことができる。
【0219】
【数12】
【0220】
つまり、配線ＣＬ［１］に電位ＶＸ［１］を印加することによって、配線ＢＬからメモリセルＡＭ［１］のトランジスタＴｒ１２の第２端子を介して第１端子に流れる電流は、ＩＡＭ［１］，１－ＩＡＭ［１］，０（図１３では、ΔＩＡＭ［１］と表記する。）増加する。
【0221】
同様に、配線ＢＬｒｅｆからメモリセルＡＭｒｅｆ［１］のトランジスタＴｒ１２の第２端子を介して第１端子に流れる電流をＩＡＭｒｅｆ［１］，１としたとき、ＩＡＭｒｅｆ［１］，１は次の式で表すことができる。
【0222】
【数13】
【0223】
つまり、配線ＣＬ［１］に電位ＶＸ［１］を印加することによって、配線ＢＬｒｅｆからメモリセルＡＭｒｅｆ［１］のトランジスタＴｒ１２の第２端子を介して第１端子に流れる電流は、ＩＡＭｒｅｆ［１］，
１－ＩＡＭｒｅｆ［１］，０（図１３では、ΔＩＡＭｒｅｆ［１］と表記する。）増加する。
【0224】
ここで、配線ＢＬ及び配線ＢＬｒｅｆに流れる電流について説明する。
【0225】
配線ＢＬｒｅｆには、時刻Ｔ０４から時刻Ｔ０５までの間と同様に、電流源回路ＣＳからの電流ＩＣｒｅｆが供給される。同時に、配線ＢＬｒｅｆには、カレントミラー回路ＣＭ、メモリセルＡＭｒｅｆ［１］、及びメモリセルＡＭｒｅｆ［２］によって電流が排出される。配線ＢＬｒｅｆにおいて、カレントミラー回路ＣＭによって排出される電流をＩＣＭ，１としたとき、キルヒホッフの法則により次の式が成り立つ。
【0226】
【数14】
【0227】
配線ＢＬには、時刻Ｔ０４から時刻Ｔ０５までの間と同様に、電流源回路ＣＳからの電流ＩＣが供給される。同時に、配線ＢＬには、カレントミラー回路ＣＭ、メモリセルＡＭ［１］、メモリセルＡＭ［２］によって電流が排出される。さらに、配線ＢＬから回路ＯＦＳＴにも電流が流れる。配線ＢＬにおいて、配線ＢＬから回路ＯＦＳＴに流れる電流をＩα，１としたとき、キルヒホッフの法則により次の式が成り立つ。
【0228】
【数15】
【0229】
時刻Ｔ０４から時刻Ｔ０５までの間における、配線ＢＬから回路ＯＦＳＴに流れる電流Ｉα，０と、時刻Ｔ０５から時刻Ｔ０６までの間における、配線ＢＬから回路ＯＦＳＴに流れる電流Ｉα，１と、の差をΔＩαとする。以後、ΔＩαを、演算回路ＭＡＣ１における、差分電流と呼ぶ。差分電流ΔＩαは、式（Ｅ１）乃至式（Ｅ１０）を用いて、次の式のとおりに表すことができる。
【0230】
【数16】
【0231】
＜＜時刻Ｔ０６から時刻Ｔ０７まで＞＞
時刻Ｔ０６から時刻Ｔ０７までの間において、配線ＣＬ［１］には基準電位が印加されている。このとき、メモリセルＡＭ［１］、及びメモリセルＡＭｒｅｆ［１］のそれぞれの容量Ｃ１の第２端子に、基準電位が印加されるため、ノードＮＭ［１］、及びノードＮＭｒｅｆ［１］の電位は、それぞれ時刻Ｔ０４から時刻Ｔ０５までの間の電位に戻る。
時刻Ｔ０６から時刻Ｔ０７までの間において、配線ＣＬ［１］には基準電位が印加されている。このとき、メモリセルＡＭ［１］、及びメモリセルＡＭｒｅｆ［１］のそれぞれの容量Ｃ１の第２端子に、基準電位が印加されるため、ノードＮＭ［１］、及びノードＮＭｒｅｆ［１］の電位は、それぞれ時刻Ｔ０４から時刻Ｔ０５までの間の電位に戻る。
【0232】
＜＜時刻Ｔ０７から時刻Ｔ０８まで＞＞
時刻Ｔ０７から時刻Ｔ０８までの間において、配線ＣＬ［１］に基準電位よりもＶＸ［１］高い電位が印加され、配線ＣＬ［２］に基準電位よりもＶＸ［２］高い電位が印加される。このとき、メモリセルＡＭ［１］、及びメモリセルＡＭｒｅｆ［１］のそれぞれの容量Ｃ１の第２端子に電位ＶＸ［１］が印加され、メモリセルＡＭ［２］、及びメモリセルＡＭｒｅｆ［２］のそれぞれの容量Ｃ１の第２端子に電位ＶＸ［２］が印加される。このため、メモリセルＡＭ［１］、メモリセルＡＭ［２］、メモリセルＡＭｒｅｆ［１］、及びメモリセルＡＭｒｅｆ［２］のそれぞれのトランジスタＴｒ１２のゲートの電位が上昇する。
時刻Ｔ０７から時刻Ｔ０８までの間において、配線ＣＬ［１］に基準電位よりもＶＸ［１］高い電位が印加され、配線ＣＬ［２］に基準電位よりもＶＸ［２］高い電位が印加される。このとき、メモリセルＡＭ［１］、及びメモリセルＡＭｒｅｆ［１］のそれぞれの容量Ｃ１の第２端子に電位ＶＸ［１］が印加され、メモリセルＡＭ［２］、及びメモリセルＡＭｒｅｆ［２］のそれぞれの容量Ｃ１の第２端子に電位ＶＸ［２］が印加される。このため、メモリセルＡＭ［１］、メモリセルＡＭ［２］、メモリセルＡＭｒｅｆ［１］、及びメモリセルＡＭｒｅｆ［２］のそれぞれのトランジスタＴｒ１２のゲートの電位が上昇する。
【0233】
メモリセルＡＭ［１］、及びメモリセルＡＭｒｅｆ［１］のそれぞれのノードの電位の変化は、時刻Ｔ０５から時刻Ｔ０６までの間の動作を参酌する。メモリセルＡＭ［２］、及びメモリセルＡＭｒｅｆ［２］についても同様に、それぞれのメモリセルの容量結合係数を１として説明する。
【0234】
容量結合係数を１としているため、メモリセルＡＭ［２］、及びメモリセルＡＭｒｅｆ［２］のそれぞれの容量Ｃ１の第２端子に、電位ＶＸ［２］が印加されることによって、ノードＮＭ［２］、及びノードＮＭｒｅｆ［２］の電位は、それぞれＶＸ［２］上昇する。
【0235】
ここで、メモリセルＡＭ［２］、及びメモリセルＡＭｒｅｆ［２］のそれぞれのトランジスタＴｒ１２の第２端子から第１端子に流れる電流を考える。配線ＢＬからメモリセルＡＭ［１］のトランジスタＴｒ１２の第２端子を介して第１端子に流れる電流をＩＡＭ［２］，１としたとき、ＩＡＭ［２］，１は次の式で表すことができる。
【0236】
【数17】
【0237】
つまり、配線ＣＬ［２］に電位ＶＸ［２］を印加することによって、配線ＢＬからメモリセルＡＭ［２］のトランジスタＴｒ１２の第２端子を介して第１端子に流れる電流は、ＩＡＭ［２］，１－ＩＡＭ［２］，０（図１３では、ΔＩＡＭ［２］と表記する。）増加する。
【0238】
同様に、配線ＢＬｒｅｆからメモリセルＡＭｒｅｆ［２］のトランジスタＴｒ１２の第２端子を介して第１端子に流れる電流をＩＡＭｒｅｆ［２］，１としたとき、ＩＡＭｒｅｆ［２］，１は次の式で表すことができる。
【0239】
【数18】
【0240】
つまり、配線ＣＬ［２］に電位ＶＸ［２］を印加することによって、配線ＢＬｒｅｆからメモリセルＡＭｒｅｆ［２］のトランジスタＴｒ１２の第２端子を介して第１端子に流れる電流は、ＩＡＭｒｅｆ［２］，１－ＩＡＭｒｅｆ［２］，０（図１３では、ΔＩＡＭｒｅｆ［２］と表記する。）増加する。
【0241】
ここで、配線ＢＬ及び配線ＢＬｒｅｆに流れる電流について説明する。
【0242】
配線ＢＬｒｅｆには、時刻Ｔ０４から時刻Ｔ０５までの間と同様に、電流源回路ＣＳからの電流ＩＣｒｅｆが供給される。同時に、配線ＢＬｒｅｆには、カレントミラー回路ＣＭ、メモリセルＡＭｒｅｆ［１］、及びメモリセルＡＭｒｅｆ［２］によって電流が排出される。配線ＢＬｒｅｆにおいて、カレントミラー回路ＣＭによって排出される電流をＩＣＭ，２としたとき、キルヒホッフの法則により次の式が成り立つ。
【0243】
【数19】
【0244】
配線ＢＬには、時刻Ｔ０４から時刻Ｔ０５までの間と同様に、電流源回路ＣＳからの電流ＩＣが供給される。同時に、配線ＢＬには、カレントミラー回路ＣＭ、メモリセルＡＭ［１］、メモリセルＡＭ［２］によって電流が排出される。さらに、配線ＢＬから回路ＯＦＳＴにも電流が流れる。配線ＢＬにおいて、配線ＢＬから回路ＯＦＳＴに流れる電流をＩα，３としたとき、キルヒホッフの法則により次の式が成り立つ。
【0245】
【数20】
【0246】
時刻Ｔ０４から時刻Ｔ０５までの間における、配線ＢＬから回路ＯＦＳＴに流れる電流Ｉα，０と、時刻Ｔ０７から時刻Ｔ０８までの間における、配線ＢＬから回路ＯＦＳＴに流れる電流Ｉα，３と、の差となる差分電流ΔＩαは、式（Ｅ１）乃至式（Ｅ８）、式（Ｅ１２）乃至式（Ｅ１５）用いて、次の式のとおりに表すことができる。
【0247】
【数21】
【0248】
式（Ｅ１１）、式（Ｅ１６）に示すとおり、回路ＯＦＳＴに入力される差分電流ΔＩαは、複数の第１データである電位ＶＷと、複数の第２データである電位ＶＸと、の積の和に応じた値となる。つまり、差分電流ΔＩαを回路ＯＦＳＴで計測することによって、第１データと第２データとの積和の値を求めることができる。
【0249】
＜＜時刻Ｔ０８から時刻Ｔ０９まで＞＞
時刻Ｔ０８から時刻Ｔ０９までの間において、配線ＣＬ［１］、及び配線ＣＬ［２］には基準電位が印加されている。このとき、メモリセルＡＭ［１］、メモリセルＡＭ［２］、メモリセルＡＭｒｅｆ［１］、及びメモリセルＡＭｒｅｆ［２］のそれぞれの容量Ｃ１の第２端子に、基準電位が印加されるため、ノードＮＭ［１］、ノードＮＭ［２］、ノードＮＭｒｅｆ［１］、及びノードＮＭｒｅｆ［２］の電位は、それぞれ時刻Ｔ０６から時刻Ｔ０７までの間の電位に戻る。
時刻Ｔ０８から時刻Ｔ０９までの間において、配線ＣＬ［１］、及び配線ＣＬ［２］には基準電位が印加されている。このとき、メモリセルＡＭ［１］、メモリセルＡＭ［２］、メモリセルＡＭｒｅｆ［１］、及びメモリセルＡＭｒｅｆ［２］のそれぞれの容量Ｃ１の第２端子に、基準電位が印加されるため、ノードＮＭ［１］、ノードＮＭ［２］、ノードＮＭｒｅｆ［１］、及びノードＮＭｒｅｆ［２］の電位は、それぞれ時刻Ｔ０６から時刻Ｔ０７までの間の電位に戻る。
【0250】
時刻Ｔ０５から時刻Ｔ０６までの間において、配線ＣＬ［１］にＶＸ［１］を印加し、時刻Ｔ０７から時刻Ｔ０８までの間において、配線ＣＬ［１］及び配線ＣＬ［２］にそれぞれＶＸ［１］、ＶＸ［２］を印加したが、配線ＣＬ［１］及び配線ＣＬ［２］に印加する電位は、基準電位ＲＥＦＰよりも低くてもよい。配線ＣＬ［１］、及び／又は配線ＣＬ［２］に、基準電位ＲＥＦＰよりも低い電位を印加した場合、配線ＣＬ［１］、及び／又は配線ＣＬ［２］に接続されているメモリセルの保持ノードの電位を、容量結合によって低くすることができる。これにより、積和演算において、第１データと、負の値である第２データの一との積を行うことができる。例えば、時刻Ｔ０７から時刻Ｔ０８までの間において、配線ＣＬ［２］に、ＶＸ［２］でなく－ＶＸ［２］を印加した場合、差分電流ΔＩαは、次の式の通りに表すことができる。
【0251】
【数22】
【0252】
なお、本動作例では、２行２列のマトリクス状に配置されているメモリセルを有するメモリセルアレイＣＡについて扱ったが、１行、且つ２列以上のメモリセルアレイ、又は３行以上、且つ３列以上のメモリセルアレイについても同様に、積和演算を行うことができる。この場合の積和演算回路は、複数列のうち１列を、参照データ（電位ＶＰＲ）を保持するメモリセルとすることで、複数列のうち残りの列の数だけ積和演算処理を同時に実行することができる。つまり、メモリセルアレイの列の数を増やすことで、高速な積和演算処理を実現する半導体装置を提供することができる。また、行数を増やすことによって、積和演算における、足し合わせる項数を増やすことができる。行数を増やした場合の、差分電流ΔＩαは、次の式で表すことができる。
【0253】
【数23】
【0254】
本実施の形態で述べた積和演算回路を、上述した隠れ層として適用する場合、重み係数ｗｓ［ｋ］ｓ［ｋ－１］
（ｋ）を第１データとして、同じ列の各メモリセルＡＭに格納し、第（ｋ－１）層の第ｓ［ｋ－１］ニューロンからの出力信号ｚｓ［ｋ－１］
（ｋ－１）を各行の配線ＣＬから印加する電位（第２データ）とすることで、差分電流ΔＩαから第１データと第２データとの積和を求めることができる。加えて、当該積和の値を用いて活性化関数の値を求めることによって、活性化関数の値を信号として第ｋ層の第ｓ［ｋ］ニューロンの出力信号ｚｓ［ｋ］
（ｋ）とすることができる。
【0255】
また、本実施の形態で述べた積和演算回路を、上述した出力層として適用する場合、重み係数ｗｓ［Ｌ］ｓ［Ｌ－１］
（Ｌ）を第１データとして、同じ列の各メモリセルＡＭに格納し、第（Ｌ－１）層の第ｓ［Ｌ－１］ニューロンからの出力信号ｚｓ［Ｌ－１］
（Ｌ－１）を各行の配線ＣＬから印加する電位（第２データ）とすることで、差分電流ΔＩαから、第１データと第２データとの積和を求めることができる。加えて、当該積和の値を用いて活性化関数の値を求めることによって、活性化関数の値を信号として第Ｌ層の第ｓ［Ｌ］ニューロンの出力信号ｚｓ［Ｌ］
（Ｌ）とすることができる。
【0256】
なお、本実施の形態で述べた入力層は、入力信号を第２層に出力するバッファ回路として機能してもよい。
【0257】
ところで、本実施の形態で述べた演算回路では、メモリセルＡＭの行数が前層のニューロンの数となる。換言すると、メモリセルＡＭの行数は、次層の１つのニューロンに入力される前層のニューロンの出力信号の数に対応する。そして、メモリセルＡＭの列数が、次層のニューロンの数となる。換言すると、メモリセルＡＭの列数は、次層のニューロンから出力される出力信号の数に対応する。つまり、前層、次層のそれぞれのニューロンの個数によって、演算回路のメモリセルアレイの行数、及び列数が定まるため、構成したいニューラルネットワークに応じて、メモリセルアレイの行数、及び列数を定めて、設計すればよい。
【0258】
また、本実施の形態で述べた演算回路は、状況に応じて、構成を変更してもよい。例えば、図１１に示した演算回路ＭＡＣ１は、図１４に示す演算回路ＭＡＣ１に変更してもよい。図１４の演算回路ＭＡＣ１は、図１１の演算回路ＭＡＣ１に対して、メモリセルアレイＣＡのメモリセルＡＭ［１］及びメモリセルＡＭ［１］が含まれる列にメモリセルＡＭＢを加えた構成となっている。
【0259】
メモリセルＡＭＢは、配線ＷＤと、配線ＢＬと、配線ＷＬＢと、配線ＣＬＢと、に電気的に接続されている。また、配線ＷＬＢは、回路ＷＬＤに電気的に接続され、配線ＣＬＢは、回路ＣＬＤに電気的に接続されている。
【0260】
メモリセルＡＭＢにおいて、トランジスタＴｒ１１の第１端子と、トランジスタＴｒ１２のゲートと、容量Ｃ１の第１端子と、の接続箇所をノードＮＭＢとしている。
【0261】
配線ＷＬＢは、メモリセルＡＭＢにデータを書き込む際に、回路ＷＬＤからメモリセルＡＭＢに対して、選択信号を供給する配線として機能する。また、配線ＣＬＢは、メモリセルＡＭＢの容量Ｃ１の第２端子に対して、定電位を印加する配線として機能する。当該定電位としては、接地電位、又は低レベル電位とするのが好ましい。
【0262】
図１４の演算回路ＭＡＣ１の動作例としては、例えば、図１３のタイミングチャートにおいて、時刻Ｔ０１から時刻Ｔ０５までの間では、メモリセルＡＭＢのトランジスタＴｒ１２がオフ状態となるように、ノードＮＭＢに接地電位、低レベル電位、又は配線ＶＲが与える電位を保持する。そして、図１３のタイミングチャートにおいて、時刻Ｔ０５から時刻Ｔ０９までの間では、メモリセルＡＭＢのトランジスタＴｒ１２のソース－ドレイン間に任意の電流ＩＢＩＡＳが流れるように、ノードＮＭＢに電位ＶＢＩＡＳを保持する。このとき、ＩＢＩＡＳは次の式で表される。
【0263】
【数24】
【0264】
このとき、式（Ｅ１６）、式（Ｅ１８）は、次の式に書き換えることができる。
【0265】
【数25】
【0266】
【数26】
【0267】
式（Ｅ２０）、式（Ｅ２１）は、積和演算の結果に対して、更に任意のバイアスを与える演算に相当する。つまり、図１４の演算回路ＭＡＣ１を用いることによって、式（Ｄ３）の演算を行うことができる。なお、ＩＢＩＡＳは、ノードＮＭＢの電位でなく、配線ＣＬＢが与える電位によっても決まるため、例えば、図１３のタイミングチャートにおいて、時刻Ｔ０１から時刻Ｔ０５までの間では、メモリセルＡＭＢのトランジスタＴｒ１２がオフ状態となるように、配線ＣＬＢに接地電位を与え、時刻Ｔ０５から時刻Ｔ０９までの間に、配線ＣＬＢの電位を接地電位から任意の電位に変化させて、メモリセルＡＭＢのトランジスタＴｒ１２のソース－ドレイン間に任意の電流ＩＢＩＡＳが流れるようにしてもよい。
【0268】
＜演算回路の構成例２＞
次に、上述のニューラルネットワーク２００において、演算回路ＭＡＣ１とは回路構成が異なる、積和演算及び活性化関数の演算を行う回路の一例について説明する。
次に、上述のニューラルネットワーク２００において、演算回路ＭＡＣ１とは回路構成が異なる、積和演算及び活性化関数の演算を行う回路の一例について説明する。
【0269】
図１５は、演算回路ＭＡＣ２の構成例を示している。図１５に示す演算回路ＭＡＣ２は、各セルに保持した電圧に応じた第１データと、入力された第２データと、の積和演算を行い、かつ当該積和演算の結果を用いて活性化関数の演算を行う回路である。なお、第１データ、及び第２データは、一例としては、アナログデータ、又は多値のデータ（離散的なデータ）とすることができる。
【0270】
演算回路ＭＡＣ２は、回路ＷＣＳと、回路ＸＣＳと、回路ＷＳＤと、回路ＳＷＳ１と、回路ＳＷＳ２と、セルアレイＣＡ２と、変換回路ＩＴＲＺ［１］乃至変換回路ＩＴＲＺ［ｍ］と、を有する。
【0271】
セルアレイＣＡ２は、セルＩＭ［１，１］乃至セルＩＭ［ｍ，ｎ］（ここでの、ｍは１以上の整数であり、ｎは１以上の整数である。）と、セルＩＭｒｅｆ［１］乃至セルＩＭｒｅｆ［ｍ］と、を有する。セルＩＭ［１，１］乃至セルＩＭ［ｍ，ｎ］は、第１データに応じた電流量に相当する電位を保持する機能を有し、セルＩＭｒｅｆ［１］乃至セルＩＭｒｅｆ［ｍ］は、保持した電位と積和演算を行うために必要になる第２データに応じた電圧を信号線ＸＣＬ［１］乃至ＸＣＬ［ｍ］に供給する機能を有する。
【0272】
なお、図１５のセルアレイＣＡ２は、セルが行方向にｎ＋１個、列方向にｍ個、マトリクス状に配置されているが、セルアレイＣＡ２は、セルが行方向に２個以上、列方向に１個以上、マトリクス状に配置されている構成としてもよい。
【0273】
セルＩＭ［１，１］乃至セルＩＭ［ｍ，ｎ］は、トランジスタＦ１と、トランジスタＦ２と、容量Ｃ５と、を有し、セルＩＭｒｅｆ［１］乃至セルＩＭｒｅｆ［ｍ］は、それぞれトランジスタＦ１ｍと、トランジスタＦ２ｍと、容量Ｃ５ｍと、を有する。
【0274】
なお、トランジスタＦ１及びトランジスタＦ１ｍは、特に断りの無い場合は、オン状態の場合は最終的に線形領域で動作する場合を含むものとする。すなわち、上述したそれぞれのトランジスタのゲート電圧、ソース電圧、及びドレイン電圧は、線形領域で動作する範囲での電圧に適切にバイアスされている場合を含むものとする。ただし、本発明の一態様は、これに限定されない。例えば、トランジスタＦ１、トランジスタＦ１ｍは、オン状態のときは飽和領域で動作してもよく、また、線形領域で動作する場合と飽和領域で動作する場合とが混在してもよい。
【0275】
また、トランジスタＦ２及びトランジスタＦ２ｍは、特に断りの無い場合は、サブスレッショルド領域で動作する場合（つまり、トランジスタＦ２又はトランジスタＦ２ｍにおいて、ゲート－ソース間電圧がしきい値電圧よりも低い場合）を含むものとする。すなわち、上述したそれぞれのトランジスタのゲート電圧、ソース電圧、及びドレイン電圧は、サブスレッショルド領域で動作する範囲での電圧に適切にバイアスされている場合を含むものとする。このため、トランジスタＦ２及びトランジスタＦ２ｍは、ソース－ドレイン間にオフ電流が流れるように動作する場合を含む。
【0276】
また、トランジスタＦ１、及び／又はトランジスタＦ１ｍは、トランジスタＴｒ１１と同様に、ＯＳトランジスタであることが好ましい。加えて、トランジスタＦ１、及び／又はトランジスタＦ１ｍのチャネル形成領域は、インジウム、元素Ｍ（元素Ｍとしては、例えば、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウム等から選ばれた一種、又は複数種等が挙げられる。）、亜鉛の少なくとも一を含む酸化物であることがより好ましい。トランジスタＴｒ１１は、特に以降の実施の形態に記載するトランジスタの構造であることが更に好ましい。
【0277】
トランジスタＦ１、及び／又はトランジスタＦ１ｍとして、ＯＳトランジスタを用いることにより、トランジスタＦ１、及び／又はトランジスタＦ１ｍのリーク電流を抑えることができるため、計算精度の高い積和演算回路を実現できる場合がある。また、トランジスタＦ１、及び／又はトランジスタＦ１ｍとして、ＯＳトランジスタを用いることにより、トランジスタＦ１、及び／又はトランジスタＦ１ｍが非導通状態における、保持ノードから書き込みワード線へのリーク電流を非常に小さくすることができる。つまり、保持ノードの電位のリフレッシュ動作を少なくすることができるため、積和演算回路の消費電力を低減することができる。
【0278】
また、トランジスタＦ２、及び／又はトランジスタＦ２ｍに対しても、ＯＳトランジスタを用いることにより、サブスレッショルド領域の広い電流範囲で動作させることができるため、消費電流を低減することができる。また、トランジスタＦ２、及び／又はトランジスタＦ２ｍに対しても、ＯＳトランジスタを用いることで、トランジスタＴｒ１１と同時に作製することができるため、積和演算回路の作製工程を短縮することができる場合がある。また、トランジスタＦ２、及び／又はトランジスタＦ２ｍは、チャネル形成領域にシリコンを含むトランジスタとしてもよい。シリコンとしては、例えば、非晶質シリコン、微結晶シリコン、多結晶シリコン、単結晶シリコン、水素化アモルファスシリコン等を用いることができる。
【0279】
セルＩＭ［１，１］乃至セルＩＭ［ｍ，ｎ］のそれぞれにおいて、トランジスタＦ１の第１端子は、トランジスタＦ２のゲートと電気的に接続されている。トランジスタＦ２の第１端子は、配線ＶＥと電気的に接続されている。容量Ｃ５の第１端子は、トランジスタＦ２のゲートと電気的に接続されている。
【0280】
ところで、本発明の一態様は、トランジスタのバックゲートの接続構成に依らない。図１５において、トランジスタＦ１、トランジスタＦ２には、バックゲートが図示され、当該を有している構成を示しているが、バックゲートの接続構成については図示されていないが、当該バックゲートの電気的な接続先は、設計の段階で決めることができる。例えば、バックゲートを有するトランジスタにおいて、そのトランジスタのオン電流を高めるために、ゲートとバックゲートとを電気的に接続してもよい。つまり、例えば、トランジスタＭ２のゲートとバックゲートとを電気的に接続してもよい。また、例えば、バックゲートを有するトランジスタにおいて、そのトランジスタのしきい値電圧を変動させるため、又は、そのトランジスタのオフ電流を小さくするために、外部回路等と電気的に接続されている配線を設けて、当該外部回路等によってトランジスタのバックゲートに電位を与えてもよい。なお、これについては、トランジスタＦ１ｍ、トランジスタＦ２ｍ、後述するトランジスタＦ３［１］乃至トランジスタＦ３［ｎ］、トランジスタＦ４［１］乃至トランジスタＦ４［ｎ］、更に、図１５だけでなく明細書の他の箇所に記載されているトランジスタ、又は他の図面に図示されているトランジスタについても同様である。
【0281】
また、本発明の一態様の半導体装置は、当該半導体装置に含まれるトランジスタの構造に依らない。例えば、図１５に図示しているトランジスタＦ１、トランジスタＦ２は、図１５に示すとおり、バックゲートを有さないような構成、つまり、シングルゲート構造のトランジスタとしてもよい。また、一部のトランジスタはバックゲートを有している構成であり、別の一部のトランジスタは、バックゲートを有さない構成であってもよい。なお、これについては、トランジスタＦ１ｍ、トランジスタＦ２ｍ、後述するトランジスタＦ３［１］乃至トランジスタＦ３［ｎ］、トランジスタＦ４［１］乃至トランジスタＦ４［ｎ］、更に、図１５に示す回路図だけでなく、明細書の他の箇所に記載されているトランジスタ、又は他の図面に図示されているトランジスタについても同様である。
【0282】
配線ＶＥは、セルＩＭ［１，１］、セルＩＭ［ｍ，１］、セルＩＭ［１，ｎ］、及びセルＩＭ［ｍ，ｎ］のそれぞれのトランジスタＦ２の第１端子－第２端子間に電流を流すための配線であって、また、セルＩＭｒｅｆ［１］、及びセルＩＭｒｅｆ［ｍ］のそれぞれのトランジスタＦ２の第１端子－第２端子間に電流を流すための配線として機能する。一例としては、配線ＶＥは、定電圧を供給する配線として機能する。当該定電圧としては、例えば、低レベル電位、接地電位等とすることができる。
【0283】
セルＩＭ［１，１］において、トランジスタＦ１の第２端子は、配線ＷＣＬ［１］と電気的に接続され、トランジスタＦ１のゲートは、配線ＷＳＬ［１］と電気的に接続されている。トランジスタＦ２の第２端子は、配線ＷＣＬ［１］と電気的に接続され、容量Ｃ５の第２端子は、配線ＸＣＬ［１］と電気的に接続されている。なお、図１５では、セルＩＭ［１，１］において、トランジスタＦ１の第１端子と、トランジスタＦ２のゲートと、容量Ｃ５の第１端子と、の接続箇所をノードＮＮ［１，１］としている。
【0284】
セルＩＭ［ｍ，１］において、トランジスタＦ１の第２端子は、配線ＷＣＬ［１］と電気的に接続され、トランジスタＦ１のゲートは、配線ＷＳＬ［ｍ］と電気的に接続されている。トランジスタＦ２の第２端子は、配線ＷＣＬ［１］と電気的に接続され、容量Ｃ５の第２端子は、配線ＸＣＬ［ｍ］と電気的に接続されている。なお、図１５では、セルＩＭ［ｍ，１］において、トランジスタＦ１の第１端子と、トランジスタＦ２のゲートと、容量Ｃ５の第１端子と、の接続箇所をノードＮＮ［ｍ，１］としている。
【0285】
セルＩＭ［１，ｎ］において、トランジスタＦ１の第２端子は、配線ＷＣＬ［ｎ］と電気的に接続され、トランジスタＦ１のゲートは、配線ＷＳＬ［１］と電気的に接続されている。トランジスタＦ２の第２端子は、配線ＷＣＬ［ｎ］と電気的に接続され、容量Ｃ５の第２端子は、配線ＸＣＬ［１］と電気的に接続されている。なお、図１５では、セルＩＭ［１，ｎ］において、トランジスタＦ１の第１端子と、トランジスタＦ２のゲートと、容量Ｃ５の第１端子と、の接続箇所をノードＮＮ［１，ｎ］としている。
【0286】
セルＩＭ［ｍ，ｎ］において、トランジスタＦ１の第２端子は、配線ＷＣＬ［ｎ］と電気的に接続され、トランジスタＦ１のゲートは、配線ＷＳＬ［ｍ］と電気的に接続されている。トランジスタＦ２の第２端子は、配線ＷＣＬ［ｎ］と電気的に接続され、容量Ｃ５の第２端子は、配線ＸＣＬ［ｍ］と電気的に接続されている。なお、図１５では、セルＩＭ［ｍ，ｎ］において、トランジスタＦ１の第１端子と、トランジスタＦ２のゲートと、容量Ｃ５の第１端子と、の接続箇所をノードＮＮ［ｍ，ｎ］としている。
【0287】
セルＩＭｒｅｆ［１］において、トランジスタＦ１ｍの第２端子は、配線ＸＣＬ［１］と電気的に接続され、トランジスタＦ１ｍのゲートは、配線ＷＳＬ［１］と電気的に接続されている。トランジスタＦ２ｍの第２端子は、配線ＸＣＬ［１］と電気的に接続され、容量Ｃ５の第２端子は、配線ＸＣＬ［１］と電気的に接続されている。なお、図１５では、セルＩＭｒｅｆ［１］において、トランジスタＦ１ｍの第１端子と、トランジスタＦ２ｍのゲートと、容量Ｃ５の第１端子と、の接続箇所をノードＮＮｒｅｆ［１］としている。
【0288】
セルＩＭｒｅｆ［ｍ］において、トランジスタＦ１ｍの第２端子は、配線ＸＣＬ［ｍ］と電気的に接続され、トランジスタＦ１ｍのゲートは、配線ＷＳＬ［ｍ］と電気的に接続されている。トランジスタＦ２ｍの第２端子は、配線ＸＣＬ［ｍ］と電気的に接続され、容量Ｃ５の第２端子は、配線ＸＣＬ［ｍ］と電気的に接続されている。なお、図１５では、セルＩＭｒｅｆ［ｍ］において、トランジスタＦ１ｍの第１端子と、トランジスタＦ２ｍのゲートと、容量Ｃ５の第１端子と、の接続箇所をノードＮＮｒｅｆ［ｍ］としている。
【0289】
上述したノードＮＮ［１，１］、ノードＮＮ［ｍ，１］、ノードＮＮ［１，ｎ］、ノードＮＮ［ｍ，ｎ］、ノードＮＮｒｅｆ［１］、及びノードＮＭｒｅｆ［ｍ］は、それぞれのセルの保持ノードとして機能する。
【0290】
回路ＳＷＳ１は、トランジスタＦ３［１］乃至トランジスタＦ３［ｎ］を有する。トランジスタＦ３［１］の第１端子は、配線ＷＣＬ［１］に電気的に接続され、トランジスタＦ３［１］の第２端子は、回路ＷＣＳに電気的に接続され、トランジスタＦ３［１］のゲートは、配線ＳＷＬ１に電気的に接続されている。トランジスタＦ３［ｍ］の第１端子は、配線ＷＣＬ［ｍ］に電気的に接続され、トランジスタＦ３［ｍ］の第２端子は、回路ＷＣＳに電気的に接続され、トランジスタＦ３［ｍ］のゲートは、配線ＳＷＬ１に電気的に接続されている。
【0291】
トランジスタＦ３［１］乃至トランジスタＦ３［ｎ］は、トランジスタＴｒ１１と同様に、ＯＳトランジスタであることが好ましい。加えて、トランジスタＦ１、及び／又はトランジスタＦ１ｍのチャネル形成領域は、インジウム、元素Ｍ（元素Ｍとしては、例えば、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウム等から選ばれた一種、又は複数種等が挙げられる。）、亜鉛の少なくとも一を含む酸化物であることがより好ましい。トランジスタＦ４［１］乃至トランジスタＦ４［ｎ］は、特に以降の実施の形態に記載するトランジスタの構造であることが更に好ましい。
【0292】
回路ＳＷＳ１は、回路ＷＣＳと、配線ＷＣＬ［１］乃至配線ＷＣＬ［ｎ］のそれぞれと、の間の導通状態、非導通状態の切り替えを行う回路として機能する。
【0293】
回路ＳＷＳ２は、トランジスタＦ４［１］乃至トランジスタＦ４［ｎ］を有する。トランジスタＦ４［１］の第１端子は、配線ＷＣＬ［１］に電気的に接続され、トランジスタＦ４［１］の第２端子は、変換回路ＩＴＲＺ［１］に電気的に接続され、トランジスタＦ４［１］のゲートは、配線ＳＷＬ２に電気的に接続されている。トランジスタＦ４［ｍ］の第１端子は、配線ＷＣＬ［ｍ］に電気的に接続され、トランジスタＦ４［ｍ］の第２端子は、変換回路ＩＴＲＺ［１］に電気的に接続され、トランジスタＦ４［ｍ］のゲートは、配線ＳＷＬ２に電気的に接続されている。
【0294】
トランジスタＦ４［１］乃至トランジスタＦ４［ｎ］は、トランジスタＴｒ１１と同様に、ＯＳトランジスタであることが好ましい。加えて、トランジスタＦ１、及び／又はトランジスタＦ１ｍのチャネル形成領域は、インジウム、元素Ｍ（元素Ｍとしては、例えば、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウム等から選ばれた一種、又は複数種等が挙げられる。）、亜鉛の少なくとも一を含む酸化物であることがより好ましい。トランジスタＦ４［１］乃至トランジスタＦ４［ｎ］は、特に以降の実施の形態に記載するトランジスタの構造であることが更に好ましい。
【0295】
回路ＳＷＳ２は、配線ＷＣＬ［１］と回路ＩＴＲＺ［１］との間、及び配線ＷＣＬ［ｎ］と回路ＩＴＲＺ［ｎ］との間、の導通状態、非導通状態の切り替えを行う回路として機能する。
【0296】
回路ＷＣＳは、セルアレイＣＡ２が有するそれぞれのセルに格納するためのデータを送信する機能を有する。
【0297】
回路ＸＣＳは、配線ＸＣＬ［１］乃至配線ＸＣＬ［ｍ］に電気的に接続されている。回路ＸＣＳは、セルアレイＣＡ２が有するセルＩＭｒｅｆ［１］乃至セルＩＭｒｅｆ［ｍ］のそれぞれに対して、参照データに応じた電流、又は第２データに応じた電流を流す機能を有する。
【0298】
回路ＷＳＤは、配線ＷＳＬ［１］乃至配線ＷＳＬ［ｍ］に電気的に接続されている。回路ＷＳＤは、セルアレイＣＡ２が有するセルに第１データを書き込む際に、配線ＷＳＬ［１］乃至配線ＷＳＬ［ｍ］に所定の信号を送信することによって、データの書き込み先となるメモリセルを選択する機能を有する。
【0299】
また、回路ＷＳＤは、配線ＳＷＬ１と、配線ＳＷＬ２と、に電気的に接続されている。回路ＷＳＤは、配線ＳＷＬ１に所定の信号を送信することによって、回路ＷＣＳとセルアレイＣＡ２との間を導通状態、非導通状態にする機能と、配線ＳＷＬ２に所定の信号を送信することによって、変換回路ＩＴＲＺ［１］乃至変換回路ＩＴＲＺ［ｍ］とセルアレイＣＡ２との間を導通状態、非導通状態にする機能と、を有する。
【0300】
変換回路ＩＴＲＺ［１］乃至変換回路ＩＴＲＺ［ｍ］のそれぞれは、入力端子と、出力端子と、を有する。変換回路ＩＴＲＺ［１］乃至変換回路ＩＴＲＺ［ｍ］のそれぞれは、入力端子に入力された電流に応じた電圧に変換して、出力端子から出力する機能を有する。変換回路ＩＴＲＺ［１］乃至変換回路ＩＴＲＺ［ｍ］のそれぞれは、一例として、回路ＯＦＳＴを適用することができる。また、変換回路ＩＴＲＺ［１］乃至変換回路ＩＴＲＺ［ｍ］のそれぞれは、活性化関数回路ＡＣＴＶを有してもよく、変換された電圧を用いて、活性化関数の演算を行って、当該演算の結果を出力端子に出力してもよい。
【0301】
＜演算回路の動作例２＞
次に、演算回路ＭＡＣ２の動作例について説明する。
次に、演算回路ＭＡＣ２の動作例について説明する。
【0302】
図１６に演算回路ＭＡＣ２の動作例のタイミングチャートを示す。図１６のタイミングチャートは、時刻Ｔ１１から時刻Ｔ２１までの間、及びそれらの近傍における、配線ＳＷＬ１、配線ＳＷＬ２、配線ＷＳＬ［ｉ］（ｉは１以上ｍ－１以下の整数とする。）、配線ＷＳＬ［ｉ＋１］、配線ＸＣＬ［ｉ］、配線ＸＣＬ［ｉ＋１］、ノードＮＮ［ｉ，ｊ］、ノードＮＮ［ｉ＋１，ｊ］、ノードＮＮｒｅｆ［ｉ］、ノードＮＮ［ｉ＋１］の電位の変動を示している。更に、図１６のタイミングチャートには、セルＩＭ［ｉ，ｊ］に含まれているトランジスタＦ２の第１端子－第２端子間に流れる電流量ＩＦ２［ｉ，ｊ］と、セルＩＭｒｅｆ［ｉ］に含まれているトランジスタＦ２ｍの第１端子－第２端子間に流れる電流量ＩＦ２ｍ［ｉ］と、セルＩＭ［ｉ＋１，ｊ］に含まれているトランジスタＦ２の第１端子－第２端子間に流れる電流量ＩＦ２［ｉ＋１，ｊ］と、セルＩＭｒｅｆ［ｉ＋１］に含まれているトランジスタＦ２ｍの第１端子－第２端子間に流れる電流量ＩＦ２ｍ［ｉ＋１］と、のそれぞれの変動についても示している。
【0303】
なお、本動作例において、配線ＶＥの電位は接地電位ＧＮＤとする。また、時刻Ｔ１１より前において、セルＩＭ［ｉ，ｊ］、セルＩＭ［ｉ＋１，ｊ］に含まれているそれぞれのトランジスタＦ１、セルＩＭｒｅｆ［ｉ］、セルＩＭｒｅｆ［ｉ＋１］に含まれているトランジスタＦ１ｍをオン状態にして、ノードＮＮ［ｉ，ｊ］、ノードＮＮ［ｉ＋１，ｊ］、ノードＮＮｒｅｆ［ｉ］、ノードＮＮ［ｉ＋１］のそれぞれの電位を、接地電位ＧＮＤにしているものとする。
【0304】
また、初期設定として、セルＩＭ［１，１］乃至セルＩＭ［ｍ，ｎ］に含まれているそれぞれのトランジスタＦ１、セルＩＭｒｅｆ［１］乃至セルＩＭｒｅｆ［ｍ］に含まれているトランジスタＦ１ｍをオン状態にして、ノードＮＮ［１，１］乃至ノードＮＮ［ｍ，ｎ］、ノードＮＮｒｅｆ［１］乃至ノードＮＮｒｅｆ［ｍ］の電位を接地電位ＧＮＤとする。
【0305】
＜＜時刻Ｔ１１から時刻Ｔ１２まで＞＞
時刻Ｔ１１から時刻Ｔ１２までの間において、配線ＳＷＬ１に高レベル電位（図１６ではＨｉｇｈと表記している。）が印加され、配線ＳＷＬ２に低レベル電位（図１６ではＬｏｗと表記している。）が印加されている。これにより、トランジスタＦ３［１］乃至トランジスタＦ３［ｎ］のそれぞれのゲートに高レベル電位が印加されて、トランジスタＦ３［１］乃至トランジスタＦ３［ｎ］のそれぞれがオン状態となり、トランジスタＦ４［１］乃至トランジスタＦ４［ｎ］のそれぞれのゲートに低レベル電位が印加されて、トランジスタＦ４［１］乃至トランジスタＦ４［ｎ］のそれぞれがオフ状態となる。
時刻Ｔ１１から時刻Ｔ１２までの間において、配線ＳＷＬ１に高レベル電位（図１６ではＨｉｇｈと表記している。）が印加され、配線ＳＷＬ２に低レベル電位（図１６ではＬｏｗと表記している。）が印加されている。これにより、トランジスタＦ３［１］乃至トランジスタＦ３［ｎ］のそれぞれのゲートに高レベル電位が印加されて、トランジスタＦ３［１］乃至トランジスタＦ３［ｎ］のそれぞれがオン状態となり、トランジスタＦ４［１］乃至トランジスタＦ４［ｎ］のそれぞれのゲートに低レベル電位が印加されて、トランジスタＦ４［１］乃至トランジスタＦ４［ｎ］のそれぞれがオフ状態となる。
【0306】
また、時刻Ｔ１１から時刻Ｔ１２までの間では、配線ＷＳＬ［ｉ］、配線ＷＳＬ［ｉ＋１］には低レベル電位が印加されている。これにより、セルアレイＣＡ２のｉ行目のセルＩＭ［ｉ，１］乃至セルＩＭ［ｉ，ｎ］に含まれているトランジスタＦ１のゲートと、セルＩＭｒｅｆ［ｉ］に含まれているトランジスタＦ１ｍのゲートと、に低レベル電位が印加されて、それぞれのトランジスタＦ１とトランジスタＦ１ｍとがオフ状態となる。また、セルアレイＣＡ２のｉ＋１行目のセルＩＭ［ｉ＋１，１］乃至セルＩＭ［ｉ＋１，ｎ］に含まれているトランジスタＦ１のゲートと、セルＩＭｒｅｆ［ｉ＋１］に含まれているトランジスタＦ１ｍのゲートと、に低レベル電位が印加されて、それぞれのトランジスタＦ１とトランジスタＦ１ｍとがオフ状態となる。
【0307】
また、時刻Ｔ１１から時刻Ｔ１２までの間では、配線ＸＣＬ［ｉ］、配線ＸＣＬ［ｉ＋１］には接地電位ＧＮＤが印加されている。
【0308】
また、時刻Ｔ１１から時刻Ｔ１２までの間では、配線ＷＣＬ［ｊ］、配線ＸＣＬ［ｉ］、配線ＸＣＬ［ｉ＋１］には電流が流れない。そのため、ＩＦ２［ｉ，ｊ］、ＩＦ２ｍ［ｉ］ＩＦ２［ｉ＋１，ｊ］、ＩＦ２ｍ［ｉ＋１］は０となる。
【0309】
＜＜時刻Ｔ１２から時刻Ｔ１３まで＞＞
時刻Ｔ１２から時刻Ｔ１３までの間において、配線ＷＳＬ［ｉ］に高レベル電位が印加される。これにより、セルアレイＣＡ２のｉ行目のセルＩＭ［ｉ，１］乃至セルＩＭ［ｉ，ｎ］に含まれているトランジスタＦ１のゲートと、セルＩＭｒｅｆ［ｉ］に含まれているトランジスタＦ１ｍのゲートと、に高レベル電位が印加されて、それぞれのトランジスタＦ１とトランジスタＦ１ｍとがオン状態となる。また、時刻Ｔ１２から時刻Ｔ１３までの間において、配線ＷＳＬ［ｉ］を除く配線ＷＳＬ［１］乃至配線ＷＳＬ［ｍ］には低レベル電位が印加されており、セルアレイＣＡ２のｉ行目以外のセルＩＭ［１，１］乃至セルＩＭ［ｍ，ｎ］に含まれているトランジスタＦ１と、ｉ行目以外のセルＩＭｒｅｆ［１］乃至セルＩＭｒｅｆ［ｍ］に含まれているトランジスタＦ１ｍは、オフ状態になっているものとする。
時刻Ｔ１２から時刻Ｔ１３までの間において、配線ＷＳＬ［ｉ］に高レベル電位が印加される。これにより、セルアレイＣＡ２のｉ行目のセルＩＭ［ｉ，１］乃至セルＩＭ［ｉ，ｎ］に含まれているトランジスタＦ１のゲートと、セルＩＭｒｅｆ［ｉ］に含まれているトランジスタＦ１ｍのゲートと、に高レベル電位が印加されて、それぞれのトランジスタＦ１とトランジスタＦ１ｍとがオン状態となる。また、時刻Ｔ１２から時刻Ｔ１３までの間において、配線ＷＳＬ［ｉ］を除く配線ＷＳＬ［１］乃至配線ＷＳＬ［ｍ］には低レベル電位が印加されており、セルアレイＣＡ２のｉ行目以外のセルＩＭ［１，１］乃至セルＩＭ［ｍ，ｎ］に含まれているトランジスタＦ１と、ｉ行目以外のセルＩＭｒｅｆ［１］乃至セルＩＭｒｅｆ［ｍ］に含まれているトランジスタＦ１ｍは、オフ状態になっているものとする。
【0310】
更に、配線ＸＣＬ［１］乃至配線ＸＣＬ［ｍ］には低レベル電位が印加される。
【0311】
＜＜時刻Ｔ１３から時刻Ｔ１４まで＞＞
時刻Ｔ１３から時刻Ｔ１４までの間において、回路ＷＣＳから、トランジスタＦ３［ｊ］を介してセルアレイＣＡ２に電流量としてＩ０［ｉ，ｊ］の電流が流れる。このとき、セルアレイＣＡ２のｉ行目のセルＩＭ［ｉ，ｊ］に含まれているトランジスタＦ１の第１端子と配線ＷＣＬ［ｊ］との間が導通状態となっており、かつセルアレイＣＡ２のｉ行目以外のセルＩＭ［１，ｊ］乃至セルＩＭ［ｍ，ｊ］に含まれているトランジスタＦ１の第１端子と配線ＷＣＬ［ｊ］との間が非導通状態となっているため、配線ＷＣＬ［ｊ］からセルＩＭ［ｉ，ｊ］に電流量Ｉ０［ｉ，ｊ］の電流が流れる。
時刻Ｔ１３から時刻Ｔ１４までの間において、回路ＷＣＳから、トランジスタＦ３［ｊ］を介してセルアレイＣＡ２に電流量としてＩ０［ｉ，ｊ］の電流が流れる。このとき、セルアレイＣＡ２のｉ行目のセルＩＭ［ｉ，ｊ］に含まれているトランジスタＦ１の第１端子と配線ＷＣＬ［ｊ］との間が導通状態となっており、かつセルアレイＣＡ２のｉ行目以外のセルＩＭ［１，ｊ］乃至セルＩＭ［ｍ，ｊ］に含まれているトランジスタＦ１の第１端子と配線ＷＣＬ［ｊ］との間が非導通状態となっているため、配線ＷＣＬ［ｊ］からセルＩＭ［ｉ，ｊ］に電流量Ｉ０［ｉ，ｊ］の電流が流れる。
【0312】
ところで、セルＩＭ［ｉ，ｊ］に含まれているトランジスタＦ１がオン状態になることによって、セルＩＭ［ｉ，ｊ］に含まれているトランジスタＦ２はダイオード接続の構成となる。そのため、配線ＷＣＬ［ｊ］からセルＩＭ［ｉ，ｊ］に電流が流れるとき、トランジスタＦ２のゲートと、トランジスタＦ２の第２端子と、のそれぞれの電位はほぼ等しくなる。当該電位は、配線ＷＣＬ［ｊ］からセルＩＭ［ｉ，ｊ］に流れる電流量とトランジスタＦ２の第１端子の電位（ここではＧＮＤ）等によって定められる。本動作例では、配線ＷＣＬ［ｊ］からセルＩＭ［ｉ，ｊ］に電流量Ｉ０［ｉ，ｊ］の電流が流れることによって、トランジスタＦ２のゲート（ノードＮＮ［ｉ，ｊ］）の電位は、Ｖｇ［ｉ，ｊ］になるものとする。つまり、トランジスタＦ２において、ゲート－ソース間電圧がＶｇ［ｉ，ｊ］－ＧＮＤとなり、トランジスタＦ２の第１端子－第２端子間には、電流量Ｉ０［ｉ，ｊ］の電流が流れる。
【0313】
ここで、トランジスタＦ２のしきい値電圧をＶｔｈとしたとき、トランジスタＦ２がサブスレッショルド領域で動作する場合の電流量Ｉ０［ｉ，ｊ］は次の式の通りに記述できる。
【0314】
【数27】
【0315】
なお、ＩａはＶｇがＶｔｈ［ｉ，ｊ］であるときのドレイン電流であって、Ｋは温度、デバイス構造等によって定められる補正係数である。
【0316】
また、時刻Ｔ１３から時刻Ｔ１４までの間において、回路ＸＣＳから、配線ＸＣＬ［ｉ］に電流量としてＩｒｅｆ０の電流が流れる。このとき、セルＩＭｒｅｆ［ｉ］に含まれているトランジスタＦ１ｍの第１端子と配線ＸＣＬ［ｉ］との間が導通状態となるため、配線ＸＣＬ［ｉ］からセルＩＭｒｅｆ［ｉ］に電流量Ｉｒｅｆ０の電流が流れる。
【0317】
セルＩＭ［ｉ，ｊ］と同様に、セルＩＭｒｅｆ［ｉ］に含まれているトランジスタＦ１ｍがオン状態になることによって、セルＩＭｒｅｆ［ｉ，ｊ］に含まれているトランジスタＦ２ｍはダイオード接続の構成となる。そのため、配線ＸＣＬ［ｉ］からセルＩＭｒｅｆ［ｉ］に電流が流れるとき、トランジスタＦ２ｍのゲートと、トランジスタＦ２ｍの第２端子と、のそれぞれの電位はほぼ等しくなる。当該電位は、配線ＸＣＬ［ｉ］からセルＩＭｒｅｆ［ｉ］に流れる電流量とトランジスタＦ２ｍの第１端子の電位（ここではＧＮＤ）等によって定められる。本動作例では、配線ＸＣＬ［ｉ］からセルＩＭｒｅｆ［ｉ］に電流量Ｉｒｅｆ０の電流が流れることによって、トランジスタＦ２のゲート（ノードＮＮｒｅｆ［ｉ］）はＶｇｍ［ｉ］になるものとし、また、このときの配線ＸＣＬ［ｉ］の電位もＶｇｍ［ｉ］とする。つまり、トランジスタＦ２ｍにおいて、ゲート－ソース間電圧がＶｇｍ［ｉ］－ＧＮＤとなり、トランジスタＦ２ｍの第１端子－第２端子間には、電流量Ｉｒｅｆ０の電流が流れる。
【0318】
ここで、トランジスタＦ２ｍのしきい値電圧をＶｔｈｍ［ｉ］としたとき、トランジスタＦ２ｍがサブスレッショルド領域で動作する場合の電流量Ｉｒｅｆ０は次の式の通りに記述できる。なお、補正係数Ｋは、セルＩＭ［ｉ，ｊ］に含まれているトランジスタＦ２と同一とする。例えば、トランジスタのデバイス構造、サイズ（チャネル長、チャネル幅）を同一とする。また、製造上のばらつきにより、各トランジスタの補正係数Ｋはばらつくが、後述の議論が実用上十分な精度で成り立つ程度にばらつきが抑えられているものとする。
【0319】
【数28】
【0320】
ここで、第１データである重み係数ｗ［ｉ，ｊ］を次の通りに定義する。
【0321】
【数29】
【0322】
したがって、式（Ｆ１）は、次の式に書き換えることができる。
【0323】
【数30】
【0324】
＜＜時刻Ｔ１４から時刻Ｔ１５まで＞＞
時刻Ｔ１４から時刻Ｔ１５までの間において、配線ＷＳＬ［ｉ］に低レベル電位が印加される。これにより、セルアレイＣＡ２のｉ行目のセルＩＭ［ｉ，１］乃至セルＩＭ［ｉ，ｎ］に含まれているトランジスタＦ１のゲートと、セルＩＭｒｅｆ［ｉ］に含まれているトランジスタＦ１ｍのゲートと、に低レベル電位が印加されて、それぞれのトランジスタＦ１とトランジスタＦ１ｍとがオフ状態となる。
時刻Ｔ１４から時刻Ｔ１５までの間において、配線ＷＳＬ［ｉ］に低レベル電位が印加される。これにより、セルアレイＣＡ２のｉ行目のセルＩＭ［ｉ，１］乃至セルＩＭ［ｉ，ｎ］に含まれているトランジスタＦ１のゲートと、セルＩＭｒｅｆ［ｉ］に含まれているトランジスタＦ１ｍのゲートと、に低レベル電位が印加されて、それぞれのトランジスタＦ１とトランジスタＦ１ｍとがオフ状態となる。
【0325】
セルＩＭ［ｉ，ｊ］に含まれているトランジスタＦ１がオフ状態になることによって、容量Ｃ５には、トランジスタＦ２のゲート（ノードＮＮ［ｉ，ｊ］）の電位と、配線ＸＣＬ［ｉ］の電位と、の差であるＶｇ［ｉ，ｊ］－Ｖｇｍ［ｉ］が保持される。また、セルＩＭｒｅｆ［ｉ］に含まれているトランジスタＦ１がオフ状態になることによって、容量Ｃ５ｍには、トランジスタＦ２ｍのゲート（ノードＮＮｒｅｆ［ｉ］）の電位と、配線ＸＣＬ［ｉ］の電位と、の差である０が保持される。なお、容量Ｃ５ｍが保持する電位は、時刻Ｔ１３から時刻Ｔ１４の動作においてトランジスタＦ１ｍ、トランジスタＦ２ｍのそれぞれのトランジスタ特性等に応じて０ではない電位（ここではΔとする。）となる場合もある。しかし、ノードＮＮｒｅｆ［ｉ］の電位は、配線ＸＣＬ［ｉ］の電位にΔを加えた電位になると考えることで、以下の議論が成り立つ。
【0326】
＜＜時刻Ｔ１５から時刻Ｔ１６まで＞＞
時刻Ｔ１５から時刻Ｔ１６までの間において、配線ＸＣＬ［ｉ］にＧＮＤが印加される。このため、ｉ行目のセルＩＭ［ｉ，１］乃至セルＩＭ［ｉ，ｎ］のそれぞれに含まれている容量Ｃ５による容量結合によってノードＮＮ［ｉ，１］乃至ノードＮＮ［ｉ，ｎ］の電位が変化し、セルＩＭｒｅｆ［ｉ］に含まれている容量Ｃ５による容量結合によってノードＮＮｒｅｆ［ｉ］の電位が変化する。
時刻Ｔ１５から時刻Ｔ１６までの間において、配線ＸＣＬ［ｉ］にＧＮＤが印加される。このため、ｉ行目のセルＩＭ［ｉ，１］乃至セルＩＭ［ｉ，ｎ］のそれぞれに含まれている容量Ｃ５による容量結合によってノードＮＮ［ｉ，１］乃至ノードＮＮ［ｉ，ｎ］の電位が変化し、セルＩＭｒｅｆ［ｉ］に含まれている容量Ｃ５による容量結合によってノードＮＮｒｅｆ［ｉ］の電位が変化する。
【0327】
ノードＮＮ［ｉ，１］乃至ノードＮＮ［ｉ，ｎ］の電位の変化量は、配線ＸＣＬ［ｉ］の電位の変化量に、セルアレイＣＡ２に含まれているそれぞれのセルＩＭ［ｉ，１］乃至セルＩＭ［ｉ，ｎ］の構成によって決まる容量結合係数を乗じた電位となる。該容量結合係数は、容量Ｃ５の容量、トランジスタＦ２のゲート容量、寄生容量等によって算出される。セルＩＭ［ｉ，１］乃至セルＩＭ［ｉ，ｎ］のそれぞれにおいて、容量Ｃ５による容量結合係数をｐとしたとき、セルＩＭ［ｉ，ｊ］のノードＮＮ［ｉ，ｊ］の電位は、時刻Ｔ１４から時刻Ｔ１５までの期間における電位から、ｐ（Ｖｇｍ［ｉ］－ＧＮＤ）低下する。
【0328】
同様に、配線ＸＣＬ［ｉ］の電位が変化することによって、セルＩＭｒｅｆ［ｉ］に含まれている容量Ｃ５ｍによる容量結合によって、ノードＮＮｒｅｆ［ｉ］の電位も変化する。容量Ｃ５ｍによる容量結合係数を、容量Ｃ５と同様にｐとしたとき、セルＩＭｒｅｆ［ｉ］のノードＮＮｒｅｆ［ｉ］の電位は、時刻Ｔ１４から時刻Ｔ１５までの期間における電位から、ｐ（Ｖｇｍ［ｉ］－ＧＮＤ）低下する。
【0329】
これによって、セルＩＭ［ｉ，ｊ］のノードＮＮ［ｉ，ｊ］の電位が低下するため、トランジスタＦ２はオフ状態となり、同様に、セルＩＭｒｅｆ［ｉ］のノードＮＮｒｅｆ［ｉ］の電位が低下するため、トランジスタＦ２ｍもオフ状態となる。そのため、時刻Ｔ１５から時刻Ｔ１６までの間において、ＩＦ２［ｉ，ｊ］、ＩＦ２ｍ［ｉ］のそれぞれは０となる。
【0330】
＜＜時刻Ｔ１６から時刻Ｔ１７まで＞＞
時刻Ｔ１６から時刻Ｔ１７までの間において、配線ＷＳＬ［ｉ＋１］に高レベル電位が印加される。これにより、セルアレイＣＡ２のｉ＋１行目のセルＩＭ［ｉ＋１，１］乃至セルＩＭ［ｉ＋１，ｎ］に含まれているトランジスタＦ１のゲートと、セルＩＭｒｅｆ［ｉ＋１］に含まれているトランジスタＦ１ｍのゲートと、に高レベル電位が印加されて、それぞれのトランジスタＦ１とトランジスタＦ１ｍとがオン状態となる。また、時刻Ｔ１６から時刻Ｔ１７までの間において、配線ＷＳＬ［ｉ＋１］を除く配線ＷＳＬ［１］乃至配線ＷＳＬ［ｍ］には低レベル電位が印加されており、セルアレイＣＡ２のｉ＋１行目以外のセルＩＭ［１，１］乃至セルＩＭ［ｍ，ｎ］に含まれているトランジスタＦ１と、ｉ＋１行目以外のセルＩＭｒｅｆ［１］乃至セルＩＭｒｅｆ［ｍ］に含まれているトランジスタＦ１ｍは、オフ状態になっているものとする。
時刻Ｔ１６から時刻Ｔ１７までの間において、配線ＷＳＬ［ｉ＋１］に高レベル電位が印加される。これにより、セルアレイＣＡ２のｉ＋１行目のセルＩＭ［ｉ＋１，１］乃至セルＩＭ［ｉ＋１，ｎ］に含まれているトランジスタＦ１のゲートと、セルＩＭｒｅｆ［ｉ＋１］に含まれているトランジスタＦ１ｍのゲートと、に高レベル電位が印加されて、それぞれのトランジスタＦ１とトランジスタＦ１ｍとがオン状態となる。また、時刻Ｔ１６から時刻Ｔ１７までの間において、配線ＷＳＬ［ｉ＋１］を除く配線ＷＳＬ［１］乃至配線ＷＳＬ［ｍ］には低レベル電位が印加されており、セルアレイＣＡ２のｉ＋１行目以外のセルＩＭ［１，１］乃至セルＩＭ［ｍ，ｎ］に含まれているトランジスタＦ１と、ｉ＋１行目以外のセルＩＭｒｅｆ［１］乃至セルＩＭｒｅｆ［ｍ］に含まれているトランジスタＦ１ｍは、オフ状態になっているものとする。
【0331】
更に、配線ＸＣＬ［１］乃至配線ＸＣＬ［ｍ］には低レベル電位が印加される。
【0332】
＜＜時刻Ｔ１７から時刻Ｔ１８まで＞＞
時刻Ｔ１７から時刻Ｔ１８までの間において、回路ＷＣＳから、トランジスタＦ３［ｊ］を介してセルアレイＣＡ２に電流量としてＩ０［ｉ＋１，ｊ］の電流が流れる。このとき、セルアレイＣＡ２のｉ＋１行目のセルＩＭ［ｉ＋１，ｊ］に含まれているトランジスタＦ１の第１端子と配線ＷＣＬ［ｊ］との間が導通状態となっており、かつセルアレイＣＡ２のｉ＋１行目以外のセルＩＭ［１，ｊ］乃至セルＩＭ［ｍ，ｊ］に含まれているトランジスタＦ１の第１端子と配線ＷＣＬ［ｊ］との間が非導通状態となっているため、配線ＷＣＬ［ｊ］からセルＩＭ［ｉ＋１，ｊ］に電流量Ｉ０［ｉ＋１，ｊ］の電流が流れる。
時刻Ｔ１７から時刻Ｔ１８までの間において、回路ＷＣＳから、トランジスタＦ３［ｊ］を介してセルアレイＣＡ２に電流量としてＩ０［ｉ＋１，ｊ］の電流が流れる。このとき、セルアレイＣＡ２のｉ＋１行目のセルＩＭ［ｉ＋１，ｊ］に含まれているトランジスタＦ１の第１端子と配線ＷＣＬ［ｊ］との間が導通状態となっており、かつセルアレイＣＡ２のｉ＋１行目以外のセルＩＭ［１，ｊ］乃至セルＩＭ［ｍ，ｊ］に含まれているトランジスタＦ１の第１端子と配線ＷＣＬ［ｊ］との間が非導通状態となっているため、配線ＷＣＬ［ｊ］からセルＩＭ［ｉ＋１，ｊ］に電流量Ｉ０［ｉ＋１，ｊ］の電流が流れる。
【0333】
ところで、セルＩＭ［ｉ＋１，ｊ］に含まれているトランジスタＦ１がオン状態になることによって、セルＩＭ［ｉ＋１，ｊ］に含まれているトランジスタＦ２はダイオード接続の構成となる。そのため、配線ＷＣＬ［ｊ］からセルＩＭ［ｉ＋１，ｊ］に電流が流れるとき、トランジスタＦ２のゲートと、トランジスタＦ２の第２端子と、のそれぞれの電位はほぼ等しくなる。当該電位は、配線ＷＣＬ［ｊ］からセルＩＭ［ｉ＋１，ｊ］に流れる電流量とトランジスタＦ２の第１端子の電位（ここではＧＮＤ）等によって定められる。本動作例では、配線ＷＣＬ［ｊ］からセルＩＭ［ｉ＋１，ｊ］に電流量Ｉ０［ｉ＋１，ｊ］の電流が流れることによって、トランジスタＦ２のゲート（ノードＮＮ［ｉ＋１，ｊ］）の電位は、Ｖｇ［ｉ＋１，ｊ］になるものとする。つまり、トランジスタＦ２において、ゲート－ソース間電圧がＶｇ［ｉ＋１，ｊ］－ＧＮＤとなり、トランジスタＦ２の第１端子－第２端子間には、電流量Ｉ０［ｉ＋１，ｊ］の電流が流れる。
【0334】
ここで、トランジスタＦ２のしきい値電圧をＶｔｈ［ｉ＋１，ｊ］としたとき、トランジスタＦ２がサブスレッショルド領域で動作する場合の電流量Ｉ０［ｉ＋１，ｊ］は次の式の通りに記述できる。なお、補正係数は、セルＩＭ［ｉ，ｊ］に含まれているトランジスタＦ２、セルＩＭｒｅｆ［ｉ］に含まれているトランジスタＦ２ｍと同様のＫとしている。
【0335】
【数31】
【0336】
また、時刻Ｔ１７から時刻Ｔ１８までの間において、回路ＸＣＳから、配線ＸＣＬ［ｉ＋１］に電流量としてＩｒｅｆ０の電流が流れる。このとき、セルＩＭｒｅｆ［ｉ＋１］に含まれているトランジスタＦ１ｍの第１端子と配線ＸＣＬ［ｉ＋１］との間が導通状態となるため、配線ＸＣＬ［ｉ＋１］からセルＩＭｒｅｆ［ｉ＋１］に電流量Ｉｒｅｆ０の電流が流れる。
【0337】
セルＩＭ［ｉ＋１，ｊ］と同様に、セルＩＭｒｅｆ［ｉ＋１］に含まれているトランジスタＦ１ｍがオン状態になることによって、セルＩＭｒｅｆ［ｉ＋１，ｊ］に含まれているトランジスタＦ２ｍはダイオード接続の構成となる。そのため、配線ＸＣＬ［ｉ＋１］からセルＩＭｒｅｆ［ｉ＋１］に電流が流れるとき、トランジスタＦ２ｍのゲートと、トランジスタＦ２ｍの第２端子と、のそれぞれの電位はほぼ等しくなる。当該電位は、配線ＸＣＬ［ｉ＋１］からセルＩＭｒｅｆ［ｉ＋１］に流れる電流量とトランジスタＦ２ｍの第１端子の電位（ここではＧＮＤ）等によって定められる。本動作例では、配線ＸＣＬ［ｉ＋１］からセルＩＭｒｅｆ［ｉ＋１］に電流量Ｉｒｅｆ０の電流が流れることによって、トランジスタＦ２のゲート（ノードＮＮｒｅｆ［ｉ＋１］）はＶｇｍ［ｉ＋１］になるものとし、また、このときの配線ＸＣＬ［ｉ＋１］の電位もＶｇｍ［ｉ＋１］とする。つまり、トランジスタＦ２ｍにおいて、ゲート－ソース間電圧がＶｇｍ［ｉ＋１］－ＧＮＤとなり、トランジスタＦ２ｍの第１端子－第２端子間には、電流量Ｉｒｅｆ０の電流が流れる。
【0338】
ここで、トランジスタＦ２ｍのしきい値電圧をＶｔｈｍ［ｉ＋１，ｊ］としたとき、トランジスタＦ２ｍがサブスレッショルド領域で動作する場合の電流量Ｉｒｅｆ０は次の式の通りに記述できる。なお、補正係数Ｋは、セルＩＭ［ｉ＋１，ｊ］に含まれているトランジスタＦ２と同一とする。
【0339】
【数32】
【0340】
ここで、第１データである重み係数ｗ［ｉ＋１，ｊ］を次の通りに定義する。
【0341】
【数33】
【0342】
したがって、式（Ｆ５）は、次の式に書き換えることができる。
【0343】
【数34】
【0344】
＜＜時刻Ｔ１８から時刻Ｔ１９まで＞＞
時刻Ｔ１８から時刻Ｔ１９までの間において、配線ＷＳＬ［ｉ＋１］に低レベル電位が印加される。これにより、セルアレイＣＡ２のｉ行目のセルＩＭ［ｉ＋１，１］乃至セルＩＭ［ｉ＋１，ｎ］に含まれているトランジスタＦ１のゲートと、セルＩＭｒｅｆ［ｉ＋１］に含まれているトランジスタＦ１ｍのゲートと、に低レベル電位が印加されて、それぞれのトランジスタＦ１とトランジスタＦ１ｍとがオフ状態となる。
時刻Ｔ１８から時刻Ｔ１９までの間において、配線ＷＳＬ［ｉ＋１］に低レベル電位が印加される。これにより、セルアレイＣＡ２のｉ行目のセルＩＭ［ｉ＋１，１］乃至セルＩＭ［ｉ＋１，ｎ］に含まれているトランジスタＦ１のゲートと、セルＩＭｒｅｆ［ｉ＋１］に含まれているトランジスタＦ１ｍのゲートと、に低レベル電位が印加されて、それぞれのトランジスタＦ１とトランジスタＦ１ｍとがオフ状態となる。
【0345】
セルＩＭ［ｉ＋１，ｊ］に含まれているトランジスタＦ１がオフ状態になることによって、容量Ｃ５には、トランジスタＦ２のゲート（ノードＮＮ［ｉ＋１，ｊ］）の電位と、配線ＸＣＬ［ｉ＋１］の電位と、の差であるＶｇ［ｉ＋１，ｊ］－Ｖｇｍ［ｉ＋１］が保持される。また、セルＩＭｒｅｆ［ｉ＋１］に含まれているトランジスタＦ１がオフ状態になることによって、容量Ｃ５ｍには、トランジスタＦ２ｍのゲート（ノードＮＮｒｅｆ［ｉ＋１］）の電位と、配線ＸＣＬ［ｉ＋１］の電位と、の差である０が保持される。なお、Ｃ５ｍが保持する電位は、時刻Ｔ１８から時刻Ｔ１９の動作においてＦ１ｍやＦ２ｍのトランジスタ特性等に応じて０ではない電位（ここでは、Δとする。）となる場合もある。しかし、ノードＮＮｒｅｆ［ｉ］の電位は、配線ＸＣＬ［ｉ］の電位にΔを加えた電位になると考えることで、以下の議論が成り立つ。
【0346】
＜＜時刻Ｔ１９から時刻Ｔ２０まで＞＞
時刻Ｔ１９から時刻Ｔ２０までの間において、配線ＸＣＬ［ｉ＋１］にＧＮＤが印加される。このため、ｉ＋１行目のセルＩＭ［ｉ＋１，１］乃至セルＩＭ［ｉ＋１，ｎ］のそれぞれに含まれている容量Ｃ５による容量結合によってノードＮＮ［ｉ，１］乃至ノードＮＮ［ｉ＋１，ｎ］の電位が変化し、セルＩＭｒｅｆ［ｉ＋１］に含まれている容量Ｃ５による容量結合によってノードＮＮｒｅｆ［ｉ＋１］の電位が変化する。
時刻Ｔ１９から時刻Ｔ２０までの間において、配線ＸＣＬ［ｉ＋１］にＧＮＤが印加される。このため、ｉ＋１行目のセルＩＭ［ｉ＋１，１］乃至セルＩＭ［ｉ＋１，ｎ］のそれぞれに含まれている容量Ｃ５による容量結合によってノードＮＮ［ｉ，１］乃至ノードＮＮ［ｉ＋１，ｎ］の電位が変化し、セルＩＭｒｅｆ［ｉ＋１］に含まれている容量Ｃ５による容量結合によってノードＮＮｒｅｆ［ｉ＋１］の電位が変化する。
【0347】
ノードＮＮ［ｉ＋１，１］乃至ノードＮＮ［ｉ＋１，ｎ］の電位の変化量は、配線ＸＣＬ［ｉ＋１］の電位の変化量に、セルアレイＣＡ２に含まれているそれぞれのセルＩＭ［ｉ＋１，１］乃至セルＩＭ［ｉ＋１，ｎ］の構成によって決まる容量結合係数を乗じた電位となる。該容量結合係数は、容量Ｃ５の容量、トランジスタＦ２のゲート容量、寄生容量等によって算出される。セルＩＭ［ｉ＋１，１］乃至セルＩＭ［ｉ＋１，ｎ］のそれぞれにおいて、容量Ｃ５による容量結合係数を、セルＩＭ［ｉ，１］乃至セルＩＭ［ｉ，ｎ］のそれぞれにおける容量Ｃ５による容量結合係数と同様の、ｐとしたとき、セルＩＭ［ｉ＋１，ｊ］のノードＮＮ［ｉ＋１，ｊ］の電位は、時刻Ｔ１８から時刻Ｔ１９までの間の時点おける電位から、ｐ（Ｖｇｍ［ｉ＋１］－ＧＮＤ）低下する。
【0348】
同様に、配線ＸＣＬ［ｉ＋１］の電位が変化することによって、セルＩＭｒｅｆ［ｉ＋１］に含まれている容量Ｃ５ｍによる容量結合によって、ノードＮＮｒｅｆ［ｉ＋１］の電位も変化する。容量Ｃ５ｍによる容量結合係数を、容量Ｃ５と同様にｐとしたとき、セルＩＭｒｅｆ［ｉ＋１］のノードＮＮｒｅｆ［ｉ＋１］の電位は、時刻Ｔ１８から時刻Ｔ１９までの間の時点おける電位から、ｐ（Ｖｇｍ［ｉ＋１］－ＧＮＤ）低下する。
【0349】
これによって、セルＩＭ［ｉ＋１，ｊ］のノードＮＮ［ｉ＋１，ｊ］の電位が低下するため、トランジスタＦ２はオフ状態となり、同様に、セルＩＭｒｅｆ［ｉ＋１］のノードＮＮｒｅｆ［ｉ］の電位が低下するため、トランジスタＦ２ｍもオフ状態となる。そのため、時刻Ｔ１９から時刻Ｔ２０までの間において、ＩＦ２［ｉ＋１，ｊ］、ＩＦ２ｍ［ｉ＋１］のそれぞれは０となる。
【0350】
＜＜時刻Ｔ２０から時刻Ｔ２１まで＞＞
時刻Ｔ２０から時刻Ｔ２１までの間において、配線ＳＷＬ１に低レベル電位が印加されている。これにより、トランジスタＦ３［１］乃至トランジスタＦ３［ｎ］のそれぞれのゲートに低レベル電位が印加されて、トランジスタＦ３［１］乃至トランジスタＦ３［ｎ］のそれぞれがオフ状態となる。
時刻Ｔ２０から時刻Ｔ２１までの間において、配線ＳＷＬ１に低レベル電位が印加されている。これにより、トランジスタＦ３［１］乃至トランジスタＦ３［ｎ］のそれぞれのゲートに低レベル電位が印加されて、トランジスタＦ３［１］乃至トランジスタＦ３［ｎ］のそれぞれがオフ状態となる。
【0351】
＜＜時刻Ｔ２１から時刻Ｔ２２まで＞＞
時刻Ｔ２１から時刻Ｔ２２までの間において、配線ＳＷＬ２に高レベル電位が印加されている。これにより、トランジスタＦ４［１］乃至トランジスタＦ４［ｎ］のそれぞれのゲートに高レベル電位が印加されて、トランジスタＦ４［１］乃至トランジスタＦ４［ｎ］のそれぞれがオフ状態となる。
時刻Ｔ２１から時刻Ｔ２２までの間において、配線ＳＷＬ２に高レベル電位が印加されている。これにより、トランジスタＦ４［１］乃至トランジスタＦ４［ｎ］のそれぞれのゲートに高レベル電位が印加されて、トランジスタＦ４［１］乃至トランジスタＦ４［ｎ］のそれぞれがオフ状態となる。
【0352】
＜＜時刻Ｔ２２から時刻Ｔ２３まで＞＞
時刻Ｔ２２から時刻Ｔ２３までの間において、回路ＸＣＳから、配線ＸＣＬ［ｉ］に電流量としてＩｒｅｆ０のｘ［ｉ］倍であるｘ［ｉ］Ｉｒｅｆ０の電流が流れる。なお、本動作例では、ｘは、第２データであるニューロンの信号の値に相当する。このとき、配線ＸＣＬ［ｉ］の電位は、０からＶｇｍ［ｉ］＋ΔＶ［ｉ］に変化するものとする。
時刻Ｔ２２から時刻Ｔ２３までの間において、回路ＸＣＳから、配線ＸＣＬ［ｉ］に電流量としてＩｒｅｆ０のｘ［ｉ］倍であるｘ［ｉ］Ｉｒｅｆ０の電流が流れる。なお、本動作例では、ｘは、第２データであるニューロンの信号の値に相当する。このとき、配線ＸＣＬ［ｉ］の電位は、０からＶｇｍ［ｉ］＋ΔＶ［ｉ］に変化するものとする。
【0353】
配線ＸＣＬ［ｉ］の電位が変化することによって、セルアレイＣＡ２のｉ行目のセルＩＭ［ｉ，１］乃至セルＩＭ［ｉ，ｎ］のそれぞれに含まれている容量Ｃ５による容量結合によって、ノードＮＮ［ｉ，１］乃至ノードＮＮ［ｉ，ｎ］の電位も変化する。そのため、セルＩＭ［ｉ，ｊ］のノードＮＮ［ｉ，ｊ］の電位は、Ｖｇ［ｉ，ｊ］＋ｐΔＶ［ｉ］となる。
【0354】
同様に、配線ＸＣＬ［ｉ］の電位が変化することによって、セルＩＭｒｅｆ［ｉ］に含まれている容量Ｃ５ｍによる容量結合によって、ノードＮＮｒｅｆ［ｉ］の電位も変化する。そのため、セルＩＭｒｅｆ［ｉ］のノードＮＮｒｅｆ［ｉ］の電位は、Ｖｇｍ［ｉ］＋ｐΔＶ［ｉ］となる。
【0355】
これによって、時刻Ｔ２２から時刻Ｔ２３までの間において、トランジスタＦ２の第１端子－第２端子間に流れる電流Ｉ１［ｉ，ｊ］、トランジスタＦ２ｍの第１端子－第２端子間に流れる電流Ｉｒｅｆ１［ｉ，ｊ］は、次の通りに記述できる。
【0356】
【数35】
【0357】
【数36】
【0358】
式（Ｆ９）、式（Ｆ１０）より、ｘ［ｉ］は次の式で表すことができる。
【0359】
【数37】
【0360】
そのため、式（Ｆ９）は、次の式に書き換えることができる。
【0361】
【数38】
【0362】
つまり、セルＩＭ［ｉ，ｊ］に含まれているトランジスタＦ２の第１端子－第２端子間に流れる電流は、第１データである重み係数ｗ［ｉ，ｊ］と、第２データであるニューロンの信号の値ｘ［ｉ］と、の積に比例する。
【0363】
また、時刻Ｔ２２から時刻Ｔ２３までの間において、回路ＸＣＳから、配線ＸＣＬ［ｉ＋１］に電流量としてＩｒｅｆ０のｘ［ｉ＋１］倍であるｘ［ｉ＋１］Ｉｒｅｆ０の電流が流れる。なお、本動作例では、ｘは、第２データであるニューロンの信号の値に相当する。このとき、配線ＸＣＬ［ｉ＋１］の電位は、０からＶｇｍ［ｉ＋１］＋ΔＶ［ｉ＋１］に変化するものとする。
【0364】
配線ＸＣＬ［ｉ＋１］の電位が変化することによって、セルアレイＣＡ２のｉ＋１行目のセルＩＭ［ｉ＋１，１］乃至セルＩＭ［ｉ＋１，ｎ］のそれぞれに含まれている容量Ｃ５による容量結合によって、ノードＮＮ［ｉ＋１，１］乃至ノードＮＮ［ｉ＋１，ｎ］の電位も変化する。そのため、セルＩＭ［ｉ＋１，ｊ］のノードＮＮ［ｉ＋１，ｊ］の電位は、Ｖｇ［ｉ＋１，ｊ］＋ｐΔＶ［ｉ＋１］となる。
【0365】
同様に、配線ＸＣＬ［ｉ＋１］の電位が変化することによって、セルＩＭｒｅｆ［ｉ＋１］に含まれている容量Ｃ５ｍによる容量結合によって、ノードＮＮｒｅｆ［ｉ＋１］の電位も変化する。そのため、セルＩＭｒｅｆ［ｉ＋１］のノードＮＮｒｅｆ［ｉ＋１］の電位は、Ｖｇｍ［ｉ＋１］＋ｐΔＶ［ｉ＋１］となる。
【0366】
これによって、時刻Ｔ２２から時刻Ｔ２３までの間において、トランジスタＦ２の第１端子－第２端子間に流れる電流Ｉ１［ｉ＋１，ｊ］、トランジスタＦ２ｍの第１端子－第２端子間に流れる電流Ｉｒｅｆ１［ｉ＋１，ｊ］は、次の通りに記述できる。
【0367】
【数39】
【0368】
【数40】
【0369】
式（Ｆ１３）、式（Ｆ１４）より、ｘ［ｉ＋１］は次の式で表すことができる。
【0370】
【数41】
【0371】
そのため、式（Ｆ１３）は、次の式に書き換えることができる。
【0372】
【数42】
【0373】
つまり、セルＩＭ［ｉ＋１，ｊ］に含まれているトランジスタＦ２の第１端子－第２端子間に流れる電流は、第１データである重み係数ｗ［ｉ＋１，ｊ］と、第２データであるニューロンの信号の値ｘ［ｉ＋１］と、の積に比例する。
【0374】
ここで、変換回路ＩＴＲＺ［ｊ］から、トランジスタＦ４［ｊ］と配線ＷＣＬ［ｊ］とを介して、セルＩＭ［ｉ，ｊ］及びセルＩＭ［ｉ＋１，ｊ］に流れる電流の総和を考える。当該電流の総和をＩＳ［ｊ］とすると、ＩＳ［ｊ］は、式（Ｆ１２）と式（Ｆ１６）より、次の式で表すことができる。
【0375】
【数43】
【0376】
したがって、変換回路ＩＴＲＺ［ｊ］から出力される電流は、第１データである重み係数ｗ［ｉ，ｊ］及びｗ［ｉ＋１，ｊ］と、第２データであるニューロンの信号の値ｘ［ｉ］及びｘ［ｉ＋１］と、の積和に比例した電流となる。
【0377】
なお、上述の動作例では、セルＩＭ［ｉ，ｊ］、及びセルＩＭ［ｉ＋１，ｊ］に流れる電流の総和について扱ったが、複数のセルとして、セルＩＭ［１，ｊ］乃至セルＩＭ［ｍ，ｊ］のそれぞれに流れる電流の総和についても扱ってもよい。この場合、式（Ｆ１７）は、次の式に書き直すことができる。
【0378】
【数44】
【0379】
このため、３行以上且つ２列以上のセルアレイＣＡ２を有する演算回路ＭＡＣ２の場合でも、上記の通り、積和演算を行うことができる。この場合の積和演算回路は、複数列のうち１列を、電流量としてＩｒｅｆ０、及びｘＩｒｅｆ０を保持するセルとすることで、複数列のうち残りの列の数だけ積和演算処理を同時に実行することができる。つまり、メモリセルアレイの列の数を増やすことで、高速な積和演算処理を実現する半導体装置を提供することができる。
【0380】
本実施の形態で述べた積和演算回路を、上述した隠れ層として適用する場合、重み係数ｗｓ［ｋ］ｓ［ｋ－１］
（ｋ）を第１データとして、第１データに応じた電流量を同じ列の各セルＩＭに順次記憶させて、第（ｋ－１）層の第ｓ［ｋ－１］ニューロンからの出力信号ｚｓ［ｋ－１］
（ｋ－１）を第２データとして、第２データに応じた電流を回路ＸＣＳから各行の配線ＸＣＬに対して流すことで、回路ＩＴＲＺから出力される電流ＩＳから第１データと第２データとの積和を求めることができる。加えて、当該積和の値を用いて活性化関数の値を求めることによって、活性化関数の値を信号として第ｋ層の第ｓ［ｋ］ニューロンの出力信号ｚｓ［ｋ］
（ｋ）とすることができる。
【0381】
また、本実施の形態で述べた積和演算回路を、上述した出力層として適用する場合、重み係数ｗｓ［Ｌ］ｓ［Ｌ－１］
（Ｌ）を第１データとして、第１データに応じた電流量を同じ列の各セルＩＭに順次記憶させて、第（Ｌ－１）層の第ｓ［Ｌ－１］ニューロンからの出力信号ｚｓ［Ｌ－１］
（Ｌ－１）を第２データとして、第２データに応じた電流を回路ＸＣＳから各行の配線ＸＣＬに対して流すことで、回路ＩＴＲＺから出力される電流ＩＳから、第１データと第２データとの積和を求めることができる。加えて、当該積和の値を用いて活性化関数の値を求めることによって、活性化関数の値を信号として第Ｌ層の第ｓ［Ｌ］ニューロンの出力信号ｚｓ［Ｌ］
（Ｌ）とすることができる。
【0382】
なお、本実施の形態で述べた入力層は、入力信号を第２層に出力するバッファ回路として機能してもよい。
【0383】
また、本実施の形態では、演算回路ＭＡＣ１及び演算回路ＭＡＣ２に含まれているトランジスタをＯＳトランジスタ、又はＳｉトランジスタとした場合について説明したが、本発明の一態様は、これに限定されない。演算回路ＭＡＣ１及び演算回路ＭＡＣ２に含まれているトランジスタは、例えば、Ｇｅ、ＺｎＳｅ、ＣｄＳ、ＧａＡｓ、ＩｎＰ、ＧａＮ、ＳｉＧｅ等の化合物半導体を活性層としたトランジスタ、カーボンナノチューブを活性層としたトランジスタ、有機半導体を活性層としたトランジスタ等を用いることができる。
【0384】
本実施の形態に示した構成例は、互いに適宜組み合わせることができる。また、本実施の形態は、本明細書で示す他の実施の形態等と適宜組み合わせることができる。
【0385】
（実施の形態４）
本実施の形態では、本発明の一態様の検査装置が有する、主記憶装置及び補助記憶装置等の記憶装置の構成例について説明する。
本実施の形態では、本発明の一態様の検査装置が有する、主記憶装置及び補助記憶装置等の記憶装置の構成例について説明する。
【0386】
本発明の一態様の検査装置が有する記憶装置は、ＯＳトランジスタ、及び容量素子を有する構成とすることができる。ＯＳトランジスタのオフ電流は極めて小さいため、ＯＳメモリは優れた保持特性をもち、不揮発性メモリとして機能させることができる。
【0387】
＜記憶装置の構成例＞
図１７ＡにＯＳメモリの構成の一例を示す。記憶装置１４００は、周辺回路１４１１、及びメモリセルアレイ１４７０を有する。周辺回路１４１１は、行回路１４２０、列回路１４３０、出力回路１４４０、及びコントロールロジック回路１４６０を有する。
図１７ＡにＯＳメモリの構成の一例を示す。記憶装置１４００は、周辺回路１４１１、及びメモリセルアレイ１４７０を有する。周辺回路１４１１は、行回路１４２０、列回路１４３０、出力回路１４４０、及びコントロールロジック回路１４６０を有する。
【0388】
列回路１４３０は、例えば、列デコーダ、プリチャージ回路、センスアンプ、書き込み回路等を有する。プリチャージ回路は、配線をプリチャージする機能を有する。センスアンプは、メモリセルから読み出されたデータ信号を増幅する機能を有する。なお、上記配線は、メモリセルアレイ１４７０が有するメモリセルに接続されている配線であり、詳しくは後述する。増幅されたデータ信号は、出力回路１４４０を介して、データ信号ＲＤＡＴＡとして記憶装置１４００の外部に出力される。また、行回路１４２０は、例えば、行デコーダ、ワード線ドライバ回路等を有し、アクセスする行を選択することができる。
【0389】
記憶装置１４００には、外部から電源電圧として低電源電圧（ＶＳＳ）、周辺回路１４１１用の高電源電圧（ＶＤＤ）、メモリセルアレイ１４７０用の高電源電圧（ＶＩＬ）が供給される。また、記憶装置１４００には、制御信号（ＣＥ、ＷＥ、ＲＥ）、アドレス信号ＡＤＤＲ、データ信号ＷＤＡＴＡが外部から入力される。アドレス信号ＡＤＤＲは、行デコーダ及び列デコーダに入力され、ＷＤＡＴＡは書き込み回路に入力される。
【0390】
コントロールロジック回路１４６０は、外部からの入力信号（ＣＥ、ＷＥ、ＲＥ）を処理して、行デコーダ、列デコーダの制御信号を生成する。ＣＥは、チップイネーブル信号であり、ＷＥは、書き込みイネーブル信号であり、ＲＥは、読み出しイネーブル信号である。コントロールロジック回路１４６０が処理する信号は、これに限定されるものではなく、必要に応じて、他の制御信号を入力すればよい。
【0391】
メモリセルアレイ１４７０は、行列状に配置された、複数個のメモリセルＭＣと、複数の配線を有する。なお、メモリセルアレイ１４７０と行回路１４２０とを接続している配線の数は、メモリセルＭＣの構成、一列に有するメモリセルＭＣの数等によって決まる。また、メモリセルアレイ１４７０と列回路１４３０とを接続している配線の数は、メモリセルＭＣの構成、一行に有するメモリセルＭＣの数等によって決まる。
【0392】
なお、図１７Ａにおいて、周辺回路１４１１とメモリセルアレイ１４７０を同一平面上に形成する例について示したが、本実施の形態はこれに限られるものではない。例えば、図１７Ｂに示すように、周辺回路１４１１の一部の上に、メモリセルアレイ１４７０が重なるように設けられてもよい。例えば、メモリセルアレイ１４７０の下に重なるように、センスアンプを設ける構成にしてもよい。
【0393】
図１８に上述のメモリセルＭＣに適用できるメモリセルの構成例について説明する。
【0394】
＜＜ＤＯＳＲＡＭ＞＞
図１８Ａ乃至図１８Ｃに、ＤＲＡＭのメモリセルの回路構成例を示す。本明細書等において、１ＯＳトランジスタ１容量素子型のメモリセルを用いたＤＲＡＭを、ＤＯＳＲＡＭと呼ぶ場合がある。図１８Ａに示す、メモリセル１４７１は、トランジスタＭ１と、容量素子ＣＡと、を有する。なお、トランジスタＭ１は、ゲート（トップゲートと呼ぶ場合がある。）、及びバックゲートを有する。
図１８Ａ乃至図１８Ｃに、ＤＲＡＭのメモリセルの回路構成例を示す。本明細書等において、１ＯＳトランジスタ１容量素子型のメモリセルを用いたＤＲＡＭを、ＤＯＳＲＡＭと呼ぶ場合がある。図１８Ａに示す、メモリセル１４７１は、トランジスタＭ１と、容量素子ＣＡと、を有する。なお、トランジスタＭ１は、ゲート（トップゲートと呼ぶ場合がある。）、及びバックゲートを有する。
【0395】
トランジスタＭ１の第１端子は、容量素子ＣＡの第１端子と接続され、トランジスタＭ１の第２端子は、配線ＢＩＬと接続され、トランジスタＭ１のゲートは、配線ＷＯＬと接続され、トランジスタＭ１のバックゲートは、配線ＢＧＬと接続されている。容量素子ＣＡの第２端子は、配線ＣＡＬと接続されている。
【0396】
配線ＢＩＬは、ビット線として機能し、配線ＷＯＬは、ワード線として機能する。配線ＣＡＬは、容量素子ＣＡの第２端子に所定の電位を印加するための配線として機能する。データの書き込み時、及び読み出し時において、配線ＣＡＬには、低レベル電位を印加するのが好ましい。配線ＢＧＬは、トランジスタＭ１のバックゲートに電位を印加するための配線として機能する。配線ＢＧＬに任意の電位を印加することによって、トランジスタＭ１のしきい値電圧を増減することができる。
【0397】
また、メモリセルＭＣは、メモリセル１４７１に限定されず、回路構成の変更を行うことができる。例えば、メモリセルＭＣは、図１８Ｂに示すメモリセル１４７２のように、トランジスタＭ１のバックゲートが、配線ＢＧＬでなく、配線ＷＯＬと接続される構成にしてもよい。また、例えば、メモリセルＭＣは、図１８Ｃに示すメモリセル１４７３のように、シングルゲート構造のトランジスタ、つまりバックゲートを有さないトランジスタＭ１で構成されたメモリセルとしてもよい。
【0398】
上記実施の形態に示す半導体装置をメモリセル１４７１等に用いる場合、トランジスタＭ１として、以降の実施の形態に示すトランジスタを用いることができる。トランジスタＭ１としてＯＳトランジスタを用いることによって、トランジスタＭ１のリーク電流を非常に低くすることができる。つまり、書き込んだデータをトランジスタＭ１によって長時間保持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。また、メモリセルのリフレッシュ動作を不要にすることができる。また、リーク電流が非常に低いため、メモリセル１４７１、メモリセル１４７２、メモリセル１４７３に多値データ、又はアナログデータを保持することができる。
【0399】
また、ＤＯＳＲＡＭにおいて、上記のように、メモリセルアレイ１４７０の下に重なるように、センスアンプを設ける構成にすると、ビット線を短くすることができる。これにより、ビット線容量が小さくなり、メモリセルの保持容量を低減することができる。
【0400】
＜＜ＮＯＳＲＡＭ＞＞
図１８Ｄ乃至図１８Ｇに、２トランジスタ１容量素子のゲインセル型のメモリセルの回路構成例を示す。図１８Ｄに示す、メモリセル１４７４は、トランジスタＭ２と、トランジスタＭ３と、容量素子ＣＢと、を有する。なお、トランジスタＭ２は、トップゲート（単にゲートと呼ぶ場合がある。）、及びバックゲートを有する。本明細書等において、トランジスタＭ２にＯＳトランジスタを用いたゲインセル型のメモリセルを有する記憶装置を、ＮＯＳＲＡＭと呼ぶ場合がある。
図１８Ｄ乃至図１８Ｇに、２トランジスタ１容量素子のゲインセル型のメモリセルの回路構成例を示す。図１８Ｄに示す、メモリセル１４７４は、トランジスタＭ２と、トランジスタＭ３と、容量素子ＣＢと、を有する。なお、トランジスタＭ２は、トップゲート（単にゲートと呼ぶ場合がある。）、及びバックゲートを有する。本明細書等において、トランジスタＭ２にＯＳトランジスタを用いたゲインセル型のメモリセルを有する記憶装置を、ＮＯＳＲＡＭと呼ぶ場合がある。
【0401】
トランジスタＭ２の第１端子は、容量素子ＣＢの第１端子と接続され、トランジスタＭ２の第２端子は、配線ＷＢＬと接続され、トランジスタＭ２のゲートは、配線ＷＯＬと接続され、トランジスタＭ２のバックゲートは、配線ＢＧＬと接続されている。容量素子ＣＢの第２端子は、配線ＣＡＬと接続されている。トランジスタＭ３の第１端子は、配線ＲＢＬと接続され、トランジスタＭ３の第２端子は、配線ＳＬと接続され、トランジスタＭ３のゲートは、容量素子ＣＢの第１端子と接続されている。
【0402】
配線ＷＢＬは、書き込みビット線として機能し、配線ＲＢＬは、読み出しビット線として機能し、配線ＷＯＬは、ワード線として機能する。配線ＣＡＬは、容量素子ＣＢの第２端子に所定の電位を印加するための配線として機能する。データの書き込み時、データ保持の最中、データの読み出し時において、配線ＣＡＬには、低レベル電位を印加するのが好ましい。配線ＢＧＬは、トランジスタＭ２のバックゲートに電位を印加するための配線として機能する。配線ＢＧＬに任意の電位を印加することによって、トランジスタＭ２のしきい値電圧を増減することができる。
【0403】
また、メモリセルＭＣは、メモリセル１４７４に限定されず、回路の構成を適宜変更することができる。例えば、メモリセルＭＣは、図１８Ｅに示すメモリセル１４７５のように、トランジスタＭ２のバックゲートが、配線ＢＧＬでなく、配線ＷＯＬと接続される構成にしてもよい。また、例えば、メモリセルＭＣは、図１８Ｆに示すメモリセル１４７６のように、シングルゲート構造のトランジスタ、つまりバックゲートを有さないトランジスタＭ２で構成されたメモリセルとしてもよい。また、例えば、メモリセルＭＣは、図１８Ｇに示すメモリセル１４７７のように、配線ＷＢＬと配線ＲＢＬを一本の配線ＢＩＬとしてまとめた構成であってもよい。
【0404】
上記実施の形態に示す半導体装置をメモリセル１４７４等に用いる場合、トランジスタＭ２として以降の実施の形態に示すトランジスタを用いることができる。トランジスタＭ２としてＯＳトランジスタを用いることによって、トランジスタＭ２のリーク電流を非常に低くすることができる。これにより、書き込んだデータをトランジスタＭ２によって長時間保持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。また、メモリセルのリフレッシュ動作を不要にすることができる。また、リーク電流が非常に低いため、メモリセル１４７４に多値データ、又はアナログデータを保持することができる。メモリセル１４７５乃至１４７７も同様である。
【0405】
なお、トランジスタＭ３は、チャネル形成領域にシリコンを有するトランジスタ（以下、Ｓｉトランジスタと呼ぶ場合がある）であってもよい。Ｓｉトランジスタの導電型は、ｎチャネル型としてもよいし、ｐチャネル型としてもよい。Ｓｉトランジスタは、ＯＳトランジスタよりも電界効果移動度が高くなる場合がある。よって、読み出しトランジスタとして機能するトランジスタＭ３として、Ｓｉトランジスタを用いてもよい。また、トランジスタＭ３にＳｉトランジスタを用いることで、トランジスタＭ３の上に積層してトランジスタＭ２を設けることができるため、メモリセルの占有面積を低減し、記憶装置の高集積化を図ることができる。
【0406】
また、トランジスタＭ３はＯＳトランジスタであってもよい。トランジスタＭ２及びトランジスタＭ３にＯＳトランジスタを用いた場合、メモリセルアレイ１４７０をｎ型トランジスタのみを用いて回路を構成することができる。
【0407】
また、図１８Ｈに３トランジスタ１容量素子のゲインセル型のメモリセルの一例を示す。図１８Ｈに示すメモリセル１４７８は、トランジスタＭ４乃至トランジスタＭ６、及び容量素子ＣＣを有する。容量素子ＣＣは適宜設けられる。メモリセル１４７８は、配線ＢＩＬ、配線ＲＷＬ、配線ＷＷＬ、配線ＢＧＬ、及び配線ＧＮＤＬに電気的に接続されている。配線ＧＮＤＬは低レベル電位を与える配線である。なお、メモリセル１４７８を、配線ＢＩＬに代えて、配線ＲＢＬ、配線ＷＢＬに電気的に接続してもよい。
【0408】
トランジスタＭ４は、バックゲートを有するＯＳトランジスタであり、バックゲートは配線ＢＧＬに電気的に接続されている。なお、トランジスタＭ４のバックゲートとゲートとを互いに電気的に接続してもよい。あるいは、トランジスタＭ４はバックゲートを有さなくてもよい。
【0409】
なお、トランジスタＭ５、トランジスタＭ６はそれぞれ、ｎチャネル型Ｓｉトランジスタ又はｐチャネル型Ｓｉトランジスタでもよい。或いは、トランジスタＭ４乃至トランジスタＭ６がＯＳトランジスタでもよい、この場合、メモリセルアレイ１４７０をｎ型トランジスタのみを用いて回路を構成することができる。
【0410】
上記実施の形態に示す半導体装置をメモリセル１４７８に用いる場合、トランジスタＭ４として以降の実施の形態に示すトランジスタを用いることができる。トランジスタＭ４としてＯＳトランジスタを用いることによって、トランジスタＭ４のリーク電流を非常に低くすることができる。
【0411】
なお、本実施の形態に示す、周辺回路１４１１、メモリセルアレイ１４７０等の構成は、上記に限定されるものではない。これらの回路、及び当該回路に接続される配線、回路素子等の、配置又は機能は、必要に応じて、変更、削除、又は追加してもよい。
【0412】
本実施の形態に示した構成例は、互いに適宜組み合わせることができる。また、本実施の形態は、本明細書で示す他の実施の形態等と適宜組み合わせることができる。
【0413】
（実施の形態５）
本実施の形態では、上記実施の形態で説明した演算回路の構成例、及び当該演算回路に適用可能なトランジスタの構成例について説明する。
本実施の形態では、上記実施の形態で説明した演算回路の構成例、及び当該演算回路に適用可能なトランジスタの構成例について説明する。
【0414】
＜半導体装置の構成例＞
図１９に示す半導体装置は、トランジスタ３００と、トランジスタ５００と、容量素子６００と、を有している。図２１Ａはトランジスタ５００のチャネル長方向の断面図であり、図２１Ｂはトランジスタ５００のチャネル幅方向の断面図であり、図２１Ｃはトランジスタ３００のチャネル幅方向の断面図である。
図１９に示す半導体装置は、トランジスタ３００と、トランジスタ５００と、容量素子６００と、を有している。図２１Ａはトランジスタ５００のチャネル長方向の断面図であり、図２１Ｂはトランジスタ５００のチャネル幅方向の断面図であり、図２１Ｃはトランジスタ３００のチャネル幅方向の断面図である。
【0415】
トランジスタ５００は、チャネル形成領域に金属酸化物を有するトランジスタ（ＯＳトランジスタ）である。トランジスタ５００は、オフ電流が小さいため、これを半導体装置、例えば、演算回路ＭＡＣ１等に含まれるメモリセルアレイＣＡのトランジスタＴｒ１１等に用いることにより、長期にわたり書き込んだデータを保持することが可能である。つまり、リフレッシュ動作の頻度が少ない、あるいは、リフレッシュ動作を必要としないため、半導体装置の消費電力を低減することができる。
【0416】
本実施の形態で説明する半導体装置は、図１９に示すようにトランジスタ３００、トランジスタ５００、容量素子６００を有する。トランジスタ５００はトランジスタ３００の上方に設けられ、容量素子６００はトランジスタ３００、及びトランジスタ５００の上方に設けられている。なお、容量素子６００は、上記実施の形態で説明した演算回路ＭＡＣ１等に含まれるメモリセルアレイＣＡの容量Ｃ１、回路ＯＦＳＴの容量Ｃ２等とすることができる。
【0417】
トランジスタ３００は、基板３１１上に設けられる。トランジスタ３００は、導電体３１６及び絶縁体３１５を有する。また、トランジスタ３００は、基板３１１の一部からなる半導体領域３１３、ソース領域又はドレイン領域として機能する低抵抗領域３１４ａ、及び低抵抗領域３１４ｂを有する。なお、トランジスタ３００は、例えば、上記実施の形態で説明した演算回路ＭＡＣ１等に含まれるメモリセルアレイＣＡのトランジスタＴｒ１２等に適用することができる。
【0418】
また、基板３１１としては、半導体基板（例えば単結晶基板又はシリコン基板）を用いるのが好ましい。
【0419】
トランジスタ３００は、図２１Ｃに示すように、半導体領域３１３の上面及びチャネル幅方向の側面が絶縁体３１５を介して導電体３１６に覆われている。このように、トランジスタ３００をＦｉｎ型とすることにより、実効上のチャネル幅が増大することによりトランジスタ３００のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ３００のオフ特性を向上させることができる。
【0420】
なお、トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
【0421】
半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、又はドレイン領域となる低抵抗領域３１４ａ、及び低抵抗領域３１４ｂ等において、シリコン系半導体等の半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。又は、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）等を有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。又はＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ３００をＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
【0422】
低抵抗領域３１４ａ、及び低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リン等のｎ型の導電性を付与する元素、又はホウ素等のｐ型の導電性を付与する元素を含む。
【0423】
ゲート電極として機能する導電体３１６は、ヒ素、リン等のｎ型の導電性を付与する元素、もしくはホウ素等のｐ型の導電性を付与する元素を含むシリコン等の半導体材料を用いることができる。また、金属材料、合金材料、又は金属酸化物材料等の導電性材料を用いることができる。
【0424】
なお、導電体の材料によって仕事関数が決まるため、当該導電体の材料を選択することで、トランジスタのしきい値電圧を調整することができる。具体的には、導電体に窒化チタンや窒化タンタル等の材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウム等の金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
【0425】
図１９に示すトランジスタ３００の構成は一例であり、その構造に限定されず、回路構成や動作方法に応じて適切なトランジスタを用いればよい。例えば、半導体装置をＯＳトランジスタのみの単極性回路とする場合、図２０に示すとおり、トランジスタ３００の構成を、酸化物半導体を用いているトランジスタ５００と同様の構成にすればよい。なお、トランジスタ５００の詳細については後述する。
【0426】
トランジスタ３００を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６が順に積層して設けられている。
【0427】
絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム等を用いればよい。
【0428】
なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を指す。また、本明細書中において、酸化窒化アルミニウムとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化アルミニウムとは、その組成として、酸素よりも窒素の含有量が多い材料を指す。
【0429】
絶縁体３２２は、その下方に設けられるトランジスタ３００等によって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
【0430】
また、絶縁体３２４には、基板３１１、又はトランジスタ３００等から、トランジスタ５００が設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。
【0431】
水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
【0432】
水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）等を用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
【0433】
なお、絶縁体３２６は、絶縁体３２４よりも比誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。比誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
【0434】
また、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６には容量素子６００、又はトランジスタ５００と接続する導電体３２８、及び導電体３３０等が埋め込まれている。なお、導電体３２８、及び導電体３３０は、プラグ又は配線としての機能を有する。また、プラグ又は配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、及び導電体の一部がプラグとして機能する場合もある。
【0435】
各プラグ、及び配線（導電体３２８、導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、又は金属酸化物材料等の導電性材料を、単層又は積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデン等の高融点材料を用いることが好ましく、タングステンを用いることが好ましい。又は、アルミニウムや銅等の低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
【0436】
絶縁体３２６上、及び導電体３３０上に、配線層を設けてもよい。例えば、図１９において、絶縁体３５０、絶縁体３５２、及び絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、及び絶縁体３５４には、導電体３５６が埋め込まれている。導電体３５６は、トランジスタ３００と接続するプラグ、又は配線としての機能を有する。なお導電体３５６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
【0437】
なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体が形成される構成とすることが好ましい。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
【0438】
なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと、導電性が高いタングステンとを積層することで、配線としての導電性を保持したまま、トランジスタ３００からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構造であることが好ましい。
【0439】
絶縁体３５４上、及び導電体３５６上に、配線層を設けてもよい。例えば、図１９において、絶縁体３６０、絶縁体３６２、及び絶縁体３６４が順に積層して設けられている。また、絶縁体３６０、絶縁体３６２、及び絶縁体３６４には、導電体３６６が埋め込まれている。導電体３６６は、プラグ又は配線としての機能を有する。なお導電体３６６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
【0440】
なお、例えば、絶縁体３６０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３６６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３６０が有する開口部に、水素に対するバリア性を有する導電体が形成される構成とすることが好ましい。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
【0441】
絶縁体３６４上、及び導電体３６６上に、配線層を設けてもよい。例えば、図１９において、絶縁体３７０、絶縁体３７２、及び絶縁体３７４が順に積層して設けられている。また、絶縁体３７０、絶縁体３７２、及び絶縁体３７４には、導電体３７６が埋め込まれている。導電体３７６は、プラグ又は配線としての機能を有する。なお導電体３７６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
【0442】
なお、例えば、絶縁体３７０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３７６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３７０が有する開口部に、水素に対するバリア性を有する導電体が形成される構成とすることが好ましい。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
【0443】
絶縁体３７４上、及び導電体３７６上に、配線層を設けてもよい。例えば、図１９において、絶縁体３８０、絶縁体３８２、及び絶縁体３８４が順に積層して設けられている。また、絶縁体３８０、絶縁体３８２、及び絶縁体３８４には、導電体３８６が埋め込まれている。導電体３８６は、プラグ又は配線としての機能を有する。なお導電体３８６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
【0444】
なお、例えば、絶縁体３８０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３８６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３８０が有する開口部に、水素に対するバリア性を有する導電体が形成される構成とすることが好ましい。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
【0445】
導電体３６６、導電体３７６、および導電体３８６は、導電体３５６と同様の構成とすることができる。
【0446】
上記において、本発明の一態様の半導体装置が導電体３５６を含む配線層と、導電体３６６を含む配線層と、導電体３７６を含む配線層と、導電体３８６を含む配線層を有するとしたが、本発明の一態様の半導体装置はこれに限らない。導電体３５６を含む配線層と同様の配線層を３層以下にしてもよいし、導電体３５６を含む配線層と同様の配線層を５層以上にしてもよい。
【0447】
絶縁体３８４上には絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６が、順に積層して設けられている。絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６のいずれかは、酸素や水素に対してバリア性のある物質を用いることが好ましい。
【0448】
例えば、絶縁体５１０、及び絶縁体５１４には、基板３１１、又はトランジスタ３００を設ける領域等から、トランジスタ５００を設ける領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。したがって、絶縁体３２４と同様の材料を用いることができる。
【0449】
水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
【0450】
また、水素に対するバリア性を有する膜として、例えば、絶縁体５１０、及び絶縁体５１４には、酸化アルミニウム、酸化ハフニウム、酸化タンタル等の金属酸化物を用いることが好ましい。
【0451】
特に、酸化アルミニウムは、酸素と、トランジスタの電気特性の変動要因となる水素、水分等の不純物と、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中及び作製後において、水素、水分等の不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
【0452】
また、例えば、絶縁体５１２、及び絶縁体５１６には、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５１２、及び絶縁体５１６として、酸化シリコン膜や酸化窒化シリコン膜等を用いることができる。
【0453】
また、絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６には、導電体５１８、及びトランジスタ５００を構成する導電体（例えば、導電体５０３）等が埋め込まれている。なお、導電体５１８は、容量素子６００、又はトランジスタ３００と接続するプラグ、又は配線としての機能を有する。導電体５１８は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
【0454】
特に、絶縁体５１０、及び絶縁体５１４と接する領域の導電体５１８は、酸素、水素、及び水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ３００とトランジスタ５００とは、酸素、水素、及び水に対するバリア性を有する層で、分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
【0455】
絶縁体５１６の上方には、トランジスタ５００が設けられている。
【0456】
図２１Ａ及び図２１Ｂに示すように、トランジスタ５００は、絶縁体５１４及び絶縁体５１６に埋め込まれるように配置された導電体５０３と、絶縁体５１６及び導電体５０３の上に配置された絶縁体５２０と、絶縁体５２０の上に配置された絶縁体５２２と、絶縁体５２２の上に配置された絶縁体５２４と、絶縁体５２４の上に配置された酸化物５３０ａと、酸化物５３０ａの上に配置された酸化物５３０ｂと、酸化物５３０ｂ上に互いに離れて配置された導電体５４２ａ及び導電体５４２ｂと、導電体５４２ａ及び導電体５４２ｂ上に配置され、導電体５４２ａと導電体５４２ｂの間に重畳して開口が形成された絶縁体５８０と、開口の底面及び側面と接する領域を有するように配置された酸化物５３０ｃと、酸化物５３０ｃの形成面に配置された絶縁体５５０と、絶縁体５５０の形成面に配置された導電体５６０と、を有する。
【0457】
また、図２１Ａ及び図２１Ｂに示すように、酸化物５３０ａ、酸化物５３０ｂ、導電体５４２ａ、及び導電体５４２ｂと、絶縁体５８０との間に絶縁体５４４が配置されることが好ましい。また、図２１Ａ及び図２１Ｂに示すように、導電体５６０は、絶縁体５５０の内側に設けられた導電体５６０ａと、導電体５６０ａの内側に埋め込まれるように設けられた導電体５６０ｂと、を有することが好ましい。また、図２１Ａ及び図２１Ｂに示すように、絶縁体５８０、導電体５６０、及び絶縁体５５０の上に絶縁体５７４が配置されることが好ましい。
【0458】
なお、以下において、酸化物５３０ａ、酸化物５３０ｂ、及び酸化物５３０ｃをまとめて酸化物５３０という場合がある。
【0459】
なお、トランジスタ５００では、チャネルが形成される領域と、その近傍において、酸化物５３０ａ、酸化物５３０ｂ、及び酸化物５３０ｃの３層を積層する構成について示しているが、本発明の一態様はこれに限られるものではない。例えば、酸化物５３０ｂの単層、酸化物５３０ｂと酸化物５３０ａの２層構造、酸化物５３０ｂと酸化物５３０ｃの２層構造、又は４層以上の積層構造を設ける構成にしてもよい。また、トランジスタ５００では、導電体５６０を２層の積層構造として示しているが、本発明の一態様はこれに限られるものではない。例えば、導電体５６０が、単層構造であってもよいし、３層以上の積層構造であってもよい。また、図１９、図２０、図２１Ａ及び図２１Ｂに示すトランジスタ５００の構成は一例であり、その構造に限定されず、回路構成や動作方法に応じて適切なトランジスタを用いればよい。
【0460】
ここで、導電体５６０は、トランジスタのゲート電極として機能し、導電体５４２ａ及び導電体５４２ｂは、それぞれソース電極又はドレイン電極として機能する。上記のように、導電体５６０は、絶縁体５８０の開口、及び導電体５４２ａと導電体５４２ｂに挟まれた領域に埋め込まれるように形成される。導電体５６０、導電体５４２ａ及び導電体５４２ｂの配置は、絶縁体５８０の開口に対して、自己整合的に選択される。つまり、トランジスタ５００において、ゲート電極を、ソース電極とドレイン電極の間に、自己整合的に配置させることができる。よって、導電体５６０を位置合わせのマージンを設けることなく形成することができるため、トランジスタ５００の占有面積の縮小を図ることができる。これにより、半導体装置の微細化、高集積化を図ることができる。
【0461】
さらに、導電体５６０が、導電体５４２ａと導電体５４２ｂの間の領域に自己整合的に形成されるため、導電体５６０は、導電体５４２ａ又は導電体５４２ｂと重畳する領域を有さない。これにより、導電体５６０と導電体５４２ａ及び導電体５４２ｂとの間に形成される寄生容量を低減することができる。よって、トランジスタ５００のスイッチング速度を向上させ、周波数特性を高めることができる。
【0462】
導電体５６０は、第１のゲート（トップゲートともいう）電極として機能する場合がある。また、導電体５０３は、第２のゲート（ボトムゲートともいう）電極として機能する場合がある。その場合、導電体５０３に印加する電位を、導電体５６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ５００のしきい値電圧を制御することができる。特に、導電体５０３に負の電位を印加することにより、トランジスタ５００のしきい値電圧を０Ｖより大きくし、オフ電流を低減することが可能となる。したがって、導電体５０３に負の電位を印加したほうが、印加しない場合よりも、導電体５６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
【0463】
導電体５０３は、酸化物５３０、及び導電体５６０と重なるように配置する。これにより、導電体５６０、及び導電体５０３に電位を印加した場合、導電体５６０から生じる電界と、導電体５０３から生じる電界と、がつながり、酸化物５３０に形成されるチャネル形成領域を覆うことができる。本明細書等において、第１のゲート電極、及び第２のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ－ｃｈａｎｎｅｌ）構造とよぶ。
【0464】
また、導電体５０３は、導電体５１８と同様の構成であり、絶縁体５１４及び絶縁体５１６の開口の内壁に接して導電体５０３ａが形成され、さらに内側に導電体５０３ｂが形成されている。なお、トランジスタ５００では、導電体５０３ａ及び導電体５０３ｂを積層する構成について示しているが、本発明の一態様はこれに限られるものではない。例えば、導電体５０３は、単層、又は３層以上の積層構造として設ける構成にしてもよい。
【0465】
ここで、導電体５０３ａは、水素原子、水素分子、水分子、銅原子等の不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい。）導電性材料を用いることが好ましい。又は、酸素（例えば、酸素原子、酸素分子等の少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい。）導電性材料を用いることが好ましい。なお、本明細書において、不純物、又は酸素の拡散を抑制する機能とは、上記不純物、又は上記酸素のいずれか一又は、全ての拡散を抑制する機能とする。
【0466】
例えば、導電体５０３ａが酸素の拡散を抑制する機能を持つことにより、導電体５０３ｂが酸化して導電率が低下することを抑制することができる。
【0467】
また、導電体５０３が配線の機能を兼ねる場合、導電体５０３ｂは、タングステン、銅、又はアルミニウムを主成分とする、導電性が高い導電性材料を用いることが好ましい。その場合、導電体５０３ａは、必ずしも設けなくともよい。なお、導電体５０３ｂを単層で図示したが、積層構造としてもよく、例えば、チタン又は窒化チタンと上記導電性材料との積層としてもよい。
【0468】
絶縁体５２０、絶縁体５２２、及び絶縁体５２４は、導電体５０３に対するゲート絶縁膜としての機能を有する。
【0469】
ここで、酸化物５３０と接する絶縁体５２４は、化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁体を用いることが好ましい。つまり、絶縁体５２４には、過剰酸素領域が形成されていることが好ましい。このような過剰酸素を含む絶縁体を酸化物５３０に接して設けることにより、酸化物５３０中の酸素欠損を低減し、トランジスタ５００の信頼性を向上させることができる。
【0470】
過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ａｔｏｍｓ／ｃｍ３以上、又は３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、又は１００℃以上４００℃以下の範囲が好ましい。
【0471】
また、上記過剰酸素領域を有する絶縁体と、酸化物５３０と、を接して加熱処理、マイクロ波処理、又はＲＦ処理のいずれか一又は複数の処理を行ってもよい。当該処理を行うことで、酸化物５３０中の水、又は水素を除去することができる。例えば、酸化物５３０において、ＶｏＨの結合が切断される反応が起きる、別言すると「ＶＯＨ→ＶＯ＋Ｈ」という反応が起きて、脱水素化することができる。このとき発生した水素の一部は、酸素と結合してＨ２Ｏとして、酸化物５３０、又は酸化物５３０近傍の絶縁体から除去される場合がある。また、水素の一部は、導電体５４２ａ又は導電体５４２ｂに拡散又は捕獲（ゲッタリングともいう）される場合がある。
【0472】
また、上記マイクロ波処理は、例えば、高密度プラズマを発生させる電源を有する装置、又は、基板側にＲＦを印加する電源を有する装置を用いると好適である。例えば、酸素を含むガスを用い、且つ高密度プラズマを用いることより、高密度の酸素ラジカルを生成することができる。そして、基板側にＲＦを印加することで、高密度プラズマによって生成された酸素ラジカルを、効率良く酸化物５３０、又は酸化物５３０近傍の絶縁体中に導入することができる。また、上記マイクロ波処理は、圧力を１３３Ｐａ以上、好ましくは２００Ｐａ以上、さらに好ましくは４００Ｐａ以上とすればよい。また、マイクロ波処理を行う装置内に導入するガスとしては、例えば、酸素と、アルゴンとを用い、酸素流量比（Ｏ２／（Ｏ２＋Ａｒ））が５０％以下、好ましくは１０％以上３０％以下で行うとよい。
【0473】
また、トランジスタ５００の作製工程中において、酸化物５３０の表面が露出した状態で、加熱処理を行うと好適である。当該加熱処理は、例えば、１００℃以上４５０℃以下、より好ましくは３５０℃以上４００℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、又は酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、加熱処理は酸素雰囲気で行うことが好ましい。これにより、酸化物５３０に酸素を供給して、酸素欠損（ＶＯ）の低減を図ることができる。また、加熱処理は減圧状態で行ってもよい。又は、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために、酸化性ガスを１０ｐｐｍ以上、１％以上、又は１０％以上含む雰囲気で行ってもよい。又は、酸化性ガスを１０ｐｐｍ以上、１％以上、又は１０％以上含む雰囲気で加熱処理した後に、連続して窒素ガスもしくは不活性ガスの雰囲気で加熱処理を行ってもよい。
【0474】
なお、酸化物５３０に加酸素化処理を行うことで、酸化物５３０中の酸素欠損を、供給された酸素により修復させる、別言すると「ＶＯ＋Ｏ→ｎｕｌｌ」という反応を促進させることができる。さらに、酸化物５３０中に残存した水素に供給された酸素が反応することで、当該水素をＨ２Ｏとして除去する（脱水化する）ことができる。これにより、酸化物５３０中に残存していた水素が酸素欠損に再結合してＶＯＨが形成されることを抑制することができる。
【0475】
また、絶縁体５２４が、過剰酸素領域を有する場合、絶縁体５２２は、酸素（例えば、酸素原子、酸素分子等）の拡散を抑制する機能を有する（上記酸素が透過しにくい）ことが好ましい。
【0476】
絶縁体５２２が、酸素や不純物の拡散を抑制する機能を有すると、酸化物５３０が有する酸素は、絶縁体５２０側へ拡散することがないため好ましい。また、導電体５０３が、絶縁体５２４や、酸化物５３０が有する酸素と反応することを抑制することができるため好ましい。
【0477】
絶縁体５２２は、例えば、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、又は（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）等のいわゆるｈｉｇｈ－ｋ材料（高い比誘電率の材料）を含む絶縁体を単層又は積層で用いることが好ましい。トランジスタの微細化、及び高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流等の問題が生じる場合がある。ゲート絶縁膜として機能する絶縁体にｈｉｇｈ－ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
【0478】
特に、不純物、及び酸素等の拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料であるアルミニウム、ハフニウムの一方又は双方の酸化物を含む絶縁体を用いるとよい。アルミニウム、ハフニウムの一方又は双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）等を用いることが好ましい。このような材料を用いて絶縁体５２２を形成した場合、絶縁体５２２は、酸化物５３０からの酸素の放出や、トランジスタ５００の周辺部から酸化物５３０への水素等の不純物の混入を抑制する層として機能する。
【0479】
又は、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。又はこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコン又は窒化シリコンを積層して用いてもよい。
【0480】
また、絶縁体５２０は、熱的に安定していることが好ましい。例えば、酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため、好適である。また、ｈｉｇｈ－ｋ材料の絶縁体と、酸化シリコン又は酸化窒化シリコンと、を組み合わせることで、熱的に安定かつ比誘電率の高い積層構造の絶縁体５２０を取得することができる。
【0481】
なお、図２１Ａ及び図２１Ｂのトランジスタ５００では、導電体５０３に対する、３層の積層構造からなるゲート絶縁膜として、絶縁体５２０、絶縁体５２２、及び絶縁体５２４が図示されているが、当該ゲート絶縁膜は、単層、２層、又は４層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
【0482】
トランジスタ５００は、チャネル形成領域を含む酸化物５３０に、酸化物半導体として機能する金属酸化物を用いることが好ましい。例えば、酸化物５３０として、Ｉｎ－Ｍ－Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウム等から選ばれた一種、又は複数種）等の金属酸化物を用いるとよい。特に、酸化物５３０として適用できるＩｎ－Ｍ－Ｚｎ酸化物は、ＣＡＡＣ－ＯＳ（Ｃ－Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、ＣＡＣ－ＯＳ（Ｃｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）であることが好ましい。また、酸化物５３０として、Ｉｎ－Ｇａ酸化物、Ｉｎ－Ｚｎ酸化物、Ｉｎ酸化物等を用いてもよい。
【0483】
また、トランジスタ５００には、キャリア濃度の低い金属酸化物を用いることが好ましい。金属酸化物のキャリア濃度を低くするためには、金属酸化物中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度が低いことを高純度真性、又は実質的に高純度真性という。なお、金属酸化物中の不純物としては、例えば、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
【0484】
特に、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、金属酸化物中に酸素欠損を形成する場合がある。また、酸化物５３０中の酸素欠損に水素が入った場合、酸素欠損と水素とが結合しＶＯＨを形成する場合がある。ＶＯＨはドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。従って、水素が多く含まれている金属酸化物を用いたトランジスタは、ノーマリーオン特性となりやすい。また、金属酸化物中の水素は、熱、電界等のストレスによって動きやすいため、金属酸化物に多くの水素が含まれると、トランジスタの信頼性が悪化する恐れもある。本発明の一態様においては、酸化物５３０中のＶＯＨをできる限り低減し、高純度真性又は実質的に高純度真性にすることが好ましい。このように、ＶＯＨが十分低減された金属酸化物を取得するには、金属酸化物中の水分、水素等の不純物を除去すること（脱水、脱水素化処理と記載する場合がある。）と、金属酸化物に酸素を供給して酸素欠損を補填すること（加酸素化処理と記載する場合がある。）が重要である。ＶＯＨ等の不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
【0485】
酸素欠損に水素が入った欠陥は、金属酸化物のドナーとして機能しうる。しかしながら、当該欠陥を定量的に評価することは困難である。そこで、金属酸化物においては、ドナー濃度ではなく、キャリア濃度で評価される場合がある。よって、本明細書等では、金属酸化物のパラメータとして、ドナー濃度ではなく、電界が印加されない状態を想定したキャリア濃度を用いる場合がある。つまり、本明細書等に記載の「キャリア濃度」は、「ドナー濃度」と言い換えることができる場合がある。
【0486】
よって、金属酸化物を酸化物５３０に用いる場合、金属酸化物中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により取得される水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。水素等の不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
【0487】
また、酸化物５３０に金属酸化物を用いる場合、当該金属酸化物は、バンドギャップが高く、真性（Ｉ型ともいう。）、又は実質的に真性である半導体であって、かつチャネル形成領域の金属酸化物のキャリア濃度は、１×１０１８ｃｍ－３未満であることが好ましく、１×１０１７ｃｍ－３未満であることがより好ましく、１×１０１６ｃｍ－３未満であることがさらに好ましく、１×１０１３ｃｍ－３未満であることがさらに好ましく、１×１０１２ｃｍ－３未満であることがさらに好ましい。なお、チャネル形成領域の金属酸化物のキャリア濃度の下限値については、特に限定は無いが、例えば、１×１０－９ｃｍ－３とすることができる。
【0488】
また、酸化物５３０に金属酸化物を用いる場合、導電体５４２ａ及び導電体５４２ｂと酸化物５３０とが接することで、酸化物５３０中の酸素が導電体５４２ａ及び導電体５４２ｂへ拡散し、導電体５４２ａ及び導電体５４２ｂが酸化する場合がある。導電体５４２ａ及び導電体５４２ｂが酸化することで、導電体５４２ａ及び導電体５４２ｂの導電率が低下する蓋然性が高い。なお、酸化物５３０中の酸素が導電体５４２ａ及び導電体５４２ｂへ拡散することを、導電体５４２ａ及び導電体５４２ｂが酸化物５３０中の酸素を吸収する、と言い換えることができる。
【0489】
また、酸化物５３０中の酸素が導電体５４２ａ及び導電体５４２ｂへ拡散することで、導電体５４２ａと酸化物５３０ｂとの間、及び、導電体５４２ｂと酸化物５３０ｂとの間に異層が形成される場合がある。当該異層は、導電体５４２ａ及び導電体５４２ｂよりも酸素を多く含むため、当該異層は絶縁性を有すると推定される。このとき、導電体５４２ａ又は導電体５４２ｂと、当該異層と、酸化物５３０ｂとの３層構造は、金属－絶縁体－半導体からなる３層構造とみなすことができ、ＭＩＳ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造と呼ぶ、又はＭＩＳ構造を主としたダイオード接合構造と呼ぶ場合がある。
【0490】
なお、上記異層は、導電体５４２ａ及び導電体５４２ｂと酸化物５３０ｂとの間に形成されることに限られず、例えば、異層が、導電体５４２ａ及び導電体５４２ｂと酸化物５３０ｃとの間に形成される場合や、導電体５４２ａ及び導電体５４２ｂと酸化物５３０ｂとの間、導電体５４２ａ及び導電体５４２ｂと酸化物５３０ｃとの間に形成される場合がある。
【0491】
酸化物５３０においてチャネル形成領域として機能する金属酸化物は、バンドギャップが２ｅＶ以上のものを用いることが好ましく、２．５ｅＶ以上のものを用いることがより好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
【0492】
酸化物５３０は、酸化物５３０ｂ下に酸化物５３０ａを有することで、酸化物５３０ａよりも下方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。また、酸化物５３０ｂ上に酸化物５３０ｃを有することで、酸化物５３０ｃよりも上方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。
【0493】
なお、酸化物５３０は、各金属原子の原子数比が異なる複数の酸化物層の積層構造を有することが好ましい。具体的には、酸化物５３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物５３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物５３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。また、酸化物５３０ｃは、酸化物５３０ａ又は酸化物５３０ｂに用いることができる金属酸化物を、用いることができる。
【0494】
具体的には、酸化物５３０ａとして、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：４、又は１：１：０．５の金属酸化物を用いればよい。また、酸化物５３０ｂとして、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３、又は１：１：１の金属酸化物を用いればよい。また、酸化物５３０ｃとして、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：４、またＧａとＺｎの原子数比がＧａ：Ｚｎ＝２：１、又はＧａ：Ｚｎ＝２：５の金属酸化物を用いればよい。また、酸化物５３０ｃを積層構造とする場合の具体例としては、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３と、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４との積層構造、またＧａとＺｎの原子数比がＧａ：Ｚｎ＝２：１と、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３との積層構造、ＧａとＺｎの原子数比がＧａ：Ｚｎ＝２：５と、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３との積層構造、酸化ガリウムと、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３との積層構造等が挙げられる。
【0495】
また、例えば、酸化物５３０ａに用いる金属酸化物における元素Ｍに対するＩｎの原子数比が、酸化物５３０ｂに用いる金属酸化物における元素Ｍに対するＩｎの原子数比より小さい場合、酸化物５３０ｂとして、ＩｎとＧａとＺｎとの原子数比がＩｎ：Ｇａ：Ｚｎ＝５：１：６又はその近傍、Ｉｎ：Ｇａ：Ｚｎ＝５：１：３又はその近傍、Ｉｎ：Ｇａ：Ｚｎ＝１０：１：３又はその近傍等の組成であるＩｎ－Ｇａ－Ｚｎ酸化物を用いることができる。
【0496】
また、上述した以外の組成としては、酸化物５３０ｂには、例えば、Ｉｎ：Ｚｎ＝２：１の組成、Ｉｎ：Ｚｎ＝５：１の組成、Ｉｎ：Ｚｎ＝１０：１の組成、これらのいずれか一の近傍の組成等を有する金属酸化物を用いることができる。
【0497】
これらの酸化物５３０ａ、酸化物５３０ｂ、酸化物５３０ｃを上記の原子数比の関係を満たして組み合わせることが好ましい。例えば、酸化物５３０ａ、及び酸化物５３０ｃを、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４の組成及びその近傍の組成を有する金属酸化物、酸化物５３０ｂを、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３から４．１の組成及びその近傍の組成を有する金属酸化物とするのが好ましい。なお、上記組成は、基体上に形成された酸化物中の原子数比、又はスパッタターゲットにおける原子数比を示す。また、酸化物５３０ｂの組成として、Ｉｎの比率を高めることで、トランジスタのオン電流、又は電界効果移動度等を高めることが出来るため好適である。
【0498】
また、酸化物５３０ａ及び酸化物５３０ｃの伝導帯下端のエネルギーが、酸化物５３０ｂの伝導帯下端のエネルギーより高くなることが好ましい。言い換えると、酸化物５３０ａ及び酸化物５３０ｃの電子親和力が、酸化物５３０ｂの電子親和力より小さいことが好ましい。
【0499】
ここで、酸化物５３０ａ、酸化物５３０ｂ、及び酸化物５３０ｃの接合部において、伝導帯下端のエネルギー準位はなだらかに変化する。言い換えると、酸化物５３０ａ、酸化物５３０ｂ、及び酸化物５３０ｃの接合部における伝導帯下端のエネルギー準位は、連続的に変化又は連続接合するともいうことができる。このようにするためには、酸化物５３０ａと酸化物５３０ｂとの界面、及び酸化物５３０ｂと酸化物５３０ｃとの界面において形成される混合層の欠陥準位密度を低くするとよい。
【0500】
具体的には、酸化物５３０ａと酸化物５３０ｂ、酸化物５３０ｂと酸化物５３０ｃが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物５３０ｂがＩｎ－Ｇａ－Ｚｎ酸化物の場合、酸化物５３０ａ及び酸化物５３０ｃとして、Ｉｎ－Ｇａ－Ｚｎ酸化物、Ｇａ－Ｚｎ酸化物、酸化ガリウム等を用いるとよい。
【0501】
このとき、キャリアの主たる経路は酸化物５３０ｂとなる。酸化物５３０ａ、酸化物５３０ｃを上述の構成とすることで、酸化物５３０ａと酸化物５３０ｂとの界面、及び酸化物５３０ｂと酸化物５３０ｃとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ５００は高いオン電流を取得される。
【0502】
酸化物５３０ｂ上には、ソース電極、及びドレイン電極として機能する導電体５４２ａ、及び導電体５４２ｂが設けられる。導電体５４２ａ、及び導電体５４２ｂとしては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンから選ばれた金属元素、又は上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物等を用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、又は、酸素を吸収しても導電性を維持する材料であるため、好ましい。更に、窒化タンタル等の金属窒化物膜は、水素又は酸素に対するバリア性があるため好ましい。
【0503】
また、図２１Ａ、図２１Ｂでは、導電体５４２ａ、及び導電体５４２ｂを単層構造として示したが、２層以上の積層構造としてもよい。例えば、窒化タンタル膜とタングステン膜を積層するとよい。また、チタン膜とアルミニウム膜を積層してもよい。また、タングステン膜上にアルミニウム膜を積層する二層構造、銅－マグネシウム－アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造としてもよい。
【0504】
また、チタン膜又は窒化チタン膜と、そのチタン膜又は窒化チタン膜上に重ねてアルミニウム膜又は銅膜を積層し、さらにその上にチタン膜又は窒化チタン膜を形成する三層構造、モリブデン膜又は窒化モリブデン膜と、そのモリブデン膜又は窒化モリブデン膜上に重ねてアルミニウム膜又は銅膜を積層し、さらにその上にモリブデン膜又は窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫又は酸化亜鉛を含む透明導電材料を用いてもよい。
【0505】
また、図２１Ａに示すように、酸化物５３０の、導電体５４２ａ（導電体５４２ｂ）との界面とその近傍には、低抵抗領域として、領域５４３ａ、及び領域５４３ｂが形成される場合がある。このとき、領域５４３ａはソース領域又はドレイン領域の一方として機能し、領域５４３ｂはソース領域又はドレイン領域の他方として機能する。また、領域５４３ａと領域５４３ｂに挟まれる領域にチャネル形成領域が形成される。
【0506】
酸化物５３０と接するように上記導電体５４２ａ（導電体５４２ｂ）を設けることで、領域５４３ａ（領域５４３ｂ）の酸素濃度が低減する場合がある。また、導電体５４２ａ（導電体５４２ｂ）に含まれる金属と、酸化物５３０の成分と、を含む金属化合物層が領域５４３ａ（領域５４３ｂ）に形成される場合がある。このような場合、領域５４３ａ（領域５４３ｂ）のキャリア濃度が増加し、領域５４３ａ（領域５４３ｂ）は、低抵抗領域となる。
【0507】
絶縁体５４４は、導電体５４２ａ、及び導電体５４２ｂを覆うように設けられ、導電体５４２ａ、及び導電体５４２ｂの酸化を抑制する。このとき、絶縁体５４４は、酸化物５３０の側面を覆い、絶縁体５２４と接するように設けられてもよい。
【0508】
絶縁体５４４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、ネオジム、ランタン又は、マグネシウム等から選ばれた一種、又は二種以上が含まれた金属酸化物を用いることができる。また、絶縁体５４４として、窒化酸化シリコン又は窒化シリコン等も用いることができる。
【0509】
特に、絶縁体５４４として、アルミニウム又はハフニウムの酸化物を含む絶縁体である、酸化アルミニウム、又は酸化ハフニウムを用いることが好ましい。又は、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）等を用いることが好ましい。特に、ハフニウムアルミネートは、酸化ハフニウム膜よりも、耐熱性が高い。そのため、後の工程での熱処理において、結晶化しにくいため好ましい。なお、導電体５４２ａ及び導電体５４２ｂが耐酸化性を有する材料である場合、又は、酸素を吸収しても導電性が著しくは低下しない材料である場合は、絶縁体５４４は必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
【0510】
絶縁体５４４を有することで、絶縁体５８０に含まれる水、及び水素等の不純物が酸化物５３０ｂに拡散することを抑制することができる。また、絶縁体５８０が有する過剰酸素により、導電体５６０が酸化することを抑制することができる。
【0511】
絶縁体５５０は、導電体５６０に対するゲート絶縁膜として機能する。絶縁体５５０は、酸化物５３０ｃの内側（上面、及び側面）に接して配置することが好ましい。絶縁体５５０は、上述した絶縁体５２４と同様に、過剰に酸素を含み、かつ加熱により酸素が放出される絶縁体を用いて形成することが好ましい。
【0512】
具体的には、過剰酸素を有する酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素、及び窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、及び酸化窒化シリコンは熱に対し安定であるため好ましい。
【0513】
加熱により酸素が放出される絶縁体を、絶縁体５５０として、酸化物５３０ｃの上面に接して設けることにより、絶縁体５５０から、酸化物５３０ｃを通じて、酸化物５３０ｂのチャネル形成領域に効果的に酸素を供給することができる。また、絶縁体５２４と同様に、絶縁体５５０中の水又は水素等の不純物濃度が低減されていることが好ましい。絶縁体５５０の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。
【0514】
また、絶縁体５５０が有する過剰酸素を、効率的に酸化物５３０へ供給するために、絶縁体５５０と導電体５６０との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体５５０から導電体５６０への酸素拡散を抑制する機能を有することが好ましい。酸素の拡散を抑制する金属酸化物を設けることで、絶縁体５５０から導電体５６０への過剰酸素の拡散が抑制される。つまり、酸化物５３０へ供給する過剰酸素量の減少を抑制することができる。また、過剰酸素による導電体５６０の酸化を抑制することができる。当該金属酸化物としては、絶縁体５４４に用いることができる材料を用いればよい。
【0515】
なお、絶縁体５５０は、導電体５０３に対するゲート絶縁膜と同様に、積層構造としてもよい。トランジスタの微細化、及び高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流等の問題が生じる場合がある。このため、ゲート絶縁膜として機能する絶縁体を、ｈｉｇｈ－ｋ材料と、熱的に安定している材料との積層構造とすることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位を低減することが可能となる。また、熱的に安定かつ比誘電率の高い積層構造とすることができる。
【0516】
【0517】
導電体５６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２等）、銅原子等の不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。又は、酸素（例えば、酸素原子、酸素分子等の少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体５５０に含まれる酸素により、導電体５６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、又は酸化ルテニウム等を用いることが好ましい。また、導電体５６０ａとして、酸化物５３０に適用できる酸化物半導体を用いることができる。その場合、導電体５６０ｂをスパッタリング法で成膜することで、導電体５６０ａの電気抵抗値を低下させて導電体にすることができる。これをＯＣ（Ｏｘｉｄｅ Ｃｏｎｄｕｃｔｏｒ）電極と呼ぶことができる。
【0518】
また、導電体５６０ｂは、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体５６０ｂは、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることができる。また、導電体５６０ｂは積層構造としてもよく、例えば、チタン又は窒化チタンと上記導電性材料との積層構造としてもよい。
【0519】
絶縁体５８０は、絶縁体５４４を介して、導電体５４２ａ上、及び導電体５４２ｂ上に設けられる。絶縁体５８０は、過剰酸素領域を有することが好ましい。例えば、絶縁体５８０として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素及び窒素を添加した酸化シリコン、空孔を有する酸化シリコン、又は樹脂等を有することが好ましい。特に、酸化シリコン、及び酸化窒化シリコンは、熱的に安定であるため好ましい。また、酸化シリコン、及び空孔を有する酸化シリコンは、後の工程で容易に過剰酸素領域を形成することができるため好ましい。
【0520】
絶縁体５８０は、過剰酸素領域を有することが好ましい。加熱により酸素が放出される絶縁体５８０を、酸化物５３０ｃと接して設けることで、絶縁体５８０中の酸素を、酸化物５３０ｃを通じて、酸化物５３０へと効率良く供給することができる。なお、絶縁体５８０中の、水又は水素等の不純物濃度が低減されていることが好ましい。
【0521】
絶縁体５８０の開口は、導電体５４２ａと導電体５４２ｂの間の領域に重畳して形成される。これにより、導電体５６０は、絶縁体５８０の開口、及び導電体５４２ａと導電体５４２ｂに挟まれた領域に、埋め込まれるように形成される。
【0522】
半導体装置を微細化するにあたり、ゲート長を短くすることが求められる。一方、導電体５６０の導電性が下がらないようにする必要がある。導電体５６０の導電性が下がらないようにするために導電体５６０の膜厚を大きくすると、導電体５６０はアスペクト比が高い形状となりうる。本実施の形態では、導電体５６０を絶縁体５８０の開口に埋め込むように設けるため、導電体５６０をアスペクト比の高い形状にしても、工程中に導電体５６０を倒壊させることなく、形成することができる。
【0523】
絶縁体５７４は、絶縁体５８０の上面、導電体５６０の上面、及び絶縁体５５０の上面に接して設けられることが好ましい。絶縁体５７４をスパッタリング法で成膜することで、絶縁体５５０、及び絶縁体５８０に過剰酸素領域を設けることができる。これにより、当該過剰酸素領域から、酸化物５３０中に酸素を供給することができる。
【0524】
例えば、絶縁体５７４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、又はマグネシウム等から選ばれた一種、又は二種以上が含まれた金属酸化物を用いることができる。
【0525】
特に、酸化アルミニウムはバリア性が高く、０．５ｎｍ以上３．０ｎｍ以下の薄膜であっても、水素、及び窒素の拡散を抑制することができる。したがって、スパッタリング法で成膜した酸化アルミニウムは、酸素供給源であるとともに、水素等の不純物のバリア膜としての機能も有することができる。
【0526】
また、絶縁体５７４の上に、層間膜として機能する絶縁体５８１を設けることが好ましい。絶縁体５８１は、絶縁体５２４等と同様に、膜中の水又は水素等の不純物濃度が低減されていることが好ましい。
【0527】
また、絶縁体５８１、絶縁体５７４、絶縁体５８０、及び絶縁体５４４に形成された開口に、導電体５４０ａ、及び導電体５４０ｂを配置する。導電体５４０ａ及び導電体５４０ｂは、導電体５６０を挟んで対向して設ける。導電体５４０ａ及び導電体５４０ｂは、後述する導電体５４６、及び導電体５４８と同様の構成である。
【0528】
絶縁体５８１上には、絶縁体５８２が設けられている。絶縁体５８２は、酸素や水素に対してバリア性のある物質を用いることが好ましい。したがって、絶縁体５８２には、絶縁体５１４と同様の材料を用いることができる。例えば、絶縁体５８２には、酸化アルミニウム、酸化ハフニウム、酸化タンタル等の金属酸化物を用いることが好ましい。
【0529】
特に、酸化アルミニウムは、酸素、及びトランジスタの電気特性の変動要因となる水素、水分等の不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中及び作製後において、水素、水分等の不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
【0530】
また、絶縁体５８２上には、絶縁体５８６が設けられている。絶縁体５８６は、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５８６として、酸化シリコン膜や酸化窒化シリコン膜等を用いることができる。
【0531】
また、絶縁体５２０、絶縁体５２２、絶縁体５２４、絶縁体５４４、絶縁体５８０、絶縁体５７４、絶縁体５８１、絶縁体５８２、及び絶縁体５８６には、導電体５４６、及び導電体５４８等が埋め込まれている。
【0532】
導電体５４６、及び導電体５４８は、容量素子６００、トランジスタ５００、又はトランジスタ３００と接続するプラグ、又は配線としての機能を有する。導電体５４６、及び導電体５４８は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
【0533】
なお、トランジスタ５００の形成後、トランジスタ５００を囲むように開口を形成し、当該開口を覆うように、水素、又は水に対するバリア性が高い絶縁体を形成してもよい。上述のバリア性の高い絶縁体でトランジスタ５００を包み込むことで、外部から水分、及び水素が侵入することを防止することができる。又は、複数のトランジスタ５００をまとめて、水素、又は水に対するバリア性が高い絶縁体で包み込んでもよい。なお、トランジスタ５００を囲むように開口を形成する場合、例えば、絶縁体５１４又は絶縁体５２２に達する開口を形成し、絶縁体５１４又は絶縁体５２２に接するように上述のバリア性の高い絶縁体を形成すると、トランジスタ５００の作製工程の一部を兼ねられるため、好適である。なお、水素、又は水に対するバリア性が高い絶縁体としては、例えば、絶縁体５２２と同様の材料を用いればよい。
【0534】
続いて、トランジスタ５００の上方には、容量素子６００が設けられている。容量素子６００は、導電体６１０と、導電体６２０、絶縁体６３０とを有する。
【0535】
また、導電体５４６、及び導電体５４８上に、導電体６１２を設けてもよい。導電体６１２は、トランジスタ５００と接続するプラグ、又は配線としての機能を有する。導電体６１０は、容量素子６００の電極としての機能を有する。なお、導電体６１２、及び導電体６１０は、同時に形成することができる。
【0536】
導電体６１２、及び導電体６１０には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、又は上述した元素を成分とする金属窒化物膜（窒化タンタル膜、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。又は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物等の導電性材料を適用することもできる。
【0537】
図１９では、導電体６１２、及び導電体６１０は単層構造を示したが、当該構成に限定されず、２層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、及び導電性が高い導電体に対して密着性が高い導電体を形成してもよい。
【0538】
絶縁体６３０を介して、導電体６１０と重畳するように、導電体６２０を設ける。なお、導電体６２０は、金属材料、合金材料、又は金属酸化物材料等の導電性材料を用いることができる。耐熱性と導電性を両立するタングステンやモリブデン等の高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体等の他の構造と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）やＡｌ（アルミニウム）等を用いればよい。
【0539】
導電体６２０、及び絶縁体６３０上には、絶縁体６５０が設けられている。絶縁体６５０は、絶縁体３２０と同様の材料を用いて設けることができる。また、絶縁体６５０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
【0540】
本構造を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制するとともに、信頼性を向上させることができる。又は、酸化物半導体を有するトランジスタを用いた半導体装置において、微細化又は高集積化を図ることができる。
【0541】
図２２Ａ及び図２２Ｂは、図２１Ａ及び図２１Ｂに示すトランジスタ５００の変形例である。図２２Ａはトランジスタ５００のチャネル長方向の断面図であり、図２２Ｂはトランジスタ５００のチャネル幅方向の断面図である。図２２Ａ及び図２２Ｂに示すトランジスタ５００は、絶縁体４０２及び絶縁体４０４を有する点が、図２１Ａ及び図２１Ｂに示すトランジスタ５００と異なる。また、導電体５４０ａの側面に接して絶縁体５５２が設けられ、導電体５４０ｂの側面に接して絶縁体５５２が設けられる点が、図２１Ａ及び図２１Ｂに示すトランジスタ５００と異なる。さらに、絶縁体５２０を有さない点が、図２１Ａ及び図２１Ｂに示すトランジスタ５００と異なる。なお、図２２Ａ及び図２２Ｂに示す構成は、トランジスタ３００等、本発明の一態様の半導体装置が有する他のトランジスタにも適用することができる。
【0542】
【0543】
図２２Ａ及び図２２Ｂに示す構成のトランジスタ５００では、絶縁体５１４、絶縁体５１６、絶縁体５２２、絶縁体５２４、絶縁体５４４、絶縁体５８０、及び絶縁体５７４が設けられており、絶縁体４０４がこれらを覆う構造になっている。つまり、絶縁体４０４は、絶縁体５７４の上面、絶縁体５７４の側面、絶縁体５８０の側面、絶縁体５４４の側面、絶縁体５２４の側面、絶縁体５２２の側面、絶縁体５１６の側面、絶縁体５１４の側面、絶縁体４０２の上面とそれぞれ接する。これにより、酸化物５３０等は、絶縁体４０４と絶縁体４０２によって外部から隔離される。
【0544】
絶縁体４０２及び絶縁体４０４は、水素（例えば、水素原子、水素分子等の少なくとも一）又は水分子の拡散を抑制する機能が高いことが好ましい。例えば、絶縁体４０２及び絶縁体４０４として、水素バリア性が高い材料である、窒化シリコン又は窒化酸化シリコンを用いることが好ましい。これにより、酸化物５３０に水素等が拡散することを抑制することができるため、トランジスタ５００の特性が低下することを抑制することができる。よって、本発明の一態様の半導体装置の信頼性を高めることができる。
【0545】
絶縁体５５２は、絶縁体５８１、絶縁体４０４、絶縁体５７４、絶縁体５８０、及び絶縁体５４４に接して設けられる。絶縁体５５２は、水素又は水分子の拡散を抑制する機能を有することが好ましい。例えば、絶縁体５５２として、水素バリア性が高い材料である、窒化シリコン、酸化アルミニウム、又は窒化酸化シリコン等の絶縁体を用いることが好ましい。特に、窒化シリコンは水素バリア性が高い材料であるため、絶縁体５５２として用いると好適である。絶縁体５５２として水素バリア性が高い材料を用いることにより、水又は水素等の不純物が、絶縁体５８０等から導電体５４０ａ又は導電体５４０ｂを通じて酸化物５３０に拡散することを抑制することができる。また、絶縁体５８０に含まれる酸素が導電体５４０ａ及び導電体５４０ｂに吸収されることを抑制することができる。以上により、本発明の一態様の半導体装置の信頼性を高めることができる。
【0546】
【0547】
図２４Ａ及び図２４Ｂは、図２２Ａ及び図２２Ｂに示すトランジスタの変形例である。図２４Ａはトランジスタのチャネル長方向の断面図であり、図２４Ｂはトランジスタのチャネル幅方向の断面図である。図２４Ａ及び図２４Ｂに示すトランジスタは、酸化物５３０ｃが酸化物５３０ｃ１及び酸化物５３０ｃ２の２層構造である点が、図２２Ａ及び図２２Ｂに示すトランジスタと異なる。
【0548】
酸化物５３０ｃ１は、絶縁体５２４の上面、酸化物５３０ａの側面、酸化物５３０ｂの上面及び側面、導電体５４２ａ及び導電体５４２ｂの側面、絶縁体５４４の側面、及び絶縁体５８０の側面と接する。酸化物５３０ｃ２は、絶縁体５５０と接する。
【0549】
酸化物５３０ｃ１として、例えばＩｎ－Ｚｎ酸化物を用いることができる。また、酸化物５３０ｃ２として、酸化物５３０ｃが１層構造である場合に酸化物５３０ｃに用いることができる材料と同様の材料を用いることができる。例えば、酸化物５３０ｃ２として、ｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、Ｇａ：Ｚｎ＝２：１［原子数比］、又はＧａ：Ｚｎ＝２：５［原子数比］の金属酸化物を用いることができる。
【0550】
酸化物５３０ｃを酸化物５３０ｃ１及び酸化物５３０ｃ２の２層構造とすることにより、酸化物５３０ｃを１層構造とする場合より、トランジスタのオン電流を高めることができる。そのため、トランジスタは、例えばパワーＭＯＳトランジスタとして適用することができる。なお、図２１Ａ及び図２１Ｂに示す構成のトランジスタが有する酸化物５３０ｃも、酸化物５３０ｃ１と酸化物５３０ｃ２の２層構造とすることができる。
【0551】
図２４Ａ及び図２４Ｂに示す構成のトランジスタは、例えば、図１９、図２０に示すトランジスタ３００に適用することができる。また、例えば、トランジスタ３００は、前述のとおり、上記実施の形態で説明した演算回路ＭＡＣ１等に含まれるメモリセルアレイＣＡのトランジスタＴｒ１２等に適用することができる。なお、図２４Ａ及び図２４Ｂに示すトランジスタは、トランジスタ５００等、本発明の一態様の半導体装置が有する、トランジスタ３００以外のトランジスタにも適用することができる。
【0552】
図２５は、トランジスタ５００を図２１Ａに示すトランジスタの構成とし、トランジスタ３００を図２４Ａに示すトランジスタ構成とした場合における、半導体装置の構成例を示す断面図である。なお、図２３と同様に、導電体５４６の側面に絶縁体５５２を設ける構成としている。図２５に示すように、本発明の一態様の半導体装置は、トランジスタ３００とトランジスタ５００を両方ともＯＳトランジスタとしつつ、トランジスタ３００とトランジスタ５００のそれぞれを異なる構成にすることができる。
【0553】
【0554】
図２６Ａ乃至図２６Ｃでは、図１９に示す半導体装置に適用できる容量素子６００の一例として容量素子６００Ａについて示している。図２６Ａは容量素子６００Ａの上面図であり、図２６Ｂは容量素子６００Ａの一点鎖線Ｌ３－Ｌ４における断面を示した斜視図であり、図２６Ｃは容量素子６００Ａの一点鎖線Ｗ３－Ｌ４における断面を示した斜視図である。
【0555】
導電体６１０は、容量素子６００Ａの２対の電極の一方として機能し、導電体６２０は、容量素子６００Ａの２対の電極の他方として機能する。また、絶縁体６３０は、２対の電極に挟まれる誘電体として機能する。
【0556】
絶縁体６３０としては、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウム、酸化ジルコニウム等を用いればよく、積層又は単層で設けることができる。
【0557】
また、例えば、絶縁体６３０には、酸化窒化シリコン等の絶縁耐力が大きい材料と、ｈｉｇｈ－ｋ材料との積層構造を用いてもよい。絶縁体６３０にｈｉｇｈ－ｋ材料の絶縁体を含むことにより、容量素子６００Ａは十分な容量を確保することができる。また、絶縁体６３０に絶縁耐力が大きい絶縁体を含むことにより、容量素子６００Ａの絶縁耐力が向上し、容量素子６００Ａの静電破壊を抑制することができる。
【0558】
なお、ｈｉｇｈ－ｋ材料の絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウム及びハフニウムを有する酸化物、アルミニウム及びハフニウムを有する酸化窒化物、シリコン及びハフニウムを有する酸化物、シリコン及びハフニウムを有する酸化窒化物又はシリコン及びハフニウムを有する窒化物等がある。
【0559】
又は、絶縁体６３０は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）又は（Ｂａ、Ｓｒ）ＴｉＯ３（ＢＳＴ）等のｈｉｇｈ－ｋ材料を含む絶縁体を単層又は積層で用いてもよい。例えば、絶縁体６３０を積層とする場合、酸化ジルコニウムと、酸化アルミニウムと、酸化ジルコニウムと、が順に形成された３層積層や、酸化ジルコニウムと、酸化アルミニウムと、酸化ジルコニウムと、酸化アルミニウムと、が順に形成された４層積層等を用いれば良い。また、絶縁体６３０としては、ハフニウムと、ジルコニウムとが含まれる化合物等を用いても良い。半導体装置の微細化、及び高集積化が進むと、ゲート絶縁体、及び容量素子に用いる誘電体の薄膜化により、トランジスタや容量素子のリーク電流等の問題が生じる場合がある。ゲート絶縁体、及び容量素子に用いる誘電体として機能する絶縁体にｈｉｇｈ－ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減、及び容量素子の容量の確保が可能となる。
【0560】
容量素子６００は、導電体６１０の下部において、導電体５４６及び導電体５４８と電気的に接続されている。導電体５４６と、導電体５４８は、別の回路素子と接続するためのプラグ、又は配線として機能する。また図２６では、導電体５４６と、導電体５４８と、をまとめて導電体５４０と記載している。
【0561】
また、図２６では、図を明瞭に示すために、導電体５４６及び導電体５４８が埋め込まれている絶縁体５８６と、導電体６２０及び絶縁体６３０を覆っている絶縁体６５０と、を省略している。
【0562】
なお、図１９、図２０、図２３、図２５、及び図２６に示す容量素子６００はプレーナ型であるが、容量素子の形状はこれに限定されない。例えば、容量素子６００は、図２７Ａ乃至図２７Ｃに示すシリンダ型の容量素子６００Ｂとしてもよい。
【0563】
【0564】
図２７Ｂに示すように、容量素子６００Ｂは、導電体５４０が埋め込まれている絶縁体５８６上の絶縁体６３１と、開口部を有する絶縁体６５１と、２対の電極の一方として機能する導電体６１０と、２対の電極の他方として機能する導電体６２０と、を有する。
【0565】
また、図２７Ｃでは、図を明瞭に示すために、絶縁体５８６と、絶縁体６５０と、絶縁体６５１と、を省略している。
【0566】
絶縁体６３１としては、例えば、絶縁体５８６と同様の材料を用いることができる。
【0567】
また、絶縁体６３１には、導電体５４０に電気的に接続されるように導電体６１１が埋め込まれている。導電体６１１は、例えば、導電体３３０、導電体５１８と同様の材料を用いることができる。
【0568】
絶縁体６５１としては、例えば、絶縁体５８６と同様の材料を用いることができる。
【0569】
また、絶縁体６５１は、前述の通り、開口部を有し、当該開口部は導電体６１１に重畳している。
【0570】
導電体６１０は、当該開口部の底部と、側面と、に形成されている。つまり、導電体６２０は、導電体６１１と接する領域を有する。
【0571】
なお、導電体６１０を形成するためには、まず、エッチング法等によって絶縁体６５１に開口部を形成する。次に、スパッタリング法、ＡＬＤ法等によって導電体６１０を成膜する。その後、ＣＭＰ（Ｃｈｅｍｉｃｈａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等によって、開口部に成膜された導電体６１０を残して、絶縁体６５１上に成膜された導電体６１０を除去すればよい。
【0572】
絶縁体６３０は、絶縁体６５１上と、導電体６１０の形成面上と、に位置する。なお、絶縁体６３０は、容量素子６００Ｂにおいて、２対の電極に挟まれる誘電体として機能する。
【0573】
導電体６２０は、絶縁体６５１の開口部が埋まるように、絶縁体６３０上に形成されている。
【0574】
絶縁体６５０は、絶縁体６３０と、導電体６２０と、を覆うように形成されている。
【0575】
図２７Ａ乃至図２７Ｃに示すシリンダ型の容量素子６００Ｂは、プレーナ型の容量素子６００Ａよりも静電容量の値を高くすることができる。そのため、例えば、上記の実施の形態で説明した容量Ｃ１、及び容量Ｃ２等として容量素子６００Ｂを適用することによって、容量の端子間の電圧を長時間維持することができる。
【0576】
本実施の形態に示した構成例は、互いに適宜組み合わせることができる。また、本実施の形態は、本明細書で示す他の実施の形態等と適宜組み合わせることができる。
【0577】
（実施の形態６）
本実施の形態では、上記の実施の形態で説明したＯＳトランジスタに用いることができる金属酸化物であるＣＡＣ－ＯＳ（Ｃｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、及びＣＡＡＣ－ＯＳ（ｃ－ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）の構成について説明する。
本実施の形態では、上記の実施の形態で説明したＯＳトランジスタに用いることができる金属酸化物であるＣＡＣ－ＯＳ（Ｃｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、及びＣＡＡＣ－ＯＳ（ｃ－ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）の構成について説明する。
【0578】
＜金属酸化物の構成＞
ＣＡＣ－ＯＳ又はＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ－ＯＳ又はＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（又はホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ－ＯＳ又はＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅに付与することができる。ＣＡＣ－ＯＳ又はＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
ＣＡＣ－ＯＳ又はＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ－ＯＳ又はＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（又はホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ－ＯＳ又はＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅに付与することができる。ＣＡＣ－ＯＳ又はＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
【0579】
また、ＣＡＣ－ＯＳ又はＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、導電性領域、及び絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
【0580】
また、ＣＡＣ－ＯＳ又はＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
【0581】
また、ＣＡＣ－ＯＳ又はＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ－ＯＳ又はＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ－ＯＳ又はＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を取得することができる。
【0582】
すなわち、ＣＡＣ－ＯＳ又はＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）、又は金属マトリックス複合材（ｍｅｔａｌ ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）と呼ぶこともできる。
【0583】
＜金属酸化物の構造＞
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ－ＯＳ、多結晶酸化物半導体、ｎｃ－ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ－ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ－ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）及び非晶質酸化物半導体等がある。
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ－ＯＳ、多結晶酸化物半導体、ｎｃ－ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ－ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ－ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）及び非晶質酸化物半導体等がある。
【0584】
また、酸化物半導体は、結晶構造に着目した場合、上記とは異なる分類となる場合がある。ここで、酸化物半導体における、結晶構造の分類について、図２８Ａを用いて説明を行う。図２８Ａは、酸化物半導体、代表的にはＩＧＺＯ（Ｉｎと、Ｇａと、Ｚｎと、を含む金属酸化物）の結晶構造の分類を説明する図である。
【0585】
図２８Ａに示すように、ＩＧＺＯは、大きく分けてＡｍｏｒｐｈｏｕｓ（無定形）と、Ｃｒｙｓｔａｌｌｉｎｅ（結晶性）と、Ｃｒｙｓｔａｌ（結晶）と、に分類される。また、Ａｍｏｒｐｈｏｕｓの中には、ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓが含まれる。また、Ｃｒｙｓｔａｌｌｉｎｅの中には、ＣＡＡＣ（ｃ－ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ）、ｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）、及びＣＡＣ（Ｃｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）が含まれる。なお、Ｃｒｙｓｔａｌｌｉｎｅの分類には、ｓｉｎｇｌｅ ｃｒｙｓｔａｌ、ｐｏｌｙ ｃｒｙｓｔａｌ、及びｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓは除かれる（ｅｘｃｌｕｄｉｎｇ ｓｉｎｇｌｅ ｃｒｙｓｔａｌ ａｎｄ ｐｏｌｙ ｃｒｙｓｔａｌ）。また、Ｃｒｙｓｔａｌの中には、ｓｉｎｇｌｅ ｃｒｙｓｔａｌ、及びｐｏｌｙ ｃｒｙｓｔａｌが含まれる。
【0586】
なお、図２８Ａに示す太枠内の構造は、Ａｍｏｒｐｈｏｕｓ（無定形）と、Ｃｒｙｓｔａｌ（結晶）との間の中間状態であり、新しい境界領域（Ｎｅｗ ｃｒｙｓｔａｌｌｉｎｅ ｐｈａｓｅ）に属する構造である。当該構造は、Ａｍｏｒｐｈｏｕｓと、Ｃｒｙｓｔａｌとの間の境界領域にある。すなわち、当該構造は、エネルギー的に不安定なＡｍｏｒｐｈｏｕｓ（無定形）や、Ｃｒｙｓｔａｌ（結晶）とは全く異なる構造と言い換えることができる。
【0587】
なお、膜又は基板の結晶構造は、Ｘ線回折（ＸＲＤ：Ｘ－Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）像を用いて評価することができる。ここで、石英ガラス、及びＣｒｙｓｔａｌｌｉｎｅに分類される結晶構造を有するＩＧＺＯ（結晶性ＩＧＺＯともいう。）のＸＲＤスペクトルを図２８Ｂ、図２８Ｃに示す。また、図２８Ｂが石英ガラス、図２８Ｃが結晶性ＩＧＺＯのＸＲＤスペクトルである。なお、図２８Ｃに示す結晶性ＩＧＺＯの組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、図２８Ｃに示す結晶性ＩＧＺＯの厚さは、５００ｎｍである。
【0588】
図２８Ｂの矢印に示すように、石英ガラスは、ＸＲＤスペクトルのピークの形状がほぼ左右対称である。一方で、図２８Ｃの矢印に示すように、結晶性ＩＧＺＯは、ＸＲＤスペクトルのピークが左右非対称である。ＸＲＤスペクトルのピークの形状が左右非対称であることは、結晶の存在を明示している。別言すると、ＸＲＤスペクトルのピークの形状で左右対称でないと、Ａｍｏｒｐｈｏｕｓであるとは言えない。なお、図２８Ｃには、２θ＝３１°、又はその近傍に結晶相（ＩＧＺＯ ｃｒｙｓｔａｌ ｐｈａｓｅ）を明記してある。ＸＲＤスペクトルのピークにおいて、形状が左右非対称となる由来は当該結晶相（微結晶）に起因すると推定される。
【0589】
具体的には、図２８Ｃに示す、結晶性ＩＧＺＯのＸＲＤスペクトルにおいて、２θ＝３４°又はその近傍にピークを有する。また、微結晶は、２θ＝３１°又はその近傍にピークを有する。酸化物半導体膜をＸ線回折像を用いて評価する場合、図２８Ｃに示すように、２θ＝３４°又はその近傍のピークよりも低角度側のスペクトルの幅が広くなる。これは、酸化物半導体膜中に、２θ＝３１°又はその近傍にピークを有する微結晶が内在することを示唆している。
【0590】
また、膜の結晶構造は、極微電子線回折法（ＮＢＥＤ：Ｎａｎｏ Ｂｅａｍ Ｅｌｅｃｔｒｏｎ Ｄｉｆｆｒａｃｔｉｏｎ）によって観察される回折パターン（極微電子線回折パターンともいう。）にて評価することができる。基板温度を室温として成膜したＩＧＺＯ膜の回折パターンを図２８Ｄに示す。なお、図２８Ｄに示すＩＧＺＯ膜は、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］である酸化物ターゲットを用いて、スパッタリング法によって成膜される。また、極微電子線回折法では、プローブ径を１ｎｍとして電子線回折が行われた。
【0591】
図２８Ｄに示すように、室温成膜したＩＧＺＯ膜の回折パターンでは、ハローではなく、スポット状のパターンが観察される。このため、室温成膜したＩＧＺＯ膜は、結晶状態でもなく、非晶質状態でもない、中間状態であり、非晶質状態であると結論することはできないと推定される。
【0592】
ＣＡＡＣ－ＯＳは、ｃ軸配向性を有し、かつａ－ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
【0593】
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、及び七角形等の格子配列を有する場合がある。なお、ＣＡＡＣ－ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ－ＯＳが、ａ－ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化すること等によって、歪みを許容することができるためと考えられる。
【0594】
なお、明確な結晶粒界（グレインバウンダリー）が確認される結晶構造は、いわゆる多結晶（ｐｏｌｙｃｒｙｓｔａｌ）と呼ばれる。結晶粒界は、再結合中心となり、キャリアが捕獲されトランジスタのオン電流の低下、又は電界効果移動度の低下を引き起こす可能性が高い。よって、明確な結晶粒界が確認されないＣＡＡＣ－ＯＳは、トランジスタの半導体層に好適な結晶構造を有する結晶性の酸化物の一つである。なお、ＣＡＡＣ－ＯＳを構成するには、Ｚｎを有する構成が好ましい。例えば、Ｉｎ－Ｚｎ酸化物、及びＩｎ－Ｇａ－Ｚｎ酸化物は、Ｉｎ酸化物よりも結晶粒界の発生を抑制できるため好適である。
【0595】
また、ＣＡＡＣ－ＯＳは、インジウム、及び酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、及び酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
【0596】
ＣＡＡＣ－ＯＳは結晶性の高い酸化物半導体である。一方、ＣＡＡＣ－ＯＳは、明確な結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成等によって低下する場合があるため、ＣＡＡＣ－ＯＳは不純物や欠陥（酸素欠損等）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ－ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ－ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。また、ＣＡＡＣ－ＯＳは、製造工程における高い温度（所謂サーマルバジェット）に対しても安定である。したがって、ＯＳトランジスタにＣＡＡＣ－ＯＳを用いると、製造工程の自由度を広げることが可能となる。
【0597】
ｎｃ－ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ－ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ－ＯＳは、分析方法によっては、ａ－ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
【0598】
ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ－ｌｉｋｅ ＯＳは、鬆又は低密度領域を有する。即ち、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳ及びＣＡＡＣ－ＯＳと比べて、結晶性が低い。
【0599】
酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ－ｌｉｋｅ ＯＳ、ｎｃ－ＯＳ、ＣＡＡＣ－ＯＳのうち、二種以上を有していてもよい。
【0600】
＜酸化物半導体を有するトランジスタ＞
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
【0601】
上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
【0602】
また、トランジスタには、キャリア濃度の低い酸化物半導体を用いることが好ましい。酸化物半導体膜のキャリア濃度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性又は実質的に高純度真性という場合があり、また、真性又は実質的に真性という場合がある。
【0603】
また、高純度真性又は実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
【0604】
また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
【0605】
従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
【0606】
＜不純物＞
ここで、酸化物半導体中における各不純物の影響について説明する。
ここで、酸化物半導体中における各不純物の影響について説明する。
【0607】
酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ）により取得される濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【0608】
また、酸化物半導体にアルカリ金属又はアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属又はアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中のアルカリ金属又はアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより取得される酸化物半導体中のアルカリ金属又はアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
【0609】
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア濃度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導体において、窒素はできる限り低減されていることが好ましい、例えば、酸化物半導体中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【0610】
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより取得される水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
【0611】
不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
【0612】
本実施の形態に示した構成例は、互いに適宜組み合わせることができる。また、本実施の形態は、本明細書で示す他の実施の形態等と適宜組み合わせることができる。
【0613】
本明細書に記載の実施の形態（又は実施例）は、図面を参照しながら説明している。但し、実施の形態（又は実施例）は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し取得することは当業者であれば容易に理解される。従って、本発明は、実施の形態（又は実施例）の記載内容に限定して解釈されるものではない。なお、実施の形態の発明の構成（又は実施例の構成）において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、斜視図等において、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。
【0614】
本明細書の図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値等に限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつき等を含むことが可能である。
【0615】
本明細書等において、複数の要素に同じ符号を用いる場合、特に、それらを区別する必要があるときには、符号に“＿１”、“［ｎ］”、“［ｍ，ｎ］”等の識別用の符号を付記して記載する場合がある。
【0616】
本明細書等において、「電気的に接続」には、直接接続している場合と、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。よって、「電気的に接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在しているだけの場合もある。
【0617】
本明細書等において、「抵抗素子」とは、抵抗値を有する回路素子、配線等とする。そのため、本明細書等において、「抵抗素子」は、抵抗値を有する配線、ソース－ドレイン間に電流が流れるトランジスタ、ダイオード、コイル等を含むものとする。そのため、「抵抗素子」という用語は、「抵抗」「負荷」「抵抗値を有する領域」等の用語に言い換えることができ、逆に「抵抗」「負荷」「抵抗値を有する領域」という用語は、「抵抗素子」等の用語に言い換えることができる。抵抗値としては、例えば、好ましくは１ｍΩ以上１０Ω以下、より好ましくは５ｍΩ以上５Ω以下、更に好ましくは１０ｍΩ以上１Ω以下とすることができる。また、例えば、１Ω以上１×１０９Ω以下としてもよい。
【0618】
本明細書等において、「容量素子」とは、静電容量の値を有する回路素子、静電容量の値を有する配線の領域、寄生容量、トランジスタのゲート容量等とする。そのため、本明細書等において、「容量素子」は、１対の電極と、当該電極の間に含まれている誘電体と、を含む回路素子だけでなく、配線と配線との間に現れる寄生容量、トランジスタのソース又はドレインの一方とゲートとの間に現れるゲート容量等を含むものとする。また、「容量素子」「寄生容量」「ゲート容量」等という用語は、「容量」等の用語に言い換えることができ、逆に、「容量」という用語は、「容量素子」「寄生容量」「ゲート容量」等の用語に言い換えることができる。また、「容量」の「１対の電極」という用語は、「１対の導電体」「１対の導電領域」「１対の領域」等に言い換えることができる。なお、静電容量の値としては、例えば、０．０５ｆＦ以上１０ｐＦ以下とすることができる。また、例えば、１ｐＦ以上１０μＦ以下としてもよい。
【0619】
本明細書等において、ノードは、回路構成やデバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。
【0620】
本明細書等において、「電圧」と「電位」は、適宜言い換えることができる。「電圧」は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、「電圧」を「電位」に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
【0621】
本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
【0622】
本明細書等において、「上に」、「下に」等の配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書等で説明した語句に限定されず、状況に応じて適切に言い換えることができる。例えば、「導電体の上面に位置する絶縁体」の表現では、示している図面の向きを１８０度回転することによって、「導電体の下面に位置する絶縁体」と言い換えることができる。
【0623】
また、「上」や「下」の用語は、構成要素の位置関係が直上又は直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
【0624】
本明細書等において、「膜」、「層」等の語句は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。又は、場合によっては、又は、状況に応じて、「膜」、「層」等の語句を使わずに、別の用語に入れ替えることが可能である。例えば、「導電層」又は「導電膜」という用語を、「導電体」という用語に変更することが可能な場合がある。又は、例えば、「絶縁層」「絶縁膜」という用語を、「絶縁体」という用語に変更することが可能な場合がある。
【0625】
本明細書等において「電極」「配線」「端子」等の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合等も含む。また、例えば、「端子」は「配線」や「電極」の一部として用いられることがあり、その逆もまた同様である。更に、「端子」の用語は、複数の「電極」「配線」「端子」等が一体となって形成されている場合等も含む。そのため、例えば、「電極」は「配線」又は「端子」の一部とすることができ、また、例えば、「端子」は「配線」又は「電極」の一部とすることができる。また、「電極」「配線」「端子」等の用語は、場合によって、「領域」等の用語に置き換える場合がある。
【0626】
本明細書等において、「配線」、「信号線」、「電源線」等の用語は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」という用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、「配線」という用語を、「電源線」等の用語に変更することが可能な場合がある。また、その逆も同様で、「信号線」「電源線」等の用語を、「配線」という用語に変更することが可能な場合がある。「電源線」等の用語は、「信号線」等の用語に変更することが可能な場合がある。また、その逆も同様で「信号線」等の用語は、「電源線」等の用語に変更することが可能な場合がある。また、配線に印加されている「電位」という用語を、場合によっては、又は、状況に応じて、「信号」等という用語に変更することが可能な場合がある。また、その逆も同様で、「信号」等の用語は、「電位」という用語に変更することが可能な場合がある。
【0627】
ニューラルネットワークにおいて、シナプスの結合強度は、ニューラルネットワークに既存の情報を与えることによって、変化することができる。このように、ニューラルネットワークに既存の情報を与えて、結合強度を決める処理を「学習」と呼ぶ場合がある。
【0628】
本明細書等において、金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ又は単にＯＳともいう）等に分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼ぶ場合がある。つまり、金属酸化物が増幅作用、整流作用、及びスイッチング作用の少なくとも１つを有するトランジスタのチャネル形成領域を構成し取得する場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、略してＯＳと呼ぶことができる。また、ＯＳ ＦＥＴ、又はＯＳトランジスタと記載する場合においては、金属酸化物又は酸化物半導体を有するトランジスタと換言することができる。
【0629】
また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
【実施例】
【0630】
本実施例では、実施の形態１に示す検査方法を用いて、ＳＥＭ画像の機械による良否判定を行った例を示す。
【0631】
図２９に本実施例で用いたジェネレータ１００の構成を示す。
【0632】
本実施例のジェネレータ１００はＣｏｎｖｏｌｕｔｉｏｎａｌ Ａｕｔｏｅｎｃｏｄｅｒであり、層Ｌ１乃至層Ｌ８で構成される。層Ｌ１乃至層Ｌ４は畳み込み層であり、エンコーダとして機能する。また、層Ｌ５乃至層Ｌ８は逆畳み込み層であり、デコーダとして機能する。層Ｌ１乃至Ｌ７は、その出力部分に層ｈ１を有し、層Ｌ８はその出力部分に層ｈ２を有する。層ｈ１は、畳み込み（又は逆畳み込み）を行ったデータに対して、Ｂａｔｃｈ Ｎｏｒｍａｌｉｚａｔｉｏｎを行い、Ｌｅａｋｙ ｒｅｌｕ関数を適用する。層ｈ２は、逆畳み込みを行ったデータに対して、シグモイド関数を適用する。画像１２０が層Ｌ１に入力され、層Ｌ８から画像１１２が出力される。
【0633】
ジェネレータ１００を構成する各層のパラメータを表１に示す。表１において、ｃｈａｎｎｅｌ（ｉ）は入力チャンネル数、ｃｈａｎｎｅｌ（ｏ）は出力チャンネル数、ｋｅｒｎｅｌはフィルター（カーネルとも言う）のサイズ数、ｓｔｒｉｄｅはストライドの値、ｐａｄはパディングの値をそれぞれ表す。
【0634】
【表1】
【0635】
実施の形態１に記載の方法で、ジェネレータ１００の学習を行った。教師データ１０１として、半導体デバイスの配線形状を撮影した１０２４枚のＳＥＭ画像を用いた。バッチサイズは１２８枚、画像の解像度は２２４×２２４ｐｉｘとし、画像１１２と画像１２０の平均二乗誤差が一定値に落ちつくまで学習を行った。
【0636】
次に、上記学習済みのジェネレータ１００を用いて、実施の形態１に記載の方法で１２８枚のＳＥＭ画像の良否判定を行った。
【0637】
【0638】
図３０のＡに示す検査画像は、良品画像である。検査画像と生成画像との間に違いは少なく、差分画像は白で表示された箇所が少ない。
【0639】
図３０のＢに示す検査画像は、配線の上にエッチング残渣と思われる異物が確認されている。差分画像をみると、異物に該当する箇所が白で表示されていることがわかる。
【0640】
図３０のＣに示す検査画像は、配線の中央部分の一部に空洞が確認される。差分画像をみると、空洞に該当する箇所が白で表示されていることがわかる。
【0641】
図３０のＤに示す検査画像は、中央の配線が良品より太くなっていることが確認される。差分画像をみると、太くなった配線に該当する箇所が白で表示されていることがわかる。
【0642】
図３０のＥに示す検査画像は、配線の周囲（下地に相当する部分）に異常な模様が確認される。差分画像をみると、異常な模様に該当する箇所が白で表示されていることがわかる。
【0643】
以上、図３０に示す結果より、検査画像に含まれる異常箇所が、生成画像との差をとることによって抽出できることが確認された。
【0644】
次に、取得した差分画像の外れ値検出を行い、機械による良否判定を行った。外れ値検出にはＯｎｅＣｌａｓｓＳＶＭ法を用いた。判定結果を下表に示す。
【0645】
【表2】
【0646】
判定結果の精度は、（４６＋５８）／１２８＝０．８１であった。
【0647】
図３１Ａは、図３０のＢに示す検査画像である。図３１Ｂは、図３０のＢに示す検査画像と、図３０のＢに示す差分画像を合成させたものである。このように２つの画像を並べることで、ユーザーに異常箇所をわかり易く提示することができる。
【0648】
【0649】
図３２の差分画像をみると、どれも全体的に白の画素が多く存在し、どこに異常箇所があるか特定することが難しいことがわかる。
【0650】
【0651】
【表3】
【0652】
判定結果の精度は、（２５＋３８）／１２８＝０．４９であった。
【0653】
以上の結果より、検査画像と生成画像の差分を取る前に、平滑化処理を行うことで、良否判定の精度が向上することが確認された。
【0654】
本実施例は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【符号の説明】
【0655】
１０：電子顕微鏡、１１：電子銃、１２：集束レンズ、１３：対物レンズ、１４：走査コイル、１５：検出器、１６：ステージ、１７：電子線、１８：試料、１９：信号電子、２０：ＰＣ、２１：入出力装置、３０：サーバー、３１：ＣＰＵ、３２：ＡＩチップ、３３：主記憶装置、３４：補助記憶装置、３５：バス、４０：計算機、５０：コンピュータ断層撮影装置、５１：ガントリ、５２：クレードル、６１：開口部、６２：被検体、７１：Ｘ線管、７２：検出器、８０：画像処理装置、１００：ジェネレータ、１０１：教師データ、１０１ａ：教師データ、１０１ｂ：教師データ、１０１ｃ：教師データ、１０２：データ、１０３：学習結果、１０３ａ：学習結果、１０３ｂ：学習結果、１０３ｃ：学習結果、１１０：検査画像、１１１：異常箇所、１１２：画像、１１３：画像、１１４：画像、１１５：画像、１１６：画像、１１７：画像、１２０：画像、１２１：領域、１２２：領域、１３０：分類器、１３１：画像データ、１３２：ラベル、１３３：学習結果、１３４：データ、２００：ニューラルネットワーク、２１０：核磁気共鳴装置、２１１：ガントリ、２１２：クレードル、２２１：開口部、２２２：被検体、２３１：コイル、３００：トランジスタ、３１１：基板、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３１５：絶縁体、３１６：導電体、３２０：絶縁体、３２２：絶縁体、３２４：絶縁体、３２６：絶縁体、３２８：導電体、３３０：導電体、３５０：絶縁体、３５２：絶縁体、３５４：絶縁体、３５６：導電体、３６０：絶縁体、３６２：絶縁体、３６４：絶縁体、３６６：導電体、３７０：絶縁体、３７２：絶縁体、３７４：絶縁体、３７６：導電体、３８０：絶縁体、３８２：絶縁体、３８４：絶縁体、３８６：導電体、４０２：絶縁体、４０４：絶縁体、５００：トランジスタ、５０３：導電体、５０３ａ：導電体、５０３ｂ：導電体、５１０：絶縁体、５１２：絶縁体、５１４：絶縁体、５１６：絶縁体、５１８：導電体、５２０：絶縁体、５２２：絶縁体、５２４：絶縁体、５３０：酸化物、５３０ａ：酸化物、５３０ｂ：酸化物、５３０ｃ：酸化物、５３０ｃ１：酸化物、５３０ｃ２：酸化物、５４０：導電体、５４０ａ：導電体、５４０ｂ：導電体、５４２ａ：導電体、５４２ｂ：導電体、５４３ａ：領域、５４３ｂ：領域、５４４：絶縁体、５４６：導電体、５４８：導電体、５５０：絶縁体、５５２：絶縁体、５６０：導電体、５６０ａ：導電体、５６０ｂ：導電体、５７４：絶縁体、５８０：絶縁体、５８１：絶縁体、５８２：絶縁体、５８６：絶縁体、６００：容量素子、６００Ａ：容量素子、６００Ｂ：容量素子、６１０：導電体、６１１：導電体、６１２：導電体、６２０：導電体、６３０：絶縁体、６３１：絶縁体、６５０：絶縁体、６５１：絶縁体、１４００：記憶装置、１４１１：周辺回路、１４２０：行回路、１４３０：列回路、１４４０：出力回路、１４６０：コントロールロジック回路、１４７０：メモリセルアレイ、１４７１：メモリセル、１４７２：メモリセル、１４７３：メモリセル、１４７４：メモリセル、１４７５：メモリセル、１４７６：メモリセル、１４７７：メモリセル、１４７８：メモリセル
【図1】
【図2】
【図3A】
【図3B】
【図3C】
【図4】
【図5A】
【図5B】
【図5C】
【図6A】
【図6B】
【図7A】
【図7B】
【図8】
【図9】
【図10A】
【図10B】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17A】
【図17B】
【図18A】
【図18B】
【図18C】
【図18D】
【図18E】
【図18F】
【図18G】
【図18H】
【図19】
【図20】
【図21A】
【図21B】
【図21C】
【図22A】
【図22B】
【図23】
【図24A】
【図24B】
【図25】
【図26A】
【図26B】
【図26C】
【図27A】
【図27B】
【図27C】
【図28A】
【図28B】
【図28C】
【図28D】
【図29】
【図30】
【図31A】
【図31B】
【図32】