特許 7395823 半導体装置及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-12-04

(45)【発行日】2023-12-12

(54)【発明の名称】半導体装置及びその製造方法

(51)【国際特許分類】

   H10B 53/30 20230101AFI20231205BHJP

   H10B 51/30 20230101ALI20231205BHJP

【ＦＩ】

H10B53/30

H10B51/30

【請求項の数】 4

(21)【出願番号】P 2019002022

(22)【出願日】2019-01-09

(65)【公開番号】P2020113604

(43)【公開日】2020-07-27

【審査請求日】2021-09-28

【前置審査】

(73)【特許権者】

【識別番号】520233375

【氏名又は名称】富士通セミコンダクターメモリソリューション株式会社

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(72)【発明者】

【氏名】王 文生

【審査官】加藤 俊哉

(56)【参考文献】

【文献】特開２００７－１１５７３３（ＪＰ，Ａ）

【文献】特開２０１１－１９９０７１（ＪＰ，Ａ）

【文献】国際公開第２０１５／１４１６２５（ＷＯ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ１０Ｂ ５３／３０

Ｈ１０Ｂ ５１／３０

(57)【特許請求の範囲】

【請求項1】

下部電極と、
前記下部電極上に形成され、組成がＨｆ_ｙＢ_１－ｙＯ_ｘ（０＜ｙ≦１、０＜ｘ、ＢはＺｒ、Ｌａ、Ｓｉ、Ｐｂ、Ｂｉ、Ｙ、Ｓｃ、Ｇｄ、Ｓｎ、Ｒｕ若しくはＮｂ又はこれらの任意の組み合わせ）で表される第１の誘電体膜と、
前記第１の誘電体膜上に形成された第２の誘電体膜と、
前記第２の誘電体膜上に形成された上部電極と、
を有し、
前記第１の誘電体膜は、前記下部電極及び前記第２の誘電体膜に接し、
前記第１の誘電体膜の厚さは、１ｎｍ～３ｎｍであり、
前記第２の誘電体膜の厚さは、１０ｎｍ～８０ｎｍであり、
前記第２の誘電体膜は、チタン酸ジルコン酸鉛系の膜、ビスマス層状化合物系の膜、ＳｒＢｉ_２Ｔａ_２Ｏ_９系の膜又はＳｒＢｉ_４Ｔｉ_４Ｏ_１５系の膜であることを特徴とする半導体装置。

【請求項2】

下部電極と、
前記下部電極上に形成され、組成がＨｆ_ｙＢ_１－ｙＯ_ｘ（０＜ｙ≦１、０＜ｘ、ＢはＺｒ、Ｌａ、Ｓｉ、Ｐｂ、Ｂｉ、Ｙ、Ｓｃ、Ｇｄ、Ｓｎ、Ｒｕ若しくはＮｂ又はこれらの任意の組み合わせ）で表される第１の誘電体膜と、
前記第１の誘電体膜上に形成された第２の誘電体膜と、
前記第２の誘電体膜上に形成された上部電極と、
を有し、
前記第１の誘電体膜は、前記下部電極及び前記第２の誘電体膜に接し、
前記第１の誘電体膜の厚さは、１ｎｍ～３ｎｍであり、
前記第２の誘電体膜の厚さは、１０ｎｍ～８０ｎｍであり、
前記第２の誘電体膜は、Ｓｒ、Ｃａ、Ｎｂ、Ｉｒ若しくはＬａ又はこれらの任意の組み合わせが添加されたチタン酸ジルコン酸鉛系の膜であることを特徴とする半導体装置。

【請求項3】

下部電極上に、組成がＨｆ_ｙＢ_１－ｙＯ_ｘ（０＜ｙ≦１、０＜ｘ、ＢはＺｒ、Ｌａ、Ｓｉ、Ｐｂ、Ｂｉ、Ｙ、Ｓｃ、Ｇｄ、Ｓｎ、Ｒｕ若しくはＮｂ又はこれらの任意の組み合わせ）で表される第１の誘電体膜を形成する工程と、
前記第１の誘電体膜上に第２の誘電体膜を形成する工程と、
前記第２の誘電体膜上に上部電極を形成する工程と、
を有し、
前記第１の誘電体膜は、前記下部電極及び前記第２の誘電体膜に接し、
前記第１の誘電体膜の厚さは、１ｎｍ～３ｎｍであり、
前記第２の誘電体膜の厚さは、１０ｎｍ～８０ｎｍであり、
前記第２の誘電体膜は、チタン酸ジルコン酸鉛系の膜、ビスマス層状化合物系の膜、Ｓ
ｒＢｉ_２Ｔａ_２Ｏ_９系の膜又はＳｒＢｉ_４Ｔｉ_４Ｏ_１５系の膜であることを特徴とする半
導体装置の製造方法。

【請求項4】

下部電極上に、組成がＨｆ_ｙＢ_１－ｙＯ_ｘ（０＜ｙ≦１、０＜ｘ、ＢはＺｒ、Ｌａ、Ｓｉ、Ｐｂ、Ｂｉ、Ｙ、Ｓｃ、Ｇｄ、Ｓｎ、Ｒｕ若しくはＮｂ又はこれらの任意の組み合わせ）で表される第１の誘電体膜を形成する工程と、
前記第１の誘電体膜上に第２の誘電体膜を形成する工程と、
前記第２の誘電体膜上に上部電極を形成する工程と、
を有し、
前記第１の誘電体膜は、前記下部電極及び前記第２の誘電体膜に接し、
前記第１の誘電体膜の厚さは、１ｎｍ～３ｎｍであり、
前記第２の誘電体膜の厚さは、１０ｎｍ～８０ｎｍであり、
前記第２の誘電体膜は、Ｓｒ、Ｃａ、Ｎｂ、Ｉｒ若しくはＬａ又はこれらの任意の組み合わせが添加されたチタン酸ジルコン酸鉛系の膜であることを特徴とする半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置及びその製造方法に関する。

【背景技術】

【0002】

強誘電体メモリの動作電圧の低減が望まれている。理論上、動作電圧の低減には強誘電体膜の薄膜化が有効である。

【0003】

しかしながら、実際に強誘電体膜を薄く形成して強誘電体メモリを製造しても動作電圧を十分に下げることができない。誘電体キャパシタについても同様である。

【先行技術文献】

【特許文献】

【0004】

【文献】特開２００８－１３５６４２号公報

【文献】特開２００９－１１７７６８号公報

【文献】特開２０１０－４０９０５号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

本開示の目的は、動作電圧を低減することができる半導体装置を提供することにある。

【課題を解決するための手段】

【0006】

本開示の一形態によれば、下部電極と、前記下部電極上に形成され、組成がＨｆ_ｙＢ_１－ｙＯ_ｘ（０＜ｙ≦１、０＜ｘ、ＢはＺｒ、Ｌａ、Ｓｉ、Ｐｂ、Ｂｉ、Ｙ、Ｓｃ、Ｇｄ、Ｓｎ、Ｒｕ若しくはＮｂ又はこれらの任意の組み合わせ）で表される第１の誘電体膜と、前記第１の誘電体膜上に形成された第２の誘電体膜と、前記第２の誘電体膜上に形成された上部電極と、を有し、前記第１の誘電体膜は、前記下部電極及び前記第２の誘電体膜に接し、前記第１の誘電体膜の厚さは、１ｎｍ～３ｎｍであり、前記第２の誘電体膜の厚さは、１０ｎｍ～８０ｎｍであり、前記第２の誘電体膜は、チタン酸ジルコン酸鉛系の膜、ビスマス層状化合物系の膜、ＳｒＢｉ_２Ｔａ_２Ｏ_９系の膜又はＳｒＢｉ_４Ｔｉ_４Ｏ_１５系の膜であるか、又は、Ｓｒ、Ｃａ、Ｎｂ、Ｉｒ若しくはＬａ又はこれらの任意の組み合わせが添加されたチタン酸ジルコン酸鉛系の膜である半導体装置が提供される。

【発明の効果】

【0008】

本開示によれば、動作電圧を低減することができる。

【図面の簡単な説明】

【0009】

【図1A】第１の実施形態に係る強誘電体メモリの製造方法を示す断面図（その１）である。

【図1B】第１の実施形態に係る強誘電体メモリの製造方法を示す断面図（その２）である。

【図1C】第１の実施形態に係る強誘電体メモリの製造方法を示す断面図（その３）である。

【図1D】第１の実施形態に係る強誘電体メモリの製造方法を示す断面図（その４）である。

【図1E】第１の実施形態に係る強誘電体メモリの製造方法を示す断面図（その５）である。

【図1F】第１の実施形態に係る強誘電体メモリの製造方法を示す断面図（その６）である。

【図1G】第１の実施形態に係る強誘電体メモリの製造方法を示す断面図（その７）である。

【図1H】第１の実施形態に係る強誘電体メモリの製造方法を示す断面図（その８）である。

【図1I】第１の実施形態に係る強誘電体メモリの製造方法を示す断面図（その９）である。

【図1J】第１の実施形態に係る強誘電体メモリの製造方法を示す断面図（その１０）である。

【図1K】第１の実施形態に係る強誘電体メモリの製造方法を示す断面図（その１１）である。

【図2A】第２の実施形態に係る強誘電体メモリの製造方法を示す断面図（その１）である。

【図2B】第２の実施形態に係る強誘電体メモリの製造方法を示す断面図（その２）である。

【図2C】第２の実施形態に係る強誘電体メモリの製造方法を示す断面図（その３）である。

【図2D】第２の実施形態に係る強誘電体メモリの製造方法を示す断面図（その４）である。

【図2E】第２の実施形態に係る強誘電体メモリの製造方法を示す断面図（その５）である。

【図2F】第２の実施形態に係る強誘電体メモリの製造方法を示す断面図（その６）である。

【図2G】第２の実施形態に係る強誘電体メモリの製造方法を示す断面図（その７）である。

【図2H】第２の実施形態に係る強誘電体メモリの製造方法を示す断面図（その８）である。

【図3A】第３の実施形態に係る強誘電体メモリの製造方法を示す断面図（その１）である。

【図3B】第３の実施形態に係る強誘電体メモリの製造方法を示す断面図（その２）である。

【図3C】第３の実施形態に係る強誘電体メモリの製造方法を示す断面図（その３）である。

【図3D】第３の実施形態に係る強誘電体メモリの製造方法を示す断面図（その４）である。

【図4A】第４の実施形態に係る強誘電体メモリの製造方法を示す断面図（その１）である。

【図4B】第４の実施形態に係る強誘電体メモリの製造方法を示す断面図（その２）である。

【図4C】第４の実施形態に係る強誘電体メモリの製造方法を示す断面図（その３）である。

【図5A】第５の実施形態に係る強誘電体メモリの製造方法を示す断面図（その１）である。

【図5B】第５の実施形態に係る強誘電体メモリの製造方法を示す断面図（その２）である。

【図5C】第５の実施形態に係る強誘電体メモリの製造方法を示す断面図（その３）である。

【図5D】第５の実施形態に係る強誘電体メモリの製造方法を示す断面図（その４）である。

【図5E】第５の実施形態に係る強誘電体メモリの製造方法を示す断面図（その５）である。

【図5F】第５の実施形態に係る強誘電体メモリの製造方法を示す断面図（その６）である。

【図5G】第５の実施形態に係る強誘電体メモリの製造方法を示す断面図（その７）である。

【発明を実施するための形態】

【0010】

本発明者は、強誘電体膜の薄膜化によっても強誘電体キャパシタの動作電圧を下げることができない原因を究明すべく鋭意検討を行った。この結果、強誘電体膜に、成膜時に下部電極との間で原子の相互拡散が生じた部分が存在することが明らかになった。以下、下部電極との間で相互拡散が生じた部分をデッドレイヤということがある。強誘電体膜が比較的厚い場合は、デッドレイヤが存在しても相互拡散が生じていない部分の割合が高いため、相互拡散の影響は小さい。一方、強誘電体膜を薄膜化すると、デッドレイヤの割合が高くなり、場合によっては、強誘電体膜の全体がデッドレイヤとなることもある。そこで、本発明者はデッドレイヤの発生を抑制すべく更に鋭意検討を行った。この結果、ハフニウム酸化物等の誘電体膜を強誘電体膜の形成前に下部電極上に形成しておくことで、デッドレイヤの発生を抑制し、抗電界の上昇を抑制し、動作電圧を低減できることが明らかになった。

【0011】

以下、本開示の実施形態について添付の図面を参照しながら具体的に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複した説明を省くことがある。

【0012】

（第１の実施形態）
先ず、第１の実施形態について説明する。第１の実施形態は、半導体装置の一例としての、プレーナ構造の強誘電体キャパシタを備えた強誘電体メモリに関する。図１Ａ～図１Ｋは、第１の実施形態に係る強誘電体メモリの製造方法を示す断面図である。ここでは、便宜上、強誘電体メモリの構造については、その製造方法と共に説明する。

【0013】

第１の実施形態では、先ず、図１Ａに示すように、ｎ型又はｐ型のシリコン基板１の表面に、トランジスタの活性領域を画定するＳＴＩ（Shallow Trench Isolation）用の溝を形成し、その中に酸化シリコン等の絶縁膜を埋め込むことにより、素子分離絶縁膜２を形成する。なお、ＬＯＣＯＳ（Local Oxidation of Silicon）法により素子分離絶縁膜を形成してもよい。

【0014】

次いで、活性領域にｐ型不純物を導入することにより、ｐウェル３を形成する。次に、活性領域の表面を熱酸化することにより、ゲート絶縁膜４を形成する。続いて、シリコン基板１の上側全面に、非晶質又は多結晶のシリコン膜を形成し、これをフォトリソグラフィ技術によりパターニングすることにより、ゲート電極５を形成する。このとき、ｐウェル３上に、２つのゲート電極５を互いに平行に配置する。これらのゲート電極５は、メモリのワード線の一部として機能する。

【0015】

次いで、ゲート電極５をマスクとして用いて、ｎ型不純物の導入（イオン注入）を行うことにより、エクステンション層６をゲート電極５の両脇に形成する。その後、シリコン基板１の上側全面に絶縁膜を形成し、これをエッチバックすることにより、ゲート電極５の横に絶縁性のサイドウォール８を形成する。絶縁膜としては、例えばシリコン酸化膜をＣＶＤ法により形成する。

【0016】

続いて、サイドウォール８及びゲート電極５をマスクとして用いて、ｎ型不純物の導入（イオン注入）を行うことにより、不純物領域７をゲート電極５の両脇に形成する。２組のエクステンション層６及び不純物領域７から、ＭＯＳトランジスタのソース及びドレインが構成される。

【0017】

次に、シリコン基板１の上側全面に、スパッタ法によりコバルト、コバルト、タングステン又はニッケル等の高融点金属層を形成し、この高融点金属層を加熱してシリコンと反応させる。この結果、ゲート電極５上に高融点金属のシリサイド層９が形成され、不純物領域７上に高融点金属のシリサイド層１０が形成される。そして、素子分離絶縁膜２上等にある未反応の高融点金属層をウェットエッチングにより除去する。

【0018】

次に、例えば、プラズマＣＶＤ法によりシリコン酸窒化膜１１をシリコン基板１の上側全面に形成する。次いで、シリコン酸窒化膜１１上に、例えば、原料ガスとしてＴＥＯＳガスを用いたプラズマＣＶＤ法によりシリコン酸化膜１２を形成する。その後、シリコン酸化膜１２の上面をＣＭＰ（Chemical Mechanical Polishing）法により研磨して平坦化する。

【0019】

次に、フォトリソグラフィ技術によりシリコン酸化膜１２及びシリコン酸窒化膜１１をパターニングすることにより、シリサイド層１０を露出するコンタクトホールを形成する。次いで、コンタクトホールの底部及び側部にＴｉ膜及びＴｉＮ膜を順次形成することにより、グルー膜（密着膜）１３を形成する。その後、コンタクトホール内及びシリコン酸化膜１２上にタングステン膜（Ｗ膜）１４を形成する。続いて、ＣＭＰを行うことにより、コンタクトホール内のみにグルー膜１３及びＷ膜１４を残す。これらからコンタクトプラグが構成される。

【0020】

次に、例えば、プラズマＣＶＤ法によりシリコン酸窒化膜１５を酸化防止膜としてシリコン酸化膜１２及びコンタクトプラグ上に形成する。更に、シリコン酸窒化膜１５上に、例えば、原料ガスとしてＴＥＯＳガスを用いたたプラズマＣＶＤ法により、厚さが約３００ｎｍのシリコン酸化膜１６を形成する。なお、酸化防止膜として、シリコン酸窒化膜１５の代わりに、シリコン窒化膜又はアルミニウム酸化膜を形成してもよい。その後、シリコン酸化膜１６上に、下部電極密着層としてアルミニウム酸化膜１９を形成する。

【0021】

続いて、図１Ｂに示すように、アルミニウム酸化膜１９上に導電膜１１１を形成する。導電膜１１１としては、例えば、スパッタ法により、厚さが５０ｎｍ～１５０ｎｍ程度のＰｔ膜を形成する。次いで、導電膜の結晶性をより向上させるために、不活性ガス雰囲気中で急速熱処理（Rapid Thermal Anneal：ＲＴＡ）を行う。

【0022】

その後、導電膜１１１上にＨｆ_ｙＢ_１－ｙＯ_ｘ膜（０＜ｙ≦１、０＜ｘ、ＢはＺｒ、Ｌａ、Ｓｉ、Ｐｂ、Ｂｉ、Ｙ、Ｓｃ、Ａｌ、Ｇｄ、Ｓｎ、Ｒｕ若しくはＮｂ又はこれらの任意の組み合わせ）１２１を形成する。Ｈｆ_ｙＢ_１－ｙＯ_ｘ膜１２１を形成する方法としては、スパッタリング法等の物理的気相堆積（Physical Vapor Deposition：ＰＶＤ）法、原子層堆積（Atomic Layer Deposition：ＡＬＤ）法、有機分子化学的気相成長（Metal Organic Chemical Vapor Deposition：ＭＯＣＶＤ）法、化学的気相成長（Chemical Vapor Deposition：ＣＶＤ）法、分子線エピタキシー（Molecular Beam Epitaxy：ＭＢＥ）法、パルスレーザー堆積（Pulse Laser Deposition：ＰＬＤ）法、ゾルゲル法等の液相堆積法が挙げられる。

【0023】

ＰＶＤ法で形成する場合、例えば、Ｈｆ_ｙＢ_１－ｙＯ_ｘのターゲットを用いて、ＲＦスパッタで形成する。Ｈｆ_ｙＢ_１－ｙＯ_ｘ膜１２１は、製造の容易性及びコストの観点から非晶質であることが好ましいが、結晶化していてもよい。Ｈｆ_ｙＢ_１－ｙＯ_ｘ膜１２１の厚さは、例えば０．１ｎｍ～１０ｎｍとし、０．１ｎｍ～５ｎｍとすることが好ましく、１ｎｍ～３ｎｍとすることがより好ましい。Ｈｆ_ｙＢ_１－ｙＯ_ｘ膜１２１は、その組成にも依存するが、ある厚さ以下では強誘電体特性を示し、その厚さ超では強誘電体特性を示さなくなる。

【0024】

ＡＬＤ法で形成する場合の原料（プリカーサ）は特に限定されない。プリカーサとして、例えば、テトラキスジエチルアミノハフニウム（ＴＤＥＡＨ）、テトラキスエチルメチルアミノハフニウム（ＴＥＭＡＨ）等のアミド系有機ハフニウム化合物、ハフニウムテトラターシャリブトキサイド（ＨＴＢ）等のアルコキシド系有機ハフニウム化合物等が挙げられる。酸化剤としては、Ｏ_３ガス、Ｏ_２ガス、Ｈ_２Ｏガス、ＮＯ_２ガス、ＮＯガス、Ｎ_２Ｏガス等を用いることができる。酸化剤をプラズマ化して反応性を高めてもよい。

【0025】

ＡＬＤ法で形成する場合、Ｈｆ原料を薄く吸着させるシーケンスと酸化剤を供給するシーケンスとを交互に繰り返してＨｆ_ｙＢ_１－ｙＯ_ｘ膜１２１を形成することができる。また、ＣＶＤ法により形成する場合、シリコン基板１を加熱しながらＨｆ原料と酸化剤とを同時に供給してもよい。例えば、ＡＬＤ法により形成する場合の成膜温度は１５０℃～３５０℃とし、ＣＶＤ法により形成する場合の成膜温度は３５０℃～６００℃とする。

【0026】

非晶質のＨｆ_ｙＢ_１－ｙＯ_ｘ膜１２１を形成する場合、成膜温度は３００℃以下とすることが好ましく、０℃～１００℃とすることがより好ましい。気相法における雰囲気は特に限定されず、例えば、酸素含有雰囲気でもよく、窒素ガス又は希ガス等の不活性雰囲気でもよく、還元雰囲気であってもよい。気相法における成膜圧力は特に限定されず、例えば、真空でもよく、常圧でもよく、加圧されていてもよい。

【0027】

続いて、ＲＴＡ等の熱処理によりＨｆ_ｙＢ_１－ｙＯ_ｘ膜１２１を結晶化させる。熱処理の条件は特に限定されない。加熱温度は、例えば５００℃～１２００℃とし、好ましくは６００℃～１１００℃とし、より好ましくは７５０℃～１０５０℃とする。加熱温度を５００℃未満としてもよい。加熱時間は、例えば１０秒～１２００秒とし、好ましくは１０秒～１２０秒とし、より好ましくは１０～３０秒とする。例えば、結晶化されたＨｆ_ｙＢ_１－ｙＯ_ｘ膜１２１の結晶構造は斜方晶相となる。熱処理後の冷却は、炉内自然冷却でもよく、強制冷却でもよく、強制徐冷でもよい。

【0028】

次いで、Ｈｆ_ｙＢ_１－ｙＯ_ｘ膜１２１上に非晶質の強誘電体膜１２２を形成する。強誘電体膜１２２は、例えばスパッタリング法により形成することができる。強誘電体膜１２２としては、例えば、チタン酸ジルコン酸鉛（ＰｂＺｒ_ｘＴｉ_１－ｘＯ_３（ＰＺＴ））系の膜（０≦ｘ≦１）、ビスマス層状化合物（（Ｂｉ_１－ｘＲ_ｘ）Ｔｉ_３Ｏ_１２膜）系の膜（Ｒは希土類元素、０＜ｘ＜１）、ＳｒＢｉ_２Ｔａ_２Ｏ_９（ＳＢＴ）膜又はＳｒＢｉ_４Ｔｉ_４Ｏ_１５膜を形成する。強誘電体膜１２２として、上記の材料に、Ｌａ、Ｓｉ、Ｓｒ、Ｃａ、Ｂａ、Ｎａ、Ｋ、Ｎｂ、Ｔａ、Ｗ、Ｍｎ、Ｆｅ、Ｃｏ、Ｉｒ、Ｒｕ、Ｂｉ、Ｃｒ若しくは希土類元素又はこれらの任意の組み合わせが添加された膜を形成してもよい。例えば、Ｃａ、Ｓｒ及びＬａが添加されたＰＺＴ膜は、ＣＳＰＬＺＴ膜と称されることがある。強誘電体膜１２２としてＣＳＰＬＺＴ膜をスパッタリング法により形成する際には、ＣＳＰＬＺＴのターゲットを用いることができる。

【0029】

強誘電体膜１２２の厚さは特に限定されず、例えば１０ｎｍ～８０ｎｍとし、好ましくは１０ｎｍ～５０ｎｍとする。強誘電体膜１２２が厚すぎる場合、強誘電体キャパシタに良好な電気的特性が得られず、低電圧動作が困難なことがある。一方、強誘電体膜１２２が薄すぎる場合、十分な自発分極量が得られないことがある。

【0030】

強誘電体膜１２２の成膜温度は特に限定されず、例えば３０℃～１００℃とする。成膜温度が低すぎる場合、膜厚が不均一になったり、結晶性が不均一になったりすることがある。成膜温度が高すぎる場合、ＰＺＴ膜では、（１０１）配向及び（１００）配向が多くなり、（１１１）配向が少なくなり、良好な電気的特性の強誘電体キャパシタを得ることが困難になることがある。

【0031】

強誘電体膜１２２を、ＭＯＣＶＤ法、ゾルゲル法、有機金属分解（Metal-Organic Decomposition：ＭＯＤ）法、化学溶液堆積（Chemical Solution Deposition、ＣＳＤ）法、ＣＶＤ法又はエピタキシャル成長法等により形成してもよい。

【0032】

次いで、ＲＴＡ等の熱処理により、酸素を含む雰囲気中にて、強誘電体膜１２２を結晶化する。より具体的には、不活性ガスと酸素ガスとを含む混合ガスの雰囲気中にて、強誘電体膜１２２を熱処理する。不活性ガスとしては、例えばアルゴンガスを用いる。例えば、加熱温度は５５０℃～７５０℃とし、加熱時間は６０秒～１２０秒とする。また、例えば、熱処理中のアルゴンガスの流量は１５００ｓｃｃｍ以上とし、酸素ガス流量は５ｓｃｃｍ～７０ｓｃｃｍとする。

【0033】

ＰＺＴの結晶構造は、ＺｒとＴｉとの比率に依存し、正方晶相、菱面体晶相、斜方晶相となる。この熱処理により、膜ストレスなどの影響でＨｆ_ｙＢ_１－ｙＯ_ｘ膜１２１が斜方晶相から正方晶相へ相転移し、Ｈｆ_ｙＢ_１－ｙＯ_ｘ膜１２１及び強誘電体膜１２２の結晶構造がともに柱状ペロブスカイトとなる。また、この熱処理の際には、Ｈｆ_ｙＢ_１－ｙＯ_ｘ膜１２１から酸素が放出される。Ｈｆ_ｙＢ_１－ｙＯ_ｘ膜１２１から放出された酸素は、強誘電体膜１２２における酸素欠損を補償することができる。このため、結晶性の良好な強誘電体膜１２２が得られる。

【0034】

なお、強誘電体膜１２２をＭＯＣＶＤ法により形成した場合、強誘電体膜１２２は、成膜した段階で結晶化されているため、強誘電体膜１２２を結晶化するためのＲＴＡは不要である。但し、強誘電体膜１２２をＭＯＣＶＤ法により形成した場合には、強誘電体膜１２２の表面に炭素や有機物が存在する場合がある。従って、このような炭素や有機物等を強誘電体膜１２２の表面から十分に除去ための熱処理を行うことが好ましい。この場合、例えば、加熱温度は５５０℃～７５０℃とし、雰囲気は、酸素とアルゴンガスとの混合ガスの雰囲気とする。

【0035】

次いで、強誘電体膜１２２上にＨｆ_ｙＢ_１－ｙＯ_ｘ膜（０＜ｙ≦１、０＜ｘ、ＢはＺｒ、Ｌａ、Ｓｉ、Ｐｂ、Ｂｉ、Ｙ、Ｓｃ、Ａｌ、Ｇｄ、Ｓｎ、Ｒｕ若しくはＮｂ又はこれらの任意の組み合わせ）１２３を形成する。Ｈｆ_ｙＢ_１－ｙＯ_ｘ膜１２３はＨｆ_ｙＢ_１－ｙＯ_ｘ膜１２１と同様の方法により形成することができる。Ｈｆ_ｙＢ_１－ｙＯ_ｘ膜１２３の厚さは、例えば５ｎｍ以下とする。Ｈｆ_ｙＢ_１－ｙＯ_ｘ膜１２３が厚すぎる場合、Ｈｆ_ｙＢ_１－ｙＯ_ｘ膜１２３が強誘電体特性を示さず、十分な強誘電体特性を得にくいことがある。なお、Ｈｆ_ｙＢ_１－ｙＯ_ｘ膜１２３を形成しなくてもよい。

【0036】

その後、Ｈｆ_ｙＢ_１－ｙＯ_ｘ膜１２３上に、組成がＡＢＯ_ｘで表される非晶質の導電性酸化膜１３１（ＡとＢは金属元素、ｘ＞０）を形成する。導電性酸化膜１３１は、例えばスパッタリング法により形成することができる。導電性酸化膜１３１としては、例えば、ＳｒＲｕＯ_３膜（ＳＲＯ膜）を形成する。例えば、成膜装置としては反応性スパッタリング装置を用い、ＳｒＲｕＯ_３のセラミックターゲットを用いる。また、高密度のＳｒＲｕＯ_３膜を形成するために、２質量％程度のＢｉ_２Ｏ_３を添加したＳｒＲｕＯ_３のターゲットを用いてもよい。

【0037】

導電性酸化膜１３１の成膜温度は、例えば０℃～３５０℃とし、より好ましくは５０℃～３００℃とする。成膜温度が高すぎる場合、導電性酸化膜１３１の成膜時にＨｆ_ｙＢ_１－ｙＯ_ｘ膜１２３が結晶化し、Ｈｆ_ｙＢ_１－ｙＯ_ｘ膜１２３と導電性酸化膜１３１との界面を適切に制御できないことがある。

【0038】

導電性酸化膜１３１をスパッタリング法により形成する場合、例えば、スパッタパワーを０．２ｋＷ～０．５ｋＷとし、圧力を０．１Ｐａ～１Ｐａとし、アルゴンガス雰囲気中でＤＣマグネトロンスパッタを行う。成膜ガスが酸素を含有している場合、導電性酸化膜１３１の膜質が不安定となることがあるため、アルゴン単一ガスの雰囲気中で形成することが好ましい。

【0039】

導電性酸化膜１３１の厚さは、例えば０．５ｎｍ～５．０ｎｍとする。導電性酸化膜１３１が薄すぎる場合、膜厚が不均一になりやすい。導電性酸化膜１３１が厚すぎる場合、導電性酸化膜１３１を構成する原子が強誘電体膜１２２へ拡散し、強誘電体膜１２２の強誘電体特性が弱くなることがある。

【0040】

導電性酸化膜１３１として、ＣａＲｕＯ_３膜、ＢａＲｕＯ_３膜、Ｌａ_４Ｒｕ_２Ｏ_１０膜、ＬａＳｒＣｏＲｕＯ_３膜、ＬａＳｒＲｕＯ_３膜、ＬａＳｒＭｎＲｕＯ_３膜等を形成してもよい。

【0041】

その後、導電性酸化膜１３１上に、成膜した時点で結晶化されている導電膜１３２を形成する。導電膜１３２は、例えばスパッタリング法により形成することができる。導電膜１３２としては、例えばイリジウム酸化膜（ＩｒＯ_ｘ膜）を形成する。例えば、成膜装置としては反応性スパッタリング装置を用い、イリジウムのターゲットを用いる。

【0042】

導電膜１３２の成膜温度は、例えば１５０℃～３５０℃とする。成膜温度が低すぎる場合、導電膜１３２の一部又は全部が非晶質となり、その後の熱処理によって導電膜１３２が再結晶化し、結晶粒径が不均一になりやすくなる。導電膜１３２の結晶粒径が不均一になると、導電膜１３２を構成する原子が強誘電体膜１２２に拡散し、強誘電体膜１２２の強誘電体特性が低下することがある。成膜温度が高すぎる場合、導電膜１３２が異常成長して、導電性酸化膜１３１とＨｆ_ｙＢ_１－ｙＯ_ｘ膜１２３との界面に欠陥が生じやすくなる。そして、欠陥に付随して、良好な電気的特性の強誘電体キャパシタを得ることが困難になることがある。

【0043】

導電膜１３２は例えばスパッタリング法により形成する。

【0044】

導電膜１３２の厚さは、例えば１０ｎｍ～７０ｎｍとし、好ましくは２０ｎｍ～５０ｎｍとする。導電膜１３２が厚すぎる場合、後の熱処理において、導電膜１３２を介して導電性酸化膜１３１及び強誘電体膜１２２に酸素が到達しにくくなる。

【0045】

なお、導電性酸化膜１３１の形成を省略してもよい。例えば、強誘電体膜１２２としてＩｒ及びＲｕを含むＰＺＴ膜を形成した場合は、導電性酸化膜１３１を形成せずに導電膜１３２をＨｆ_ｙＢ_１－ｙＯ_ｘ膜１２３上に形成してもよい。

【0046】

次いで、酸素を含む雰囲気中でＲＴＡ等の熱処理を行うことにより、Ｈｆ_ｙＢ_１－ｙＯ_ｘ膜１２１、強誘電体膜１２２及びＨｆ_ｙＢ_１－ｙＯ_ｘ膜１２３を結晶化させる。また、熱処理の際に、Ｈｆ_ｙＢ_１－ｙＯ_ｘ膜１２３と導電性酸化膜１３１との界面が平坦化され、Ｈｆ_ｙＢ_１－ｙＯ_ｘ膜１２３と導電性酸化膜１３１との間での相互拡散が抑制される。更に、Ｈｆ_ｙＢ_１－ｙＯ_ｘ膜１２３と導電性酸化膜１３１との間の密着性も向上する。

【0047】

この熱処理では、例えば基板温度を７００℃～７５０℃とする。基板温度が低すぎる場合、Ｈｆ_ｙＢ_１－ｙＯ_ｘ膜１２３と導電性酸化膜１３１との界面の状態及びこれらの間での原子の相互拡散が不均一となり、強誘電体キャパシタのリーク電流のばらつきが大きくなったり、強誘電体キャパシタの反転電荷量のばらつきが大きくなったりする。

【0048】

熱処理時間は、例えば１００秒～２００秒とする。チャンバ内の雰囲気は、例えば不活性ガスと酸素ガスとの混合ガスの雰囲気とする。

【0049】

次いで、導電膜１３２上に導電膜１３３を形成する。導電膜１３３は、例えばスパッタリング法により形成することができる。導電膜１３３としては、例えばイリジウム酸化膜（ＩｒＯ_ｙ膜（０＜ｙ≦２））を形成する。このＩｒＯ_ｙ膜における酸素の組成比ｙは、導電性酸化膜１３１として形成するＩｒＯ_ｘ膜における酸素の組成比ｘより大きいことが好ましい。これは、酸素の組成比を大きくすることで、水素の拡散を防止する機能が大きくなるためである。従って、導電膜１３３は水素バリア膜として機能し、後工程において強誘電体膜１２２の水素による還元を抑制することができる。ＩｒＯ_ｙ膜の組成は、化学量論的組成であるＩｒＯ_２とすることが特に好ましい。化学量論的組成のＩｒＯ_２は、水素に対して触媒作用を奏することがなく、強誘電体膜１２２の水素による還元をより確実に抑制することができる。

【0050】

導電膜１３３は例えばスパッタリング法により形成する。

【0051】

導電膜１３３の厚さは、例えば５０ｎｍ～２００ｎｍとする。導電膜１３３が薄すぎる場合、後のエッチング等の際に強誘電体膜１２２にダメージが及ぶおそれがある。

【0052】

その後、シリコン基板１の裏面の洗浄を行う。この洗浄では、シリコン基板１の裏面に付着したＨｆ_ｙＢ_１－ｙＯ_ｘ膜１２１、強誘電体膜１２２及びＨｆ_ｙＢ_１－ｙＯ_ｘ膜１２３を除去する。

【0053】

続いて、図１Ｃに示すように、導電膜１３３上に保護膜１４１を形成する。保護膜１４１は、例えばスパッタリングにより形成することができる。保護膜１４１としては、例えばＴｉＮ膜を形成する。保護膜１４１として、例えば、ＴａＮ膜、ＴｉＯＮ膜、ＴｉＯ_ｘ膜、ＴａＯ_ｘ膜、ＴａＯＮ膜、ＴｉＡｌＯ_ｘ膜、ＴａＡｌＯ_ｘ膜、ＴｉＡｌＯＮ膜、ＴａＡｌＯＮ膜、ＴｉＳｉＯＮ膜、ＴａＳｉＯＮ膜、ＴｉＳｉＯ_ｘ膜、ＴａＳｉＯ_ｘ膜、ＡｌＯ_ｘ膜又はＺｒＯ_ｘ膜等を形成してもよい。

【0054】

次いで、図１Ｄに示すように、フォトレジストのマスクを用いて、保護膜１４１、導電膜１３３、導電膜１３２及び導電性酸化膜１３１を上部電極の形状にエッチングする。エッチングされた導電膜１３３、導電膜１３２及び導電性酸化膜１３１が上部電極１３０に含まれる。このエッチングでは、保護膜１４１が、導電膜１３３及び導電膜１３２に対するハードマスクとして機能し得る。導電膜１３３にハードマスクの機能を有する材料を用いる場合、保護膜１４１を形成しなくてもよい。

【0055】

その後、図１Ｅに示すように、フォトレジストのマスク及び保護膜１４１を除去する。続いて、酸素を含む雰囲気中で熱処理を行う。この熱処理により、強誘電体膜１２２に加わったダメージを回復させる。熱処理温度は、例えば６００℃～７００℃とし、熱処理時間は、例えば３０分～６０分とする。

【0056】

次いで、図１Ｆに示すように、フォトレジストのマスクを用いて、Ｈｆ_ｙＢ_１－ｙＯ_ｘ膜１２３、強誘電体膜１２２及びＨｆ_ｙＢ_１－ｙＯ_ｘ膜１２１を容量絶縁膜の形状にエッチングする。エッチングされたＨｆ_ｙＢ_１－ｙＯ_ｘ膜１２３、強誘電体膜１２２及びＨｆ_ｙＢ_１－ｙＯ_ｘ膜１２１が容量絶縁膜１２０に含まれる。

【0057】

その後、フォトレジストのマスクを除去する。続いて、酸素雰囲気中にて熱処理を行う。熱処理温度は、例えば３００℃～６５０℃とし、熱処理時間は、例えば３０分～１２０分とする。

【0058】

続いて、図１Ｇに示すように、上部電極１３０及び容量絶縁膜１２０を上方及び側方から覆う保護膜３５を導電膜１１１上に形成する。保護膜３５は、例えばスパッタリング法又はＣＶＤ法により形成することができる。保護膜３５としては、例えばアルミニウム酸化膜を形成する。保護膜３５の厚さは、例えば２０ｎｍ～５０ｎｍとする。次いで、酸素雰囲気中にて熱処理を行う。熱処理温度は、例えば４００℃～６００℃とし、熱処理時間は、例えば３０分～１２０分とする。

【0059】

その後、図１Ｈに示すように、フォトレジストのマスクを用いて、保護膜３５及び導電膜１１１を下部電極の形状にエッチングする。エッチングされた導電膜１１１が下部電極１１０に含まれる。上部電極１３０、容量絶縁膜１２０及び下部電極１１０を含む強誘電体キャパシタが得られる。

【0060】

続いて、フォトレジストのマスクを除去する。次いで、酸素雰囲気中にて熱処理を行う。熱処理温度は、例えば３００℃～４００℃とし、熱処理時間は、例えば３０分～１２０分とする。

【0061】

その後、図１Ｉに示すように、上部電極１３０、容量絶縁膜１２０及び下部電極１１０を上方及び側方から覆う保護膜３６を保護膜３５上に形成する。保護膜３６は、例えばスパッタリング法又はＣＶＤ法により形成することができる。保護膜３６としては、例えばアルミニウム酸化膜を形成する。保護膜３６の厚さは、例えば１０ｎｍ～３０ｎｍとする。続いて、酸素雰囲気中にて熱処理を行う。熱処理温度は、例えば５００℃～７００℃とし、熱処理時間は、例えば３０分～１２０分とする。

【0062】

次いで、図１Ｊに示すように、保護膜３６上に層間絶縁膜３７を形成する。層間絶縁膜３７としては、例えば、原料ガスとしてＴＥＯＳガスを用いたプラズマＣＶＤ法によりシリコン酸化膜を形成する。その後、ＣＭＰ法により層間絶縁膜３７の平坦化を行う。続いて、フォトリソグラフィ技術により、層間絶縁膜３７及び保護膜３６をエッチングすることにより、下部電極１１０に達するコンタクトホール３７Ｂと、上部電極１３０に達するコンタクトホール３７Ｔとを形成する。

【0063】

次いで、酸素雰囲気中にて熱処理を行う。熱処理温度は、例えば４００℃～６００℃とし、熱処理時間は、例えば３０分～１２０分とする。この熱処理により、容量絶縁膜１２０に酸素が供給され、強誘電体キャパシタの電気的特性を向上する。この熱処理をオゾン雰囲気中で行ってもよい。オゾン雰囲気中での熱処理によっても、容量絶縁膜１２０に酸素を供給することができる。

【0064】

その後、図１Ｋに示すように、フォトリソグラフィ技術により、層間絶縁膜３７、保護膜３６、保護膜３５、アルミニウム酸化膜１９、シリコン酸化膜１６、シリコン酸窒化膜１５をエッチングすることにより、Ｗ膜１４に達するコンタクトホール３７Ｓを形成する。続いて、不活性ガス雰囲気中又は真空中にて熱処理を行う。この熱処理により、層間絶縁膜３７等からガスを放出させることができる。

【0065】

次いで、高周波エッチングにより、コンタクトホール３７Ｓ、３７Ｂ及び３７Ｔの内壁面の表面処理を行う。その後、コンタクトホール３７Ｓ、３７Ｂ及び３７Ｔの底部及び側部にＴｉＮ膜を形成することにより、グルー膜（密着膜）４７を形成する。その後、コンタクトホール３７Ｓ、３７Ｂ及び３７Ｔ内及び層間絶縁膜３７上にタングステン膜（Ｗ膜）４８を形成する。続いて、ＣＭＰを行うことにより、コンタクトホール３７Ｓ、３７Ｂ及び３７Ｔ内のみにグルー膜４７及びＷ膜４８を残す。グルー膜４７及びＷ膜４８からコンタクトプラグが形成される。

【0066】

次いで、例えばＡｒガスを用いたプラズマ洗浄を行う。プラズマ洗浄により、Ｗ膜４８の表面に存在する自然酸化膜等を除去することができる。

【0067】

その後、層間絶縁膜３７及びコンタクトプラグ上に、ＴｉＮ膜４３、ＡｌＣｕ合金膜４４、ＴｉＮ膜４５及びＴｉ膜４６からなる配線を形成する。配線の形成に当たっては、例えばスパッタリング法により、ＴｉＮ膜、ＡｌＣｕ合金膜、Ｔｉ膜及びＴｉＮ膜を順次形成し、フォトリソグラフィ技術によりこれらをパターニングする。

【0068】

その後、更に、層間絶縁膜の形成、コンタクトプラグの形成及び下から第２層目以降の配線の形成等を行う。そして、例えばＴＥＯＳ酸化膜及びＳｉＮ膜からなるカバー膜を形成して強誘電体キャパシタを有する強誘電体メモリを完成させる。

【0069】

このようにして製造される半導体装置（強誘電体メモリ）においては、容量絶縁膜１２０の下部電極１１０と接する部分にＨｆ_ｙＢ_１－ｙＯ_ｘ膜１２１が形成され、その上にＰＺＴ膜等の強誘電体膜１２２が形成されている。Ｈｆ_ｙＢ_１－ｙＯ_ｘ膜１２１と下部電極１１０との間では相互拡散を生じにくいため、デッドレイヤの発生を抑制することができる。このため、強誘電体膜１２２を薄くしても優れたスイッチング電荷量等の強誘電体特性を確保することができ、動作電圧を低減することができる。また、Ｈｆ_ｙＢ_１－ｙＯ_ｘ膜１２１の厚さによってはＨｆ_ｙＢ_１－ｙＯ_ｘ膜１２１を強誘電体膜として機能させることができる。

【0070】

なお、導電膜１１１はＰｔ膜に限定されない。導電膜１１１としては、自己配向性を有する貴金属膜又は貴金属酸化膜を用いることが好ましい。例えば、Ｐｔ膜、Ｉｒ膜、Ｒｕ膜、ルテニウム酸化膜（ＲｕＯ_２膜）又はＳｒＲｕＯ_３膜等を用いることができる。また、これらの積層膜を用いてもよい。また、導電膜１１１として、ＴｉＮ膜、ＴｉＡｌＮ膜、ＴｉＯＮ膜又はＴｉＡｌＯＮ膜を用いてもよい。ＴｉＮ膜は、例えば、スパッタ法又はＣＶＤ法で形成してもよく、Ｔｉ膜をＲＴＡ法等によって窒化させることで形成してもよい。

【0071】

Ｈｆ_ｙＢ_１－ｙＯ_ｘ膜１２１に代えて、ＨｆＯ_２膜とその上のＨｆ_ｙＢ_１－ｙＯ_ｘ膜との積層膜を用いてもよい。

【0072】

導電膜１３２、導電膜１３３として、例えば、Ｉｒ膜、Ｒｕ膜、ＲｕＯ_２膜又はＳｒＲｕＯ_３膜等を用いることができる。また、これらの積層膜を用いてもよい。また、導電膜１３２、導電膜１３３として、ＴｉＮ膜、ＴｉＡｌＮ膜、ＴｉＯＮ膜又はＴｉＡｌＯＮ膜を用いてもよい。ＴｉＮ膜は、例えば、スパッタ法又はＣＶＤ法で形成してもよく、Ｔｉ膜をＲＴＡ法等によって窒化させることで形成してもよい。

【0073】

（第２の実施形態）
次に、第２の実施形態について説明する。第２の実施形態は、半導体装置の一例としての、スタック構造の強誘電体キャパシタを備えた強誘電体メモリに関する。図２Ａ～図２Ｈは、第２の実施形態に係る強誘電体メモリの製造方法を示す断面図である。ここでは、便宜上、強誘電体メモリの構造については、その製造方法と共に説明する。

【0074】

第２の実施形態では、先ず、図２Ａに示すように、第１の実施形態と同様にして、グルー膜１３及びＷ膜１４からなるコンタクトプラグの形成までの処理を行う。但し、グルー膜１３及びＷ膜１４からなるコンタクトプラグは、２つのＭＯＳトランジスタに共有されているシリサイド層１０上には形成しない。次いで、シリコン酸化膜１２の表面に対してＮＨ_３プラズマ処理を行うことにより、シリコン酸化膜１２の表面の酸素原子にＮＨ基を結合させる。

【0075】

次いで、シリコン酸化膜１２及びコンタクトプラグ上にＴｉ膜を形成する。本実施形態では、Ｔｉ膜の形成前に、シリコン酸化膜１２の表面にＮＨ_３プラズマ処理を行っているので、その上に堆積したＴｉ原子は酸素原子に捕獲されることなく、シリコン酸化膜１２の表面を自在に移動することができる。この結果、Ｔｉ膜は自己組織化され、その表面が（００２）面に強く配向したものとなる。その後、窒素雰囲気中でＲＴＡ等の熱処理を行うことにより、図２Ｂに示すように、Ｔｉ膜を、その表面が（１１１）面に強く配向したＴｉＮ膜２１とする。

【0076】

続いて、ＴｉＮ膜２１上に、例えば反応性スパッタ法によりＴｉＡｌＮ膜２２を酸素拡散バリア膜として形成する。

【0077】

次いで、ＴｉＡｌＮ膜２２上に、例えばスパッタ法によりＩｒ膜２３を形成する。その後、Ａｒ等の不活性ガスの雰囲気中で６５０℃～７５０℃のＲＴＡを行うことにより、Ｉｒ膜２３の結晶性を向上させる。また、このＲＴＡにより、ＴｉＮ膜２１、ＴｉＡｌＮ膜２２及びＩｒ膜２３間の密着性が向上する。

【0078】

その後、第１の実施形態と同様にして、Ｉｒ膜２３上にＨｆ_ｙＢ_１－ｙＯ_ｘ膜１２１、強誘電体膜１２２、Ｈｆ_ｙＢ_１－ｙＯ_ｘ膜１２３、導電性酸化膜１３１、導電膜１３２及び導電膜１３３を形成する。

【0079】

本実施形態では、強誘電体膜１２２は、例えばＭＯＣＶＤ法により形成することが好ましい。

【0080】

その後、シリコン基板１の裏面の洗浄を行う。この洗浄では、シリコン基板１の裏面に付着したＨｆ_ｙＢ_１－ｙＯ_ｘ膜１２１、強誘電体膜１２２及びＨｆ_ｙＢ_１－ｙＯ_ｘ膜１２３を除去する。

【0081】

続いて、図２Ｃに示すように、導電膜１３３上にＴｉＮ膜３１及びシリコン酸化膜３２を順次形成する。ＴｉＮ膜３１は、例えばスパッタリング法により形成することができる。シリコン酸化膜３２は、例えばＴＥＯＳガスを用いたＣＶＤ法により形成することができる。ＴｉＮ膜３１に代えて、ＴｉＡｌＮ膜を形成してもよい。

【0082】

次いで、図２Ｄに示すように、シリコン酸化膜３２を島状にパターニングする。その後、シリコン酸化膜３２をマスクとして用いて、ＴｉＮ膜３１をエッチングする。この結果、島状のＴｉＮ膜３１及びシリコン酸化膜３２からなるハードマスクが形成される。

【0083】

続いて、図２Ｅに示すように、ＴｉＮ膜３１及びシリコン酸化膜３２をマスクとして、導電膜１３３、導電膜１３２、導電性酸化膜１３１、Ｈｆ_ｙＢ_１－ｙＯ_ｘ膜１２３、強誘電体膜１２２、Ｈｆ_ｙＢ_１－ｙＯ_ｘ膜１２１、Ｉｒ膜２３、ＴｉＡｌＮ膜２２及びＴｉＮ膜２１をエッチングする。このとき、例えばＨＢｒ、Ｏ_２、Ａｒ、及びＣ_４Ｆ_８の混合ガスをエッチングガスとするプラズマエッチングを行う。この結果、上部電極１３０、容量絶縁膜１２０及び下部電極２０が形成される。その後、ＴｉＮ膜３１及びシリコン酸化膜３２を除去する。

【0084】

次いで、図２Ｆに示すように、強誘電体キャパシタを覆う保護膜３５をシリコン酸化膜１２上に形成する。保護膜３５としては、例えばスパッタリング法によりアルミニウム酸化膜を形成する。保護膜３５をＭＯＣＶＤ法により形成してもよい。その後、強誘電体膜１２２のダメージを回復させるために、酸素含有雰囲気中で回復アニールを行う。この回復アニールの条件は特に限定されないが、例えば基板温度を５５０℃～７００℃とする。続いて、保護膜３５上に新たな保護膜３６を形成する。保護膜３６としては、例えばＣＶＤ法によりアルミニウム酸化膜を形成する。

【0085】

次いで、図２Ｇに示すように、保護膜３６上に、例えば、原料ガスとしてＴＥＯＳガスを用いたプラズマＣＶＤ法により層間絶縁膜３７を層間絶縁膜として形成する。その後、層間絶縁膜３７の表面を、例えばＣＭＰ法により平坦化する。層間絶縁膜として、例えば、絶縁性を有する無機膜等を形成してもよい。

【0086】

続いて、Ｎ_２Ｏガス又はＮ_２ガス等を用いて発生させたプラズマ雰囲気中で、熱処理を行う。この結果、層間絶縁膜３７中の水分が除去されると共に、層間絶縁膜３７の膜質が変化し、層間絶縁膜３７中に水分が入りにくくなる。

【0087】

次いで、図２Ｈに示すように、２つのＭＯＳトランジスタに共有されているシリサイド層１０まで到達するコンタクトホールを、層間絶縁膜３７、保護膜３６、保護膜３５、シリコン酸化膜１２及びシリコン酸窒化膜１１に形成する。そして、このコンタクトホール内に、グルー膜４０及びＷ膜４１からなるコンタクトプラグを形成する。更に、コンタクトプラグを酸化防止膜（図示せず）等により覆った状態で、上部電極３３を露出する孔を形成する。

【0088】

続いて、層間絶縁膜３７上、コンタクトプラグ上及び孔内に、Ｔｉ膜４２、ＴｉＮ膜４３、ＡｌＣｕ合金膜４４、ＴｉＮ膜４５及びＴｉ膜４６からなる配線を形成する。配線の形成に当たっては、例えばスパッタリング法により、Ｔｉ膜、ＴｉＮ膜、ＡｌＣｕ合金膜、Ｔｉ膜及びＴｉＮ膜を順次形成し、フォトリソグラフィ技術によりこれらをパターニングする。

【0089】

その後、更に、層間絶縁膜の形成、コンタクトプラグの形成及び下から第２層目以降の配線の形成等を行う。そして、例えばＴＥＯＳ酸化膜及びＳｉＮ膜からなるカバー膜を形成して強誘電体キャパシタを有する強誘電体メモリを完成させる。

【0090】

このようにして製造される半導体装置（強誘電体メモリ）においては、容量絶縁膜１２０の下部電極２０と接する部分にＨｆ_ｙＢ_１－ｙＯ_ｘ膜１２１が形成され、その上にＰＺＴ膜等の強誘電体膜１２２が形成されている。Ｈｆ_ｙＢ_１－ｙＯ_ｘ膜１２１と下部電極２０との間では相互拡散を生じにくいため、デッドレイヤの発生を抑制することができる。このため、強誘電体膜１２２を薄くしても優れたスイッチング電荷量等の強誘電体特性を確保することができ、動作電圧を低減することができる。また、Ｈｆ_ｙＢ_１－ｙＯ_ｘ膜１２１の厚さによってはＨｆ_ｙＢ_１－ｙＯ_ｘ膜１２１を強誘電体膜として機能させることができる。

【0091】

（第３の実施形態）
次に、第３の実施形態について説明する。第３の実施形態は、半導体装置の一例としての、スタック構造の強誘電体キャパシタを備えた強誘電体メモリに関する。図３Ａ～図３Ｄは、第３の実施形態に係る強誘電体メモリの製造方法を示す断面図である。ここでは、便宜上、強誘電体メモリの構造については、その製造方法と共に説明する。

【0092】

第３の実施形態では、先ず、図３Ａに示すように、第１の実施形態と同様にして、シリコン酸化膜１６の形成までの処理を行う。次いで、フォトリソグラフィ技術によりシリコン酸化膜１６及びシリコン酸窒化膜１５をパターニングすることにより、グルー膜１３及びＷ膜１４から構成されたコンタクトプラグを露出するコンタクトホールを形成する。その後、このコンタクトホールの底部及び側部にＴｉ膜及びＴｉＮ膜を順次形成することにより、グルー膜（密着膜）１７を形成する。続いて、コンタクトホール内及びシリコン酸化膜１６上にタングステン膜（Ｗ膜）１８を形成する。次いで、ＣＭＰを行うことにより、コンタクトホール内のみにグルー膜１７及びＷ膜１８を残す。これらからコンタクトプラグが構成される。その後、シリコン酸化膜１６の表面に対してＮＨ_３プラズマ処理を行うことにより、シリコン酸化膜１６の表面の酸素原子にＮＨ基を結合させる。

【0093】

次いで、図３Ｂに示すように、第２の実施形態と同様にして、シリコン酸化膜１２及びコンタクトプラグ上に、ＴｉＮ膜２１、ＴｉＡｌＮ膜２２、Ｉｒ膜２３、Ｈｆ_ｙＢ_１－ｙＯ_ｘ膜１２１、強誘電体膜１２２、Ｈｆ_ｙＢ_１－ｙＯ_ｘ膜１２３、導電性酸化膜１３１、導電膜１３２及び導電膜１３３を形成する。

【0094】

その後、第２の実施形態と同様にして、シリコン基板１の裏面の洗浄を行い、図３Ｃに示すように、層間絶縁膜３７の形成までの処理を行う。

【0095】

続いて、図３Ｄに示すように、フォトリソグラフィ技術により、層間絶縁膜３７、保護膜３６及び保護膜３５をパターニングすることにより、上部電極３３を露出するコンタクトホールを形成する。次いで、このコンタクトホール内に埋込材を形成し、フォトリソグラフィ技術により、層間絶縁膜３７、保護膜３６、保護膜３５、シリコン酸化膜１６及びシリコン酸窒化膜１５をパターニングすることにより、グルー膜１３及びＷ膜１４からなるコンタクトプラグを露出するコンタクトホールを形成する。

【0096】

その後、埋込材を除去し、各コンタクトホールの底部及び側部に、Ｔｉ膜及びＴｉＮ膜を順次形成することにより、グルー膜（密着膜）４０を形成する。続いて、コンタクトホール内及び層間絶縁膜３７上にタングステン膜（Ｗ膜）４１を形成する。次いで、ＣＭＰを行うことにより、コンタクトホール内のみにグルー膜４０及びＷ膜４１を残す。これらからコンタクトプラグが構成される。

【0097】

続いて、層間絶縁膜３７上、コンタクトプラグ上及び孔内に、Ｔｉ膜４２、ＴｉＮ膜４３、ＡｌＣｕ合金膜４４、ＴｉＮ膜４５及びＴｉ膜４６からなる配線を形成する。配線の形成に当たっては、例えばスパッタリング法により、Ｔｉ膜、ＴｉＮ膜、ＡｌＣｕ合金膜、Ｔｉ膜及びＴｉＮ膜を順次形成し、フォトリソグラフィ技術によりこれらをパターニングする。

【0098】

その後、更に、層間絶縁膜の形成、コンタクトプラグの形成及び下から第２層目以降の配線の形成等を行う。そして、例えばＴＥＯＳ酸化膜及びＳｉＮ膜からなるカバー膜を形成して強誘電体キャパシタを有する強誘電体メモリを完成させる。

【0099】

第３の実施形態によっても第２の実施形態と同様の効果を得ることができる。

【0100】

（第４の実施形態）
次に、第４の実施形態について説明する。第４の実施形態は、半導体装置の一例としての、スタック構造の強誘電体キャパシタを備えた強誘電体メモリに関する。図４Ａ～図４Ｃは、第４の実施形態に係る強誘電体メモリの製造方法を示す断面図である。ここでは、便宜上、強誘電体メモリの構造については、その製造方法と共に説明する。

【0101】

第４の実施形態では、先ず、第３の実施形態と同様に、シリコン酸化膜１６の表面に対するＮＨ_３プラズマ処理までの処理を行う。但し、グルー膜１７及びＷ膜１８からなるコンタクトプラグの形成に当たっては、図４Ａに示すように、コンタクトプラグの表面にリセス５０が形成されることがある。リセス５０の深さは、例えば２０ｎｍ～５０ｎｍ程度である。

【0102】

このようなリセス５０が存在したままで第３の実施形態と同様の処理を行うと、ＴｉＮ膜２１等の表面に、リセス５０を反映した凹部が形成され、強誘電体膜１２２の配向が低下することがある。そこで、第４の実施形態では、図４Ｂに示すように、シリコン酸化膜１６及びコンタクトプラグ上にＴｉ膜５１を形成する。本実施形態でも、Ｔｉ膜５１の形成前に、シリコン酸化膜１６の表面にＮＨ_３プラズマ処理を行っているので、その上に堆積したＴｉ原子は酸素原子に捕獲されることなく、シリコン酸化膜１６の表面を自在に移動することができる。この結果、Ｔｉ膜５１は自己組織化され、その表面が（００２）面に強く配向したものとなる。

【0103】

その後、例えばＣＭＰ法によりＴｉ膜５１の表面を平坦化する。続いて、Ｔｉ膜５１の表面をＮＨ_３プラズマにさらす。Ｔｉ膜５１の表面の結晶には、平坦化処理によって歪が生じているが、このプラズマ処理により、歪が緩和される。このため、その上に形成される膜の結晶性の低下を未然に回避することができる。

【0104】

次いで、Ｔｉ膜５１上に、厚さが約２０ｎｍのＴｉ膜を形成する。その後、第１の実施形態と同様に、窒素雰囲気中でＲＴＡ等の熱処理を行うことにより、図４Ｃに示すように、Ｔｉ膜を、その表面が（１１１）面に強く配向したＴｉＮ膜２１とする。

【0105】

その後、第３の実施形態と同様に、ＴｉＡｌＮ膜２２の形成以降の処理を行う。

【0106】

第４の実施形態によっても第３の実施形態と同様の効果を得ることができる。また、第４の実施形態によれば、リセス５０が形成された場合であっても、良好な特性の強誘電体キャパシタを得ることができる。

【0107】

下部電極の材料は上記のものに限定されない。例えば、ＴｉＮの単膜を用いてもよい。また、下記の組み合わせを用いることもできる。すなわち、ＴｉＮ／ＴｉＡｌＮ／ＴｉＮ、ＴｉＡｌＮ／ＴｉＮ等の組み合わせを用いることができる。ここで、「Ｘ／Ｙ」は、Ｘの膜の上にＹの膜が形成されていることを示す。

【0108】

第１の誘電体膜、第２の誘電体膜及び上部電極の材料は上記のものに限定されない。例えば、下記の組み合わせを用いることができる。すなわち、Ｈｆ_ｙＢ_１－ｙＯ_ｘ／ＰＺＴ／ＳＲＯ／ＩｒＯ_ｘ／ＩｒＯ_ｙ、ＨｆＯ_２／Ｈｆ_ｙＢ_１－ｙＯ_ｘ／ＰＺＴ／ＳＲＯ／ＩｒＯ_ｘ／ＩｒＯ_ｙ、Ｈｆ_ｙＢ_１－ｙＯ_ｘ／ＳＲＯ／ＰＺＴ／ＳＲＯ／ＩｒＯ_ｘ／ＩｒＯ_ｙ、Ｈｆ_ｙＢ_１－ｙＯ_ｘ／ＳＲＯ／ＰＺＴ／ＳＲＯ／ＩｒＯ_ｘ／ＩｒＯ_ｙ、ＨｆＯ_２／Ｈｆ_ｙＢ_１－ｙＯ_ｘ／ＳＲＯ／ＰＺＴ／ＳＲＯ／ＩｒＯ_ｘ／ＩｒＯ_ｙ、Ｈｆ_ｙＢ_１－ｙＯ_ｘ／ＰＺＴ／Ｈｆ_ｙＢ_１－ｙＯ_ｘ／ＳＲＯ／ＩｒＯ_ｘ／ＩｒＯ_ｙ、ＨｆＯ_２／Ｈｆ_ｙＢ_１－ｙＯ_ｘ／ＰＺＴ／Ｈｆ_ｙＢ_１－ｙＯ_ｘ／ＳＲＯ／ＩｒＯ_ｘ／ＩｒＯ_ｙ、Ｈｆ_ｙＢ_１－ｙＯ_ｘ／ＰＺＴ／Ｈｆ_ｙＢ_１－ｙＯ_ｘ／ＴｉＮ、ＨｆＯ_２／Ｈｆ_ｙＢ_１－ｙＯ_ｘ／ＰＺＴ／Ｈｆ_ｙＢ_１－ｙＯ_ｘ／ＴｉＮ等の組み合わせを用いることができる。ここで、「Ｘ／Ｙ」は、Ｘの膜の上にＹの膜が形成されていることを示す。

【0109】

（第５の実施形態）
次に、第５の実施形態について説明する。第５の実施形態は、半導体装置の一例としての、１Ｔ１Ｃ型の強誘電体メモリに関する。図５Ａ～図５Ｇは、第５の実施形態に係る強誘電体メモリの製造方法を示す断面図である。ここでは、便宜上、強誘電体メモリの構造については、その製造方法と共に説明する。

【0110】

第５の実施形態では、先ず、図５Ａに示すように、ｎ型又はｐ型のシリコン基板２０１の表面に、トランジスタの活性領域を画定するＳＴＩ用の溝を形成し、その中に酸化シリコン等の絶縁膜を埋め込むことにより、素子分離絶縁膜２０２を形成する。なお、ＬＯＣＯＳ法により素子分離絶縁膜を形成してもよい。

【0111】

次いで、活性領域にｐ型不純物を導入することにより、ｐウェル２０３を形成する。その後、ｐウェル２０３の表面に界面絶縁膜２０４を形成する。界面絶縁膜２０４としては、例えば、シリコン酸化膜又はシリコン酸窒化膜を形成する。より詳細には、光学膜厚が０．５ｎｍ～１ｎｍ程度のケミカル酸化膜又はラジカル酸化膜を用いることができる。ケミカル酸化膜は、塩酸（ＨＣｌ）及び過酸化水素（Ｈ_２Ｏ_２）水の混合溶液、又は硫酸（Ｈ_２ＳＯ_４）及び過酸化水素（Ｈ_２Ｏ_２）水の混合薬液によりｐウェル２０３の表面を処理することで形成することができる。ラジカル酸化膜は、水素（Ｈ_２）及び一酸化二窒素（Ｎ_２Ｏ）の混合ガス雰囲気で温度が６００℃～８５０℃程度の熱処理を行うことで形成することができる。

【0112】

続いて、界面絶縁膜２０４上にＨｆ_ｙＢ_１－ｙＯ_ｘ膜（０＜ｙ≦１、０＜ｘ、ＢはＺｒ、Ｌａ、Ｓｉ、Ｐｂ、Ｂｉ、Ｙ、Ｓｃ、Ａｌ、Ｇｄ、Ｓｎ、Ｒｕ若しくはＮｂ又はこれらの任意の組み合わせ）２２１を形成する。Ｈｆ_ｙＢ_１－ｙＯ_ｘ膜２２１の厚さは、例えば０．１ｎｍ～５．０ｎｍとする。Ｈｆ_ｙＢ_１－ｙＯ_ｘ膜２２１としては、例えば、ハフニウムシリケート（ＨｆＳｉＯ）、窒素添加ハフニウムシリケート（ＨｆＳｉＯＮ）又は酸化ハフニウムジルコニウム（ＨｆＺｒＯ）を形成する。Ｈｆ_ｙＢ_１－ｙＯ_ｘ膜２２１はＨｆ_ｙＢ_１－ｙＯ_ｘ膜１２１と同様の方法で形成することができるが、ここではＡＬＤ法が好ましい。ＡＬＤ法で形成する場合、テトラキス（エチルメチルアミノ）ハフニウム｛Ｈｆ[Ｎ（Ｃ_２Ｈ_５）ＣＨ_３]_４｝等のハフニウム（Ｈｆ）を含む有機系材料と、モノシラン（ＳｉＨ_４）等のシリコン（Ｓｉ）を含むガス又はトリス（ジメチルアミノ）シラン｛ＳｉＨ[Ｎ（ＣＨ_３）_２]_３｝等のシリコン（Ｓｉ）を含む有機系材料とを用いる。そして、３００℃～６００℃程度の成膜温度で、短時間に且つ交互に堆積を行い、余剰原料のパージを行いながら、酸素（Ｏ_２）ガス、オゾン（Ｏ_３）ガス又は水蒸気（Ｈ_２Ｏ）等を用いて酸化する。なお、Ｈｆ系の原料として、有機系材料に代えて、塩化ハフニウム（ＨｆＣｌ_４）又は塩化ジルコニウム（ＺｒＣｌ_４）等の無機系材料を用いることができる。

【0113】

次いで、必要に応じてＨｆ_ｙＢ_１－ｙＯ_ｘ膜２２１に対してプラズマ窒化処理を行う。このプラズマ窒化処理では、例えば、Ｈｆ_ｙＢ_１－ｙＯ_ｘ膜２２１中に窒素（Ｎ）を、Ｈｆ、Ｏ及びＳｉの元素組成に対して５％～１０％程度導入することが好ましい。このプラズマ窒化処理により、Ｈｆ_ｙＢ_１－ｙＯ_ｘ膜２２１の結晶化を阻止して、Ｈｆ_ｙＢ_１－ｙＯ_ｘ膜２２１の信頼性をより向上することができる。

【0114】

その後、必要に応じてＨｆ_ｙＢ_１－ｙＯ_ｘ膜２２１に対して、酸素（Ｏ_２）又は窒素（Ｎ_２）の雰囲気において熱処理を行う。この熱処理により、Ｈｆ_ｙＢ_１－ｙＯ_ｘ膜２２１中の不純物の除去及び欠陥の修復を行うことができる。また、Ｈｆ_ｙＢ_１－ｙＯ_ｘ膜２２１の界面絶縁膜２０４との密着性を向上させることができる。

【0115】

続いて、Ｈｆ_ｙＢ_１－ｙＯ_ｘ膜２２１上に非晶質の強誘電体膜２２２を形成する。強誘電体膜２２２は、例えばスパッタリング法により形成することができる。強誘電体膜２２２としては、例えば、チタン酸ジルコン酸鉛（ＰｂＺｒ_ｘＴｉ_１－ｘＯ_３（ＰＺＴ））系の膜（０≦ｘ≦１）、ビスマス層状化合物（（Ｂｉ_１－ｘＲ_ｘ）Ｔｉ_３Ｏ_１２膜）系の膜（Ｒは希土類元素、０＜ｘ＜１）、ＳｒＢｉ_２Ｔａ_２Ｏ_９（ＳＢＴ）膜又はＳｒＢｉ_４Ｔｉ_４Ｏ_１５膜を形成する。強誘電体膜２２２として、上記の材料に、Ｌａ、Ｓｉ、Ｓｒ、Ｃａ、Ｂａ、Ｎａ、Ｋ、Ｎｂ、Ｔａ、Ｗ、Ｍｎ、Ｆｅ、Ｃｏ、Ｉｒ、Ｒｕ、Ｂｉ、Ｃｒ若しくは希土類元素又はこれらの任意の組み合わせが添加された膜を形成してもよい。

【0116】

次いで、熱処理により、Ｈｆ_ｙＢ_１－ｙＯ_ｘ膜２２１及び強誘電体膜２２２を結晶化させる。その後、例えば、ＰＶＤ法、ＣＶＤ法又はＡＬＤ法等により、強誘電体膜２２２上にエッチストップ膜２４１を形成する。エッチストップ膜２４１としては、例えば、組成比がほぼ化学量論比に相当する窒化チタン（ＴｉＮ）膜を形成する。エッチストップ膜２４１はゲート電極の実効仕事関数（ｅＷＦ）に影響を与えるため、エッチストップ膜２４１の厚さは１ｎｍ～１５ｎｍとすることが好ましい。

【0117】

続いて、ＣＶＤ法等により、エッチストップ膜２４１上にｎ型不純物を含むポリシリコン膜２４２を形成する。ポリシリコン膜２４２の厚さは、例えば８０ｎｍ～１５０ｎｍとする。ポリシリコン膜２４２には、成膜時に燐（Ｐ）を含有させる。ノンドープのポリシリコン膜を形成した後に、砒素（Ａｓ）等のｎ型ドーパントをイオン注入してもよい。

【0118】

次いで、図５Ｂに示すように、ＣＶＤ法等により、ポリシリコン膜２４２上にハードマスク２４３を形成する。ハードマスク２４３としては、例えば厚さが１０ｎｍ～５０ｎｍのシリコン酸化膜を形成する。その後、フォトレジストのマスクを用いて、ハードマスク２４３をゲート電極の形状にエッチングする。続いて、ハードマスク２４３を用いて、ポリシリコン膜２４２、エッチストップ膜２４１、強誘電体膜２２２及びＨｆ_ｙＢ_１－ｙＯ_ｘ膜２２１をエッチングすることにより、ゲートスタック構造を形成する。

【0119】

続いて、図５Ｃに示すように、ゲートスタック構造の側壁上にオフセットスペーサ膜２１１を形成する。オフセットスペーサ膜２１１の形成では、例えば、ＡＬＤ法により厚さが５ｎｍ～１０ｎｍのシリコン窒化膜を形成し、このシリコン窒化膜のエッチバックを行う。次いで、ゲートスタック構造及びオフセットスペーサ膜２１１をマスクとして用いて、ｎ型不純物の導入（イオン注入）を行うことにより、エクステンション層２０６をゲートスタック構造の両脇に形成する。その後、オフセットスペーサ膜２１１上にサイドウォール２１２を形成する。サイドウォール２１２の形成では、例えば、ＣＶＤ法又はＡＬＤ法により、シリコン基板２０１の上側全面にシリコン酸化膜を形成し、これをエッチバックする。続いて、サイドウォール２１２、オフセットスペーサ膜２１１及びゲートスタック構造をマスクとして用いて、ｎ型不純物の導入（イオン注入）を行うことにより、不純物領域２０７をゲートスタック構造の両脇に形成する。２組のエクステンション層２０６及び不純物領域２０７から、ＭＯＳトランジスタのソース及びドレインが構成される。

【0120】

次いで、シリコン基板２０１の上側全面に、スパッタ法によりコバルト、タングステン又はニッケル等の高融点金属層を形成し、この高融点金属層を加熱してシリコンと反応させる。この結果、図５Ｄに示すように、不純物領域２０７上に高融点金属のシリサイド層２１０が形成される。そして、素子分離絶縁膜２０２上等にある未反応の高融点金属層をウェットエッチングにより除去する。

【0121】

次に、シリコン基板２０１の上側全面に、ＣＶＤ法等により、ストレスライナ膜２４４を形成する。ストレスライナ膜２４４としては、例えばシリコン窒化膜を形成する。ストレスライナ膜２４４により、シリサイド層２１０の酸化を防止することができ、また、各トランジスタにおけるチャネル方向の歪み効果を生じさせることができる。その後、ＣＶＤ法等により、ストレスライナ膜２４４上にストレスライナ膜２４４を覆うと共に、各ゲートスタック構造の間を埋めるように層間絶縁膜２４５を形成する。層間絶縁膜２４５としては、例えばシリコン酸化膜を形成する。

【0122】

続いて、図５Ｅに示すように、ＣＭＰ法により層間絶縁膜２４５及びハードマスク２４３等を研磨して、ポリシリコン膜２４２を露出させる。

【0123】

次いで、図５Ｆに示すように、ウェットエッチングにより、エッチストップ膜２４１をストッパとして、ポリシリコン膜２４２を除去する。この結果、ゲートスタック構造には、互いに対向するオフセットスペーサ膜２１１を壁面とし、露出したエッチストップ膜２４１を底面とする溝部が形成される。このウェットエッチングでは、エッチングダメージを生じさせにくく、且つポリシリコンとシリコン酸化物との選択性が高い、水酸化テトラメチルアンモニウム（tetramethylammonium hydroxide：ＴＭＡＨ）溶液を用いることが好ましい。

【0124】

その後、図５Ｇに示すように、ポリシリコン膜２４２の除去により形成された溝内に電極２３０を形成し、層間絶縁膜２４５及びストレスライナ膜２４４にシリサイド層２１０に達する開口部を形成し、この開口部内に導電膜２３１を形成する。更に、層間絶縁膜の形成、コンタクトプラグの形成及び配線の形成等を行う。そして、例えばＴＥＯＳ酸化膜及びＳｉＮ膜からなるカバー膜を形成して強誘電体キャパシタを有する強誘電体メモリを完成させる。

【0125】

Ｈｆ_ｙＢ_１－ｙＯ_ｘ膜２２１に代えて、ＨｆＯ_２膜とその上のＨｆ_ｙＢ_１－ｙＯ_ｘ膜との積層膜を用いてもよい。また、ＨｆＯ_２膜とＨｆ_ｙＢ_１－ｙＯ_ｘ膜との間にインジウムスズ酸化膜（ＩＴＯ膜）が設けられていてもよい。

【0126】

以下、本開示の諸態様を付記としてまとめて記載する。

【0127】

（付記１）
下部電極と、
前記下部電極上に形成され、組成がＨｆ_ｙＢ_１－ｙＯ_ｘ（０＜ｙ≦１、０＜ｘ、ＢはＺｒ、Ｌａ、Ｓｉ、Ｐｂ、Ｂｉ、Ｙ、Ｓｃ、Ａｌ、Ｇｄ、Ｓｎ、Ｒｕ若しくはＮｂ又はこれらの任意の組み合わせ）で表される第１の誘電体膜と、
前記第１の誘電体膜上に形成された第２の誘電体膜と、
前記第２の誘電体膜上に形成された上部電極と、
を有することを特徴とする半導体装置。
（付記２）
前記第２の誘電体膜と前記上部電極との間に形成され、組成がＨｆ_ｙＢ_１－ｙＯ_ｘ（０＜ｙ≦１、０＜ｘ、ＢはＺｒ、Ｌａ、Ｓｉ、Ｐｂ、Ｂｉ、Ｙ、Ｓｃ、Ａｌ、Ｇｄ、Ｓｎ、Ｒｕ若しくはＮｂ又はこれらの任意の組み合わせ）で表される第３の誘電体膜を有することを特徴とする付記１に記載の半導体装置。
（付記３）
半導体基板と、
前記半導体基板上に形成され、組成がＨｆ_ｙＢ_１－ｙＯ_ｘ（０＜ｙ≦１、０＜ｘ、ＢはＺｒ、Ｌａ、Ｓｉ、Ｐｂ、Ｂｉ、Ｙ、Ｓｃ、Ａｌ、Ｇｄ、Ｓｎ、Ｒｕ若しくはＮｂ又はこれらの任意の組み合わせ）で表される第１の誘電体膜と、
前記第１の誘電体膜上に形成された第２の誘電体膜と、
前記第２の誘電体膜上に形成された電極と、
を有することを特徴とする半導体装置。
（付記４）
前記第２の誘電体膜は、チタン酸ジルコン酸鉛系の膜、ビスマス層状化合物系の膜、ＳｒＢｉ_２Ｔａ_２Ｏ_９系の膜又はＳｒＢｉ_４Ｔｉ_４Ｏ_１５系の膜であることを特徴とする付記１乃至３のいずれか１項に記載の半導体装置。
（付記５）
前記第２の誘電体膜は、Ｌａ、Ｓｉ、Ｓｒ、Ｃａ、Ｂａ、Ｎａ、Ｋ、Ｎｂ、Ｔａ、Ｗ、Ｍｎ、Ｆｅ、Ｃｏ、Ｉｒ、Ｒｕ、Ｂｉ、Ｃｒ若しくは希土類元素又はこれらの任意の組み合わせを含有することを特徴とする付記４に記載の半導体装置。
（付記６）
前記第２の誘電体膜は、Ｓｒ、Ｃａ、Ｎｂ、Ｉｒ若しくはＬａ又はこれらの任意の組み合わせが添加されたチタン酸ジルコン酸鉛系の膜であることを特徴とする付記１乃至３のいずれか１項に記載の半導体装置。
（付記７）
前記第１の誘電体膜の厚さは、０．１ｎｍ以上１０ｎｍ以下であることを特徴とする付記１乃至６のいずれか１項に記載の半導体装置。
（付記８）
前記第２の誘電体膜の厚さは、１０ｎｍ以上８０ｎｍ以下であることを特徴とする付記１乃至７のいずれか１項に記載の半導体装置。
（付記９）
下部電極上に、組成がＨｆ_ｙＢ_１－ｙＯ_ｘ（０＜ｙ≦１、０＜ｘ、ＢはＺｒ、Ｌａ、Ｓｉ、Ｐｂ、Ｂｉ、Ｙ、Ｓｃ、Ａｌ、Ｇｄ、Ｓｎ、Ｒｕ若しくはＮｂ又はこれらの任意の組み合わせ）で表される第１の誘電体膜を形成する工程と、
前記第１の誘電体膜上に第２の誘電体膜を形成する工程と、
前記第２の誘電体膜上に上部電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記１０）
前記第２の誘電体膜と前記上部電極との間に、組成がＨｆ_ｙＢ_１－ｙＯ_ｘ（０＜ｙ≦１、０＜ｘ、ＢはＺｒ、Ｌａ、Ｓｉ、Ｐｂ、Ｂｉ、Ｙ、Ｓｃ、Ａｌ、Ｇｄ、Ｓｎ、Ｒｕ若しくはＮｂ又はこれらの任意の組み合わせ）で表される第３の誘電体膜を形成する工程を有することを特徴とする付記９に記載の半導体装置の製造方法。
（付記１１）
半導体基板上に、組成がＨｆ_ｙＢ_１－ｙＯ_ｘ（０＜ｙ≦１、０＜ｘ、ＢはＺｒ、Ｌａ、Ｓｉ、Ｐｂ、Ｂｉ、Ｙ、Ｓｃ、Ａｌ、Ｇｄ、Ｓｎ、Ｒｕ若しくはＮｂ又はこれらの任意の組み合わせ）で表される第１の誘電体膜を形成する工程と、
前記第１の誘電体膜上に第２の誘電体膜を形成する工程と、
前記第２の誘電体膜上に電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記１２）
前記第２の誘電体膜は、チタン酸ジルコン酸鉛系の膜、ビスマス層状化合物系の膜、ＳｒＢｉ_２Ｔａ_２Ｏ_９系の膜又はＳｒＢｉ_４Ｔｉ_４Ｏ_１５系の膜であることを特徴とする付記９乃至１１のいずれか１項に記載の半導体装置の製造方法。

【符号の説明】

【0128】

２０、１１０：下部電極
１２０：容量絶縁膜
１２１、１２３、２２１：Ｈｆ_ｙＢ_１－ｙＯ_ｘ膜
１２２、２２２：強誘電体膜
１３０：上部電極
２３０：電極

【図1A】

【図1B】

【図1C】

【図1D】

【図1E】

【図1F】

【図1G】

【図1H】

【図1I】

【図1J】

【図1K】

【図2A】

【図2B】

【図2C】

【図2D】

【図2E】

【図2F】

【図2G】

【図2H】

【図3A】

【図3B】

【図3C】

【図3D】

【図4A】

【図4B】

【図4C】

【図5A】

【図5B】

【図5C】

【図5D】

【図5E】

【図5F】

【図5G】