(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-12-04
(45)【発行日】2023-12-12
(54)【発明の名称】画像処理装置
(51)【国際特許分類】
G06T 1/20 20060101AFI20231205BHJP
G06T 1/60 20060101ALI20231205BHJP
【ＦＩ】
G06T1/20 A
G06T1/60 450E
【請求項の数】
6
(21)【出願番号】P 2019150418
(22)【出願日】2019-08-20
(65)【公開番号】P2021033458
(43)【公開日】2021-03-01
【審査請求日】2022-07-21
(73)【特許権者】
【識別番号】000005496
【氏名又は名称】富士フイルムビジネスイノベーション株式会社
(74)【代理人】
【識別番号】100104880
【弁理士】
【氏名又は名称】古部 次郎
(74)【代理人】
【識別番号】100125346
【弁理士】
【氏名又は名称】尾形 文雄
(74)【代理人】
【識別番号】100166981
【弁理士】
【氏名又は名称】砂田 岳彦
(72)【発明者】
【氏名】ヌデ島 正起
(72)【発明者】
【氏名】大野 智之
(72)【発明者】
【氏名】橋本 貴之
(72)【発明者】
【氏名】高澤 大樹
【審査官】高野 美帆子
(56)【参考文献】
【文献】特開２０１７－１５７８８３（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０６Ｔ １／２０
Ｇ０６Ｔ １／６０
(57)【特許請求の範囲】
【請求項1】
画像処理を実行する処理部と、メモリに対するアクセス（Direct Memory Access）を制御するＤＭＡＣ（DMA Controller）であって、当該メモリからのデータの読み取りに用いられる読み取り用ＤＭＡＣおよび当該メモリへのデータの書き込みに用いられる書き込み用ＤＭＡＣと、
前記読み取り用ＤＭＡＣおよび前記書き込み用ＤＭＡＣに接続され、各ＤＭＡＣのチャネル数に対応する数のＦＩＦＯ（First-In First-Out）を有する上段ＦＩＦＯ部と、
前記上段ＦＩＦＯ部と前記処理部との間に設けられ、当該上段ＦＩＦＯ部の個々のＦＩＦＯに対して１対Ｆ（ただし、Ｆは２以上の整数）の比で対応させたＦＩＦＯを有し、当該上段ＦＩＦＯ部の各ＦＩＦＯにそれぞれ対応する各Ｆ個の当該ＦＩＦＯの一部を使用しないことにより当該処理部に入力するデータのライン数を前記読み取り用ＤＭＡＣのチャネル数単位で変更可能とする下段ＦＩＦＯ部と、
を備えることを特徴とする、画像処理装置。
【請求項2】
前記処理部に入力される複数ラインのデータのうち、予め定められた２ラインのデータを無効にすることにより、当該処理部に入力するデータのライン数を２ライン単位で変更可能であることを特徴とする、請求項１に記載の画像処理装置。
【請求項3】
前記処理部に入力される複数ラインのデータのうち２ラインのデータを無効にする際に、画像から最後に読み取られたデータと、前記メモリから読み出され前記下段ＦＩＦＯ部から取得したデータのうちの最も古いデータとを無効にすることを特徴とする、請求項２に記載の画像処理装置。
【請求項4】
前記処理部は、画像から読み取られた１ラインと前記メモリから読み出され前記下段ＦＩＦＯ部から取得したｎ－１ラインとからなるｎラインのデータを入力して処理し、１ラインの処理済みデータを出力し、前記読み取り用ＤＭＡＣに接続された前記上段ＦＩＦＯ部の数は、当該読み取り用ＤＭＡＣのチャネル数に対応するＣ個（ただし、Ｃは１以上の整数）であり、
前記読み取り用ＤＭＡＣに接続された前記上段ＦＩＦＯ部に対応する前記下段ＦＩＦＯ部の数は、Ｃ×Ｆ個であると共にｎ－１個であることを特徴とする、請求項１に記載の画像処理装置。
【請求項5】
前記書き込み用ＤＭＡＣは１チャネルであり、前記処理部は、画像から最後に読み取られた１ラインのデータであるラインデータＮ０と、前記下段ＦＩＦＯ部から取得したラインデータであって１回前からｎ－１回前に読み取られたｎ－１ラインのデータであるラインデータＮ１～Ｎ（ｎ－１）とからなるｎラインのラインデータを処理対象として入力すると共に、入力した当該ラインデータのうちＦライン分のラインデータＮＬ（Ｌ＝Ｃ×（Ｐ－１））（ただし、Ｐは１からＦまでの整数）を、前記書き込み用ＤＭＡＣに接続された前記上段ＦＩＦＯ部に対応する前記下段ＦＩＦＯ部へ送ることを特徴とする、請求項４に記載の画像処理装置。
【請求項6】
前記書き込み用ＤＭＡＣ側の前記上段ＦＩＦＯ部および前記下段ＦＩＦＯ部では、前記処理部から当該下段ＦＩＦＯ部に送られたデータが、Ｆ個の当該下段ＦＩＦＯ部の各々から順に１データずつ当該上段ＦＩＦＯ部へ送られ、当該書き込み用ＤＭＡＣにより当該上段ＦＩＦＯ部から前記メモリへ順に書き込まれ、前記読み取り用ＤＭＡＣ側の前記上段ＦＩＦＯ部および前記下段ＦＩＦＯ部では、当該読み取り用ＤＭＡＣにより前記メモリから読み出されてＣ個の当該上段ＦＩＦＯ部に格納されたデータが、前記処理部に入力されるライン順にしたがって当該上段ＦＩＦＯ部ごとのＦ個の当該下段ＦＩＦＯ部へ１データずつ順に格納されることを特徴とする、請求項５に記載の画像処理装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、画像処理装置に関する。
【背景技術】
【0002】
画像処理装置では、複数画素のウインドウ単位で画像を処理することが行われている。かかる画像処理では、１ラインずつ画像を読み取ってメモリに蓄積し、このメモリからウインドウのサイズに応じたライン分のデータを読み出して、処理が行われる。画像処理を行う演算コアとラインごとのデータを蓄積するメモリとの間のデータ転送は、ＤＭＡ（Direct Memory Access）により行われる。
【0003】
特許文献１には、複数の画像処理モジュール部と、メモリと、かかる画像処理モジュールによるメモリアクセスを制御するＤＭＡＣ（DMA Controller）とを備えた画像処理装置が開示されている。
【先行技術文献】
【特許文献】
【0004】
【文献】特開２０１４－３５６１９号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
ウインドウ単位での画像処理では、ウインドウのサイズを変更することにより画質を制御することができる。ここで、ウインドウサイズを変更するために、ウインドウに対応するデータのライン数を変更するには、メモリアクセスを制御するＤＭＡＣのチャネル数の変更が必要となる。
【0006】
本発明は、ウインドウサイズを変更した場合においても、ＤＭＡＣのチャネル数を変更する手間を抑制することを目的とする。
【課題を解決するための手段】
【0007】
請求項１に係る本発明は、
画像処理を実行する処理部と、
メモリに対するアクセス（Direct Memory Access）を制御するＤＭＡＣ（DMA Controller）であって、当該メモリからのデータの読み取りに用いられる読み取り用ＤＭＡＣおよび当該メモリへのデータの書き込みに用いられる書き込み用ＤＭＡＣと、
前記読み取り用ＤＭＡＣおよび前記書き込み用ＤＭＡＣに接続され、各ＤＭＡＣのチャネル数に対応する数のＦＩＦＯ（First-In First-Out）を有する上段ＦＩＦＯ部と、
前記上段ＦＩＦＯ部と前記処理部との間に設けられ、当該上段ＦＩＦＯ部の個々のＦＩＦＯに対して１対Ｆ（ただし、Ｆは２以上の整数）の比で対応させたＦＩＦＯを有し、当該上段ＦＩＦＯ部の各ＦＩＦＯにそれぞれ対応する各Ｆ個の当該ＦＩＦＯの一部を使用しないことにより当該処理部に入力するデータのライン数を前記読み取り用ＤＭＡＣのチャネル数単位で変更可能とする下段ＦＩＦＯ部と、
を備えることを特徴とする、画像処理装置である。
請求項２に係る本発明は、
前記処理部に入力される複数ラインのデータのうち、予め定められた２ラインのデータを無効にすることにより、当該処理部に入力するデータのライン数を２ライン単位で変更可能であることを特徴とする、請求項１に記載の画像処理装置である。
請求項３に係る本発明は、
前記処理部に入力される複数ラインのデータのうち２ラインのデータを無効にする際に、画像から最後に読み取られたデータと、前記メモリから読み出され前記下段ＦＩＦＯ部から取得したデータのうちの最も古いデータとを無効にすることを特徴とする、請求項２に記載の画像処理装置である。
請求項４に係る本発明は、
前記処理部は、画像から読み取られた１ラインと前記メモリから読み出され前記下段ＦＩＦＯ部から取得したｎ－１ラインとからなるｎラインのデータを入力して処理し、１ラインの処理済みデータを出力し、
前記読み取り用ＤＭＡＣに接続された前記上段ＦＩＦＯ部の数は、当該読み取り用ＤＭＡＣのチャネル数に対応するＣ個（ただし、Ｃは１以上の整数）であり、
前記読み取り用ＤＭＡＣに接続された前記上段ＦＩＦＯ部に対応する前記下段ＦＩＦＯ部の数は、Ｃ×Ｆ個であると共にｎ－１個であることを特徴とする、請求項１に記載の画像処理装置である。
請求項５に係る本発明は、
前記書き込み用ＤＭＡＣは１チャネルであり、
前記処理部は、画像から最後に読み取られた１ラインのデータであるラインデータＮ０と、前記下段ＦＩＦＯ部から取得したラインデータであって１回前からｎ－１回前に読み取られたｎ－１ラインのデータであるラインデータＮ１～Ｎ（ｎ－１）とからなるｎラインのラインデータを処理対象として入力すると共に、入力した当該ラインデータのうちＦライン分のラインデータＮＬ（Ｌ＝Ｃ×（Ｐ－１））（ただし、Ｐは１からＦまでの整数）を、前記書き込み用ＤＭＡＣに接続された前記上段ＦＩＦＯ部に対応する前記下段ＦＩＦＯ部へ送ることを特徴とする、請求項４に記載の画像処理装置である。
請求項６に係る本発明は、
前記書き込み用ＤＭＡＣ側の前記上段ＦＩＦＯ部および前記下段ＦＩＦＯ部では、前記処理部から当該下段ＦＩＦＯ部に送られたデータが、Ｆ個の当該下段ＦＩＦＯ部の各々から順に１データずつ当該上段ＦＩＦＯ部へ送られ、当該書き込み用ＤＭＡＣにより当該上段ＦＩＦＯ部から前記メモリへ順に書き込まれ、
前記読み取り用ＤＭＡＣ側の前記上段ＦＩＦＯ部および前記下段ＦＩＦＯ部では、当該読み取り用ＤＭＡＣにより前記メモリから読み出されてＣ個の当該上段ＦＩＦＯ部に格納されたデータが、前記処理部に入力されるライン順にしたがって当該上段ＦＩＦＯ部ごとのＦ個の当該下段ＦＩＦＯ部へ１データずつ順に格納されることを特徴とする、請求項５に記載の画像処理装置である。
画像処理を実行する処理部と、
メモリに対するアクセス（Direct Memory Access）を制御するＤＭＡＣ（DMA Controller）であって、当該メモリからのデータの読み取りに用いられる読み取り用ＤＭＡＣおよび当該メモリへのデータの書き込みに用いられる書き込み用ＤＭＡＣと、
前記読み取り用ＤＭＡＣおよび前記書き込み用ＤＭＡＣに接続され、各ＤＭＡＣのチャネル数に対応する数のＦＩＦＯ（First-In First-Out）を有する上段ＦＩＦＯ部と、
前記上段ＦＩＦＯ部と前記処理部との間に設けられ、当該上段ＦＩＦＯ部の個々のＦＩＦＯに対して１対Ｆ（ただし、Ｆは２以上の整数）の比で対応させたＦＩＦＯを有し、当該上段ＦＩＦＯ部の各ＦＩＦＯにそれぞれ対応する各Ｆ個の当該ＦＩＦＯの一部を使用しないことにより当該処理部に入力するデータのライン数を前記読み取り用ＤＭＡＣのチャネル数単位で変更可能とする下段ＦＩＦＯ部と、
を備えることを特徴とする、画像処理装置である。
請求項２に係る本発明は、
前記処理部に入力される複数ラインのデータのうち、予め定められた２ラインのデータを無効にすることにより、当該処理部に入力するデータのライン数を２ライン単位で変更可能であることを特徴とする、請求項１に記載の画像処理装置である。
請求項３に係る本発明は、
前記処理部に入力される複数ラインのデータのうち２ラインのデータを無効にする際に、画像から最後に読み取られたデータと、前記メモリから読み出され前記下段ＦＩＦＯ部から取得したデータのうちの最も古いデータとを無効にすることを特徴とする、請求項２に記載の画像処理装置である。
請求項４に係る本発明は、
前記処理部は、画像から読み取られた１ラインと前記メモリから読み出され前記下段ＦＩＦＯ部から取得したｎ－１ラインとからなるｎラインのデータを入力して処理し、１ラインの処理済みデータを出力し、
前記読み取り用ＤＭＡＣに接続された前記上段ＦＩＦＯ部の数は、当該読み取り用ＤＭＡＣのチャネル数に対応するＣ個（ただし、Ｃは１以上の整数）であり、
前記読み取り用ＤＭＡＣに接続された前記上段ＦＩＦＯ部に対応する前記下段ＦＩＦＯ部の数は、Ｃ×Ｆ個であると共にｎ－１個であることを特徴とする、請求項１に記載の画像処理装置である。
請求項５に係る本発明は、
前記書き込み用ＤＭＡＣは１チャネルであり、
前記処理部は、画像から最後に読み取られた１ラインのデータであるラインデータＮ０と、前記下段ＦＩＦＯ部から取得したラインデータであって１回前からｎ－１回前に読み取られたｎ－１ラインのデータであるラインデータＮ１～Ｎ（ｎ－１）とからなるｎラインのラインデータを処理対象として入力すると共に、入力した当該ラインデータのうちＦライン分のラインデータＮＬ（Ｌ＝Ｃ×（Ｐ－１））（ただし、Ｐは１からＦまでの整数）を、前記書き込み用ＤＭＡＣに接続された前記上段ＦＩＦＯ部に対応する前記下段ＦＩＦＯ部へ送ることを特徴とする、請求項４に記載の画像処理装置である。
請求項６に係る本発明は、
前記書き込み用ＤＭＡＣ側の前記上段ＦＩＦＯ部および前記下段ＦＩＦＯ部では、前記処理部から当該下段ＦＩＦＯ部に送られたデータが、Ｆ個の当該下段ＦＩＦＯ部の各々から順に１データずつ当該上段ＦＩＦＯ部へ送られ、当該書き込み用ＤＭＡＣにより当該上段ＦＩＦＯ部から前記メモリへ順に書き込まれ、
前記読み取り用ＤＭＡＣ側の前記上段ＦＩＦＯ部および前記下段ＦＩＦＯ部では、当該読み取り用ＤＭＡＣにより前記メモリから読み出されてＣ個の当該上段ＦＩＦＯ部に格納されたデータが、前記処理部に入力されるライン順にしたがって当該上段ＦＩＦＯ部ごとのＦ個の当該下段ＦＩＦＯ部へ１データずつ順に格納されることを特徴とする、請求項５に記載の画像処理装置である。
【発明の効果】
【0008】
請求項１の発明によれば、処理部とＤＭＡＣとの間に１段のＦＩＦＯ部を備える構成と比較して、処理部のウインドウサイズを変更する場合におけるＤＭＡＣのチャネル数を変更する手間を減らすことができる。
請求項２の発明によれば、下段ＦＩＦＯ部のＦＩＦＯのみによるウインドウサイズの制御と比較して、より細かく処理部のウインドウサイズを制御することができる。
請求項３の発明によれば、連続する２ラインのデータを除外する構成と比較して、ウインドウサイズを変更した場合に、出力データを出力するラインを変更する手間を削減することができる。
請求項４の発明によれば、処理部とＤＭＡＣとの間に１段のＦＩＦＯ部を備える構成と比較して、ＤＭＡＣのチャネル数および処理部の入力数に応じた下段ＦＩＦＯ部のＦＩＦＯの数を特定することができる。
請求項５の発明によれば、処理部とＤＭＡＣとの間に１段のＦＩＦＯ部を備える構成と比較して、ラインバッファに保持させるラインデータを下段ＦＩＦＯ部のＦＩＦＯに対応して抽出することができる。
請求項６の発明によれば、処理部とＤＭＡＣとの間に１段のＦＩＦＯ部を備える構成と比較して、上段ＦＩＦＯ部と下段ＦＩＦＯ部との関係に応じてラインデータをメモリへ書き込み、処理部へ提供することができる。
請求項２の発明によれば、下段ＦＩＦＯ部のＦＩＦＯのみによるウインドウサイズの制御と比較して、より細かく処理部のウインドウサイズを制御することができる。
請求項３の発明によれば、連続する２ラインのデータを除外する構成と比較して、ウインドウサイズを変更した場合に、出力データを出力するラインを変更する手間を削減することができる。
請求項４の発明によれば、処理部とＤＭＡＣとの間に１段のＦＩＦＯ部を備える構成と比較して、ＤＭＡＣのチャネル数および処理部の入力数に応じた下段ＦＩＦＯ部のＦＩＦＯの数を特定することができる。
請求項５の発明によれば、処理部とＤＭＡＣとの間に１段のＦＩＦＯ部を備える構成と比較して、ラインバッファに保持させるラインデータを下段ＦＩＦＯ部のＦＩＦＯに対応して抽出することができる。
請求項６の発明によれば、処理部とＤＭＡＣとの間に１段のＦＩＦＯ部を備える構成と比較して、上段ＦＩＦＯ部と下段ＦＩＦＯ部との関係に応じてラインデータをメモリへ書き込み、処理部へ提供することができる。
【図面の簡単な説明】
【0009】
【図1】画像処理装置の構成を示す図である。
【図2】処理部の構成例を示す図である。
【図3】上段ＦＩＦＯ部の各ＦＩＦＯと処理部の入力ポートとの関係を示す図表である。
【図4】ウインドウサイズの制御例を示す図である。
【図5】画像処理装置の他の構成例を示す図である。
【図6】上段ＦＩＦＯ部の各ＦＩＦＯと処理部の入力ポートとの関係を示す図表である。
【図7】ウインドウサイズの制御例を示す図である。
【図8】ウインドウサイズの他の制御例を示す図である。
【図9】画像処理装置の設計手順を示すフローチャートである。
【図10】本実施形態による画像処理の概念を示す図である。
【発明を実施するための形態】
【0010】
以下、添付図面を参照して、本発明の実施の形態について詳細に説明する。
＜画像処理装置の概要＞
本実施形態が適用される画像処理装置は、画像から読み取られたデータを取得し、処理部であるプロセッサにより画像処理を行う。画像データは、画像読み取り装置（例えば、イメージ・インプット・ターミナル；ＩＩＴ）の走査線１ラインごとに画像を読み取って得られる。この１ラインごとの画像データをラインデータと呼ぶ。ラインデータは１ラインずつ読み取られ、ラインバッファに蓄積される。
＜画像処理装置の概要＞
本実施形態が適用される画像処理装置は、画像から読み取られたデータを取得し、処理部であるプロセッサにより画像処理を行う。画像データは、画像読み取り装置（例えば、イメージ・インプット・ターミナル；ＩＩＴ）の走査線１ラインごとに画像を読み取って得られる。この１ラインごとの画像データをラインデータと呼ぶ。ラインデータは１ラインずつ読み取られ、ラインバッファに蓄積される。
【0011】
プロセッサは、最後に読み取られた１ラインを受け付けると共に、その直前までに読み取られた複数（ｎ－１）ライン分のラインデータをラインバッファから取得して、合計ｎライン分のラインデータの画像処理を行い、１ライン分の処理データを出力する。より詳細には、プロセッサは、ｎライン分のラインデータに対し、ｍ（ピクセル）×ｎ（ライン）のウインドウ単位で画像処理を行い、このウインドウを代表する１画素分の処理データを生成する。そして、プロセッサは、ウインドウをラインに沿って１画素分ずつずらしながら画像処理を行い、１画素分の処理データが連続する１ライン分の処理データを得、出力する。
【0012】
図１０は、本実施形態による画像処理の概念を示す図である。図１０に示す例では、ウインドウサイズは５（ピクセル）×５（ライン）である。画像読み取り装置（図１０では「前段」とのみ記載）により読み取られた１ライン分のラインデータｌｉｎｅＮ０は、処理部１０に入力されると共に、ラインバッファへ送られて保持される。ラインバッファからは、直前までに読み取られて蓄積された４ライン分のラインデータｌｉｎｅＮ１、ｌｉｎｅＮ２、ｌｉｎｅＮ３、ｌｉｎｅＮ４が読み出され、最後に読み取られたラインデータｌｉｎｅＮ０と共に処理部１０へ入力される。
【0013】
処理部１０は、取得した５ライン分のラインデータ（ｌｉｎｅＮ０～Ｎ４）に対し、ウインドウサイズ５（ピクセル）×５（ライン）のウインドウを１画素分ずつずらしながら適用して画像処理を行い、処理データを生成する。処理データは、ウインドウにおける何れかの画素の位置のデータとして生成される。図示の例では、５（ピクセル）×５（ライン）のウインドウの中央の画素（ｌｉｎｅＮ２の左端（または右端）から３番目の画素の位置のデータとして、処理データが生成されている。そして、ウインドウを１画素分ずつずらしながら生成された１ライン分のラインデータが、ｌｉｎｅＮ２の処理データとして出力され、後段の装置（例えば、イメージ・アウトプット・ターミナル：ＩＯＴ）へ送られる。
【0014】
なお、ここではウインドウサイズを５（ピクセル）×５（ライン）の正方形として説明した。より詳細には、ウインドウサイズのライン数は処理部１０に入力するラインデータの数で特定されるが、ピクセル数は、処理部１０の処理能力等に応じて設定し得る。したがって、処理部１０において設定されるウインドウは、必ずしもライン数と同数のピクセル数による正方形のウインドウには限定されない。以下では、ウインドウサイズについて言及する際、ライン数のみを特定し、ピクセル数については特定しない。
【0015】
＜画像処理装置の構成＞
図１は、画像処理装置の構成を示す図である。画像処理装置１は、処理部１０と、ラインバッファを構成するメモリ２０、ＤＭＡＣ３０、上段ＦＩＦＯ部４０、下段ＦＩＦＯ部５０およびバスブリッジ６０とを備える。ＤＭＡＣ３０は、書き込み用ＤＭＡＣ３１と、読み取り用ＤＭＡＣ３２とを含む。上段ＦＩＦＯ部４０および下段ＦＩＦＯ部５０は、それぞれ複数のＦＩＦＯを備えて構成される。
図１は、画像処理装置の構成を示す図である。画像処理装置１は、処理部１０と、ラインバッファを構成するメモリ２０、ＤＭＡＣ３０、上段ＦＩＦＯ部４０、下段ＦＩＦＯ部５０およびバスブリッジ６０とを備える。ＤＭＡＣ３０は、書き込み用ＤＭＡＣ３１と、読み取り用ＤＭＡＣ３２とを含む。上段ＦＩＦＯ部４０および下段ＦＩＦＯ部５０は、それぞれ複数のＦＩＦＯを備えて構成される。
【0016】
処理部１０は、画像の電子データに対するフィルタ処理を行うプロセッサであり、いわゆるデジタルフィルタである。処理部１０は、複数画素で構成されるウインドウ単位で処理を実行する。処理部１０は、上述したように、ウインドウのサイズに応じた数のラインデータ（図１の例では、ｌｉｎｅＮ０～Ｎ８）を読み込み、１ライン分の処理後のラインデータ（図１の例では、ｌｉｎｅＮ４）を出力する。また、処理部１０は、読み込んだラインデータのうち、一部のラインデータ（図１の例では、ｌｉｎｅＮ０およびｌｉｎｅＮ４）をそのまま出力してラインバッファへ転送する。転送対象のラインデータについては後述する。
【0017】
メモリ２０は、１ラインずつ読み取られた画像のラインデータを蓄積する記憶手段である。メモリ２０としては、例えばＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static Random Access Memory）等が用いられる。メモリ２０を、ＣＰＵによる演算処理における作業メモリと共用のメモリとしても良い。
【0018】
ＤＭＡＣ３０は、画像処理装置１におけるメモリアクセスを制御するＤＭＡコントローラである。ＤＭＡＣ３０は、メモリ２０へのデータの書き込みに用いられる書き込み用ＤＭＡＣ３１と、メモリ２０からのデータの読み取りに用いられる読み取り用ＤＭＡＣ３２とを含む。書き込み用ＤＭＡＣ３１は、１チャネルでデータの書き込みを行う。読み取り用ＤＭＡＣ３２は、複数チャネルでデータの読み取りを行う。図１に示す構成例では、読み取り用ＤＭＡＣ３２は４チャネルである。
【0019】
上段ＦＩＦＯ部４０および下段ＦＩＦＯ部５０は、ＤＭＡＣ３０によるメモリ２０へのデータの読み書きに用いられるバッファである。上段ＦＩＦＯ部４０は、ＤＭＡＣ３０に接続されている。下段ＦＩＦＯ部５０は、上段ＦＩＦＯ部４０と処理部１０との間に設けられている。
【0020】
上段ＦＩＦＯ部４０は、書き込み用ＤＭＡＣ３１および読み取り用ＤＭＡＣ３２の各々のチャネル数に対応する数のＦＩＦＯ（First-In First-Out）を有する。書き込み用ＤＭＡＣ３１に接続された上段ＦＩＦＯ部４０が有するＦＩＦＯの数は、書き込み用ＤＭＡＣ３１のチャネル数に対応する１個のＦＩＦＯ４５が設けられている。読み取り用ＤＭＡＣ３２に接続された上段ＦＩＦＯ部４０が有するＦＩＦＯの数は、読み取り用ＤＭＡＣ３２のチャネル数に対応するＣ個（ただし、Ｃは１以上の整数）である。図１に示す構成例では、Ｃ＝４であり、４個のＦＩＦＯ４１～４４が設けられている。
【0021】
下段ＦＩＦＯ部５０は、上段ＦＩＦＯ部４０の個々のＦＩＦＯ４１～４５に対して１対Ｆ（ただし、Ｆは２以上の整数）の比で対応させたＦＩＦＯを有する。図１に示す構成例では、Ｆ＝２である。したがって、読み取り用ＤＭＡＣ３２に接続された上段ＦＩＦＯ部４０のＦＩＦＯ４１～４４に対応する下段ＦＩＦＯ部５０のＦＩＦＯの総数は、Ｃ×Ｆ個である。
【0022】
ここで、処理部１０に入力されるラインデータの総数をｎとする。すなわち、処理部１０に入力されるラインデータのうち、メモリ２０から読み出されたラインデータの数は、ｎ－１である。一方、下段ＦＩＦＯ部５０は、処理部１０に接続されているので、下段ＦＩＦＯ部５０のＦＩＦＯの個数は、メモリ２０から読み出されて処理部１０に入力されるラインデータの数に対応するｎ－１個である。すなわち、読み取り用ＤＭＡＣ３２側の下段ＦＩＦＯ部５０が有するＦＩＦＯの個数に関して、
Ｃ×Ｆ＝ｎ－１
が成り立つ。
Ｃ×Ｆ＝ｎ－１
が成り立つ。
【0023】
図１に示す構成例では、Ｃ＝４であり、ｎ＝９（ｌｉｎｅＮ０～Ｎ８の９ライン）であるので、Ｆ＝２となる。すなわち、下段ＦＩＦＯ部５０は、読み取り用ＤＭＡＣ３２側の上段ＦＩＦＯ部４０のＦＩＦＯ４１～４４に対して２個ずつのＦＩＦＯ５１ａ、ｂ～５４ａ、ｂを有する。また、書き込み用ＤＭＡＣ３１側についても同様であり、下段ＦＩＦＯ部５０は、上段ＦＩＦＯ部４０の１個のＦＩＦＯ４５に対して２個のＦＩＦＯ５５ａ、ｂを有する。
【0024】
バスブリッジ６０は、メモリ２０とＤＭＡＣ３０の間に介在するブリッジ回路である。ＤＭＡＣ３０は、バスブリッジ６０を介してメモリ２０に接続し、データの読み書きを行う。
【0025】
＜処理部１０とラインバッファとの間のデータ転送＞
次に、図１に示す構成例を参照して、処理部１０とラインバッファとの間のデータ転送について説明する。図１に示す構成例において、処理部１０は、９個の入力ポート（Ｎ０～Ｎ８）を有する。入力ポートＮ０には、画像から最後に読み取られたラインデータが入力される。入力ポートＮ１～Ｎ８には、ラインバッファから取得された８ライン分のラインデータが入力される。一般的には、ｎ個の入力ポートのうち、入力ポートＮ０には画像から最後に読み取られたラインデータが入力され、入力ポートＮ１～Ｎ（ｎ－１）にはラインバッファから取得されたｎ－１ライン分のラインデータが入力される。
次に、図１に示す構成例を参照して、処理部１０とラインバッファとの間のデータ転送について説明する。図１に示す構成例において、処理部１０は、９個の入力ポート（Ｎ０～Ｎ８）を有する。入力ポートＮ０には、画像から最後に読み取られたラインデータが入力される。入力ポートＮ１～Ｎ８には、ラインバッファから取得された８ライン分のラインデータが入力される。一般的には、ｎ個の入力ポートのうち、入力ポートＮ０には画像から最後に読み取られたラインデータが入力され、入力ポートＮ１～Ｎ（ｎ－１）にはラインバッファから取得されたｎ－１ライン分のラインデータが入力される。
【0026】
入力ポートＮ１～Ｎ８の並びは、ラインデータの新旧に対応している。具体的には、入力ポートＮ０に入力されるラインデータの直前に読み取られたラインデータが入力ポートＮ１に入力され、さらに１ライン前に読み取られたラインデータが入力ポートＮ２に入力される。同様に１ライン分ずつ遡って、入力ポートＮ８には最も古い８ライン前に読み取られたラインデータが入力される。
【0027】
入力ポートＮ１～Ｎ８は、読み取り用ＤＭＡＣ３２側の下段ＦＩＦＯ部５０のＦＩＦＯ５１ａ、ｂ～５４ａ、ｂに個別に接続されている。具体的には、入力ポートＮ１は、下段ＦＩＦＯ部５０のＦＩＦＯ５１ａに接続されている。入力ポートＮ２は、下段ＦＩＦＯ部５０のＦＩＦＯ５２ａに接続されている。入力ポートＮ３は、下段ＦＩＦＯ部５０のＦＩＦＯ５３ａに接続されている。入力ポートＮ４は、下段ＦＩＦＯ部５０のＦＩＦＯ５４ａに接続されている。入力ポートＮ５は、下段ＦＩＦＯ部５０のＦＩＦＯ５１ｂに接続されている。入力ポートＮ６は、下段ＦＩＦＯ部５０のＦＩＦＯ５２ｂに接続されている。入力ポートＮ７は、下段ＦＩＦＯ部５０のＦＩＦＯ５３ｂに接続されている。入力ポートＮ８は、下段ＦＩＦＯ部５０のＦＩＦＯ５４ｂに接続されている。
【0028】
また、処理部１０は、処理結果の出力データを出力する１個の出力ポート（Ｎ４（出力））と、入力ポートから入力されたラインデータをそのまま出力する２個の出力ポート（Ｎ０、Ｎ４）とを有する。出力ポートは、入力ポートから入力された全ラインデータＮ０～Ｎ８の中央のライン（Ｎ４）に対応している。また、以下の説明において、入力されたラインデータをそのまま出力する出力ポートを、処理結果を出力する出力ポートと区別するため、「転送ポート」と呼ぶ。転送ポートＮ０からは、入力ポートＮ０に入力されたラインデータが出力され、転送ポートＮ４からは、入力ポートＮ４に入力されたラインデータが出力される。
【0029】
転送ポートは、一般的には次のように設定される。まず、入力ポートＮ０に対応する出力ポート（転送ポートＮ０）である。そして、ラインバッファからのラインデータに対応する入力ポートのうち、Ｎ１（新しい方）から順に数えて、読み取り用ＤＭＡＣ３２のチャネル数Ｃの整数倍の位置の入力ポート（図１の例ではＮ４とＮ８が該当）であって、かつ、最後の（最も古い）ラインデータに対応する入力ポート（図１の例ではＮ８）以外の入力ポート（図１ではＮ４のみ）に対応する出力ポート（転送ポートＮ４）である。すなわち、Ｃを読み取り用ＤＭＡＣ３２のチャネル数、Ｐを１からＦ（Ｆは上段ＦＩＦＯ部４０のＦＩＦＯ１個に対する下段ＦＩＦＯ部５０のＦＩＦＯの数）までの整数として、入力ポートＮＬ（Ｌ＝Ｃ×（Ｐ－１））に対応する出力ポートＮＬが転送ポートとして設定される。
【0030】
転送ポートＮ０は、下段ＦＩＦＯ部５０のＦＩＦＯ５５ａに接続されている。また、転送ポートＮ４は、下段ＦＩＦＯ部５０のＦＩＦＯ５５ｂに接続されている。そして、転送ポートＮ０、Ｎ４から出力されるラインデータは、書き込み用ＤＭＡＣ３１側の下段ＦＩＦＯ部５０のＦＩＦＯ５５ａ、ｂへ供給される。図１の例では、具体的には、転送ポートＮ０の出力はＦＩＦＯ５５ａへ、転送ポートＮ４の出力はＦＩＦＯ５５ｂへ供給される。
【0031】
図１において、ＦＩＦＯ５５ａ、ｂに記載されている（ＬN0，Ｐ1）等の文字は、ＦＩＦＯ５５ａ、ｂに供給され、保持された各ラインデータに固有の情報である（対応するポート，同期情報）を表す。例えば、ＦＩＦＯ５５ａの（ＬN0，Ｐ1）とＦＩＦＯ５５ｂの（ＬN4，Ｐ1）とは、同じＰ1のタイミングで転送ポートＮ０と転送ポートＮ４から出力されたラインデータを表す。また、ＦＩＦＯ５５ｂの（ＬN4，Ｐ1）（ＬN4，Ｐ2）（ＬN4，Ｐ3）（ＬN4，Ｐ4）……は、転送ポートＮ４からＰ1、Ｐ2、Ｐ3、Ｐ4、……の順で、各タイミングに出力されたラインデータを表す。
【0032】
下段ＦＩＦＯ部５０のＦＩＦＯ５５ａ、ｂに保持されたラインデータは、交互に上段ＦＩＦＯ部４０のＦＩＦＯ４５に移される。図１の例では、（ＬN0，Ｐ1）（ＬN4，Ｐ1）（ＬN0，Ｐ2）（ＬN4，Ｐ2）……の順でラインデータが格納されている。書き込み用ＤＭＡＣ３１は、ＦＩＦＯ４５から順にラインデータを読み出し、バスブリッジ６０を介してメモリ２０へ格納する。
【0033】
より一般的には、書き込み用ＤＭＡＣ３１側の上段ＦＩＦＯ部４０のＦＩＦＯ４５および下段ＦＩＦＯ部５０のＦＩＦＯ５５ａ、ｂでは、処理部１０から下段ＦＩＦＯ部５０に送られたラインデータが、ＦＩＦＯ５５ａ、ｂの各々から順に１データずつ上段ＦＩＦＯ部４０のＦＩＦＯ４５へ送られる。そして、書き込み用ＤＭＡＣ３１によりＦＩＦＯ４５からメモリ２０へ順に書き込まれる。
【0034】
読み取り用ＤＭＡＣ３２は、バスブリッジ６０を介して、メモリ２０から自身のチャネル数分のラインデータを読み出し、上段ＦＩＦＯ部４０のＦＩＦＯ４１～４４に保持させる。ＦＩＦＯ４１には、下段ＦＩＦＯ部５０のＦＩＦＯ５１ａ、ｂに供給されるラインデータが交互に保持される。図１に示す例では、（ＬN1，Ｐ1）（ＬN5，Ｐ1）（ＬN1，Ｐ2）（ＬN5，Ｐ2）……というように、ＦＩＦＯ４１にラインデータが保持されている。ここで、ラインデータがメモリ２０から読み出される時点では、メモリ２０に書き込まれる時点から１サイクル分進んでおり、新たなラインデータＬNが入力される。したがって、ＦＩＦＯ４５から（ＬN0，Ｐ1）（ＬN4，Ｐ1）としてメモリ２０に書き込まれたラインデータが（ＬN1，Ｐ1）（ＬN5，Ｐ1）として読み出されている。
【0035】
ＦＩＦＯ４２には、下段ＦＩＦＯ部５０のＦＩＦＯ５２ａ、ｂに供給されるラインデータが交互に保持される。図１の例では、（ＬN2，Ｐ1）（ＬN6，Ｐ1）（ＬN2，Ｐ2）（ＬN6，Ｐ2）……というように、ＦＩＦＯ４２にラインデータが保持されている。ここで、ＦＩＦＯ４２に供給されるラインデータは、直前のサイクルでＦＩＦＯ４１に供給されたラインデータである。そして、１サイクル進んで新たなラインデータＬNが読み込まれたことにより、メモリ２０から読み出された各ラインデータは、１ライン分ずれてＦＩＦＯ４２に供給されている。
【0036】
ＦＩＦＯ４３には、下段ＦＩＦＯ部５０のＦＩＦＯ５３ａ、ｂに供給されるラインデータが交互に保持される。図１の例では、（ＬN3，Ｐ1）（ＬN7，Ｐ1）（ＬN3，Ｐ2）（ＬN7，Ｐ2）……というように、ＦＩＦＯ４３にラインデータが保持されている。ここで、ＦＩＦＯ４３に供給されるラインデータは、直前のサイクルでＦＩＦＯ４２に供給されたラインデータである。そして、１サイクル進んで新たなラインデータＬNが読み込まれたことにより、メモリ２０から読み出された各ラインデータは、１ライン分ずれてＦＩＦＯ４３に供給される。
【0037】
ＦＩＦＯ４４には、下段ＦＩＦＯ部５０のＦＩＦＯ５４ａ、ｂに供給されるラインデータが交互に保持される。図１の例では、（ＬN4，Ｐ1）（ＬN8，Ｐ1）（ＬN4，Ｐ2）（ＬN8，Ｐ2）……というように、ＦＩＦＯ４４にラインデータが保持されている。ここで、ＦＩＦＯ４４に供給されるラインデータは、直前のサイクルでＦＩＦＯ４３に供給されたラインデータである。そして、１サイクル進んで新たなラインデータＬNが読み込まれたことにより、メモリ２０から読み出された各ラインデータは、１ライン分ずれてＦＩＦＯ４４に供給される。
【0038】
下段ＦＩＦＯ部５０のＦＩＦＯ５１ａ、ｂには、ＦＩＦＯ４１から交互にラインデータが転送される。図１に示す例では、ＦＩＦＯ５１ａに、（ＬN1，Ｐ1）（ＬN1，Ｐ2）（ＬN1，Ｐ3）（ＬN1，Ｐ4）……というようにラインデータが転送され、ＦＩＦＯ５１ｂに、（ＬN5，Ｐ1）（ＬN5，Ｐ2）（ＬN5，Ｐ3）（ＬN5，Ｐ4）……というようにラインデータが転送されている。同様に、ＦＩＦＯ５２ａ、ｂにはＦＩＦＯ４２から、ＦＩＦＯ５３ａ、ｂにはＦＩＦＯ４３から、ＦＩＦＯ５４ａ、ｂにはＦＩＦＯ４４から、交互にラインデータが転送される。図１に示す例では、ＦＩＦＯ５２ａに、（ＬN2，Ｐ1）（ＬN2，Ｐ2）（ＬN2，Ｐ3）（ＬN2，Ｐ4）……というようにラインデータが転送され、ＦＩＦＯ５２ｂに、（ＬN6，Ｐ1）（ＬN6，Ｐ2）（ＬN6，Ｐ3）（ＬN6，Ｐ4）……というようにラインデータが転送されている。また、ＦＩＦＯ５３ａに、（ＬN3，Ｐ1）（ＬN3，Ｐ2）（ＬN3，Ｐ3）（ＬN3，Ｐ4）……というようにラインデータが転送され、ＦＩＦＯ５３ｂに、（ＬN7，Ｐ1）（ＬN7，Ｐ2）（ＬN7，Ｐ3）（ＬN7，Ｐ4）……というようにラインデータが転送されている。また、ＦＩＦＯ５４ａに、（ＬN4，Ｐ1）（ＬN4，Ｐ2）（ＬN4，Ｐ3）（ＬN4，Ｐ4）……というようにラインデータが転送され、ＦＩＦＯ５４ｂに、（ＬN8，Ｐ1）（ＬN8，Ｐ2）（ＬN8，Ｐ3）（ＬN8，Ｐ4）……というようにラインデータが転送されている。
【0039】
より一般的には、読み取り用ＤＭＡＣ３２側の上段ＦＩＦＯ部４０のＦＩＦＯ４１～４４および下段ＦＩＦＯ部５０のＦＩＦＯ５１ａ、ｂ～５４ａ、ｂでは、読み取り用ＤＭＡＣ３２によりメモリ２０から読み出されてＦＩＦＯ４１～４４に格納されたラインデータが、処理部２０に入力されるライン順にしたがって、上段ＦＩＦＯ部４０の各ＦＩＦＯ４１～４４に対応する下段ＦＩＦＯ部５０のＦＩＦＯ５１ａ、ｂ～５４ａ、ｂへ１データずつ順に格納される。
【0040】
そして、下段ＦＩＦＯ部５０の各ＦＩＦＯ５１ａ、ｂ～５４ａ、ｂから、１サイクルごとに、同じ同期情報（Ｐ1、Ｐ2、Ｐ3、Ｐ4、……）のラインデータが処理部１０へ供給される。処理部１０の入力ポートＮ０には、その都度、新たに読み込まれたラインデータが入力される。
【0041】
＜処理部１０の構成＞
図２は、処理部１０の構成例を示す図である。処理部１０は、演算コア１１と、入力部１２と、出力部１３とを備える。入力部１２は、入力ポートを構成する複数個の入力インターフェイス（Ｉ／Ｆ）１２１と、入力ポートのＯＮ／ＯＦＦを制御するデータセレクタ１２２とを備える。入力Ｉ／Ｆ１２１の数は、図１に示す構成の場合、入力ポートＮ０、Ｎ１～Ｎ８に対応する９個である。データセレクタ１２２は、入力ポートＮ０以外の各入力ポートを構成する入力Ｉ／Ｆ１２１に対して設けられる。したがって、データセレクタ１２２の数は、図１に示す構成の場合、入力ポートＮ１～Ｎ８に対応する８個である。入力ポートＮ０を構成する入力Ｉ／Ｆ１２１には、画像の読み取り手段（図２では「前段」と記載）により最後に読み取られたデータが入力される。
図２は、処理部１０の構成例を示す図である。処理部１０は、演算コア１１と、入力部１２と、出力部１３とを備える。入力部１２は、入力ポートを構成する複数個の入力インターフェイス（Ｉ／Ｆ）１２１と、入力ポートのＯＮ／ＯＦＦを制御するデータセレクタ１２２とを備える。入力Ｉ／Ｆ１２１の数は、図１に示す構成の場合、入力ポートＮ０、Ｎ１～Ｎ８に対応する９個である。データセレクタ１２２は、入力ポートＮ０以外の各入力ポートを構成する入力Ｉ／Ｆ１２１に対して設けられる。したがって、データセレクタ１２２の数は、図１に示す構成の場合、入力ポートＮ１～Ｎ８に対応する８個である。入力ポートＮ０を構成する入力Ｉ／Ｆ１２１には、画像の読み取り手段（図２では「前段」と記載）により最後に読み取られたデータが入力される。
【0042】
出力部１３は、出力ポート（転送ポートを含む）を構成する複数個の出力インターフェイス（Ｉ／Ｆ）１３１と、出力ポートのＯＮ／ＯＦＦを制御するデータセレクタ１３２とを備える。出力Ｉ／Ｆ１３１の数は、図１に示す構成の場合、出力ポートＮ４および転送ポートＮ０、Ｎ４に対応する３個である。データセレクタ１３２は、各転送ポートＮ０、Ｎ４に対して設けられ、データセレクタ１３２の数は２個である。
【0043】
＜上段ＦＩＦＯ部４０の各ＦＩＦＯ４１～４５と処理部１０の入力ポートとの関係＞
図３は、上段ＦＩＦＯ部４０の各ＦＩＦＯ４１～４５と処理部１０の入力ポートとの関係を示す図表である。図３には、入力ライン（入力ポートＮ０）に画像読み取りによる１００～１０５ライン目のラインデータが入力されるタイミング（各サイクル）における、処理部１０の各入力ポートＮ０、Ｎ１～Ｎ８に入力されるラインデータと、上段ＦＩＦＯ部４０の各ＦＩＦＯ４１～４５に保持されるラインデータとが示されている。
図３は、上段ＦＩＦＯ部４０の各ＦＩＦＯ４１～４５と処理部１０の入力ポートとの関係を示す図表である。図３には、入力ライン（入力ポートＮ０）に画像読み取りによる１００～１０５ライン目のラインデータが入力されるタイミング（各サイクル）における、処理部１０の各入力ポートＮ０、Ｎ１～Ｎ８に入力されるラインデータと、上段ＦＩＦＯ部４０の各ＦＩＦＯ４１～４５に保持されるラインデータとが示されている。
【0044】
図３を参照すると、例えば入力ポートＮに１００ライン目のラインデータが入力される時、読み取り用ＤＭＡＣ３２側のＦＩＦＯ４１～４４には、次のラインデータが保持される。なお、図３では、例えば９９ライン目のラインデータを「Ｌ９９」と表記している。
ＦＩＦＯ４１：（ＬN1，Ｐ1）（ＬN5，Ｐ1）→Ｌ９９、Ｌ９５
ＦＩＦＯ４２：（ＬN2，Ｐ1）（ＬN6，Ｐ1）→Ｌ９８、Ｌ９４
ＦＩＦＯ４３：（ＬN3，Ｐ1）（ＬN7，Ｐ1）→Ｌ９７、Ｌ９３
ＦＩＦＯ４４：（ＬN4，Ｐ1）（ＬN8，Ｐ1）→Ｌ９６、Ｌ９２
ＦＩＦＯ４１：（ＬN1，Ｐ1）（ＬN5，Ｐ1）→Ｌ９９、Ｌ９５
ＦＩＦＯ４２：（ＬN2，Ｐ1）（ＬN6，Ｐ1）→Ｌ９８、Ｌ９４
ＦＩＦＯ４３：（ＬN3，Ｐ1）（ＬN7，Ｐ1）→Ｌ９７、Ｌ９３
ＦＩＦＯ４４：（ＬN4，Ｐ1）（ＬN8，Ｐ1）→Ｌ９６、Ｌ９２
【0045】
これが下段ＦＩＦＯ部５０のＦＩＦＯ５１ａ、ｂ～５４ａ、ｂに振り分けられ、入力ポートＮ１～Ｎ８に、次のように転送される。すなわち、古いラインデータから、Ｎ８→Ｎ１の順に入力される。なお、図３では、入力ポートＮ１を「ｐｏｒｔ Ｎ１」と表記している。
入力ポートＮ８：Ｌ９２
入力ポートＮ７：Ｌ９３
入力ポートＮ６：Ｌ９４
入力ポートＮ５：Ｌ９５
入力ポートＮ４：Ｌ９６
入力ポートＮ３：Ｌ９７
入力ポートＮ２：Ｌ９８
入力ポートＮ１：Ｌ９９
入力ポートＮ８：Ｌ９２
入力ポートＮ７：Ｌ９３
入力ポートＮ６：Ｌ９４
入力ポートＮ５：Ｌ９５
入力ポートＮ４：Ｌ９６
入力ポートＮ３：Ｌ９７
入力ポートＮ２：Ｌ９８
入力ポートＮ１：Ｌ９９
【0046】
このサイクルでは、上述したように入力ポートＮ０には１００ライン目のラインデータ「Ｌ１００」が入力される。次のサイクルでは、入力ポートＮ０に１０１ライン目のラインデータ「Ｌ１０１」が入力される。また、読み取り用ＤＭＡＣ３２に読み出されてＦＩＦＯ４１～４４に保持されるラインデータ、入力ポートＮ１～Ｎ８に振り分けられるラインデータは、上記の状態から新しい方へ１ラインずつずれる。
【0047】
ここで、転送ポートＮ０、Ｎ４から出力されるラインデータに着目する。転送ポートＮ０、Ｎ４からは、入力ポートＮ０、Ｎ４への入力がそのまま出力されるため、上述の入力ポートＮ０に１００ライン目のラインデータ（Ｌ１００）が入力されたタイミングでは、転送ポートＮ０の出力はＬ１００、転送ポートＮ４の出力はＬ９６となる。したがって、書き込み用ＤＭＡＣ３１側のＦＩＦＯ４５には、ＬN＝Ｌ１００、ＬN4＝Ｌ９６が保持される。図３では、Ｌ１００およびＬ９６の位置を網掛けで示している。図示のように、１サイクルごとに、入力ポートＮ０から新たなラインデータが入力され、これに伴い、Ｌ１００およびＬ９６が入力される入力ポートの位置が１ラインずつずれている。同様に、メモリ２０から読み出されたＬ１００およびＬ９６が保持されるＦＩＦＯ４１～４４が一つずつずれている。
【0048】
＜ウインドウサイズの制御＞
次に、図１のように構成された画像処理装置のウインドウサイズの制御について説明する。本実施形態では、画像処理装置のラインバッファにおいて、ＤＭＡＣ３０により読み書きされるラインデータを保持するＦＩＦＯを複数段とした。そして、上段ＦＩＦＯ部４０のＦＩＦＯ（図１ではＦＩＦＯ４１～４５）に対し、下段ＦＩＦＯ部５０の複数個のＦＩＦＯ（図１ではＦＩＦＯ５１ａ、ｂ～５５ａ、ｂ）を対応付けた。これにより、ＤＭＡＣ３０のチャネル数を変更することなく処理部１０への入力ライン数を増加させ、処理部１０におけるウインドウサイズを拡大させた。
次に、図１のように構成された画像処理装置のウインドウサイズの制御について説明する。本実施形態では、画像処理装置のラインバッファにおいて、ＤＭＡＣ３０により読み書きされるラインデータを保持するＦＩＦＯを複数段とした。そして、上段ＦＩＦＯ部４０のＦＩＦＯ（図１ではＦＩＦＯ４１～４５）に対し、下段ＦＩＦＯ部５０の複数個のＦＩＦＯ（図１ではＦＩＦＯ５１ａ、ｂ～５５ａ、ｂ）を対応付けた。これにより、ＤＭＡＣ３０のチャネル数を変更することなく処理部１０への入力ライン数を増加させ、処理部１０におけるウインドウサイズを拡大させた。
【0049】
図１の例では、読み取り用ＤＭＡＣ３２のチャネル数４で１段のＦＩＦＯ（上段ＦＩＦＯ部４０のＦＩＦＯ４１～４４の場合、入力ポートＮ０への入力ラインと合わせて５ラインのウインドウサイズであるところ、下段ＦＩＦＯ部５０のＦＩＦＯ５１ａ、ｂ～５４ａ、ｂを追加したことで、入力ポートＮ０への入力ラインと合わせて９ラインのウインドウサイズとなった。ここで、上段ＦＩＦＯ部４０の各ＦＩＦＯ４１～４５に対応する下段ＦＩＦＯ部５０のＦＩＦＯ５１ａ、ｂ～５５ａ、ｂの一部を非アクティブとすることにより、ウインドウサイズを変化（縮小）させることができる。
【0050】
図４は、ウインドウサイズの制御例を示す図である。図４に示す例では、下段ＦＩＦＯ部５０のＦＩＦＯ５１ａ、ｂ～５５ａ、ｂのうち、ＦＩＦＯ５１ｂ、５２ｂ、５３ｂ、５４ｂ、５５ｂを非アクティブとし、ＦＩＦＯ５１ａ、５２ａ、５３ａ、５４ａ、５５ａのみを使用する。これにより、ＤＭＡＣ３０や上段ＦＩＦＯ部４０の構成を変更することなく、５ラインのウインドウサイズに変更（縮小）される。
【0051】
処理部１０の入力ポートは、入力ラインが接続された入力ポートＮ０と、ＦＩＦＯ５１ａ、５２ａ、５３ａ、５４ａが接続された入力ポートＮ１～Ｎ４が使用され、入力ポートＮ５～Ｎ８は使用されない。この場合、データセレクタ１２２（図２参照）により入力ポートＮ５～Ｎ８を遮断しても良いし、ＦＩＦＯ５１ｂ、５２ｂ、５３ｂ、５４ｂからのラインデータの入力自体が無いため、特に入力ポートＮ５～Ｎ８を遮断しなくても良い。
【0052】
処理部１０の有効な入力ポートがＮ０～Ｎ４となったため、出力ポートは、これらの中央のラインであるＮ２に変更される。また、処理部１０の転送ポートは、入力ポートＮ０への入力が出力される転送ポートＮ０が使用され、入力ポートＮ４への入力が出力される転送ポートＮ４は使用されない。この場合、データセレクタ１３２（図２参照）により転送ポートＮ４を遮断して、入力ポートＮ４への入力がＦＩＦＯ５５ｂへ転送されないようにする。
【0053】
＜画像処理装置１の他の構成例＞
図５は、画像処理装置の他の構成例を示す図である。図５に示す画像処理装置１は、図１に示した構成と比較して、下段ＦＩＦＯ部５０が有するＦＩＦＯの数が異なる。下段ＦＩＦＯ部５０は、上段ＦＩＦＯ部４０の個々のＦＩＦＯ４１～４５に対して１対Ｆの比で対応させたＦＩＦＯを有する。そして、図５に示す構成では、Ｆ＝３である。すなわち、下段ＦＩＦＯ部５０は、読み取り用ＤＭＡＣ３２側の上段ＦＩＦＯ部４０のＦＩＦＯ４１～４４に対して３個ずつのＦＩＦＯ５１ａ、ｂ、ｃ～５４ａ、ｂ、ｃを有する。また、書き込み用ＤＭＡＣ３１側についても同様であり、下段ＦＩＦＯ部５０は、上段ＦＩＦＯ部４０の１個のＦＩＦＯ４５に対して３個のＦＩＦＯ５５ａ、ｂ、ｃを有する。
図５は、画像処理装置の他の構成例を示す図である。図５に示す画像処理装置１は、図１に示した構成と比較して、下段ＦＩＦＯ部５０が有するＦＩＦＯの数が異なる。下段ＦＩＦＯ部５０は、上段ＦＩＦＯ部４０の個々のＦＩＦＯ４１～４５に対して１対Ｆの比で対応させたＦＩＦＯを有する。そして、図５に示す構成では、Ｆ＝３である。すなわち、下段ＦＩＦＯ部５０は、読み取り用ＤＭＡＣ３２側の上段ＦＩＦＯ部４０のＦＩＦＯ４１～４４に対して３個ずつのＦＩＦＯ５１ａ、ｂ、ｃ～５４ａ、ｂ、ｃを有する。また、書き込み用ＤＭＡＣ３１側についても同様であり、下段ＦＩＦＯ部５０は、上段ＦＩＦＯ部４０の１個のＦＩＦＯ４５に対して３個のＦＩＦＯ５５ａ、ｂ、ｃを有する。
【0054】
また、読み取り用ＤＭＡＣ３２のチャネル数に対応するＣ、処理部１０に入力されるラインデータの総数をｎとすると、
Ｃ×Ｆ＝ｎ－１
であるから、
ｎ＝Ｃ×Ｆ＋１＝４×３＋１＝１３
であり、処理部１０に入力されるラインデータの総数は１３である。図５に示す構成では、ｌｉｎｅＮ０～Ｎ１２が入力されている。また、処理部１０は、処理後のラインデータｌｉｎｅＮ６を出力する。さらに、処理部１０は、読み込んだラインデータのうち、ｌｉｎｅＮ０、Ｎ４、Ｎ８をそのまま出力してラインバッファへ転送する。
Ｃ×Ｆ＝ｎ－１
であるから、
ｎ＝Ｃ×Ｆ＋１＝４×３＋１＝１３
であり、処理部１０に入力されるラインデータの総数は１３である。図５に示す構成では、ｌｉｎｅＮ０～Ｎ１２が入力されている。また、処理部１０は、処理後のラインデータｌｉｎｅＮ６を出力する。さらに、処理部１０は、読み込んだラインデータのうち、ｌｉｎｅＮ０、Ｎ４、Ｎ８をそのまま出力してラインバッファへ転送する。
【0055】
図５に示す画像処理装置１において、その他の構成は、図１に示した画像処理装置１と同様である。すなわち、図５に示す画像処理装置１は、読み取り用ＤＭＡＣ３２のチャネル数および上段ＦＩＦＯ部４０のＦＩＦＯの数は、図１に示した構成と同一であるのに対し、下段ＦＩＦＯ部５０のＦＩＦＯの数が増加することにより、処理部１０の入力ライン数が増加し、処理単位のウインドウのサイズが拡大する。
【0056】
＜図５に示す画像処理装置１における処理部１０とラインバッファとの間のデータ転送＞
次に、図５に示す構成例を参照して、処理部１０とラインバッファとの間のデータ転送について説明する。図５に示す構成例において、処理部１０は、１３個の入力ポート（Ｎ０～Ｎ１２）を有する。入力ポートＮ０には、画像から最後に読み取られたラインデータが入力される。入力ポートＮ１～Ｎ１２には、ラインバッファから取得された１２ライン分のラインデータが入力される。入力ポートＮ１～Ｎ１２の並びは、ラインデータの新旧に対応している。具体的には、入力ポートＮ０に入力されるラインデータの直前に読み取られたラインデータが入力ポートＮ１に入力され、さらに１ライン前に読み取られたラインデータが入力ポートＮ２に入力される。同様に１ライン分ずつ遡って、入力ポートＮ１２には最も古い１２ライン前に読み取られたラインデータが入力される。
次に、図５に示す構成例を参照して、処理部１０とラインバッファとの間のデータ転送について説明する。図５に示す構成例において、処理部１０は、１３個の入力ポート（Ｎ０～Ｎ１２）を有する。入力ポートＮ０には、画像から最後に読み取られたラインデータが入力される。入力ポートＮ１～Ｎ１２には、ラインバッファから取得された１２ライン分のラインデータが入力される。入力ポートＮ１～Ｎ１２の並びは、ラインデータの新旧に対応している。具体的には、入力ポートＮ０に入力されるラインデータの直前に読み取られたラインデータが入力ポートＮ１に入力され、さらに１ライン前に読み取られたラインデータが入力ポートＮ２に入力される。同様に１ライン分ずつ遡って、入力ポートＮ１２には最も古い１２ライン前に読み取られたラインデータが入力される。
【0057】
入力ポートＮ１～Ｎ１２は、読み取り用ＤＭＡＣ３２側の下段ＦＩＦＯ部５０のＦＩＦＯ５１ａ、ｂ、ｃ～５４ａ、ｂ、ｃに個別に接続されている。具体的には、入力ポートＮ１は、下段ＦＩＦＯ部５０のＦＩＦＯ５１ａに接続されている。入力ポートＮ２は、下段ＦＩＦＯ部５０のＦＩＦＯ５２ａに接続されている。入力ポートＮ３は、下段ＦＩＦＯ部５０のＦＩＦＯ５３ａに接続されている。入力ポートＮ４は、下段ＦＩＦＯ部５０のＦＩＦＯ５４ａに接続されている。入力ポートＮ５は、下段ＦＩＦＯ部５０のＦＩＦＯ５１ｂに接続されている。入力ポートＮ６は、下段ＦＩＦＯ部５０のＦＩＦＯ５２ｂに接続されている。入力ポートＮ７は、下段ＦＩＦＯ部５０のＦＩＦＯ５３ｂに接続されている。入力ポートＮ８は、下段ＦＩＦＯ部５０のＦＩＦＯ５４ｂに接続されている。ここまでは、図１に示した構成例における接続関係と同様である。図５に示す構成例では、さらに、入力ポートＮ９は、下段ＦＩＦＯ部５０のＦＩＦＯ５１ｃに接続されている。入力ポートＮ１０は、下段ＦＩＦＯ部５０のＦＩＦＯ５２ｃに接続されている。入力ポートＮ１１は、下段ＦＩＦＯ部５０のＦＩＦＯ５３ｃに接続されている。入力ポートＮ１２は、下段ＦＩＦＯ部５０のＦＩＦＯ５４ｃに接続されている。
【0058】
また、処理部１０は、処理結果の出力データを出力する１個の出力ポート（Ｎ６（出力））と、入力ポートから入力されたラインデータをそのまま出力する３個の転送ポート（Ｎ０、Ｎ４、Ｎ８）とを有する。転送ポートＮ０からは、入力ポートＮ０に入力されたラインデータが出力され、転送ポートＮ４からは、入力ポートＮ４に入力されたラインデータが出力され、転送ポートＮ８からは、入力ポートＮ８に入力されたラインデータが出力される。
【0059】
図１を参照して説明した転送ポートの設定方法により、転送ポートとして、入力ポートＮ０に対応する出力ポートと、ラインバッファからのラインデータに対応する入力ポートのうち、読み取り用ＤＭＡＣ３２のチャネル数Ｃの整数倍の位置の入力ポート（Ｎ４、Ｎ８、Ｎ１２）であって、最後のラインデータに対応する入力ポート（Ｎ１２）以外の入力ポート（Ｎ４、Ｎ８）に対応する出力ポートとが設定されている。
【0060】
転送ポートＮ０は、下段ＦＩＦＯ部５０のＦＩＦＯ５５ａに接続されている。また、転送ポートＮ４は、下段ＦＩＦＯ部５０のＦＩＦＯ５５ｂに接続されている。また、転送ポートＮ８は、下段ＦＩＦＯ部５０のＦＩＦＯ５５ｃに接続されている。そして、転送ポートＮ０、Ｎ４、Ｎ８から出力されるラインデータは、書き込み用ＤＭＡＣ３１側の下段ＦＩＦＯ部５０のＦＩＦＯ５５ａ、ｂ、ｃへ供給される。図５の例では、具体的には、転送ポートＮ０の出力はＦＩＦＯ５５ａへ、転送ポートＮ４の出力はＦＩＦＯ５５ｂへ、転送ポートＮ８の出力はＦＩＦＯ５５ｃへ供給される。
【0061】
下段ＦＩＦＯ部５０のＦＩＦＯ５５ａ、ｂ、ｃに保持されたラインデータは、交互に上段ＦＩＦＯ部４０のＦＩＦＯ４５に移される。図５の例では、（ＬN0，Ｐ1）（ＬN4，Ｐ1）（ＬN8，Ｐ1）（ＬN0，Ｐ2）……の順でラインデータが格納されている。書き込み用ＤＭＡＣ３１は、ＦＩＦＯ４５から順にラインデータを読み出し、バスブリッジ６０を介してメモリ２０へ格納する。
【0062】
読み取り用ＤＭＡＣ３２は、バスブリッジ６０を介して、メモリ２０から自身のチャネル数分のラインデータを読み出し、上段ＦＩＦＯ部４０のＦＩＦＯ４１～４４に保持させる。ＦＩＦＯ４１には、下段ＦＩＦＯ部５０のＦＩＦＯ５１ａ、ｂ、ｃに供給されるラインデータが交互に保持される。図５に示す例では、（ＬN1，Ｐ1）（ＬN5，Ｐ1）（ＬN9，Ｐ1）（ＬN1，Ｐ2）……というように、ＦＩＦＯ４１にラインデータが保持されている。
【0063】
ＦＩＦＯ４２には、下段ＦＩＦＯ部５０のＦＩＦＯ５２ａ、ｂ、ｃに供給されるラインデータが交互に保持される。図５の例では、（ＬN2，Ｐ1）（ＬN6，Ｐ1）（ＬN10，Ｐ1）（ＬN2，Ｐ2）……というように、ＦＩＦＯ４２にラインデータが保持されている。ＦＩＦＯ４２に供給されるラインデータは、直前のサイクルでＦＩＦＯ４１に供給され、１ライン分ずれてメモリ２０からＦＩＦＯ４２に供給されている。
【0064】
ＦＩＦＯ４３には、下段ＦＩＦＯ部５０のＦＩＦＯ５３ａ、ｂ、ｃに供給されるラインデータが交互に保持される。図５の例では、（ＬN3，Ｐ1）（ＬN7，Ｐ1）（ＬN11，Ｐ1）（ＬN3，Ｐ2）……というように、ＦＩＦＯ４３にラインデータが保持されている。ＦＩＦＯ４３に供給されるラインデータは、直前のサイクルでＦＩＦＯ４２に供給され、１ライン分ずれてメモリ２０からＦＩＦＯ４３に供給される。
【0065】
ＦＩＦＯ４４には、下段ＦＩＦＯ部５０のＦＩＦＯ５４ａ、ｂ、ｃに供給されるラインデータが交互に保持される。図５の例では、（ＬN4，Ｐ1）（ＬN8，Ｐ1）（ＬN12，Ｐ1）（ＬN4，Ｐ2）……というように、ＦＩＦＯ４４にラインデータが保持されている。ＦＩＦＯ４４に供給されるラインデータは、直前のサイクルでＦＩＦＯ４３に供給され、１ライン分ずれてメモリ２０からＦＩＦＯ４４に供給される。
【0066】
下段ＦＩＦＯ部５０のＦＩＦＯ５１ａ、ｂ、ｃには、ＦＩＦＯ４１から交互にラインデータが転送される。図５に示す例では、ＦＩＦＯ５１ａに、（ＬN1，Ｐ1）（ＬN1，Ｐ2）（ＬN1，Ｐ3）（ＬN1，Ｐ4）……というようにラインデータが転送され、ＦＩＦＯ５１ｂに、（ＬN5，Ｐ1）（ＬN5，Ｐ2）（ＬN5，Ｐ3）（ＬN5，Ｐ4）……というようにラインデータが転送され、ＦＩＦＯ５１ｃに、（ＬN9，Ｐ1）（ＬN9，Ｐ2）（ＬN9，Ｐ3）（ＬN9，Ｐ4）……というようにラインデータが転送されている。同様に、ＦＩＦＯ５２ａ、ｂ、ｃにはＦＩＦＯ４２から、ＦＩＦＯ５３ａ、ｂ、ｃにはＦＩＦＯ４３から、ＦＩＦＯ５４ａ、ｂ、ｃにはＦＩＦＯ４４から、交互にラインデータが転送される。図５に示す例では、ＦＩＦＯ５２ａに、（ＬN2，Ｐ1）（ＬN2，Ｐ2）（ＬN2，Ｐ3）（ＬN2，Ｐ4）……というようにラインデータが転送され、ＦＩＦＯ５２ｂに、（ＬN6，Ｐ1）（ＬN6，Ｐ2）（ＬN6，Ｐ3）（ＬN6，Ｐ4）……というようにラインデータが転送され、ＦＩＦＯ５２ｃに、（ＬN10，Ｐ1）（ＬN10，Ｐ2）（ＬN10，Ｐ3）（ＬN10，Ｐ4）……というようにラインデータが転送されている。また、ＦＩＦＯ５３ａに、（ＬN3，Ｐ1）（ＬN3，Ｐ2）（ＬN3，Ｐ3）（ＬN3，Ｐ4）……というようにラインデータが転送され、ＦＩＦＯ５３ｂに、（ＬN7，Ｐ1）（ＬN7，Ｐ2）（ＬN7，Ｐ3）（ＬN7，Ｐ4）……というようにラインデータが転送され、ＦＩＦＯ５３ｃに、（ＬN11，Ｐ1）（ＬN11，Ｐ2）（ＬN11，Ｐ3）（ＬN11，Ｐ4）……というようにラインデータが転送されている。また、ＦＩＦＯ５４ａに、（ＬN4，Ｐ1）（ＬN4，Ｐ2）（ＬN4，Ｐ3）（ＬN4，Ｐ4）……というようにラインデータが転送され、ＦＩＦＯ５４ｂに、（ＬN8，Ｐ1）（ＬN8，Ｐ2）（ＬN8，Ｐ3）（ＬN8，Ｐ4）……というようにラインデータが転送され、ＦＩＦＯ５４ｃに、（ＬN12，Ｐ1）（ＬN12，Ｐ2）（ＬN12，Ｐ3）（ＬN12，Ｐ4）……というようにラインデータが転送されている。
【0067】
そして、下段ＦＩＦＯ部５０の各ＦＩＦＯ５１ａ、ｂ、ｃ～５４ａ、ｂ、ｃから、１サイクルごとに、同じ同期情報（Ｐ1、Ｐ2、Ｐ3、Ｐ4、……）のラインデータが処理部１０へ供給される。処理部１０の入力ポートＮ０には、その都度、新たに読み込まれたラインデータが入力される。
【0068】
＜図５の構成による上段ＦＩＦＯ部４０の各ＦＩＦＯ４１～４５と処理部１０の入力ポートとの関係＞
図６は、上段ＦＩＦＯ部４０の各ＦＩＦＯ４１～４５と処理部１０の入力ポートとの関係を示す図表である。図６には、入力ライン（入力ポートＮ０）に画像読み取りによる１００～１０５ライン目のラインデータが入力されるタイミング（各サイクル）における、処理部１０の各入力ポートＮ０、Ｎ１～Ｎ１２に入力されるラインデータと、上段ＦＩＦＯ部４０の各ＦＩＦＯ４１～４５に保持されるラインデータとが示されている。
図６は、上段ＦＩＦＯ部４０の各ＦＩＦＯ４１～４５と処理部１０の入力ポートとの関係を示す図表である。図６には、入力ライン（入力ポートＮ０）に画像読み取りによる１００～１０５ライン目のラインデータが入力されるタイミング（各サイクル）における、処理部１０の各入力ポートＮ０、Ｎ１～Ｎ１２に入力されるラインデータと、上段ＦＩＦＯ部４０の各ＦＩＦＯ４１～４５に保持されるラインデータとが示されている。
【0069】
図６を参照すると、例えば入力ポートＮに１００ライン目のラインデータが入力される時、読み取り用ＤＭＡＣ３２側のＦＩＦＯ４１～４４には、次のラインデータが保持される。
ＦＩＦＯ４１：（ＬN1，Ｐ1）（ＬN5，Ｐ1）（ＬN9，Ｐ1）→Ｌ９９、Ｌ９５、Ｌ９１
ＦＩＦＯ４２：（ＬN2，Ｐ1）（ＬN6，Ｐ1）（ＬN10，Ｐ1）→Ｌ９８、Ｌ９４、Ｌ９０
ＦＩＦＯ４３：（ＬN3，Ｐ1）（ＬN7，Ｐ1）（ＬN11，Ｐ1）→Ｌ９７、Ｌ９３、Ｌ８９
ＦＩＦＯ４４：（ＬN4，Ｐ1）（ＬN8，Ｐ1）（ＬN12，Ｐ1）→Ｌ９６、Ｌ９２、Ｌ８８
ＦＩＦＯ４１：（ＬN1，Ｐ1）（ＬN5，Ｐ1）（ＬN9，Ｐ1）→Ｌ９９、Ｌ９５、Ｌ９１
ＦＩＦＯ４２：（ＬN2，Ｐ1）（ＬN6，Ｐ1）（ＬN10，Ｐ1）→Ｌ９８、Ｌ９４、Ｌ９０
ＦＩＦＯ４３：（ＬN3，Ｐ1）（ＬN7，Ｐ1）（ＬN11，Ｐ1）→Ｌ９７、Ｌ９３、Ｌ８９
ＦＩＦＯ４４：（ＬN4，Ｐ1）（ＬN8，Ｐ1）（ＬN12，Ｐ1）→Ｌ９６、Ｌ９２、Ｌ８８
【0070】
これが下段ＦＩＦＯ部５０のＦＩＦＯ５１ａ、ｂ、ｃ～５４ａ、ｂ、ｃに振り分けられ、入力ポートＮ１～Ｎ１２に、次のように転送される。すなわち、古いラインデータから、Ｎ１２→Ｎ１の順に入力される。
入力ポートＮ１２：Ｌ８８
入力ポートＮ１１：Ｌ８９
入力ポートＮ１０：Ｌ９０
入力ポートＮ９：Ｌ９１
入力ポートＮ８：Ｌ９２
入力ポートＮ７：Ｌ９３
入力ポートＮ６：Ｌ９４
入力ポートＮ５：Ｌ９５
入力ポートＮ４：Ｌ９６
入力ポートＮ３：Ｌ９７
入力ポートＮ２：Ｌ９８
入力ポートＮ１：Ｌ９９
入力ポートＮ１２：Ｌ８８
入力ポートＮ１１：Ｌ８９
入力ポートＮ１０：Ｌ９０
入力ポートＮ９：Ｌ９１
入力ポートＮ８：Ｌ９２
入力ポートＮ７：Ｌ９３
入力ポートＮ６：Ｌ９４
入力ポートＮ５：Ｌ９５
入力ポートＮ４：Ｌ９６
入力ポートＮ３：Ｌ９７
入力ポートＮ２：Ｌ９８
入力ポートＮ１：Ｌ９９
【0071】
このサイクルでは、上述したように入力ポートＮ０には１００ライン目のラインデータ「Ｌ１００」が入力される。次のサイクルでは、入力ポートＮ０に１０１ライン目のラインデータ「Ｌ１０１」が入力される。また、読み取り用ＤＭＡＣ３２に読み出されてＦＩＦＯ４１～４４に保持されるラインデータ、入力ポートＮ１～Ｎ１２に振り分けられるラインデータは、上記の状態から新しい方へ１ラインずつずれる。
【0072】
ここで、転送ポートＮ０、Ｎ４、Ｎ８から出力されるラインデータに着目する。転送ポートＮ０、Ｎ４、Ｎ８からは、入力ポートＮ０、Ｎ４、Ｎ８への入力がそのまま出力されるため、上述の入力ポートＮ０に１００ライン目のラインデータ（Ｌ１００）が入力されたタイミングでは、転送ポートＮ０の出力はＬ１００、転送ポートＮ４の出力はＬ９６、転送ポートＮ８の出力はＬ９２となる。したがって、書き込み用ＤＭＡＣ３１側のＦＩＦＯ４５には、ＬN0＝Ｌ１００、ＬN4＝Ｌ９６、ＬN8＝Ｌ９２が保持される。図６では、Ｌ１００、Ｌ９６およびＬ９２の位置を網掛けで示している。図示のように、１サイクルごとに、入力ポートＮ０から新たなラインデータが入力され、これに伴い、Ｌ１００、Ｌ９６およびＬ９２が入力される入力ポートの位置が１ラインずつずれている。同様に、メモリ２０から読み出されたＬ１００、Ｌ９６およびＬ９２が保持されるＦＩＦＯ４１～４４が一つずつずれている。
【0073】
＜図５の構成におけるウインドウサイズの制御＞
次に、図５のように構成された画像処理装置のウインドウサイズの制御について説明する。図５に示す構成では、上段ＦＩＦＯ部４０のＦＩＦＯ４１～４５に対し、下段ＦＩＦＯ部５０のＦＩＦＯ５１ａ、ｂ、ｃ～５５ａ、ｂ、ｃを対応付け、処理部１０におけるウインドウサイズを拡大させた。そして、上段ＦＩＦＯ部４０の各ＦＩＦＯ４１～４５に対応する下段ＦＩＦＯ部５０のＦＩＦＯ５１ａ、ｂ、ｃ～５５ａ、ｂ、ｃの一部を非アクティブとすることにより、ウインドウサイズを変化（縮小）させることができる。
次に、図５のように構成された画像処理装置のウインドウサイズの制御について説明する。図５に示す構成では、上段ＦＩＦＯ部４０のＦＩＦＯ４１～４５に対し、下段ＦＩＦＯ部５０のＦＩＦＯ５１ａ、ｂ、ｃ～５５ａ、ｂ、ｃを対応付け、処理部１０におけるウインドウサイズを拡大させた。そして、上段ＦＩＦＯ部４０の各ＦＩＦＯ４１～４５に対応する下段ＦＩＦＯ部５０のＦＩＦＯ５１ａ、ｂ、ｃ～５５ａ、ｂ、ｃの一部を非アクティブとすることにより、ウインドウサイズを変化（縮小）させることができる。
【0074】
図７は、ウインドウサイズの制御例を示す図である。図７に示す例では、下段ＦＩＦＯ部５０のＦＩＦＯ５１ａ、ｂ、ｃ～５５ａ、ｂ、ｃのうち、ＦＩＦＯ５１ｃ、５２ｃ、５３ｃ、５４ｃ、５５ｃを非アクティブとし、ＦＩＦＯ５１ａ、ｂ、５２ａ、ｂ、５３ａ、ｂ、５４ａ、ｂ、５５ａ、ｂのみを使用する。これにより、ＤＭＡＣ３０や上段ＦＩＦＯ部４０の構成を変更することなく、９ラインのウインドウサイズに変更（縮小）される。
【0075】
処理部１０の入力ポートは、入力ラインが接続された入力ポートＮ０と、ＦＩＦＯ５１ａ、ｂ、５２ａ、ｂ、５３ａ、ｂ、５４ａ、ｂ、５５ａ、ｂが接続された入力ポートＮ１～Ｎ８が使用され、入力ポートＮ９～Ｎ１２は使用されない。この場合、データセレクタ１２２（図２参照）により入力ポートＮ９～Ｎ１２を遮断しても良いし、ＦＩＦＯ５１ｃ、５２ｃ、５３ｃ、５４ｃからのラインデータの入力自体が無いため、特に入力ポートＮ９～Ｎ１２を遮断しなくても良い。
【0076】
処理部１０の有効な入力ポートがＮ０～Ｎ８となったため、出力ポートは、これらの中央のラインであるＮ４に変更される。また、処理部１０の転送ポートは、入力ポートＮ０への入力が出力される転送ポートＮ０および入力ポートＮ４への入力が出力される転送ポートＮ４が使用され、入力ポートＮ８への入力が出力される転送ポートＮ８は使用されない。この場合、データセレクタ１３２（図２参照）により転送ポートＮ８を遮断して、入力ポートＮ８への入力がＦＩＦＯ５５ｃへ転送されないようにする。
【0077】
図８は、ウインドウサイズの他の制御例を示す図である。図８に示す例では、下段ＦＩＦＯ部５０のＦＩＦＯ５１ａ、ｂ、ｃ～５５ａ、ｂ、ｃのうち、ＦＩＦＯ５１ｂ、ｃ、５２ｂ、ｃ、５３ｂ、ｃ、５４ｂ、ｃ、５５ｂ、ｃを非アクティブとし、ＦＩＦＯ５１ａ、５２ａ、５３ａ、５４ａ、５５ａのみを使用する。これにより、ＤＭＡＣ３０や上段ＦＩＦＯ部４０の構成を変更することなく、５ラインのウインドウサイズに変更（縮小）される。
【0078】
処理部１０の入力ポートは、入力ラインが接続された入力ポートＮ０と、ＦＩＦＯ５１ａ、５２ａ、５３ａ、５４ａ、５５ａが接続された入力ポートＮ１～Ｎ４が使用され、入力ポートＮ５～Ｎ１２は使用されない。この場合、データセレクタ１２２（図２参照）により入力ポートＮ５～Ｎ１２を遮断しても良いし、ＦＩＦＯ５１ｂ、ｃ、５２ｂ、ｃ、５３ｂ、ｃ、５４ｂ、ｃからのラインデータの入力自体が無いため、特に入力ポートＮ５～Ｎ１２を遮断しなくても良い。
【0079】
処理部１０の有効な入力ポートがＮ０～Ｎ４となったため、出力ポートは、これらの中央のラインであるＮ２に変更される。また、処理部１０の転送ポートは、入力ポートＮ０への入力が出力される転送ポートＮ０が使用され、入力ポートＮ４への入力が出力される転送ポートＮ４および入力ポートＮ８への入力が出力される転送ポートＮ８は使用されない。この場合、データセレクタ１３２（図２参照）により転送ポートＮ４および転送ポートＮ８を遮断して、入力ポートＮ４および入力ポートＮ８への入力がＦＩＦＯ５５ｂ、ｃへ転送されないようにする。
【0080】
＜他の手法によるウインドウサイズの制御＞
以上の例では、下段ＦＩＦＯ部５０のＦＩＦＯを全部使用したり、一部のみを使用したりすることにより、処理部１０におけるウインドウサイズを制御した。この場合、上述したように、読み取り用ＤＭＡＣ３２のチャネル数単位でラインデータのライン数を増減させ得る。これに対し、処理部１０に入力されるラインの有効、無効を切り替えることにより、読み取り用ＤＭＡＣ３２のチャネル数よりも細かい単位で処理部１０のウインドウサイズを制御し得る。
以上の例では、下段ＦＩＦＯ部５０のＦＩＦＯを全部使用したり、一部のみを使用したりすることにより、処理部１０におけるウインドウサイズを制御した。この場合、上述したように、読み取り用ＤＭＡＣ３２のチャネル数単位でラインデータのライン数を増減させ得る。これに対し、処理部１０に入力されるラインの有効、無効を切り替えることにより、読み取り用ＤＭＡＣ３２のチャネル数よりも細かい単位で処理部１０のウインドウサイズを制御し得る。
【0081】
一例として、図１に示した構成例を参照して具体的に説明する。図１の構成では、処理部１０に対して９ライン分のラインデータが入力されている。９ラインのうちの１ラインであるｌｉｎｅＮ０は、画像読み取り装置（前段）により読み取られたラインデータである。他の８ラインであるｌｉｎｅＮ１～Ｎ８は、ラインバッファから読み出されたラインデータである。
【0082】
下段ＦＩＦＯ部５０のＦＩＦＯ５１ａ、ｂ～５４ａ、ｂを全部使用する場合、９ライン分のラインデータが処理部１０に入力される。したがって、処理部１０のウインドウサイズは、９ラインである。一方、図４を参照して説明したように、下段ＦＩＦＯ部５０のＦＩＦＯ５１ｂ、５２ｂ、５３ｂ、５４ｂを使用しない場合、処理部１０に入力されるラインデータは５ラインとなる。したがって、処理部１０のウインドウサイズは、５ラインである。これらのウインドウサイズの差分は４ラインであり、読み取り用ＤＭＡＣ３２のチャネル数に対応している。
【0083】
これに対し、処理部１０において、２ライン分の入力ポートを無効にするものとする。入力ポートの有効、無効の切り替えは、処理部１０の入力部１２のデータセレクタ１２２（図２参照）により行われる。これにより、処理部１０は、有効な７ライン分のラインデータのみを受け付けて処理することとなる。したがって、ウインドウサイズも７ラインとなる。このようにすることで、下段ＦＩＦＯ部５０のＦＩＦＯによるウインドウサイズの制御よりも細かく制御し得る。
【0084】
ここで、無効とするラインを何れのラインにするかについては、残る有効なラインが連続する７ラインとなるように決めれば良い。例えば、画像から最後に読み取られたラインデータ（ｌｉｎｅＮ０）と、メモリ２０から読み出されたラインデータのうちの最も古いラインデータ（図１に示す例では、ｌｉｎｅＮ８）とを無効とし、その間のラインデータ（図１に示す例では、ｌｉｎｅＮ１～Ｎ７）を有効としても良い。また、古い方から２ライン（図１に示す例では、ｌｉｎｅＮ８～Ｎ７）を無効とし、その他のラインデータ（図１に示す例では、ｌｉｎｅＮ０～Ｎ６）を有効としても良い。前者のようにすれば、入力ラインのうちの両端が無効となる。したがって、図１、５、１０等を参照して説明したように入力ラインのうちの中央のラインに対応するラインデータを出力データとする場合、ウインドウサイズの変更後も同じラインに対応するラインデータが出力データとなるため、出力ラインを変更する必要がない。
【0085】
以上、図１に示した構成を例として説明したが、図５に示した構成においても同様に適用し得る。上記のラインの切り替えによるウインドウサイズの制御と、図４、図７、図８を参照して説明した、下段ＦＩＦＯ部５０のＦＩＦＯの一部を使用しないことによるウインドウサイズの制御と組み合わせることにより、多様なウインドウサイズの制御を実現し得る。
【0086】
＜画像処理装置１の設計手順＞
図９は、画像処理装置１の設計手順を示すフローチャートである。まず、処理部１０の演算コア１１に対して要求される性能（要求性能）が決定される（Ｓ９０１）。要求性能として、画像処理の性能（画質）を優先すると、処理量が多くなるので処理速度が低下する。反対に、処理速度を優先すると、画質が低下する。したがって、画像処理装置１が適用されるシステムの要求に応じて、画質と処理速度のバランスを取ることが求められる。
図９は、画像処理装置１の設計手順を示すフローチャートである。まず、処理部１０の演算コア１１に対して要求される性能（要求性能）が決定される（Ｓ９０１）。要求性能として、画像処理の性能（画質）を優先すると、処理量が多くなるので処理速度が低下する。反対に、処理速度を優先すると、画質が低下する。したがって、画像処理装置１が適用されるシステムの要求に応じて、画質と処理速度のバランスを取ることが求められる。
【0087】
次に、バス幅やレイテンシ等に基づき、ＤＭＡＣ３０の１チャネルあたりの転送性能が決定される（Ｓ９０２）。転送性能とは、ＤＭＡＣ３０の１チャネルが１サイクルの処理でどれだけのラインデータの転送をメモリ２０に対して実行できるかを示す指標である。バス幅とは、転送性能に直結するパラメータの一つであり、１回の読み出し（または書き込み）で何ビットのデータを読めるか（書けるか）を表す。レイテンシとは、転送性能に直結するパラメータの一つであり、データの読み書きのコマンドを発行してから、実際に処理が完了するまでに要するクロック数を表す。
【0088】
次に、Ｓ９０１で決定された処理部１０の演算コア１１の要求性能を満たすように、ＤＭＡＣ３０のチャネル数が決定される（Ｓ９０３）。より具体的には、処理部１０にラインデータを供給する読み取り用ＤＭＡＣ３２のチャネル数が決定される。そして、決定されたＤＭＡＣ３０（特に読み取り用ＤＭＡＣ３２）のチャネル数に対して、処理部１０に供給するラインデータの数を特定するための下段ＦＩＦＯ部５０のＦＩＦＯの数が適当か否か（言い換えれば、過剰か、不足しているか）が判断される。
【0089】
下段ＦＩＦＯ部５０のＦＩＦＯの数が適当でなければ（Ｓ９０４でＮＯ）、下段ＦＩＦＯ部５０のＦＩＦＯの数を調整し（Ｓ９０５）、Ｓ９０２からの操作が行われる。以下、要求性能に応じたＤＭＡＣ３０および下段ＦＩＦＯ部５０の設定が繰り返される。下段ＦＩＦＯ部５０のＦＩＦＯの数が適当と判断されたならば（Ｓ９０４でＹＥＳ）、画像処理装置１の設計が完了する。
【0090】
以上、本発明の実施形態について説明したが、本発明の技術的範囲は上記実施形態には限定されない。本発明の技術思想の範囲から逸脱しない様々な変更や構成の代替は、本発明に含まれる。
【符号の説明】
【0091】
１…画像処理装置、１０…処理部、１１…演算コア、１２…入力部、１３…出力部、２０…メモリ、３０…ＤＭＡＣ、３１…書き込み用ＤＭＡＣ、３２…読み取り用ＤＭＡＣ、４０…上段ＦＩＦＯ部、４１～４５…ＦＩＦＯ、５０…下段ＦＩＦＯ部、５１ａ、ｂ、ｃ～５５ａ、ｂ、ｃ…ＦＩＦＯ、６０…バスブリッジ、１２１…入力Ｉ／Ｆ、１２２…データセレクタ、１３１…出力Ｉ／Ｆ、１３２…データセレクタ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
