(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-12-04
(45)【発行日】2023-12-12
(54)【発明の名称】交直変換装置および交直変換装置の制御方法
(51)【国際特許分類】
H02M 7/493 20070101AFI20231205BHJP
【ＦＩ】
H02M7/493
【請求項の数】
5
(21)【出願番号】P 2020184784
(22)【出願日】2020-11-05
(65)【公開番号】P2022074610
(43)【公開日】2022-05-18
【審査請求日】2023-03-24
(73)【特許権者】
【識別番号】000006105
【氏名又は名称】株式会社明電舎
(74)【代理人】
【識別番号】100086232
【弁理士】
【氏名又は名称】小林 博通
(74)【代理人】
【識別番号】100092613
【弁理士】
【氏名又は名称】富岡 潔
(74)【代理人】
【識別番号】100104938
【弁理士】
【氏名又は名称】鵜澤 英久
(74)【代理人】
【識別番号】100210240
【弁理士】
【氏名又は名称】太田 友幸
(72)【発明者】
【氏名】近藤 泰裕
【審査官】町田 舞
(56)【参考文献】
【文献】特開２０１７－０７０１７９（ＪＰ，Ａ）
【文献】特表２００４－５１０４００（ＪＰ，Ａ）
【文献】特開２０１７－１１２７３２（ＪＰ，Ａ）
【文献】特開２０２０－１２４０７０（ＪＰ，Ａ）
【文献】特開２００９－０５５６９６（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０２Ｍ １／００－１／４４
Ｈ０２Ｍ ７／４２－７／９８
(57)【特許請求の範囲】
【請求項1】
直流電圧源に接続される直流リンク電圧入力部と、共振周波数で矩形波電圧を出力する矩形波電圧出力部と、前記直流リンク電圧入力部と矩形波電圧出力部の間に並列に接続されたＭ個の単相インバータユニットと、前記Ｍ個の単相インバータユニットの半導体スイッチング素子駆動用のゲート指令信号を生成するゲート指令信号生成部と、を備えた交直変換装置であり、前記Ｍ個の単相インバータユニットは、Ｋを１以上Ｍ以下の整数として、各々の単相インバータユニット（Ｋ）が、直流リンク電圧入力部に接続された平滑コンデンサＣ（Ｋ）および平滑コンデンサＣ（Ｋ）の両端間にブリッジ接続された半導体スイッチング素子Ｕ（Ｋ），Ｘ（Ｋ），Ｖ（Ｋ），Ｙ（Ｋ）を有しており、
前記ゲート指令信号生成部は、
前記単相インバータユニットの並列数Ｍを３以上に、Ｎを３以上で且つ２Ｍ－３以下の奇数に各々設定し、２Ｋ－１＋Ｎが２Ｍを超える場合は２Ｋ－１＋Ｎから２Ｍを減算するという条件下で、
１クロック期間は出力電流の半サイクルに相当し、２Ｋ－１番目に１クロック期間のＯＮ信号を出力するゲート指令Ｕ（Ｋ）／Ｙ（Ｋ）と、２Ｋ－１＋Ｎ番目に１クロック期間のＯＮ信号を出力するゲート指令Ｖ（Ｋ）／Ｘ（Ｋ）とを生成することを特徴とする交直変換装置。
【請求項2】
前記Ｍ個の単相インバータユニットは、各直流リンク電圧入力部と平滑コンデンサＣ１～Ｃ（Ｍ）の間に各々接続された入力側リアクトルと、各矩形波電圧出力部に各々接続された出力側リアクトルとを備えていることを特徴とする請求項１に記載の交直変換装置。
【請求項3】
前記Ｍ個の単相インバータユニットの半導体スイッチング素子各々に設けられ、半導体スイッチング素子のゲート電圧が閾値以下となったときにゲート駆動を抑制するアクティブミラークランプ回路を備えたことを特徴とする請求項１又は２に記載の交直変換装置。
【請求項4】
前記ＭおよびＮは５以上の奇数に設定されていることを特徴とする請求項１から３のいずれか１項に記載の交直変換装置。
【請求項5】
請求項１から４のいずれか１項に記載の交直変換装置を実行することを特徴とする交直変換装置の制御方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、例えば誘導加熱回路などの共振負荷に矩形波電圧を供給する交直変換装置における、半導体スイッチング素子のスイッチングに関する。
【背景技術】
【0002】
図１は、共振負荷に接続された交直変換装置（負荷共振電力変換装置）の回路構成を示している。図１において、交直変換装置１０は、入力側が直流電圧源１１に接続され、出力側が誘導加熱回路などの共振負荷１２に接続された複数の単相インバータを備えている。この複数の単相インバータの各半導体スイッチング素子をＯＮ，ＯＦＦ制御することにより、共振周波数で矩形波電圧を共振負荷１２に出力する。
【0003】
複数の単相インバータを備えた交直変換装置においては、例えば特許文献１のように単相インバータを順番に駆動することでスイッチング周波数の低い素子で高周波出力を実現している。
【0004】
しかし、何かしらの理由でデッドタイムが低減した場合、Ｕ，Ｘ相又はＶ，Ｙ相のインピーダンスが低いため、瞬時的に大きな短絡電流が流れる。
【0005】
また、半導体スイッチング素子を構成する、例えばＳｉＣ素子はｄＶ／ｄｔが高く、上アームのＯＮ／ＯＦＦ動作時のサージなどによって下アームが誤動作することがある。その対策の一つに例えば図１１に示すアクティブミラークランプ回路の実装がある。
【0006】
図１１において、Ｑ１－１は単相インバータ内の１つの半導体スイッチング素子である。Ｑ２は、抵抗ＲG-Pを介して入力される半導体スイッチング素子Ｑ１－１のオンゲート指令によりオン制御されて、ゲート抵抗ＲG(on)を介してＱ１－１をオン制御させる正バイアス用スイッチング素子である。
【0007】
Ｑ３は、抵抗ＲG-nを介して入力される半導体スイッチング素子Ｑ１－１のオフゲート指令によりオン制御されて、ゲート抵抗ＲG(off)を介してＱ１－１をオフ制御させる負バイアス用スイッチング素子である。
【0008】
図１１のアクティブミラークランプ回路は、半導体スイッチング素子Ｑ１－１のゲート電圧が負バイアスとなったら負バイアス用スイッチング素子Ｑ３をＯＮすることでゲートを負バイアスに引き込む動作をする。負バイアスとなったことを判断するために、センサ（コンパレータ）を設けるが、それによってノイズ等による誤動作の危険がある。
【0009】
そこで、図１１の構成のとおり、アクティブミラークランプ用スイッチング素子Ｑ４のドレインを半導体スイッチング素子Ｑ１－１のゲートに接続し、Ｑ４のゲートを、抵抗ＲGM、コンデンサ２１、ダイオード２２（ミラークランプ動作タイミング調整用ダイオード）を介して負バイアス用スイッチング素子Ｑ３のゲート側に接続している。
【0010】
そして、信号がＯＮするときはＲＣ回路による遅延を生じさせ、ＯＦＦするときはダイオード２２によって遅延を生じないようにする。
【先行技術文献】
【特許文献】
【0011】
【文献】特開２０１７－７０１７９号公報
【発明の概要】
【発明が解決しようとする課題】
【0012】
図１１のアクティブミラークランプ回路は、半導体スイッチング素子Ｑ１－１のゲート電圧を監視し一定値以下となったらゲート抵抗を介さずに、スイッチング素子Ｑ４でコモン電位もしくは逆バイアス電位に引き込むよう動作し、これによって誤ゲート駆動を抑制している。
【0013】
しかし、ゲート電圧の低下までの時間は素子のゲート容量とゲート抵抗値に依存し、この時定数よりも後にアクティブミラークランプを動作させなければならない。加えて、アクティブミラークランプ用スイッチング素子Ｑ４のゲート電圧スレッショルドのばらつきによって遅延時間もばらつく。数１００ＫＨｚの高周波電源などで求められるデッドタイムは１００ｎｓ程度やそれ以下であるのに対して、ばらつきも含めたアクティブミラークランプの動作時間はそれ以下を求められ非常に厳しいものになる。
【0014】
本発明は、上記課題を解決するものであり、その目的は、複数の単相インバータユニットを備えた交直変換装置において、同一ユニット内の半導体スイッチング素子の連続駆動をなくし、半導体スイッチング素子の誤動作を防止することができる交直変換装置およびその制御方法を提供することにある。
【課題を解決するための手段】
【0015】
上記課題を解決するための請求項１に記載の交直変換装置は、
直流電圧源に接続される直流リンク電圧入力部と、共振周波数で矩形波電圧を出力する矩形波電圧出力部と、前記直流リンク電圧入力部と矩形波電圧出力部の間に並列に接続されたＭ個の単相インバータユニットと、前記Ｍ個の単相インバータユニットの半導体スイッチング素子駆動用のゲート指令信号を生成するゲート指令信号生成部と、を備えた交直変換装置であり、
前記Ｍ個の単相インバータユニットは、Ｋを１以上Ｍ以下の整数として、各々の単相インバータユニット（Ｋ）が、直流リンク電圧入力部に接続された平滑コンデンサＣ（Ｋ）および平滑コンデンサＣ（Ｋ）の両端間にブリッジ接続された半導体スイッチング素子Ｕ（Ｋ），Ｘ（Ｋ），Ｖ（Ｋ），Ｙ（Ｋ）を有しており、
前記ゲート指令信号生成部は、
前記単相インバータユニットの並列数Ｍを３以上に、Ｎを３以上で且つ２Ｍ－３以下の奇数に各々設定し、２Ｋ－１＋Ｎが２Ｍを超える場合は２Ｋ－１＋Ｎから２Ｍを減算するという条件下で、
１クロック期間は出力電流の半サイクルに相当し、２Ｋ－１番目に１クロック期間のＯＮ信号を出力するゲート指令Ｕ（Ｋ）／Ｙ（Ｋ）と、２Ｋ－１＋Ｎ番目に１クロック期間のＯＮ信号を出力するゲート指令Ｖ（Ｋ）／Ｘ（Ｋ）とを生成することを特徴としている。
直流電圧源に接続される直流リンク電圧入力部と、共振周波数で矩形波電圧を出力する矩形波電圧出力部と、前記直流リンク電圧入力部と矩形波電圧出力部の間に並列に接続されたＭ個の単相インバータユニットと、前記Ｍ個の単相インバータユニットの半導体スイッチング素子駆動用のゲート指令信号を生成するゲート指令信号生成部と、を備えた交直変換装置であり、
前記Ｍ個の単相インバータユニットは、Ｋを１以上Ｍ以下の整数として、各々の単相インバータユニット（Ｋ）が、直流リンク電圧入力部に接続された平滑コンデンサＣ（Ｋ）および平滑コンデンサＣ（Ｋ）の両端間にブリッジ接続された半導体スイッチング素子Ｕ（Ｋ），Ｘ（Ｋ），Ｖ（Ｋ），Ｙ（Ｋ）を有しており、
前記ゲート指令信号生成部は、
前記単相インバータユニットの並列数Ｍを３以上に、Ｎを３以上で且つ２Ｍ－３以下の奇数に各々設定し、２Ｋ－１＋Ｎが２Ｍを超える場合は２Ｋ－１＋Ｎから２Ｍを減算するという条件下で、
１クロック期間は出力電流の半サイクルに相当し、２Ｋ－１番目に１クロック期間のＯＮ信号を出力するゲート指令Ｕ（Ｋ）／Ｙ（Ｋ）と、２Ｋ－１＋Ｎ番目に１クロック期間のＯＮ信号を出力するゲート指令Ｖ（Ｋ）／Ｘ（Ｋ）とを生成することを特徴としている。
【0016】
請求項２に記載の交直変換装置は、請求項１において、
前記Ｍ個の単相インバータユニットは、各直流リンク電圧入力部と平滑コンデンサＣ１～Ｃ（Ｍ）の間に各々接続された入力側リアクトルと、各矩形波電圧出力部に各々接続された出力側リアクトルとを備えていることを特徴とする。
前記Ｍ個の単相インバータユニットは、各直流リンク電圧入力部と平滑コンデンサＣ１～Ｃ（Ｍ）の間に各々接続された入力側リアクトルと、各矩形波電圧出力部に各々接続された出力側リアクトルとを備えていることを特徴とする。
【0017】
請求項３に記載の交直変換装置は、請求項１又は２において、
前記Ｍ個の単相インバータユニットの半導体スイッチング素子各々に設けられ、半導体スイッチング素子のゲート電圧が閾値以下となったときにゲート駆動を抑制するアクティブミラークランプ回路を備えたことを特徴とする。
前記Ｍ個の単相インバータユニットの半導体スイッチング素子各々に設けられ、半導体スイッチング素子のゲート電圧が閾値以下となったときにゲート駆動を抑制するアクティブミラークランプ回路を備えたことを特徴とする。
【0018】
請求項４に記載の交直変換装置は、請求項１から３のいずれか１項において、
前記ＭおよびＮは５以上の奇数に設定されていることを特徴とする。
前記ＭおよびＮは５以上の奇数に設定されていることを特徴とする。
【0019】
請求項５に記載の交直変換装置の制御方法は、
請求項１から４のいずれか１項に記載の交直変換装置を実行することを特徴としている。
請求項１から４のいずれか１項に記載の交直変換装置を実行することを特徴としている。
【発明の効果】
【0020】
（１）請求項１～５に記載の発明によれば、複数の単相インバータユニットを時分割駆動する際に、同一ユニット内の半導体スイッチング素子が連続して駆動されることがない。すなわち、例えばＭ＝３なら３クロック後、Ｍ＝５なら５クロック後に同一ユニットの半導体スイッチング素子が駆動される。このため半導体スイッチング素子の誤動作が防止される。
（２）請求項２に記載の発明によれば、ゲート駆動のデッドタイムが短くなっても入力側リアクトル、出力側リアクトルによって短絡電流増加の傾きを抑制することができる。
（３）請求項３に記載の発明によれば、アクティブミラークランプ回路の遅延時間の影響を緩和することができる。
（２）請求項２に記載の発明によれば、ゲート駆動のデッドタイムが短くなっても入力側リアクトル、出力側リアクトルによって短絡電流増加の傾きを抑制することができる。
（３）請求項３に記載の発明によれば、アクティブミラークランプ回路の遅延時間の影響を緩和することができる。
【図面の簡単な説明】
【0021】
【図1】本発明が適用される共振負荷用電力変換装置の構成図。
【図2】本発明の実施例１による単相インバータユニットの構成図。
【図3】本発明の実施例１によるゲート信号生成パターンの一例を示す信号波形図。
【図4】本発明の実施例１におけるＵ１－Ｘ２間短絡の電流ルートを示す説明図。
【図5】本発明の実施例１におけるＶ２－Ｙ１間のノイズのルートを示す説明図。
【図6】本発明の実施例２による単相インバータユニットの構成図。
【図7】本発明の実施例２によるゲート信号生成パターンの一例を示す信号波形図。
【図8】本発明の実施例３によるＭ並列の単相インバータユニットの構成図。
【図9】本発明の実施例３による４並列の単相インバータユニットの構成図。
【図10】本発明の実施例１における効果を表し、（ａ）は３並列の単相インバータユニットの構成図、（ｂ）は同一ユニット内素子が動作する間隔の説明図。
【図11】単相インバータユニット内の半導体スイッチング素子に用いられるアクティブミラークランプ回路の構成図。
【発明を実施するための形態】
【0022】
以下、図面を参照しながら本発明の実施の形態を説明するが、本発明は下記の実施形態例に限定されるものではない。
【実施例1】
【0023】
図２は実施例１による交直変換装置の単相インバータユニットを３並列とした構成例を示している。図２において、１００INは、図示省略の直流電圧源の正、負極端に接続される直流リンク電圧入力部である。直流リンク電圧入力部１００INには、入力部インダクタンスＬＤＣ１１，ＬＤＣ１２（入力側リアクトル）を介して平滑コンデンサＣ１が接続されている。
【0024】
平滑コンデンサＣ１の両端間には、半導体スイッチング素子Ｕ１，Ｘ１，Ｖ１，Ｙ１がブリッジ接続され、半導体スイッチング素子Ｕ１とＸ１の共通接続点には出力部インダクタンスＬＡＣ１１（出力側リアクトル）の一端が接続され、半導体スイッチング素子Ｖ１とＹ１の共通接続点には出力部インダクタンスＬＡＣ１２（出力側リアクトル）の一端が接続されている。
【0025】
前記入力部インダクタンスＬＤＣ１１，ＬＤＣ１２、平滑コンデンサＣ１、半導体スイッチング素子Ｕ１，Ｘ１，Ｖ１，Ｙ１および出力部インダクタンスＬＡＣ１１，ＬＡＣ１２によって単相インバータユニット１を構成している。
【0026】
出力部インダクタンスＬＡＣ１１，ＬＡＣ１２の各他端は矩形波電圧出力部１００OUTを介して図示省略の共振負荷に接続されている。
【0027】
単相インバータユニット１と同様に接続された入力部インダクタンスＬＤＣ２１，ＬＤＣ２２、平滑コンデンサＣ２、半導体スイッチング素子Ｕ２，Ｘ２，Ｖ２，Ｙ２および出力部インダクタンスＬＡＣ２１，ＬＡＣ２２によって単相インバータユニット２が構成され、
単相インバータユニット１と同様に接続された入力部インダクタンスＬＤＣ３１，ＬＤＣ３２、平滑コンデンサＣ３、半導体スイッチング素子Ｕ３，Ｘ３，Ｖ３，Ｙ３および出力部インダクタンスＬＡＣ３１，ＬＡＣ３２によって単相インバータユニット３が構成されている。
単相インバータユニット１と同様に接続された入力部インダクタンスＬＤＣ３１，ＬＤＣ３２、平滑コンデンサＣ３、半導体スイッチング素子Ｕ３，Ｘ３，Ｖ３，Ｙ３および出力部インダクタンスＬＡＣ３１，ＬＡＣ３２によって単相インバータユニット３が構成されている。
【0028】
単相インバータユニット２、３の入力側は各々直流リンク電圧入力部１００INに共通に接続され、単相インバータユニット２、３の出力側は各々矩形波電圧出力部１００OUTに共通に接続されている。
【0029】
単相インバータユニット１、２、３内の各半導体スイッチング素子は、図示省略のゲート指令信号生成部で生成されたゲート指令信号によってＯＮ，ＯＦＦ制御され、これによって共振周波数の矩形波電圧が矩形波電圧出力部１００OUTから出力される。
【0030】
半導体スイッチング素子Ｕ１，Ｘ１，Ｖ１，Ｙ１，Ｕ２，Ｘ２，Ｖ２，Ｙ２，Ｕ３，Ｘ３，Ｖ３，Ｙ３は、特に高速動作によるノイズ発生が顕著な、高バンドギャップ系スイッチング素子（炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、酸化ガリウム（Ｇａ2Ｏ3）等を用いた、ＭＯＳＦＥＴ等）において好適であるが、本発明はそれらに限定されるものではなく、例えば珪素（Ｓｉ）系のＩＧＢＴなどでもよい。
【0031】
ゲート指令信号生成部で生成されるゲート指令の信号生成パターンは図３のように構成される。
【0032】
図３は単相インバータユニットの並列数Ｍ＝３を想定して、１周期が６クロック（２Ｍクロック）の信号生成パターンを示す。１クロック期間は出力電流の半サイクルに相当する。
【0033】
尚、以下の実施例において、ゲート指令の表記は、半導体スイッチング素子のＵ１，Ｘ１，Ｖ１，Ｙ１…と同じ表記としている。
【0034】
ゲート指令信号パターンは、
１クロック期間のＯＮ信号を出力するゲート指令Ｕ１／Ｙ１と、
Ｕ１／Ｙ１より１クロック遅延した１クロック期間のＯＮ信号を出力するゲート指令Ｖ２／Ｘ２と、
Ｖ２／Ｘ２より１クロック遅延した１クロック期間のＯＮ信号を出力するゲート指令Ｕ３／Ｙ３と、
Ｕ３／Ｙ３より１クロック遅延した１クロック期間のＯＮ信号を出力するゲート指令Ｖ１／Ｘ１と、
Ｖ１／Ｘ１より１クロック遅延した１クロック期間のＯＮ信号を出力するゲート指令Ｕ２／Ｙ２と、
Ｕ２／Ｙ２より１クロック遅延した１クロック期間のＯＮ信号を出力するゲート指令Ｖ３／Ｘ３と、
から構成される。
１クロック期間のＯＮ信号を出力するゲート指令Ｕ１／Ｙ１と、
Ｕ１／Ｙ１より１クロック遅延した１クロック期間のＯＮ信号を出力するゲート指令Ｖ２／Ｘ２と、
Ｖ２／Ｘ２より１クロック遅延した１クロック期間のＯＮ信号を出力するゲート指令Ｕ３／Ｙ３と、
Ｕ３／Ｙ３より１クロック遅延した１クロック期間のＯＮ信号を出力するゲート指令Ｖ１／Ｘ１と、
Ｖ１／Ｘ１より１クロック遅延した１クロック期間のＯＮ信号を出力するゲート指令Ｕ２／Ｙ２と、
Ｕ２／Ｙ２より１クロック遅延した１クロック期間のＯＮ信号を出力するゲート指令Ｖ３／Ｘ３と、
から構成される。
【0035】
図３のパターンによれば、単相インバータユニット１→２→３→１→２→３→１→２…の順に駆動されており、同一ユニットが駆動されるのは３クロック後である。このように同一ユニット内の半導体スイッチング素子が連続して駆動されることがないので、半導体スイッチング素子の誤動作が防止される。
【0036】
本実施例１において、例えば単相インバータユニット１の半導体スイッチング素子Ｕ１／Ｙ１がＯＦＦ動作した後、単相インバータユニット２の半導体スイッチング素子Ｖ２／Ｘ２がＯＮ動作する。短絡しないようにデッドタイムを設けるが、何かしらの要因でデッドタイムが短くなり、短絡が起きた場合、図４の矢印に示すように、単相インバータユニット１の平滑コンデンサＣ１→半導体スイッチング素子Ｕ１→出力部インダクタンスＬＡＣ１１→単相インバータユニット２の出力部インダクタンスＬＡＣ２１→半導体スイッチング素子Ｘ２→入力部インダクタンスＬＤＣ２２→単相インバータユニット１の入力部インダクタンスＬＤＣ１２→平滑コンデンサＣ１のルートで短絡電流が発生する。
【0037】
この短絡電流ルートにより、電流増加の傾きを抑制できる。出力が高周波である関係から交流側は通常導体であるが、直流側は電線でも良いため、入力部インダクタンスＬＤＣ１２，ＬＤＣ２２は大きな値になり、より電流増加の傾きが低減される。
【0038】
また、図５において半導体スイッチング素子Ｙ１を代表に遮断ノイズの影響を説明する。半導体スイッチング素子Ｙ１がＯＦＦした後に半導体スイッチング素子Ｖ２のＯＮ／ＯＦＦ動作によるサージが発生するが、矢印に示すように出力部インダクタンスＬＡＣ２２，ＬＡＣ１２を介して流れるため、サージは半導体スイッチング素子Ｙ１に到達しにくい。
【0039】
半導体スイッチング素子Ｖ１のＯＮ／ＯＦＦ動作によるサージが最も半導体スイッチング素子Ｙ１に影響を与えるが、Ｙ１がＯＦＦ動作してから同一ユニット内のＶ１がＯＮするのは３クロック後となる。アクティブミラークランプ回路の動作開始はゲート電圧の低下時間に依存するので遅れてしまうことがあるが、上記の傾向から、本実施例によって遅れによる問題を解決できる。
【実施例2】
【0040】
【0041】
図２と同様に構成された単相インバータユニット１、２、３と、…単相インバータユニット１と同様に接続され、入力部インダクタンスＬＤＣ（２Ｎ＋１）１、ＬＤＣ（２Ｎ＋１）２、平滑コンデンサＣ（２Ｎ＋１）、半導体スイッチング素子Ｕ（２Ｎ＋１）、Ｘ（２Ｎ＋１）、Ｖ（２Ｎ＋１）、Ｙ（２Ｎ＋１）および出力部インダクタンスＬＡＣ（２Ｎ＋１）１、ＬＡＣ（２Ｎ＋１）２を備えた単相インバータユニット（２Ｎ＋１）とが、直流リンク電圧入力部１００INと矩形波電圧出力部１００OUT間に並列に接続されている。
【0042】
ゲート指令信号生成部で生成されるゲート指令の信号生成パターンは図７のように構成される。
【0043】
図７は単相インバータユニットの並列数Ｍ＝（２Ｎ＋１）を想定して、１周期が２＊（２Ｎ＋１）クロック（２Ｍクロック）の信号生成パターンを示す。１クロック期間は出力電流の半サイクルに相当する。
【0044】
ゲート指令信号パターンは、
１クロック期間のＯＮ信号を出力するゲート指令Ｕ１／Ｙ１と、
Ｕ１／Ｙ１より１クロック遅延した１クロック期間のＯＮ信号を出力するゲート指令Ｖ２／Ｘ２と、
Ｖ２／Ｘ２より１クロック遅延した１クロック期間のＯＮ信号を出力するゲート指令Ｕ３／Ｙ３と、
・
・
・
Ｖ（２Ｎ）／Ｘ（２Ｎ）より１クロック遅延した１クロック期間のＯＮ信号を出力するゲート指令Ｕ（２Ｎ＋１）／Ｙ（２Ｎ＋１）と、
Ｕ（２Ｎ＋）／Ｙ（２Ｎ＋１）より１クロック遅延した１クロック期間のＯＮ信号を出力するゲート指令Ｖ１／Ｘ１と、
Ｖ１／Ｘ１より１クロック遅延した１クロック期間のＯＮ信号を出力するゲート指令Ｕ２／Ｙ２と、
・
・
・
Ｕ（２Ｎ）／Ｙ（２Ｎ）より１クロック遅延した１クロック期間のＯＮ信号を出力するゲート指令Ｖ（２Ｎ＋１）／Ｘ（２Ｎ＋１）と、
から構成される。
１クロック期間のＯＮ信号を出力するゲート指令Ｕ１／Ｙ１と、
Ｕ１／Ｙ１より１クロック遅延した１クロック期間のＯＮ信号を出力するゲート指令Ｖ２／Ｘ２と、
Ｖ２／Ｘ２より１クロック遅延した１クロック期間のＯＮ信号を出力するゲート指令Ｕ３／Ｙ３と、
・
・
・
Ｖ（２Ｎ）／Ｘ（２Ｎ）より１クロック遅延した１クロック期間のＯＮ信号を出力するゲート指令Ｕ（２Ｎ＋１）／Ｙ（２Ｎ＋１）と、
Ｕ（２Ｎ＋）／Ｙ（２Ｎ＋１）より１クロック遅延した１クロック期間のＯＮ信号を出力するゲート指令Ｖ１／Ｘ１と、
Ｖ１／Ｘ１より１クロック遅延した１クロック期間のＯＮ信号を出力するゲート指令Ｕ２／Ｙ２と、
・
・
・
Ｕ（２Ｎ）／Ｙ（２Ｎ）より１クロック遅延した１クロック期間のＯＮ信号を出力するゲート指令Ｖ（２Ｎ＋１）／Ｘ（２Ｎ＋１）と、
から構成される。
【0045】
図７のパターンによれば、単相インバータユニット１→２→３→…→（２Ｎ＋１）→１→２→３→…→（２Ｎ＋１）…の順に駆動されており、同一ユニットが駆動されるのは２Ｎ＋１クロック後である。このように同一ユニット内の半導体スイッチング素子が連続して駆動されることがないので、半導体スイッチング素子の誤動作が防止される。
【0046】
【実施例3】
【0047】
本実施例３では、並列接続する単相インバータユニットの並列個数を図８に示すようにＭ（Ｍは任意の正の整数であり、奇数偶数は問わない）とした。
【0048】
【0049】
図２と同様に構成された単相インバータユニット１、２と、…単相インバータユニット１と同様に接続され、入力部インダクタンスＬＤＣ（Ｋ）１、ＬＤＣ（Ｋ）２、平滑コンデンサＣ（Ｋ）、半導体スイッチング素子Ｕ（Ｋ）、Ｘ（Ｋ）、Ｖ（Ｋ）、Ｙ（Ｋ）および出力部インダクタンスＬＡＣ（Ｋ）１、ＬＡＣ（Ｋ）２を備えた単相インバータユニットＫと、…単相インバータユニット１と同様に接続され、入力部インダクタンスＬＤＣ（Ｍ）１、ＬＤＣ（Ｍ）２、平滑コンデンサＣ（Ｍ）、半導体スイッチング素子Ｕ（Ｍ）、Ｘ（Ｍ）、Ｖ（Ｍ）、Ｙ（Ｍ）および出力部インダクタンスＬＡＣ（Ｍ）１、ＬＡＣ（Ｍ）２を備えた単相インバータユニットＭとが、直流リンク電圧入力部１００INと矩形波電圧出力部１００OUT間に並列に接続されている。
【0050】
ゲート指令信号生成部で生成されるゲート指令の信号生成パターンは次のように構成される。
【0051】
１クロック期間は出力電流の半サイクルに相当し、
１番目に１クロック期間のＯＮ信号を出力するゲート指令Ｕ１／Ｙ１と、
１＋Ｎ番目に１クロック期間のＯＮ信号を出力するゲート指令Ｖ１／Ｘ１と、
３番目に１クロック期間のＯＮ信号を出力するゲート指令Ｕ２／Ｙ２と、
３＋Ｎ番目に１クロック期間のＯＮ信号を出力するゲート指令Ｖ２／Ｘ２と、
・
・
・
２Ｋ－１番目に１クロック期間のＯＮ信号を出力するゲート指令Ｕ（Ｋ）／Ｙ（Ｋ）と、
２Ｋ－１＋Ｎ番目に１クロック期間のＯＮ信号を出力するゲート指令Ｖ（Ｋ）／Ｘ（Ｋ）と、
・
・
・
２Ｍ－１番目に１クロック期間のＯＮ信号を出力するゲート指令Ｕ（Ｍ）／Ｙ（Ｍ）と、
２Ｍ－１＋Ｎ番目に１クロック期間のＯＮ信号を出力するゲート指令Ｖ（Ｍ）／Ｘ（Ｍ）と、
から構成される。
１番目に１クロック期間のＯＮ信号を出力するゲート指令Ｕ１／Ｙ１と、
１＋Ｎ番目に１クロック期間のＯＮ信号を出力するゲート指令Ｖ１／Ｘ１と、
３番目に１クロック期間のＯＮ信号を出力するゲート指令Ｕ２／Ｙ２と、
３＋Ｎ番目に１クロック期間のＯＮ信号を出力するゲート指令Ｖ２／Ｘ２と、
・
・
・
２Ｋ－１番目に１クロック期間のＯＮ信号を出力するゲート指令Ｕ（Ｋ）／Ｙ（Ｋ）と、
２Ｋ－１＋Ｎ番目に１クロック期間のＯＮ信号を出力するゲート指令Ｖ（Ｋ）／Ｘ（Ｋ）と、
・
・
・
２Ｍ－１番目に１クロック期間のＯＮ信号を出力するゲート指令Ｕ（Ｍ）／Ｙ（Ｍ）と、
２Ｍ－１＋Ｎ番目に１クロック期間のＯＮ信号を出力するゲート指令Ｖ（Ｍ）／Ｘ（Ｍ）と、
から構成される。
【0052】
前記Ｎは３以上、且つ２Ｍ－３以下の奇数であり、Ｕ（Ｍ）／Ｙ（Ｍ）とＶ（Ｍ）／Ｘ（Ｍ）の駆動されるクロック期間数の差に相当。２Ｋ－１＋Ｎが２Ｍを超える場合は２Ｍを減算したものを用いる（Ｋは１以上Ｍ以下の整数）。
【0053】
ここで、Ｕ（Ｍ）／Ｙ（Ｍ）はいずれも奇数回目、Ｖ（Ｍ）／Ｘ（Ｍ）はいずれも偶数回目に駆動されることから、Ｎは奇数と偶数の差が奇数であることより、奇数となる。また、Ｎ＝１ではＵ（Ｍ）／Ｙ（Ｍ）の次にＶ（Ｍ）／Ｘ（Ｍ）が、Ｎ＝Ｍ－１ではＶ（Ｍ）／Ｘ（Ｍ）の次にＵ（Ｍ）／Ｙ（Ｍ）が駆動されるため（すなわち同一ユニットが連続して駆動されるため）、これらを除外して、Ｎは３以上２Ｍ－３以下の奇数である必要がある。
【0054】
次に単相インバータユニットが４並列である場合の例を図９とともに説明する。この場合２Ｍ－３＝２＊４－３＝５であるので、Ｎは３と５である。
【0055】
【0056】
図９の構成におけるゲート指令の信号生成パターンは、
Ｎ＝３ならば、
１番目に１クロック期間のＯＮ信号を出力するゲート指令Ｕ１／Ｙ１と、
４番目に１クロック期間のＯＮ信号を出力するゲート指令Ｖ１／Ｘ１と、
３番目に１クロック期間のＯＮ信号を出力するゲート指令Ｕ２／Ｙ２と、
６番目に１クロック期間のＯＮ信号を出力するゲート指令Ｖ２／Ｘ２と、
５番目に１クロック期間のＯＮ信号を出力するゲート指令Ｕ３／Ｙ３と、
８番目に１クロック期間のＯＮ信号を出力するゲート指令Ｖ３／Ｘ３と、
７番目に１クロック期間のＯＮ信号を出力するゲート指令Ｕ４／Ｙ４と、
２番目（１０番目）に１クロック期間のＯＮ信号を出力するゲート指令Ｖ４／Ｘ４と、
から構成される。
Ｎ＝３ならば、
１番目に１クロック期間のＯＮ信号を出力するゲート指令Ｕ１／Ｙ１と、
４番目に１クロック期間のＯＮ信号を出力するゲート指令Ｖ１／Ｘ１と、
３番目に１クロック期間のＯＮ信号を出力するゲート指令Ｕ２／Ｙ２と、
６番目に１クロック期間のＯＮ信号を出力するゲート指令Ｖ２／Ｘ２と、
５番目に１クロック期間のＯＮ信号を出力するゲート指令Ｕ３／Ｙ３と、
８番目に１クロック期間のＯＮ信号を出力するゲート指令Ｖ３／Ｘ３と、
７番目に１クロック期間のＯＮ信号を出力するゲート指令Ｕ４／Ｙ４と、
２番目（１０番目）に１クロック期間のＯＮ信号を出力するゲート指令Ｖ４／Ｘ４と、
から構成される。
【0057】
１０番目は４ユニット×２（すなわち２Ｍ）を超えるので、２番目とする。
【0058】
またＮ＝５ならば、
１番目に１クロック期間のＯＮ信号を出力するゲート指令Ｕ１／Ｙ１と、
６番目に１クロック期間のＯＮ信号を出力するゲート指令Ｖ１／Ｘ１と、
３番目に１クロック期間のＯＮ信号を出力するゲート指令Ｕ２／Ｙ２と、
８番目に１クロック期間のＯＮ信号を出力するゲート指令Ｖ２／Ｘ２と、
５番目に１クロック期間のＯＮ信号を出力するゲート指令Ｕ３／Ｙ３と、
２番目（１０番目）に１クロック期間のＯＮ信号を出力するゲート指令Ｖ３／Ｘ３と、
７番目に１クロック期間のＯＮ信号を出力するゲート指令Ｕ４／Ｙ４と、
４番目（１２番目）に１クロック期間のＯＮ信号を出力するゲート指令Ｖ４／Ｘ４と、
から構成される。
１番目に１クロック期間のＯＮ信号を出力するゲート指令Ｕ１／Ｙ１と、
６番目に１クロック期間のＯＮ信号を出力するゲート指令Ｖ１／Ｘ１と、
３番目に１クロック期間のＯＮ信号を出力するゲート指令Ｕ２／Ｙ２と、
８番目に１クロック期間のＯＮ信号を出力するゲート指令Ｖ２／Ｘ２と、
５番目に１クロック期間のＯＮ信号を出力するゲート指令Ｕ３／Ｙ３と、
２番目（１０番目）に１クロック期間のＯＮ信号を出力するゲート指令Ｖ３／Ｘ３と、
７番目に１クロック期間のＯＮ信号を出力するゲート指令Ｕ４／Ｙ４と、
４番目（１２番目）に１クロック期間のＯＮ信号を出力するゲート指令Ｖ４／Ｘ４と、
から構成される。
【0059】
１０番目は４ユニット×２（すなわち２Ｍ）を超えるので、２番目とする。１２番目は４ユニット×２（すなわち２Ｍ）を超えるので、４番目とする。
【0060】
前記Ｎ＝３の場合の信号パターンによれば、単相インバータユニット１→４→２→１→３→２→４→３…の順に駆動されており、同一ユニットが駆動されるのは最短でも３クロック後である。
【0061】
また前記Ｎ＝５の場合の信号パターンによれば、単相インバータユニット１→３→２→４→３→１→４→２…の順に駆動されており、同一ユニットが駆動されるのは最短でも３クロック後である。
【0062】
したがって本実施例３においても、同一ユニット内の半導体スイッチング素子が連続して駆動されることがないので、半導体スイッチング素子の誤動作が防止される。
【0063】
尚、前記実施例２は本実施例３においてＭを奇数、Ｎ＝Ｍとした場合について、ユニット番号を入れ替えた形に相当し、同一の構成である。
【0064】
例として、単相インバータユニットの３並列及び５並列における対応は次の表１、表２のようになる。それ以上の場合においても、本実施例３におけるユニット番号が、１～（Ｍ＋１）／２番目のものを奇数（１，３，…，Ｍ）に、（Ｍ＋３）／２～Ｍ番目のものを偶数（２，４，…，Ｍ－１）に、それぞれ順に配置したものが実施例２に相当する。
【0065】
【表1】
【0066】
【表2】
【0067】
表１において、実施例３では単相インバータユニット１→３→２→１→３→２の順に駆動されるのに対し、実施例２では単相インバータユニット１→２→３→１→２→３の順に駆動されている。どちらの実施例でも、同一ユニット内の半導体スイッチング素子は連続駆動されない。
【0068】
また表２において、実施例３では単相インバータユニット１→４→２→５→３→１→４→２→５→３の順に駆動されるのに対し、実施例２では単相インバータユニット１→２→３→４→５→１→２→３→４→５の順に駆動されている。どちらの実施例でも、同一ユニット内の半導体スイッチング素子は連続駆動されない。
【0069】
実施例１～３のいずれにおいても同一ユニット内の半導体スイッチング素子は連続して駆動されることはないが、その動作間隔のイメージの一例を図１０に示す。
【0070】
図１０は単相インバータユニットが３並列の例であるが、図１０（ｂ）の波形図のように各ゲートのオン時間は出力周波数の半サイクル分となり、単相インバータユニット１のＵ１／Ｙ１がＯＦＦ動作してから単相インバータユニット１のＶ１／Ｘ１がＯＮ動作するまでの時間は出力周波数が５００ｋＨｚであれば２０００ｎｓほどとなり、前記図１１の説明で述べたデッドタイム１００ｎｓと比較して非常に大きな値であり、ばらつきの制約も大きく緩和される。
【符号の説明】
【0071】
１～Ｍ…単相インバータユニット
１０…交直変換装置
１１…直流電圧源
１２…共振負荷
２１…コンデンサ
２２…ダイオード
１００IN…直流リンク電圧入力部
１００OUT…矩形波電圧出力部
ＬＤＣ１１，ＬＤＣ１２～ＬＤＣ（Ｍ）１，ＬＤＣ（Ｍ）２…入力部インダクタンス
ＬＡＣ１１，ＬＡＣ１２～ＬＡＣ（Ｍ）１，ＬＡＣ（Ｍ）２…出力部インダクタンス
Ｃ１～Ｃ（Ｍ）…平滑コンデンサ
Ｕ１，Ｘ１，Ｖ１，Ｙ１～Ｕ（Ｍ），Ｘ（Ｍ），Ｖ（Ｍ），Ｙ（Ｍ）…半導体スイッチング素子
Ｑ２…正バイアス用スイッチング素子
Ｑ３…負バイアス用スイッチング素子
Ｑ４…アックティブミラークランプ用スイッチング素子
１０…交直変換装置
１１…直流電圧源
１２…共振負荷
２１…コンデンサ
２２…ダイオード
１００IN…直流リンク電圧入力部
１００OUT…矩形波電圧出力部
ＬＤＣ１１，ＬＤＣ１２～ＬＤＣ（Ｍ）１，ＬＤＣ（Ｍ）２…入力部インダクタンス
ＬＡＣ１１，ＬＡＣ１２～ＬＡＣ（Ｍ）１，ＬＡＣ（Ｍ）２…出力部インダクタンス
Ｃ１～Ｃ（Ｍ）…平滑コンデンサ
Ｕ１，Ｘ１，Ｖ１，Ｙ１～Ｕ（Ｍ），Ｘ（Ｍ），Ｖ（Ｍ），Ｙ（Ｍ）…半導体スイッチング素子
Ｑ２…正バイアス用スイッチング素子
Ｑ３…負バイアス用スイッチング素子
Ｑ４…アックティブミラークランプ用スイッチング素子
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】