(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-12-07
(45)【発行日】2023-12-15
(54)【発明の名称】窒化物半導体装置およびその製造方法
(51)【国際特許分類】
H01L 21/338 20060101AFI20231208BHJP
H01L 29/812 20060101ALI20231208BHJP
H01L 29/778 20060101ALI20231208BHJP
H01L 21/337 20060101ALI20231208BHJP
H01L 29/808 20060101ALI20231208BHJP
H01L 21/336 20060101ALI20231208BHJP
H01L 29/78 20060101ALI20231208BHJP
【ＦＩ】
H01L29/80 M
H01L29/80 H
H01L29/80 C
H01L29/78 301B
H01L29/78 301G
H01L29/78 301X
【請求項の数】
16
(21)【出願番号】P 2019101683
(22)【出願日】2019-05-30
(65)【公開番号】P2020198328
(43)【公開日】2020-12-10
【審査請求日】2022-04-22
(73)【特許権者】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110002310
【氏名又は名称】弁理士法人あい特許事務所
(72)【発明者】
【氏名】大嶽 浩隆
【審査官】恩田 和彦
(56)【参考文献】
【文献】特開２０１３－０７４２７９（ＪＰ，Ａ）
【文献】特開２０１１－０２９５０６（ＪＰ，Ａ）
【文献】特開２００８－０５３３１２（ＪＰ，Ａ）
【文献】特開２０１０－０６７８１６（ＪＰ，Ａ）
【文献】特開２０１８－１２１００１（ＪＰ，Ａ）
【文献】特開２０１８－１６０６６８（ＪＰ，Ａ）
【文献】特開２０１８－１５７１７７（ＪＰ，Ａ）
【文献】特開２００５－２４４０７２（ＪＰ，Ａ）
【文献】特開２００８－１３０６７２（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１５／００２８３４５（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２１／３３８
Ｈ０１Ｌ ２１／３３７
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２９／７７８
Ｈ０１Ｌ ２９／８１２
Ｈ０１Ｌ ２９／８０８
Ｈ０１Ｌ ２９／７８
(57)【特許請求の範囲】
【請求項1】
電子走行層を構成する第１窒化物半導体層と、前記第１窒化物半導体層上に形成され、電子供給層を構成する第２窒化物半導体層と、
前記第２窒化物半導体層上に形成されたリッジ形状のゲート部と、
前記第２窒化物半導体層上に、前記ゲート部を挟んで対向配置されたソース電極およびドレイン電極とを含み、
前記ゲート部は、前記第２窒化物半導体層上に配置されたアクセプタ型不純物を含む窒化物半導体ゲート層と、
前記窒化物半導体ゲート層上に配置されたゲート金属膜と、
前記ゲート金属膜上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜によって前記ゲート金属膜と容量性結合しているゲート電極とを含み、
前記ゲート絶縁膜の側面が、前記窒化物半導体ゲート層の表面に対して傾斜した傾斜面に形成されている、窒化物半導体装置。
【請求項2】
電子走行層を構成する第１窒化物半導体層と、
前記第１窒化物半導体層上に形成され、電子供給層を構成する第２窒化物半導体層と、
前記第２窒化物半導体層上に形成されたリッジ形状のゲート部と、
前記第２窒化物半導体層上に、前記ゲート部を挟んで対向配置されたソース電極およびドレイン電極とを含み、
前記ゲート部は、前記第２窒化物半導体層上に配置されたアクセプタ型不純物を含む窒化物半導体ゲート層と、
前記窒化物半導体ゲート層上に配置されたゲート金属膜と、
前記ゲート金属膜上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜によって前記ゲート金属膜と容量性結合しているゲート電極とを含み、
前記窒化物半導体ゲート層は、前記ソース電極およびドレイン電極とが対向している領域よりも外側に延びた延長部を有しており、
前記延長部上において、前記ゲート電極および前記ゲート絶縁膜を連続して貫通し、前記ゲート金属膜を露出させる開口部が形成されている、窒化物半導体装置。
【請求項3】
電子走行層を構成する第１窒化物半導体層と、
前記第１窒化物半導体層上に形成され、電子供給層を構成する第２窒化物半導体層と、
前記第２窒化物半導体層上に形成されたリッジ形状のゲート部と、
前記第２窒化物半導体層上に、前記ゲート部を挟んで対向配置されたソース電極およびドレイン電極とを含み、
前記ゲート部は、前記第２窒化物半導体層上に配置されたアクセプタ型不純物を含む窒化物半導体ゲート層と、
前記窒化物半導体ゲート層上に配置されたゲート金属膜と、
前記ゲート金属膜上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜によって前記ゲート金属膜と容量性結合しているゲート電極とを含み、
前記ゲート金属膜と前記ゲート電極との間に接続された抵抗を有する、窒化物半導体装置。
【請求項4】
前記ゲート絶縁膜は、前記ゲート部を挟んで前記ソース電極およびドレイン電極とが対向している領域において、前記ゲート金属膜上面の全域を覆っており、前記ゲート電極は、前記ゲート部を挟んで前記ソース電極およびドレイン電極とが対向している領域において、前記ゲート絶縁膜上面の全域を覆っている、請求項１～３のいずれか一項に記載の窒化物半導体装置。
【請求項5】
前記ゲート絶縁膜の側面が、前記窒化物半導体ゲート層の表面に対して傾斜した傾斜面に形成されている、請求項２または３に記載の窒化物半導体装置。
【請求項6】
平面視において、前記ゲート金属膜の両側縁が、前記窒化物半導体ゲート層の対応する側縁よりも内方に後退している、請求項１～５のいずれか一項に記載の窒化物半導体装置。
【請求項7】
前記窒化物半導体ゲート層は、前記ソース電極およびドレイン電極とが対向している領域よりも外側に延びた延長部を有しており、前記延長部上において、前記ゲート電極および前記ゲート絶縁膜を連続して貫通し、前記ゲート金属膜を露出させる開口部が形成されている、請求項１または３に記載の窒化物半導体装置。
【請求項8】
前記ゲート金属膜と前記ゲート電極との間に接続された抵抗を有する、請求項１または２のいずれか一項に記載の窒化物半導体装置。
【請求項9】
前記ゲート金属膜と前記ゲート電極との間に接続されたコンデンサを有する、請求項１～８のいずれか一項に記載の窒化物半導体装置。
【請求項10】
前記ゲート絶縁膜が、ＳｉＯ２、Ａｌ２Ｏ３およびＨｆＯ２のいずれか１つの単膜またはそれらの２以上の任意の組み合わせからなる積層膜から構成されている、請求項１～９のいずれか一項に記載の窒化物半導体装置。
【請求項11】
前記ゲート金属膜および前記ゲート電極が、Ｔｉ、ＴｉＮおよびＴｉＷのいずれか１つの単膜またはそれらの２以上の任意の組み合わせからなる積層膜から構成されている、請求項１～１０のいずれか一項に記載の窒化物半導体装置。
【請求項12】
基板上に、電子走行層を構成する第１窒化物半導体層と、電子供給層を構成する第２窒化物半導体層と、アクセプタ型不純物を含む窒化物半導体ゲート層の材料膜である半導体ゲート層材料膜とを、その順に形成する第１工程と、前記半導体ゲート層材料膜上に、ゲート金属膜の材料膜であるゲート金属材料膜、ゲート絶縁膜の材料膜であるゲート絶縁材料膜およびゲート電極の材料膜であるゲート電極膜をこの順に形成する第２工程と、
前記ゲート電極膜、前記ゲート絶縁材料膜、前記ゲート金属材料膜および前記半導体ゲート層材料膜をエッチングによってパターニングすることにより、前記第２窒化物半導体層上に前記窒化物半導体ゲート層、前記ゲート金属膜、前記ゲート絶縁膜および前記ゲート電極が積層されてなるリッジ形状のゲート部を形成するパターニング工程と、
前記第２窒化物半導体層上に、前記ゲート部および前記第２窒化物半導体層の露出面を覆うパッシベーション膜を形成する工程と、
前記ゲート部の両側それぞれに、前記パッシベーション膜を貫通し、前記第２窒化物半導体層にオーミック接触するソース電極およびドレイン電極を形成する工程とを含む、窒化物半導体装置の製造方法。
【請求項13】
前記パターニング工程では、単独マスクによってパターニングが行われる、請求項１２に記載の窒化物半導体装置の製造方法。
【請求項14】
前記パターニング工程は、少なくとも２つのエッチング工程からなる、請求項１２または１３に記載の窒化物半導体装置の製造方法。
【請求項15】
前記パターニング工程は、前記ゲート電極膜、前記ゲート絶縁材料膜および前記ゲート金属材料膜をパターニングする第１エッチング工程と、
前記半導体ゲート層材料膜をパターニングする第２エッチング工程とからなる、請求項１４に記載の窒化物半導体装置の製造方法。
【請求項16】
前記第１エッチング工程と前記第２エッチング工程との間に、前記半導体ゲート層材料膜上に、前記第１エッチング工程後の前記ゲート電極膜、前記ゲート絶縁材料膜および前記ゲート金属材料膜の露出面と、前記半導体ゲート層材料膜の露出面とを覆うように、誘電体膜を形成する工程と、
前記誘電体膜を異方性ドライエッチングすることにより、前記第１エッチング工程後の前記ゲート電極膜、前記ゲート絶縁材料膜および前記ゲート金属材料膜の側面を覆うサイドウォールを形成する工程とを有する、請求項１５に記載の窒化物半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
この発明は、III族窒化物半導体（以下単に「窒化物半導体」という場合がある。）からなる窒化物半導体装置およびその製造方法に関する。
【背景技術】
【0002】
III族窒化物半導体とは、III-Ｖ族半導体においてＶ族元素として窒素を用いた半導体である。窒化アルミニウム（ＡｌＮ）、窒化ガリウム（ＧａＮ）、窒化インジウム（ＩｎＮ）が代表例である。一般には、ＡｌｘＩｎｙＧａ１－x－yＮ（０≦ｘ≦１，０≦ｙ≦１，０≦ｘ＋ｙ≦１）と表わすことができる。
このような窒化物半導体を用いたＨＥＭＴ（High Electron Mobility Transistor;高電子移動度トランジスタ）が提案されている。このようなＨＥＭＴは、例えば、ＧａＮからなる電子走行層と、この電子走行層上にエピタキシャル成長されたＡｌＧａＮからなる電子供給層とを含む。電子供給層に接するように一対のソース電極およびドレイン電極が形成され、それらの間にゲート電極が配置される。
このような窒化物半導体を用いたＨＥＭＴ（High Electron Mobility Transistor;高電子移動度トランジスタ）が提案されている。このようなＨＥＭＴは、例えば、ＧａＮからなる電子走行層と、この電子走行層上にエピタキシャル成長されたＡｌＧａＮからなる電子供給層とを含む。電子供給層に接するように一対のソース電極およびドレイン電極が形成され、それらの間にゲート電極が配置される。
【0003】
ＧａＮとＡｌＧａＮとの格子不整合に起因する分極のために、電子走行層内において、電子走行層と電子供給層との界面から数Åだけ内方の位置に、二次元電子ガスが形成される。この二次元電子ガスをチャネルとして、ソース・ドレイン間が接続される。ゲート電極に制御電圧を印加することで、二次元電子ガスを遮断すると、ソース・ドレイン間が遮断される。ゲート電極に制御電圧を印加していない状態では、ソース・ドレイン間が導通するので、ノーマリーオン型のデバイスとなる。
【0004】
窒化物半導体を用いたデバイスは、高耐圧、高温動作、大電流密度、高速スイッチングおよび低オン抵抗といった特徴を有するため、パワーデバイスへの応用が特許文献１に提案されている。
【先行技術文献】
【特許文献】
【0005】
【文献】特開２０１７－７３５０６号公報
【文献】特開２０１８－１５７１７７号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
特許文献１は、ＡｌＧａＮ電子供給層にリッジ形状のｐ型ＧａＮゲート層（窒化物半導体ゲート層）を積層し、その上にゲート電極を配置し、前記ｐ型ＧａＮゲート層から広がる空乏層によってチャネルを消失させることで、ノーマリーオフを達成する構成を開示している。このような構成の窒化物半導体装置を第１比較例という場合がある。
第１比較例では、ゲート電極からリッジ形状のｐ型ＧａＮゲート層を介してソース電極にゲートリーク電流が流れるため、ゲートリーク電流が大きくなるおそれがある。ゲートリーク電流が大きい場合、ゲート電圧印加に対する十分な信頼性が確保できないほか、所望のオン抵抗を得るために必要なゲート電圧が確保できない、またはゲートドライブ回路での消費電力が増加するといった問題に繋がり、パワー回路、および制御回路部での効率低下、発熱増加が懸念される。これは、高周波スイッチングを特長に掲げるＨＥＭＴにとって大きな課題となる。
第１比較例では、ゲート電極からリッジ形状のｐ型ＧａＮゲート層を介してソース電極にゲートリーク電流が流れるため、ゲートリーク電流が大きくなるおそれがある。ゲートリーク電流が大きい場合、ゲート電圧印加に対する十分な信頼性が確保できないほか、所望のオン抵抗を得るために必要なゲート電圧が確保できない、またはゲートドライブ回路での消費電力が増加するといった問題に繋がり、パワー回路、および制御回路部での効率低下、発熱増加が懸念される。これは、高周波スイッチングを特長に掲げるＨＥＭＴにとって大きな課題となる。
【0007】
そこで、本出願人は、窒化物半導体ゲート層上にゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極を形成することにより、第１比較例に比べてゲートリーク電流を低減できる窒化物半導体装置を提案している（特許文献２参照）。このような構成の窒化物半導体装置を第２比較例という場合がある。第２比較例では、窒化物半導体ゲート層とゲート絶縁膜との界面に、電子が出入りする界面準位が形成されるため、閾値電圧が変動するおそれがある。
【0008】
この発明の目的は、第１比較例に比べてゲートリーク電流を低減できかつ第２比較例に比べて閾値電圧の変動を抑制することが可能となる窒化物半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【0009】
本発明の一実施形態は、電子走行層を構成する第１窒化物半導体層と、前記第１窒化物半導体層上に形成され、電子供給層を構成する第２窒化物半導体層と、前記第２窒化物半導体層上に形成されたリッジ形状のゲート部と、前記第２窒化物半導体層上に、前記ゲート部を挟んで対向配置されたソース電極およびドレイン電極とを含み、前記ゲート部は、前記第２窒化物半導体層上に配置されたアクセプタ型不純物を含む窒化物半導体ゲート層と、前記窒化物半導体ゲート層上に配置されたゲート金属膜と、前記ゲート金属膜上に形成されたゲート絶縁膜と、前記ゲート絶縁膜によって前記ゲート金属膜と容量性結合しているゲート電極とを含む、窒化物半導体装置を提供する。
【0010】
この構成では、窒化物半導体ゲート層とゲート電極との間に、ゲート絶縁膜が形成されているので、第１比較例に比べて、ゲートリーク電流を低減することができる。この構成においても、窒化物半導体ゲート層とゲート金属膜との界面に界面準位が形成されるが、この界面準位は、電子が出入りする準位ではなく、障壁高さをピニング（固定）するように働く。このため、この構成では、第２比較例に比べて閾値電圧の変動を抑制することが可能となる。
【0011】
この発明の一実施形態では、前記ゲート絶縁膜は、前記ゲート部を挟んで前記ソース電極およびドレイン電極とが対向している領域において、前記ゲート金属膜上面の全域を覆っており、前記ゲート電極は、前記ゲート部を挟んで前記ソース電極およびドレイン電極とが対向している領域において、前記ゲート絶縁膜上面の全域を覆っている。
この発明の一実施形態では、前記ゲート絶縁膜の側面が、前記窒化物半導体ゲート層の表面に対して傾斜した傾斜面に形成されている。
この発明の一実施形態では、前記ゲート絶縁膜の側面が、前記窒化物半導体ゲート層の表面に対して傾斜した傾斜面に形成されている。
【0012】
この発明の一実施形態では、平面視において、前記ゲート金属膜の両側縁が、前記窒化物半導体ゲート層の対応する側縁よりも内方に後退している。
この発明の一実施形態では、前記窒化物半導体ゲート層は、前記ソース電極およびドレイン電極とが対向している領域よりも外側に延びた延長部を有しており、前記延長部上において、前記ゲート電極および前記ゲート絶縁膜を連続して貫通し、前記ゲート金属膜を露出させる開口部が形成されている。
この発明の一実施形態では、前記窒化物半導体ゲート層は、前記ソース電極およびドレイン電極とが対向している領域よりも外側に延びた延長部を有しており、前記延長部上において、前記ゲート電極および前記ゲート絶縁膜を連続して貫通し、前記ゲート金属膜を露出させる開口部が形成されている。
【0013】
この発明の一実施形態では、前記ゲート金属膜と前記ゲート電極との間に接続された抵抗を有する。
この発明の一実施形態では、前記ゲート金属膜と前記ゲート電極との間に接続されたコンデンサを有する。
この発明の一実施形態では、前記ゲート絶縁膜が、ＳｉＯ２、Ａｌ２Ｏ３およびＨｆＯ２のいずれか１つの単膜またはそれらの２以上の任意の組み合わせからなる積層膜から構成されている。
この発明の一実施形態では、前記ゲート金属膜と前記ゲート電極との間に接続されたコンデンサを有する。
この発明の一実施形態では、前記ゲート絶縁膜が、ＳｉＯ２、Ａｌ２Ｏ３およびＨｆＯ２のいずれか１つの単膜またはそれらの２以上の任意の組み合わせからなる積層膜から構成されている。
【0014】
この発明の一実施形態では、前記ゲート金属膜および前記ゲート電極が、Ｔｉ、ＴｉＮおよびＴｉＷのいずれか１つの単膜またはそれらの２以上の任意の組み合わせからなる積層膜から構成されている。
この発明の一実施形態では、前記ゲート金属膜および前記ゲート電極が、同じ金属膜からなる。
この発明の一実施形態では、前記ゲート金属膜および前記ゲート電極が、同じ金属膜からなる。
【0015】
この発明の一実施形態では、前記第１窒化物半導体層がＧａＮ層からなり、前記第２窒化物半導体層がＡｌｘＧａ（１－ｘ）Ｎ（０＜ｘ＜１）層からなり、前記窒化物半導体ゲート層がｐ型ＧａＮ層からなる。
この発明の一実施形態は、基板上に、電子走行層を構成する第１窒化物半導体層と、電子供給層を構成する第２窒化物半導体層と、アクセプタ型不純物を含む窒化物半導体ゲート層の材料膜である半導体ゲート層材料膜とを、その順に形成する第１工程と、前記半導体ゲート層材料膜上に、ゲート金属膜の材料膜であるゲート金属材料膜、ゲート絶縁膜の材料膜であるゲート絶縁材料膜およびゲート電極の材料膜であるゲート電極膜をこの順に形成する第２工程と、前記ゲート電極膜、前記ゲート絶縁材料膜、前記ゲート金属材料膜および前記半導体ゲート層材料膜をエッチングによってパターニングすることにより、前記第２窒化物半導体層上に前記窒化物半導体ゲート層、前記ゲート金属膜、前記ゲート絶縁膜および前記ゲート電極が積層されてなるリッジ形状のゲート部を形成するパターニング工程と、前記第２窒化物半導体層上に、前記ゲート部および前記第２窒化物半導体層の露出面を覆うパッシベーション膜を形成する工程と、前記ゲート部の両側それぞれに、前記パッシベーション膜を貫通し、前記第２窒化物半導体層にオーミック接触するソース電極およびドレイン電極を形成する工程とを含む。
この発明の一実施形態は、基板上に、電子走行層を構成する第１窒化物半導体層と、電子供給層を構成する第２窒化物半導体層と、アクセプタ型不純物を含む窒化物半導体ゲート層の材料膜である半導体ゲート層材料膜とを、その順に形成する第１工程と、前記半導体ゲート層材料膜上に、ゲート金属膜の材料膜であるゲート金属材料膜、ゲート絶縁膜の材料膜であるゲート絶縁材料膜およびゲート電極の材料膜であるゲート電極膜をこの順に形成する第２工程と、前記ゲート電極膜、前記ゲート絶縁材料膜、前記ゲート金属材料膜および前記半導体ゲート層材料膜をエッチングによってパターニングすることにより、前記第２窒化物半導体層上に前記窒化物半導体ゲート層、前記ゲート金属膜、前記ゲート絶縁膜および前記ゲート電極が積層されてなるリッジ形状のゲート部を形成するパターニング工程と、前記第２窒化物半導体層上に、前記ゲート部および前記第２窒化物半導体層の露出面を覆うパッシベーション膜を形成する工程と、前記ゲート部の両側それぞれに、前記パッシベーション膜を貫通し、前記第２窒化物半導体層にオーミック接触するソース電極およびドレイン電極を形成する工程とを含む。
【0016】
この製造方法では、第１比較例に比べてゲートリーク電流を低減できかつ第２比較例に比べて閾値電圧の変動を抑制することが可能となる窒化物半導体装置を製造できる。
この発明の一実施形態では、前記パターニング工程では、単独マスクによってパターニングが行われる。
この発明の一実施形態は、前記パターニング工程は、少なくとも２つのエッチング工程からなる。
この発明の一実施形態では、前記パターニング工程では、単独マスクによってパターニングが行われる。
この発明の一実施形態は、前記パターニング工程は、少なくとも２つのエッチング工程からなる。
【0017】
この発明の一実施形態は、前記パターニング工程は、前記ゲート電極膜、前記ゲート絶縁材料膜および前記ゲート金属材料膜をパターニングする第１エッチング工程と、前記半導体ゲート層材料膜をパターニングする第２エッチング工程とからなる。
この発明の一実施形態は、前記第１エッチング工程と前記第２エッチング工程との間に、前記半導体ゲート層材料膜上に、前記第１エッチング工程後の前記ゲート電極膜、前記ゲート絶縁材料膜および前記ゲート金属材料膜の露出面と、前記半導体ゲート層材料膜の露出面とを覆うように、誘電体膜を形成する工程と、前記誘電体膜を異方性ドライエッチングすることにより、前記第１エッチング工程後の前記ゲート電極膜、前記ゲート絶縁材料膜および前記ゲート金属材料膜の側面を覆うサイドウォールを形成する工程とを有する。
この発明の一実施形態は、前記第１エッチング工程と前記第２エッチング工程との間に、前記半導体ゲート層材料膜上に、前記第１エッチング工程後の前記ゲート電極膜、前記ゲート絶縁材料膜および前記ゲート金属材料膜の露出面と、前記半導体ゲート層材料膜の露出面とを覆うように、誘電体膜を形成する工程と、前記誘電体膜を異方性ドライエッチングすることにより、前記第１エッチング工程後の前記ゲート電極膜、前記ゲート絶縁材料膜および前記ゲート金属材料膜の側面を覆うサイドウォールを形成する工程とを有する。
【図面の簡単な説明】
【0018】
【発明を実施するための形態】
【0019】
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の第１実施形態に係る窒化物半導体装置の構成を説明するための部分平面図である。図２は、図１のII-II線に沿う拡大断面図である。図３は、図１のIII-III線に沿う拡大断面図である。ただし、図１では、説明の便宜上、図２および図３に符号１５で示されるパッシベーション膜は省略されている。
図１は、この発明の第１実施形態に係る窒化物半導体装置の構成を説明するための部分平面図である。図２は、図１のII-II線に沿う拡大断面図である。図３は、図１のIII-III線に沿う拡大断面図である。ただし、図１では、説明の便宜上、図２および図３に符号１５で示されるパッシベーション膜は省略されている。
【0020】
説明の便宜上、以下において、図１、図２および図３に示した＋Ｘ方向、－Ｘ方向、＋Ｙ方向および－Ｙ方向を用いることがある。＋Ｘ方向は、平面視において、窒化物半導体装置１の表面に沿う所定の方向であり、＋Ｙ方向は、窒化物半導体装置１の表面の沿う方向であって、＋Ｘ方向に直交する方向である。－Ｘ方向は、＋Ｘ方向とは反対の方向であり、－Ｙ方向は、＋Ｙ方向とは反対の方向である。＋Ｘ方向および－Ｘ方向を総称するときには単に「Ｘ方向」という。＋Ｙ方向および－Ｙ方向を総称するときには単に「Ｙ方向」という。
【0021】
窒化物半導体装置１は、半導体積層構造２と、半導体積層構造２上に配置された電極メタル構造とを含む。
電極メタル構造は、図１に示すように、複数のソース電極３、複数のゲート電極２４、および複数のドレイン電極４を含む。ソース電極３およびドレイン電極４はＸ方向に延びている。
電極メタル構造は、図１に示すように、複数のソース電極３、複数のゲート電極２４、および複数のドレイン電極４を含む。ソース電極３およびドレイン電極４はＸ方向に延びている。
【0022】
ゲート電極２４は、互いに平行にＸ方向に延びた一対のゲート主電極部２４Ａと、これらの一対のゲート主電極部２４Ａの対応する端部どうしをそれぞれ連結する２つのベース部２４Ｂとを含む。
１つのソース電極３は、平面視において、１つのゲート電極２４の一対のゲート主電極部２４Ａを覆うように形成されている。ソース電極３は、平面視において、ゲート電極２４の一対のゲート主電極部２４Ａの長さ中間部の間に配置されたソース主電極部３Ａと、ソース主電極部３Ａの周囲の延長部３Ｂとからなる。この実施形態では、ソース主電極部３Ａとは、平面視において、ソース電極３の全領域のうち、ソースコンタクトホール５の輪郭に囲まれた領域およびその周辺領域からなる領域をいうものとする。延長部３Ｂは、平面視において、ソース電極３の全領域のうち、ソース主電極部３Ａ以外の部分をいう。延長部３Ｂは、平面視において、ゲート電極２４の一対のゲート主電極部２４Ａと２つの第２ベース部２４Ｂの一部を覆っている。
１つのソース電極３は、平面視において、１つのゲート電極２４の一対のゲート主電極部２４Ａを覆うように形成されている。ソース電極３は、平面視において、ゲート電極２４の一対のゲート主電極部２４Ａの長さ中間部の間に配置されたソース主電極部３Ａと、ソース主電極部３Ａの周囲の延長部３Ｂとからなる。この実施形態では、ソース主電極部３Ａとは、平面視において、ソース電極３の全領域のうち、ソースコンタクトホール５の輪郭に囲まれた領域およびその周辺領域からなる領域をいうものとする。延長部３Ｂは、平面視において、ソース電極３の全領域のうち、ソース主電極部３Ａ以外の部分をいう。延長部３Ｂは、平面視において、ゲート電極２４の一対のゲート主電極部２４Ａと２つの第２ベース部２４Ｂの一部を覆っている。
【0023】
１つのソース電極３の両側のそれぞれに、ドレイン電極４が配置されている。隣り合うドレイン電極４およびソース主電極部３Ａは、平面視において、ゲート電極２４のゲート主電極部２４Ａを挟んで互いに対向している。この実施形態では、ドレイン電極４の長さとソース主電極部３Ａの長さはほぼ等しく、ドレイン電極４の両端のＸ方向位置とソース主電極部３Ａの対応する端のＸ方向位置とは、ほぼ一致している。
【0024】
図１の例では、ソース主電極部３Ａ（Ｓ）、ゲート主電極部２４Ａ（Ｇ）およびドレイン電極４（Ｄ）は、Ｙ方向にＤＧＳＧＤＧＳの順に周期的に配置されている。これにより、ソース主電極部３Ａ（Ｓ）およびドレイン電極４（Ｄ）でゲート主電極部２４Ａ（Ｇ）を挟むことによって素子構造が構成されている。半導体積層構造２上の表面の領域は、当該素子構造を含むアクティブエリア７と、アクティブエリア７の外側のノンアクティブエリア８とからなる。なお、図１に示されるアクティブエリア７とノンアクティブエリア８の境界は、一例であって、これに限られるものではない。
【0025】
ゲート電極２４のベース部２４Ｂは、ノンアクティブエリア８において、一対のゲート主電極部２４Ａの対応する端部どうしをそれぞれ連結している。
半導体積層構造２は、図２および図３に示すように、基板１１と、基板１１の表面に形成されたバッファ層１２と、バッファ層１２上にエピタキシャル成長された第１窒化物半導体層１３と、第１窒化物半導体層１３上にエピタキシャル成長された第２窒化物半導体層１４とを含む。
半導体積層構造２は、図２および図３に示すように、基板１１と、基板１１の表面に形成されたバッファ層１２と、バッファ層１２上にエピタキシャル成長された第１窒化物半導体層１３と、第１窒化物半導体層１３上にエピタキシャル成長された第２窒化物半導体層１４とを含む。
【0026】
基板１１は、例えば、低抵抗のシリコン基板であってもよい。低抵抗のシリコン基板は、例えば、０．００１Ωｍｍ～０．５Ωｍｍ（より具体的には０．０１Ωｍｍ～０．１Ωｍｍ程度）の電気抵抗率を有したｐ型基板でもよい。また、基板１１は、低抵抗のシリコン基板の他、低抵抗のＳｉＣ基板、低抵抗のＧａＮ基板等であってもよい。基板１１の厚さは、半導体プロセス中においては、例えば６５０μｍ程度であり、チップ化する前段階において、３００μｍ以下程度に研削される。基板１１は、ソース電極３に電気的に接続されている。
【0027】
バッファ層１２は、この実施形態では、複数の窒化物半導体膜を積層した多層バッファ層から構成されている。この実施形態では、バッファ層１２は、基板１１の表面に接するＡｌＮ膜からなる第１バッファ層（図示略）と、この第１バッファ層の表面（基板１１とは反対側の表面）に積層されたＡｌＮ／ＡｌＧａＮ超格子層からなる第２バッファ層（図示略）とから構成されている。第１バッファ層の膜厚は、１００ｎｍ～５００ｎｍ程度である。第２バッファ層の膜厚は、５００ｎｍ～２μｍ程度である。バッファ層１２は、例えば、ＡｌＧａＮの単膜または複合膜から構成されていてもよい。
【0028】
第１窒化物半導体層１３は、電子走行層を構成している。この実施形態では、第１窒化物半導体層１３は、ＧａＮ層からなり、その厚さは０．５μｍ～２μｍ程度である。また、第１窒化物半導体層１３を流れるリーク電流を抑制する目的で、表面領域以外には半絶縁性にするための不純物が導入されていてもよい。その場合、不純物の濃度は、４×１０１６ｃｍ－３以上であることが好ましい。また、不純物は、例えばＣまたはＦｅである。
【0029】
第２窒化物半導体層１４は、電子供給層を構成している。第２窒化物半導体層１４は、第１窒化物半導体層１３よりもバンドギャップの大きい窒化物半導体からなっている。この実施形態では、第２窒化物半導体層１４は、第１窒化物半導体層１３よりもＡｌ組成の高い窒化物半導体からなっている。窒化物半導体においては、Ａｌ組成が高いほどバッドギャップは大きくなる。この実施形態では、第２窒化物半導体層１４は、Ａｌｘ１Ｇａ１－ｘ１Ｎ層（０＜ｘ１＜１）からなり、その厚さは５ｎｍ～２５ｎｍ程度である。
【0030】
このように第１窒化物半導体層（電子走行層）１３と第２窒化物半導体層（電子供給層）１４とは、バンドギャップ（Ａｌ組成）の異なる窒化物半導体からなっており、それらの間には格子不整合が生じている。そして、第１窒化物半導体層１３および第２窒化物半導体層１４の自発分極と、それらの間の格子不整合に起因するピエゾ分極とによって、第１窒化物半導体層１３と第２窒化物半導体層１４との界面における第１窒化物半導体層１３の伝導帯のエネルギーレベルはフェルミ準位よりも低くなる。これにより、第１窒化物半導体層１３内には、第１窒化物半導体層１３と第２窒化物半導体層１４との界面に近い位置（例えば界面から数Å程度の距離）に、二次元電子ガス（２ＤＥＧ）９が広がっている。
【0031】
第２窒化物半導体層１４とゲート電極２４との間には、窒化物半導体ゲート層（以下、「半導体ゲート層」という）２１、ゲート金属膜２２およびゲート絶縁膜２３が介在している。
半導体ゲート層２１は、エピタキシャル成長によって、第２窒化物半導体層１４の表面に形成されている。半導体ゲート層２１は、平面視において、ゲート電極２４とほぼ同じ形状を有している。具体的には、半導体ゲート層２１は、互いに平行にＸ方向に延びた一対のリッジ部２１Ａと、これらの一対のリッジ部２１Ａの対応する端部どうしをそれぞれ連結する２つの連結部２１Ｂとを含む。
半導体ゲート層２１は、エピタキシャル成長によって、第２窒化物半導体層１４の表面に形成されている。半導体ゲート層２１は、平面視において、ゲート電極２４とほぼ同じ形状を有している。具体的には、半導体ゲート層２１は、互いに平行にＸ方向に延びた一対のリッジ部２１Ａと、これらの一対のリッジ部２１Ａの対応する端部どうしをそれぞれ連結する２つの連結部２１Ｂとを含む。
【0032】
ゲート金属膜２２は、半導体ゲート層２１上に形成されている。ゲート金属膜２２は、平面視において、ゲート電極２４とほぼ同じ形状を有している。具体的には、ゲート金属膜２２は、半導体ゲート層２１の一対のリッジ部２１Ａ上に形成された一対の主金属膜部２２Ａと、半導体ゲート層２１の２つの連結部２１Ｂ上に形成され、一対の主金属膜部２２Ａの対応する端部どうしをそれぞれ連結する２つの連結部２２Ｂとを含む。
【0033】
ゲート絶縁膜２３は、ゲート金属膜２２上に形成されている。ゲート絶縁膜２３は、平面視において、ゲート電極２４とほぼ同じ形状を有している。具体的には、ゲート絶縁膜２３は、ゲート金属膜２２の一対の主金属膜部２２Ａ上に形成された一対の主絶縁膜部２３Ａと、ゲート金属膜２２の２つの連結部２２Ｂ上に形成され、一対の主絶縁膜部２３Ａの対応する端部どうしをそれぞれ連結する２つの連結部２３Ｂとを含む。
【0034】
ゲート電極２４は、ゲート絶縁膜２３上に形成されている。ゲート電極２４の一対のゲート主電極部２４Ａは、ゲート絶縁膜２３の一対の主絶縁膜部２３Ａ上に形成されている。ゲート電極２４の２つのベース部２４Ｂは、ゲート絶縁膜２３の２つの連結部２３Ｂ上に形成されている。
半導体ゲート層２１、ゲート金属膜２２、ゲート絶縁膜２３およびゲート電極２４は、それぞれ平面視で環状に形成されている。図２に示すように、半導体ゲート層２１のリッジ部２１Ａと、その上に形成された主金属膜部２２Ａと、その上に形成された主絶縁膜部２３Ａと、その上に形成されたゲート主電極部２４Ａ（Ｇ）とによって、リッジ形状のゲート部２０が形成されている。
半導体ゲート層２１、ゲート金属膜２２、ゲート絶縁膜２３およびゲート電極２４は、それぞれ平面視で環状に形成されている。図２に示すように、半導体ゲート層２１のリッジ部２１Ａと、その上に形成された主金属膜部２２Ａと、その上に形成された主絶縁膜部２３Ａと、その上に形成されたゲート主電極部２４Ａ（Ｇ）とによって、リッジ形状のゲート部２０が形成されている。
【0035】
半導体ゲート層２１は、アクセプタ型不純物がドーピングされた窒化物半導体からなる。この実施形態では、半導体ゲート層２１は、アクセプタ型不純物がドーピングされたＧａＮ層（ｐ型ＧａＮ層）からなっており、その厚さは４０ｎｍ～１５０ｎｍ程度である。半導体ゲート層２１に注入されるアクセプタ型不純物の濃度は、１×１０１９ｃｍ－３以上であることが好ましい。この実施形態では、アクセプタ型不純物は、Ｍｇ（マグネシウム）である。アクセプタ型不純物は、Ｚｎ（亜鉛）等のＭｇ以外のアクセプタ型不純物であってもよい。
【0036】
半導体ゲート層２１は、ゲート部２０の直下の領域において、第１窒化物半導体層１３と第２窒化物半導体層との間の界面における伝導帯のエネルギーレベルを変化させ、ゲート電圧を印加しない状態において、ゲート部２０の直下の領域に２次元電子ガス９が発生しないようにするために設けられている。
ゲート金属膜２２は、この実施形態では、ＴｉＮ層から構成されており、その厚さは５０ｎｍ～２００ｎｍ程度である。この実施形態では、ゲート金属膜２２の膜厚は、１００ｎｍである。ゲート金属膜２２は、Ｔｉ、ＴｉＮおよびＴｉＷのいずれか１つの単膜またはそれらの２以上の任意の組み合わせからなる複合膜から構成されてもよい。
ゲート金属膜２２は、この実施形態では、ＴｉＮ層から構成されており、その厚さは５０ｎｍ～２００ｎｍ程度である。この実施形態では、ゲート金属膜２２の膜厚は、１００ｎｍである。ゲート金属膜２２は、Ｔｉ、ＴｉＮおよびＴｉＷのいずれか１つの単膜またはそれらの２以上の任意の組み合わせからなる複合膜から構成されてもよい。
【0037】
ゲート絶縁膜２３は、この実施形態では、ＳｉＯ２からなる。ゲート絶縁膜２３の厚さは、１０ｎｍ～３０ｎｍ程度である。ゲート絶縁膜２３の膜厚は、１０ｎｍ以上であることが好ましい。この実施形態では、ゲート絶縁膜２３の膜厚は、３０ｎｍである。ゲート絶縁膜２３は、ＳｉＯ２、Ａｌ２Ｏ３およびＨｆＯ２のいずれか１つの単膜またはそれらの２以上の任意の組み合わせからなる複合膜から構成されてもよい。
【0038】
ゲート電極２４は、この実施形態では、ＴｉＮ層から構成されており、その厚さは５０ｎｍ～２００ｎｍ程度である。この実施形態では、ゲート電極２４の膜厚は、１００ｎｍである。ゲート電極２４は、Ｔｉ、ＴｉＮおよびＴｉＷのいずれか１つの単膜またはそれらの２以上の任意の組み合わせからなる複合膜から構成されてもよい。
図２および図３に示すように、第２窒化物半導体層１４上には、第２窒化物半導体層１４、半導体ゲート層２１、ゲート金属膜２２、ゲート絶縁膜２３およびゲート電極２４の露出面を覆うパッシベーション膜１５が形成されている。したがって、ゲート部２０の側面および表面は、パッシベーション膜１５によって覆われている。この実施形態では、パッシベーション膜１５はＳｉＮ膜からなり、その厚さ５０ｎｍ～２００ｎｍ程度である。パッシベーション膜１５は、ＳｉＮ、ＳｉＯ２およびＳｉＯＮのいずれか１つの単膜またはそれらの２以上の任意の組み合わせからなる複合膜から構成されてもよい。
図２および図３に示すように、第２窒化物半導体層１４上には、第２窒化物半導体層１４、半導体ゲート層２１、ゲート金属膜２２、ゲート絶縁膜２３およびゲート電極２４の露出面を覆うパッシベーション膜１５が形成されている。したがって、ゲート部２０の側面および表面は、パッシベーション膜１５によって覆われている。この実施形態では、パッシベーション膜１５はＳｉＮ膜からなり、その厚さ５０ｎｍ～２００ｎｍ程度である。パッシベーション膜１５は、ＳｉＮ、ＳｉＯ２およびＳｉＯＮのいずれか１つの単膜またはそれらの２以上の任意の組み合わせからなる複合膜から構成されてもよい。
【0039】
パッシベーション膜１５には、ソースコンタクトホール５およびドレインコンタクトホール６が形成されている。ソースコンタクトホール５およびドレインコンタクトホール６は、ゲート部２０を挟む配置で形成されている。
ソース電極３のソース主電極部３Ａは、ソースコンタクトホール５を貫通して、第２窒化物半導体層１４にオーミック接触している。図１および図２に示すように、アクティブエリア７において、ソース電極３の延長部３Ｂは、ゲート部２０を覆っている。図１および図３に示すように、ノンアクティブエリア８において、ソース電極３の延長部３Ｂの一部は、ゲート電極２４のベース部２４Ｂの一部を覆っている。ドレイン電極４は、ドレインコンタクトホール６を貫通して、第２窒化物半導体層１４にオーミック接触している。
ソース電極３のソース主電極部３Ａは、ソースコンタクトホール５を貫通して、第２窒化物半導体層１４にオーミック接触している。図１および図２に示すように、アクティブエリア７において、ソース電極３の延長部３Ｂは、ゲート部２０を覆っている。図１および図３に示すように、ノンアクティブエリア８において、ソース電極３の延長部３Ｂの一部は、ゲート電極２４のベース部２４Ｂの一部を覆っている。ドレイン電極４は、ドレインコンタクトホール６を貫通して、第２窒化物半導体層１４にオーミック接触している。
【0040】
ソース電極３およびドレイン電極４は、例えば、第２窒化物半導体層１４に接する第１金属層（オーミックメタル層）と、第１金属層に積層された第２金属層（主電極メタル層）と、第２金属層に積層された第３金属層（密着層）と、第３金属層に積層された第４金属層（バリアメタル層）とからなる。第１金属層は、例えば、厚さが１０ｎｍ～２０ｎｍ程度のＴｉ層である。第２金属層は、例えば、厚さが１００ｎｍ～３００ｎｍ程度のＡｌＣｕ層である。第３金属層は、例えば、厚さが１０ｎｍ～２０ｎｍ程度のＴｉ層である。第４金属層は、例えば、厚さが１０ｎｍ～５０ｎｍ程度のＴｉＮ層である。
【0041】
この窒化物半導体装置１では、第１窒化物半導体層（電子走行層）１３上にバンドギャップ（Ａｌ組成）の異なる第２窒化物半導体層（電子供給層）１４が形成されてヘテロ接合が形成されている。これにより、第１窒化物半導体層１３と第２窒化物半導体層１４との界面付近の第１窒化物半導体層１３内に二次元電子ガス９が形成され、この二次元電子ガス９をチャネルとして利用したＨＥＭＴが形成されている。ゲート電極２４のゲート主電極部２４Ａは、半導体ゲート層２１のリッジ部２１Ａを挟んで第２窒化物半導体層１４に対向している。
【0042】
ゲート主電極部２４Ａの下方においては、ｐ型ＧａＮ層からなるリッジ部２１Ａに含まれるイオン化アクセプタによって、第１窒化物半導体層１３および第２窒化物半導体層１４のエネルギーレベルが引き上げられる。このため、第１窒化物半導体層１３と第２窒化物半導体層１４との間のヘテロ接合界面における伝導帯のエネルギーレベルはフェルミ準位よりも大きくなる。したがって、ゲート主電極部２４Ａ（ゲート部２０）の直下では、第１窒化物半導体層１３および第２窒化物半導体層１４の自発分極ならびにそれらの格子不整合によるピエゾ分極に起因する二次元電子ガス９が形成されない。
【0043】
よって、ゲート電極２４にバイアスを印加していないとき（ゼロバイアス時）には、二次元電子ガス９によるチャネルはゲート主電極部２４Ａの直下で遮断されている。こうして、ノーマリーオフ型のＨＥＭＴが実現されている。ゲート電極２４に適切なオン電圧（たとえば５Ｖ）を印加すると、ゲート主電極部２４Ａの直下の第１窒化物半導体層１３内にチャネルが誘起され、ゲート主電極部４Ａの両側の二次元電子ガス９が接続される。これにより、ソース－ドレイン間が導通する。
【0044】
使用に際しては、たとえば、ソース電極３とドレイン電極４の間に、ドレイン電極４側が正となる所定の電圧（たとえば５０Ｖ～１００Ｖ）が印加される。その状態で、ゲート電極２４に対して、ソース電極３を基準電位（０Ｖ）として、オフ電圧（０Ｖ）またはオン電圧（５Ｖ）が印加される。
図４Ａ～図４Ｅおよび図５Ａ～図５Ｅは、前述の窒化物半導体装置１の製造工程の一例を説明するための断面図であり、製造工程における複数の段階における断面構造が示されている。図４Ａ～図４Ｅは、図２の切断面に対応する断面図であり、図５Ａ～図５Ｅは、図３の切断面に対応する断面図である。
図４Ａ～図４Ｅおよび図５Ａ～図５Ｅは、前述の窒化物半導体装置１の製造工程の一例を説明するための断面図であり、製造工程における複数の段階における断面構造が示されている。図４Ａ～図４Ｅは、図２の切断面に対応する断面図であり、図５Ａ～図５Ｅは、図３の切断面に対応する断面図である。
【0045】
まず、図４Ａおよび図５Ａに示すように、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法によって、基板１１上に、バッファ層１２、第１窒化物半導体層１３および第２窒化物半導体層１４がエピタキシャル成長される。これにより、半導体積層構造２が得られる。さらに、ＭＯＣＶＤ法によって、第２窒化物半導体層１４上に、半導体ゲート層２１の材料膜であるゲート層材料膜３１が形成される。この実施形態では、ゲート層材料膜３１はｐ型ＧａＮ膜である。
【0046】
次に、図４Ｂおよび図５Ｂに示すように、スパッタ法または蒸着法によって、ゲート層材料膜３１上にゲート金属膜２２の材料膜であるゲート金属材料膜３２が形成される。ゲート金属材料膜３２は、例えば、ＴｉＮの金属膜からなる。
次に、ゲート金属材料膜３２上にゲート絶縁膜２３の材料膜であるゲート絶縁材料膜３３が形成される。前述の実施形態のように、ゲート絶縁膜２３がＳｉＯ２からなる場合には、プラズマＣＶＤ法、ＬＰＣＶＤ（Low Pressure CVD）法、ＡＬＤ(Atomic Layer Deposition)法等によって、ゲート金属材料膜３２上にゲート絶縁材料膜３３を成膜することができる。
次に、ゲート金属材料膜３２上にゲート絶縁膜２３の材料膜であるゲート絶縁材料膜３３が形成される。前述の実施形態のように、ゲート絶縁膜２３がＳｉＯ２からなる場合には、プラズマＣＶＤ法、ＬＰＣＶＤ（Low Pressure CVD）法、ＡＬＤ(Atomic Layer Deposition)法等によって、ゲート金属材料膜３２上にゲート絶縁材料膜３３を成膜することができる。
【0047】
この後、スパッタ法または蒸着法によって、ゲート絶縁材料膜３３上にゲート電極２４の材料膜であるゲート電極膜３４が形成される。ゲート電極膜３４は、たとえば、ＴｉＮの金属膜からなる。
次に、図４Ｃおよび図５Ｃに示すように、フォトリソグラフィにより、ゲート電極膜３４表面におけるゲート電極作成予定領域を覆うレジスト膜３５が形成される。そして、レジスト膜３５をマスクとして、ゲート電極膜３４、ゲート絶縁材料膜３３、ゲート金属材料膜３２およびゲート層材料膜３１が選択的にエッチングされる。
次に、図４Ｃおよび図５Ｃに示すように、フォトリソグラフィにより、ゲート電極膜３４表面におけるゲート電極作成予定領域を覆うレジスト膜３５が形成される。そして、レジスト膜３５をマスクとして、ゲート電極膜３４、ゲート絶縁材料膜３３、ゲート金属材料膜３２およびゲート層材料膜３１が選択的にエッチングされる。
【0048】
これにより、ゲート電極膜３４がパターニングされてゲート電極２４が得られる。また、ゲート絶縁材料膜３３、ゲート金属材料膜３２およびゲート層材料膜３１が、ゲート電極２４と同じパターンにパターニングされて、ゲート絶縁膜２３、ゲート金属膜２２および半導体ゲート層２１が得られる。
半導体ゲート層２１は、リッジ部２１Ａと連結部２１Ｂとからなる。ゲート金属膜２２は、リッジ部２１Ａ上に形成された主金属膜部２２Ａと、連結部１５Ｂ上に形成された連結部２２Ｂとからなる。ゲート絶縁膜２３は、主金属膜部２２Ａ上に形成された主絶縁膜部２３Ａと、連結部２２Ｂ上に形成された連結部２３Ｂとからなる。ゲート電極２４は、主絶縁膜部２３Ａ上に形成されたゲート主電極部２４Ａと、連結部２３Ｂ上に形成されたベース部２４Ｂとからなる。これにより、リッジ部２１Ａ、主金属膜部２２Ａ、主絶縁膜部２３Ａおよびゲート主電極部２４Ａとからなるゲート部２０が得られる。
半導体ゲート層２１は、リッジ部２１Ａと連結部２１Ｂとからなる。ゲート金属膜２２は、リッジ部２１Ａ上に形成された主金属膜部２２Ａと、連結部１５Ｂ上に形成された連結部２２Ｂとからなる。ゲート絶縁膜２３は、主金属膜部２２Ａ上に形成された主絶縁膜部２３Ａと、連結部２２Ｂ上に形成された連結部２３Ｂとからなる。ゲート電極２４は、主絶縁膜部２３Ａ上に形成されたゲート主電極部２４Ａと、連結部２３Ｂ上に形成されたベース部２４Ｂとからなる。これにより、リッジ部２１Ａ、主金属膜部２２Ａ、主絶縁膜部２３Ａおよびゲート主電極部２４Ａとからなるゲート部２０が得られる。
【0049】
次に、レジスト膜３５が除去される。この後、図４Ｄおよび図５Ｄに示すように、露出した表面全体を覆うように、パッシベーション膜１５が形成される。パッシベーション膜１５は例えばＳｉＮからなる。そして、パッシベーション膜１５に、第２窒化物半導体層１４に達するソースコンタクトホール５およびドレインコンタクトホール６が形成される。
【0050】
次に、図４Ｅおよび図５Ｅに示すように、露出した表面全体を覆うようにソース・ドレイン電極膜３６が形成される。
最後に、フォトリソグラフィおよびエッチングによってソース・ドレイン電極膜３６がパターニングされることにより、第２窒化物半導体層１４にオーミック接触するソース電極３およびドレイン電極４が形成される。こうして、図１～図３に示すような構造の窒化物半導体装置１が得られる。
最後に、フォトリソグラフィおよびエッチングによってソース・ドレイン電極膜３６がパターニングされることにより、第２窒化物半導体層１４にオーミック接触するソース電極３およびドレイン電極４が形成される。こうして、図１～図３に示すような構造の窒化物半導体装置１が得られる。
【0051】
図６は、窒化物半導体装置１の内部の電気的構造を示す電気回路図である。
窒化物半導体装置１は、ＨＥＭＴ１０１を含んでいる。ＨＥＭＴ１０１のドレインには、ドレイン電極４が接続されている。ＨＥＭＴ１０１のソースには、ソース電極３が接続されている。ＨＥＭＴ１０１のゲートには、ゲート金属膜２２とゲート絶縁膜２３とゲート電極２４とからなるコンデンサ１０２が接続されている。
窒化物半導体装置１は、ＨＥＭＴ１０１を含んでいる。ＨＥＭＴ１０１のドレインには、ドレイン電極４が接続されている。ＨＥＭＴ１０１のソースには、ソース電極３が接続されている。ＨＥＭＴ１０１のゲートには、ゲート金属膜２２とゲート絶縁膜２３とゲート電極２４とからなるコンデンサ１０２が接続されている。
【0052】
図１～図３の窒化物半導体装置１に対して、ゲート金属膜２２およびゲート絶縁膜２３が設けられていない構成の窒化物半導体装置を第１比較例ということにする。つまり、第１比較例では、ゲート部２０は、第２窒化物半導体層１４上に形成された半導体ゲート層２１のリッジ部２１Ａと、リッジ部２１Ａの表面に接するように形成されたゲート主電極部２４Ａとからなる。
【0053】
また、図１の窒化物半導体装置１に対して、ゲート金属膜２２が設けられていない構成の窒化物半導体装置を第２比較例ということにする。つまり、第２比較例では、ゲート部２０は、第２窒化物半導体層１４上に形成された半導体ゲート層２１のリッジ部２１Ａと、リッジ部２１Ａの表面に接するように形成された主絶縁膜部２３Ａと、主絶縁膜部２３Ａの表面に接するように形成されたゲート主電極部２４Ａとからなる。
【0054】
第１比較例では、ゲート電極２４から半導体ゲート層２１を介してソース電極３にゲートリーク電流が流れるため、ゲートリーク電流が大きくなるおそれがある。第２比較例では、半導体ゲート層２１とゲート電極２４との間にゲート絶縁膜２３が介在しているので、第１比較例に比べて、ゲートリーク電流を低減することができる。しかしながら、第２比較例では、半導体ゲート層２１とゲート絶縁膜２３との界面（半導体／絶縁膜界面）に、電子が出入りする界面準位が形成されるため、閾値電圧が変動するおそれがある。
【0055】
第１実施形態に係る窒化物半導体装置１では、第２比較例と同様に、半導体ゲート層２１とゲート電極２４との間にゲート絶縁膜２３が介在しているので、第１比較例に比べて、ゲートリーク電流を低減することができる。
第１実施形態に係る窒化物半導体装置１においても、半導体ゲート層２１とゲート金属膜２２との界面（半導体／金属膜界面）に界面準位が形成されるが、この界面準位は、電子が出入りする準位ではなく、障壁高さをピニング（固定）するように働く。このため、第１実施形態に係る窒化物半導体装置１では、第２比較例に比べて閾値電圧の変動を抑制することが可能となる。
第１実施形態に係る窒化物半導体装置１においても、半導体ゲート層２１とゲート金属膜２２との界面（半導体／金属膜界面）に界面準位が形成されるが、この界面準位は、電子が出入りする準位ではなく、障壁高さをピニング（固定）するように働く。このため、第１実施形態に係る窒化物半導体装置１では、第２比較例に比べて閾値電圧の変動を抑制することが可能となる。
【0056】
また、第１実施形態に係る窒化物半導体装置１では、ゲート金属膜２２とゲート絶縁膜２３とゲート電極２４とからなるコンデンサを含んでいるので、ゲート制御回路に外部素子としてのコンデンサを接続する場合に比較して、コンデンサを接続するための配線経路を短くできるので、ゲート制御回路の寄生インダクタンスを低減することができる。これにより、ゲート－ソース間に発生するサージ電圧を低減することができる。
【0057】
図７、図８および図９は、それぞれゲート部の第１、第２および第３変形例を説明するための断面図であって、図２に対応する断面図である。図７、図８および図９において、前述の図２の各部に対応する部分には図２と同じ符号を付して示す。
図７を参照して、第１変形例のゲート部２０Ａは、ゲート部２０Ａ内の主絶縁膜部２３Ａの横断面形状が、上方に行くほどゲート絶縁膜２３の幅が狭くなる等脚台形状である点で、第１実施形態のゲート部２０と異なっている。これにより、ゲート絶縁膜２３の両側面は、傾斜面に形成されている。ゲート絶縁膜２３の上面全域に、ゲート電極２４が形成されている。
図７を参照して、第１変形例のゲート部２０Ａは、ゲート部２０Ａ内の主絶縁膜部２３Ａの横断面形状が、上方に行くほどゲート絶縁膜２３の幅が狭くなる等脚台形状である点で、第１実施形態のゲート部２０と異なっている。これにより、ゲート絶縁膜２３の両側面は、傾斜面に形成されている。ゲート絶縁膜２３の上面全域に、ゲート電極２４が形成されている。
【0058】
第１変形例では、ゲート電極２４のゲート主電極部２４Ａの下面の両側縁と、ゲート金属膜２２の主金属膜部２２Ａの上面の対応する側縁までの距離が、第１実施形態に比べて大きくなる。したがって、第１変形例では、第１実施形態に比べて、ゲートリーク電流をより低減することができる。
図８を参照して、第２変形例のゲート部２０Ｂは、ゲート部２０Ｂ全体の横断面形状が等脚台形状である点で、第１実施形態のゲート部２０と異なっている。第２変形例のゲート部２０Ｂでは、第１変形例と同様に、ゲート電極２４のゲート主電極部２４Ａの下面の両側縁と、ゲート金属膜２２の主金属膜部２２Ａの上面の対応する側縁までの距離が、第１実施形態のゲート部２０に比べて大きくなる。したがって、第２変形例では、第１実施形態に比べて、ゲートリーク電流をより低減することができる。
図８を参照して、第２変形例のゲート部２０Ｂは、ゲート部２０Ｂ全体の横断面形状が等脚台形状である点で、第１実施形態のゲート部２０と異なっている。第２変形例のゲート部２０Ｂでは、第１変形例と同様に、ゲート電極２４のゲート主電極部２４Ａの下面の両側縁と、ゲート金属膜２２の主金属膜部２２Ａの上面の対応する側縁までの距離が、第１実施形態のゲート部２０に比べて大きくなる。したがって、第２変形例では、第１実施形態に比べて、ゲートリーク電流をより低減することができる。
【0059】
図９を参照して、第３変形例のゲート部２０Ｃでは、半導体ゲート層２１のリッジ部２１Ａ上面の両側部を除く幅中間部上に、ゲート金属膜２２の主金属膜部２２Ａが形成されている。したがって、平面視において、主金属膜部２２Ａの下面の両側縁は、リッジ部２１Ａ上面の対応する側縁に対して内方に後退している。
主金属膜部２２Ａの上面全域に、ゲート絶縁膜２３の主絶縁膜部２３Ａが形成されている。主絶縁膜部２３Ａの上面全域に、ゲート電極２４のゲート主電極部２４Ａが形成されている。そして、主金属膜部２２Ａ、主絶縁膜部２３Ａおよび主絶縁膜部２３Ａの積層膜の両側に、当該積層膜の両側面およびリッジ部２１Ａ上面の両側部上面を覆うサイドウォール２５が形成されている。
主金属膜部２２Ａの上面全域に、ゲート絶縁膜２３の主絶縁膜部２３Ａが形成されている。主絶縁膜部２３Ａの上面全域に、ゲート電極２４のゲート主電極部２４Ａが形成されている。そして、主金属膜部２２Ａ、主絶縁膜部２３Ａおよび主絶縁膜部２３Ａの積層膜の両側に、当該積層膜の両側面およびリッジ部２１Ａ上面の両側部上面を覆うサイドウォール２５が形成されている。
【0060】
各サイドウォール２５は、例えば、ＳｉＮからなる。各サイドウォール２５は、ＳｉＮ、ＳｉＯ２およびＳｉＯＮのいずれか１つの単膜またはそれらの２以上の任意の組み合わせからなる複合膜から構成されてもよい。
第３変形例では、主金属膜部２２Ａの下面両側縁とリッジ部２１Ａ上面の対応する側縁までの距離が、第１実施形態のゲート部２０に比べて、大きくなるので、ゲートリーク電流をより低減することができる。
第３変形例では、主金属膜部２２Ａの下面両側縁とリッジ部２１Ａ上面の対応する側縁までの距離が、第１実施形態のゲート部２０に比べて、大きくなるので、ゲートリーク電流をより低減することができる。
【0061】
図１０Ａ～図１０Ｈは、第３変形例のゲート部２０Ｃを備えた窒化物半導体装置１の製造工程の一例を説明するための断面図であり、製造工程における複数の段階における断面構造が示されている。
まず、図１０Ａに示すように、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法によって、基板１１上に、バッファ層１２、第１窒化物半導体層１３および第２窒化物半導体層１４がエピタキシャル成長される。これにより、半導体積層構造２が得られる。さらに、ＭＯＣＶＤ法によって、第２窒化物半導体層１４上に、半導体ゲート層２１の材料膜であるゲート層材料膜３１が形成される。この実施形態では、ゲート層材料膜３１はｐ型ＧａＮ膜である。
まず、図１０Ａに示すように、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法によって、基板１１上に、バッファ層１２、第１窒化物半導体層１３および第２窒化物半導体層１４がエピタキシャル成長される。これにより、半導体積層構造２が得られる。さらに、ＭＯＣＶＤ法によって、第２窒化物半導体層１４上に、半導体ゲート層２１の材料膜であるゲート層材料膜３１が形成される。この実施形態では、ゲート層材料膜３１はｐ型ＧａＮ膜である。
【0062】
次に、図１０Ｂに示すように、スパッタ法または蒸着法によって、ゲート層材料膜３１上にゲート金属膜２２の材料膜であるゲート金属材料膜３２が形成される。ゲート金属材料膜３２は、例えば、ＴｉＮの金属膜からなる。
次に、ゲート金属材料膜３２上にゲート絶縁膜２３の材料膜であるゲート絶縁材料膜３３が形成される。前述の実施形態のように、ゲート絶縁膜２３がＳｉＯ２からなる場合には、プラズマＣＶＤ法、ＬＰＣＶＤ（Low Pressure CVD）法、ＡＬＤ(Atomic Layer Deposition)法等によって、ゲート金属材料膜３２上にゲート絶縁材料膜３３を成膜することができる。
次に、ゲート金属材料膜３２上にゲート絶縁膜２３の材料膜であるゲート絶縁材料膜３３が形成される。前述の実施形態のように、ゲート絶縁膜２３がＳｉＯ２からなる場合には、プラズマＣＶＤ法、ＬＰＣＶＤ（Low Pressure CVD）法、ＡＬＤ(Atomic Layer Deposition)法等によって、ゲート金属材料膜３２上にゲート絶縁材料膜３３を成膜することができる。
【0063】
この後、スパッタ法によって、ゲート絶縁材料膜３３上にゲート電極２４の材料膜であるゲート電極膜３４が形成される。ゲート電極膜３４は、たとえば、ＴｉＮの金属膜からなる。
次に、図１０Ｃに示すように、フォトリソグラフィにより、ゲート電極膜３４表面におけるゲート電極作成予定領域を覆うレジスト膜３５が形成される。そして、レジスト膜３５をマスクとして、ゲート電極膜３４、ゲート絶縁材料膜３３およびゲート金属材料膜３２が選択的にエッチングされる。
次に、図１０Ｃに示すように、フォトリソグラフィにより、ゲート電極膜３４表面におけるゲート電極作成予定領域を覆うレジスト膜３５が形成される。そして、レジスト膜３５をマスクとして、ゲート電極膜３４、ゲート絶縁材料膜３３およびゲート金属材料膜３２が選択的にエッチングされる。
【0064】
これにより、ゲート電極膜３４がパターニングされてゲート電極２４が得られる。また、ゲート絶縁材料膜３３およびゲート金属材料膜３２が、ゲート電極２４と同じパターンにパターニングされて、ゲート絶縁膜２３およびゲート金属膜２２が得られる。
ゲート金属膜２２は、主金属膜部２２Ａと連結部２２Ｂとからなる。ゲート絶縁膜２３は、主金属膜部２２Ａ上に形成された主絶縁膜部２３Ａと、連結部２２Ｂ上に形成された連結部２３Ｂとからなる。ゲート電極２４は、主絶縁膜部２３Ａ上に形成されたゲート主電極部２４Ａと、連結部２３Ｂ上に形成されたベース部２４Ｂとからなる。
ゲート金属膜２２は、主金属膜部２２Ａと連結部２２Ｂとからなる。ゲート絶縁膜２３は、主金属膜部２２Ａ上に形成された主絶縁膜部２３Ａと、連結部２２Ｂ上に形成された連結部２３Ｂとからなる。ゲート電極２４は、主絶縁膜部２３Ａ上に形成されたゲート主電極部２４Ａと、連結部２３Ｂ上に形成されたベース部２４Ｂとからなる。
【0065】
次に、レジスト膜３５を除去する。この後、図１０Ｄに示すように、ゲート電極２４、ゲート絶縁膜２３、ゲート金属膜２２およびゲート層材料膜３１の露出面を覆うように、サイドウォール２５の材料である誘電体膜３７が形成される。誘電体膜３７は例えばＳｉＮからなる。
次に、図１０Ｅに示すように、誘電体膜３７のうち、ゲート電極２４、ゲート絶縁膜２３およびゲート金属膜２２の側面を覆っている部分以外の部分を、異方性ドライエッチングによって除去する。これにより、誘電体膜３７からなり、ゲート電極２４、ゲート絶縁膜２３およびゲート金属膜２２の側面を覆うサイドウォール２５が形成される。
次に、図１０Ｅに示すように、誘電体膜３７のうち、ゲート電極２４、ゲート絶縁膜２３およびゲート金属膜２２の側面を覆っている部分以外の部分を、異方性ドライエッチングによって除去する。これにより、誘電体膜３７からなり、ゲート電極２４、ゲート絶縁膜２３およびゲート金属膜２２の側面を覆うサイドウォール２５が形成される。
【0066】
次に、図１０Ｆに示すように、ゲート電極２４およびサイドウォール２５をマスクとしたドライエッチングにより、第２窒化物半導体層１４の表面が露出するまでゲート層材料膜３１が選択的に除去される。これにより、第２窒化物半導体層１４上に形成された半導体ゲート層２１が形成される。
半導体ゲート層２１は、ゲート金属膜２２の主金属膜部２２Ａの下方に配置されたリッジ部２１Ａと、ゲート金属膜２２の連結部２２Ｂの下方に配置された連結部２１Ｂとからなる。ただし、主金属膜部２２Ａはリッジ部２１Ａ上面の幅中間部上に形成され、ゲート金属膜２２の連結部２２Ｂは、半導体ゲート層２１の連結部２１Ｂ上面の幅中間部上に形成されている。
半導体ゲート層２１は、ゲート金属膜２２の主金属膜部２２Ａの下方に配置されたリッジ部２１Ａと、ゲート金属膜２２の連結部２２Ｂの下方に配置された連結部２１Ｂとからなる。ただし、主金属膜部２２Ａはリッジ部２１Ａ上面の幅中間部上に形成され、ゲート金属膜２２の連結部２２Ｂは、半導体ゲート層２１の連結部２１Ｂ上面の幅中間部上に形成されている。
【0067】
これにより、半導体ゲート層２１のリッジ部２１Ａと、ゲート金属膜２２の主金属膜部２２Ａと、ゲート絶縁膜２３の主絶縁膜部２３Ａと、ゲート電極２４のゲート主電極部２４Ａと、サイドウォール２５とからなるゲート部２０Ｃが形成される。
次に、図１０Ｇに示すように、露出した表面全体を覆うように、パッシベーション膜１５が形成される。パッシベーション膜１５は例えばＳｉＮからなる。そして、パッシベーション膜１５に、第２窒化物半導体層１４に達するソースコンタクトホール５およびドレインコンタクトホール６が形成される。
次に、図１０Ｇに示すように、露出した表面全体を覆うように、パッシベーション膜１５が形成される。パッシベーション膜１５は例えばＳｉＮからなる。そして、パッシベーション膜１５に、第２窒化物半導体層１４に達するソースコンタクトホール５およびドレインコンタクトホール６が形成される。
【0068】
次に、図１０Ｈに示すように、露出した表面全体を覆うようにソース・ドレイン電極膜３６が形成される。
最後に、フォトリソグラフィおよびエッチングによってソース・ドレイン電極膜３６がパターニングされることにより、第２窒化物半導体層１４にオーミック接触するソース電極３およびドレイン電極４が形成される。こうして、図９に示すような構造の窒化物半導体装置１が得られる。
最後に、フォトリソグラフィおよびエッチングによってソース・ドレイン電極膜３６がパターニングされることにより、第２窒化物半導体層１４にオーミック接触するソース電極３およびドレイン電極４が形成される。こうして、図９に示すような構造の窒化物半導体装置１が得られる。
【0069】
図１１は、この発明の第２実施形態に係る窒化物半導体装置１Ａを説明するための部分平面図である。図１１において、前述の図１に対応する部分には図１と同じ符号を付して示す。図１１のII-II線に沿う断面図は、前述の図２の断面図と同じである。図１２は、図１１のXII－XIIに沿う拡大断面図である。図１２において、前述の図３に対応する部分には図３と同じ符号を付して示す。ただし、図１１では、説明の便宜上、図２および図１２に符号１５で示されるパッシベーション膜は省略されている。
【0070】
第２実施形態に係る窒化物半導体装置１Ａは、図１～図３に示される第１実施形態に係る窒化物半導体装置１とほぼ同様である。第２実施形態に係る窒化物半導体装置１Ａでは、図１２に示すように、半導体ゲート層２１の２つの連結部２１Ｂのうちの一方の連結部２１Ｂ（この例では＋Ｘ方向側の連結部２１Ｂ）上において、パッシベーション膜１５に平面視円形の開口部１５ａが形成されている。
【0071】
図１１および図１２に示すように、ゲート電極２４における＋Ｘ方向側のベース部２４Ｂには、開口部１５ａに連通する平面視円形の開口部２４Ｂａが形成されている。ゲート絶縁膜２３における＋Ｘ方向側の連結部２３Ｂには、開口部２４Ｂａに連通する平面視円形の開口部２３Ｂａが形成されている。ゲート金属膜２２における＋Ｘ方向側の連結部２２Ｂには、平面視で外周縁が開口部２３Ｂａの外周縁と一致する平面視円環状の開口部２２Ｂａが形成されている。これにより、ゲート金属膜２２の＋Ｘ方向側の連結部２２Ｂは、円環状の開口部２２Ｂａによって囲まれた平面視円形の端子部２２Ｂｂを有する。
【0072】
第２実施形態に係る窒化物半導体装置１Ａでは、図１２に示すように、端子部２２Ｂｂとゲート電極２４との間に抵抗１０３が接続されている。この窒化物半導体装置１Ａの内部の電気回路図を図１３に示す。図１３において、前述の図６に対応する部分には、図６と同じ符号を付して示す。
端子部２２Ｂｂとゲート電極２４との間に抵抗１０３が接続された場合には、コンデンサ１０２に並列に抵抗１０３が接続された構成となる。抵抗１０３の抵抗値は、例えば、１ｋΩ～１０ｋΩ程度である。これにより、ＨＥＭＴ１０１のゲートとコンデンサ１０２との間の電位を固定できるので、しきい値電圧を安定させることができる。
端子部２２Ｂｂとゲート電極２４との間に抵抗１０３が接続された場合には、コンデンサ１０２に並列に抵抗１０３が接続された構成となる。抵抗１０３の抵抗値は、例えば、１ｋΩ～１０ｋΩ程度である。これにより、ＨＥＭＴ１０１のゲートとコンデンサ１０２との間の電位を固定できるので、しきい値電圧を安定させることができる。
【0073】
図１３に破線で示すように、端子部２２Ｂｂとゲート電極２４との間に、さらにコンデンサ１０４を接続してもよい。なお、端子部２２Ｂｂとゲート電極２４との間に、抵抗１０３を接続せずに、コンデンサ１０４のみを接続するようにしてもよい。
以上、この発明の実施形態について説明したが、この発明は、さらに他の実施形態で実施することもできる。例えば、前述の実施形態では、基板１１の材料例としてシリコンを例示したが、ほかにも、サファイア基板やＧａＮ基板などの任意の基板材料を適用できる。
以上、この発明の実施形態について説明したが、この発明は、さらに他の実施形態で実施することもできる。例えば、前述の実施形態では、基板１１の材料例としてシリコンを例示したが、ほかにも、サファイア基板やＧａＮ基板などの任意の基板材料を適用できる。
【0074】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【0075】
１，１Ａ 窒化物半導体装置
２ 半導体積層構造
３ ソース電極
３Ａ ソース主電極部
３Ｂ 延長部
４ ドレイン電極
５ ソースコンタクトホール
６ ドレインコンタクトホール
７ アクティブエリア
８ ノンアクティブエリア
９ 二次元電子ガス（２ＤＥＧ）
１１ 基板
１２ バッファ層
１３ 第１窒化物半導体層（電子走行層）
１４ 第２窒化物半導体層（電子供給層）
１５ パッシベーション膜
１５ａ 開口部
２１ 半導体ゲート層
２１Ａ リッジ部
２１Ｂ 連結部
２２ ゲート金属膜
２２Ａ 主金属膜部
２２Ｂ 連結部
２２Ｂａ 開口部
２２Ｂｂ 端子部
２３ ゲート絶縁膜
２３Ａ 主絶縁膜部
２３Ｂ 連結部
２４ ゲート電極
２４Ａ ゲート主電極部
２４Ｂ ベース部
２０，２０Ａ，２０Ｂ，２０Ｃ ゲート部
１０１ ＨＥＭＴ
１０２ コンデンサ
１０３ 抵抗
１０４ コンデンサ
２ 半導体積層構造
３ ソース電極
３Ａ ソース主電極部
３Ｂ 延長部
４ ドレイン電極
５ ソースコンタクトホール
６ ドレインコンタクトホール
７ アクティブエリア
８ ノンアクティブエリア
９ 二次元電子ガス（２ＤＥＧ）
１１ 基板
１２ バッファ層
１３ 第１窒化物半導体層（電子走行層）
１４ 第２窒化物半導体層（電子供給層）
１５ パッシベーション膜
１５ａ 開口部
２１ 半導体ゲート層
２１Ａ リッジ部
２１Ｂ 連結部
２２ ゲート金属膜
２２Ａ 主金属膜部
２２Ｂ 連結部
２２Ｂａ 開口部
２２Ｂｂ 端子部
２３ ゲート絶縁膜
２３Ａ 主絶縁膜部
２３Ｂ 連結部
２４ ゲート電極
２４Ａ ゲート主電極部
２４Ｂ ベース部
２０，２０Ａ，２０Ｂ，２０Ｃ ゲート部
１０１ ＨＥＭＴ
１０２ コンデンサ
１０３ 抵抗
１０４ コンデンサ
【図1】
【図2】
【図3】
【図4A】
【図4B】
【図4C】
【図4D】
【図4E】
【図5A】
【図5B】
【図5C】
【図5D】
【図5E】
【図6】
【図7】
【図8】
【図9】
【図10A】
【図10B】
【図10C】
【図10D】
【図10E】
【図10F】
【図10G】
【図10H】
【図11】
【図12】
【図13】