(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-12-07
(45)【発行日】2023-12-15
(54)【発明の名称】固体撮像素子及び電子機器
(51)【国際特許分類】
H04N 25/78 20230101AFI20231208BHJP
H03M 1/46 20060101ALI20231208BHJP
【ＦＩ】
H04N25/78
H03M1/46
【請求項の数】
12
(21)【出願番号】P 2020553730
(86)(22)【出願日】2019-10-10
(86)【国際出願番号】 JP2019039975
(87)【国際公開番号】W WO2020090400
(87)【国際公開日】2020-05-07
【審査請求日】2022-09-06
(31)【優先権主張番号】P 2018207536
(32)【優先日】2018-11-02
(33)【優先権主張国・地域又は機関】JP
(73)【特許権者】
【識別番号】316005926
【氏名又は名称】ソニーセミコンダクタソリューションズ株式会社
(74)【代理人】
【識別番号】110002147
【氏名又は名称】弁理士法人酒井国際特許事務所
(72)【発明者】
【氏名】日野 康史
【審査官】鈴木 明
(56)【参考文献】
【文献】特開２０１０－２０６３５６（ＪＰ，Ａ）
【文献】国際公開第２０１６／００９８３２（ＷＯ，Ａ１）
【文献】特開２００５－２５２５２９（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０４Ｎ ２５／００－２５／７９
Ｈ０３Ｍ １／４６
(57)【特許請求の範囲】
【請求項1】
光電変換を行い画素信号をそれぞれ出力する複数の画素がアレイ状に配置された画素アレイ部と、入力端子に前記画素信号及び閾値信号がそれぞれ入力され、前記画素信号と前記閾値信号との差を増幅して差動信号として出力するとともに、入力された第１制御信号に基づいて動作停止状態とされるプリアンプ部と、
前記差動信号と比較基準信号との比較を行い比較結果データを出力するコンパレータ部と、
前記プリアンプ部の入力端子を前記コンパレータ部の入力端子に接続する複数のスイッチング素子を有し、前記動作停止状態において入力される第２制御信号に基づいて前記スイッチング素子を接続状態とするプリアンプスルー回路と、
を備えた固体撮像素子。
【請求項2】
前記プリアンプスルー回路は、前記プリアンプ部の入力端子を前記コンパレータ部の対応する入力端子に接続するための信号ライン上に一対のスイッチング素子が設けられ、前記一対のスイッチング素子のうち、いずれか一方は、前記プリアンプ部の入力端子に近接して配置され、いずれか他方は、前記コンパレータ部の入力端子に近接して配置されている、
請求項１記載の固体撮像素子。
【請求項3】
前記プリアンプ部は、前記プリアンプスルー回路を介して前記画素信号及び前記閾値信号が前記コンパレータ部に出力される場合に、当該プリアンプ部を前記画素アレイ部及び前記コンパレータ部から電気的に切り離すことで、前記動作停止状態に移行させる複数の第２スイッチング素子を備えている、請求項１記載の固体撮像素子。
【請求項4】
前記第２スイッチング素子は、前記プリアンプ部をハイインピーダンス状態として電気的に切り離す、請求項３記載の固体撮像素子。
【請求項5】
前記比較結果データに基づいて、前記画素信号のＡ／Ｄ変換結果である画素データを確定する逐次変換ブロック部を備えている、請求項１記載の固体撮像素子。
【請求項6】
前記第１制御信号は、前記固体撮像素子を低画素モードで動作させる場合に入力される、請求項１記載の固体撮像素子。
【請求項7】
光電変換を行い画素信号をそれぞれ出力する複数の画素がアレイ状に配置された画素アレイ部と、対応する複数の入力端子に前記画素信号がそれぞれ入力され、対応する入力端子に閾値信号が入力され、複数の前記画素信号及び前記閾値信号を増幅して対応する出力端子から複数の第１信号及び第２信号として出力するプリアンプ部と、
複数の前記第１信号が複数の第１入力端子から入力され、前記第２信号が第２入力端子からそれぞれ入力され、前記第１信号及び前記第２信号の比較を行い比較結果データを出力するコンパレータ部と、
前記複数の第１入力端子を、ｎ個毎に互いに接続し、互いに接続されたｎ個の前記第１入力端子の電位を加算電位とする複数の画素加算スイッチング素子と、
を備えた固体撮像素子。
【請求項8】
光電変換を行い画素信号をそれぞれ出力する複数の画素がアレイ状に配置された画素アレイ部と、対応する複数の入力端子に前記画素信号がそれぞれ入力され、対応する入力端子に閾値信号が入力され、前記画素信号及び前記閾値信号を増幅して対応する出力端子から第１信号及び第２信号として出力するプリアンプ部と、
前記第１信号が第１入力端子から入力され、前記第２信号が第２入力端子から入力され、前記第１信号及び前記第２信号の比較を行い比較結果データを出力するコンパレータ部と、を備え、
入力された制御信号に基づいて、前記プリアンプ部のリニアリティやノイズ特性が緩和出来る使用条件の場合に、前記プリアンプ部を流れるプリアンプ電流を低減する、
固体撮像素子。
【請求項9】
光電変換を行い画素信号をそれぞれ出力する複数の画素がアレイ状に配置された画素アレイ部と、対応する複数の入力端子に前記画素信号がそれぞれ入力され、対応する入力端子に閾値信号が入力され、前記画素信号及び前記閾値信号を増幅して対応する出力端子から第１信号及び第２信号として出力するプリアンプ部と、
前記第１信号が第１入力端子から入力され、前記第２信号が第２入力端子から入力され、前記第１信号及び前記第２信号の比較を行い比較結果データを出力するコンパレータ部と、
前記比較結果データに基づいて、前記画素信号のＡ／Ｄ変換結果である画素データを確定する逐次変換ブロック部と、を備え、
前記コンパレータ部は、入力された制御信号に基づいて前記比較を行うとともに、前記画素データの精度が要求されない場合には、前記制御信号に基づいて前記比較の回数が低減される、
固体撮像素子。
【請求項10】
複数の画素データを出力する固体撮像素子と、前記複数の画素データに対応する画像データに対し、画像処理を施す画像処理部と、
前記固体撮像素子及び前記画像処理部を制御する制御部と、を備え、
前記固体撮像素子は、
光電変換を行い画素信号をそれぞれ出力する複数の画素がアレイ状に配置された画素アレイ部と、
入力端子に前記画素信号及び閾値信号がそれぞれ入力され、前記画素信号及び前記閾値信号を増幅して出力端子から第１信号及び第２信号として出力するとともに、入力された第１制御信号に基づいて動作停止状態とされるプリアンプ部と、
前記第１信号が第１入力端子から入力され、前記第２信号が第２入力端子からそれぞれ入力され、前記第１信号及び前記第２信号の比較を行い比較結果データを出力するコンパレータ部と、
前記プリアンプ部の入力端子を前記コンパレータ部の入力端子に接続する複数のスイッチング素子を有し、前記動作停止状態において入力される第２制御信号に基づいて前記スイッチング素子を接続状態とするプリアンプスルー回路と、
を備えた、電子機器。
【請求項11】
複数の画素データを出力する固体撮像素子と、前記複数の画素データに対応する画像データに対し、画像処理を施す画像処理部と、
前記固体撮像素子及び前記画像処理部を制御する制御部と、を備え、
前記固体撮像素子は、
光電変換を行い画素信号をそれぞれ出力する複数の画素がアレイ状に配置された画素アレイ部と、
複数の入力端子に前記画素信号がそれぞれ入力され、入力端子に閾値信号が入力され、前記画素信号及び前記閾値信号を増幅して対応する出力端子から第１信号及び第２信号として出力するプリアンプ部と、
前記第１信号が第１入力端子から入力され、前記第２信号が第２入力端子からそれぞれ入力され、前記第１信号及び前記第２信号の比較を行い比較結果データを出力するコンパレータ部と、
複数の前記第１入力端子を、ｎ個毎に互いに接続し、互いに接続されたｎ個の前記第１入力端子の電位を加算電位とする複数の画素加算スイッチング素子と、
を備えた、電子機器。
【請求項12】
複数の画素データを出力する固体撮像素子と、前記複数の画素データに対応する画像データに対し、画像処理を施す画像処理部と、
前記固体撮像素子及び前記画像処理部を制御する制御部と、を備え、
前記固体撮像素子は、
光電変換を行い画素信号をそれぞれ出力する複数の画素がアレイ状に配置された画素アレイ部と、
複数の入力端子に前記画素信号がそれぞれ入力され、入力端子に閾値信号が入力され、前記画素信号及び前記閾値信号を増幅して対応する出力端子から第１信号及び第２信号として出力するプリアンプ部と、
前記第１信号が第１入力端子から入力され、前記第２信号が第２入力端子からそれぞれ入力され、前記第１信号及び前記第２信号の比較を行い比較結果データを出力するコンパレータ部と、を備え、
入力された制御信号に基づいて、前記プリアンプ部のリニアリティやノイズ特性が緩和出来る使用条件の場合に、前記プリアンプ部を流れるプリアンプ電流を低減する、
電子機器。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、固体撮像素子及び電子機器に関する。
【背景技術】
【0002】
近年、半導体微細加工技術を応用したＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサ等の固体撮像素子がディジタルカメラやスマートフォン等において広く採用されている。
【0003】
これらの固体撮像素子においては、各画素内に設けられた光電変換素子としてのフォトダイオードにおいて、被写体から入射した光が光電変換され、得られた電荷の量に対応する電圧信号が増幅トランジスタ及び垂直信号線を介して読み出されてコンパレータを有するＡ／Ｄ変換器によりアナログ／ディジタル（Ａ／Ｄ）変換されて撮像データとして出力される。
【0004】
ところで、ＣＭＯＳ等の撮像素子を用いた撮像装置において、逐次変換型のＡ／Ｄ変換を行う場合に、逐次変換型のＡ／Ｄ変換回路に用いられるコンパレータには、電力効率の良いダイナミックコンパレータが用いられるのが一般的である。
【0005】
しかしながら、ダイナミックコンパレータは、キックバックノイズ量が大きく、撮像素子のように多数のＡ／Ｄ変換回路を用いて同時に動作させる場合には、電源、グランド、リファレンスなどの共通インピーダンスによりストリーキングが発生する虞があった。
ストリーキングを抑制するための技術としては、例えば、特許文献１記載の技術が提案されている。
ストリーキングを抑制するための技術としては、例えば、特許文献１記載の技術が提案されている。
【先行技術文献】
【特許文献】
【0006】
【文献】特開２００５－２５２５２９号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
ところで、ダイナミックコンパレータの前段にプリアンプを設け、高分解能を実現しようとする場合には、プリアンプに要求されるリニアリティやノイズ特性は、高い水準となり、これを実現するためのプリアンプは、消費電力が大きなものとなる。
【0008】
本開示は、このような状況に鑑みてなされたものであり、ダイナミックコンパレータの前段に設けられるプリアンプが不要な場合には、プリアンプの入出力をショート、パワーダウンを行い、ダイナミックコンパレータで直接比較を行うことで、消費電力の低減を図ることが可能な固体撮像素子及び電子機器を提供することを目的としている。
【0009】
本開示は、このような状況に鑑みてなされたものであり、ダイナミックコンパレータの前段に設けられるプリアンプのリニアリティやノイズ特性および間欠率を使用用途に応じて変更することで、消費電力の低減を図ることが可能な固体撮像素子及び電子機器を提供することを目的としている。
【課題を解決するための手段】
【0010】
上記目的を達成するために、本開示の固体撮像素子は、光電変換を行い画素信号をそれぞれ出力する複数の画素がアレイ状に配置された画素アレイ部と、入力端子に画素信号及び閾値信号がそれぞれ入力され、画素信号と閾値信号との差を増幅して差動信号として出力するとともに、入力された第１制御信号に基づいて動作停止状態とされるプリアンプ部と、差動信号の比較を行い比較結果データを出力するコンパレータ部と、プリアンプ部の入力端子をコンパレータ部の入力端子に接続する複数のスイッチング素子を有し、動作停止状態において入力される第２制御信号に基づいてスイッチング素子を接続状態とするプリアンプスルー回路と、を備える。
【0011】
本開示によれば、プリアンプ部は、入力された第１制御信号に基づいて動作停止状態とされ、このとき、プリアンプスルー回路は、動作停止状態において入力される第２制御信号に基づいてスイッチング素子を接続状態とするので、プリアンプ部を用いずにコンパレータ部を動作させることができ、消費電力を抑制できる。
【発明の効果】
【0012】
本開示によれば、プリアンプ部に要求されるリニアリティやノイズなどの特性が緩和出来る条件では、プリアンプ部の電流を削減することで消費電力を抑制することができる。また、Ａ／Ｄ変換に必要なビット数が少ない条件では変換回数を削減することが出来るため、間欠率を上げることで消費電力を抑制することが出来る。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
【図面の簡単な説明】
【0013】
【図1】実施形態における固体撮像素子の一構成例を示すブロック図である。
【図2】第１実施形態のＡ／Ｄ変換器の構成例を説明する図である。
【図3】第１実施形態のプリアンプ部及びコンパレータ部の詳細構成図である。
【図4】第１実施形態のプリアンプ部及びコンパレータ部の他の詳細構成図である。
【図5】第１実施形態のプリアンプ部の２つの画素信号に対応した詳細構成図である。
【図6】第２実施形態のＡ／Ｄ変換器の構成例を説明する図である。
【図7】第２実施形態の動作説明図である。
【図8】第３実施形態のＡ／Ｄ変換器の構成例を説明する図である。
【図9】第３実施形態の動作説明図である。
【図10】第４実施形態のＡ／Ｄ変換器の構成例を説明する図である。
【図11】第４実施形態の動作説明図である。
【図12】第５実施形態のＡ／Ｄ変換器の構成例を説明する図である。
【図13】本技術を適用した間接光飛行時間型距離センサの一例のブロック図である。
【図14】本技術の形態における画素の一構成例を示す回路図である。
【発明を実施するための形態】
【0014】
以下に、本開示の実施形態について図面に基づいて詳細に説明する。なお、以下の各実施形態において、同様の部位には同一の符号を付することにより重複する説明を省略する。
【0015】
（１）第１実施形態
［電子機器の構成例］
図１は、実施形態における電子機器の一構成例を示すブロック図である。
電子機器１００は、大別すると、固体撮像素子１、画像処理部８及び制御部９を備えている。
固体撮像素子１は、画素アレイ部２、行走査回路３、Ａ／Ｄ変換部４、タイミング制御部５、列走査回路６及び信号処理部７を備えている。
［電子機器の構成例］
図１は、実施形態における電子機器の一構成例を示すブロック図である。
電子機器１００は、大別すると、固体撮像素子１、画像処理部８及び制御部９を備えている。
固体撮像素子１は、画素アレイ部２、行走査回路３、Ａ／Ｄ変換部４、タイミング制御部５、列走査回路６及び信号処理部７を備えている。
【0016】
上記構成において、画素アレイ部２は、複数の走査線と、複数の信号線とが設けられており、各走査線と各信号線の交差部には、それぞれ画素回路が配置されて、二次元格子状に複数の画素回路が設けられている。
行走査回路３は、タイミング制御部５の制御下で、複数の走査線のうちいずれかの走査線をアクティブ状態とし、当該アクティブ状態とした走査線に対応する画素アレイ部２を構成している一行分の画素回路を駆動して画素信号を出力させるものである。
行走査回路３は、タイミング制御部５の制御下で、複数の走査線のうちいずれかの走査線をアクティブ状態とし、当該アクティブ状態とした走査線に対応する画素アレイ部２を構成している一行分の画素回路を駆動して画素信号を出力させるものである。
【0017】
一方、Ａ／Ｄ変換部４は、複数の後述するＡ／Ｄ変換器を有し、入力された画素信号に対応する電圧のＡ／Ｄ変換を行い、画素データを信号処理部７に出力する。
【0018】
タイミング制御部５は、制御部９の制御下で行走査回路３、Ａ／Ｄ変換部４および列走査回路６のそれぞれが動作するタイミングを制御する。
列走査回路６は、タイミング制御部５の制御下で、行走査回路３及びＡ／Ｄ変換部４の動作に同期して動作し、Ａ／Ｄ変換部４において信号線ごとにＡ／Ｄ変換されたデータを画素データとして順次信号処理部７に転送する。
列走査回路６は、タイミング制御部５の制御下で、行走査回路３及びＡ／Ｄ変換部４の動作に同期して動作し、Ａ／Ｄ変換部４において信号線ごとにＡ／Ｄ変換されたデータを画素データとして順次信号処理部７に転送する。
【0019】
信号処理部７は、複数の画素データにより構成される画像データに対し自動ゲイン制御、ノイズキャンセル等の処理を行って外部の画像処理部８に出力する。
画像処理部８は、制御部９の制御下で画像データに対し、様々な画像処理を実行する。
この画像処理においては、例えば、デモザイク処理やホワイトバランス処理などが実行される。
そして、画像処理後の画像データは、外部の画像メモリ等の記録装置に送信される。
画像処理部８は、制御部９の制御下で画像データに対し、様々な画像処理を実行する。
この画像処理においては、例えば、デモザイク処理やホワイトバランス処理などが実行される。
そして、画像処理後の画像データは、外部の画像メモリ等の記録装置に送信される。
【0020】
以上の説明においては、画像処理部８を固体撮像素子１外に配置していたが、この画像処理部８を固体撮像素子１の内部に設けることも可能である。
【0021】
また、固体撮像素子１内の回路のそれぞれは、単一の半導体基板に配置してもよいし、積層した複数の半導体基板に分散して配置してもよい。
【0022】
［Ａ／Ｄ変換器の構成例］
図２は、第１実施形態のＡ／Ｄ変換器の構成例を説明する図である。
Ａ／Ｄ変換器１０は、大別すると、図２に示すように、ローカル参照電圧生成部１１、ＤＡ変換部１２、プリアンプ部１３、コンパレータ部１４、逐次変換ロジック部１５、カラムインタフェース部１６、クロック生成／ロジック制御ブロック１７、プリアンプスルースイッチ群ＳＷＧＴＭ、ＳＷＴＮを備えている。
図２は、第１実施形態のＡ／Ｄ変換器の構成例を説明する図である。
Ａ／Ｄ変換器１０は、大別すると、図２に示すように、ローカル参照電圧生成部１１、ＤＡ変換部１２、プリアンプ部１３、コンパレータ部１４、逐次変換ロジック部１５、カラムインタフェース部１６、クロック生成／ロジック制御ブロック１７、プリアンプスルースイッチ群ＳＷＧＴＭ、ＳＷＴＮを備えている。
【0023】
ローカル参照電圧生成部１１は、基準電圧ＴＧＲＶから複数種類のローカル基準参照信号（ローカル基準参照電圧）ＶＲＴ０，ＶＲＴ１，ＶＲＴ２，ＶＲＣ，ＶＲＢ２，ＶＲＢ１，ＶＲＢ０を生成し、出力する。
【0024】
この場合において、ローカル基準参照信号ＶＲＣの電圧をＶＲＣ（＝中心電圧）とし、所定の参照電圧をＶＲＥＦとすると、ローカル基準参照信号ＶＲＴ０，ＶＲＴ１，ＶＲＴ２，ＶＲＢ２，ＶＲＢ１，ＶＲＢ０の電圧は、例えば、以下に示すように設定されている。
ＶＲＴ０＝ＶＲＣ＋ＶＲＥＦ／２
ＶＲＴ１＝ＶＲＣ＋ＶＲＥＦ／８
ＶＲＴ２＝ＶＲＣ＋ＶＲＥＦ／３２
ＶＲＢ２＝ＶＲＣ－ＶＲＥＦ／３２
ＶＲＢ１＝ＶＲＣ－ＶＲＥＦ／８
ＶＲＢ０＝ＶＲＣ－ＶＲＥＦ／２
ＶＲＴ０＝ＶＲＣ＋ＶＲＥＦ／２
ＶＲＴ１＝ＶＲＣ＋ＶＲＥＦ／８
ＶＲＴ２＝ＶＲＣ＋ＶＲＥＦ／３２
ＶＲＢ２＝ＶＲＣ－ＶＲＥＦ／３２
ＶＲＢ１＝ＶＲＣ－ＶＲＥＦ／８
ＶＲＢ０＝ＶＲＣ－ＶＲＥＦ／２
【0025】
ＤＡ変換部１２は、ローカル参照電圧生成部１１が生成した複数種類のローカル基準参照信号Ｓｒｅｆを用い、後述の逐次変換ロジック部１５の制御下で制御データＤＳＡＲのディジタル／アナログ（Ｄ／Ａ）変換を行って閾値電圧信号Ｓｔｈを出力する。
【0026】
プリアンプ部１３は、画素アレイ部２から複数の画素信号入力端子ＴＶ１～ＴＶ８からカップリングコンデンサを介して入力された画素信号ＳＶ１～ＳＶ８及び閾値電圧信号Ｓｔｈの差動電圧を増幅し、出力信号ラインＯＵＴＰ、ＯＵＴＮに増幅作動信号を出力する。
【0027】
コンパレータ部１４は、プリアンプ出力信号ＯＵＴＰ、ＯＵＴＮを比較し、比較結果データＤＣＭＰを出力する。
【0028】
逐次変換ロジック部１５は、クロック生成／ロジック制御ブロック１７の制御下で比較結果データＤＣＭＰからデジタル／アナログ変換部の制御データＤＳＡＲを出力する。また逐次変換ロジック部１５は、入力された比較結果データＤＣＭＰを記憶し、記憶した比較結果データＤＣＭＰに基づいて画素信号のアナログ／ディジタル（Ａ／Ｄ）変換結果である画素データを出力する。
【0029】
カラムインタフェース部１６は、画素信号ＴＶ１～ＴＶ８のアナログ／ディジタル（Ａ／Ｄ）変換結果である画素データＤＶ１～ＤＶ８を所定の出力タイミングにおいて出力端子ＴＤＯＵＴから出力する。
【0030】
クロック生成／ロジック制御ブロック１７は、コンパレータ部１４への比較信号ＣＬＫの供給及びプリアンプ部１３へイネーブル信号ＳＥＮの供給を行う。また、クロック生成／ロジック制御ブロック１７は、プリアンプスルーモードの切り替えを行うための制御信号ＳＴＭ、ＳＥＬ１～ＳＥＬ８の供給を行う。ここで、イネーブル信号ＳＥＮは、第１制御信号として機能し、スルーモード制御信号ＳＴＭおよび画素選択信号ＳＥＬ１～ＳＥＬ８は、第２制御信号として機能している。
【0031】
プリアンプスルースイッチ群ＳＷＧＴＭは、スルーモード制御信号ＳＴＭおよび画素選択信号ＳＥＬ１～ＳＥＬ８を使用して、信号入力端子ＴＶ１～ＴＶ８からカップリングコンデンサを介して入力された画素信号ＳＶ１～ＳＶ８をプリアンプ部１３を介さずに直接コンパレータ部１４に導くための複数のスイッチング素子ＳＷＴ１～ＳＷＴ８、ＳＷＳ１～ＳＷＳ８を備えている。
上記構成において、スルーモード制御信号ＳＴＭは、複数のスイッチング素子ＳＷＴ１～ＳＷＴ８、ＳＷＴＮにそれぞれ出力されている。
上記構成において、スルーモード制御信号ＳＴＭは、複数のスイッチング素子ＳＷＴ１～ＳＷＴ８、ＳＷＴＮにそれぞれ出力されている。
【0032】
また、プリアンプスルースイッチ群ＳＷＧＴＭは、プリアンプ部１３を後述するプリアンプスルーモードで動作させる場合に、対応する選択信号ＳＥＬ１～ＳＥＬ８が入力されて排他的にオン状態（閉状態）とされ、入力された画素信号ＳＶ１～ＳＶ８のうちのいずれかをプリアンプ部１３を介さずに直接コンパレータ部１４に順次導くための複数のスイッチング素子ＳＷＳ１～ＳＷＳ８を備えている。
ここで、プリアンプスルースイッチ群ＳＷＧＴＭ、複数のスイッチング素子ＳＷＴ１～ＳＷＴ８、ＳＷＴＮ及び複数のスイッチング素子ＳＷＳ１～ＳＷＳ８は、プリアンプスルー回路を構成している。
ここで、プリアンプスルースイッチ群ＳＷＧＴＭ、複数のスイッチング素子ＳＷＴ１～ＳＷＴ８、ＳＷＴＮ及び複数のスイッチング素子ＳＷＳ１～ＳＷＳ８は、プリアンプスルー回路を構成している。
【0033】
図２においては、複数のスイッチング素子ＳＷＴ１～ＳＷＴ８は、画素信号入力端子ＳＶ１～ＳＶ８からそれぞれプリアンプ部１３に向かう信号ラインから離間した位置に図示されている。しかしながら、実際には、スイッチング素子ＳＷＴ１～ＳＷＴ８のバイパス用配線の配線容量の影響を低減するため、プリアンプ部１３に向かう信号ラインの近傍に設けられている。
【0034】
同様に複数のスイッチング素子ＳＷＳ１～ＳＷＳ８も出力信号ラインＯＵＴＰから離間した位置に図示されているが、実際には、スイッチング素子ＳＷＳ１～ＳＷＳ８のバイパス用配線の配線容量の影響を低減するため、出力信号ラインＯＵＴＰに近接して配置されている。
【0035】
なお、以上の説明では、プリアンプスルースイッチ群ＳＷＧＴＭとしてスイッチング素子ＳＷＴ１～ＳＷＴ８、ＳＷＴＮ及びスイッチング素子ＳＷＳ１～ＳＷＳ８の双方を備えていたが、スイッチング素子ＳＷＴ１～ＳＷＴ８あるいはスイッチング素子ＳＷＳ１～ＳＷＳ８のいずれか一方のみを設け、プリアンプ部１３を後述するプリアンプスルーモードで動作させる場合に、設けられている複数のスイッチング素子を順次排他的にオン状態（閉状態）とすることにより同様の効果を得ることも可能である。
【0036】
また、以上の説明では、プリアンプ部１３の閾値電圧端子側には、プリアンプスルースイッチとして一つのスイッチング素子ＳＷＴＮを設けていたが、これに代えて、２個の直列接続したスイッチング素子を設け、上述した理由と同様に、配線容量をより低減するように構成することも可能である。
【0037】
リセットスイッチ群ＳＷＧＲＴは、プリアンプ入力電圧を初期電圧ＶＳＥＴ（＝リセット信号入力端子ＴＲＳＴから入力されるリセット信号ＳＲＳＴの電位レベル）とする複数のスイッチング素子を備えている。
【0038】
［第１実施形態のプリアンプ部及びコンパレータ部の詳細構成］
図３は、第１実施形態のプリアンプ部及びコンパレータ部の一例の詳細構成図である。
図３においては、プリアンプ部１３は、ＰＭＯＳ入力型の場合を示している。
プリアンプ部１３は、電源ラインＡＶＤにソース端子Ｓが接続され、ゲート端子Ｇがドレイン端子Ｄに接続されダイオード接続とされたＰチャネルＭＯＳトランジスタＴＲ１１と、電源ラインＡＶＤにソース端子Ｓが接続され、ゲート端子ＧがＰチャネルＭＯＳトランジスタＴＲ１１のゲート端子Ｇに接続され、ＰチャネルＭＯＳトランジスタＴＲ１１とカレントミラー回路として機能するＰチャネルＭＯＳトランジスタＴＲ１２と、一端がＰチャネルＭＯＳトランジスタＴＲ１１のドレイン端子Ｄに接続され、他端がグランドラインＡＶＳに接続された定電流源ＣＣと、を備えている。
図３は、第１実施形態のプリアンプ部及びコンパレータ部の一例の詳細構成図である。
図３においては、プリアンプ部１３は、ＰＭＯＳ入力型の場合を示している。
プリアンプ部１３は、電源ラインＡＶＤにソース端子Ｓが接続され、ゲート端子Ｇがドレイン端子Ｄに接続されダイオード接続とされたＰチャネルＭＯＳトランジスタＴＲ１１と、電源ラインＡＶＤにソース端子Ｓが接続され、ゲート端子ＧがＰチャネルＭＯＳトランジスタＴＲ１１のゲート端子Ｇに接続され、ＰチャネルＭＯＳトランジスタＴＲ１１とカレントミラー回路として機能するＰチャネルＭＯＳトランジスタＴＲ１２と、一端がＰチャネルＭＯＳトランジスタＴＲ１１のドレイン端子Ｄに接続され、他端がグランドラインＡＶＳに接続された定電流源ＣＣと、を備えている。
【0039】
また、プリアンプ部１３は、ゲート端子Ｇに画素信号ＳＶＸが入力され、ソース端子がＰチャネルＭＯＳトランジスタＴＲ１２のドレイン端子に接続されたＰチャネルＭＯＳトランジスタＴＲ１３と、ソース端子ＳがＰチャネルＭＯＳトランジスタＴＲ１３のドレイン端子Ｄに接続され、ゲート端子Ｇに動作電圧ＢＩＡＳが入力されて、カスコード回路として機能するＰチャネルＭＯＳトランジスタＴＲ１４と、一端がＰチャネルＭＯＳトランジスタＴＲ１４のドレイン端子Ｄに接続され他端がグランドラインＡＶＳに接続された負荷抵抗Ｒ１と、を備えている。
【0040】
さらに、プリアンプ部１３は、ゲート端子Ｇに閾値電圧信号Ｓｔｈが入力され、ソース端子ＳがＰチャネルＭＯＳトランジスタＴＲ１２のドレイン端子Ｄに接続されたＰチャネルＭＯＳトランジスタＴＲ１５と、ソース端子ＳがＰチャネルＭＯＳトランジスタＴＲ１５のドレイン端子Ｄに接続され、ゲート端子Ｇに動作電圧ＢＩＡＳが入力されて、カスコード回路として機能するＰチャネルＭＯＳトランジスタＴＲ１６と、一端がＰチャネルＭＯＳトランジスタＴＲ１６のドレイン端子Ｄに接続され他端がグランドラインＡＶＳに接続された負荷抵抗Ｒ２と、を備えている。
【0041】
また、プリアンプ部１３は、ＰチャネルＭＯＳトランジスタＴＲ１５に初期電圧ＶＳＥＴを印加するためのＰチャネルＭＯＳトランジスタＴＲ１７と、ＰチャネルＭＯＳトランジスタＴＲ１３に初期電圧ＶＳＥＴを印加するためのＰチャネルＭＯＳトランジスタＴＲ１８と、を備えている。
【0042】
また、プリアンプ部１３は、プリアンプスルーモード時のために以下のスイッチング素子ＳＷ１～ＳＷ１０を備えている。
【0043】
具体的には、プリアンプ部１３は、ＰチャネルＭＯＳトランジスタＴＲ１１のゲート端子Ｇ及びＰチャネルＭＯＳトランジスタＴＲ１２のゲート端子Ｇをプリアンプスルーモード時に電源ラインＡＶＤに接続するためのスイッチング素子ＳＷ１と、ＰチャネルＭＯＳトランジスタＴＲ１１のドレイン端子Ｄと定電流源ＣＣとを切り離すためのスイッチング素子ＳＷ２と、ＰチャネルＭＯＳトランジスタＴＲ１２のドレイン端子ＤとＰチャネルＭＯＳトランジスタＴＲ１３、ＴＲ１５のソース端子Ｓとを切り離すためのスイッチング素子ＳＷ３と、を備えている。
【0044】
さらに、プリアンプ部１３は、ＰチャネルＭＯＳトランジスタＴＲ１３、ＴＲ１５のソース端子ＳをグランドラインＡＶＳに接続するためのスイッチング素子ＳＷ４と、ＰチャネルＭＯＳトランジスタＴＲ１３、ＴＲ１５のドレイン端子ＤをグランドラインＡＶＳに接続するためのスイッチング素子ＳＷ５、ＳＷ６と、を備えている。
【0045】
さらにまた、プリアンプ部１３は、ＰチャネルＭＯＳトランジスタＴＲ１３のゲート端子Ｇをコンパレータ部１４の一方の入力端子に接続するためのスイッチング素子ＳＷ７と、ＰチャネルＭＯＳトランジスタＴＲ１５のゲート端子Ｇをコンパレータ部１４の他方の入力端子に接続するためのスイッチング素子ＳＷ８と、ＰチャネルＭＯＳトランジスタＴＲ１４のドレイン端子Ｄと負荷抵抗Ｒ１とを切り離すためのスイッチング素子ＳＷ９と、ＰチャネルＭＯＳトランジスタＴＲ１６のドレイン端子Ｄと負荷抵抗Ｒ２とを切り離すためのスイッチング素子ＳＷ１０と、を備えている。
【0046】
また、ＰチャネルＭＯＳトランジスタＴＲ１３、ＰチャネルＭＯＳトランジスタＴＲ１４、ＰチャネルＭＯＳトランジスタＴＲ１５、ＰチャネルＭＯＳトランジスタＴＲ１６、負荷抵抗Ｒ１及び負荷抵抗Ｒ２は、差動アンプＤＡを構成している。
【0047】
図４は、第１実施形態のプリアンプ部及びコンパレータ部の他の一例の詳細構成図である。
図４においては、プリアンプ部１３がＮＭＯＳ入力型の場合を示している。
プリアンプ部１３は、グランドラインＡＶＳにソース端子Ｓが接続され、ゲート端子Ｇがドレイン端子Ｄにダイオード接続されたＮチャネルＭＯＳトランジスタＴＲ１１Ｘと、グランドラインＡＶＳにソース端子Ｓが接続され、ゲート端子ＧがＮチャネルＭＯＳトランジスタＴＲ１１Ｘのゲート端子Ｇに接続され、ＮチャネルＭＯＳトランジスタＴＲ１１Ｘとカレントミラー回路として機能するＮチャネルＭＯＳトランジスタＴＲ１２Ｘと、一端がＮチャネルＭＯＳトランジスタＴＲ１１Ｘのドレイン端子Ｄに接続され、他端が電源ラインＡＶＤに接続された定電流源ＣＣと、を備えている。
図４においては、プリアンプ部１３がＮＭＯＳ入力型の場合を示している。
プリアンプ部１３は、グランドラインＡＶＳにソース端子Ｓが接続され、ゲート端子Ｇがドレイン端子Ｄにダイオード接続されたＮチャネルＭＯＳトランジスタＴＲ１１Ｘと、グランドラインＡＶＳにソース端子Ｓが接続され、ゲート端子ＧがＮチャネルＭＯＳトランジスタＴＲ１１Ｘのゲート端子Ｇに接続され、ＮチャネルＭＯＳトランジスタＴＲ１１Ｘとカレントミラー回路として機能するＮチャネルＭＯＳトランジスタＴＲ１２Ｘと、一端がＮチャネルＭＯＳトランジスタＴＲ１１Ｘのドレイン端子Ｄに接続され、他端が電源ラインＡＶＤに接続された定電流源ＣＣと、を備えている。
【0048】
また、プリアンプ部１３は、ゲート端子Ｇに画素信号ＳＶＸが入力され、ソース端子ＳがＮチャネルＭＯＳトランジスタＴＲ１２Ｘのドレイン端子Ｄに接続されたＮチャネルＭＯＳトランジスタＴＲ１３Ｘと、ソース端子ＳがＮチャネルＭＯＳトランジスタＴＲ１３Ｘのドレイン端子Ｄに接続され、ゲート端子Ｇに動作電圧ＢＩＡＳが入力されて、カスコード回路として機能するＮチャネルＭＯＳトランジスタＴＲ１４Ｘと、一端がＮチャネルＭＯＳトランジスタＴＲ１４Ｘのドレイン端子Ｄに接続され他端が電源ラインＡＶＤに接続された負荷抵抗ＲＸ１と、を備えている。
【0049】
さらに、プリアンプ部１３は、ゲート端子Ｇに閾値電圧信号Ｓｔｈが入力され、ソース端子ＳがＮチャネルＭＯＳトランジスタＴＲ１２Ｘのドレイン端子Ｄに接続されたＮチャネルＭＯＳトランジスタＴＲ１５Ｘと、ソース端子ＳがＮチャネルＭＯＳトランジスタＴＲ１５Ｘのドレイン端子Ｄに接続され、ゲート端子Ｇに動作電圧ＢＩＡＳが入力されて、カスコード回路として機能するＮチャネルＭＯＳトランジスタＴＲ１６Ｘと、一端がＮチャネルＭＯＳトランジスタＴＲ１６Ｘのドレイン端子Ｄに接続され他端が電源ラインＡＶＤに接続された負荷抵抗ＲＸ２と、を備えている。
【0050】
また、プリアンプ部１３は、ＮチャネルＭＯＳトランジスタＴＲ１３Ｘに初期電圧ＶＳＥＴを印加するためのＰチャネルＭＯＳトランジスタＴＲ１８Ｘと、ＰチャネルＭＯＳトランジスタＴＲ１５Ｘに初期電圧ＶＳＥＴを印加するためのＰチャネルＭＯＳトランジスタＴＲ１７Ｘと、を備えている。
また、プリアンプ部１３は、プリアンプスルーモード時のために以下のスイッチング素子ＳＷ１１～ＳＷ２０を備えている。
また、プリアンプ部１３は、プリアンプスルーモード時のために以下のスイッチング素子ＳＷ１１～ＳＷ２０を備えている。
【0051】
具体的には、プリアンプ部１３は、ＮチャネルＭＯＳトランジスタＴＲ１１Ｘのゲート端子Ｇ及びＮチャネルＭＯＳトランジスタＴＲ１２Ｘのゲート端子Ｇをプリアンプスルーモード時にグランドラインＡＶＳに接続するためのスイッチング素子ＳＷ１１と、ＮチャネルＭＯＳトランジスタＴＲ１１Ｘのドレイン端子Ｄと定電流源ＣＣとをプリアンプスルーモード時に切り離すためのスイッチング素子ＳＷ１２と、ＮチャネルＭＯＳトランジスタＴＲ１２Ｘのドレイン端子ＤとＮチャネルＭＯＳトランジスタＴＲ１５Ｘのソース端子Ｓとをプリアンプスルーモード時に切り離すためのスイッチング素子ＳＷ１３と、を備えている。
【0052】
さらに、プリアンプ部１３は、ＮチャネルＭＯＳトランジスタＴＲ１３Ｘのソース端子ＳとＮチャネルＭＯＳトランジスタＴＲ１５Ｘのソース端子Ｓとをプリアンプスルーモード時に電源ラインＡＶＤに接続するためのスイッチング素子ＳＷ１４と、ＮチャネルＭＯＳトランジスタＴＲ１３Ｘのドレイン端子Ｄをプリアンプスルーモード時に電源ラインＡＶＤに接続するためのスイッチング素子ＳＷ１５と、ＮチャネルＭＯＳトランジスタＴＲ１５Ｘのドレイン端子Ｄをプリアンプスルーモード時に電源ラインＡＶＤに接続するためのスイッチング素子ＳＷ１６と、を備えている。
【0053】
さらにまた、プリアンプ部１３は、ＮチャネルＭＯＳトランジスタＴＲ１３Ｘのゲート端子Ｇをコンパレータ部１４の一方の入力端子に接続するためのスイッチング素子ＳＷ１７と、ＮチャネルＭＯＳトランジスタＴＲ１５Ｘのゲート端子Ｇをコンパレータ部１４の他方の入力端子に接続するためのスイッチング素子ＳＷ１８と、ＮチャネルＭＯＳトランジスタＴＲ１４Ｘのドレイン端子Ｄと負荷抵抗ＲＸ１とをプリアンプスルーモード時に切り離すためのスイッチング素子ＳＷ１９と、ＮチャネルＭＯＳトランジスタＴＲ１６Ｘのドレイン端子Ｄと負荷抵抗ＲＸ２とをプリアンプスルーモード時に切り離すためのスイッチング素子ＳＷ２０と、を備えている。
【0054】
また、ＮチャネルＭＯＳトランジスタＴＲ１３Ｘ、ＮチャネルＭＯＳトランジスタＴＲ１４Ｘ、ＮチャネルＭＯＳトランジスタＴＲ１５Ｘ、ＮチャネルＭＯＳトランジスタＴＲ１６Ｘ、負荷抵抗ＲＸ１及び負荷抵抗ＲＸ２は、差動アンプＤＡＸを構成している。
【0055】
図５は、第１実施形態のプリアンプ部の２つの画素信号に対応した詳細構成図である。
図５においては、プリアンプ部１３Ａは、ＰＭＯＳ入力型の場合を示している。この例では理解の容易と図示の簡略化のため、画素信号が画素信号ＳＶ１および画素信号ＳＶ２の２系統のみを示している。
図５において、プリアンプ部１３と同様の部分には同一の符号を付すものとする。
図５においては、プリアンプ部１３Ａは、ＰＭＯＳ入力型の場合を示している。この例では理解の容易と図示の簡略化のため、画素信号が画素信号ＳＶ１および画素信号ＳＶ２の２系統のみを示している。
図５において、プリアンプ部１３と同様の部分には同一の符号を付すものとする。
【0056】
プリアンプ部１３Ａは、電源ラインＡＶＤにソース端子Ｓが接続され、ゲート端子Ｇがドレイン端子Ｄに接続されダイオード接続とされたＰチャネルＭＯＳトランジスタＴＲ１１と、電源ラインＡＶＤにソース端子Ｓが接続され、ゲート端子ＧがＰチャネルＭＯＳトランジスタＴＲ１１のゲート端子Ｇに接続され、ＰチャネルＭＯＳトランジスタＴＲ１１と共働してカレントミラー回路として機能するＰチャネルＭＯＳトランジスタＴＲ１２と、一端がＰチャネルＭＯＳトランジスタＴＲ１１のドレイン端子Ｄに接続され、他端がグランドラインＡＶＳに接続された定電流源ＣＣと、を備えている。
【0057】
また、プリアンプ部１３Ａは、ゲート端子Ｇに画素信号ＳＶ１が入力され、ソース端子ＳがＰチャネルＭＯＳトランジスタＴＲ１２のドレイン端子Ｄに接続されたＰチャネルＭＯＳトランジスタＴＲ１３１と、ゲート端子Ｇに画素信号ＳＶ２が入力され、ソース端子ＳがＰチャネルＭＯＳトランジスタＴＲ１２のドレイン端子Ｄに接続されたＰチャネルＭＯＳトランジスタＴＲ１３２と、ソース端子ＳがＰチャネルＭＯＳトランジスタＴＲ１３１のドレイン端子ＤもしくはＰチャネルＭＯＳトランジスタＴＲ１３２のドレイン端子Ｄに接続され、ゲート端子Ｇにバイアス電流制御用信号ＢＩＡＳが入力されて、カスコード回路として機能するＰチャネルＭＯＳトランジスタＴＲ１４と、一端がＰチャネルＭＯＳトランジスタＴＲ１４のドレイン端子Ｄに接続され他端がグランドラインＡＶＳに接続された負荷抵抗Ｒ１と、を備えている。
【0058】
さらに、プリアンプ部１３Ａは、ゲート端子Ｇに閾値電圧信号Ｓｔｈが入力され、ソース端子ＳがＰチャネルＭＯＳトランジスタＴＲ１２のドレイン端子Ｄに接続されたＰチャネルＭＯＳトランジスタＴＲ１５と、ソース端子ＳがＰチャネルＭＯＳトランジスタＴＲ１５のドレイン端子Ｄに接続され、ゲート端子Ｇにバイアス電流制御用信号ＢＩＡＳが入力されて、カスコード回路として機能するＰチャネルＭＯＳトランジスタＴＲ１６と、一端がＰチャネルＭＯＳトランジスタＴＲ１６のドレイン端子Ｄに接続され他端がグランドラインＡＶＳに接続された負荷抵抗Ｒ２と、を備えている。
【0059】
また、プリアンプ部１３Ａは、ＰチャネルＭＯＳトランジスタＴＲ１５に初期電圧ＶＳＥＴを印加するためのＰチャネルＭＯＳトランジスタＴＲ１７と、ＰチャネルＭＯＳトランジスタＴＲ１３１に初期電圧ＶＳＥＴを印加するためのＰチャネルＭＯＳトランジスタＴＲ１８１と、ＮチャネルＭＯＳトランジスタＴＲ１３２に初期電圧ＶＳＥＴを印加するためのＰチャネルＭＯＳトランジスタＴＲ１８２と、を備えている。
【0060】
また、プリアンプ部１３Ａは、プリアンプスルーモード時のために以下のスイッチング素子ＳＷ１～ＳＷ６、ＳＷ７１、ＳＷ７２、ＳＷ８～ＳＷ１０を備えている。
【0061】
具体的には、プリアンプ部１３Ａは、ＰチャネルＭＯＳトランジスタＴＲ１１のゲート端子Ｇ及びＰチャネルＭＯＳトランジスタＴＲ１２のゲート端子Ｇをプリアンプスルーモード時に電源ラインＡＶＤに接続するためのスイッチング素子ＳＷ１と、ＰチャネルＭＯＳトランジスタＴＲ１１のドレイン端子Ｄと定電流源ＣＣとをプリアンプスルーモード時に切り離すためのスイッチング素子ＳＷ２と、ＰチャネルＭＯＳトランジスタＴＲ１２のドレイン端子ＤとＰチャネルＭＯＳトランジスタＴＲ１５、ＴＲ１３１、ＴＲ１３２のソース端子Ｓとをプリアンプスルーモード時に切り離すためのスイッチング素子ＳＷ３と、を備えている。
【0062】
さらに、プリアンプ部１３Ａは、ＰチャネルＭＯＳトランジスタＴＲ１３１、ＴＲ１３２のソース端子ＳとＰチャネルＭＯＳトランジスタＴＲ１５のソース端子Ｓとをプリアンプスルーモード時にグランドラインＡＶＳに接続するためのスイッチング素子ＳＷ４と、ＰチャネルＭＯＳトランジスタＴＲ１３１、ＴＲ１３２のドレイン端子Ｄをプリアンプスルーモード時にグランドラインＡＶＳに接続するためのスイッチング素子ＳＷ５と、ＰチャネルＭＯＳトランジスタＴＲ１５のドレイン端子Ｄをプリアンプスルーモード時にグランドラインＡＶＳに接続するためのスイッチング素子ＳＷ６と、を備えている。
【0063】
さらにまた、プリアンプ部１３Ａは、ＰチャネルＭＯＳトランジスタＴＲ１３１のゲート端子Ｇをコンパレータ部１４の一方の入力端子に接続するためのスイッチング素子ＳＷ７１、ＳＷ２５と、ＰチャネルＭＯＳトランジスタＴＲ１３２のゲート端子Ｇをコンパレータ部１４の一方の入力端子に接続するためのスイッチング素子ＳＷ７２、ＳＷ２６と、ＰチャネルＭＯＳトランジスタＴＲ１５のゲート端子Ｇをコンパレータ部１４の他方の入力端子に接続するためのスイッチング素子ＳＷ８と、ＰチャネルＭＯＳトランジスタＴＲ１４のドレイン端子Ｄと負荷抵抗Ｒ１をプリアンプスルーモード時に切り離すためのスイッチング素子ＳＷ９と、ＰチャネルＭＯＳトランジスタＴＲ１６のドレイン端子Ｄと負荷抵抗Ｒ２をプリアンプスルーモード時に切り離すためのスイッチング素子ＳＷ１０と、を備えている。
【0064】
本例においても、ＰチャネルＭＯＳトランジスタＴＲ１３１あるいはＰチャネルＭＯＳトランジスタＴＲ１３２のうち接続されたいずれか一方、ＰチャネルＭＯＳトランジスタＴＲ１４、ＰチャネルＭＯＳトランジスタＴＲ１５、ＰチャネルＭＯＳトランジスタＴＲ１６、負荷抵抗Ｒ１及び負荷抵抗Ｒ２は、差動アンプＤＡを構成している。
【0065】
【0066】
増幅部１４Ａは、ソース端子Ｓがディジタル電源ＤＶＤに接続され、ゲート端子Ｇがクロック信号ラインＣＬＫに接続されたＰチャネルＭＯＳトランジスタＴＲ２１と、ドレイン端子ＤがＰチャネルＭＯＳトランジスタＴＲ２１のドレイン端子Ｄに接続され、ゲート端子Ｇが正側入力端子ＩＮＰに接続されたＮチャネルＭＯＳトランジスタＴＲ２２と、ソース端子Ｓがディジタル電源ＤＶＤに接続され、ゲート端子Ｇがクロック信号ラインＣＬＫに接続されたＰチャネルＭＯＳトランジスタＴＲ２３と、ドレイン端子ＤがＰチャネルＭＯＳトランジスタＴＲ２３のドレイン端子Ｄに接続され、ゲート端子Ｇが負側入力端子ＩＮＮに接続されたＮチャネルＭＯＳトランジスタＴＲ２４とドレイン端子ＤがＮチャネルＭＯＳトランジスタＴＲ２２のソース端子Ｓ及びＮチャネルＭＯＳトランジスタＴＲ２４のソース端子Ｓに共通接続され、ゲート端子Ｇがクロック信号ラインＣＬＫに接続され、ソース端子ＳがディジタルグランドＤＶＳに接続されたＮチャネルＭＯＳトランジスタＴＲ２５と、を備えている。
【0067】
また、増幅部１４ＡはＣＭＯＳインバータを構成しているＰチャネルＭＯＳトランジスタＴＲ３１、ＮチャネルＭＯＳトランジスタＴＲ３２及びＣＭＯＳインバータを構成しているＰチャネルＭＯＳトランジスタＴＲ３３、ＮチャネルＭＯＳトランジスタＴＲ３４を備えており、これらが共働することにより、信号の増幅を行っている。
【0068】
ラッチ部１４Ｂは、ソース端子Ｓがディジタル電源ＤＶＤに接続され、ゲート端子Ｇがクロック信号ラインＣＬＫに接続されたＰチャネルＭＯＳトランジスタＴＲ４１と、ソース端子Ｓがディジタル電源ＤＶＤに接続され、ドレイン端子ＤがＰチャネルＭＯＳトランジスタＴＲ４１のドレイン端子Ｄに接続されたＰチャネルＭＯＳトランジスタＴＲ４２と、ドレイン端子ＤがＰチャネルＭＯＳトランジスタＴＲ４１のドレイン端子Ｄ及びＰチャネルＭＯＳトランジスタＴＲ４２のドレイン端子Ｄに接続され、ゲート端子ＧがＰチャネルＭＯＳトランジスタＴＲ３１のソース端子Ｓ及びＮチャネルＭＯＳトランジスタＴＲ３２のドレイン端子Ｄに接続されたＮチャネルＭＯＳトランジスタＴＲ４３と、ドレイン端子ＤがＮチャネルＭＯＳトランジスタＴＲ４３のソース端子Ｓに接続され、ソース端子ＳがディジタルグランドＤＶＳに接続され、ゲート端子ＧがＰチャネルＭＯＳトランジスタＴＲ４２のゲート端子Ｇに接続されたＮチャネルＭＯＳトランジスタＴＲ４４と、を備えている。
【0069】
また、ラッチ部１４Ｂは、ソース端子Ｓがディジタル電源ＤＶＤに接続され、ゲート端子Ｇがクロック信号ラインＣＬＫに接続されたＰチャネルＭＯＳトランジスタＴＲ４５と、ソース端子Ｓがディジタル電源ＤＶＤに接続され、ドレイン端子ＤがＰチャネルＭＯＳトランジスタＴＲ４５のドレイン端子Ｄに接続され、ゲート端子ＧがＰチャネルＭＯＳトランジスタＴＲ４２のドレイン端子Ｄ及びＮチャネルＭＯＳトランジスタＴＲ４３のドレイン端子Ｄに接続されたＰチャネルＭＯＳトランジスタＴＲ４６と、ドレイン端子ＤがＰチャネルＭＯＳトランジスタＴＲ４５のドレイン端子Ｄ及びＰチャネルＭＯＳトランジスタＴＲ４６のドレイン端子Ｄに接続され、ゲート端子Ｇがインバータを構成しているＰチャネルＭＯＳトランジスタＴＲ３３のソース端子Ｓ及びＮチャネルＭＯＳトランジスタＴＲ３４のドレインＤに接続されたＮチャネルＭＯＳトランジスタＴＲ４７と、ドレイン端子ＤがＮチャネルＭＯＳトランジスタＴＲ４７のソース端子Ｓに接続され、ソース端子ＳがディジタルグランドＤＶＳに接続され、ゲート端子ＧがＰチャネルＭＯＳトランジスタＴＲ４６のゲート端子Ｇに接続されたＮチャネルＭＯＳトランジスタＴＲ４８と、を備えている。
【0070】
［Ａ／Ｄ変換器の通常動作時の概要動作］
ここで、Ａ／Ｄ変換器１０の通常動作時の概要動作について説明する。
Ａ／Ｄ変換器１０は、Ａ／Ｄ変換結果となる画素データの最上位ビットから最下位ビットまで逐次比較を行うことにより、全ビットの値（“１”又は“０”）を設定している。
まず、逐次変換ロジック部１５は、初期値としてすべての電圧をセンター電圧(ＶＲＣ)に設定する。
ここで、Ａ／Ｄ変換器１０の通常動作時の概要動作について説明する。
Ａ／Ｄ変換器１０は、Ａ／Ｄ変換結果となる画素データの最上位ビットから最下位ビットまで逐次比較を行うことにより、全ビットの値（“１”又は“０”）を設定している。
まず、逐次変換ロジック部１５は、初期値としてすべての電圧をセンター電圧(ＶＲＣ)に設定する。
【0071】
プリアンプ部１３は、画素信号入力端子ＴＶＸ（Ｘ＝１～８）から入力された画素信号ＳＶＸ及び閾値電圧信号Ｓｔｈの差分を増幅し、差動信号ＯＵＴＰ、ＯＵＴＮを生成し、コンパレータ部１４に出力する。
コンパレータ部１４は、差動信号ＯＵＴＰ、ＯＵＴＮの電圧を比較し、比較結果データＤＣＭＰXを逐次変換ロジック部１５に出力する。
コンパレータ部１４は、差動信号ＯＵＴＰ、ＯＵＴＮの電圧を比較し、比較結果データＤＣＭＰXを逐次変換ロジック部１５に出力する。
【0072】
逐次変換ロジック部１５は、比較結果データＤＣＭＰの結果に応じてＤＡ変換部１２の制御データＤＳＡＲを生成し、比較結果データＤＣＭＰを記憶する。
【0073】
ＤＡ変換部１２は、ローカル参照電圧生成部１１が生成した複数種類のローカル基準電圧ＶＲＴ０～ＶＲＴ２、ＶＲＣ、ＶＲＢ０～ＶＲＢ２を用い、入力された制御データＤＳＡＲのディジタル／アナログ（Ｄ／Ａ）変換を行って閾値電圧信号Ｓｔｈをプリアンプ部１３に出力する。
【0074】
以下、同様にして最上位ビット（ＭＳＢ）～最下位ビット（ＬＳＢ）まで逐次比較を行い、逐次変換ロジック部１５は、各ビットの値を確定し記憶することとなる。
そして、全てのビットの値が確定すると、記憶したデータをＡ／Ｄ変換結果データＤＶ１～ＤＶ８として出力端子ＴＤＯＵＴから出力することとなる。
そして、全てのビットの値が確定すると、記憶したデータをＡ／Ｄ変換結果データＤＶ１～ＤＶ８として出力端子ＴＤＯＵＴから出力することとなる。
【0075】
［Ａ／Ｄ変換器のプリアンプスルーモード時の概要動作］
次にＡ／Ｄ変換器のプリアンプスルーモード時の概要動作について説明する。
まず、プリアンプスルーモードについて説明する。
上記Ａ／Ｄ変換器１０の構成において、低分解能時（低画素時）においては、１ＬＳＢの値が大きくなり、量子化誤差やストリーキング特性に対する要求が緩和されるので、プリアンプ部１３を用いなくてもコンパレータ部１４は、十分な性能を発揮できる。低消費電力化の観点から画素信号入力端子ＴＶ１～ＴＶ８から入力された画素信号ＳＶ１～ＳＶ８および閾値電圧Ｓｔｈを増幅せずにそのままコンパレータ部１４にバイパスする構成を採る。
この結果、画素信号ＳＶ１～ＳＶ８および閾値電圧Ｓｔｈのバイパス時には、プリアンプ部１３の動作を停止するパワーダウンモードに移行することで、撮像素子１、ひいては、電子機器１００全体の消費電力の低減が図れる。
次にＡ／Ｄ変換器のプリアンプスルーモード時の概要動作について説明する。
まず、プリアンプスルーモードについて説明する。
上記Ａ／Ｄ変換器１０の構成において、低分解能時（低画素時）においては、１ＬＳＢの値が大きくなり、量子化誤差やストリーキング特性に対する要求が緩和されるので、プリアンプ部１３を用いなくてもコンパレータ部１４は、十分な性能を発揮できる。低消費電力化の観点から画素信号入力端子ＴＶ１～ＴＶ８から入力された画素信号ＳＶ１～ＳＶ８および閾値電圧Ｓｔｈを増幅せずにそのままコンパレータ部１４にバイパスする構成を採る。
この結果、画素信号ＳＶ１～ＳＶ８および閾値電圧Ｓｔｈのバイパス時には、プリアンプ部１３の動作を停止するパワーダウンモードに移行することで、撮像素子１、ひいては、電子機器１００全体の消費電力の低減が図れる。
【0076】
具体的には、スイッチング素子ＳＷＴ１～ＳＷＴ８及びスイッチング素子ＳＷＳ１～ＳＷＳ８のうち１つの組み合わせをオン状態（閉状態）とすることで、画素信号入力端子ＴＶ１～ＴＶ８から入力された画素信号ＳＶ１～ＳＶ８がプリアンプ部１３をバイパス可能な信号経路を形成する。
【0077】
また閾値電圧Ｓｔｈについてはスイッチング素子ＳＷＴＮをオン状態（閉状態）とすることで、プリアンプ部１３をバイパス可能な信号経路を形成する。
プリアンプ部１３をバイパス時はプリアンプ部１３を電気的に遮断することで、スイッチング素子ＳＷＴ１～ＳＷＴ８及びスイッチング素子ＳＷＳ１～ＳＷＳ８を介した信号経路並びにスイッチング素子ＳＷＴＮを介した信号経路のみが有効となり、画素信号入力端子ＴＶ１～ＴＶ８から入力された画素信号ＳＶ１～ＳＶ８および閾値電圧Ｓｔｈはプリアンプ部１３を介さず、そのままコンパレータ部１４にバイパスされる。Ａ／Ｄ変換を実行する部分のみバイパス経路をオン状態（閉状態）とする。
プリアンプ部１３をバイパス時はプリアンプ部１３を電気的に遮断することで、スイッチング素子ＳＷＴ１～ＳＷＴ８及びスイッチング素子ＳＷＳ１～ＳＷＳ８を介した信号経路並びにスイッチング素子ＳＷＴＮを介した信号経路のみが有効となり、画素信号入力端子ＴＶ１～ＴＶ８から入力された画素信号ＳＶ１～ＳＶ８および閾値電圧Ｓｔｈはプリアンプ部１３を介さず、そのままコンパレータ部１４にバイパスされる。Ａ／Ｄ変換を実行する部分のみバイパス経路をオン状態（閉状態）とする。
【0078】
［プリアンプスルーモード時のプリアンプ部の内部動作］
ここで、プリアンプスルーモード時におけるプリアンプ部１３の内部動作について図３を用いて説明する。
ここで、プリアンプスルーモード時におけるプリアンプ部１３の内部動作について図３を用いて説明する。
【0079】
プリアンプスルーモードにおいては、スイッチング素子ＳＷ１をオン状態（閉状態）として、ＰチャネルＭＯＳトランジスタＴＲ１１のゲート端子Ｇ及びＰチャネルＭＯＳトランジスタＴＲ１２のゲート端子を電源ラインＡＶＤに接続する。
【0080】
これと並行して、スイッチング素子ＳＷ２をオフ状態（開状態）として、ＰチャネルＭＯＳトランジスタＴＲ１１のドレイン端子Ｄと定電流源ＣＣとを切り離し、スイッチング素子ＳＷ３をオフ状態（開状態）として、ＰチャネルＭＯＳトランジスタＴＲ１２のドレイン端子ＤとＰチャネルＭＯＳトランジスタＴＲ１５のソース端子Ｓとを切り離す。
【0081】
これらの結果、プリアンプ部１３へ電源を供給する電流源を切り離して、定常電流を流さない状態とする。
【0082】
さらにスイッチング素子ＳＷ４、ＳＷ５およびＳＷ６をオン状態（閉状態）として、ＰチャネルＭＯＳトランジスタＴＲ１３のソース端子Ｓとドレイン端子Ｄ、ＰチャネルＭＯＳトランジスタＴＲ１５のソース端子Ｓとドレイン端子ＤをグランドラインＡＶＳに接続する。このときグランドラインＡＶＳはグランドとして機能し、入力トランジスタとして機能しているＰチャネルＭＯＳトランジスタＴＲ１３及びＰチャネルＭＯＳトランジスタ１５はドレイン端子Ｄ及びソース端子Ｓはグランドに共通接続されるので、ゲート端子Ｇの電圧に拘わらずＰチャネルＭＯＳトランジスタＴＲ１３及びＰチャネルＭＯＳトランジスタ１５はオフ状態となる。
【0083】
続いて、ＰチャネルＭＯＳトランジスタＴＲ１４及びＰチャネルＭＯＳトランジスタＴＲ１６のゲート端子Ｇをそれぞれ電源ラインＡＶＤとすることで、ＰチャネルＭＯＳトランジスタＴＲ１４及びＰチャネルＭＯＳトランジスタＴＲ１６を双方ともオフ状態とする。
【0084】
さらに、スイッチング素子ＳＷ９をオフ状態（開状態）として、ＰチャネルＭＯＳトランジスタＴＲ１４のドレイン端子Ｄと負荷抵抗Ｒ１とを切り離し、スイッチング素子ＳＷ１０をオフ状態（開状態）として、ＰチャネルＭＯＳトランジスタＴＲ１６のドレイン端子Ｄと負荷抵抗Ｒ２とを切り離してプリアンプ部１３の出力をハイインピーダンス状態とする。
【0085】
そして、スイッチング素子ＳＷ７をオン状態（閉状態）として、ＰチャネルＭＯＳトランジスタＴＲ１３のゲート端子Ｇをコンパレータ部１４の一方の入力端子に接続し、スイッチング素子ＳＷ８をオン状態（閉状態）として、ＰチャネルＭＯＳトランジスタＴＲ１５のゲート端子Ｇをコンパレータ部１４の他方の入力端子に接続して、プリアンプ部１３の入出力をスルー状態とする。
【0086】
これらの結果、コンパレータ部１４は、単独で動作可能な状態となる。
すなわち、上記構成において、プリアンプ部１３のパワーダウンを行い、画素信号ＳＶＸおよび閾値電圧Ｓｔｈをプリアンプ部１３をバイパスし、コンパレータ部１４に直接入力を行っているのである。
すなわち、上記構成において、プリアンプ部１３のパワーダウンを行い、画素信号ＳＶＸおよび閾値電圧Ｓｔｈをプリアンプ部１３をバイパスし、コンパレータ部１４に直接入力を行っているのである。
【0087】
以上の説明のように、本第１実施形態の電子機器１００によれば、量子化誤差やストリーキング特性が厳しくない、低画素時において、プリアンプ部１３の入出力をスルーし、プリアンプ部１３のパワーダウンを行うことで、消費電力の低減を図ることができる。
【0088】
（２）第２実施形態
次に第２実施形態について説明する。
第２実施形態のＡ／Ｄ変換器１０Ａが第１実施形態のＡ／Ｄ変換器１０と異なる点は、プリアンプ部１３をスルーすること無く、プリアンプ部１３の動作期間を短くして低消費電力化を実現している点である。
具体的には、低画素時（低ビットモード時）はＡ／Ｄのビット数が少なくなるため、逐次比較変換方式では変換器の変換回数を減らすことが出来、高画素時と比較すると実効的動作時間が短く出来る点である。
次に第２実施形態について説明する。
第２実施形態のＡ／Ｄ変換器１０Ａが第１実施形態のＡ／Ｄ変換器１０と異なる点は、プリアンプ部１３をスルーすること無く、プリアンプ部１３の動作期間を短くして低消費電力化を実現している点である。
具体的には、低画素時（低ビットモード時）はＡ／Ｄのビット数が少なくなるため、逐次比較変換方式では変換器の変換回数を減らすことが出来、高画素時と比較すると実効的動作時間が短く出来る点である。
【0089】
［Ａ／Ｄ変換器の構成例］
図６は、第２実施形態のＡ／Ｄ変換器の構成例を説明する図である。
図６において、図２の第１実施形態のＡ／Ｄ変換器１０と同様の部分には、同一の符号を付すものとし、その詳細な説明を援用するものとする。
図６は、第２実施形態のＡ／Ｄ変換器の構成例を説明する図である。
図６において、図２の第１実施形態のＡ／Ｄ変換器１０と同様の部分には、同一の符号を付すものとし、その詳細な説明を援用するものとする。
【0090】
Ａ／Ｄ変換器１０Ａは、大別すると、図６に示すように、ローカル参照電圧生成部１１、ＤＡ変換部１２、プリアンプ部１３、コンパレータ部１４、逐次変換ロジック部１５、カラムインタフェース部１６、クロック生成／ロジック制御ブロック１７及びリセットスイッチ群ＳＷＧＲＴを備えている。
【0091】
上記構成において、Ａ／Ｄ変換器１０Ａが、第１実施形態のＡ／Ｄ変換器１０と異なる点は、クロック生成／ロジック制御ブロック１７によるプリアンプ部１３に対するイネーブル期間（イネーブル信号ＳＥＮ＝“Ｈ”の期間）を高ビットモード時と低画素モード時とで異ならせ、低画素モード時にイネーブル期間を短くしている。またコンパレータ部１４へのＣＬＫ数を低減している点である。
また、逐次変換ロジック部１５からＤＡ変換部１２への制御ロジックＤＳＡＲについても比較回数削減分削減される。
また、逐次変換ロジック部１５からＤＡ変換部１２への制御ロジックＤＳＡＲについても比較回数削減分削減される。
【0092】
［第２実施形態のＡ／Ｄ変換器の動作］
次に第２実施形態のＡ／Ｄ変換器の動作について図を参照して説明する。
図７は、第２実施形態の動作説明図である。
本第２実施形態においては、動作モードとして高ビットモード及び低画素モードの二つがあるので、それらについて順次説明する。説明簡略化のため、図７では高ビットモードはコンパレータ部１４の比較回数を１０回、低画素モードはコンパレータ部１４の比較回数を７回で表されるものとしている。
次に第２実施形態のＡ／Ｄ変換器の動作について図を参照して説明する。
図７は、第２実施形態の動作説明図である。
本第２実施形態においては、動作モードとして高ビットモード及び低画素モードの二つがあるので、それらについて順次説明する。説明簡略化のため、図７では高ビットモードはコンパレータ部１４の比較回数を１０回、低画素モードはコンパレータ部１４の比較回数を７回で表されるものとしている。
【0093】
【0094】
高ビットモード時においては、図７（ａ）に示すように、イネーブル信号ＳＥＮ＝“Ｈ”にし、プリアンプ部１３が起動後、コンパレータ部１４で１０回比較を行うことでＡＤ変換を完了する。そのタイミングでイネーブル信号ＳＥＮ＝“Ｌ”とすることでプリアンプ部１３はパワーダウンモードに入る。
【0095】
従って、高ビットモードにおいては、プリアンプの起動時間＋コンパレータ部１４の１０回の比較時間が１回の画素信号の変換時間となる。
【0096】
【0097】
低画素モード時においては、図７（ｂ）に示すように、イネーブル信号ＳＥＮ＝“Ｈ”にし、プリアンプ部１３が起動後、コンパレータ部１４で７回比較を行うことでＡＤ変換を完了する。そのタイミングでイネーブル信号ＳＥＮ＝“Ｌ”とすることでプリアンプ部１３はパワーダウンモードに入る。
【0098】
以上の説明のように、低画素モードにおいては、高ビットモードと比較してコンパレータ部１４の比較回数を削減することが可能となり、これにより図７（ｂ）に実線（低画素モード）及び破線（高ビットモード）で違いを示すように、プリアンプ部１３の動作期間も低減することが可能となり、プリアンプ部１３における消費電力も低減させることができる。
【0099】
（３）第３実施形態
次に第３実施形態について説明する。
第３実施形態のＡ／Ｄ変換器１０Ｂが第１実施形態のＡ／Ｄ変換器１０と異なる点は、プリアンプ部１３をスルーすること無く、画素加算モード時にｎ個（ｎは、２以上の自然数）の画素信号を加算するための画素加算スイッチを設け、ｎ個の画素を一つの画素とみなして処理を行うことで、実効的に処理時間を１／ｎとする点である。
次に第３実施形態について説明する。
第３実施形態のＡ／Ｄ変換器１０Ｂが第１実施形態のＡ／Ｄ変換器１０と異なる点は、プリアンプ部１３をスルーすること無く、画素加算モード時にｎ個（ｎは、２以上の自然数）の画素信号を加算するための画素加算スイッチを設け、ｎ個の画素を一つの画素とみなして処理を行うことで、実効的に処理時間を１／ｎとする点である。
【0100】
［Ａ／Ｄ変換器の構成例］
図８は、第３実施形態のＡ／Ｄ変換器の構成例を説明する図である。
図８において、図２の第１実施形態のＡ／Ｄ変換器１０と同様の部分には、同一の符号を付すものとし、その詳細な説明を援用するものとする。
図８は、第３実施形態のＡ／Ｄ変換器の構成例を説明する図である。
図８において、図２の第１実施形態のＡ／Ｄ変換器１０と同様の部分には、同一の符号を付すものとし、その詳細な説明を援用するものとする。
【0101】
Ａ／Ｄ変換器１０Ｂは、大別すると、図８に示すように、ローカル参照電圧生成部１１、ＤＡ変換部１２、プリアンプ部１３、コンパレータ部１４、逐次変換ロジック部１５、カラムインタフェース部１６、クロック生成／ロジック制御ブロック１７、画素加算スイッチＳＷＰ１～ＳＷＰ４及びリセットスイッチ群ＳＷＧＲＴを備えている。
【0102】
上記構成において、画素加算スイッチＳＷＰ１～ＳＷＰ４は、それぞれ対応する二つ（ｎ＝２に相当）の画素信号を加算して１つの画素信号とみなして処理を行わせるためのものであり、クロック生成／ロジック制御ブロック１７により制御がなされる。
【0103】
より具体的には、画素加算スイッチＳＷＰ１は、オン状態となると、画素信号ＳＶ１の電圧と画素信号ＳＶ２の電圧との加算電圧をプリアンプ部１３の画素信号ＳＶ１の入力端子に印加することとなる。
【0104】
また、画素加算スイッチＳＷＰ２は、オン状態となると、画素信号ＳＶ３の電圧と画素信号ＳＶ４の電圧との加算電圧をプリアンプ部１３の画素信号ＳＶ３の入力に印加することとなる。
【0105】
また、画素加算スイッチＳＷＰ３は、オン状態となると、画素信号ＳＶ５の電圧と画素信号ＳＶ６の電圧との加算電圧をプリアンプ部１３の画素信号ＳＶ５の入力端子に印加することとなる。
【0106】
また、画素加算スイッチＳＷＰ４は、オン状態となると、画素信号ＳＶ７の電圧と画素信号ＳＶ８の電圧との加算電圧をプリアンプ部１３の画素信号ＳＶ７の入力に印加することとなる。
【0107】
【0108】
また、本第３実施形態においては、動作モードとして通常モード及び画素加算モードの二つがあるので、それらについて順次説明する。
この場合において、通常モードでは、画素単位で画素信号のＡ／Ｄ変換処理を行うのに対し、画素加算モードでは、複数画素（本第３実施形態では、２画素）単位で画素信号のＡ／Ｄ変換処理を行っている。
この場合において、通常モードでは、画素単位で画素信号のＡ／Ｄ変換処理を行うのに対し、画素加算モードでは、複数画素（本第３実施形態では、２画素）単位で画素信号のＡ／Ｄ変換処理を行っている。
【0109】
［通常モード時］
まず、通常モードモード時の動作について説明する。
図９（ａ）の破線部分は、通常モードにおけるプリアンプイネーブル信号ＳＥＮのタイミングチャートを示しており、図９（ｃ）は、第３実施形態のＡ／Ｄ変換処理のクロック信号ＣＬＫのタイミングチャートを示している。
まず、通常モードモード時の動作について説明する。
図９（ａ）の破線部分は、通常モードにおけるプリアンプイネーブル信号ＳＥＮのタイミングチャートを示しており、図９（ｃ）は、第３実施形態のＡ／Ｄ変換処理のクロック信号ＣＬＫのタイミングチャートを示している。
【0110】
通常モード時においては、図９（ａ）において破線で示すように、イネーブル信号ＳＥＮ＝“Ｈ”とされると、プリアンプ部１３を起動し、その後、ＡＤ変換を８回（ＡＤＣ１～ＡＤＣ７）行い、イネーブル信号ＳＥＮ＝“Ｌ”とすることでプリアンプ部１３はパワーダウンモードに入る。
【0111】
従って、通常モードにおいては、ＡＤＣ１～ＡＤＣ７までの８回のＡＤ期間においてプリアンプ部１３をそれぞれ起動させることとなる。
【0112】
［画素加算モード時］
次に、画素加算モード時の動作について説明する。
図９（ａ）（ｂ）実線は、画素加算モードの動作タイミングチャートである。
画素加算モード時においては、画素加算スイッチＳＷＰ１～ＳＷＰ４は、全てオン状態とされる。
次に、画素加算モード時の動作について説明する。
図９（ａ）（ｂ）実線は、画素加算モードの動作タイミングチャートである。
画素加算モード時においては、画素加算スイッチＳＷＰ１～ＳＷＰ４は、全てオン状態とされる。
【0113】
この結果、プリアンプ部１３の画素信号ＳＶ１の入力端子には、画素信号ＳＶ１の電圧と画素信号ＳＶ２の電圧との加算電圧が印加され、プリアンプ部１３の画素信号ＳＶ３の入力端子には、画素信号ＳＶ３の電圧と画素信号ＳＶ４の電圧との加算電圧が印加され、プリアンプ部１３の画素信号ＳＶ５の入力端子には、画素信号ＳＶ５の電圧と画素信号ＳＶ６の電圧の加算電圧が印加され、プリアンプ部１３の画素信号ＳＶ７の入力端子には、画素信号ＳＶ７の電圧と画素信号ＳＶ８の電圧との加算電圧が印加されることとなる。
【0114】
画素加算モード時においては、図９（ａ）において、実線で示すようにイネーブル信号ＳＥＮ＝“Ｈ”とされると、プリアンプ部１３を起動し、その後ＡＤ変換を４回（ＡＤＣ１～ＡＤＣ４）行い、イネーブル信号ＳＥＮ＝“Ｌ”とすることでプリアンプ部１３はパワーダウンモードに入る。
【0115】
すなわち、画素加算モードにおいては、通常モード時と比較してＡＤの変換回数が半分となるため、プリアンプ部１３の起動回数は、通常モード時の半分となり、およそ半分の時間しかプリアンプ部１３は動作を行わないので、プリアンプ部１３の消費電力量を半減（低減）することが可能となる。同様に逐次変換ブロックの電力も半減（低減）することが可能となる。
【0116】
以上の説明のように、画素加算モードにおいては、対応する４個の加算電圧に対応する４つの画素データＤＶ１、ＤＶ３、ＤＶ５、ＤＶ７が出力され、処理時間及び消費電力を通常モード時の半分程度とすることが可能となる。
すなわち、本第３実施形態によれば、複数画素をグルーピングして、ｎ個の画素を一つの画素とみなして処理を行うことで、実効的に処理時間を１／ｎとし、消費電力もおよそ１／ｎとして固体撮像素子１の消費電力の低減化が図れる。
すなわち、本第３実施形態によれば、複数画素をグルーピングして、ｎ個の画素を一つの画素とみなして処理を行うことで、実効的に処理時間を１／ｎとし、消費電力もおよそ１／ｎとして固体撮像素子１の消費電力の低減化が図れる。
【0117】
（４）第４実施形態
次に第４実施形態について説明する。
第４実施形態のＡ／Ｄ変換器１０Ｃが第１実施形態のＡ／Ｄ変換器１０と異なる点は、プリアンプ部１３をスルーすることが無い点と、低画素モード時（低ビットモード時）には、１ＬＳＢの値が大きくなり量子化誤差が大きくなるために、プリアンプのリニアリティやノイズ特性を緩和し、消費電力の低減を図る点と、である。
次に第４実施形態について説明する。
第４実施形態のＡ／Ｄ変換器１０Ｃが第１実施形態のＡ／Ｄ変換器１０と異なる点は、プリアンプ部１３をスルーすることが無い点と、低画素モード時（低ビットモード時）には、１ＬＳＢの値が大きくなり量子化誤差が大きくなるために、プリアンプのリニアリティやノイズ特性を緩和し、消費電力の低減を図る点と、である。
【0118】
［Ａ／Ｄ変換器の構成例］
図１０は、第４実施形態のＡ／Ｄ変換器の構成例を説明する図である。
Ａ／Ｄ変換器１０Ｃは、大別すると、図１０に示すように、ローカル参照電圧生成部１１、ＤＡ変換部１２、プリアンプ部１３Ａ、コンパレータ部１４、逐次変換ロジック部１５、カラムインタフェース部１６、クロック生成／ロジック制御ブロック１７及びリセットスイッチ群ＳＷＧＲＴを備えている。
図１０は、第４実施形態のＡ／Ｄ変換器の構成例を説明する図である。
Ａ／Ｄ変換器１０Ｃは、大別すると、図１０に示すように、ローカル参照電圧生成部１１、ＤＡ変換部１２、プリアンプ部１３Ａ、コンパレータ部１４、逐次変換ロジック部１５、カラムインタフェース部１６、クロック生成／ロジック制御ブロック１７及びリセットスイッチ群ＳＷＧＲＴを備えている。
【0119】
上記Ａ／Ｄ変換器１０Ｃの構成において図２の第１実施形態のＡ／Ｄ変換器１０と異なる点は、プリアンプスルースイッチ群ＳＷＧＴＭを設けていない点と、プリアンプ部１３Ａに供給するプリアンプ電流を低減（例えば、半減）出来る点であるので、他の部分についての説明は援用するものとする。
【0120】
［第４実施形態のＡ／Ｄ変換器の動作］
次に第４実施形態のＡ／Ｄ変換器の動作について図１１を参照して説明する。
図１１は、第４実施形態の動作説明図である。
本第４実施形態においても、動作モードとして高ビットモード及び低画素モードの二つがあるので、それらについて順次説明する。
次に第４実施形態のＡ／Ｄ変換器の動作について図１１を参照して説明する。
図１１は、第４実施形態の動作説明図である。
本第４実施形態においても、動作モードとして高ビットモード及び低画素モードの二つがあるので、それらについて順次説明する。
【0121】
【0122】
高ビットモード時においては、図１１（ａ）に示すように、イネーブル信号ＳＥＮ＝“Ｈ”にし、プリアンプ部１３が起動後、コンパレータ部１４で１０回比較を行うことでＡＤ変換を完了する。そのタイミングでイネーブル信号ＳＥＮ＝“Ｌ”とすることでプリアンプ部１３はパワーダウンモードに入る。
【0123】
［低画素モード時］
次に、低画素モード時の動作について説明する。
図１１（ｂ）は、低画素モードの動作タイミングチャートである。
低画素モードでは１ＬＳＢの値が大きくなり量子化誤差が大きくなるために、プリアンプに要求されるリニアリティやノイズ特性は緩和される。従ってプリアンプ部１３の電流は高ビットモードの状態よりも低減することが可能となる。
低画素モード時においては、図１１（ｂ）に示すように、イネーブル信号ＳＥＮ＝“Ｈ”とされると、プリアンプ部１３に高ビットモードの状態よりも電流値が低い低画素モード電流が供給される。
次に、低画素モード時の動作について説明する。
図１１（ｂ）は、低画素モードの動作タイミングチャートである。
低画素モードでは１ＬＳＢの値が大きくなり量子化誤差が大きくなるために、プリアンプに要求されるリニアリティやノイズ特性は緩和される。従ってプリアンプ部１３の電流は高ビットモードの状態よりも低減することが可能となる。
低画素モード時においては、図１１（ｂ）に示すように、イネーブル信号ＳＥＮ＝“Ｈ”とされると、プリアンプ部１３に高ビットモードの状態よりも電流値が低い低画素モード電流が供給される。
【0124】
低画素モード時においては、図１１（ｂ）に示すように、イネーブル信号ＳＥＮ＝“Ｈ”にし、プリアンプ部１３が起動後、コンパレータ部１４で１０回比較を行うことでＡＤ変換を完了する。そのタイミングでイネーブル信号ＳＥＮ＝“Ｌ”とすることでプリアンプ部１３はパワーダウンモードに入る。
高ビットモードと異なる点は、プリアンプ起動時の電流が高ビットモード時の電流と比較して低減していること、である。これにより低消費電力化が可能となる。
高ビットモードと異なる点は、プリアンプ起動時の電流が高ビットモード時の電流と比較して低減していること、である。これにより低消費電力化が可能となる。
【0125】
以上の説明のように、第４実施形態によれば、低画素モードにおいては、１ＬＳＢの値が大きくなり量子化誤差が大きくなるために、プリアンプ部１３に要求されるリニアリティやノイズ特性を緩和し、プリアンプ部１３を流れるプリアンプ電流を低減することで、プリアンプ部１３の消費電力を減少することが可能となり、ひいては、電子機器１００の消費電力を低減できる。
【0126】
（５）第５実施形態
次に第５実施形態について説明する。
図１２は、第５実施形態のＡ／Ｄ変換器の構成例を説明する図である。
図１２において、図２の第１実施形態と異なる点は、画素加算スイッチＳＷＰ１～ＳＷＰ４を備えた点である。すなわち、本第５実施形態は、第１実施形態と第３実施形態を組み合わせた実施形態となっている。
次に第５実施形態について説明する。
図１２は、第５実施形態のＡ／Ｄ変換器の構成例を説明する図である。
図１２において、図２の第１実施形態と異なる点は、画素加算スイッチＳＷＰ１～ＳＷＰ４を備えた点である。すなわち、本第５実施形態は、第１実施形態と第３実施形態を組み合わせた実施形態となっている。
【0127】
より詳細には、画素信号ＳＶ１、ＳＶ２のプリアンプスルー用にスイッチング素子ＳＷＴ１、ＳＷＳ１およびＳＷＴ２およびＳＷＳ２が設けられている。また画素信号ＳＶ１と画素信号ＳＶ２の画素加算用にスイッチング素子ＳＷＰ１が設けられている。
【0128】
同様に、画素信号ＳＶ３、ＳＶ４のプリアンプスルー用にスイッチング素子ＳＷＴ３、ＳＷＳ３およびＳＷＴ４およびＳＷＳ４が設けられている。また画素信号ＳＶ３と画素信号ＳＶ４の画素加算用にスイッチング素子ＳＷＰ２が設けられている。
【0129】
さらに、画素信号ＳＶ５、ＳＶ６のプリアンプスルー用にスイッチング素子ＳＷＴ５、ＳＷＳ５およびＳＷＴ６およびＳＷＳ６が設けられている。また画素信号ＳＶ５と画素信号ＳＶ６の画素加算用にスイッチング素子ＳＷＰ３が設けられている。
【0130】
さらにまた、画素信号ＳＶ７、ＳＶ８のプリアンプスルー用にスイッチング素子ＳＷＴ７、ＳＷＳ７およびＳＷＴ８およびＳＷＳ８が設けられている。また画素信号ＳＶ７と画素信号ＳＶ８の画素加算用にスイッチング素子ＳＷＰ４が設けられている。
【0131】
本第５実施形態によれば、画素信号ＳＶ１～ＳＶ８のプリアンプスルー時（バイパス時）には、プリアンプ部１３を動作停止状態とするパワーダウンモードに移行することで、撮像素子１ひいては、電子機器１００全体の消費電力の低減が図れる。また画素加算モードにおいては、対応する４個の加算電圧に相当する画素信号に対応する４つの画素データＤＶ１、ＤＶ３、ＤＶ５、ＤＶ７が出力され、処理時間を半分にすることで消費電力を通常モード半分程度とすることが可能となる。
【0132】
すなわち、本第５実施形態によれば、複数画素をグルーピングして、ｎ個の画素を一つの画素とみなして処理を行うことで、実効的に処理時間を１／ｎとし、消費電力もおよそ１／ｎとして固体撮像素子１のより一層の消費電力の低減化が図れる。
【0133】
（６）第６実施形態
次に第６実施形態について説明する。
図１３は、本技術を適用した間接光飛行時間型距離センサの一例のブロック図である。
間接光飛行時間（Indirect-Time of Flight）型距離センサ１００は、センサチップ１０１およびセンサチップ１０１に積層された回路チップ１０２を備えている。
次に第６実施形態について説明する。
図１３は、本技術を適用した間接光飛行時間型距離センサの一例のブロック図である。
間接光飛行時間（Indirect-Time of Flight）型距離センサ１００は、センサチップ１０１およびセンサチップ１０１に積層された回路チップ１０２を備えている。
【0134】
画素アレイ部１１２は、センサチップ１０１上に二次元のグリッドパターンでアレイ状に配置された複数の画素（ｐｉｘｅｌ）１１１を有している。ここで、画素アレイ部１１２は、行列上に配置されていても良く、また、複数の列信号線を含んでも良い。それぞれの列信号線はそれぞれの画素に接続されている。
回路チップ１０２には、垂直駆動回路１１３、カラム信号処理部１１４、タイミング調整回路１１５および出力回路１１６が配置されている。
回路チップ１０２には、垂直駆動回路１１３、カラム信号処理部１１４、タイミング調整回路１１５および出力回路１１６が配置されている。
【0135】
垂直駆動回路１１３は、画素を駆動し、カラム信号処理部１１４に画素信号を出力するように構成されている。
カラム信号処理部１１４は、入力された画素信号に対して、Ａ／Ｄ変換処理を実施し、Ａ／Ｄ変換処理した画素データを出力回路１１６に出力する。
出力回路１１６は、カラム信号処理部１１４からの画素データに対して、ＣＤＳ（Correlated Double Sampling）処理などを実行し、後段の信号処理回路に画素データを出力する。
カラム信号処理部１１４は、入力された画素信号に対して、Ａ／Ｄ変換処理を実施し、Ａ／Ｄ変換処理した画素データを出力回路１１６に出力する。
出力回路１１６は、カラム信号処理部１１４からの画素データに対して、ＣＤＳ（Correlated Double Sampling）処理などを実行し、後段の信号処理回路に画素データを出力する。
【0136】
タイミング制御回路１１５は、それぞれの垂直駆動回路１１３の駆動タイミングを制御するように構成されている。カラム信号処理部１１４、出力回路１１６は、タイミング制御回路１１５が出力した垂直同期信号と同期して動作している。
【0137】
ここで、画素アレイ部１１２を構成している画素１１１について詳細に説明する。
図１４は、本技術の形態における画素の一構成例を示す回路図である。
画素１１１は、フォトダイオード１２１、二つの転送トランジスタ１２２，１２３、二つのリセットトランジスタ１２４、１２５、２つのタップ（浮遊拡散層１２６、１２７）、二つの増幅トランジスタ１２８、１２９及び二つの選択トランジスタ１３０，１３１を備える。
図１４は、本技術の形態における画素の一構成例を示す回路図である。
画素１１１は、フォトダイオード１２１、二つの転送トランジスタ１２２，１２３、二つのリセットトランジスタ１２４、１２５、２つのタップ（浮遊拡散層１２６、１２７）、二つの増幅トランジスタ１２８、１２９及び二つの選択トランジスタ１３０，１３１を備える。
【0138】
フォトダイオード１２１は、受光した光を光電変換して電荷を生成するものである。このフォトダイオード１２１は、半導体基板において回路を配置する面を表面として、表面に対する裏面に配置される。このような固体撮像素子は、裏面照射型の固体撮像素子と呼ばれる。なお、裏面照射型の代わりに、表面にフォトダイオード１２１を配置する表面照射型の構成を用いることもできる。
【0139】
転送トランジスタ１２２及び転送トランジスタ１２３は、垂直駆動回路１１３からの転送信号ＴＲＧに従ってフォトダイオード１２１からＴＡＰＡ１２６、ＴＡＰＢ１２７にそれぞれシーケンシャルに電荷を転送するものである。ＴＡＰＡ１２６およびＴＡＰＢ１２７は、転送された電荷を蓄積して、蓄積した電荷の量に応じた電圧を生成するものである。
【0140】
オーバーフロートランジスタ１３２は、フォトダイオード１２１の電荷をシーケンシャルに高電位側電源VDDに排出するトランジスタで、フォトダイオード１２１をリセットする機能を持つ。
【0141】
リセットトランジスタ１２４、１２５は、垂直駆動回路１１３からのリセット信号ＲＳＴｐに従ってＴＡＰＡ１２６、ＴＡＰＢ１２７のそれぞれから電荷を引き抜いて、電荷量を初期化するものである。
増幅トランジスタ１２８、１２９は、ＴＡＰＡ１２６、ＴＡＰＢ１２７の電圧をそれぞれ増幅するものである。選択トランジスタ１３０、１３１は、垂直駆動回路１１３からの選択信号ＳＥＬｐに従って、増幅された電圧の信号を画素信号としてふたつの垂直信号線（例えば、ＶＳＬ１、ＶＳＬ２）を介してカラム信号処理部１１４へ出力するものである。垂直信号線および垂直信号線ＶＳＬ２は、カラム信号処理部１１４内の一つのＡ／Ｄ変換器１０の入力に接続されている。
増幅トランジスタ１２８、１２９は、ＴＡＰＡ１２６、ＴＡＰＢ１２７の電圧をそれぞれ増幅するものである。選択トランジスタ１３０、１３１は、垂直駆動回路１１３からの選択信号ＳＥＬｐに従って、増幅された電圧の信号を画素信号としてふたつの垂直信号線（例えば、ＶＳＬ１、ＶＳＬ２）を介してカラム信号処理部１１４へ出力するものである。垂直信号線および垂直信号線ＶＳＬ２は、カラム信号処理部１１４内の一つのＡ／Ｄ変換器１０の入力に接続されている。
【0142】
なお、画素１１１の回路構成は、光電変換により画素信号を生成することができるものであれば、図１５に例示した構成に限定されない。
【0143】
本第６実施形態によれば、各実施形態と同様に、間接光飛行時間型距離センサにおいても消費電力を低減することが可能となる。
【0144】
なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
【0145】
なお、本技術は以下のような構成も採ることができる。
（１）
光電変換を行い画素信号をそれぞれ出力する複数の画素がアレイ状に配置された画素アレイ部と、
入力端子に前記画素信号及び閾値信号がそれぞれ入力され、前記画素信号及び前記閾値信号を増幅して出力端子から第１信号及び第２信号として出力するとともに、入力された第１制御信号に基づいて動作停止状態とされるプリアンプ部と、
前記第１信号及び前記第２信号が第１入力端子及び第２入力端子から入力され、前記第１信号及び前記第２信号の比較を行い比較結果データを出力するコンパレータ部と、
前記プリアンプ部の入力端子を前記コンパレータ部の入力端子に接続する複数のスイッチング素子を有し、前記動作停止状態において入力される第２制御信号に基づいて前記スイッチング素子を接続状態とするプリアンプスルー回路と、
を備えた固体撮像素子。
（２）
前記プリアンプスルー回路は、前記プリアンプ部の入力端子を前記コンパレータ部の対応する入力端子に接続するための信号ライン上に一対のスイッチング素子が設けられ、
前記一対のスイッチング素子のうち、いずれか一方は、前記プリアンプ部の入力端子に近接して配置され、いずれか他方は、前記コンパレータ部の入力端子に近接して配置されている、
（１）記載の固体撮像素子。
（３）
前記プリアンプ部は、前記プリアンプスルー回路を介して前記画素信号及び前記閾値信号が前記コンパレータ部に出力される場合に、当該プリアンプ部を前記画素アレイ部及び前記コンパレータ部から電気的に切り離すことで、前記動作停止状態に移行させる複数の第２スイッチング素子を備えている、
（１）又は（２）記載の固体撮像素子。
（４）
前記第２スイッチング素子は、前記プリアンプ部をハイインピーダンス状態として電気的に切り離す、
（３）記載の固体撮像素子。
（５）
前記比較結果データに基づいて、前記画素信号のＡ／Ｄ変換結果である画素データを確定する逐次変換ブロック部を備えている、
（１）～（４）のいずれかに記載の固体撮像素子。
（６）
前記第１制御信号は、前記固体撮像素子を低画素モードで動作させる場合に入力される、
（１）～（５）のいずれかに記載の固体撮像素子。
（７）
前記複数の第１入力端子を、ｎ個毎に互いに接続し、互いに接続されたｎ個の前記第１入力端子の電位を加算電位とする複数の画素加算スイッチング素子を備えている、
（１）～（６）のいずれかに記載の固体撮像素子。
（８）
光電変換を行い画素信号をそれぞれ出力する複数の画素がアレイ状に配置された画素アレイ部と、
対応する複数の入力端子に前記画素信号がそれぞれ入力され、対応する入力端子に閾値信号が入力され、前記画素信号及び前記閾値信号を増幅して対応する出力端子から複数の第１信号及び第２信号として出力するプリアンプ部と、
前記第１信号が第１入力端子から入力され、前記第２信号が第２入力端子からそれぞれ入力され、前記第１信号及び前記第２信号の比較を行い比較結果データを出力するコンパレータ部と、
前記複数の第１入力端子を、ｎ個毎に互いに接続し、互いに接続されたｎ個の前記第１入力端子の電位を加算電位とする複数の画素加算スイッチング素子と、
を備えた固体撮像素子。
（９）
光電変換を行い画素信号をそれぞれ出力する複数の画素がアレイ状に配置された画素アレイ部と、
対応する複数の入力端子に前記画素信号がそれぞれ入力され、対応する入力端子に閾値信号が入力され、前記画素信号及び前記閾値信号を増幅して対応する出力端子から第１信号及び第２信号として出力するプリアンプ部と、
前記第１信号が第１入力端子から入力され、前記第２信号が第２入力端子から入力され、前記第１信号及び前記第２信号の比較を行い比較結果データを出力するコンパレータ部と、を備え、
入力された制御信号に基づいて、前記プリアンプ部のリニアリティやノイズ特性が緩和出来る使用条件の場合に、前記プリアンプ部を流れるプリアンプ電流を低減する、
固体撮像素子。
（１０）
光電変換を行い画素信号をそれぞれ出力する複数の画素がアレイ状に配置された画素アレイ部と、
対応する複数の入力端子に前記画素信号がそれぞれ入力され、対応する入力端子に閾値信号が入力され、前記画素信号及び前記閾値信号を増幅して対応する出力端子から第１信号及び第２信号として出力するプリアンプ部と、
前記第１信号が第１入力端子から入力され、前記第２信号が第２入力端子から入力され、前記第１信号及び前記第２信号の比較を行い比較結果データを出力するコンパレータ部と、
前記比較結果データに基づいて、前記画素信号のＡ／Ｄ変換結果である画素データを確定する逐次変換ブロック部と、を備え、
前記コンパレータ部は、入力された制御信号に基づいて前記比較を行うとともに、前記画素データの精度が要求されない場合には、前記制御信号に基づいて前記比較の回数が低減される、
固体撮像素子。
（１１）
複数の画素データを出力する固体撮像素子と、
前記複数の画素データに対応する画像データに対し、画像処理を施す画像処理部と、
前記固体撮像素子及び前記画像処理部を制御する制御部と、を備え、
前記固体撮像素子は、
光電変換を行い画素信号をそれぞれ出力する複数の画素がアレイ状に配置された画素アレイ部と、
入力端子に前記画素信号及び閾値信号がそれぞれ入力され、前記画素信号及び前記閾値信号を増幅して出力端子から第１信号及び第２信号として出力するとともに、入力された第１制御信号に基づいて動作停止状態とされるプリアンプ部と、
前記第１信号が第１入力端子から入力され、前記第２信号が第２入力端子からそれぞれ入力され、前記第１信号及び前記第２信号の比較を行い比較結果データを出力するコンパレータ部と、
前記プリアンプ部の入力端子を前記コンパレータ部の入力端子に接続する複数のスイッチング素子を有し、前記動作停止状態において入力される第２制御信号に基づいて前記スイッチング素子を接続状態とするプリアンプスルー回路と、
を備えた、電子機器。
（１２）
複数の画素データを出力する固体撮像素子と、
前記複数の画素データに対応する画像データに対し、画像処理を施す画像処理部と、
前記固体撮像素子及び前記画像処理部を制御する制御部と、を備え、
前記固体撮像素子は、
光電変換を行い画素信号をそれぞれ出力する複数の画素がアレイ状に配置された画素アレイ部と、
複数の入力端子に前記画素信号がそれぞれ入力され、入力端子に閾値信号が入力され、前記画素信号及び前記閾値信号を増幅して対応する出力端子から第１信号及び第２信号として出力するプリアンプ部と、
前記第１信号が第１入力端子から入力され、前記第２信号が第２入力端子からそれぞれ入力され、前記第１信号及び前記第２信号の比較を行い比較結果データを出力するコンパレータ部と、
前記複数の第１入力端子を、ｎ個毎に互いに接続し、互いに接続されたｎ個の前記第１入力端子の電位を加算電位とする複数の画素加算スイッチング素子と、
を備えた、電子機器。
（１３）
複数の画素データを出力する固体撮像素子と、
前記複数の画素データに対応する画像データに対し、画像処理を施す画像処理部と、
前記固体撮像素子及び前記画像処理部を制御する制御部と、を備え、
前記固体撮像素子は、
光電変換を行い画素信号をそれぞれ出力する複数の画素がアレイ状に配置された画素アレイ部と、
複数の入力端子に前記画素信号がそれぞれ入力され、入力端子に閾値信号が入力され、前記画素信号及び前記閾値信号を増幅して対応する出力端子から第１信号及び第２信号として出力するプリアンプ部と、
前記第１信号が第１入力端子から入力され、前記第２信号が第２入力端子からそれぞれ入力され、前記第１信号及び前記第２信号の比較を行い比較結果データを出力するコンパレータ部と、を備え、
入力された制御信号に基づいて、前記プリアンプ部のリニアリティやノイズ特性が緩和出来る使用条件の場合に、前記プリアンプ部を流れるプリアンプ電流を低減する、
電子機器。
（１４）
前記固体撮像素子は、入力された制御信号に基づいて、前記プリアンプ部の入力端子を前記コンパレータ部の対応する入力端子に接続する複数のスイッチング素子を有するプリアンプスルー回路を備えた、
（１３）記載の電子機器。
（１５）
複数の画素データを出力する固体撮像素子と、
前記複数の画素データに対応する画像データに対し、画像処理を施す画像処理部と、
前記固体撮像素子及び前記画像処理部を制御する制御部と、を備え、
前記固体撮像素子は、
光電変換を行い画素信号をそれぞれ出力する複数の画素がアレイ状に配置された画素アレイ部と、
対応する複数の入力端子に前記画素信号がそれぞれ入力され、対応する入力端子に閾値信号が入力され、前記画素信号及び前記閾値信号を増幅して対応する出力端子から第１信号及び第２信号として出力するプリアンプ部と、
前記第１信号が第１入力端子から入力され、前記第２信号が第２入力端子からそれぞれ入力され、前記第１信号及び前記第２信号の比較を行い比較結果データを出力するコンパレータ部と、を備え、
入力された制御信号に基づいて、前記プリアンプ部のリニアリティやノイズ特性が緩和出来る使用条件の場合に、前記プリアンプ部を流れるプリアンプ電流を低減する、
電子機器。
（１６）
入力端子に前記画素信号及び閾値信号がそれぞれ入力され、前記画素信号及び前記閾値信号を増幅して出力端子から第１信号及び第２信号としてそれぞれ出力するとともに、入力された第１制御信号に基づいて動作停止状態とされるプリアンプ部と、
前記第１信号が第１入力端子から入力され、前記第２信号が第２入力端子からそれぞれ入力され、前記第１信号及び前記第２信号の比較を行い比較結果データを出力するコンパレータ部と、
前記プリアンプ部の入力端子を前記コンパレータ部の入力端子に接続する複数のスイッチング素子を有し、前記動作停止状態において入力される第２制御信号に基づいて前記スイッチング素子を接続状態とするプリアンプスルー回路と、
前記比較結果データに基づいて、前記第１入力信号のＡ／Ｄ変換結果データを確定する逐次変換ブロック部と、
を備えたＡ／Ｄ変換器。
（１７）
前記プリアンプスルー回路は、前記プリアンプ部の入力端子を前記コンパレータ部の対応する入力端子に接続するための信号ライン上に一対のスイッチング素子が設けられ、
前記一対のスイッチング素子のうち、いずれか一方は、前記プリアンプ部の入力端子に近接して配置され、いずれか他方は、前記コンパレータ部の対応する前記入力端子に近接して配置されている、
（１６）記載のＡ／Ｄ変換器。
（１８）
前記プリアンプ部は、前記プリアンプスルー回路を介して前記画素信号及び前記閾値信号が前記コンパレータ部に出力される場合に、当該プリアンプ部を前記画素アレイ部及び前記コンパレータ部から電気的に切り離すことで、前記動作停止状態に移行させる複数の第２スイッチング素子を備えている、
（１６）又は（１７）記載のＡ／Ｄ変換器。
（１９）
前記第２スイッチング素子は、前記プリアンプ部をハイインピーダンス状態として電気的に切り離す、
（１６）～（１８）のいずれかに記載のＡ／Ｄ変換器。
（１）
光電変換を行い画素信号をそれぞれ出力する複数の画素がアレイ状に配置された画素アレイ部と、
入力端子に前記画素信号及び閾値信号がそれぞれ入力され、前記画素信号及び前記閾値信号を増幅して出力端子から第１信号及び第２信号として出力するとともに、入力された第１制御信号に基づいて動作停止状態とされるプリアンプ部と、
前記第１信号及び前記第２信号が第１入力端子及び第２入力端子から入力され、前記第１信号及び前記第２信号の比較を行い比較結果データを出力するコンパレータ部と、
前記プリアンプ部の入力端子を前記コンパレータ部の入力端子に接続する複数のスイッチング素子を有し、前記動作停止状態において入力される第２制御信号に基づいて前記スイッチング素子を接続状態とするプリアンプスルー回路と、
を備えた固体撮像素子。
（２）
前記プリアンプスルー回路は、前記プリアンプ部の入力端子を前記コンパレータ部の対応する入力端子に接続するための信号ライン上に一対のスイッチング素子が設けられ、
前記一対のスイッチング素子のうち、いずれか一方は、前記プリアンプ部の入力端子に近接して配置され、いずれか他方は、前記コンパレータ部の入力端子に近接して配置されている、
（１）記載の固体撮像素子。
（３）
前記プリアンプ部は、前記プリアンプスルー回路を介して前記画素信号及び前記閾値信号が前記コンパレータ部に出力される場合に、当該プリアンプ部を前記画素アレイ部及び前記コンパレータ部から電気的に切り離すことで、前記動作停止状態に移行させる複数の第２スイッチング素子を備えている、
（１）又は（２）記載の固体撮像素子。
（４）
前記第２スイッチング素子は、前記プリアンプ部をハイインピーダンス状態として電気的に切り離す、
（３）記載の固体撮像素子。
（５）
前記比較結果データに基づいて、前記画素信号のＡ／Ｄ変換結果である画素データを確定する逐次変換ブロック部を備えている、
（１）～（４）のいずれかに記載の固体撮像素子。
（６）
前記第１制御信号は、前記固体撮像素子を低画素モードで動作させる場合に入力される、
（１）～（５）のいずれかに記載の固体撮像素子。
（７）
前記複数の第１入力端子を、ｎ個毎に互いに接続し、互いに接続されたｎ個の前記第１入力端子の電位を加算電位とする複数の画素加算スイッチング素子を備えている、
（１）～（６）のいずれかに記載の固体撮像素子。
（８）
光電変換を行い画素信号をそれぞれ出力する複数の画素がアレイ状に配置された画素アレイ部と、
対応する複数の入力端子に前記画素信号がそれぞれ入力され、対応する入力端子に閾値信号が入力され、前記画素信号及び前記閾値信号を増幅して対応する出力端子から複数の第１信号及び第２信号として出力するプリアンプ部と、
前記第１信号が第１入力端子から入力され、前記第２信号が第２入力端子からそれぞれ入力され、前記第１信号及び前記第２信号の比較を行い比較結果データを出力するコンパレータ部と、
前記複数の第１入力端子を、ｎ個毎に互いに接続し、互いに接続されたｎ個の前記第１入力端子の電位を加算電位とする複数の画素加算スイッチング素子と、
を備えた固体撮像素子。
（９）
光電変換を行い画素信号をそれぞれ出力する複数の画素がアレイ状に配置された画素アレイ部と、
対応する複数の入力端子に前記画素信号がそれぞれ入力され、対応する入力端子に閾値信号が入力され、前記画素信号及び前記閾値信号を増幅して対応する出力端子から第１信号及び第２信号として出力するプリアンプ部と、
前記第１信号が第１入力端子から入力され、前記第２信号が第２入力端子から入力され、前記第１信号及び前記第２信号の比較を行い比較結果データを出力するコンパレータ部と、を備え、
入力された制御信号に基づいて、前記プリアンプ部のリニアリティやノイズ特性が緩和出来る使用条件の場合に、前記プリアンプ部を流れるプリアンプ電流を低減する、
固体撮像素子。
（１０）
光電変換を行い画素信号をそれぞれ出力する複数の画素がアレイ状に配置された画素アレイ部と、
対応する複数の入力端子に前記画素信号がそれぞれ入力され、対応する入力端子に閾値信号が入力され、前記画素信号及び前記閾値信号を増幅して対応する出力端子から第１信号及び第２信号として出力するプリアンプ部と、
前記第１信号が第１入力端子から入力され、前記第２信号が第２入力端子から入力され、前記第１信号及び前記第２信号の比較を行い比較結果データを出力するコンパレータ部と、
前記比較結果データに基づいて、前記画素信号のＡ／Ｄ変換結果である画素データを確定する逐次変換ブロック部と、を備え、
前記コンパレータ部は、入力された制御信号に基づいて前記比較を行うとともに、前記画素データの精度が要求されない場合には、前記制御信号に基づいて前記比較の回数が低減される、
固体撮像素子。
（１１）
複数の画素データを出力する固体撮像素子と、
前記複数の画素データに対応する画像データに対し、画像処理を施す画像処理部と、
前記固体撮像素子及び前記画像処理部を制御する制御部と、を備え、
前記固体撮像素子は、
光電変換を行い画素信号をそれぞれ出力する複数の画素がアレイ状に配置された画素アレイ部と、
入力端子に前記画素信号及び閾値信号がそれぞれ入力され、前記画素信号及び前記閾値信号を増幅して出力端子から第１信号及び第２信号として出力するとともに、入力された第１制御信号に基づいて動作停止状態とされるプリアンプ部と、
前記第１信号が第１入力端子から入力され、前記第２信号が第２入力端子からそれぞれ入力され、前記第１信号及び前記第２信号の比較を行い比較結果データを出力するコンパレータ部と、
前記プリアンプ部の入力端子を前記コンパレータ部の入力端子に接続する複数のスイッチング素子を有し、前記動作停止状態において入力される第２制御信号に基づいて前記スイッチング素子を接続状態とするプリアンプスルー回路と、
を備えた、電子機器。
（１２）
複数の画素データを出力する固体撮像素子と、
前記複数の画素データに対応する画像データに対し、画像処理を施す画像処理部と、
前記固体撮像素子及び前記画像処理部を制御する制御部と、を備え、
前記固体撮像素子は、
光電変換を行い画素信号をそれぞれ出力する複数の画素がアレイ状に配置された画素アレイ部と、
複数の入力端子に前記画素信号がそれぞれ入力され、入力端子に閾値信号が入力され、前記画素信号及び前記閾値信号を増幅して対応する出力端子から第１信号及び第２信号として出力するプリアンプ部と、
前記第１信号が第１入力端子から入力され、前記第２信号が第２入力端子からそれぞれ入力され、前記第１信号及び前記第２信号の比較を行い比較結果データを出力するコンパレータ部と、
前記複数の第１入力端子を、ｎ個毎に互いに接続し、互いに接続されたｎ個の前記第１入力端子の電位を加算電位とする複数の画素加算スイッチング素子と、
を備えた、電子機器。
（１３）
複数の画素データを出力する固体撮像素子と、
前記複数の画素データに対応する画像データに対し、画像処理を施す画像処理部と、
前記固体撮像素子及び前記画像処理部を制御する制御部と、を備え、
前記固体撮像素子は、
光電変換を行い画素信号をそれぞれ出力する複数の画素がアレイ状に配置された画素アレイ部と、
複数の入力端子に前記画素信号がそれぞれ入力され、入力端子に閾値信号が入力され、前記画素信号及び前記閾値信号を増幅して対応する出力端子から第１信号及び第２信号として出力するプリアンプ部と、
前記第１信号が第１入力端子から入力され、前記第２信号が第２入力端子からそれぞれ入力され、前記第１信号及び前記第２信号の比較を行い比較結果データを出力するコンパレータ部と、を備え、
入力された制御信号に基づいて、前記プリアンプ部のリニアリティやノイズ特性が緩和出来る使用条件の場合に、前記プリアンプ部を流れるプリアンプ電流を低減する、
電子機器。
（１４）
前記固体撮像素子は、入力された制御信号に基づいて、前記プリアンプ部の入力端子を前記コンパレータ部の対応する入力端子に接続する複数のスイッチング素子を有するプリアンプスルー回路を備えた、
（１３）記載の電子機器。
（１５）
複数の画素データを出力する固体撮像素子と、
前記複数の画素データに対応する画像データに対し、画像処理を施す画像処理部と、
前記固体撮像素子及び前記画像処理部を制御する制御部と、を備え、
前記固体撮像素子は、
光電変換を行い画素信号をそれぞれ出力する複数の画素がアレイ状に配置された画素アレイ部と、
対応する複数の入力端子に前記画素信号がそれぞれ入力され、対応する入力端子に閾値信号が入力され、前記画素信号及び前記閾値信号を増幅して対応する出力端子から第１信号及び第２信号として出力するプリアンプ部と、
前記第１信号が第１入力端子から入力され、前記第２信号が第２入力端子からそれぞれ入力され、前記第１信号及び前記第２信号の比較を行い比較結果データを出力するコンパレータ部と、を備え、
入力された制御信号に基づいて、前記プリアンプ部のリニアリティやノイズ特性が緩和出来る使用条件の場合に、前記プリアンプ部を流れるプリアンプ電流を低減する、
電子機器。
（１６）
入力端子に前記画素信号及び閾値信号がそれぞれ入力され、前記画素信号及び前記閾値信号を増幅して出力端子から第１信号及び第２信号としてそれぞれ出力するとともに、入力された第１制御信号に基づいて動作停止状態とされるプリアンプ部と、
前記第１信号が第１入力端子から入力され、前記第２信号が第２入力端子からそれぞれ入力され、前記第１信号及び前記第２信号の比較を行い比較結果データを出力するコンパレータ部と、
前記プリアンプ部の入力端子を前記コンパレータ部の入力端子に接続する複数のスイッチング素子を有し、前記動作停止状態において入力される第２制御信号に基づいて前記スイッチング素子を接続状態とするプリアンプスルー回路と、
前記比較結果データに基づいて、前記第１入力信号のＡ／Ｄ変換結果データを確定する逐次変換ブロック部と、
を備えたＡ／Ｄ変換器。
（１７）
前記プリアンプスルー回路は、前記プリアンプ部の入力端子を前記コンパレータ部の対応する入力端子に接続するための信号ライン上に一対のスイッチング素子が設けられ、
前記一対のスイッチング素子のうち、いずれか一方は、前記プリアンプ部の入力端子に近接して配置され、いずれか他方は、前記コンパレータ部の対応する前記入力端子に近接して配置されている、
（１６）記載のＡ／Ｄ変換器。
（１８）
前記プリアンプ部は、前記プリアンプスルー回路を介して前記画素信号及び前記閾値信号が前記コンパレータ部に出力される場合に、当該プリアンプ部を前記画素アレイ部及び前記コンパレータ部から電気的に切り離すことで、前記動作停止状態に移行させる複数の第２スイッチング素子を備えている、
（１６）又は（１７）記載のＡ／Ｄ変換器。
（１９）
前記第２スイッチング素子は、前記プリアンプ部をハイインピーダンス状態として電気的に切り離す、
（１６）～（１８）のいずれかに記載のＡ／Ｄ変換器。
【符号の説明】
【0146】
２ 画素アレイ部
４ Ａ／Ｄ変換部
８ 画像処理部
９ 制御部
１０ Ａ／Ｄ変換器
１１ ローカル参照電圧生成部
１２ ＤＡ変換部
１３、１３Ａ プリアンプ部
１４ コンパレータ部
１５ 逐次変換ロジック部
ＤＡ 差動アンプ
ＳＶ１～ＳＶ８ 画素信号
ＳＥＶ 判別結果信号
ＳＥＬ１～ＳＥＬ８ 画素選択信号（第２制御信号）
ＳＥＮ イネーブル信号（第１制御信号）
ＳＴＭ スルーモード制御信号（第２制御信号）
ＳＷ１～ＳＷ１０ スイッチング素子（第２スイッチング素子）
ＳＷＴ１～ＳＷＴ８ スイッチング素子
４ Ａ／Ｄ変換部
８ 画像処理部
９ 制御部
１０ Ａ／Ｄ変換器
１１ ローカル参照電圧生成部
１２ ＤＡ変換部
１３、１３Ａ プリアンプ部
１４ コンパレータ部
１５ 逐次変換ロジック部
ＤＡ 差動アンプ
ＳＶ１～ＳＶ８ 画素信号
ＳＥＶ 判別結果信号
ＳＥＬ１～ＳＥＬ８ 画素選択信号（第２制御信号）
ＳＥＮ イネーブル信号（第１制御信号）
ＳＴＭ スルーモード制御信号（第２制御信号）
ＳＷ１～ＳＷ１０ スイッチング素子（第２スイッチング素子）
ＳＷＴ１～ＳＷＴ８ スイッチング素子
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】