特許 7399827 電子回路及び電力変換器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-12-08

(45)【発行日】2023-12-18

(54)【発明の名称】電子回路及び電力変換器

(51)【国際特許分類】

   H02M 1/00 20070101AFI20231211BHJP

   H02M 7/48 20070101ALI20231211BHJP

   H03K 17/16 20060101ALI20231211BHJP

   H03K 17/687 20060101ALI20231211BHJP

【ＦＩ】

H02M1/00 F

H02M7/48 M

H03K17/16 M

H03K17/687 A

【請求項の数】 19

(21)【出願番号】P 2020149280

(22)【出願日】2020-09-04

(65)【公開番号】P2022043811

(43)【公開日】2022-03-16

【審査請求日】2022-09-09

(73)【特許権者】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(74)【代理人】

【識別番号】100091487

【弁理士】

【氏名又は名称】中村 行孝

(74)【代理人】

【識別番号】100105153

【弁理士】

【氏名又は名称】朝倉 悟

(74)【代理人】

【識別番号】100107582

【弁理士】

【氏名又は名称】関根 毅

(74)【代理人】

【識別番号】100118876

【弁理士】

【氏名又は名称】鈴木 順生

(72)【発明者】

【氏名】池田 健太郎

【審査官】佐藤 匡

(56)【参考文献】

【文献】特開２００９－２９０７４９（ＪＰ，Ａ）

【文献】特開２００８－０６７１４０（ＪＰ，Ａ）

【文献】特開２０１９－０９７０００（ＪＰ，Ａ）

【文献】特開平０１－１６０３７５（ＪＰ，Ａ）

【文献】特開昭６２－２９２０８１（ＪＰ，Ａ）

【文献】特開２００８－１９９８２１（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０２Ｍ １／００

Ｈ０２Ｍ ７／４８

Ｈ０３Ｋ １７／１６

Ｈ０３Ｋ １７／６８７

(57)【特許請求の範囲】

【請求項1】

スイッチング素子のスイッチングにより発生するサージ電圧を検知し、第１電流を示す第１信号を生成する第１サージ電圧検知回路と、
前記第１信号の入力に応じて、電流を増幅することにより、前記第１電流より大きい第２電流を生成し、前記第２電流を前記スイッチング素子の制御端子に出力する電流生成回路と、
前記電流生成回路による前記第１電流の増幅利得を決定する電流増幅制御回路と
を備えた電子回路。

【請求項2】

前記第１サージ電圧検知回路は、前記サージ電圧又は前記サージ電圧の発生に応じた電流に基づいて、前記第１信号を生成する、
請求項１に記載の電子回路。

【請求項3】

前記電流生成回路は、前記第１電流を増幅することにより前記第２電流を生成する
請求項１又は２に記載の電子回路。

【請求項4】

前記スイッチング素子を流れる第３電流を検知する電流検知回路を備え、
前記電流増幅制御回路は、前記第３電流に基づいて、前記第１電流の増幅利得を決定する
請求項１～３のいずれか一項に記載の電子回路。

【請求項5】

前記電流増幅制御回路は、前記第３電流の値と前記増幅利得とを対応づけた情報に基づき、前記第１電流の増幅利得を決定する
請求項４に記載の電子回路。

【請求項6】

前記電流増幅制御回路は、前記スイッチング素子に接続される負荷の負荷電流の値に基づいて、前記第１電流の増幅利得を決定する
請求項１～５のいずれか一項に記載の電子回路。

【請求項7】

前記サージ電圧を検知する第２サージ電圧検知回路を備え、
前記電流増幅制御回路は、検知された前記サージ電圧に基づいて、前記第１電流の増幅利得を決定する
請求項１～５のいずれか一項に記載の電子回路。

【請求項8】

前記電流増幅制御回路は、前記サージ電圧を閾値以上か否かに基づき、前記第１電流の増幅利得を決定する
請求項７に記載の電子回路。

【請求項9】

前記電流増幅制御回路は、前記サージ電圧の値と前記増幅利得とを対応づけた情報に基づき、前記第１電流の増幅利得を決定する
請求項７に記載の電子回路。

【請求項10】

前記第１サージ電圧検知回路は、
前記第１サージ電圧検知回路に入力される電流を流す第１ダイオードと、
前記第１ダイオードと前記電流生成回路との間に結合されたコンデンサと
前記第１ダイオードのカソードにバイアス電圧を供給するバイアス回路
を備えた請求項３～９のいずれか一項に記載の電子回路。

【請求項11】

前記電流生成回路はカレントミラー回路であり、
前記カレントミラー回路は、
前記コンデンサに接続された第１トランジスタと、
前記第１トランジスタの制御端子に各々の制御端子が接続された複数の第２トランジスタを含む、
請求項１０に記載の電子回路。

【請求項12】

前記複数の第２トランジスタに直列に接続された複数のスイッチ
を備えた請求項１１に記載の電子回路。

【請求項13】

前記電流増幅制御回路は、前記複数のスイッチのオン又はオフを切り替えることにより前記第１電流の増幅利得を決定する
請求項１２に記載の電子回路。

【請求項14】

前記コンデンサと前記第１トランジスタの制御端子とに接続された一端と、前記スイッチング素子の制御端子に接続された他端とを有する抵抗素子
を備えた請求項１１～１３のいずれか一項に記載の電子回路。

【請求項15】

前記第１トランジスタと並列に接続された第２ダイオードを備え、前記第２ダイオードのカソードは、前記コンデンサに接続された
請求項１１～１４のいずれか一項に記載の電子回路。

【請求項16】

前記第１トランジスタの制御端子及び前記複数の第２トランジスタの制御端子にバイアス電流を供給する電流バイアス回路
を備えた請求項１１～１５のいずれか一項に記載の電子回路。

【請求項17】

第１スイッチング素子と、
前記第１スイッチング素子のスイッチングにより発生するサージ電圧を検知し、第１電流を示す第１信号を生成する第１サージ電圧検知回路と、
前記第１信号の入力に応じて、電流を増幅することにより、前記第１電流より大きい第２電流を生成し、前記第２電流を前記第１スイッチング素子の制御端子に出力する第１電流生成回路と、
前記第１電流生成回路による前記第１電流の増幅利得を決定する電流増幅制御回路と、
前記第１スイッチング素子に直列に接続され、前記第１スイッチング素子とタイミングをずらしてオンまたはオフされる第２スイッチング素子と、
前記第２スイッチング素子のスイッチングにより発生するサージ電圧を検知し、第３電流を示す第２信号を生成する第２サージ電圧検知回路と、
前記第２信号の入力に応じて、前記第３電流より大きい第４電流を生成し、前記第４電流を前記第２スイッチング素子の制御端子に出力する第２電流生成回路と、
を備えた電力変換器。

【請求項18】

前記第１サージ電圧検知回路に入力される電流を流す第１ダイオードと、
前記第１ダイオードと前記第１電流生成回路との間に結合された第１コンデンサと、
前記第１ダイオードのカソードに第１バイアス電圧を供給する第１バイアス回路と、
前記第２サージ電圧検知回路に入力される電流を流す第２ダイオードと、
前記第２ダイオードと前記第２サージ電圧検知回路との間に結合された第２コンデンサと、
前記第２ダイオードのカソードに第２バイアス電圧を供給する第２バイアス回路と、を備え、
前記第１バイアス回路は、前記第１スイッチング素子の第１端子に接続された電源の電圧に基づき、前記第１バイアス電圧を供給し、
前記第２バイアス回路は、前記電源の電圧に基づき、前記第２バイアス電圧を供給する
請求項１７に記載の電力変換器。

【請求項19】

複数対のスイッチング素子と、
前記複数対のスイッチング素子に対応するサージ電圧制御回路と、を備え、
前記サージ電圧制御回路は、
前記サージ電圧制御回路に対応する前記スイッチング素子のスイッチングにより発生するサージ電圧を検知し、第１電流を示す第１信号を生成するサージ電圧検知回路と、
前記第１信号の入力に応じて、電流を増幅することにより、前記第１電流より大きい第２電流を生成し、前記第２電流を前記スイッチング素子の制御端子に出力する電流生成回路と、
前記電流生成回路による前記第１電流の増幅利得を決定する電流増幅制御回路と、
を含み、
少なくとも一部の期間同時にオンする前記スイッチング素子の対を順次切り替えることにより直流電圧から交流電流を生成する、電力変換器。

【発明の詳細な説明】

【技術分野】

【0001】

本実施形態は、電子回路及び電力変換器に関する。

【背景技術】

【0002】

トランジスタのスイッチングに伴って発生するサージ電圧を抑制するサージ電圧制御回路が知られている。一例として、サージ電圧の発生箇所に電気的に結合するコンデンサを配置し、コンデンサの変位電流をトランジスタの制御端子に入力することで、サージ電圧を抑制する構成が知られている。

【0003】

しかしながら、コンデンサの変位電流の一部が、ゲートドライバーに吸収され、この結果、制御端子に入力される電流が減少することで、サージ電圧抑制の効果が減じられる問題があった。

【0004】

この問題に対して、コンデンサの容量を大きくする方法があるが、高耐圧なコンデンサはコストが高い。また、コンデンサの容量を大きくすることによりトランジスタに供給する変位電流を増やすと、変位電流の経路上の寄生インダクタンスの影響により、トランジスタに発振が生じる可能性がある。このことは、トランジスタの故障の原因となる。

【先行技術文献】

【特許文献】

【0005】

【文献】特開2008-067140号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

本実施形態は、サージ電圧を効果的に抑制する電子回路及び電力変換器を提供する。

【課題を解決するための手段】

【0007】

本実施形態に係る電子回路は、スイッチング素子のスイッチングにより発生するサージ電圧を検知し、第１電流を示す第１信号を生成するサージ電圧検知回路と、前記第１信号の入力に応じて、電流を増幅することにより、前記第１電流より大きい第２電流を生成し、前記第２電流を前記スイッチング素子の制御端子に出力する電流生成回路と、を備える。

【図面の簡単な説明】

【0008】

【図1】第１の実施形態に係る電子回路であるサージ電圧制御回路の回路図。

【図2】サージ電圧を説明する図。

【図3】サージ発生時にサージ電圧検知回路に入力される電流を示す図。

【図4】サージ電圧検知回路の構成例を示す図。

【図5】サージ発生時にサージ電圧検知回路が検知するサージ電圧を示す図。

【図6】電流生成回路の一例を示す図。

【図7】電流生成回路の他の例を示す図。

【図8】本実施形態の電子回路の効果をシミュレーションで確認した結果を示す図。

【図9】図７に示したサージ電圧制御回路の変形例１を示す。

【図10】図７に示したサージ電圧制御回路の変形例２を示す。

【図11】図７に示したサージ電圧制御回路の変形例３を示す。

【図12】第２の実施形態に係る電子回路であるサージ電圧制御回路の回路図。

【図13】電流増幅制御回路の具体例を示す図。

【図14】図１２のサージ電圧制御回路に第２サージ電圧検知回路とサージ電圧判定回路を追加した構成例を示す。

【図15】ルックアップテーブルを備えたサージ電圧制御回路の構成例を示す図。

【図16】ルックアップテーブルを備えたサージ電圧制御回路の他の構成例を示す図。

【図17】トランジスタＱ１のエミッタ側に電流検知回路を設けた例を示す図。

【図18】負荷と電流検知回路を追加したサージ電圧制御回路の例を示す図。

【図19】第３の実施形態に係る電力変換器のブロック図。

【図20】バイアス回路の構成例を示す図。

【図21】第３の実施形態に係る電力変換器のブロック図。

【発明を実施するための形態】

【0009】

以下、図面を参照して、本発明の実施形態について説明する。以下では、電子回路及び電力変換器の主要な構成部分を中心に説明するが、電子回路及び電力変換器には、図示又は説明されていない構成部分や機能が存在しうる。以下の説明は、図示又は説明されていない構成部分や機能を除外するものではない。

【0010】

（第１の実施形態）
図１は、第１の実施形態に係る電子回路であるサージ電圧制御回路１の回路図である。図１のサージ電圧制御回路１は、スイッチング素子であるトランジスタＱ１のスイッチングにより生じるサージ電圧を抑制する。トランジスタＱ１は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、ＭＯＳ（Metal-Oxide-Semiconductor）トランジスタなどのスイッチング素子であり、スイッチング素子の具体的な種類は問わない。トランジスタＱ１は、制御端子（あるいは制御電極）に印加される電圧に応じて、第１端子（あるいは第１電極）と第２端子（あるいは第２電極）との間に流れる電流を制御する。

【0011】

トランジスタＱ１がＩＧＢＴの場合、制御端子はゲート、第１端子はコレクタ、第２端子はエミッタである。トランジスタＱ１がＮ型ＭＯＳＦＥＴの場合、制御端子はゲート、第１端子はドレイン、第２端子はソースである。図１では、トランジスタＱ１がＩＧＢＴである例が示される。

【0012】

図１のサージ電圧制御回路１は、サージ電圧検知回路２と、電流生成回路３とを備えている。トランジスタＱ１のコレクタに、寄生インダクタンスＬ１、負荷（抵抗性、誘導性、容量性など）Ｒ１及び直流電源５が直列に接続されている。トランジスタＱ１のゲートに、制御信号生成器４が接続されている。制御信号生成器４は、トランジスタＱ１をスイッチングするタイミングに合わせて、制御信号を生成し、生成した制御信号をトランジスタＱ１のゲートに供給する。例えば、制御信号がハイレベルになると、トランジスタＱ１がオンし、制御信号がローレベルになると、トランジスタＱ１がオフする。制御信号の論理と、トランジスタＱ１のオン／オフの関係は任意でよい。

【0013】

サージ電圧検知回路２は、トランジスタＱ１のスイッチングにより生じるサージ電圧を検知する。具体的には、サージ電圧検知回路２は、サージ発生時のトランジスタＱ１の第１端子（コレクタ）の電圧を検知する。

【0014】

図２は、サージ電圧を説明する図である。トランジスタＱ１のコレクタ電圧が直流電源５の電圧ＶＤＤ１を超えた場合にサージが発生する。電圧ＶＤＤ１を超えたときの電圧がサージ電圧Ｖｓに相当する。サージ電圧Ｖｓと電圧ＶＤＤ１の差分はオーバーシュート電圧ΔＶに相当する。

【0015】

サージ電圧検知回路２は、サージ電圧の検知に応じて、第１電流である電流Ｉ１を示す第１信号を生成する。サージ電圧検知回路２は、電流Ｉ１を示す第１信号を電流生成回路３に提供する。

【0016】

一例として、サージ電圧検知回路２は、サージ電圧の検知に応じて（サージ発生時に）、サージ電圧検知回路２に入力される電流に基づき、電流Ｉ１を示す第１信号を生成する。

【0017】

図３は、サージ発生時にサージ電圧検知回路２に入力される電流Ｉ０を示す。電流Ｉ０は、サージの要因となる電流のうちの少なくとも一部が、サージ電圧検知回路２に入力されたものである。この場合、電流Ｉ１は、一例として、サージ電圧検知回路２に入力される電流Ｉ０と同じである。但し、電流Ｉ１は、電流Ｉ０に応じた電流であれば、その他の電流でもよい。

【0018】

サージ電圧検知回路２は、入力される電流Ｉ０に基づき、第１信号を生成する。第１信号は、電流Ｉ０の波形でもよいし、電流Ｉ０の値をデジタルに変換したデジタル信号でもよい。後者の場合、サージ電圧検知回路２はＡＤ変換回路を備えてもよい。

【0019】

図４は、サージ電圧検知回路２の構成例を示す。サージ電圧検知回路２は、ダイオードＤ１と、コンデンサＣ１と、バイアス回路７とを備えている。

【0020】

ダイオードＤ１は、トランジスタＱ１のスイッチングにより生じるサージの要因となる電流の少なくとも一部を流す。コンデンサＣ１は、ダイオードＤ１のカソードとトランジスタＱ１のゲートとの間に接続されている。より具体的には、ダイオードＤ１のアノードはトランジスタＱ１のコレクタに接続され、カソードはコンデンサＣ１の一端に接続されている。コンデンサＣ１の他端は、電流生成回路３の入力端子に接続されている。バイアス回路７は、ダイオードＤ１のカソードとコンデンサＣ１との間のノードに接続され、ダイオードＤ１のカソードにバイアス電圧を提供する。バイアス回路７は、一例として、当該ノードと基準電圧との間に直列接続される直流電圧源及び抵抗素子を有する。バイアス回路７の具体的な回路構成はインダクタを含む構成など任意でよい。サージ電圧がバイアス電圧より大きくなるとダイオードＤ１に電流Ｉ０が流れ、電流Ｉ０がコンデンサＣ１を介して電流Ｉ１として電流生成回路３に提供される。より詳細にはコンデンサＣ１の変位電流が電流Ｉ１として電流生成回路３に提供される。この場合、電流Ｉ１が、第１電流を示す第１信号に対応する。コンデンサＣ１の後段にＡＤ変換器を設け、電流Ｉ１のアナログ信号を変換したデジタル信号を電流生成回路３に提供してもよい。

【0021】

サージ電圧検知回路２は、サージ電圧検知回路２に入力される電流に基づき第１信号を生成する構成以外に、検知したサージ電圧の大きさに応じて、第１電流を示す第１信号を生成してもよい。

【0022】

図５は、サージ発生時にサージ電圧検知回路２が検知するサージ電圧Ｖｓを示す。サージ電圧検知回路２は、サージ電圧Ｖｓの値に応じた電流Ｉ１を生成し、電流Ｉ１を示す第１信号を電流生成回路３に提供する。例えばＶｓが大きいほど、大きな値の電流Ｉ１を生成する。一例としてサージ電圧Ｖｓからトランジスタを用いて電流Ｉ１を生成してもよい。あるいは、電流Ｉ１をデジタルに変換したデジタル信号を第１信号として電流生成回路３に提供してもよい。この場合、サージ電圧検知回路２は電流Ｉ１をデジタルに変換するＡＤ変換回路を備えている。

【0023】

電流生成回路３は、サージ電圧検知回路２から提供される第１信号の入力に応じて電流を増幅することにより、第１信号が示す第１電流より大きい第２電流（電流Ｉ２）を生成する。電流生成回路３は、直流電源５とは異なる電源を用いて第２電流を生成する。電流生成回路３は、一例として、第１電流（電流Ｉ１）を増幅回路により増幅して、第２電流（電流Ｉ２）を生成する。

【0024】

図６は、電流生成回路３の一例を示す。バイポーラトランジスタＴ２のベースが電流入力端子ＩＮ１に接続され、コレクタが電源端子ＶＴ１、エミッタが抵抗素子Ｒ４を介して電流出力端子ＯＵＴ１に接続されている。電源端子ＶＴ１は図１の直流電源８とは異なる電源に接続されている。電流入力端子ＩＮ１はサージ電圧検知回路２に接続され、電流Ｉ１が入力される。電流出力端子ＯＵＴ１はトランジスタＱ１のゲートに接続されている。抵抗素子Ｒ２及び抵抗素子Ｒ３間のノードの電圧に応じた電流として電流Ｉ１がトランジスタＴ２のベースに供給される。トランジスタＴ２で増幅された電流が電流Ｉ２として電流出力端子ＯＵＴ１から出力される。

【0025】

図７は、電流生成回路３の他の例を示す。駆動対象のトランジスタＱ１としてＮ型ＭＯＳＦＥＴが用いられている。但し、図１と同様、ＩＧＢＴを用いてもよい。バイアス回路７、コンデンサＣ１及びダイオードＤ１の説明は図４と同じであるため省略する。電流生成回路３はカレントミラー回路である。カレントミラー回路は、コンデンサＣ１とトランジスタＱ１の制御端子（ゲート）との間に結合されている。

【0026】

カレントミラー回路は、コンデンサＣ１に接続された第１トランジスタであるトランジスタＴ１と、トランジスタＴ１の制御端子に各々の制御端子が接続されたトランジスタＢ１～Ｂｎとを備える。図の例では、トランジスタＴ１、Ｂ１～ＢｎはＮ型ＭＯＳＦＥＴであるが、Ｐ型ＭＯＳＦＥＴトランジスタを含むカレントミラー回路でもよい。トランジスタＢ１・・・、Ｂｎ－１、Ｂｎは、トランジスタＱ１のゲートと基準電位端子との間において、直流電源８と直列に接続されている。これらのトランジスタはバイポーラトランジスタでもよい。

【0027】

コンデンサＣ１から流れる電流（電流Ｉ１）がトランジスタＴ１のドレインに入力されると、電流Ｉ１に応じた増幅電流がトランジスタＢ１～Ｂｎから出力され、出力された電流を合成した合成電流が電流生成回路３から電流Ｉ２（第２電流）として出力される。この合成電流がトランジスタＱ１のゲートに入力される。

【0028】

電流生成回路３は、サージ電圧検知回路２から提供された第１信号がデジタル値を示す場合、デジタル値に応じた値の電流を電流Ｉ２として生成してもよい。例えば電源に接続された複数のスイッチのうち、デジタル値に応じた個数のスイッチをオンし、オンされたスイッチを流れる電流の合成電流を電流Ｉ２とする。電流生成回路３の詳細な構成例は後述する他の実施形態で示す。

【0029】

電流生成回路３は、生成した電流Ｉ２をトランジスタＱ１の制御端子に出力する。トランジスタＱ１の制御端子のゲート電圧を引き上げる動作が行われ、サージ電圧が抑制される。

【0030】

サージ電圧制御回路１の動作を説明する。通常状態では、トランジスタＱ１は、制御信号生成器４から出力される制御信号の論理に応じて、オン又はオフしている。トランジスタＱ１がＩＧＢＴ又はＮ型ＭＯＳトランジスタの場合、例えば制御信号がハイレベルのときにトランジスタＱ１のゲートはハイ電位になり、トランジスタＱ１はオンする。制御信号がローレベルになると、トランジスタＱ１のゲートはロー電位になり、トランジスタＱ１はオフする。トランジスタＱ１がオンすると、トランジスタＱ１で駆動される負荷Ｒ１に電流が流れる。

【0031】

トランジスタＱ１がスイッチング動作を行うと、例えばトランジスタＱ１のコレクタ側でサージ電圧が発生することがある。サージ電圧検知回路２は、サージ電圧の発生を検知する。サージ電圧検知回路２は、サージ電圧の検知に応じて、電流Ｉ１を示す第１信号を生成する。一例として、サージ電圧検知回路２は、サージ電圧検知回路２に入力される電流Ｉ０（図３参照）に基づき、電流Ｉ１を示す第１信号を生成する。電流Ｉ１は電流Ｉ０と同じでもよいし、電流Ｉ０に依存する限り、他の電流でもよい。サージ電圧の値が大きいほど、あるいは、電流Ｉ０が大きいほど、第１信号が示す電流Ｉ１は大きくなる。電流生成回路３は、直流電源５とは別の電源を用いて電流を増幅し、第１信号が示す電流Ｉ１よりも大きな第２電流（電流Ｉ２）を生成する。電流生成回路３は、生成した電流Ｉ２をトランジスタＱ１の制御端子に供給する。サージ電圧が大きいほど、あるいはサージ電圧検知回路２に入力される電流が大きいほど、トランジスタＱ１の制御端子に大きな電流が流れる。このことはトランジスタＱ１の制御端子のゲート電圧を引き上げる動作が行われることを意味する。ゲート電圧が引き上げられることで、コレクタ電流が流れる。これにより、サージ電圧が抑制される。

【0032】

図８は、本実施形態の電子回路１の効果をシミュレーションで確認した結果を示す。横軸は時刻、縦軸はコレクタ電圧（又はＮ型ＭＯＳＦＥＴの場合ドレイン電圧）である。波形ｗ１はサージ電圧抑制動作を行わない場合において、サージ発生時のコレクタ電圧の波形を示す。波形ｗ２は比較例に係るサージ電圧抑制動作を行った場合において、サージ発生時のコレクタ電圧の応答波形を示す。波形ｗ３は本実施形態に係るサージ電圧抑制動作を行った場合において、サージ発生時のコレクタ電圧の応答波形を示す。本実施形態では比較例のコンデンサの１／１０の容量のコンデンサをサージ電圧検知回路で用いた。本実施形態では比較例のコンデンサの１／１０の容量で同等の抑制効果を得られた。

【0033】

以上、本実施形態によれば、電流生成回路３が、サージ電圧検知回路２から提供される第１信号に基づき、直流電源５とは別の電源を用いて、ゲートに提供する電流を増幅により生成する。従って、サージ電圧検知回路２の出力をトランジスタＱ１のゲートに直接接続する必要はない。サージ電圧検知回路２で大きな容量のコンデンサを用いることなく、制御端子に供給する電流を増やすことができる。このため、サージ電圧を効果的に抑制することができる。またコンデンサの容量を小さくできるため、低コスト化が可能となる。同時に、コンデンサの変位電流が小さくなるため、寄生インダクタンスの影響を抑制でき、発振による問題を抑制できる。

【0034】

また本実施形態によれば、サージ電圧検知回路２から電流生成回路３に、検知したサージ電圧に応じた電流を供給する。すなわち、検知したサージ電圧を直接、電流生成回路３に提供すると、電流生成回路３の耐圧を超える可能性があるが、電流を提供することで耐圧の問題を防止できる。電流生成回路は電流を入力とする回路であるため、トランジスタＱ１の制御端子につながる低電圧部分と、サージ電圧検知回路がつながる高電圧部分とを直接接続できる。よって、電流生成回路を用いることで、サージ電圧のような高速な現象にも追従することが可能となる。

【0035】

なお、本実施形態においてサージ電圧検知回路２でコンデンサを用いることは必ずしも必要でない。コンデンサを用いずに、上述した第１信号を生成する動作を行う構成も可能である。

【0036】

（変形例１）
図９は、図７に示したサージ電圧制御回路の変形例１を示す。電流生成回路３であるカレントミラー回路に抵抗素子Ｒ５が追加されている。抵抗素子Ｒ５は、カレントミラー回路のトランジスタＴ１、Ｂ１～Ｂｎのゲートリーク抵抗（寄生抵抗）より小さい抵抗値を有する。抵抗素子Ｒ５の一端は、トランジスタＴ１の制御端子とコンデンサＣ１に接続され、抵抗素子Ｒ５の他端はトランジスタＴ１のソース又はトランジスタＱ１の制御端子に接続されている。

【0037】

トランジスタＱ１を含む回路でサージ電圧が生じていない場合にも、カレントミラー回路を構成するトランジスタＴ１、Ｂ１～Ｂｎのリーク電流により、カレントミラー回路が電流を出力する可能性がある。抵抗素子Ｒ５はトランジスタＴ１の寄生抵抗より小さいため、このリーク電流を吸収できる。これにより、カレントミラー回路の誤作動を防止できる。

【0038】

（変形例２）
図１０は、図７に示したサージ電圧制御回路の変形例２を示す。電流生成回路３であるカレントミラー回路にダイオードＤ２が追加されている。ダイオードＤ２は、コンデンサＣ１に直列に接続され、かつトランジスタＴ１と並列に接続された第２ダイオードである。具体的には、ダイオードＤ２のアノードは、トランジスタＱ１の制御端子に接続されており、カソードは、コンデンサＣ１に接続されている。

【0039】

発生したサージ電圧が収まるタイミングでは、電圧変化によって電流生成回路３（カレントミラー回路）からサージ電圧検知回路２に向かって電流が流れる。この電流は、ダイオードＤ２を介してサージ電圧検知回路２に流される。この電流の経路Ｐ１が図に示される。これにより、カレントミラー回路を構成するトランジスタＴ１、Ｂ１～Ｂｎの逆耐圧破壊を防止でき、サージ電圧制御回路２の信頼性を向上させることができる。ダイオードＤ２を設ける構成は、カレントミラー回路を構成するトランジスタがバイポーラの場合は特に有効である。

【0040】

（変形例３）
図１１は、図７に示したサージ電圧制御回路の変形例３を示す。電流生成回路３であるカレントミラー回路を構成するトランジスタＴ１の制御端子に、バイアス電流を供給する電流バイアス回路Ａ１が接続されている。電流バイアス回路Ａ１の例として、定電流源又は抵抗素子等を用いることができる。電流バイアス回路Ａ１は、カレントミラー回路のトランジスタＴ１の制御端子にバイアス電流として微小電流を供給する。これにより、カレントミラー回路の応答性を向上させ、サージ電圧の検知後、カレントミラー回路を高速に動作開始することができる。

【0041】

すなわち、電流バイアス回路Ａ１が設けられておらず、かつカレントミラー回路を構成するトランジスタＴ１、Ｂ１～Ｂｎの制御端子の電圧が閾値より低い場合、サージ電圧の検知からカレントミラー回路の動作開始まで時間を要する。このため、サージ電圧を抑制するタイミングが遅延する。本実施形態では、電流バイアス回路Ａ１によって、カレントミラー回路のトランジスタＴ１の制御端子に微小電流を供給しているため、サージ電圧の検知後、カレントミラー回路を高速に動作させることができる。これにより、サージ電圧を効果的に抑制できる。

【0042】

ただし、この微小電流は大きすぎると消費電力が増えてしまう。従って、サージ電圧が生じていないときのカレントミラー回路の出力電流が許容値以下（例えば0.1mA以下）になるようにすることが望ましい。以上、変形例１～３を説明したが、これらの変形例は組み合わせて適用することが可能である。

【0043】

（第２の実施形態）
図１２は、第２の実施形態に係る電子回路であるサージ電圧制御回路１Ａの回路図である。電流生成回路３を制御する電流増幅制御回路９が設けられている。

【0044】

電流増幅制御回路９は、電流生成回路３における電流のゲイン（増幅利得）を可変にする。例えば、電流生成回路３に供給される電流Ｉ１をＮ倍する。電流生成回路３は、電流Ｉ１をＮ倍した電流を出力する。

【0045】

図１３は、電流増幅制御回路９の具体例を示す。図１３の電流増幅制御回路９は、図７に示した電流生成回路３であるカレントミラー回路を制御する。なおトランジスタＱ１としてＮ型ＭＯＳＦＥＴが用いられている。トランジスタＢ１～ＢｎにスイッチＳ１・・・Ｓｎ－１、Ｓｎが接続されている。電流増幅制御回路９は、スイッチＳ１～Ｓｎのオン又はオフを制御するスイッチ制御回路（ＳＷ制御回路）１７として構成される。

【0046】

スイッチ制御回路１７は、オンするスイッチの個数を制御することで、電流の増幅利得を制御する。例えば、トランジスタＢ１～ＢｎがトランジスタＴ１の電流を等倍で増幅する構成を有する場合、トランジスタＴ１の電流をＮ倍に増幅するためにはＮ個のスイッチをオンする。また、トランジスタＢ１～Ｂｎが流す電流が少なくとも一部異なる場合は、出力する電流Ｉ２に応じて、動作させるトランジスタを決定し、対応するスイッチをオンする。

【0047】

一例として、サージ電圧が目標値よりも大きい場合に、スイッチのオン数を多くする（増幅利得を大きくする）、又は増幅利得の大きいトランジスタに対応するスイッチをオンするなどし、電流の増幅利得を大きく設定する。この場合、電流生成回路３の出力電流が増え、サージ電圧の抑制効果が高まる。逆に、サージ電圧が目標値以下である場合、つまり、過剰にサージ電圧を抑制している場合には、スイッチのオン数を少なくする（増幅利得を小さくする）、又は増幅利得の大きいトランジスタに対応するスイッチをオフするなどし、サージ電圧の抑制を緩和する。この場合の電流生成回路３の構成例を図１４に示す。

【0048】

図１４は、図１２のサージ電圧制御回路に第２サージ電圧検知回路１０とサージ電圧判定回路１１を追加したサージ電圧制御回路１Ｂの構成を示す。サージ電圧検知回路２、電流生成回路３及び電流増幅制御回路９の具体例として図１３に示した回路を用いる。

【0049】

第２サージ電圧検知回路１０はトランジスタＱ１のコレクタに接続されており、サージ電圧を検知する。サージ電圧判定回路１１は、検知したサージ電圧と目標値とを比較する。目標値以下の場合は、Ｘ個のスイッチをオンにする指示信号を電流増幅制御回路９に提供し、目標時より大きい場合は、Ｘより多いＹ個のスイッチをオンにする指示信号を電流増幅制御回路９に提供する。目標値は１つでなく、複数でもよい。この場合、目標値ごとに、オンするスイッチの個数を定めればよい。電流増幅制御回路９は、指示信号に示されるスイッチ数のスイッチをオンにする。なお、増幅利得の調整は、オンするスイッチの個数を調整することに限定されない。

【0050】

図１５は、ルックアップテーブル（ＬＵＴ）により電流増幅制御回路９に指示するスイッチ数を決定するサージ電圧制御回路１Ｃの構成例を示す。図１２に示したサージ電圧制御回路１Ａにルックアップテーブル１２と第２サージ電圧検知回路１０が追加されている。第２サージ電圧検知回路１０の動作は図１４と同じである。ルックアップテーブル１２には、一例としてサージ電圧の値と、スイッチ数とが対応づけられて、格納されている。ルックアップテーブル１２は、サージ電圧の値と増幅利得を示す値とを対応づけた情報である。ルックアップテーブル１２は、サージ電圧の値に応じたスイッチ数（増幅利得）又はスイッチを特定し、特定したスイッチ数又はスイッチをオンする指示信号（特定した増幅利得で増幅を指示する指示信号）を電流増幅制御回路９に提供する。電流増幅制御回路９は、指示信号に示されるスイッチ数のスイッチ又は指示信号に示されるスイッチをオンにする。

【0051】

図１３～図１５の構成によれば、サージ電圧の大きさに応じて、電流生成回路３の電流増幅率を可変にすることで、トランジスタＱ１の制御端子に供給する電流を調整できる。すなわち、フィードバック制御によってサージ電圧を効果的に制御できるようになる。

【0052】

図１５の例では、ルックアップテーブルでサージ電圧の値とスイッチ数又は特定のスイッチとを対応づけたが、サージ発生時に流れる電流の値と、スイッチ数（増幅利得）又は特定のスイッチとを対応づけてもよい。ルックアップテーブルは、電流の値と増幅利得の値とを対応づけた情報である。サージ発生時に流れる電流を検出するため、例えば、トランジスタＱ１のエミッタ側又はコレクタ側に負荷電流を検知する電流検知回路を設けてもよい。

【0053】

図１５の例では、ルックアップテーブルでサージ電圧の値とスイッチ数又は特定のスイッチとを対応づけたが、負荷電流と増幅利得とを対応づけてもよい。
図１６は、ルックアップテーブル１２で負荷電流と増幅利得とを対応付けた場合のサージ電圧制御回路１Ｃａの構成例を示す。負荷電流とサージ電圧には単調関係があるため、負荷電流と増幅利得とを対応付けたルックアップテーブルを使用することにより、サージ電圧を効果的に抑制できる。負荷電流はカレントトランスやセンス抵抗やホール素子によって計測又は検出できる。あるいは、トランジスタＱ１の制御信号を生成する制御方法によっては負荷電流をマイコンなどにより予測している場合があるため、マイコンで予測した情報（予測値）と増福利得とを紐づけることで、直接負荷電流を計測しなくてもよい。

【0054】

図１７は、トランジスタＱ１のエミッタ側に電流検知回路１３を設けたサージ電圧制御回路１Ｄの例を示す。電流検知回路１３で検知した電流を示す信号をルックアップテーブル１２に提供する。ルックアップテーブル１２は、当該信号が示す電流の値に対応するスイッチ数（増幅利得）又はスイッチを特定し、特定したスイッチ数又はスイッチをオンする指示信号（特定した増幅利得で増幅を指示する指示信号）を電流増幅制御回路９に提供する。電流増幅制御回路９は、指示信号に示されるスイッチ数のスイッチ、又は指示信号に示される特定のスイッチをオンにする。

【0055】

電流検知回路を設ける箇所はトランジスタＱ１のエミッタ側又はコレクタ側に限定されない。

【0056】

図１８は、負荷Ｒ６と電流検知回路１３Ａを追加したサージ電圧制御回路１Ｅの例を示す。トランジスタＱ１のコレクタ側にトランジスタＱ１と並列に、負荷Ｒ１とは別の負荷Ｒ６が接続されている。負荷Ｒ６とコレクタとの間に電流検知回路１３Ａが設けられている。

【0057】

図１７及び図１８で示したように、ルックアップテーブルと、検知した電流値とに基づき、フィードバック制御を行うことで、サージ電圧を効果的に抑制できる。サージ電圧はドランジスタＱ１に流れる電流と単調関係があるため、電流検知回路１３又は電流検知回路１３Ａから電流値を参照することにより、サージ電圧を効果的に制御できる。例えば、サージ電圧を希望の値にとどめるために必要なスイッチのオン数（増幅利得）又はスイッチをルックアップテービルから特定し、特定したスイッチのオン数又は特定のスイッチをオンすることの指示信号を出力できる。

【0058】

（変形例）
前述した図１４のサージ電圧制御回路１Ｂのサージ電圧判定回路１１の後段に、ルックアップテーブルを追加してもよい。この場合、ルックアップテーブルにおいて、目標値より大きい範囲と、目標値以下の範囲とのそれぞれに対してスイッチ数（増幅利得）またはスイッチを対応づければよい。

【0059】

（第３の実施形態）
図１９は、第３の実施形態に係る電力変換器のブロック図である。図１９の電力変換器は、電源端子ＶＴ２に接続される電源（例えば高電圧電源）を用いて交流電圧を生成する回路である。図１９の電力変換器をインバータ、ＤＣ－ＤＣ変換器、又はコンバータに用いることができる。

【0060】

電源端子ＶＴ２と基準端子ＲＴとの間において、２つのスイッチング素子であるトランジスタＱ１ａ、Ｑ１ｂが直列に接続されている。図１９の例では、スイッチング素子としてＩＧＢＴを用いているが、Ｎ型ＭＯＳＦＥＴ又はＰ型ＭＯＳＦＥＴを用いてもよい。

【0061】

制御信号生成器４Ａ、４Ｂから抵抗素子Ｒ１１Ａ、Ｒ１１Ｂを介して、トランジスタＱ１ａ、Ｑ１ｂのゲートに、トランジスタＱ１ａ、Ｑ１ｂを交互にオン又はオフするタイミングで制御信号を供給する。トランジスタＱ１ａ、Ｑ１ｂを交互にオン又はオフすることで、交流電圧を生成する。生成した交流電圧は、トランジスタＱ１ａとトランジスタＱ１ｂ間のノードに接続された出力端子ＯＵＴ２から出力される。

【0062】

トランジスタＱ１ａ、Ｑ１ｂに対して、サージ電圧を抑制するサージ電圧制御回路２０Ａ、２０Ｂが接続されている。サージ電圧制御回路２０Ａ、２０Ｂとして、前述した第１の実施形態及び第２の実施形態に示したいずれかのサージ電圧制御回路を用いることができる。サージ電圧制御回路２０Ａは、トランジスタＱ１ａのコレクタにおけるサージ電圧を抑制する。サージ電圧制御回路２０Ｂは、トランジスタＱ１ｂのコレクタにおけるサージ電圧を抑制する。

【0063】

サージ電圧制御回路２０Ａ、２０Ｂのバイアス回路（図４等参照）に供給する電圧として、電源端子ＶＴ２に接続される電源電圧を用いることができる（図の破線参照）。これにより、サージ電圧制御回路２０Ａ、２０Ｂ間で動作開始のサージ電圧を共通にすることができる。

【0064】

図２０は、サージ電圧制御回路２０Ａのバイアス回路７Ａの構成例を示す。サージ電圧制御回路２０Ｂのバイアス回路も同様の構成を有する。

【0065】

図２０（Ａ）は、コンデンサＣ１とダイオードＤ１のカソードとの間を所定のインピーダンスを持った素子・回路を介して、電源端子ＶＴ２に接続した例を示す。インピーダンス素子の例として抵抗やインダクタンスでもよい。ＶＴ２のインピーダンスが高い場合は省略してもよい。ＶＴ２のインピーダンスが小さく、かつ直接接続するとＣ１の電圧が変化せず変位電流が生じないため、このような工夫が必要である。

【0066】

図２０（Ｂ）は、コンデンサＣ１とダイオードＤ１のカソードとの間のノードと、電源端子ＶＴ２との間に抵抗素子Ｒ１２を追加した例を示す。当該ノードと電源端子ＶＴ２との間にダイオードを追加してもよい。

【0067】

（第４の実施形態）
図２１は、第４の実施形態に係る電力変換器のブロック図である。図２１の電力変換器２１は、三相モータ２２を駆動するための交流電圧を発生させる３相インバータである。電力変換器２１は、複数のアーム２３ａ～２３ｆと、直流電源２４と、コンバータ２５と、平滑コンデンサＣ２とを有する。

【0068】

複数のアーム２３ａ～２３ｆのそれぞれは、上述した第１の実施形態又は第２の実施形態で示したいずれかのサージ電圧制御回路（電子回路）及びスイッチング素子を有する。アーム２３ａ～２３ｆは、それぞれ所定のタイミングでオン又はオフ動作を行う。

【0069】

コンバータ２５はＤＣ－ＤＣコンバータであり、直流電源２４からの直流電圧を、電圧レベルの異なる直流電圧に変換する。平滑コンデンサＣ２は、コンバータ２５から出力される電圧を平滑化する。

【0070】

アーム２３ａ～２３ｆのうち、対となる２つのアームが同時にオンし、三相モータ２２内の対応するコイルに電流を流す。同時にオンする２つのアームを順次切り替えることで、モータを三相駆動することができる。すなわち、同時にオンするスイッチング素子の対を順次切り替えることにより、直流電源２４の直流電圧から３相交流を生成することができる。２つのアームを同時にオンするとは、必ずしもオンする開始タイミングが一致している必要はなく、少なくとも一部の期間が２つのアームが同時にオンになっていればよい。

【0071】

上述した各実施形態の説明で記載されたＮ型ＭＯＳＦＥＴの代わりに、Ｐ型ＭＯＳＦＥＴを用いてもよいし、Ｐ型ＭＯＳＦＥＴの代わりにＮ型ＭＯＳＦＥＴを用いてもよい。また上述した各実施形態の説明で記載された各ＭＯＳＦＥＴの代わりに、バイポーラトランジスタ又はＩＧＢＴを用いてもよい。

【0072】

本開示のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0073】

１、１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ サージ電圧制御回路（電子回路）
２ サージ電圧検知回路
３ 電流生成回路
４、４Ａ 制御信号生成器
５ 直流電源
７、７Ａ バイアス回路
８ 直流電源
９ 電流増幅制御回路
１０ 第２サージ電圧検知回路
１１ サージ電圧判定回路
１２ ルックアップテーブル
１３、１３Ａ 電流検知回路
１７ スイッチ制御回路（ＳＷ制御回路）
２０Ａ、２０Ｂ サージ電圧制御回路
２１ 電力変換器
２２ 三相モータ
２３ａ アーム
２３ｂ アーム
２３ｃ アーム
２３ｄ アーム
２３ｅ アーム
２３ｆ アーム
２４ 直流電源
２５ コンバータ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】