特許 7400015 データ検証回路を有するデータ記憶デバイス

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-12-08

(45)【発行日】2023-12-18

(54)【発明の名称】データ検証回路を有するデータ記憶デバイス

(51)【国際特許分類】

   G06F 3/06 20060101AFI20231211BHJP

   G06F 12/00 20060101ALI20231211BHJP

   G06F 12/06 20060101ALI20231211BHJP

   G06F 11/30 20060101ALI20231211BHJP

【ＦＩ】

G06F3/06 305A

G06F12/00 597U

G06F12/06 550A

G06F11/30 140N

G06F11/30 151

【請求項の数】 20

【外国語出願】

(21)【出願番号】P 2022083481

(22)【出願日】2022-05-23

(65)【公開番号】P2023024272

(43)【公開日】2023-02-16

【審査請求日】2022-05-27

(31)【優先権主張番号】17/396,199

(32)【優先日】2021-08-06

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】504056130

【氏名又は名称】ウェスタン デジタル テクノロジーズ インコーポレーテッド

(74)【代理人】

【識別番号】100207837

【弁理士】

【氏名又は名称】小松原 寿美

(72)【発明者】

【氏名】リネン・ダニエル

(72)【発明者】

【氏名】サンゴイ・アシシュ

(72)【発明者】

【氏名】ペリヤナン・クリバカラン

(72)【発明者】

【氏名】ハーン・ユダ ガムリエル

【審査官】松平 英

(56)【参考文献】

【文献】特表２００８－５３５０４３（ＪＰ，Ａ）

【文献】特開２０１６－１２６７３８（ＪＰ，Ａ）

【文献】特表２００８－５００６２６（ＪＰ，Ａ）

【文献】米国特許出願公開第２００５／０１３５３６７（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１４／０１１５２７８（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０２０／００４２３４１（ＵＳ，Ａ１）

【文献】米国特許出願公開第２００６／０１０７１８４（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１３／０２４６６５０（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１６／０１３９８３７（ＵＳ，Ａ１）

【文献】米国特許出願公開第２００８／０２８１９９７（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０６Ｆ ３／０６－３／０８

１１／０７

１１／２８－１１／３６

１２／００－１２／１２８

１３／１６－１３／１８

(57)【特許請求の範囲】

【請求項1】

データ記憶デバイスであって、
コントローラを含む不揮発性メモリデバイスと、
複数のメモリダイを含むメモリブロックと、
データ検証回路と、を備え、前記データ検証回路が、
前記コントローラからメモリアクセスコマンドを受信することと、
前記メモリアクセスコマンドに基づいて、メモリアクセス動作を実行することと、
前記メモリアクセス動作中に転送されるバイトの数を判定することと、
前記転送されるバイトの数が所定のバイト数に等しいかどうかを判定することであって、前記所定のバイト数が、前記メモリアクセスコマンドに関連付けられた、要求されたデータサイズに基づくものである、判定することと、
前記転送されるバイトの数が前記所定のバイト数に等しくないと判定することに応答して、転送エラーの発生を示す転送ステータス失敗ビットを設定することと、を行うように構成されている、データ記憶デバイス。

【請求項2】

前記メモリアクセス動作が、読み取り動作である、請求項１に記載のデータ記憶デバイス。

【請求項3】

前記データ検証回路が、
前記転送されるバイトの数が前記所定のバイト数に等しくないと判定することに応答して、前記転送されるバイトに第２の数の追加のバイトを付加するように更に構成されており、前記第２の数が、前記所定のバイト数と前記転送されるバイトの数との間の差に等しい、請求項２に記載のデータ記憶デバイス。

【請求項4】

前記第２の数の追加のバイトはランダムに生成されるバイトである、請求項３に記載のデータ記憶デバイス。

【請求項5】

前記メモリアクセス動作が、書き込み動作である、請求項１に記載のデータ記憶デバイス。

【請求項6】

前記データ検証回路が、
前記転送されるバイトを前記メモリダイのうちの１つ以上内のアレイに書き込むためのコミット動作コマンドを発行することと、
前記転送ステータス失敗ビットが設定されているかどうかを判定することと、
前記転送ステータス失敗ビットが設定されていると判定することに基づいて、前記書き込み動作における失敗の指標を生成することと、を行うように更に構成されている、請求項５に記載のデータ記憶デバイス。

【請求項7】

前記メモリブロックが、前記失敗の指標を前記コントローラに送信するように更に構成されている、請求項６に記載のデータ記憶デバイス。

【請求項8】

前記データ検証回路が、前記メモリブロックの一部である、請求項１に記載のデータ記憶デバイス。

【請求項9】

不揮発性メモリデバイスに結合されたコントローラを有するデータ記憶デバイスによって実行される方法であって、前記方法が、
外部デバイスからメモリアクセスコマンドを受信することと、
前記メモリアクセスコマンドに基づいて、メモリアクセス動作を実行することと、
前記メモリアクセス動作中に前記メモリデバイスに転送されるバイトの数を判定することと、
前記転送されるバイトの数が所定のバイト数に等しいかどうかを判定することであって、前記所定のバイト数が、前記メモリアクセスコマンドに関連付けられた、要求されたデータサイズに基づくものである、判定することと、
前記転送されるバイトの数が前記所定のバイト数に等しくないと判定することに応答して、転送エラーの発生を示す転送ステータス失敗ビットを設定することと、を含む、方法。

【請求項10】

前記メモリアクセス動作が、読み取り動作である、請求項９に記載の方法。

【請求項11】

前記転送されるバイトの数が前記所定のバイト数に等しくないと判定することに応答して、前記転送されるバイトに追加のバイトを付加することを更に含み、前記追加のバイトの数が、前記所定のバイト数と前記転送されるバイトの数との間の差に等しい、請求項１０に記載の方法。

【請求項12】

前記追加のバイトはランダムに生成されるバイトである、請求項１１に記載の方法。

【請求項13】

前記メモリアクセス動作が、書き込み動作である、請求項９に記載の方法。

【請求項14】

前記転送されるバイトを１つ以上のメモリダイ内のアレイに書き込むためのコミット動作コマンドを発行することと、
前記転送ステータス失敗ビットが設定されているかどうかを判定することと、
前記転送ステータス失敗ビットが設定されていると判定することに基づいて、前記書き込み動作における失敗の指標を生成することと、を更に含む、請求項１３に記載の方法。

【請求項15】

前記指標を前記コントローラのメモリに記憶することを更に含む、請求項１４に記載の方法。

【請求項16】

装置であって、
コントローラからメモリアクセスコマンドを受信するための手段と、
前記メモリアクセスコマンドに基づいて、メモリアクセス動作を実行するための手段と、
前記メモリアクセス動作中に転送されるバイトの数を判定するための手段と、
前記転送されるバイトの数が所定のバイト数に等しいかどうかを判定するための手段であって、前記所定のバイト数が、前記メモリアクセスコマンドに関連付けられた、要求されたデータサイズに基づくものである、判定するための手段と、
前記転送されるバイトの数が前記所定のバイト数に等しくないと判定することに応答して、転送エラーの発生を示す転送ステータス失敗ビットを設定するための手段と、を備える、装置。

【請求項17】

前記メモリアクセス動作が、読み取り動作である、請求項１６に記載の装置。

【請求項18】

前記転送されるバイトの数が前記所定のバイト数に等しくないと判定することに応答して、転送されるバイトに第２の数の追加のバイトを付加するための手段を更に備え、前記第２の数が、前記所定のバイト数と前記転送されるバイトの数との間の差に等しい、請求項１７に記載の装置。

【請求項19】

前記第２の数の追加のバイトはランダムに生成されるバイトである、請求項１８に記載の装置。

【請求項20】

前記メモリアクセス動作が、書き込み動作であり、前記装置が、
前記転送されるバイトを１つ以上のメモリダイ内のアレイに書き込むためのコミット動作コマンドを発行するための手段と、
前記転送ステータス失敗ビットが設定されているかどうかを判定するための手段と、
前記転送ステータス失敗ビットが設定されていると判定することに基づいて、前記書き込み動作における失敗の指標を生成するための手段と、を更に備える、請求項１６に記載の装置。

【発明の詳細な説明】

【技術分野】

【0001】

本出願は、概して、データ記憶デバイスに関し、より具体的には、データ検証回路を有するデータ記憶デバイスに関する。

【背景技術】

【0002】

メモリデバイスは、一般に、メモリから読み取られるか又はメモリに書き込まれるデータが正確であることを確実にするための様々なデータ検査アルゴリズム及び／又は回路を含む。しかしながら、場合によっては、読み取り又は書き込み動作は、データが予想されるバイト数を含むことができないメモリデバイスに／からデータを転送し、潜在的にメモリデバイスの障害をもたらす可能性がある。例えば、クロックパルスは、コントローラ及び／又はメモリ読み取り／書き込み回路によって見逃され得、その結果、データは、１つ以上のバイトだけオフになるようにシフトされる（本明細書では「バイトシフト」と称される）。多くの場合、これらのシフトされた／見逃されたバイトは、メモリコントローラ又は読み取り／書き込み回路によって検出されず、したがって、メモリデバイスによって処理されることが不可能な障害を生じ得る。例えば、バイトシフト／見逃し障害は、ユーザがメモリデバイスに対する電力をサイクルすることを必要とし得るか、又は場合によっては、メモリデバイスの完全な故障をもたらし得る。

【発明の概要】

【0003】

エラー検出及び訂正回路は、一般に、バイトシフトの影響（例えば、所与の動作のための不適切な転送バイト数）を検出又は軽減しない。所与の動作（例えば、読み取り動作又は書き込み動作）で不適切なバイト数が転送されたことを検出することにより、データ検証回路を使用するメモリデバイスは、不適切なバイト数が転送されることから生じる障害を防止するための様々なアクションを実行することができる。更に、データ検証回路を使用してバイトシフトが発生したと判定することによって、１つ以上のステータスビット又は他の指標をメモリコントローラ、ユーザなどに提供することができる。バイトシフトイベントを検出及び緩和することにより、読み取り及び書き込み性能、並びに一般的なメモリデバイスの性能及び寿命を改善することできる。

【0004】

本開示の一実施形態は、コントローラ及びメモリブロックを含む不揮発性メモリデバイスを含む、データ記憶デバイスを含む。メモリブロックは、いくつかのメモリダイ及びデータ検証回路を含む。データ検証回路は、コントローラからメモリアクセスコマンドを受信し、かつメモリアクセスコマンドに基づいて、メモリアクセス動作を実行するように構成されている。データ検証回路は、メモリアクセス動作中に転送されるバイト数を判定し、バイト数が所定のバイト数に等しいかどうかを判定し、バイト数が所定のバイト数に等しくないと判定したことに応答して、バイト数が所定のバイト数に等しくないことを示す転送ステータス失敗ビットを設定するように更に構成されている。

【0005】

本開示の別の実施形態は、不揮発性メモリデバイスに結合されたコントローラを有するデータ記憶デバイスによって実行される方法を含む。この方法は、外部デバイスからメモリアクセスコマンドを受信することと、メモリアクセスコマンドに基づいて、メモリアクセス動作を実行することと、を含む。この方法はまた、メモリアクセス動作中に転送されるバイト数を判定することと、バイト数が所定のバイト数に等しいかどうかを判定することと、を含む。バイト数が所定のバイト数に等しくないと判定することに応答して、バイト数が所定のバイト数に等しくないことを示す転送ステータス失敗ビットを設定する。

【0006】

本開示の別の実施形態は、コントローラからメモリアクセスコマンドを受信するための手段と、メモリアクセスコマンドに基づいて、メモリアクセス動作を実行するための手段と、を含む装置を含む。この装置は、メモリアクセス動作中に転送されるバイト数を判定するための手段と、バイト数が所定のバイト数に等しいかどうかを判定するための手段と、を更に含む。この装置は、バイト数が所定のバイト数に等しくないと判定することに応答して、バイト数が所定のバイト数に等しくないことを示す転送ステータスビットを設定するための手段を更に含む。

【0007】

本開示の様々な態様は、データ検証回路を有するデータ記憶デバイスを提供する。本開示は、ソフトウェア、ファームウェア、又はそれらの組み合わせによって制御されるハードウェア又は回路を含む様々な形態で具現化することができる。上述の概要は、本開示の様々な態様の一般的な概念を提供することのみを意図したものであり、いかなる方法でも本開示の範囲を限定するものではない。

【図面の簡単な説明】

【0008】

【図1】いくつかの実施形態による、データ記憶デバイスを含むシステムの一実施例を示すブロック図である。

【0009】

【図2】いくつかの実施形態による、読み取り動作中のバイトシフト緩和プロセスを示すフローチャートである。

【0010】

【図3】いくつかの実施形態による、書き込み動作中のバイトシフト緩和プロセスを示すフローチャートである。

【発明を実施するための形態】

【0011】

以下の説明では、本開示の１つ以上の態様の理解を提供するために、データ記憶デバイス構成、コントローラ動作などのような多数の詳細が記載される。これらの具体的な詳細は単なる例示であり、本出願の範囲を限定することを意図するものではないことは、当業者には容易に明らかであろう。具体的には、コントローラに関連付けられた機能は、ハードウェア（例えば、アナログ回路又はデジタル回路）、ハードウェアとソフトウェアとの組み合わせ（例えば、プロセッサ若しくは制御回路によって実行される非一時的コンピュータ可読媒体に記憶されたプログラムコード又はファームウェア）、又は任意の他の好適な手段によって実行することができる。以下の説明は、本開示の様々な態様の一般的な概念を提供することのみを意図するものであり、いかなる方法でも本開示の範囲を限定するものではない。更に、本開示は、ＮＡＮＤフラッシュに言及するが、本明細書で考察する概念は、ＮＯＲ、ＰＣＭ（「相変化メモリ」）、ＲｅＲＡＭ、ＭＲＡＭ、ＤＲＡＭなどのような他のタイプの固体メモリに適用可能であることが、当業者には明らかであろう。

【0012】

図１は、本開示のいくつかの実施形態による、バイトシフト検出及び緩和機能を含むシステム１００の一実施例のブロック図である。図１の実施例では、システム１００は、ホストデバイス１０８と通信するデータ記憶デバイス１０２を含む。データ記憶デバイス１０２は、コントローラ１０６に結合されたメモリデバイス１０４（例えば、不揮発性メモリ）を含む。

【0013】

コントローラ１０６によって提供される構造的特徴及び機能的特徴の一実施例を図１に示す。しかしながら、コントローラ１０６は、図１のコントローラ１０６によって提供される構造的特徴及び機能的特徴に限定されない。コントローラ１０６は、図１に示されていない、少数又は追加の構造的特徴及び機能的特徴を含み得る。

【0014】

データ記憶デバイス１０２及びホストデバイス１０８は、バス接続又はワイヤレス接続などの接続（例えば、通信経路１１０）を介して動作可能に結合され得る。いくつかの実施例では、データ記憶デバイス１０２は、ホストデバイス１０８内に埋め込まれ得る。代替的に、他の実施例では、データ記憶デバイス１０２は、ホストデバイス１０８から取り外し可能であり得る（すなわち、ホストデバイス１０８に「取り外し可能に」結合される）。一実施例として、データ記憶デバイス１０２は、取り外し可能なユニバーサルシリアルバス（universal serial bus、ＵＳＢ）構成によって、ホストデバイス１０８に取り外し可能に結合され得る。いくつかの実装態様では、データ記憶デバイス１０２は、ソリッドステートドライブ（solid state drive、ＳＳＤ）を含むか、又はそれに対応し得るが、このＳＳＤは、埋め込みストレージドライブ（例えば、モバイル埋め込みストレージドライブ）、エンタープライズ記憶ドライブ（enterprise storage drive、ＥＳＤ）、クライアントストレージデバイス、クラウドストレージドライブ、又は他の好適なストレージドライブとして使用され得る。

【0015】

データ記憶デバイス１０２は、有線通信経路及び／又はワイヤレス通信経路などの通信経路１１０を使用してホストデバイス１０８に結合されるように構成され得る。例えば、データ記憶デバイス１０２は、インターフェース１２０がホストデバイス１０８に通信可能に結合されたときなど、データ記憶デバイス１０２とホストデバイス１０８との間の通信経路１１０を使用した通信を可能にするインターフェース１２０（例えば、ホストインターフェース）を含み得る。

【0016】

ホストデバイス１０８は、プロセッサ及びメモリを含み得る。メモリは、プロセッサによって実行可能であり得るデータ及び／又は命令を記憶するように構成され得る。メモリは、単一のメモリであり得るか、又は１つ以上の不揮発性メモリ、１つ以上の揮発性メモリ、若しくはこれらの組み合わせなどの１つ以上のメモリを含み得る。ホストデバイス１０８は、データ記憶デバイス１０２のメモリデバイス１０４へのデータの消去、データの読み取り、又はデータの書き込みのための１つ以上の要求など、１つ以上のコマンドをデータ記憶デバイス１０２に発行し得る。例えば、ホストデバイス１０８は、メモリデバイス１０４に記憶されるユーザデータ１３２などのデータを提供するか、又はメモリデバイス１０４からデータを読み取られるデータを要求するように構成され得る。ホストデバイス１０８は、モバイルスマートフォン、音楽プレーヤ、ビデオプレーヤ、ゲーム機、電子書籍リーダ、パーソナルデジタルアシスタント（personal digital assistant、ＰＤＡ）、ラップトップコンピュータ若しくはノートブックコンピュータなどのコンピュータ、これらの任意の組み合わせ、又は他の好適な電子デバイスを含み得る。

【0017】

ホストデバイス１０８は、メモリデバイス１０４からの読み取り、及びメモリデバイス１０４への書き込みを可能にするメモリインターフェースを使用して通信する。いくつかの実施例では、ホストデバイス１０８は、ユニバーサルフラッシュストレージ（Universal Flash Storage、ＵＦＳ）ホストコントローラインターフェース仕様などの工業規格に準拠して動作し得る。他の実施例では、ホストデバイス１０８は、セキュアデジタル（Secure Digital、ＳＤ）ホストコントローラ仕様又は他の好適な工業規格などの１つ以上の他の仕様に準拠して動作し得る。ホストデバイス１０８はまた、任意の他の好適な通信プロトコルによって、メモリデバイス１０４と通信し得る。

【0018】

データ記憶デバイス１０２のメモリデバイス１０４は、不揮発性メモリ（例えば、ＮＡＮＤ、ＮＯＲ、ＢｉＣＳファミリーのメモリ、又は他の好適なメモリ）を含み得る。いくつかの実施例では、メモリデバイス１０４は、任意のタイプのフラッシュメモリとし得る。例えば、メモリデバイス１０４は、二次元（２Ｄ）メモリ又は三次元（３Ｄ）フラッシュメモリとし得る。メモリデバイス１０４は、１つ以上のメモリダイ１０３を含み得る。１つ以上のメモリダイ１０３の各々は、１つ以上のメモリブロック１１２（例えば、１つ以上の消去ブロック）を含み得る。各メモリブロック１１２は、記憶素子１０７Ａ～１０７Ｎの代表的なグループなどの記憶素子の１つ以上のグループを含み得る。記憶素子１０７Ａ～１０７Ｎのグループは、ワード線として構成され得る。記憶素子１０７Ａ～１０７Ｎのグループは、それぞれ代表的な記憶素子１０９Ａ及び１０９Ｎなどの複数の記憶素子（例えば、本明細書で「ストリング」又は「アレイ」と称されるメモリセル）を含み得る。

【0019】

メモリデバイス１０４は、読み取り／書き込み回路１４０、読み取りデータ検証回路、書き込みデータ検証回路１４４、及びエラー訂正回路１４６などのサポート回路を含み得る。単一の構成要素として示されているが、読み取り／書き込み回路１４０は、読み取り回路及び書き込み回路などのメモリデバイス１０４の別個の構成要素に分割され得る。読み取り／書き込み回路１４０は、メモリデバイス１０４の１つ以上のメモリダイ１０３の外部にあり得る。代替的に、１つ以上の個々のメモリダイ１０３は、他のメモリダイのいずれかにおける任意の他の読み取り及び／又は書き込み動作とは独立して、個々のメモリダイ内の記憶素子から読み取り及び／又は記憶素子に書き込みするように動作可能である、対応する読み取り／書き込み回路１４０を含み得る。例えば、読み取り／書き込み回路１４０は、揮発性メモリへの初期書き込み、アレイコミット機能、及び所与の用途に対して必要とされるような他の機能などの様々な読み取り／書き込み動作を実行するように構成され得る。メモリデバイス１０４は、１つ以上のラッチ（例えば、ラッチ１１３、１１５、及び１１７を含む一組のラッチ１１１）を更に含み得る。

【0020】

読み取りデータ検証回路１４２及び書き込みデータ検証回路１４４は、別個の回路として示されているが、いくつかの実施形態では、それらは、単一のデータ検証回路に組み合わされ得る。他の実施例では、読み取りデータ検証回路１４２及び書き込みデータ検証回路１４４は、読み取り／書き込み回路１４０内に組み込まれる。他の実施例では、読み取りデータ検証回路１４２及び書き込み検証回路１４４は、コントローラ１０６内に組み込まれ得る。読み取りデータ検証回路１４２及び書き込みデータ検証回路１４４は、読み取り及び／又は書き込み動作に関連付けられたデータが有効であること、すなわち、予想されるバイト数を含むことを確実にするために、１つ以上のデータ検証動作を実行するように構成され得る。これらの検証動作は、以下でより詳細に説明される。エラー訂正回路１４６は、周期的冗長検査（cyclic redundancy check、「ＣＲＣ」）などの１つ以上のエラー訂正動作を実行して、読み取り／書き込み回路１４０によって処理されたデータの内容を検証するように構成されている。

【0021】

コントローラ１０６は、バス１０５、インターフェース（例えば、インターフェース回路）、別の構造、又はそれらの組み合わせを使用して、メモリデバイス１０４（例えば、１つ以上のメモリダイ１０３）に結合される。例えば、バス１０５は、コントローラ１０６が、１つ以上のメモリダイ１０３の各々と、他のメモリダイ１０３との通信と並列かつ独立して通信することを可能にするために、複数の別個のチャネルを含み得る。

【0022】

コントローラ１０６は、ホストデバイス１０８からデータ及び命令を受信し、ホストデバイス１０８にデータを送信するように構成されている。例えば、コントローラ１０６は、インターフェース１２０を使用してホストデバイス１０８にデータを送信することができ、コントローラ１０６は、インターフェース１２０を使用してホストデバイス１０８からデータを受信し得る。コントローラ１０６は、データ及びコマンド（例えば、メモリデバイス１０４のメモリブロックのサイクル動作であり得るメモリ動作１３６）をメモリデバイス１０４に送信し、メモリデバイス１０４からデータを受信するように構成されている。例えば、コントローラ１０６は、データ及びプログラム又は書き込みコマンドを送信して、メモリデバイス１０４にデータをメモリデバイス１０４の指定されたアドレスに記憶させるように構成されている。書き込みコマンドは、データを記憶することになるメモリデバイス１０４の一部分の物理アドレス（例えば、メモリデバイス１０４のワード線の物理アドレス）、並びに書き込まれることになるデータのサイズ（例えば２ｋ、４ｋなど）を指定し得る。

【0023】

コントローラ１０６は、メモリデバイス１０４に読み取りコマンドを送信して、メモリデバイス１０４の指定されたアドレスからデータにアクセスするように構成されている。読み取りコマンドは、メモリデバイス１０４の領域の物理アドレス（例えば、メモリデバイス１０４のワード線の物理アドレス）、並びに読み取られることになるデータのサイズ（例えば２ｋ、４ｋなど）を指定し得る。コントローラ１０６はまた、バックグラウンドスキャン動作、ガベージコレクション動作、及び／又は摩耗平準化動作、又は他の好適なメモリ動作に関連付けられたメモリデバイス１０４にデータ及びコマンドを送信するように構成され得る。

【0024】

コントローラ１０６は、プロセッサ１２４、メモリ１２６、及び他の関連回路を含み得る。メモリ１２６は、プロセッサ１２４によって実行可能であり得るデータ及び／又は命令を記憶するように構成され得る。メモリ１２６は、アプリケーション、プログラムなどの中でも、データ転送エラーアプリケーション１３０を含むことができる。データ転送エラーアプリケーション１３０は、プロセッサ１２４によって実行可能なハードウェア回路又は命令であり得る。いくつかの実施例では、メモリ１２６に記憶されているように示されているが、データ転送エラーアプリケーション１３０は、メモリデバイス１０４内の回路として構成され得る。

【0025】

データ転送エラーアプリケーション１３０は、１つ以上のデータ転送エラー動作を実行するように構成され得る。例えば、データ転送エラーアプリケーション１３０は、後のレビューのためにデータ転送エラーを記憶することができる。次に、記憶された転送エラーは、更なる分析のために、１人以上のユーザ又は１つ以上の監視コントローラによって後でアクセスされ得る。

【0026】

ここで図２を参照すると、いくつかの実施形態による、読み取り動作中のバイトシフト緩和プロセス２００を示すフローチャートが示されている。一実施形態では、バイトシフト緩和プロセス２００は、読み取りデータ検証回路１４２によって実行される。いくつかの実施形態では、バイトシフト緩和プロセス２００は、読み取り／書き込み回路１４０と組み合わせて読み取りデータ検証回路１４２によって実行される。更に他の実施形態では、読み取り／書き込み回路１４０は、バイトシフト緩和プロセス２００を実行することができる。

【0027】

ブロック２０２において、読み取り要求がメモリ１０４で受信される。一実施例では、読み取り要求は、コントローラ１０６からメモリ１０４に送信され得る。コントローラ１０６は、上述のように、ホストデバイス１０８から読み取り要求を受信することができる。ブロック２０４において、読み取り動作が実行される。一実施形態では、読み取り動作は、要求されたデータをメモリ１０４から読み取る。一実施形態では、読み取り／書き込み回路１４０は、読み取り要求を容易にし、メモリダイ１０３内のデータにアクセスする。いくつかの実施形態では、データは、メモリダイ１０３からラッチ１１１内に読み取られ、次いで、コントローラ１０６によって読み取られ得る。

【0028】

ブロック２０６において、読み取り動作が停止したかどうかに関して判定が行われる。いくつかの実施形態では、読み取り動作は、読み取り動作に関連付けられたバイト数がアクセスされた（例えば、読み取られた）ときに停止する。いくつかの実施形態では、読み取り動作に関連付けられた読み取り持続時間タイマにアクセスして、読み取り動作が停止したか、又は停止したはずであるかどうかを判定する。例えば、読み取り持続時間タイマが期限切れになると、読み取り動作が停止されると見なされる。一実施形態では、読み取り持続時間タイマは、読み取り／書き込み回路１４０内にある。一実施形態では、読み取り持続時間タイマは、所与の読み取りコマンドに関連付けられた時間値である。例えば、時間値は、読み取り要求で要求されたデータのサイズに基づくことができる。時間値は、所与のデータ記憶デバイス１０２に対して所与の読み取り動作を実行するのに必要とされる時間であり得る。更に、１０％などの追加の遅延を時間値に追加して、関連付けられた読み取り動作を実行する際の遅延を可能にすることができる。更に、１０％超又は１０％未満の時間遅延値もまた、所与の用途に必要とされるように企図される。一実施形態では、時間値は、１０ナノ秒～５０ナノ秒の値を有し得る。しかしながら、１０ナノ秒未満及び５０ナノ秒超の値も企図される。いくつかの実施形態では、時間遅延値は、メモリデバイスのタイプに依存する。一実施形態では、コントローラ１０６などのデバイスは、以下に説明するようにデータカウントを検証することができるように、ある期間（例えば、読み取り持続時間タイマ）の要求読み取り動作を停止する。更に別の実施例では、読み取りが完了すると、１つ以上の読み取り完了ビットが設定され得る。例えば、読み取り／書き込み回路１４０は、読み取り動作が停止するときに読み取り完了ビットを設定することができる。

【0029】

読み取り動作が停止していないと判定することに応答して、読み取り動作は、ブロック２０４において継続される。読み取り動作が停止したと判定することに応答して、ブロック２０８において読み取りデータの量がカウントされる。一実施形態では、読み取り動作に関連付けられたバイト数が判定及び／又はカウントされる。一実施形態では、読み取りデータ検証回路１４２は、読み取りデータの量を判定する。しかしながら、他の実施例では、読み取り／書き込み回路１４０が、転送された読み取りデータの量を判定する。要求された読み取り動作について予想されるデータの量は、読み取り要求に基づくことができる。例えば、読み取り要求は、４，０９６バイトのデータ（例えば、４ｋデータ読み取り）を要求し得る。１ｋ、２ｋ、８ｋなどの他のデータ読み取りサイズも、読み取り要求に関連付けられ得る。

【0030】

ブロック２１０において、転送されるデータが所定の量のデータに等しいかどうかに関して判定が行われる。一実施形態では、読み取りデータ検証回路１４２は、検証を実行する。しかしながら、他の実施形態では、読み取り／書き込み回路１４０が、検証を実行する。転送されるデータの量が所定の量のデータに等しい場合、データは、所定の量のデータに等しいと判定される。例えば、上記のように、４ｋデータ読み取りは、４，０９６に等しい予想される（例えば、所定の）数のバイトを有する。したがって、４，０９６バイトが読み取り動作中に転送されると判定される場合、転送されるデータは、所定の値に等しいと判定される。しかしながら、４，０９５バイトが読み取り動作中に転送されたと判定される場合、転送されるデータは、所定の値に等しくないと判定される。いくつかの実施例では、所定のバイト数は、所与のデータ記憶デバイス１０２に固有であり得る。例えば、４ｋの転送は、一般に４，０９６バイトのデータを含むが、特定のデータ記憶デバイス及び関連付けられたプロトコルは、エラー訂正ビット、アドレスビット、及び／又は所与の用途に対して必要とされるような他の情報を考慮するためのより多くのデータを含み得る。したがって、データ記憶デバイス１０２は、所定のバイト数の定義された値を有し得る。

【0031】

転送されるデータが所定の値に等しいと判定することに応答して、読み取り動作は、ブロック２１２において完了する。転送されるデータが所定の値に等しくないと判定することに応答して、ブロック２１４において転送失敗ビットが設定される。転送失敗ビットは、データ転送エラーアプリケーション１３０に記憶され得る。しかしながら、他の実施形態では、転送失敗ビットは、読み取り／書き込み回路１４０及び／又は読み取りデータ検証回路１４２に記憶され得る。

【0032】

ブロック２１６において、転送されるデータの量が所定の値に等しくなることを確実にするために、転送されるデータに追加のデータが追加される。例えば、４ｋ読み取り要求に対する転送されるデータがわずか４，０９５バイトに等しい場合、転送されるデータが所定のバイト数を含むことを確実にするために、追加の１バイトが、転送されるデータに付加され得る。１バイトを超えるバイトは、転送されるデータが所定のバイト数を含むことを確実にするために、必要に応じて、転送されるデータに付加され得る。一実施形態では、読み取りデータ検証回路１４２は、必要とされる追加のデータを転送されるデータに追加する。他の実施形態では、読み取り／書き込み回路１４０が、必要とされる追加のデータを転送されるデータに追加する。一実施形態では、付加されるデータは常に同じであってもよく、例えば、論理１又は論理０であってもよい。しかしながら、他の実施例では、付加されるデータは、大気ノイズに基づいて生成されたデータなど、ランダムであり得る。一実施例では、クロック信号は、必要とされる数の見逃されたバイトに等しくトグルされ得、ランダムデータが、転送されるデータの残りのバイトを満たすことを可能にする。どんなデータが付加されるかに関係なく、ブロック２１４における転送失敗ビットの設定は、データが無効であると理解されることを確実にする。追加のデータが、転送されるデータに追加されると、ブロック２１２において読み取り動作が完了する。

【0033】

見逃されたデータを転送されるデータに付加することにより、転送されるデータは、所定のデータ値（例えば、許容可能なバイト数）を含まされる。上記のように、バイトシフト（例えば、許容不能なデータバイト値）は、データ記憶デバイス１０２などのデータ記憶デバイスの故障又は「ブリッキング」をもたらし得る。いくつかの事例では、データ記憶デバイス１０２は、電力リサイクルによってリセットされ得るが、他の事例では、データ記憶デバイス１０２、又はその一部分は、修復可能でない場合がある。バイトシフトは、正しいバイト数が決して受信されないため、１つ以上の要求されたコマンドを完了できないものにする可能性がある。これにより、１つ以上のウォッチドッグルーチンが失敗を示し、それによってデータ記憶デバイス１０２を故障させる可能性がある。

【0034】

一般に、バイトシフトは、データ記憶デバイスでは通例の発生ではない。しかしながら、上記のように、バイトシフトの発生は、実質的な、場合によっては不可逆的な、データ記憶デバイスへの損傷を引き起こす可能性がある。バイトシフトは、ワード線の銅トレースの劣化、シリコンマトリックスの破壊、データ記憶デバイス１０２内の電圧不安定性、データ記憶デバイスの年齢、アルファ粒子劣化などに起因して、デバイスがエージングするにつれて発生し得る。更に、コントローラと１つ以上のメモリとの間のタイミング問題は、見逃されたクロックパルスを生じ、これは、バイトシフトをもたらす可能性がある。

【0035】

ここで図３を参照すると、いくつかの実施形態による、書き込み動作中のバイトシフト検証プロセス３００を示すフローチャートが示されている。一実施形態では、バイトシフト検証プロセス３００は、書き込みデータ検証回路１４４によって実行される。いくつかの実施形態では、バイトシフト検証は、読み取り／書き込み回路１４０と組み合わせて書き込みデータ検証回路１４４によって実行される。更に他の実施形態では、読み取り／書き込み回路１４０は、バイトシフト検証プロセス２００を実行することができる。

【0036】

ブロック３０２において、書き込み要求は、メモリ１０４で受信される。一実施例では、書き込み要求は、コントローラ１０６からメモリ１０４に送信され得る。コントローラ１０６は、上述のように、ホストデバイス１０８から書き込み要求を受信することができる。ブロック３０４において、要求されたデータは、揮発性ラッチ１１１など、メモリの揮発性部分に書き込まれる。一実施形態では、読み取り／書き込み回路１４０は、書き込み要求を容易にし、データを揮発性ラッチ１１１に転送する。

【0037】

ブロック３０６において、受信されたデータの量（例えば、受信されたバイト）を所定の値と比較する。例えば、書き込み要求が４ｋ書き込み要求である場合、所定の値は、４，０９６バイトであり得る。２ｋ書き込み要求では、所定の値は、２，０４８バイトであり得る。全てのサイズの書き込み要求について、所定の値が存在する。一実施形態では、書き込み動作に関連付けられた受信データの量は、書き込みデータ検証回路１４４によって判定及び／又はカウントされる。しかしながら、他の実施例では、読み取り／書き込み回路１４０が、受信されたデータの量を判定する。上記のように、要求された書き込み動作について予想されるデータの量は、書き込み要求に基づくことができる。例えば、書き込み要求は、４，０９６ビットのデータ（例えば、４ｋデータ読み取り）を要求し得る。１ｋ、２ｋ、８ｋなどの他のデータ書き込みサイズも、書き込み要求に関連付けられ得る。いくつかの実施例では、所定のバイト数は、所与のデータ記憶デバイス１０２に固有であり得る。例えば、４ｋの転送は、一般に４，０９６バイトのデータを含むが、特定のデータ記憶デバイス及び関連付けられたプロトコルは、エラー訂正ビット、アドレスビット、及び／又は所与の用途に対して必要とされるような他の情報を考慮するためのより多くのデータを含み得る。したがって、データ記憶デバイス１０２は、所定のデータ記憶バイトの定義された値を有し得る。

【0038】

ブロック３０８において、受信されたデータが所定の量のデータに等しいかどうかに関して判定が行われる。一実施形態では、書き込みデータ検証回路１４４は、検証を実行する。しかしながら、他の実施形態では、読み取り／書き込み回路１４０が、検証を実行する。受信されたデータの量が所定の量のデータに等しい場合、受信されたデータは、所定の量のデータに等しいと判定される。例えば、上記のように、４ｋデータ書き込みは、４，０９６に等しい予想される数のバイトを有する。したがって、４，０９６バイトが書き込み動作中に受信されると判定される場合、受信されたバイト数が所定のバイト数に等しいため、データ転送は許容可能である。しかしながら、４，０９５バイトが書き込み動作中に受信されたと判定される場合、受信されたバイト数が所定のバイト数に等しくないため、データ転送は許容可能でない。データ転送が許容可能でないと判定することに応答して、ブロック３１０において、転送失敗ビットが設定される。転送失敗ビットは、データ転送エラーアプリケーション１３０に記憶され得る。しかしながら、他の実施形態では、転送失敗ビットは、読み取り／書き込み回路１４０及び／又は書き込みデータ検証回路１４４に記憶され得る。転送失敗ビットを設定すると、ブロック３１２においてプログラムコミット遅延が開始される。

【0039】

書き込み中に転送失敗ビットを設定することにより、データ記憶デバイス１０２、したがってコントローラ１０６は、転送問題が発生していることを理解することが可能になり、これにより、作成されるデータを読み取るのを試みる前にデバッグ及び／又はエラー管理を実行することが可能になり、これによって、破損したデータがアクセスされることになるか、又は不適切なデータに起因するデータ記憶デバイス１０２の故障をもたらす可能性がある。したがって、転送失敗ビットステータスをデータ記憶デバイス１０２に提供することにより、後続の読み取り動作中の潜在的な障害が低減又は排除され得る。更に、転送失敗ビットは、追加のデバッグが将来の転送エラーを防止するのを可能にする。例えば、１つ以上のアレイ（例えば、記憶素子１０７Ａ～１０７Ｎ）及び／又はメモリダイ１０３は、上述のようなデータ転送エラーに応答して後退され得る。場合によっては、所与の記憶素子１０７Ａ～１０７Ｎ及び／又はメモリダイ１０３の読み取り／書き込みサイクルの数などの追加の情報を、転送エラービットステータスと併せて使用して、関連付けられた記憶素子１０７Ａ～１０７Ｎ及び／又はメモリダイ１０３が後退されるべきかどうかを判定することができる。更に、データ記憶デバイス１０２がエンタープライズシステムの一部である場合、転送失敗ビットステータスに関連付けられた情報は、システム管理者及び／又はエンタープライズコントローラに提供され得る。これは、エラーがバイトシフトエラーに起因したことを示す情報又はステータスデータを提供することなく、バイトシフトエラーが発生するときにデータが破損したことのみを示した以前のデータ記憶デバイスの改善である。

【0040】

データ転送が許容可能な値である（すなわち、所定の値に等しくない）と判定することに応答して、プログラムコミット遅延は、ブロック３１２において開始される。プログラムコミット遅延は、ラッチ１１１などの揮発性メモリに書き込みコマンドに関連付けられたデータを書き込むことと、記憶素子１０７Ａ～１０７Ｎなどの１つ以上のアレイ（例えば、ワード線）にデータをコミットすることとの間の遅延である。いくつかの実施形態では、コミット遅延は、定義された期間（例えば、１０ナノ秒）であり得る。しかしながら、他の実施例では、コミット遅延は、１０ナノ秒超又は１０ナノ秒未満であり得る。他の実施例では、コミット遅延は、書き込み要求のサイズに基づき得るため、書き込み要求が大きいほど、プログラムコミット遅延は大きくなる。いくつかの実施例では、コミット遅延はない場合がある。

【0041】

プログラムコミット遅延が完了すると、ブロック３１４においてコミット動作コマンドが発行される。一実施形態では、コミット動作コマンドは、読み取り／書き込み回路１４０によって発行される。他の実施形態では、コントローラ１０６などのデータ記憶デバイス１０２の１つ以上の他の構成要素が、コミット動作コマンドを発行する。コミット動作コマンドは、読み取り／書き込み回路１４０に、受信されたデータを記憶素子１０７Ａ～１０７Ｎ及び／又は１０９Ａ～１０９Ｎなどの１つ以上の静的アレイに書き込むように命令する。コミット動作コマンドを発行すると、転送失敗ビットがブロック３１６において設定されたかどうかに関して判定が行われる。一実施形態では、読み取り／書き込み回路１４０は、転送失敗ビットが設定されているかどうかを判定する。他の実施形態では、読み取りデータ検証回路１４２及び書き込みデータ検証回路１４４のうちの１つ以上が、転送失敗ビットが設定されているかどうかを判定する。他の実施形態では、書き込みデータ検証回路１４４、エラー訂正回路１４６、及び／又はコントローラ１０６など、データ記憶デバイス１０２の１つ以上の他の構成要素が、転送失敗ビットが設定されているかどうかを判定する。

【0042】

転送失敗ビットが設定されていると判定することに応答して、動作ステータスは、ブロック３１８において失敗に設定される。一実施形態では、動作ステータスは、データ転送エラーアプリケーション１３０内で失敗に設定され得る。他の実施形態では、動作ステータスは、エラー訂正回路１４６内で失敗に設定され得る。動作ステータスを失敗に設定することに加えて、追加のデータを記憶し、動作失敗に関連付けることができる。例えば、許容値ではない受信されたバイトに基づいて転送失敗ビットが設定されたことを示す指標が提供され得る。書き込み要求サイズ、見逃しバイト情報、書き込みアドレス、デバイス温度、及び／又は所与の記憶素子１０７Ａ～１０７Ｎの読み取り／書き込み動作の数などの他の情報も、動作失敗ステータスとともに記憶され得る。

【0043】

転送失敗ビットが設定されていないと判定することに応答して、（例えば、受信されたデータを１つ以上の静的アレイに書き込む）コミット動作がブロック３２０において実行される。ブロック３２２において、読み取り／書き込み回路１４０は、コミット動作が成功したかどうかを判定する。コミット動作が成功しなかったと判定することに応答して、動作ステータスは、ブロック３１８において失敗に設定される。コミット動作が成功したと判定することに応答して、動作は、ブロック３２４において成功として報告される。一実施例では、読み取り／書き込み回路１４０は、成功した動作を、データ転送エラーアプリケーション１３０、書き込みデータ検証回路１４４、及び／又はコントローラ１０６などの１つ以上の構成要素に報告することができる。

【0044】

本明細書に説明されるプロセス、システム、方法、ヒューリスティックなどに関して、かかるプロセスのステップは、特定の順序付けられたシーケンスに従って発生するものとして説明されているが、かかるプロセスは、本明細書に説明される順序以外の順序で実行されると説明されたステップを用いて実施され得ることを理解されたい。更に、特定のステップが同時に実行されてもよく、他のステップが追加されてもよく、又は本明細書に説明される特定のステップを省略することができることを理解されたい。すなわち、本明細書のプロセスの説明は、特定の実装を例示する目的で提供され、特許請求の範囲を限定するものと解釈されるべきではない。

【0045】

したがって、上の説明は例示的であり、限定的ではないことが意図されることを理解されたい。提供される実施例以外の多くの実施形態及び用途は、上の説明を読むことで明らかとなるであろう。範囲は、上の説明を参照して決定されるべきではなく、その代わりに、添付の特許請求の範囲を参照して、かかる特許請求の範囲が権利を与えられる等価物の全範囲とともに決定されるべきである。将来の開発が本明細書で考察される技術において生じ、開示されたシステム及び方法がそのような将来の実施形態に組み込まれることが予想及び意図されている。要約すると、用途は、修正及び変形が可能であることを理解されたい。

【0046】

特許請求の範囲で使用される全ての用語は、本明細書でなされる反対の明示的な指示がない限り、本明細書に説明される技術において知識豊富な者によって理解されるような、最も広い合理的な構造及びそれらの通常の意味が与えられることを意図している。具体的には、「ａ」、「ｔｈｅ」、「ｓａｉｄ」などのような単数形冠詞の使用は、請求項の反対の明示的な限定を列挙しない限り、示された要素のうちの１つ以上を列挙するために読み取られるべきである。

【0047】

要約書は、読者が技術的開示の性質を迅速に確認することができるように提供される。請求項の範囲又は意味を解釈又は限定するために使用されないことが理解されよう。加えて、上述の［発明を実施するための形態］において、様々な機能が、本開示を合理化する目的で様々な実施形態において一緒にグループ化されていることが分かり得る。本開示の方法は、請求される実施形態が各請求項に明示的に列挙されているよりも多くの機能を必要とするという意図を反映するものとして解釈されるべきではない。むしろ、以下の特許請求の範囲が反映されるように、本発明の主題は、開示される単一の実施形態の全ての機能よりも少ないことにある。したがって、以下の特許請求の範囲は、「発明を実施するための形態」に組み込まれ、各特許請求の範囲は、個別に請求される主題として独立している。

【図1】

【図2】

【図3】