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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-12-11
(45)【発行日】2023-12-19
(54)【発明の名称】表示パネル及びその製作方法、表示装置
(51)【国際特許分類】
G09F 9/30 20060101AFI20231212BHJP
G09F 9/00 20060101ALI20231212BHJP
G09F 9/302 20060101ALI20231212BHJP
H10K 59/00 20230101ALI20231212BHJP
【ＦＩ】
G09F9/30 338
G09F9/00 338
G09F9/30 365
G09F9/302 C
H10K59/00
【請求項の数】
14
(21)【出願番号】P 2021572448
(86)(22)【出願日】2019-11-21
(65)【公表番号】
(43)【公表日】2023-03-16
(86)【国際出願番号】 CN2019119953
(87)【国際公開番号】W WO2021097754
(87)【国際公開日】2021-05-27
【審査請求日】2022-11-17
(73)【特許権者】
【識別番号】510280589
【氏名又は名称】京東方科技集團股▲ふん▼有限公司
【氏名又は名称原語表記】ＢＯＥ ＴＥＣＨＮＯＬＯＧＹ ＧＲＯＵＰ ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】Ｎｏ．１０ Ｊｉｕｘｉａｎｑｉａｏ Ｒｄ．，Ｃｈａｏｙａｎｇ Ｄｉｓｔｒｉｃｔ，Ｂｅｉｊｉｎｇ １０００１５，ＣＨＩＮＡ
(73)【特許権者】
【識別番号】511121702
【氏名又は名称】成都京東方光電科技有限公司
【氏名又は名称原語表記】ＣＨＥＮＧＤＵ ＢＯＥ ＯＰＴＯＥＬＥＣＴＲＯＮＩＣＳ ＴＥＣＨＮＯＬＯＧＹ ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】Ｎｏ．１１８８，Ｈｅｚｕｏ Ｒｄ．，（Ｗｅｓｔ Ｚｏｎｅ），Ｈｉ－ｔｅｃｈ Ｄｅｖｅｌｏｐｍｅｎｔ Ｚｏｎｅ，Ｃｈｅｎｇｄｕ，Ｓｉｃｈｕａｎ，６１１７３１，Ｐ．Ｒ．ＣＨＩＮＡ
(74)【代理人】
【識別番号】100070024
【弁理士】
【氏名又は名称】松永 宣行
(74)【代理人】
【識別番号】100195257
【弁理士】
【氏名又は名称】大渕 一志
(72)【発明者】
【氏名】劉 庭良
(72)【発明者】
【氏名】楊 慧娟
(72)【発明者】
【氏名】張 毅
(72)【発明者】
【氏名】李 瀚
(72)【発明者】
【氏名】王 予
(72)【発明者】
【氏名】皇甫 魯江
【審査官】石本 努
(56)【参考文献】
【文献】米国特許出願公開第２０１８／０２５４３０４（ＵＳ，Ａ１）
【文献】中国特許出願公開第１０５５５２１０２（ＣＮ，Ａ）
【文献】中国特許出願公開第１１０１３７２１２（ＣＮ，Ａ）
【文献】特開２０１８－１９８１９８（ＪＰ，Ａ）
【文献】中国特許出願公開第１０９７８６４３４（ＣＮ，Ａ）
【文献】米国特許出願公開第２０１９／００６４５５２（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１８／０２３３０７９（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０９Ｆ９／００－９／４６
Ｈ０５Ｂ３３／００－３３／２８
４４／００
４５／６０
Ｈ１０Ｋ５０／００－９９／００
(57)【特許請求の範囲】
【請求項1】
表示パネルであって、ベースと、前記ベース上に設けられた機能膜層と、前記機能膜層における前記ベースとは反対側に設けられた複数の第一発光素子とを含み、アレイ状に並べられた複数のサブ画素エリアを更に含み、前記機能膜層は、電源信号線層、データ線層及び補償機能層を含み、前記電源信号線層は、各前記サブ画素エリアに設けられた電源信号線パターンを含み、前記データ線層は、各前記サブ画素エリアに設けられたデータ線パターンを含み、前記電源信号線パターンは、第一方向に沿って延在する第一部分を含み、前記データ線パターンは、前記第一方向に沿って延在し、前記補償機能層は、少なくとも１つの前記サブ画素エリアに設けられた補償機能パターンを含み、
各々の前記第一発光素子は何れも、前記ベースから遠ざかる方向に沿って順次に積層して設けられた第一アノード、第一発光パターン及び第一カソードを含み、前記第一アノードの前記ベース上での正投影は、対応する前記電源信号線パターンの前記ベース上での正投影とは第一オーバーラップ領域があり、対応する前記データ線パターンの前記ベース上での正投影とは第二オーバーラップ領域があり、対応する前記補償機能パターンの前記ベース上での正投影とは第三オーバーラップ領域があり、前記第二オーバーラップ領域は、前記第一オーバーラップ領域と前記第三オーバーラップ領域との間に位置し、
前記第一アノードは、第二方向に沿って対向して設けられた第一エッジ部分及び第二エッジ部分と、前記第一エッジ部分と前記第二エッジ部分との間に位置する第一中間部分とを含み、前記第二方向と前記第一方向とは交差し、
前記第一エッジ部分の前記ベース上での正投影は、前記第一オーバーラップ領域を含み、前記第二エッジ部分の前記ベース上での正投影は、前記第三オーバーラップ領域を含み、前記第一中間部分の前記ベース上での正投影は、前記第二オーバーラップ領域を含み、
前記第一アノードは、前記第一方向に沿って対向して設けられた第三エッジ部分及び第四エッジ部分を更に含み、前記第一中間部分は、前記第三エッジ部分と第四エッジ部分との間に位置し、前記第三エッジ部分は、前記第一エッジ部分及び前記第二エッジ部分にそれぞれに結合され、前記第四エッジ部分は、前記第一エッジ部分及び前記第二エッジ部分にそれぞれに結合され、
前記第一アノードは、本体部分及びビアホール接続部分を含み、前記本体部分は、前記第一エッジ部分、前記第二エッジ部分、前記第三エッジ部分、前記第四エッジ部分及び前記第一中間部分を含み、前記本体部分は、中心対称パターンである、表示パネル。
【請求項2】
前記第一エッジ部分の前記ベース上での正投影は、前記第一発光パターンの前記ベース上での正投影とオーバーラップせず、前記第二エッジ部分の前記ベース上での正投影は、前記第一発光パターンの前記ベース上での正投影とオーバーラップせず、前記第一中間部分の前記ベース上での正投影は、前記第一発光パターンの前記ベース上での正投影とオーバーラップする、請求項１に記載の表示パネル。
【請求項3】
前記機能膜層は、ゲート走査線層、初期化信号線層、リセット信号線層及び発光制御信号線層を更に含み、前記ゲート走査線層は、各前記サブ画素エリアに設けられたゲート走査線パターンを含み、前記初期化信号線層は、各前記サブ画素エリアに設けられた初期化信号線パターンを含み、前記リセット信号線層は、各前記サブ画素エリアに設けられたリセット信号線パターンを含み、前記発光制御信号線層は、各前記サブ画素エリアに設けられた発光制御信号線パターンを含み、前記ゲート走査線パターン、前記初期化信号線パターン、前記リセット信号線パターン及び前記発光制御信号線パターンは、何れも前記第二方向に沿って延在する、請求項１に記載の表示パネル。
【請求項4】
前記第一中間部分の前記ベース上での正投影と、対応する前記ゲート走査線パターンの前記ベース上での正投影、及び対応する前記リセット信号線パターンの前記ベース上での正投影とには、第六オーバーラップ領域が含まれる、請求項３に記載の表示パネル。
【請求項5】
前記表示パネルは、第一金属層、第二金属層及び第三金属層を含み、前記ゲート走査線層、前記リセット信号線層及び前記発光制御信号線層は、前記第一金属層に位置し、
前記初期化信号線層は、前記第二金属層に位置し、
前記データ線層、前記電源信号線層及び前記補償機能層は、前記第三金属層に位置し、前記機能膜層は、第一絶縁層及び第二絶縁層を更に含み、前記第一絶縁層は、前記第一金属層と前記第二金属層との間に位置し、前記第二絶縁層は、前記第二金属層と前記第三金属層との間に位置する、請求項３に記載の表示パネル。
【請求項6】
前記表示パネルは、複数のサブ画素駆動回路を更に含み、前記複数のサブ画素駆動回路のうち、第一部分のサブ画素駆動回路は、前記第一発光素子と１対１で対応し、前記第一部分のサブ画素駆動回路は、対応する前記第一発光素子の発光を駆動するためのものであり、前記サブ画素駆動回路は、駆動トランジスタ、第一トランジスタ、第二トランジスタ、第四トランジスタ及び蓄積容量を含み、前記第一トランジスタのゲートは、対応する前記ゲート走査線パターンに結合され、前記第一トランジスタの第一電極は、前記駆動トランジスタの第二電極に結合され、前記第一トランジスタの第二電極は、前記駆動トランジスタのゲートに結合され、
前記第二トランジスタのゲートは、対応する前記リセット信号線パターンに結合され、前記第二トランジスタの第一電極は、対応する前記初期化信号線パターンに結合され、前記第二トランジスタの第二電極は、前記駆動トランジスタのゲートに結合され、
前記第四トランジスタのゲートは、対応する前記ゲート走査線パターンに結合され、前記第四トランジスタの第一電極は、対応する前記データ線パターンに結合され、前記第四トランジスタの第二電極は、前記駆動トランジスタの第一電極に結合され、
前記駆動トランジスタの第一電極は、対応する前記電源信号線パターンに結合され、前記駆動トランジスタの第二電極は、対応する前記第一発光素子に結合され、
前記蓄積容量の第一極板は、前記駆動トランジスタのゲートに結合され、前記蓄積容量の第二極板は、対応する前記電源信号線パターンに結合される、請求項３に記載の表示パネル。
【請求項7】
前記サブ画素駆動回路は、第一導電接続部を更に含み、前記第一トランジスタの第二電極は、前記第一導電接続部を介して、前記駆動トランジスタのゲートに結合され、前記表示パネルは、第三金属層を更に含み、前記第一導電接続部は、前記第三金属層に位置し、前記第一部分のサブ画素駆動回路に含まれる第一導電接続部の前記ベース上での正投影は、それに対応する第一アノードの前記ベース上での正投影とオーバーラップせず、前記表示パネルは、複数の第二発光素子及び複数の第三発光素子を更に含み、各々の前記第二発光素子は、前記ベースから遠ざかる方向に沿って順次に積層して設けられた第二アノード、第二発光パターン及び第二カソードを含み、各々の前記第三発光素子は何れも、前記第一方向に沿って対向して設けられた２つのサブ発光素子を含み、各々の前記サブ発光素子は何れも、前記ベースから遠ざかる方向に沿って順次に積層して設けられた第三アノード、第三発光パターン及び第三カソードを含み、
前記複数のサブ画素駆動回路は、第二部分のサブ画素駆動回路及び第三部分のサブ画素駆動回路を更に含み、前記第二部分のサブ画素駆動回路は、前記第二発光素子と１対１で対応し、前記第二部分のサブ画素駆動回路は、対応する前記第二発光素子の発光を駆動するためのものであり、前記第三部分のサブ画素駆動回路は、前記サブ発光素子と１対１で対応し、前記第三部分のサブ画素駆動回路は、対応するサブ発光素子の発光を駆動するためのものであり、
前記第二部分のサブ画素駆動回路に含まれる第一導電接続部の前記ベース上での正投影は、それに対応する第二アノードの電極上での正投影とオーバーラップし、前記第三部分のサブ画素駆動回路に含まれる第一導電接続部の前記ベース上での正投影は、それに対応する第三アノードの前記ベース上での正投影とオーバーラップする、請求項６に記載の表示パネル。
【請求項8】
前記第一トランジスタのゲートは、対応する前記ゲート走査線パターンに直接接触しており、又は前記第一トランジスタの第一電極の前記ベース上での正投影は、対応する前記補償機能パターンの前記ベース上での正投影とオーバーラップせず、又は
前記第一トランジスタの第二電極の前記ベース上での正投影は、対応する前記補償機能パターンの前記ベース上での正投影とオーバーラップしない、請求項６に記載の表示パネル。
【請求項9】
前記サブ画素駆動回路は、第七トランジスタを更に含み、前記第七トランジスタのゲートは、リセット信号線パターンに結合され、第一部分のサブ画素駆動回路における第七トランジスタの第二電極は、前記第一アノードに結合され、当該第七トランジスタの第一電極の前記ベース上での正投影と、対応する前記補償機能パターンの前記ベース上での正投影との間には、第七オーバーラップ領域があり、前記第七トランジスタの第一電極は、前記第七オーバーラップ領域に設けられたビアホールを介して、対応する前記補償機能パターンに結合されることで、当該補償機能パターンを介して、対応する前記初期化信号線パターンに間接結合され、前記駆動トランジスタのゲートの前記ベース上での正投影は、対応する前記補償機能パターンの前記ベース上での正投影と少なくとも部分的にオーバーラップし、
前記駆動トランジスタのゲートの前記ベース上での正投影と、対応する前記補償機能パターンの前記ベース上での正投影とには、オーバーラップする第一オーバーラップ部分が含まれ、
前記第一オーバーラップ部分の前記ベース上での正投影は、対応する前記第一アノードの前記ベース上での正投影と少なくとも部分的にオーバーラップする、請求項６に記載の表示パネル。
【請求項10】
前記蓄積容量の第一極板は、前記ゲート走査線パターン及び前記リセット信号線パターンと同じ材料で設けられ、前記蓄積容量の第二極板は、前記初期化信号線パターンと同じ材料で設けられ、前記蓄積容量の第一極板の前記ベース上での正投影、及び前記蓄積容量の第二極板の前記ベース上での正投影は何れも、対応する前記ゲート走査線パターンの前記ベース上での正投影と、対応する前記発光制御信号線パターンの前記ベース上での正投影との間に位置し、又は
前記機能膜層は、ゲート絶縁層と、前記ゲート絶縁層における前記ベースとは反対側に位置する第一絶縁層とを更に含み、前記蓄積容量の第一極板、前記ゲート走査線パターン及び前記リセット信号線パターンは、何れも前記ゲート絶縁層における前記ベースとは反対側の表面に位置し、前記蓄積容量の第二極板と前記初期化信号線パターンとは、何れも前記第一絶縁層における前記ベースとは反対側の表面に位置する、請求項６に記載の表示パネル。
【請求項11】
前記蓄積容量の第一極板の前記ベース上での正投影、及び前記蓄積容量の第二極板の前記ベース上での正投影は何れも、対応する前記第一アノードの前記ベース上での正投影と部分的にオーバーラップし、又は前記蓄積容量の第一極板の前記ベース上での正投影、及び前記蓄積容量の第二極板の前記ベース上での正投影は何れも、対応する前記補償機能パターンの前記ベース上での正投影と部分的にオーバーラップし、又は
前記蓄積容量の第二極板の中心領域は、開口を含み、前記開口の前記ベース上での正投影は、対応する前記補償機能パターンの前記ベース上での正投影とオーバーラップしない、請求項６に記載の表示パネル。
【請求項12】
前記ベースに垂直な方向において、前記補償機能層と前記電源信号線層との間の厚さの差は、閾値範囲内にあるか、或いは、前記補償機能層と前記データ線層との間の厚さの差は、閾値範囲内にあり、前記表示パネルは、複数の第二発光素子を更に含み、
各々の前記第二発光素子は、前記ベースから遠ざかる方向に沿って順次に積層して設けられた第二アノード、第二発光パターン及び第二カソードを含み、前記第二アノードは、第二方向に沿って対向して設けられた第五エッジ部分及び第六エッジ部分と、前記第五エッジ部分と前記第六エッジ部分との間に位置する第二中間部分とを含み、前記第二中間部分の前記ベース上での正投影は、前記第二発光パターンの前記ベース上での正投影と重なり合い、
前記第二中間部分の前記ベース上での正投影は、対応する前記電源信号線パターンの前記ベース上での正投影と少なくとも部分的に重なり、前記第二中間部分の前記ベース上での正投影は、対応する前記データ線パターンの前記ベース上での正投影と少なくとも部分的に重なり、
前記第二発光パターンは、第二対称軸に関して対称であり、前記第二対称軸は、前記第一方向に沿って延在し、前記第二対称軸の前記ベース上での正投影は、対応する前記電源信号線パターンの前記ベース上での正投影の内部に位置し、
前記表示パネルは、複数の第三発光素子を更に含み、
各々の前記第三発光素子は何れも、前記第一方向に沿って対向して設けられた２つのサブ発光素子を含み、各々の前記サブ発光素子は何れも、前記ベースから遠ざかる方向に沿って順次に積層して設けられた第三アノード、第三発光パターン及び第三カソードを含み、前記第三アノードは、前記第二方向に沿って対向して設けられた第七エッジ部分及び第八エッジ部分と、前記第七エッジ部分と前記第八エッジ部分との間に位置する第三中間部分とを含み、前記第三中間部分の前記ベース上での正投影は、前記第三発光パターンの前記ベース上での正投影と重なり合い、
前記第三中間部分の前記ベース上での正投影は、対応する前記データ線パターンの前記ベース上での正投影と少なくとも部分的に重なり、
前記第七エッジ部分の前記ベース上での正投影は、対応する電源信号線パターンの前記ベース上での正投影と少なくとも部分的に重なる、請求項１に記載の表示パネル。
【請求項13】
請求項１～１２の何れか一項に記載の表示パネルを含む、表示装置。
【請求項14】
表示パネルの製作方法であって、前記表示パネルは、アレイ状に並べられた複数のサブ画素エリアを含み、前記製作方法は、電源信号線層、データ線層及び補償機能層を含む機能膜層であって、前記電源信号線層が、各前記サブ画素エリアに設けられた電源信号線パターンを含み、前記データ線層が、各前記サブ画素エリアに設けられたデータ線パターンを含み、前記電源信号線パターンが、第一方向に沿って延在する第一部分を含み、前記データ線パターンが、前記第一方向に沿って延在し、前記補償機能層が、少なくとも１つの前記サブ画素エリアに設けられた補償機能パターンを含む機能膜層を、ベース上に製作することと、
複数の第一発光素子であって、各々の前記第一発光素子が何れも、前記ベースから遠ざかる方向に沿って順次に積層して設けられた第一アノード、第一発光パターン及び第一カソードを含み、前記第一アノードの前記ベース上での正投影が、対応する前記電源信号線パターンの前記ベース上での正投影とは第一オーバーラップ領域があり、対応する前記データ線パターンの前記ベース上での正投影とは第二オーバーラップ領域があり、対応する前記補償機能パターンの前記ベース上での正投影とは第三オーバーラップ領域があり、前記第二オーバーラップ領域が、前記第一オーバーラップ領域と前記第三オーバーラップ領域との間に位置する複数の第一発光素子を、前記機能膜層における前記ベースとは反対側に製作することとを含み、
前記第一アノードは、第二方向に沿って対向して設けられた第一エッジ部分及び第二エッジ部分と、前記第一エッジ部分と前記第二エッジ部分との間に位置する第一中間部分とを含み、前記第二方向と前記第一方向とは交差し、
前記第一エッジ部分の前記ベース上での正投影は、前記第一オーバーラップ領域を含み、前記第二エッジ部分の前記ベース上での正投影は、前記第三オーバーラップ領域を含み、前記第一中間部分の前記ベース上での正投影は、前記第二オーバーラップ領域を含み、
前記第一アノードは、前記第一方向に沿って対向して設けられた第三エッジ部分及び第四エッジ部分を更に含み、前記第一中間部分は、前記第三エッジ部分と第四エッジ部分との間に位置し、前記第三エッジ部分は、前記第一エッジ部分及び前記第二エッジ部分にそれぞれに結合され、前記第四エッジ部分は、前記第一エッジ部分及び前記第二エッジ部分にそれぞれに結合され、
前記第一アノードは、本体部分及びビアホール接続部分を含み、前記本体部分は、前記第一エッジ部分、前記第二エッジ部分、前記第三エッジ部分、前記第四エッジ部分及び前記第一中間部分を含み、前記本体部分は、中心対称パターンである、表示パネルの製作方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、表示の技術分野に関し、特に、表示パネル及びその製作方法、表示装置に関する。
【背景技術】
【0002】
アクティブマトリックス有機発光ダイオード（英語：Ａｃｔｉｖｅ－ｍａｔｒｉｘ ｏｒｇａｎｉｃ ｌｉｇｈｔ－ｅｍｉｔｔｉｎｇ ｄｉｏｄｅ、略称：ＡＭＯＬＥＤ）表示製品は、その高輝度、低消費電力、高速応答、高精細度、優れた可撓性、高発光効率等の利点から、いろいろな分野で幅広く利用されている。
【0003】
一方で、ＡＭＯＬＥＤ表示製品の応用範囲が広がるにつれ、ＡＭＯＬＥＤ表示製品の表示品質に対する要求もますます高まっており、その中でも、表示製品による表示時に発生し易い色ずれ現象が人々から広く注目されている。
【発明の概要】
【0004】
本開示の目的は、表示パネル及びその製作方法、表示装置を提供することにある。
【0005】
本開示の第一局面は、表示パネルであって、ベースと、前記ベース上に設けられた機能膜層と、前記機能膜層における前記ベースとは反対側に設けられた複数の第一発光素子とを含み、アレイ状に並べられた複数のサブ画素エリアを更に含み、
前記機能膜層は、電源信号線層、データ線層及び補償機能層を含み、前記電源信号線層は、各前記サブ画素エリアに設けられた電源信号線パターンを含み、前記データ線層は、各前記サブ画素エリアに設けられたデータ線パターンを含み、前記電源信号線パターンは、第一方向に沿って延在する第一部分を含み、前記データ線パターンは、前記第一方向に沿って延在し、前記補償機能層は、少なくとも１つの前記サブ画素エリアに設けられた補償機能パターンを含み、
各々の前記第一発光素子は何れも、前記ベースから遠ざかる方向に沿って順次に積層して設けられた第一アノード、第一発光パターン及び第一カソードを含み、前記第一アノードの前記ベース上での正投影は、対応する前記電源信号線パターンの前記ベース上での正投影とは第一オーバーラップ領域があり、対応する前記データ線パターンの前記ベース上での正投影とは第二オーバーラップ領域があり、対応する前記補償機能パターンの前記ベース上での正投影とは第三オーバーラップ領域があり、前記第二オーバーラップ領域は、前記第一オーバーラップ領域と前記第三オーバーラップ領域との間に位置する、表示パネルを提供する。
前記機能膜層は、電源信号線層、データ線層及び補償機能層を含み、前記電源信号線層は、各前記サブ画素エリアに設けられた電源信号線パターンを含み、前記データ線層は、各前記サブ画素エリアに設けられたデータ線パターンを含み、前記電源信号線パターンは、第一方向に沿って延在する第一部分を含み、前記データ線パターンは、前記第一方向に沿って延在し、前記補償機能層は、少なくとも１つの前記サブ画素エリアに設けられた補償機能パターンを含み、
各々の前記第一発光素子は何れも、前記ベースから遠ざかる方向に沿って順次に積層して設けられた第一アノード、第一発光パターン及び第一カソードを含み、前記第一アノードの前記ベース上での正投影は、対応する前記電源信号線パターンの前記ベース上での正投影とは第一オーバーラップ領域があり、対応する前記データ線パターンの前記ベース上での正投影とは第二オーバーラップ領域があり、対応する前記補償機能パターンの前記ベース上での正投影とは第三オーバーラップ領域があり、前記第二オーバーラップ領域は、前記第一オーバーラップ領域と前記第三オーバーラップ領域との間に位置する、表示パネルを提供する。
【0006】
選択的に、前記第一アノードは、第二方向に沿って対向して設けられた第一エッジ部分及び第二エッジ部分と、前記第一エッジ部分と前記第二エッジ部分との間に位置する第一中間部分とを含み、前記第二方向と前記第一方向とは交差し、
前記第一エッジ部分の前記ベース上での正投影は、前記第一オーバーラップ領域を含み、前記第二エッジ部分の前記ベース上での正投影は、前記第三オーバーラップ領域を含み、前記第一中間部分の前記ベース上での正投影は、前記第二オーバーラップ領域を含む。
前記第一エッジ部分の前記ベース上での正投影は、前記第一オーバーラップ領域を含み、前記第二エッジ部分の前記ベース上での正投影は、前記第三オーバーラップ領域を含み、前記第一中間部分の前記ベース上での正投影は、前記第二オーバーラップ領域を含む。
【0007】
選択的に、前記第一エッジ部分の前記ベース上での正投影は、前記第一発光パターンの前記ベース上での正投影とオーバーラップせず、前記第二エッジ部分の前記ベース上での正投影は、前記第一発光パターンの前記ベース上での正投影とオーバーラップせず、前記第一中間部分の前記ベース上での正投影は、前記第一発光パターンの前記ベース上での正投影とオーバーラップする。
【0008】
選択的に、前記機能膜層は、ゲート走査線層、初期化信号線層、リセット信号線層及び発光制御信号線層を更に含み、
前記ゲート走査線層は、各前記サブ画素エリアに設けられたゲート走査線パターンを含み、前記初期化信号線層は、各前記サブ画素エリアに設けられた初期化信号線パターンを含み、前記リセット信号線層は、各前記サブ画素エリアに設けられたリセット信号線パターンを含み、前記発光制御信号線層は、各前記サブ画素エリアに設けられた発光制御信号線パターンを含み、前記ゲート走査線パターン、前記初期化信号線パターン、前記リセット信号線パターン及び前記発光制御信号線パターンは、何れも第二方向に沿って延在し、前記第二方向と前記第一方向とは交差する。
前記ゲート走査線層は、各前記サブ画素エリアに設けられたゲート走査線パターンを含み、前記初期化信号線層は、各前記サブ画素エリアに設けられた初期化信号線パターンを含み、前記リセット信号線層は、各前記サブ画素エリアに設けられたリセット信号線パターンを含み、前記発光制御信号線層は、各前記サブ画素エリアに設けられた発光制御信号線パターンを含み、前記ゲート走査線パターン、前記初期化信号線パターン、前記リセット信号線パターン及び前記発光制御信号線パターンは、何れも第二方向に沿って延在し、前記第二方向と前記第一方向とは交差する。
【0009】
選択的に、前記第一アノードは、前記第一方向に沿って対向して設けられた第三エッジ部分及び第四エッジ部分を更に含み、前記第一中間部分は、前記第三エッジ部分と第四エッジ部分との間に位置し、前記第三エッジ部分は、それぞれ前記第一エッジ部分及び前記第二エッジ部分に結合され、前記第四エッジ部分は、それぞれ前記第一エッジ部分及び前記第二エッジ部分に結合され、
前記第一中間部分の前記ベース上での正投影と、対応する前記ゲート走査線パターンの前記ベース上での正投影、及び対応する前記リセット信号線パターンの前記ベース上での正投影とには、第六オーバーラップ領域が含まれる。
前記第一中間部分の前記ベース上での正投影と、対応する前記ゲート走査線パターンの前記ベース上での正投影、及び対応する前記リセット信号線パターンの前記ベース上での正投影とには、第六オーバーラップ領域が含まれる。
【0010】
選択的に、前記第一アノードは、本体部分及びビアホール接続部分を含み、前記本体部分は、前記第一エッジ部分、前記第二エッジ部分、前記第三エッジ部分、前記第四エッジ部分及び前記第一中間部分を含み、前記本体部分は、中心対称パターンである。
【0011】
選択的に、前記第一中間部分は、中心対称パターンであり、前記第一中間部分の前記ベース上での正投影は、前記第一発光パターンの前記ベース上での正投影と重なり合う。
【0012】
選択的に、前記表示パネルは、第一金属層、第二金属層及び第三金属層を含み、
前記ゲート走査線層、前記リセット信号線層及び前記発光制御信号線層は、前記第一金属層に位置し、
前記初期化信号線層は、前記第二金属層に位置し、
前記データ線層、前記電源信号線層及び前記補償機能層は、前記第三金属層に位置し、
前記機能膜層は、第一絶縁層及び第二絶縁層を更に含み、前記第一絶縁層は、前記第一金属層と前記第二金属層との間に位置し、前記第二絶縁層は、前記第二金属層と前記第三金属層との間に位置する。
前記ゲート走査線層、前記リセット信号線層及び前記発光制御信号線層は、前記第一金属層に位置し、
前記初期化信号線層は、前記第二金属層に位置し、
前記データ線層、前記電源信号線層及び前記補償機能層は、前記第三金属層に位置し、
前記機能膜層は、第一絶縁層及び第二絶縁層を更に含み、前記第一絶縁層は、前記第一金属層と前記第二金属層との間に位置し、前記第二絶縁層は、前記第二金属層と前記第三金属層との間に位置する。
【0013】
選択的に、前記補償機能パターンは、導電材料で製作され、且つ前記初期化信号線パターンに結合される。
【0014】
選択的に、前記補償機能パターンは、前記データ線パターンと同じ層に設けられる。
【0015】
選択的に、前記表示パネルは、複数のサブ画素駆動回路を更に含み、前記複数のサブ画素駆動回路のうち、第一部分のサブ画素駆動回路は、前記第一発光素子と１対１で対応し、前記第一部分のサブ画素駆動回路は、対応する前記第一発光素子の発光を駆動するためのものであり、前記サブ画素駆動回路は、駆動トランジスタ、第一トランジスタ、第二トランジスタ、第四トランジスタ及び蓄積容量を含み、
前記第一トランジスタのゲートは、対応する前記ゲート走査線パターンに結合され、前記第一トランジスタの第一電極は、前記駆動トランジスタの第二電極に結合され、前記第一トランジスタの第二電極は、前記駆動トランジスタのゲートに結合され、
前記第二トランジスタのゲートは、対応する前記リセット信号線パターンに結合され、前記第二トランジスタの第一電極は、対応する前記初期化信号線パターンに結合され、前記第二トランジスタの第二電極は、前記駆動トランジスタのゲートに結合され、
前記第四トランジスタのゲートは、対応する前記ゲート走査線パターンに結合され、前記第四トランジスタの第一電極は、対応する前記データ線パターンに結合され、前記第四トランジスタの第二電極は、前記駆動トランジスタの第一電極に結合され、
前記駆動トランジスタの第一電極は、対応する前記電源信号線パターンに結合され、前記駆動トランジスタの第二電極は、対応する前記第一発光素子に結合され、
前記蓄積容量の第一極板は、前記駆動トランジスタのゲートに結合され、前記蓄積容量の第二極板は、対応する前記電源信号線パターンに結合される。
前記第一トランジスタのゲートは、対応する前記ゲート走査線パターンに結合され、前記第一トランジスタの第一電極は、前記駆動トランジスタの第二電極に結合され、前記第一トランジスタの第二電極は、前記駆動トランジスタのゲートに結合され、
前記第二トランジスタのゲートは、対応する前記リセット信号線パターンに結合され、前記第二トランジスタの第一電極は、対応する前記初期化信号線パターンに結合され、前記第二トランジスタの第二電極は、前記駆動トランジスタのゲートに結合され、
前記第四トランジスタのゲートは、対応する前記ゲート走査線パターンに結合され、前記第四トランジスタの第一電極は、対応する前記データ線パターンに結合され、前記第四トランジスタの第二電極は、前記駆動トランジスタの第一電極に結合され、
前記駆動トランジスタの第一電極は、対応する前記電源信号線パターンに結合され、前記駆動トランジスタの第二電極は、対応する前記第一発光素子に結合され、
前記蓄積容量の第一極板は、前記駆動トランジスタのゲートに結合され、前記蓄積容量の第二極板は、対応する前記電源信号線パターンに結合される。
【0016】
選択的に、前記サブ画素駆動回路は、第一導電接続部を更に含み、前記第一トランジスタの第二電極は、前記第一導電接続部を介して、前記駆動トランジスタのゲートに結合され、
前記表示パネルは、第三金属層を更に含み、前記第一導電接続部は、前記第三金属層に位置し、前記第一部分のサブ画素駆動回路に含まれる第一導電接続部の前記ベース上での正投影は、それに対応する第一アノードの前記ベース上での正投影とオーバーラップしない。
前記表示パネルは、第三金属層を更に含み、前記第一導電接続部は、前記第三金属層に位置し、前記第一部分のサブ画素駆動回路に含まれる第一導電接続部の前記ベース上での正投影は、それに対応する第一アノードの前記ベース上での正投影とオーバーラップしない。
【0017】
選択的に、前記表示パネルは、複数の第二発光素子及び複数の第三発光素子を更に含み、各々の前記第二発光素子は、前記ベースから遠ざかる方向に沿って順次に積層して設けられた第二アノード、第二発光パターン及び第二カソードを含み、各々の前記第三発光素子は何れも、前記第一方向に沿って対向して設けられた２つのサブ発光素子を含み、各々の前記サブ発光素子は何れも、前記ベースから遠ざかる方向に沿って順次に積層して設けられた第三アノード、第三発光パターン及び第三カソードを含み、
前記複数のサブ画素駆動回路は、第二部分のサブ画素駆動回路及び第三部分のサブ画素駆動回路を更に含み、前記第二部分のサブ画素駆動回路は、前記第二発光素子と１対１で対応し、前記第二部分のサブ画素駆動回路は、対応する前記第二発光素子の発光を駆動するためのものであり、前記第三部分のサブ画素駆動回路は、前記サブ発光素子と１対１で対応し、前記第三部分のサブ画素駆動回路は、対応するサブ発光素子の発光を駆動するためのものであり、
前記第二部分のサブ画素駆動回路に含まれる第一導電接続部の前記ベース上での正投影は、それに対応する第二アノードの前記電極上での正投影とオーバーラップし、前記第三部分のサブ画素駆動回路に含まれる第一導電接続部の前記ベース上での正投影は、それに対応する第三アノードの前記ベース上での正投影とオーバーラップする。
前記複数のサブ画素駆動回路は、第二部分のサブ画素駆動回路及び第三部分のサブ画素駆動回路を更に含み、前記第二部分のサブ画素駆動回路は、前記第二発光素子と１対１で対応し、前記第二部分のサブ画素駆動回路は、対応する前記第二発光素子の発光を駆動するためのものであり、前記第三部分のサブ画素駆動回路は、前記サブ発光素子と１対１で対応し、前記第三部分のサブ画素駆動回路は、対応するサブ発光素子の発光を駆動するためのものであり、
前記第二部分のサブ画素駆動回路に含まれる第一導電接続部の前記ベース上での正投影は、それに対応する第二アノードの前記電極上での正投影とオーバーラップし、前記第三部分のサブ画素駆動回路に含まれる第一導電接続部の前記ベース上での正投影は、それに対応する第三アノードの前記ベース上での正投影とオーバーラップする。
【0018】
選択的に、前記第一トランジスタのゲートは、対応する前記ゲート走査線パターンに直接接触している。
【0019】
選択的に、前記第一トランジスタの第一電極の前記ベース上での正投影は、対応する前記補償機能パターンの前記ベース上での正投影とオーバーラップしない。
【0020】
選択的に、前記第一トランジスタの第二電極の前記ベース上での正投影は、対応する前記補償機能パターンの前記ベース上での正投影とオーバーラップしない。
【0021】
選択的に、前記サブ画素駆動回路は、第七トランジスタを更に含み、前記第七トランジスタのゲートは、リセット信号線パターンに結合され、第一部分のサブ画素駆動回路における第七トランジスタの第二電極は、前記第一アノードに結合され、当該第七トランジスタの第一電極の前記ベース上での正投影と、対応する前記補償機能パターンの前記ベース上での正投影との間には、第七オーバーラップ領域があり、前記第七トランジスタの第一電極は、前記第七オーバーラップ領域に設けられたビアホールを介して、対応する前記補償機能パターンに結合されることで、当該補償機能パターンを介して、対応する前記初期化信号線パターンに間接結合される。
【0022】
選択的に、前記駆動トランジスタのゲートの前記ベース上での正投影は、対応する前記補償機能パターンの前記ベース上での正投影と少なくとも部分的にオーバーラップする。
【0023】
選択的に、前記駆動トランジスタのゲートの前記ベース上での正投影と、対応する前記補償機能パターンの前記ベース上での正投影とには、オーバーラップする第一オーバーラップ部分が含まれ、
前記第一オーバーラップ部分の前記ベース上での正投影は、対応する前記第一アノードの前記ベース上での正投影と少なくとも部分的にオーバーラップする。
前記第一オーバーラップ部分の前記ベース上での正投影は、対応する前記第一アノードの前記ベース上での正投影と少なくとも部分的にオーバーラップする。
【0024】
選択的に、前記蓄積容量の第一極板は、前記ゲート走査線パターン及び前記リセット信号線パターンと同じ材料で設けられ、前記蓄積容量の第二極板は、前記初期化信号線パターンと同じ材料で設けられ、
前記蓄積容量の第一極板の前記ベース上での正投影、及び前記蓄積容量の第二極板の前記ベース上での正投影は何れも、対応する前記ゲート走査線パターンの前記ベース上での正投影と、対応する前記発光制御信号線パターンの前記ベース上での正投影との間に位置する。
前記蓄積容量の第一極板の前記ベース上での正投影、及び前記蓄積容量の第二極板の前記ベース上での正投影は何れも、対応する前記ゲート走査線パターンの前記ベース上での正投影と、対応する前記発光制御信号線パターンの前記ベース上での正投影との間に位置する。
【0025】
選択的に、前記機能膜層は、ゲート絶縁層と、前記ゲート絶縁層における前記ベースとは反対側に位置する第一絶縁層とを更に含み、前記蓄積容量の第一極板、前記ゲート走査線パターン及び前記リセット信号線パターンは、何れも前記ゲート絶縁層における前記ベースとは反対側の表面に位置し、前記蓄積容量の第二極板と前記初期化信号線パターンとは、何れも前記第一絶縁層における前記ベースとは反対側の表面に位置する。
【0026】
選択的に、前記蓄積容量の第一極板の前記ベース上での正投影、及び前記蓄積容量の第二極板の前記ベース上での正投影は何れも、対応する前記第一アノードの前記ベース上での正投影と部分的にオーバーラップする。
【0027】
選択的に、前記蓄積容量の第一極板の前記ベース上での正投影、及び前記蓄積容量の第二極板の前記ベース上での正投影は何れも、対応する前記補償機能パターンの前記ベース上での正投影と部分的にオーバーラップする。
【0028】
選択的に、前記蓄積容量の第二極板の中心領域は、開口を含み、前記開口の前記ベース上での正投影は、対応する前記補償機能パターンの前記ベース上での正投影とオーバーラップしない。
【0029】
選択的に、前記ベースに垂直な方向において、前記補償機能層と前記電源信号線層との間の厚さの差は、閾値範囲内にあるか、或いは、前記補償機能層と前記データ線層との間の厚さの差は、閾値範囲内にある。
【0030】
選択的に、前記表示パネルは、複数の第二発光素子を更に含み、
各々の前記第二発光素子は、前記ベースから遠ざかる方向に沿って順次に積層して設けられた第二アノード、第二発光パターン及び第二カソードを含み、前記第二アノードは、前記第二方向に沿って対向して設けられた第五エッジ部分及び第六エッジ部分と、前記第五エッジ部分と前記第六エッジ部分との間に位置する第二中間部分とを含み、前記第二中間部分の前記ベース上での正投影は、前記第二発光パターンの前記ベース上での正投影と重なり合い、
前記第二中間部分の前記ベース上での正投影は、対応する前記電源信号線パターンの前記ベース上での正投影と少なくとも部分的に重なり、前記第二中間部分の前記ベース上での正投影は、対応する前記データ線パターンの前記ベース上での正投影と少なくとも部分的に重なる。
各々の前記第二発光素子は、前記ベースから遠ざかる方向に沿って順次に積層して設けられた第二アノード、第二発光パターン及び第二カソードを含み、前記第二アノードは、前記第二方向に沿って対向して設けられた第五エッジ部分及び第六エッジ部分と、前記第五エッジ部分と前記第六エッジ部分との間に位置する第二中間部分とを含み、前記第二中間部分の前記ベース上での正投影は、前記第二発光パターンの前記ベース上での正投影と重なり合い、
前記第二中間部分の前記ベース上での正投影は、対応する前記電源信号線パターンの前記ベース上での正投影と少なくとも部分的に重なり、前記第二中間部分の前記ベース上での正投影は、対応する前記データ線パターンの前記ベース上での正投影と少なくとも部分的に重なる。
【0031】
選択的に、前記第二発光パターンは、第二対称軸に関して対称であり、前記第二対称軸は、前記第一方向に沿って延在し、前記第二対称軸の前記ベース上での正投影は、対応する前記電源信号線パターンの前記ベース上での正投影の内部に位置する。
【0032】
選択的に、前記表示パネルは、複数の第三発光素子を更に含み、
各々の前記第三発光素子は何れも、前記第一方向に沿って対向して設けられた２つのサブ発光素子を含み、各々の前記サブ発光素子は何れも、前記ベースから遠ざかる方向に沿って順次に積層して設けられた第三アノード、第三発光パターン及び第三カソードを含み、前記第三アノードは、前記第二方向に沿って対向して設けられた第七エッジ部分及び第八エッジ部分と、前記第七エッジ部分と前記第八エッジ部分との間に位置する第三中間部分とを含み、前記第三中間部分の前記ベース上での正投影は、前記第三発光パターンの前記ベース上での正投影と重なり合い、
前記第三中間部分の前記ベース上での正投影は、対応する前記データ線パターンの前記ベース上での正投影と少なくとも部分的に重なり、
前記第七エッジ部分の前記ベース上での正投影は、対応する電源信号線パターンの前記ベース上での正投影と少なくとも部分的に重なる。
各々の前記第三発光素子は何れも、前記第一方向に沿って対向して設けられた２つのサブ発光素子を含み、各々の前記サブ発光素子は何れも、前記ベースから遠ざかる方向に沿って順次に積層して設けられた第三アノード、第三発光パターン及び第三カソードを含み、前記第三アノードは、前記第二方向に沿って対向して設けられた第七エッジ部分及び第八エッジ部分と、前記第七エッジ部分と前記第八エッジ部分との間に位置する第三中間部分とを含み、前記第三中間部分の前記ベース上での正投影は、前記第三発光パターンの前記ベース上での正投影と重なり合い、
前記第三中間部分の前記ベース上での正投影は、対応する前記データ線パターンの前記ベース上での正投影と少なくとも部分的に重なり、
前記第七エッジ部分の前記ベース上での正投影は、対応する電源信号線パターンの前記ベース上での正投影と少なくとも部分的に重なる。
【0033】
選択的に、前記第一発光素子は、赤サブ画素を含み、前記第二発光素子は、青サブ画素を含み、前記第三発光素子は、緑サブ画素を含む。
【0034】
上記表示パネルの技術案に基づいて、本発明の第二局面は、上記表示パネルを含む、表示装置を提供する。
【0035】
上記表示パネルの技術案に基づいて、本発明の第三局面は、表示パネルの製作方法であって、前記表示パネルは、アレイ状に並べられた複数のサブ画素エリアを含み、前記製作方法は、
電源信号線層、データ線層及び補償機能層を含む機能膜層であって、前記電源信号線層が、各前記サブ画素エリアに設けられた電源信号線パターンを含み、前記データ線層が、各前記サブ画素エリアに設けられたデータ線パターンを含み、前記電源信号線パターンが、第一方向に沿って延在する第一部分を含み、前記データ線パターンが、前記第一方向に沿って延在し、前記補償機能層が、少なくとも１つの前記サブ画素エリアに設けられた補償機能パターンを含む機能膜層を、ベース上に製作することと、
複数の第一発光素子であって、各々の前記第一発光素子が何れも、前記ベースから遠ざかる方向に沿って順次に積層して設けられた第一アノード、第一発光パターン及び第一カソードを含み、前記第一アノードの前記ベース上での正投影が、対応する前記電源信号線パターンの前記ベース上での正投影とは第一オーバーラップ領域があり、対応する前記データ線パターンの前記ベース上での正投影とは第二オーバーラップ領域があり、対応する前記補償機能パターンの前記ベース上での正投影とは第三オーバーラップ領域があり、前記第二オーバーラップ領域が、前記第一オーバーラップ領域と前記第三オーバーラップ領域との間に位置する複数の第一発光素子を、前記機能膜層における前記ベースとは反対側に製作することとを含む、表示パネルの製作方法を提供する。
電源信号線層、データ線層及び補償機能層を含む機能膜層であって、前記電源信号線層が、各前記サブ画素エリアに設けられた電源信号線パターンを含み、前記データ線層が、各前記サブ画素エリアに設けられたデータ線パターンを含み、前記電源信号線パターンが、第一方向に沿って延在する第一部分を含み、前記データ線パターンが、前記第一方向に沿って延在し、前記補償機能層が、少なくとも１つの前記サブ画素エリアに設けられた補償機能パターンを含む機能膜層を、ベース上に製作することと、
複数の第一発光素子であって、各々の前記第一発光素子が何れも、前記ベースから遠ざかる方向に沿って順次に積層して設けられた第一アノード、第一発光パターン及び第一カソードを含み、前記第一アノードの前記ベース上での正投影が、対応する前記電源信号線パターンの前記ベース上での正投影とは第一オーバーラップ領域があり、対応する前記データ線パターンの前記ベース上での正投影とは第二オーバーラップ領域があり、対応する前記補償機能パターンの前記ベース上での正投影とは第三オーバーラップ領域があり、前記第二オーバーラップ領域が、前記第一オーバーラップ領域と前記第三オーバーラップ領域との間に位置する複数の第一発光素子を、前記機能膜層における前記ベースとは反対側に製作することとを含む、表示パネルの製作方法を提供する。
【0036】
ここで説明される図面は、本開示のさらなる理解を提供するためのものであり、本開示の一部を構成し、本開示の例示的な実施例及びその説明は、本開示を解釈するためのものであり、本開示に対する不適切な制限を構成しない。
【図面の簡単な説明】
【0037】
【図1】関連技術におけるサブ画素駆動回路のレイアウトの模式図である。
【図2】関連技術における前記サブ画素駆動回路の各膜層の構造模式図である。
【図3】関連技術における前記サブ画素駆動回路の各膜層の構造模式図である。
【図4】関連技術における前記サブ画素駆動回路の各膜層の構造模式図である。
【図5】関連技術における前記サブ画素駆動回路の各膜層の構造模式図である。
【図6】本開示の実施例によるサブ画素駆動回路の第一構造模式図である。
【図7】本開示の実施例によるサブ画素駆動回路の第二構造模式図である。
【図8】本開示の実施例によるサブ画素駆動回路に対応する動作タイムチャートである。
【図9】本開示の実施例による表示パネルにおけるサブ画素駆動回路の第一レイアウトの模式図である。
【図11】本開示の実施例によるアクティブ層のレイアウトの模式図である。
【図12】本開示の実施例による第一ゲート金属層のレイアウトの模式図である。
【図13】本開示の実施例による第二ゲート金属層のレイアウトの模式図である。
【図14】本開示の実施例によるソースドレイン金属層の第一レイアウトの模式図である。
【図15】本開示の実施例による表示パネルにおけるサブ画素駆動回路の第二レイアウトの模式図である。
【図19】本開示の実施例による表示パネルにおけるサブ画素駆動回路の第三レイアウトの模式図である。
【図20】本開示の実施例による表示パネルにおけるサブ画素駆動回路の第四レイアウトの模式図である。
【図21】本開示の実施例による表示パネルにおけるサブ画素駆動回路の第五レイアウトの模式図である。
【図24】本開示の実施例による１画素ユニットに対応するサブ画素駆動回路のレイアウトの模式図である。
【図25】本開示の実施例による第一アノードの構造模式図である。
【図26】本開示の実施例による第二アノードの構造模式図である。
【図27】本開示の実施例による第三アノードの構造模式図である。
【発明を実施するための形態】
【0038】
本開示の実施例による表示パネル及びその製作方法、表示装置を更に説明するために、以下、明細書図面を参照して詳しく述べる。
【0039】
ＡＭＯＬＥＤ表示パネルの構造は、ベースと、ベース上に設けられた複数のサブ画素駆動回路と、前記サブ画素駆動回路における前記ベースとは反対側に設けられた複数の発光素子とを含み、前記発光素子は、前記サブ画素駆動回路と１対１で対応し、前記サブ画素駆動回路は、対応する発光素子の発光を駆動することで、表示パネルの表示機能を実現するためのものである。
【0040】
関連技術において、前記サブ画素駆動回路は、図１に示すように、一般的に複数の薄膜トランジスタを含み、図１には、前記サブ画素駆動回路が７つの薄膜トランジスタＭ１～Ｍ７を含むときの当該７つの薄膜トランジスタの具体的なレイアウト方式が示されており、この方式に従ってレイアウトする場合、前記サブ画素駆動回路は、図２に示すようなアクティブ層、図３に示すような第一金属層、図４に示すような第二金属層、及び図５に示すような第三金属層を含み、前記アクティブ層は、各薄膜トランジスタのチャネルエリアを形成するためのアクティブパターン（例えば、図２における破線枠内の部分）と、前記アクティブパターンに結合されて導電性能を有するドープアクティブパターン（例えば、図２における破線枠外の部分）とを含み、前記第一金属層は、各薄膜トランジスタのゲートと、前記ゲートに結合される走査信号線パターンＧＡＴＥと、前記サブ画素駆動回路における蓄積容量の一方の極板ＣＥ１と、リセット信号線パターンＲＳＴと、発光制御信号線パターンＥＭとを含み、前記第二金属層は、初期化信号線パターンＶＩＮＴと、前記サブ画素駆動回路における蓄積容量の他方の電極板ＣＥ２とを含み、前記第三金属層は、データ線パターンＤＡＴＡと、電源信号線パターンＶＤＤと、いくつかの導電接続部（例えば、符号３４１～３４３）とを含む。
【0041】
留意されたいのは、図１に示すように、サブ画素駆動回路のレイアウトの際、別々の層に設けられた機能パターン間の結合を実現するために、いくつかのビアホール（例えば、符号３８１～３８８）が設けられてもよい。
【0042】
図６及び図７に示すように、本開示は、表示パネルを提供し、当該表示パネルは、複数のサブ画素駆動回路を含み、例示的に、各々のサブ画素駆動回路は、７つの薄膜トランジスタ及び１つの容量を含み、前記表示パネルは、初期化信号線パターンＶＩＮＴ、ゲート走査線パターンＧＡＴＥ、発光制御信号線パターンＥＭ、リセット制御信号線パターンＲＳＴ、データ線パターンＤＡＴＡ及び電源信号線パターンＶＤＤを更に含み、各パターンは何れも、前記表示パネルのサブ画素エリアに１対１で対応して位置する。
【0043】
前記複数のサブ画素駆動回路は、アレイをなすように分布され、且つ前記表示パネルのサブ画素エリアに１対１で対応して位置し、前記複数のサブ画素駆動回路は、複数行のサブ画素駆動回路及び複数列のサブ画素駆動回路に区画可能であり、同じ行に位置するサブ画素駆動回路に対応する前記初期化信号線パターンＶＩＮＴは、順次に電気的に接続され、一体構造として形成され、同じ行に位置するサブ画素駆動回路に対応する前記ゲート走査線パターンＧＡＴＥは、順次に電気的に接続され、一体構造として形成され、同じ行に位置するサブ画素駆動回路に対応する前記発光制御信号線パターンＥＭは、順次に電気的に接続され、一体構造として形成され、同じ行に位置するサブ画素駆動回路に対応する前記リセット制御信号線パターンＲＳＴは、順次に電気的に接続され、一体構造として形成され、同じ列に位置するサブ画素駆動回路に対応する前記データ線パターンＤＡＴＡは、順次に電気的に接続され、一体構造として形成され、同じ列に位置するサブ画素駆動回路に対応する前記電源信号線パターンＶＤＤは、順次に電気的に接続され、一体構造として形成される。
【0044】
例示的に、各行のサブ画素駆動回路は何れも、Ｘ方向に沿って順次に配列された複数のサブ画素駆動回路を含み、前記初期化信号線パターンＶＩＮＴ、ゲート走査線パターンＧＡＴＥ、発光制御信号線パターンＥＭ及びリセット制御信号線パターンＲＳＴは、何れも前記Ｘ方向に沿って延在し、各行のサブ画素駆動回路に含まれる複数のサブ画素駆動回路の何れも、それぞれ、対応する初期化信号線パターンＶＩＮＴ、ゲート走査線パターンＧＡＴＥ、発光制御信号線パターンＥＭ、リセット制御信号線パターンＲＳＴに結合可能であり、各列のサブ画素駆動回路は何れも、Ｙ方向に沿って順次に配列された複数のサブ画素駆動回路を含み、前記データ線パターンＤＡＴＡ及び電源信号線パターンＶＤＤは、何れも前記Ｙ方向に沿って延在し、各列のサブ画素駆動回路に含まれる複数のサブ画素駆動回路の何れも、それぞれ、対応するデータ線パターンＤＡＴＡ及び電源信号線パターンＶＤＤに結合可能である。
【0045】
図６に示すように、表示パネルに含まれる各サブ画素駆動回路は何れも、第一トランジスタＴ１、第二トランジスタＴ２、第三トランジスタＴ３、第四トランジスタＴ４、第五トランジスタＴ５、第六トランジスタＴ６、第七トランジスタＴ７及び蓄積容量Ｃｓｔを含んでもよく、第一トランジスタＴ１、第二トランジスタＴ２、第三トランジスタＴ３、第四トランジスタＴ４、第五トランジスタＴ５、第六トランジスタＴ６、第七トランジスタＴ７は、何れもＰ型のトランジスタを採用可能である。
【0046】
前記第一トランジスタＴ１は、ダブルゲート構造であり、第一トランジスタＴ１のゲート２０１ｇは、対応するゲート走査線パターンＧＡＴＥに結合され、第一トランジスタＴ１のソースＳ１は、第三トランジスタＴ３のドレインＤ３に結合され、第一トランジスタＴ１のドレインＤ１は、第三トランジスタＴ３のゲート２０３ｇに結合される。
【0047】
第二トランジスタＴ２は、ダブルゲート構造であり、第二トランジスタＴ２のゲート２０２ｇは、対応する第一リセット信号線パターンＲＳＴ１に結合され、第二トランジスタＴ２のソースＳ２は、対応する第一初期化信号線パターンＶＩＮＴ１に結合され、第二トランジスタＴ２のドレインＤ２は、第三トランジスタＴ３のゲート２０３ｇに結合される。
【0048】
第四トランジスタＴ４のゲート２０４ｇは、対応する前記ゲート走査線パターンＧＡＴＥに結合され、第四トランジスタＴ４のソースＳ４は、対応するデータ線パターンＤＡＴＡに結合され、第四トランジスタＴ４のドレインＤ４は、第三トランジスタＴ３のソースＳ３に結合される。
【0049】
第五トランジスタＴ５のゲート２０５ｇは、対応する第一発光制御信号線パターンＥＭ１に結合され、第五トランジスタＴ５のソースＳ５は、対応する電源信号線パターンＶＤＤに結合され、第五トランジスタＴ５のドレインＤ５は、第三トランジスタＴ３のソースＳ３に結合される。
【0050】
第六トランジスタＴ６のゲート２０６ｇは、対応する第二発光制御信号線パターンＥＭ２に結合され、第六トランジスタＴ６のソースＳ６は、第三トランジスタＴ３のドレインＤ３に結合され、第六トランジスタＴ６のドレインＤ６は、発光素子ＯＬＥＤの第一アノード５０１に結合される。
【0051】
第七トランジスタＴ７のゲート２０７ｇは、第二リセット信号線パターンＲＳＴ２に結合され、第七トランジスタＴ７のドレインＤ７は、前記発光素子ＯＬＥＤの第一アノード５０１に結合され、第七トランジスタＴ７のソースＳ７は、対応する第二初期化信号線パターンＶＩＮＴ２に結合される。
【0052】
蓄積容量Ｃｓｔの第一極板Ｃｓｔ１が第三トランジスタＴ３のゲート２０３ｇに結合されるため、そのまま第三トランジスタＴ３のゲート２０３ｇを蓄積容量Ｃｓｔの第一極板Ｃｓｔ１として兼用可能であり、蓄積容量Ｃｓｔの第二極板Ｃｓｔ２は、対応する電源信号線パターンＶＤＤに結合される。
【0053】
図７に示すように、前記第一発光制御信号線パターンＥＭ１と前記第二発光制御信号線パターンＥＭ２が、同じ発光制御信号線パターンＥＭとして兼用可能であるため、当該発光制御信号線パターンを介して、第五トランジスタＴ５及び第六トランジスタＴ６のオンオフ状況を同時に制御可能となる。
【0054】
【0055】
前記第一リセット期間Ｐ１では、第一リセット信号線パターンＲＳＴ１から入力された第一リセット信号がアクティブレベルにあり、第二トランジスタＴ２がオンとなり、第一初期化信号線パターンＶＩＮＴ１によって伝送された初期化信号が第三トランジスタＴ３のゲート２０３ｇに入力されることにより、前フレームで第三トランジスタＴ３に保持されていたゲートソース間電圧Ｖｇｓがクリアされ、第三トランジスタＴ３のゲート２０３ｇに対するリセットが実現される。
【0056】
書き込み補償期間Ｐ２では、前記第一リセット信号が非アクティブレベルにあり、第二トランジスタＴ２がオフとなり、ゲート走査線パターンＧＡＴＥから入力されたゲート走査信号がアクティブレベルにあり、第一トランジスタＴ１及び第四トランジスタＴ４がオンにするように制御され、データ線パターンＤＡＴＡにデータ信号が書き込まれ、前記第四トランジスタＴ４を介して第三トランジスタＴ３のソースＳ３に伝送され、それに、第一トランジスタＴ１及び第四トランジスタＴ４がオンとなることで、第三トランジスタＴ３がダイオード構造として形成されるため、第一トランジスタＴ１、第三トランジスタＴ３及び第四トランジスタＴ４の協働動作により、第三トランジスタＴ３に対する閾値電圧補償が実現され、補償の時間が十分に長い場合、第三トランジスタＴ３のゲート２０３ｇの電位が、最終的にＶｄａｔａ＋Ｖｔｈに達するように制御され得、Ｖｄａｔａは、データ信号を表し、Ｖｔｈは、第三トランジスタＴ３の閾値電圧を表す。
【0057】
第二リセット期間Ｐ３では、前記ゲート走査信号が非アクティブレベルにあり、第一トランジスタＴ１及び第四トランジスタＴ４が何れもオフとなり、第二リセット信号線パターンＲＳＴ２から入力された第二リセット信号がアクティブレベルにあり、第七トランジスタＴ７がオンにするように制御され、第一初期化信号線パターンＶＩＮＴ１によって伝送された第一初期化信号が発光素子ＯＬＥＤのアノードに入力され、発光素子ＯＬＥＤが発光しないように制御される。
【0058】
発光期間Ｐ４では、発光制御信号線パターンＥＭに書き込まれた発光制御信号がアクティブレベルにあり、第五トランジスタＴ５及び第六トランジスタＴ６がオンにするように制御されることで、電源信号線パターンＶＤＤによって伝送された電源信号が第三トランジスタＴ３のソースＳ３に入力され、それに、第三トランジスタＴ３のゲート２０３ｇがＶｄａｔａ＋Ｖｔｈに保持されることで、第三トランジスタＴ３がオンとなり、第三トランジスタＴ３に対応するゲートソース間電圧がＶｄａｔａ＋Ｖｔｈ－Ｖｄｄとなり、Ｖｄｄは電源信号に対応する電位であり、当該ゲートソース間電圧に基づいて生成されたリーク電流が、対応する発光素子ＯＬＥＤのアノードに流れて、対応する発光素子ＯＬＥＤの発光を駆動する。
【0059】
図９及び図１０に示すように、図９には、隣接する３つのサブ画素駆動回路のレイアウトの模式図が示されており、上記サブ画素駆動回路の製作の際、サブ画素駆動回路に対応する各膜層のレイアウトとしては、
ベース７０から遠ざかる方向に沿って順次に積層して設けられたアクティブ層（通常、低温ポリシリコン層）、ゲート絶縁層ＧＩ１、第一ゲート金属層、第一層間絶縁層ＧＩ２、第二ゲート金属層、第二層間絶縁層ＩＬＤ、第一ソースドレイン金属層及び平坦層ＰＬＮとなる。
ベース７０から遠ざかる方向に沿って順次に積層して設けられたアクティブ層（通常、低温ポリシリコン層）、ゲート絶縁層ＧＩ１、第一ゲート金属層、第一層間絶縁層ＧＩ２、第二ゲート金属層、第二層間絶縁層ＩＬＤ、第一ソースドレイン金属層及び平坦層ＰＬＮとなる。
【0060】
図１１に示すように、アクティブ層は、サブ画素駆動回路における各トランジスタのチャネルエリア（例えば、１０１ｐｇ～１０７ｐｇ）、ソース形成エリア（例えば、１０１ｐｓ～１０７ｐｓ）及びドレイン形成エリア（例えば、１０１ｐｄ～１０７ｐｄ）を形成するためのものであり、ソース形成エリア及びドレイン形成エリアに対応するアクティブ層は、ドーピング作用により、その導電性能が、チャネルエリアに対応するアクティブ層よりも良好であり、当該ソース形成エリアに対応するアクティブ層は、各トランジスタのソース（例えば、Ｓ１～Ｓ７）として使用可能であり、当該ドレイン形成エリアに対応するアクティブ層は、各トランジスタのドレイン（例えば、Ｄ１～Ｄ７）として使用可能である。
【0061】
図１２に示すように、第一ゲート金属層は、サブ画素駆動回路における各トランジスタのゲート（例えば、２０１ｇ～２０７ｇ）、並びに、表示パネルに含まれるゲート走査信号線パターンＧＡＴＥ、発光制御信号線パターンＥＭ、第一リセット信号線パターンＲＳＴ１及び第二リセット信号線パターンＲＳＴ２等の構造を形成するためのものであり、そのうち、各々のサブ画素駆動回路における第三トランジスタＴ３のゲート２０３ｇは、何れも当該サブ画素駆動回路における蓄積容量Ｃｓｔの第一極板Ｃｓｔ１として兼用される。
【0062】
図１３に示すように、第二ゲート金属層は、蓄積容量Ｃｓｔの第二極板Ｃｓｔ２と、シールドパターン３０１（第一トランジスタＴ１に対応する両チャネルエリアの間のアクティブ層を遮蔽するためのもの）と、表示パネルに含まれる第一初期化信号線パターンＶＩＮＴ１及び第二初期化信号線パターンＶＩＮＴ２とを形成するためのものである。
【0063】
図９及び図１４に示すように、第一ソースドレイン金属層は、表示パネルに含まれるデータ線パターン（例えば、ＤＡＴＡ１、ＤＡＴＡ２、ＤＡＴＡ３）及び電源信号線パターン（例えば、ＶＤＤ１、ＶＤＤ２、ＶＤＤ３）を形成するためのものである。
【0064】
より具体的に、引き続き図９、図１１及び図１２を参照して、第一トランジスタＴ１のゲート２０１ｇは、第一チャネルエリア１０１ｐｇを覆い、第一トランジスタＴ１のソースＳ１は、第一ソース形成エリア１０１ｐｓに位置し、第一トランジスタＴ１のドレインＤ１は、第一ドレイン形成エリア１０１ｐｄに位置する。
【0065】
第二トランジスタＴ２のゲート２０２ｇは、第二チャネルエリア１０２ｐｇを覆い、第二トランジスタＴ２のソースＳ２は、第二ソース形成エリア１０２ｐｓに位置し、第二トランジスタＴ２のドレインＤ２は、第二ドレイン形成エリア１０２ｐｄに位置する。
【0066】
第三トランジスタＴ３のゲート２０３ｇは、第三チャネルエリア１０３ｐｇを覆い、第三トランジスタＴ３のソースＳ３は、第三ソース形成エリア１０３ｐｓに位置し、第三トランジスタＴ３のドレインＤ３は、第三ドレイン形成エリア１０３ｐｄに位置する。
【0067】
第四トランジスタＴ４のゲート２０４ｇは、第四チャネルエリア１０４ｐｇを覆い、第四トランジスタＴ４のソースＳ４は、第四ソース形成エリア１０４ｐｓに位置し、第四トランジスタＴ４のドレインＤ４は、第四ドレイン形成エリア１０４ｐｄに位置する。
【0068】
第五トランジスタＴ５のゲート２０５ｇは、第五チャネルエリア１０５ｐｇを覆い、第五トランジスタＴ５のソースＳ５は、第五ソース形成エリア１０５ｐｓに位置し、第五トランジスタＴ５のドレインＤ５は、第五ドレイン形成エリア１０５ｐｄに位置する。
【0069】
第六トランジスタＴ６のゲート２０６ｇは、第六チャネルエリア１０６ｐｇを覆い、第六トランジスタＴ６のソースＳ６は、第六ソース形成エリア１０６ｐｓに位置し、第六トランジスタＴ６のドレインＤ６は、第六ドレイン形成エリア１０６ｐｄに位置する。
【0070】
第七トランジスタＴ７のゲート２０７ｇは、第七チャネルエリア１０７ｐｇを覆い、第七トランジスタＴ７のソースＳ７は、第七ソース形成エリア１０７ｐｓに位置し、第七トランジスタＴ７のドレインＤ７は、第七ドレイン形成エリア１０７ｐｄに位置する。
【0071】
第三トランジスタＴ３のゲート２０３ｇは、蓄積容量Ｃｓｔの第一極板Ｃｓｔ１として兼用され、蓄積容量Ｃｓｔの第二極板Ｃｓｔ２は、電源信号線ＶＤＤに結合される。
【0072】
引き続き図９を参照して、図９には、赤発光素子及び青発光素子が示されており、前記赤発光素子及び前記青発光素子の少なくとも１つに含まれるアノードは、電源信号線パターン及びデータ線パターンを同時に覆うことができ、例示的に、前記青発光素子に含まれるアノードパターン９０１は、電源信号線パターンＶＤＤ１及びデータ線パターンＤＡＴＡ１を同時に覆っており、前記赤発光素子に含まれるアノードパターン９０２は、電源信号線パターンＶＤＤ２及びデータ線パターンＤＡＴＡ２を同時に覆っており、電源信号線パターン及びデータ線パターンが何れも、縦方向（例えば、Ｙ方向）に沿って延在する完全な短冊形のパターンであるため、上記レイアウト方式によれば、アノードパターンは、縦方向の延在方向に生じる段差が小さくなり、発光素子に発生する色ずれ現象の改善に有利である。
【0073】
上記表示パネルによれば、発光素子に発生する色ずれ現象がある程度改善されるが、図１０から判明できるように、電源信号線パターンＶＤＤとデータ線パターンＤＡＴＡとは、横方向の延在方向（例えば、Ｘ方向）に段差が発生し得るため、その後で形成されるアノードパターン９０２は、横方向の延在方向に傾斜が発生し、ひいては、アノードパターン９０２に形成される有機発光材料層８０２も傾斜してしまい、その結果、表示パネルによる表示の際、依然として色ずれ現象がある。
【0074】
上記問題の存在に基づいて、図１５及び図１７に示すように、本開示の実施例は、表示パネルであって、ベース５０と、前記ベース５０上に設けられた機能膜層と、前記機能膜層における前記ベース５０とは反対側に設けられた複数の第一発光素子とを含み、アレイ状に並べられた複数のサブ画素エリアを更に含み、
前記機能膜層は、電源信号線層、データ線層及び補償機能層を含み、前記電源信号線層は、各前記サブ画素エリアに設けられた電源信号線パターン（例えば、図１５におけるＶＤＤ１及びＶＤＤ２）を含み、前記データ線層は、各前記サブ画素エリアに設けられたデータ線パターン（例えば、図１５におけるＤＡＴＡ１及びＤＡＴＡ２）を含み、前記電源信号線パターンは、第一方向に沿って延在する第一部分を含み、前記データ線パターンは、前記第一方向に沿って延在し、前記補償機能層は、少なくとも１つの前記サブ画素エリアに設けられた補償機能パターン４０１を含み、
各々の前記第一発光素子は何れも、前記ベース５０から遠ざかる方向に沿って順次に積層して設けられた第一アノード５０１、第一発光パターン６０１及び第一カソードを含み、前記第一アノード５０１の前記ベース５０上での正投影は、対応する前記電源信号線パターンの前記ベース５０上での正投影とは第一オーバーラップ領域Ｆ１があり、対応する前記データ線パターンの前記ベース５０上での正投影とは第二オーバーラップ領域Ｆ２があり、対応する前記補償機能パターン４０１の前記ベース５０上での正投影とは第三オーバーラップ領域Ｆ３があり、前記第二オーバーラップ領域Ｆ２は、前記第一オーバーラップ領域Ｆ１と前記第三オーバーラップ領域Ｆ３との間に位置する、表示パネルを提供している。
前記機能膜層は、電源信号線層、データ線層及び補償機能層を含み、前記電源信号線層は、各前記サブ画素エリアに設けられた電源信号線パターン（例えば、図１５におけるＶＤＤ１及びＶＤＤ２）を含み、前記データ線層は、各前記サブ画素エリアに設けられたデータ線パターン（例えば、図１５におけるＤＡＴＡ１及びＤＡＴＡ２）を含み、前記電源信号線パターンは、第一方向に沿って延在する第一部分を含み、前記データ線パターンは、前記第一方向に沿って延在し、前記補償機能層は、少なくとも１つの前記サブ画素エリアに設けられた補償機能パターン４０１を含み、
各々の前記第一発光素子は何れも、前記ベース５０から遠ざかる方向に沿って順次に積層して設けられた第一アノード５０１、第一発光パターン６０１及び第一カソードを含み、前記第一アノード５０１の前記ベース５０上での正投影は、対応する前記電源信号線パターンの前記ベース５０上での正投影とは第一オーバーラップ領域Ｆ１があり、対応する前記データ線パターンの前記ベース５０上での正投影とは第二オーバーラップ領域Ｆ２があり、対応する前記補償機能パターン４０１の前記ベース５０上での正投影とは第三オーバーラップ領域Ｆ３があり、前記第二オーバーラップ領域Ｆ２は、前記第一オーバーラップ領域Ｆ１と前記第三オーバーラップ領域Ｆ３との間に位置する、表示パネルを提供している。
【0075】
具体的に、アレイ状に並べられた複数のサブ画素エリアは、第一方向に沿って延在するサブ画素エリア列、及び第二方向に沿って延在するサブ画素エリア行に区画可能であり、前記サブ画素エリア列は、前記第一方向に沿って配列された複数のサブ画素エリアを含み、前記サブ画素エリア行は、前記第二方向に沿って配列された複数のサブ画素エリアを含み、前記第一方向と前記第二方向とは交差し、例示的に、前記第一方向には、Ｙ方向が含まれ、前記第二方向には、Ｘ方向が含まれる。
【0076】
前記電源信号線層は、各前記サブ画素エリアに設けられた電源信号線パターンを含み、前記電源信号線パターンは、選択的に、格子状とされてもよく、当該格子状の電源信号線パターンは、前記第一方向に沿って延在する第一部分を含む。前記電源信号線パターンは、前記サブ画素エリアと１対１で対応し、前記電源信号線パターンは、対応する前記サブ画素エリアに位置し、同じ列に位置するサブ画素エリアに対応する各前記電源信号線パターンＶＤＤは、順次に電気的に接続され、一体構造として形成される。
【0077】
前記データ線層は、各前記サブ画素エリアに設けられたデータ線パターンを含み、前記データ線パターンは、前記第一方向に沿って延在し、前記データ線パターンは、前記サブ画素エリアと１対１で対応し、前記データ線パターンは、対応する前記サブ画素エリアに位置し、同じ列に位置するサブ画素エリアに対応する各前記データ線パターンＤＡＴＡは、順次に電気的に接続され、一体構造として形成される。
【0078】
前記表示パネルは、前記機能膜層における前記ベース５０とは反対側に位置する複数の第一発光素子を更に含み、前記第一発光素子は、前記ベース５０から遠ざかる方向に沿って順次に積層して設けられた第一アノード５０１、第一発光パターン６０１及び第一カソードを含み、表示パネルの動作の際、前記第一アノード５０１に駆動信号が供給され、前記第一カソードに共通信号が供給されることで、前記第一アノード５０１と前記第一カソードとの間に電界が発生し、その結果、前記第一発光パターン６０１が、対応する色の光を発するように制御され、例示的に、前記第一発光素子は、赤発光素子を含み、赤色光を発することができる。
【0079】
前記補償機能層は、少なくとも１つの前記サブ画素エリアに設けられた補償機能パターン４０１を含み、例示的に、前記補償機能パターン４０１は、前記第一発光素子と１対１で対応し、
前記表示パネルのレイアウトの際、先ずベース５０上に機能膜層を形成し、次に当該機能膜層における前記ベース５０とは反対側に第一発光素子を製作し、前記機能膜層のレイアウトの際、前記電源信号線パターンと前記データ線パターンとは、前記第二方向に沿って交互に配列されてもよく、前記補償機能パターン４０１は、対応する第一発光素子の付近に設けられてもよく、例示的に、前記第一発光素子中の前記第一アノード５０１の前記ベース５０上での正投影は、対応する前記電源信号線パターンの前記ベース５０上での正投影とは第一オーバーラップ領域Ｆ１があり、対応する前記データ線パターンの前記ベース５０上での正投影とは第二オーバーラップ領域Ｆ２があり、対応する前記補償機能パターン４０１の前記ベース５０上での正投影とは第三オーバーラップ領域Ｆ３があり、前記第二オーバーラップ領域Ｆ２は、前記第一オーバーラップ領域Ｆ１と前記第三オーバーラップ領域Ｆ３との間に位置する。
前記表示パネルのレイアウトの際、先ずベース５０上に機能膜層を形成し、次に当該機能膜層における前記ベース５０とは反対側に第一発光素子を製作し、前記機能膜層のレイアウトの際、前記電源信号線パターンと前記データ線パターンとは、前記第二方向に沿って交互に配列されてもよく、前記補償機能パターン４０１は、対応する第一発光素子の付近に設けられてもよく、例示的に、前記第一発光素子中の前記第一アノード５０１の前記ベース５０上での正投影は、対応する前記電源信号線パターンの前記ベース５０上での正投影とは第一オーバーラップ領域Ｆ１があり、対応する前記データ線パターンの前記ベース５０上での正投影とは第二オーバーラップ領域Ｆ２があり、対応する前記補償機能パターン４０１の前記ベース５０上での正投影とは第三オーバーラップ領域Ｆ３があり、前記第二オーバーラップ領域Ｆ２は、前記第一オーバーラップ領域Ｆ１と前記第三オーバーラップ領域Ｆ３との間に位置する。
【0080】
上記表示パネルの具体的な構造から分かるように、本開示の実施例による表示パネルにおいて、前記補償機能パターン４０１は、前記電源信号線パターンと前記データ線パターンとが前記第一アノード５０１の下方で生じる段差を補償できるため、前記表示パネルでは、第一発光素子に含まれる第一アノード５０１によって、部分的に対応する前記電源信号線パターン、部分的に対応する前記データ線パターン、及び少なくとも部分的に対応する補償機能パターン４０１が同時に覆われる場合、当該第一アノード５０１は、高い平坦度を有することができ、その結果、表示パネルによる表示時に発生する色ずれ現象が効果的に低減される。
【0081】
図２５に示すように、いくつかの実施例において、前記第一アノード５０１は、第二方向に沿って対向して設けられた第一エッジ部分５０１ａ１及び第二エッジ部分５０１ａ２と、前記第一エッジ部分５０１ａ１と前記第二エッジ部分５０１ａ２との間に位置する第一中間部分５０１ａ５とを含み、前記第二方向と前記第一方向とは交差し、前記第一エッジ部分５０１ａ１の前記ベース５０上での正投影は、前記第一オーバーラップ領域Ｆ１を含み、前記第二エッジ部分５０１ａ２の前記ベース５０上での正投影は、前記第三オーバーラップ領域Ｆ３を含み、前記第一中間部分５０１ａ５の前記ベース５０上での正投影は、前記第二オーバーラップ領域Ｆ２を含む。
【0082】
具体的に、前記第一アノード５０１の具体的な構造は多様であり、例示的に、前記第一アノード５０１は、第二方向に沿って対向して設けられた第一エッジ部分５０１ａ１及び第二エッジ部分５０１ａ２と、前記第一エッジ部分５０１ａ１と前記第二エッジ部分５０１ａ２との間に位置する第一中間部分５０１ａ５とを含み、前記第一エッジ部分５０１ａ１、前記第二エッジ部分５０１ａ２及び前記中間部分は、何れも前記第一方向に沿って延在してもよい。
【0083】
前記第一エッジ部分５０１ａ１の前記ベース５０上での正投影は、対応する前記電源信号線パターンの前記ベース５０上での正投影とは前記第一オーバーラップ領域Ｆ１を形成可能であり、前記第一中間部分５０１ａ５の前記ベース５０上での正投影は、対応する前記データ線パターンの前記ベース５０上での正投影とは前記第二オーバーラップ領域Ｆ２を形成可能であり、前記第二エッジ部分５０１ａ２の前記ベース５０上での正投影は、対応する前記補償機能パターン４０１の前記ベース５０上での正投影とは前記第三オーバーラップ領域Ｆ３を形成可能である。
【0084】
上記実施例による表示パネルでは、前記第一アノード５０１における第二方向に沿って対向して設けられた第一エッジ部分５０１ａ１及び第二エッジ部分５０１ａ２は、それぞれ、対応する電源信号線パターン及び対応する補償機能パターン４０１を覆うことができ、それに、前記第一アノード５０１における第一エッジ部分５０１ａ１と第二エッジ部分５０１ａ２との間の中間部分は、対応するデータ線パターンを覆うことができるため、前記第一アノード５０１によって覆われた前記電源信号線パターン、データ信号線パターン及び補償機能パターン４０１は、前記第一アノード５０１によって覆われた領域に均一に分布可能となり、その結果、前記第一アノード５０１の平坦度がより好適に保証される。
【0085】
図１５及び図２５に示すように、いくつかの実施例において、前記第一エッジ部分５０１ａ１の前記ベース５０上での正投影は、前記第一発光パターン６０１の前記ベース５０上での正投影とオーバーラップせず、前記第二エッジ部分５０１ａ２の前記ベース５０上での正投影は、前記第一発光パターン６０１の前記ベース５０上での正投影とオーバーラップせず、前記第一中間部分５０１ａ５の前記ベース５０上での正投影は、前記第一発光パターン６０１の前記ベース５０上での正投影とオーバーラップする。
【0086】
具体的に、前記第一アノード５０１における前記ベース５０とは反対側の表面に前記第一発光パターン６０１を形成するとき、前記第一発光パターン６０１の具体的なレイアウト方式は、多様であり、例示的に、前記第一発光パターン６０１の前記ベース５０上での正投影は、前記第一エッジパターンの前記ベース５０上での正投影と、前記第二エッジパターンの前記ベース５０上での正投影との間に位置し、且つ前記第一中間部分５０１ａ５の前記ベース５０上での正投影とオーバーラップする。この方式に従って前記第一発光パターン６０１をレイアウトすると、前記第一発光パターン６０１は、前記第一アノード５０１の中間部位の表面に位置可能となり、前記第一アノード５０１の中間部位の表面は、より高い平坦度を有するため、前記第一発光パターン６０１の平坦度の向上により有利となる。
【0087】
図２５に示すように、いくつかの実施例において、前記第一中間部分５０１ａ５は、中心対称パターンであり、前記第一中間部分５０１ａ５の前記ベース５０上での正投影は、前記第一発光パターン６０１の前記ベース５０上での正投影と重なり合う。
【0088】
具体的に、前記第一アノード５０１の第一中間部分５０１ａ５は、選択的に、中心対称パターンとされてもよく、例示的に、前記第一中間部分５０１ａ５の前記ベース５０上での正投影は六辺形であり、この場合、前記第一発光パターン６０１の前記ベース５０上での正投影が前記第一中間部分５０１ａ５の前記ベース５０上での正投影と重なり合うように構成すると、前記第一発光パターン６０１も中心対称パターンとなり、この構造の前記第一中間部分５０１ａ５及び前記第一発光パターン６０１によれば、前記第一発光パターン６０１の平坦度及び出光の均一性により有利となる。
【0089】
いくつかの実施例において、前記第三オーバーラップ領域Ｆ３の面積に対する、前記第一オーバーラップ領域Ｆ１の面積と前記第二オーバーラップ領域Ｆ２の面積との合計の比は、２：１に近い。
【0090】
具体的に、前記第一アノード５０１、前記電源信号線パターン、前記データ線パターン及び前記補償機能パターン４０１のレイアウトの際、前記ベース５０に垂直な方向において、前記第一アノード５０１と前記電源信号線パターン、前記データ線パターン及び前記補償機能パターン４０１のそれぞれとのオーバーラップ度合を制御することで、前記第一アノード５０１の平坦度合を調整してもよく、例示的に、前記第三オーバーラップ領域Ｆ３の面積に対する、前記第一オーバーラップ領域Ｆ１の面積と前記第二オーバーラップ領域Ｆ２の面積との合計の比が２：１に近くなるように構成してもよい。この構成方式によれば、前記第一オーバーラップ面積と、前記第二オーバーラップ面積と前記第三オーバーラップ面積とが近くなり、即ち前記第一アノード５０１によって覆われた前記電源信号線パターン、前記データ線パターン及び前記補償機能パターン４０１の面積が近くなるため、前記第一アノード５０１の平坦度の向上により有利となる。
【0091】
図１５に示すように、いくつかの実施例において、前記機能膜層は、ゲート走査線層、初期化信号線層、リセット信号線層及び発光制御信号線層を更に含み、
前記ゲート走査線層は、各前記サブ画素エリアに設けられたゲート走査線パターンＧＡＴＥを含み、前記初期化信号線層は、各前記サブ画素エリアに設けられた初期化信号線パターンＶＩＮＴを含み、前記リセット信号線層は、各前記サブ画素エリアに設けられたリセット信号線パターンＲＳＴを含み、前記発光制御信号線層は、各前記サブ画素エリアに設けられた発光制御信号線パターンＥＭを含み、前記ゲート走査線パターンＧＡＴＥ、前記初期化信号線パターンＶＩＮＴ、前記リセット信号線パターンＲＳＴ及び前記発光制御信号線パターンＥＭは、何れも第二方向に沿って延在し、前記第二方向と前記第一方向とは交差する。
前記ゲート走査線層は、各前記サブ画素エリアに設けられたゲート走査線パターンＧＡＴＥを含み、前記初期化信号線層は、各前記サブ画素エリアに設けられた初期化信号線パターンＶＩＮＴを含み、前記リセット信号線層は、各前記サブ画素エリアに設けられたリセット信号線パターンＲＳＴを含み、前記発光制御信号線層は、各前記サブ画素エリアに設けられた発光制御信号線パターンＥＭを含み、前記ゲート走査線パターンＧＡＴＥ、前記初期化信号線パターンＶＩＮＴ、前記リセット信号線パターンＲＳＴ及び前記発光制御信号線パターンＥＭは、何れも第二方向に沿って延在し、前記第二方向と前記第一方向とは交差する。
【0092】
具体的に、前記ゲート走査線層は、各前記サブ画素エリアに設けられたゲート走査線パターンＧＡＴＥを含み、前記ゲート走査線パターンＧＡＴＥは、前記第二方向に沿って延在し、同じ行に位置する各サブ画素エリア対応する前記ゲート走査線パターンＧＡＴＥは、順次に電気的に接続され、一体構造として形成される。
【0093】
前記初期化信号線層は、各前記サブ画素エリアに設けられた初期化信号線パターンＶＩＮＴを含み、前記初期化信号線層は、前記第二方向に沿って延在し、同じ行に位置する各サブ画素エリア対応する前記初期化信号線パターンＶＩＮＴは、順次に電気的に接続され、一体構造として形成される。
【0094】
前記リセット信号線層は、各前記サブ画素エリアに設けられたリセット信号線パターンＲＳＴを含み、前記リセット信号線パターンＲＳＴは、前記第二方向に沿って延在し、同じ行に位置する各サブ画素エリア対応する前記リセット信号線パターンＲＳＴは、順次に電気的に接続され、一体構造として形成される。
【0095】
前記発光制御信号線層は、各前記サブ画素エリアに設けられた発光制御信号線パターンＥＭを含み、前記発光制御信号線パターンＥＭは、前記第二方向に沿って延在し、同じ行に位置する各サブ画素エリア対応する前記発光制御信号線パターンＥＭは、順次に電気的に接続され、一体構造として形成される。
【0096】
図１５及び図２５に示すように、いくつかの実施例において、前記第一アノード５０１は、前記第一方向に沿って対向して設けられた第三エッジ部分５０１ａ３及び第四エッジ部分５０１ａ４を更に含み、前記第一中間部分５０１ａ５は、前記第三エッジ部分５０１ａ３と第四エッジ部分５０１ａ４との間に位置し、前記第三エッジ部分５０１ａ３は、それぞれ前記第一エッジ部分５０１ａ１及び前記第二エッジ部分５０１ａ２に結合され、前記第四エッジ部分５０１ａ４は、それぞれ前記第一エッジ部分５０１ａ１及び前記第二エッジ部分５０１ａ２に結合され、前記第一中間部分５０１ａ５の前記ベース５０上での正投影と、対応する前記ゲート走査線パターンの前記ベース５０上での正投影、及び対応する前記リセット信号線パターンの前記ベース５０上での正投影とには、第六オーバーラップ領域が含まれる。
【0097】
具体的に、前記第一アノード５０１は、前記第一方向に沿って対向して設けられた第三エッジ部分５０１ａ３及び第四エッジ部分５０１ａ４を更に含み、前記第一中間部分５０１ａ５は、前記第三エッジ部分５０１ａ３と第四エッジ部分５０１ａ４との間に位置し、前記第一エッジ部分５０１ａ１、前記第二エッジ部分５０１ａ２、前記第三エッジ部分５０１ａ３及び前記第四エッジ部分５０１ａ４は、共同で前記中間部分を囲む。
【0098】
前記第一アノード５０１のレイアウトの際、前記第三エッジ部分５０１ａ３の前記ベース５０上での正投影と、対応する前記初期化信号線パターンＶＩＮＴ（例えば、図１５における第一初期化信号線パターンＶＩＮＴ１）の前記ベース５０上での正投影とには、第四オーバーラップ領域が形成され、前記第四エッジ部分５０１ａ４の前記ベース５０上での正投影と、対応する前記発光制御信号線パターンＥＭの前記ベース５０上での正投影とには、第五オーバーラップ領域が形成され、前記第一中間部分５０１ａ５の前記ベース５０上での正投影と、対応する前記ゲート走査線パターンＧＡＴＥの前記ベース５０上での正投影、及び対応する前記リセット信号線パターンＲＳＴ（例えば、図１５における第一リセット信号線パターンＲＳＴ１）の前記ベース５０上での正投影とには、第六オーバーラップ領域が形成されるように構成してもよい。このレイアウト方式によれば、前記第一方向に沿って、前記第四オーバーラップ領域と前記第五オーバーラップ領域とは、対向して設けられ、前記第六オーバーラップ領域は、前記第四オーバーラップ領域と前記第五オーバーラップ領域との間に位置するため、前記第一アノード５０１によって覆われた前記初期化信号線パターンＶＩＮＴ、前記発光制御信号線パターンＥＭ、前記ゲート走査線パターンＧＡＴＥ及び前記リセット信号線パターンＲＳＴは、前記第一アノード５０１によって覆われた領域に均一に分布可能となり、その結果、前記第一アノード５０１の平坦度がより好適に保証される。
【0099】
図２５に示すように、いくつかの実施例において、前記第一アノード５０１は、本体部分５０１ａ及びビアホール接続部分５０１ｂを含み、前記本体部分５０１ａは、前記第一エッジ部分５０１ａ１、前記第二エッジ部分５０１ａ２、前記第三エッジ部分５０１ａ３、前記第四エッジ部分５０１ａ４及び前記第一中間部分５０１ａ５を含み、前記本体部分５０１ａは、中心対称パターンである。
【0100】
具体的に、前記第一アノード５０１は、互いに結合された本体部分５０１ａ及びビアホール接続部分５０１ｂを含み、前記本体部分５０１ａにおける前記ベース５０とは反対側の表面は、前記第一発光パターン６０１の形成用であり、前記ビアホール接続部分５０１ｂは、ビアホールを介して前記表示パネルにおけるサブ画素駆動回路に結合されて、前記サブ画素駆動回路から供給された駆動信号を受信するためのものである。
【0101】
上述した通りに、前記第一アノード５０１が、前記本体部分５０１ａ及び前記ビアホール接続部分５０１ｂを含むように構成することで、前記第一アノード５０１における前記第一発光パターン６０１の形成用の部分にビアホールが製作されることを回避されるため、前記第一発光素子の発光効果が保証される。また、前記本体部分５０１ａが、前記第一エッジ部分５０１ａ１、前記第二エッジ部分５０１ａ２、前記第三エッジ部分５０１ａ３、前記第四エッジ部分５０１ａ４及び前記第一中間部分５０１ａ５を含むように構成するとともに、前記本体部分５０１ａが、中心対称パターンであるように構成することで、前記電源信号線パターンＶＤＤ（例えば、図１５におけるＶＤＤ１）、データ線パターンＤＡＴＡ（例えば、図１５におけるＤＡＴＡ１）、ゲート走査線パターンＧＡＴＥ、リセット信号線パターンＲＳＴ（例えば、図１５における第一リセット信号線パターンＲＳＴ１）、発光制御信号線パターンＥＭ、初期化信号線パターンＶＩＮＴ（例えば、図１５における第一初期化信号線パターンＶＩＮＴ１）における前記第一アノード５０１によって覆われた部分は、前記第一アノード５０１の下方に均一に分布可能となるため、前記第一アノード５０１の平坦度の向上により有利となる。
【0102】
図１２、図１３、図１６、図１７及び図１８に示すように、いくつかの実施例において、前記表示パネルは、第一金属層、第二金属層及び第三金属層を含み、前記ゲート走査線層、前記リセット信号線層及び前記発光制御信号線層は、前記第一金属層に位置し、前記初期化信号線層は、前記第二金属層に位置し、前記データ線層、前記電源信号線層及び前記補償機能層は、前記第三金属層に位置し、前記機能膜層は、第一絶縁層（例えば、図１７におけるＧＩ２）及び第二絶縁層（例えば、図１７におけるＩＬＤ）を更に含み、前記第一絶縁層は、前記第一金属層と前記第二金属層との間に位置し、前記第二絶縁層は、前記第二金属層と前記第三金属層との間に位置する。
【0103】
具体的に、前記表示パネルのレイアウトの際、同じ方向に沿って延在する機能層パターンを同じ層にレイアウトしてもよく、例示的に、前記ゲート走査線層、前記リセット信号線層及び前記発光制御信号線層が、同じ層に設けられ且つ共同で第一金属層として形成され、前記データ線層、前記電源信号線層及び前記補償機能層が、同じ層に設けられ且つ共同で第三金属層として形成されるようにする。
【0104】
表示パネルの寸法が固定されているため、同じ層にあるレイアウト空間が限られており、同じ方向に沿って延在する機能層パターンが同じ層にレイアウトされ得ない場合、一部の機能層パターンを他の膜層にレイアウトしてもよく、例示的に、前記初期化信号線層が第二金属層として形成され、前記第二金属層と前記第一金属層とが別々の層に設けられるようにする。
【0105】
留意されたいのは、各金属層の製作の際、隣接する金属層の間の短絡の発生を回避するために、隣接する金属層の間に絶縁層を形成してもよく、例示的に、前記機能膜層が、第一絶縁層及び第二絶縁層を更に含み、前記第一絶縁層が、前記第一金属層と前記第二金属層との間に位置し、前記第二絶縁層が、前記第二金属層と前記第三金属層との間に位置するように構成する。
【0106】
上記実施例による表示パネルでは、同じ方向に沿って延在する機能層パターンを同じ層にレイアウトし、隣接する導電膜層の間に絶縁層をレイアウトする方式により、表示パネルに含まれる各機能パターンの間の短絡の発生が回避されながら、表示パネルにおけるレイアウト空間が最大限に利用され、表示パネルの薄型化の発展により有利となる。
【0107】
図１５に示すように、いくつかの実施例において、前記補償機能パターン４０１は、導電材料で製作され、且つ前記初期化信号線パターンＶＩＮＴ（例えば、図１５における第一初期化信号線パターンＶＩＮＴ１）に結合される。
【0108】
具体的に、前記補償機能パターン４０１の材質は、実際の必要に応じて設定可能であり、例示的に、導電材料又は絶縁材料とされてもよく、導電材料で前記補償機能パターン４０１を製作する場合、前記補償機能パターン４０１を固定信号出力端に結合させて、前記補償機能パターン４０１に固定電位を持たせるようにしてもよい。こうすれば、前記補償機能パターン４０１がフローティング状態にあることに起因して前記表示パネル動作の安定性が影響されてしまうことを回避される。
【0109】
さらに、前記初期化信号線パターンＶＩＮＴを固定電位出力端として兼用してもよく、前記初期化信号線パターンＶＩＮＴが、固定電位を持つ初期化信号の伝送用であるため、前記補償機能パターン４０１を前記初期化信号線パターンＶＩＮＴに結合させることで、前記初期化信号と同じ固定電位を前記補償機能パターン４０１に持たせることができる。
【0110】
上記のように、前記初期化信号線パターンＶＩＮＴを前記固定電位出力端として兼用することで、表示基板において、前記補償機能パターン４０１に固定電位を供給するために専ら使用される固定電位出力端を別途に製作することが回避され、前記機能膜層のレイアウト空間が効果的に向上され、しかも、初期化信号線の電圧の強化も実現されるため、初期化信号線で伝送される初期化信号の電圧は、より安定となり、その結果、サブ画素駆動回路の安定した動作性能の実現により有利となる。
【0111】
留意されたいのは、引き続き図５を参照して、前記初期化信号線パターンＶＩＮＴを前記固定電位出力端として兼用する場合、前記補償機能パターン４０１の前記ベース５０上での正投影と、前記初期化信号線パターンＶＩＮＴの前記ベース５０上での正投影とには、オーバーラップ領域があるように構成してもよい。こうして、前記オーバーラップ領域にビアホールを設ければ、前記補償機能パターン４０１と前記初期化信号線パターンＶＩＮＴとの結合を実現可能となる。
【0112】
いくつかの実施例において、前記補償機能パターン４０１は、前記データ線パターンＤＡＴＡと同じ層に設けられる。
【0113】
具体的に、前記補償機能パターン４０１のレイアウトの際、前記補償機能パターン４０１を前記データ線パターンＤＡＴＡと同じ層に設けてもよく、このレイアウト方式によれば、前記補償機能パターン４０１によって１層が独占されることを回避されるため、前記表示パネルの薄型化により有利となる。
【0114】
さらに、前記補償機能パターン４０１を前記データ線パターンＤＡＴＡと同じ材料で設けてもよく、この構成方式によれば、前記補償機能パターン４０１は、前記データ線パターンＤＡＴＡと同一パターニングプロセスにて形成可能となるため、表示パネルの製作フローが効果的に簡素化され、表示パネルの製作コストが節約される。
【0115】
いくつかの実施例において、前記表示パネルは、複数のサブ画素駆動回路を更に含み、前記複数のサブ画素駆動回路のうち、第一部分のサブ画素駆動回路は、前記第一発光素子と１対１で対応し、前記第一部分のサブ画素駆動回路は、対応する前記第一発光素子の発光を駆動するためのものであり、前記サブ画素駆動回路は、駆動トランジスタ、第一トランジスタ、第二トランジスタ、第四トランジスタ及び蓄積容量を含む。
【0116】
前記第一トランジスタのゲートは、対応する前記ゲート走査線パターンＧＡＴＥに結合され、前記第一トランジスタの第一電極は、前記駆動トランジスタの第二電極に結合され、前記第一トランジスタの第二電極は、前記駆動トランジスタのゲートに結合され、前記第二トランジスタのゲートは、対応する前記リセット信号線パターンＲＳＴに結合され、前記第二トランジスタの第一電極は、対応する前記初期化信号線パターンＶＩＮＴに結合され、前記第二トランジスタの第二電極は、前記駆動トランジスタのゲートに結合され、前記第四トランジスタのゲートは、対応する前記ゲート走査線パターンＧＡＴＥに結合され、前記第四トランジスタの第一電極は、対応する前記データ線パターンＤＡＴＡに結合され、前記第四トランジスタの第二電極は、前記駆動トランジスタの第一電極に結合され、前記駆動トランジスタの第一電極は、対応する前記電源信号線パターンＶＤＤに結合され、前記駆動トランジスタの第二電極は、対応する前記第一発光素子に結合され、前記蓄積容量の第一極板は、前記駆動トランジスタのゲートに結合され、前記蓄積容量の第二極板は、対応する前記電源信号線パターンＶＤＤに結合される。
【0117】
例示的に、前記機能膜層には、ｎ＋１本の電源信号線パターンＶＤＤ、ｎ＋１本のデータ線パターンＤＡＴＡ、ｎ＋１本のゲート走査線パターンＧＡＴＥ、ｎ＋１本の初期化信号線パターンＶＩＮＴ、ｎ＋１本のリセット信号線パターンＲＳＴ及びｎ＋１本の発光制御信号線パターンＥＭが含まれ、前記表示パネルは、前記サブ画素エリアと１対１で対応する複数のサブ画素駆動回路を含み、前記複数のサブ画素駆動回路は、ｎ＋１行のサブ画素駆動回路に区画可能であるとともに、ｎ＋１列のサブ画素駆動回路に区画可能であり、前記ｎ＋１本の電源信号線パターンＶＤＤは、ｎ＋１列のサブ画素駆動回路と１対１で対応し、前記ｎ＋１本のデータ線パターンＤＡＴＡは、ｎ＋１列のサブ画素駆動回路と１対１で対応し、前記ｎ＋１本のゲート走査線パターンＧＡＴＥは、ｎ＋１行のサブ画素駆動回路と１対１で対応し、前記ｎ＋１本の初期化信号線パターンＶＩＮＴは、ｎ＋１行のサブ画素駆動回路と１対１で対応し、前記ｎ＋１本のリセット信号線パターンＲＳＴは、ｎ＋１行のサブ画素駆動回路と１対１で対応し、前記ｎ＋１本の発光制御信号線パターンＥＭは、ｎ＋１行のサブ画素駆動回路と１対１で対応する。
【0118】
上記例示的な構造に基づいて、以下、第ｎ行、第ｎ列に位置するサブ画素駆動回路を例として、その具体的な構造、及び各種信号線パターンとの接続方式を詳しく説明する。
【0119】
図７及び図１５に示すように、前記サブ画素駆動回路は、駆動トランジスタ（即ち第三トランジスタＴ３、以下、第三トランジスタＴ３として記載する）、第一トランジスタＴ１、第二トランジスタＴ２、第四トランジスタＴ４及び蓄積容量Ｃｓｔを含み、前記第一トランジスタＴ１、前記第二トランジスタＴ２及び前記第四トランジスタＴ４は、Ｐ型のトランジスタとされる。
【0120】
前記第一トランジスタＴ１のゲート２０１ｇは、前記ゲート走査線パターンＧＡＴＥに結合され、前記第一トランジスタＴ１の第一電極（即ちソースＳ１）は、前記第三トランジスタＴ３の第二電極（即ちドレインＤ３）に結合され、前記第一トランジスタＴ１の第二電極（即ちドレインＤ１）は、前記第三トランジスタＴ３のゲート２０３ｇに結合される。
【0121】
前記第二トランジスタＴ２のゲート２０２ｇは、前記第一リセット信号線パターンＲＳＴ１に結合され、前記第二トランジスタＴ２の第一電極（即ちソースＳ２）は、前記第一初期化信号線パターンＶＩＮＴ１に結合され、前記第二トランジスタＴ２の第二電極（即ちドレインＤ２）は、前記第三トランジスタＴ３のゲート２０３ｇに結合される。
【0122】
前記第四トランジスタＴ４のゲート２０４ｇは、前記ゲート走査線パターンＧＡＴＥに結合され、前記第四トランジスタＴ４の第一電極（即ちソースＳ４）は、前記データ線パターンＤＡＴＡに結合され、前記第四トランジスタＴ４の第二電極（即ちドレインＤ４）は、前記第三トランジスタＴ３の第一電極（即ちソースＳ３）に結合される。
【0123】
前記第三トランジスタＴ３の第一電極（即ちソースＳ３）は、前記電源信号線パターンＶＤＤに結合され、前記第三トランジスタＴ３の第二電極（即ちドレインＤ３）は、対応する発光素子ＯＬＥＤに結合される。
【0124】
前記蓄積容量Ｃｓｔの第一極板Ｃｓｔ１は、前記第三トランジスタＴ３のゲート２０３ｇに結合され、前記蓄積容量Ｃｓｔの第二極板Ｃｓｔ２は、前記電源信号線パターンＶＤＤに結合される。
【0125】
いくつかの実施例において、前記機能膜層は、発光制御信号線パターン及び第二リセット信号線パターンＲＳＴ２を更に含み、前記サブ画素駆動回路は、第五トランジスタ、第六トランジスタ及び第七トランジスタを更に含み、前記第五トランジスタのゲートは、前記発光制御信号線パターンに結合され、前記第五トランジスタの第一電極は、前記電源信号線パターンＶＤＤに結合され、前記第五トランジスタの第二電極は、前記駆動トランジスタの第一電極に結合され、前記第六トランジスタのゲートは、前記発光制御信号線パターンに結合され、前記第六トランジスタの第一電極は、前記駆動トランジスタの第二電極に結合され、前記第六トランジスタの第二電極は、対応する発光素子に結合され、前記第七トランジスタのゲートは、前記第二リセット信号線パターンに結合され、前記第七トランジスタの第一電極は、前記初期化信号線に結合され、前記第七トランジスタの第二電極は、前記第六トランジスタの第二電極に結合される。
【0126】
具体的に、引き続き第ｎ行、第ｎ列に位置するサブ画素駆動回路を例として、図７及び図１５に示すように、前記第五トランジスタＴ５のゲート２０５ｇは、前記発光制御信号線パターンＥＭに結合され、前記第五トランジスタＴ５の第一電極（即ちソースＳ５）は、前記電源信号線パターンＶＤＤに結合され、前記第五トランジスタＴ５の第二電極（即ちドレインＤ５）は、前記駆動トランジスタ（即ち第三トランジスタＴ３）の第一電極（即ちソースＳ３）に結合される。
【0127】
前記第六トランジスタＴ６のゲート２０６ｇは、前記発光制御信号線パターンＥＭに結合され、前記第六トランジスタＴ６の第一電極（即ちソースＳ６）は、前記駆動トランジスタ（即ち第三トランジスタＴ３）の第二電極（即ちドレインＤ３）に結合され、前記第六トランジスタＴ６の第二電極（即ちドレインＤ６）は、対応する発光素子ＯＬＥＤに結合され、
前記第七トランジスタＴ７のゲート２０７ｇは、前記第二リセット信号線パターンＲＳＴ２（例示的に、前記第二リセット信号線パターンＲＳＴ２として、第ｎ＋１行のサブ画素駆動回路に対応するリセット信号線パターンＲＳＴであってもよい）に結合され、前記第七トランジスタＴ７の第一電極（即ちソースＳ７）は、前記第二初期化信号線パターンＶＩＮＴ２（例示的に、前記第二初期化信号線パターンＶＩＮＴ２として、第ｎ＋１行のサブ画素駆動回路に対応する初期化信号線パターンＶＩＮＴであってもよい）に結合され、前記第七トランジスタＴ７の第二電極（即ちドレインＤ７）は、前記第六トランジスタＴ６の第二電極（即ちドレインＤ６）に結合される。
前記第七トランジスタＴ７のゲート２０７ｇは、前記第二リセット信号線パターンＲＳＴ２（例示的に、前記第二リセット信号線パターンＲＳＴ２として、第ｎ＋１行のサブ画素駆動回路に対応するリセット信号線パターンＲＳＴであってもよい）に結合され、前記第七トランジスタＴ７の第一電極（即ちソースＳ７）は、前記第二初期化信号線パターンＶＩＮＴ２（例示的に、前記第二初期化信号線パターンＶＩＮＴ２として、第ｎ＋１行のサブ画素駆動回路に対応する初期化信号線パターンＶＩＮＴであってもよい）に結合され、前記第七トランジスタＴ７の第二電極（即ちドレインＤ７）は、前記第六トランジスタＴ６の第二電極（即ちドレインＤ６）に結合される。
【0128】
上記実施例による表示パネルでは、前記サブ画素駆動回路が、前記第五トランジスタＴ５、第六トランジスタＴ６及び第七トランジスタＴ７を含むように構成することで、サブ画素駆動回路は、発光段階のみで、対応する発光素子ＯＬＥＤの発光を駆動することができ、発光素子ＯＬＥＤにおける異常発光現象の発生が回避されるため、表示パネルの表示品質がより好適に向上される。
【0129】
図２１及び図２２に示すように、いくつかの実施例において、前記サブ画素駆動回路は、第一導電接続部７０１を更に含み、前記第一トランジスタＴ１の第二電極（即ちドレインＤ１）は、前記第一導電接続部７０１を介して前記駆動トランジスタのゲート（即ち第三トランジスタＴ３のゲート２０３ｇ）に結合され、前記表示パネルは、第三金属層を更に含み、前記第一導電接続部７０１は、前記第三金属層に位置し、前記第一部分のサブ画素駆動回路に含まれる第一導電接続部の前記ベース上での正投影は、それに対応する第一アノード５０１の前記ベース上での正投影とオーバーラップしない。
【0130】
具体的に、補償機能パターン４０１をデータ線パターン（例えば、ＤＡＴＡ１）と前記第一部分のサブ画素駆動回路に含まれる第一導電接続部との間に設け、当該データ線パターンを当該第一部分のサブ画素駆動回路における第一アノードの直下に位置させてもよく、上記構造の表示パネルでは、補償機能パターン４０１により、駆動トランジスタのゲート（即ち第三トランジスタＴ３のゲート２０３ｇ）とデータ線パターン（例えば、ＤＡＴＡ１）とを離隔させることができるため、データ線パターン上での信号変化に起因して前記駆動トランジスタのゲート電位にクロストークが発生してしまうことをより好適に回避される。しかも、上記構造の表示パネルによれば、第一導電接続部７０１と前記補償機能パターン４０１との間の短絡の発生も回避される。
【0131】
さらに、図２１及び図２３に示すように、前記補償機能パターン４０１は、初期化信号線パターン（例えば、ＶＩＮＴ１）に結合されて、前記補償機能パターン４０１に固定電位を持たせることができるため、データ線パターン上での信号変化に起因して前記駆動トランジスタのゲート電位にクロストークが発生してしまうことをより一層に回避される。
【0132】
また、上記のように、前記第一導電接続部７０１を前記第三金属層に位置させることで、前記第一導電接続部７０１は、前記第三金属層に含まれる他のパターンと１回のパターニングプロセスにて形成可能となるため、表示基板の製作プロセスのフローが好適に簡素化される。
【0133】
図２４に示すように、いくつかの実施例において、前記表示パネルは、複数の第二発光素子及び複数の第三発光素子を更に含み、各々の前記第二発光素子は、前記ベースから遠ざかる方向に沿って順次に積層して設けられた第二アノード５０２、第二発光パターン６０２及び第二カソードを含み、各々の前記第三発光素子は何れも、前記第一方向に沿って対向して設けられた２つのサブ発光素子を含み、各々の前記サブ発光素子は何れも、前記ベースから遠ざかる方向に沿って順次に積層して設けられた第三アノード５０３、第三発光パターン６０３及び第三カソードを含み、
前記複数のサブ画素駆動回路は、第二部分のサブ画素駆動回路及び第三部分のサブ画素駆動回路を更に含み、前記第二部分のサブ画素駆動回路は、前記第二発光素子と１対１で対応し、前記第二部分のサブ画素駆動回路は、対応する前記第二発光素子の発光を駆動するためのものであり、前記第三部分のサブ画素駆動回路は、前記サブ発光素子と１対１で対応し、前記第三部分のサブ画素駆動回路は、対応するサブ発光素子の発光を駆動するためのものであり、
前記第二部分のサブ画素駆動回路に含まれる第一導電接続部の前記ベース上での正投影は、それに対応する第二アノード５０２の前記電極上での正投影とオーバーラップし、前記第三部分のサブ画素駆動回路に含まれる第一導電接続部の前記ベース上での正投影は、それに対応する第三アノード５０３の前記ベース上での正投影とオーバーラップする。
前記複数のサブ画素駆動回路は、第二部分のサブ画素駆動回路及び第三部分のサブ画素駆動回路を更に含み、前記第二部分のサブ画素駆動回路は、前記第二発光素子と１対１で対応し、前記第二部分のサブ画素駆動回路は、対応する前記第二発光素子の発光を駆動するためのものであり、前記第三部分のサブ画素駆動回路は、前記サブ発光素子と１対１で対応し、前記第三部分のサブ画素駆動回路は、対応するサブ発光素子の発光を駆動するためのものであり、
前記第二部分のサブ画素駆動回路に含まれる第一導電接続部の前記ベース上での正投影は、それに対応する第二アノード５０２の前記電極上での正投影とオーバーラップし、前記第三部分のサブ画素駆動回路に含まれる第一導電接続部の前記ベース上での正投影は、それに対応する第三アノード５０３の前記ベース上での正投影とオーバーラップする。
【0134】
上述した通りに、前記第二部分のサブ画素駆動回路に含まれる第一導電接続部の前記ベース上での正投影が、それに対応する第二アノード５０２の前記電極上での正投影とオーバーラップし、前記第三部分のサブ画素駆動回路に含まれる第一導電接続部の前記ベース上での正投影が、それに対応する第三アノード５０３の前記ベース上での正投影とオーバーラップするように構成することで、前記第二アノード５０２及び前記第三アノード５０３は、より高い平坦度を有することになる。
【0135】
図１５に示すように、いくつかの実施例において、前記第一トランジスタＴ１のゲート２０１ｇは、対応する前記ゲート走査線パターンＧＡＴＥに直接接触している。
【0136】
具体的に、前記第一トランジスタＴ１のゲート２０１ｇと、対応する前記ゲート走査線パターンＧＡＴＥとを同じ層に製作し、且つ一体構造として形成することで、前記第一トランジスタＴ１のゲート２０１ｇと、対応する前記ゲート走査線パターンＧＡＴＥとは、同一パターニングプロセスにて形成可能となるだけでなく、形成された前記第一トランジスタのゲートは、対応する前記ゲート走査線パターンＧＡＴＥに直接接触可能であり、前記第一トランジスタのゲートと、対応する前記ゲート走査線パターンＧＡＴＥとを接続するための導電接続部を別途に設ける必要がなくなる。
【0137】
いくつかの実施例において、前記第二トランジスタのゲート、前記第七トランジスタのゲートは何れも、対応する前記ゲート走査線パターンＧＡＴＥとは一体構造とされてもよく、又は、前記第二トランジスタのゲート、前記第七トランジスタのゲートは何れも、対応する前記ゲート走査線パターンＧＡＴＥに直接接触していてもよく、又は、前記第二トランジスタのゲート、前記第七トランジスタのゲートは何れも、対応する前記ゲート走査線パターンＧＡＴＥの一部とされてもよい。
【0138】
いくつかの実施例において、前記第一トランジスタの第一電極の前記ベース５０上での正投影は、対応する前記補償機能パターン４０１の前記ベース５０上での正投影と少なくとも部分的にオーバーラップし、及び／又は、前記第一トランジスタの第二電極の前記ベース５０上での正投影は、対応する前記補償機能パターン４０１の前記ベース５０上での正投影と少なくとも部分的にオーバーラップする。
【0139】
具体的に、図１５に示すように、上記構造のサブ画素駆動回路では、前記補償機能パターン４０１の前記ベース５０上での正投影が、前記第一トランジスタＴ１の第二電極（即ち図１５におけるＮ１ノード）の前記ベース５０上での正投影と少なくとも部分的にオーバーラップするように構成し、及び／又は、前記補償機能パターン４０１の前記ベース５０上での正投影が、前記第一トランジスタＴ１の第一電極（図１５における１０１ｐｓに形成されるもの）の前記ベース５０上での正投影と少なくとも部分的にオーバーラップするように構成してもよい。
【0140】
上記構成方式によれば、前記ベース５０に垂直な方向において、前記補償機能パターン４０１は、前記第一トランジスタＴ１の第二電極、及び／又は、前記第一トランジスタＴ１の第一電極を覆うことができるため、前記第一トランジスタＴ１の第二電極、及び／又は、前記第一トランジスタＴ１の第一電極に対してシールドの役割が果たされ、前記第一トランジスタＴ１に隣接するデータ線パターンＤＡＴＡ上で伝送されるデータ信号が変化したときの第一トランジスタＴ１へのクロストークを回避され、それに、前記第一トランジスタＴ１の第二電極が前記第三トランジスタＴ３のゲート２０３ｇに結合され、前記第一トランジスタＴ１の第一電極が前記第三トランジスタＴ３の第二電極に結合されるため、前記第一トランジスタＴ１に隣接するデータ線パターンＤＡＴＡ上で伝送されるデータ信号が変化したときの第三トランジスタＴ３へのクロストークをより一層に回避される。
【0141】
図２１に示すように、いくつかの実施例において、前記第一トランジスタＴ１の第一電極の前記ベース上での正投影は、対応する前記補償機能パターン４０１の前記ベース上での正投影とオーバーラップせず、及び／又は、前記第一トランジスタＴ１の第二電極の前記ベース上での正投影は、対応する前記補償機能パターンの前記ベース上での正投影とオーバーラップしない。
【0142】
上記構成方式によれば、前記補償機能パターン４０１と前記第一導電接続部７０１との間に広い距離が空けられ、前記補償機能パターン４０１と前記第一導電接続部７０１との短絡不良の発生が回避され、しかも、前記第一アノード５０１の平坦度が保証されながら、前記補償機能パターン４０１と前記シールドパターン３０１との間に寄生容量が形成されることを回避される。
【0143】
いくつかの実施例において、前記サブ画素駆動回路は、第七トランジスタＴ７を更に含み、前記第七トランジスタＴ７のゲート２０７ｇは、リセット信号線パターン（例えば、図１５におけるＲＳＴ２）に結合され、前記第一部分のサブ画素駆動回路における第七トランジスタＴ７の第二電極は、前記第一アノード５０１に結合され、前記第一部分のサブ画素駆動回路における前記第七トランジスタの第一電極の前記ベース５０上での正投影と、対応する前記補償機能パターン４０１の前記ベース５０上での正投影との間には、第七オーバーラップ領域があり、前記第七トランジスタの第一電極は、前記第七オーバーラップ領域に設けられたビアホールを介して、対応する前記補償機能パターン４０１に結合されることで、当該補償機能パターン４０１を介して、対応する前記初期化信号線パターンＶＩＮＴに間接結合される。
【0144】
具体的に、前記第七トランジスタの第一電極の前記ベース５０上での正投影と、対応する前記補償機能パターン４０１の前記ベース５０上での正投影との間には、第七オーバーラップ領域があれば、当該第七オーバーラップ領域にビアホールを製作可能となるため、前記第七トランジスタの第一電極は、当該ビアホールを介して前記補償機能パターン４０１に結合可能となり、それに、前記補償機能パターン４０１が前記初期化信号線に結合されるため、前記補償機能パターン４０１を介した前記第七トランジスタの第一電極と前記初期化信号線との間接結合が実現できる。
【0145】
上記実施例において、前記第七トランジスタの第一電極は、前記補償機能パターン４０１を介して前記初期化信号線間接に結合されることで、前記第七トランジスタの第一電極と前記初期化信号線とを結合させるために専ら使用される導電接続部の製作が回避され、表示パネルの製作フローが簡素化され、生産コストが節約される。
【0146】
留意されたいのは、図１５に示すように、前記補償機能パターン４０１の前記ベース５０上での正投影は、前記第七トランジスタの第二極の前記ベース５０上での正投影とオーバーラップしてもよく、又は、図１９に示すように、前記補償機能パターン４０１の前記ベース５０上での正投影は、前記第七トランジスタの第二極の前記ベース５０上での正投影とオーバーラップしなくてもよい。
【0147】
図１５に示すように、いくつかの実施例において、前記駆動トランジスタのゲートの前記ベース５０上での正投影は、対応する前記補償機能パターン４０１の前記ベース５０上での正投影と少なくとも部分的にオーバーラップする。
【0148】
具体的に、引き続き図１５を参照して、前記駆動トランジスタのゲート（即ち前記第三トランジスタＴ３のゲート２０３ｇ）の前記ベース５０上での正投影が、対応する前記補償機能パターン４０１の前記ベース５０上での正投影と少なくとも部分的にオーバーラップするように構成することで、前記補償機能パターン４０１は、少なくとも一部の前記駆動トランジスタのゲートを覆うことができるため、前記駆動トランジスタのゲートに対してシールドの役割が果たされ、前記駆動トランジスタに隣接するデータ線パターンＤＡＴＡ上で伝送されるデータ信号が変化したときの駆動トランジスタへのクロストークを回避され、その結果、前記駆動トランジスタの安定した動作性能が好適に保証される。
【0149】
引き続き図１５を参照して、いくつかの実施例において、前記駆動トランジスタのゲートの前記ベース５０上での正投影と、対応する前記補償機能パターン４０１の前記ベース５０上での正投影とには、オーバーラップする第一オーバーラップ部分が含まれ、前記第一オーバーラップ部分の前記ベース５０上での正投影は、対応する前記第一アノード５０１の前記ベース５０上での正投影と少なくとも部分的にオーバーラップする。
【0150】
具体的に、上記構成方式によれば、前記ベース５０に垂直な方向において、前記駆動トランジスタのゲートと、前記補償機能パターン４０１と、前記第一アノード５０１とには、共通のオーバーラップ領域があり、こうして、前記補償機能パターン４０１によれば、前記駆動トランジスタに隣接するデータ線パターンＤＡＴＡ上で伝送されるデータ信号が変化したときの駆動トランジスタへのクロストークを回避できるだけでなく、前記第一アノード５０１上で伝送される駆動信号が変化したときの駆動トランジスタへのクロストークを回避できる。
【0151】
さらに、前記補償機能パターン４０１を前記駆動トランジスタのゲートと前記第一アノード５０１との間に設けてもよく、こうして、前記補償機能パターン４０１によれば、前記第一アノード５０１上で伝送される駆動信号が変化したときの駆動トランジスタへのクロストークをより好適に回避できる。
【0152】
図１５に示すように、いくつかの実施例において、前記蓄積容量Ｃｓｔの第一極板Ｃｓｔ１は、前記ゲート走査線パターンＧＡＴＥ及び前記リセット信号線パターンＲＳＴと同じ材料で設けられ、前記蓄積容量Ｃｓｔの第二極板Ｃｓｔ２は、前記初期化信号線パターンＶＩＮＴと同じ材料で設けられ、前記蓄積容量Ｃｓｔの第一極板Ｃｓｔ１の前記ベース５０上での正投影、及び前記蓄積容量Ｃｓｔの第二極板Ｃｓｔ２の前記ベース５０上での正投影は何れも、対応する前記ゲート走査線パターンＧＡＴＥの前記ベース５０上での正投影と、対応する前記発光制御信号線パターンＥＭの前記ベース５０上での正投影との間に位置する。
【0153】
具体的に、前記表示パネルにおける各機能パターンの製作の際、前記表示パネルにおける一部の機能パターンを同じ材料で製作してもよく、例示的に、前記表示パネルにおける一部の、導電性能を持つ機能パターンを同じ種類の導電性能を持つ材料で製作し、前記表示パネルにおける一部の、絶縁性能を持つ機能パターンを同じ種類の絶縁性能を持つ材料で製作する。
【0154】
より具体的に、前記蓄積容量Ｃｓｔの第一極板Ｃｓｔ１が、前記ゲート走査線パターンＧＡＴＥ及び前記リセット信号線パターンＲＳＴと同じ材料で設けられ、前記蓄積容量Ｃｓｔの第二極板Ｃｓｔ２が、前記初期化信号線パターンＶＩＮＴと同じ材料で設けられるようにしてもよく、この構成方式によれば、前記蓄積容量Ｃｓｔの第一極板Ｃｓｔ１、前記ゲート走査線パターンＧＡＴＥ及び前記リセット信号線パターンＲＳＴの製作の際、同じプロセス機器を使用して同じ製作環境で形成されることができ、同様に、前記蓄積容量Ｃｓｔの第二極板Ｃｓｔ２及び前記初期化信号線パターンＶＩＮＴの製作の際、同じプロセス機器を使用して同じ製作環境でも形成され得、したがって、この構成方式では、表示パネルの製作プロセスのフローを効果的に簡素化し、表示パネルの製作コストを節約することができる。
【0155】
また、前記蓄積容量Ｃｓｔの第一極板Ｃｓｔ１及び第二極板Ｃｓｔ２のレイアウトの際、前記蓄積容量Ｃｓｔの第一極板Ｃｓｔ１の前記ベース５０上での正投影、及び前記蓄積容量Ｃｓｔの第二極板Ｃｓｔ２の前記ベース５０上での正投影が何れも、対応する前記ゲート走査線パターンＧＡＴＥの前記ベース５０上での正投影と、対応する前記発光制御信号線パターンの前記ベース５０上での正投影との間に位置するように構成してもよく、この構成方式によれば、前記蓄積容量Ｃｓｔの第一極板Ｃｓｔ１と第二極板Ｃｓｔ２とが一定の正対面積を前記ベース５０に垂直な方向に有することができるのを保証されるだけでなく、前記ベース５０に垂直な方向において、前記蓄積容量Ｃｓｔの第一極板Ｃｓｔ１及び第二極板Ｃｓｔ２と、前記ゲート走査線パターンＧＡＴＥ及び前記発光制御信号線パターンとの間のオーバーラップの発生が回避されるため、前記蓄積容量Ｃｓｔは、前記ゲート走査線パターンＧＡＴＥ及び前記発光制御信号線パターンＥＭとの間に他の寄生容量を形成することがなく、前記サブ画素駆動回路の安定した動作性能が保証される。
【0156】
いくつかの実施例において、前記機能膜層は、ゲート絶縁層（例えば、図１７におけるＧＩ１）と、前記ゲート絶縁層における前記ベース５０とは反対側に位置する第一絶縁層（例えば、図１７におけるＧＩ２）とを更に含み、前記蓄積容量Ｃｓｔの第一極板Ｃｓｔ１、前記ゲート走査線パターンＧＡＴＥ及び前記リセット信号線パターンＲＳＴは、何れも前記ゲート絶縁層における前記ベース５０とは反対側の表面に位置し、前記蓄積容量Ｃｓｔの第二極板Ｃｓｔ２と前記初期化信号線パターンＶＩＮＴとは、何れも前記第一絶縁層における前記ベース５０とは反対側の表面に位置する。
【0157】
具体的に、前記機能膜層は、前記ゲート絶縁層及び前記第一絶縁層を更に含み、前記ゲート絶縁層は、薄膜トランジスタにおけるゲートとアクティブ層との間を絶縁させるためのものであり、前記第一絶縁層は、表示基板における別々の層に設けられた導電機能パターンの間を絶縁させるためのものである。
【0158】
前記表示基板の機能膜層のレイアウトの際、例示的に、前記蓄積容量Ｃｓｔの第一極板Ｃｓｔ１、前記ゲート走査線パターンＧＡＴＥ及び前記リセット信号線パターンＲＳＴを何れも前記ゲート絶縁層における前記ベース５０とは反対側の表面に設けてもよく、こうすれば、前記蓄積容量Ｃｓｔの第一極板Ｃｓｔ１、前記ゲート走査線パターンＧＡＴＥ及び前記リセット信号線パターンＲＳＴを同じ種類の材料で製作する場合、前記蓄積容量Ｃｓｔの第一極板Ｃｓｔ１、前記ゲート走査線パターンＧＡＴＥ及び前記リセット信号線パターンＲＳＴは、同一パターニングプロセスにて同時に形成可能となる。
【0159】
同様に、前記蓄積容量Ｃｓｔの第二極板Ｃｓｔ２と前記初期化信号線パターンＶＩＮＴとを何れも前記第一絶縁層における前記ベース５０とは反対側の表面に設けてもよく、こうすれば、前記蓄積容量Ｃｓｔの第二極板Ｃｓｔ２と前記初期化信号線パターンＶＩＮＴとを同じ種類の材料で製作する場合、前記蓄積容量Ｃｓｔの第二極板Ｃｓｔ２と前記初期化信号線パターンＶＩＮＴとは、同一パターニングプロセスにて同時に形成可能となる。
【0160】
上記方式に従って前記表示パネルにおける機能膜層をレイアウトすれば、レイアウト空間を効果的に省くことができ、前記表示パネルの薄型化に有利となるだけでなく、前記表示パネルの製作プロセスのフローを効果的に簡素化し、表示パネルの製作コストを節約することができる。
【0161】
図１５に示すように、いくつかの実施例において、前記蓄積容量Ｃｓｔの第一極板Ｃｓｔ１の前記ベース５０上での正投影、及び前記蓄積容量Ｃｓｔの第二極板Ｃｓｔ２の前記ベース５０上での正投影は何れも、対応する前記第一アノード５０１の前記ベース５０上での正投影と部分的にオーバーラップする。
【0162】
具体的に、前記蓄積容量Ｃｓｔの第一極板Ｃｓｔ１及び第二極板Ｃｓｔ２のレイアウトの際、例示的に、前記蓄積容量Ｃｓｔの第一極板Ｃｓｔ１の前記ベース５０上での正投影、及び前記蓄積容量Ｃｓｔの第二極板Ｃｓｔ２の前記ベース５０上での正投影が何れも、対応する前記第一アノード５０１の前記ベース５０上での正投影と部分的にオーバーラップするように構成してもよく、前記第一アノード５０１と前記蓄積容量Ｃｓｔの第一極板Ｃｓｔ１及び第二極板Ｃｓｔ２とが何れも別々の層に設けられるため、このレイアウト方式によれば、前記第一アノード５０１と前記蓄積容量Ｃｓｔの第一極板Ｃｓｔ１及び第二極板Ｃｓｔ２との間の短絡の発生が回避されながら、表示パネルのレイアウト空間がより多く活用される。
【0163】
図１５に示すように、いくつかの実施例において、前記蓄積容量Ｃｓｔの第一極板Ｃｓｔ１の前記ベース５０上での正投影、及び前記蓄積容量Ｃｓｔの第二極板Ｃｓｔ２の前記ベース５０上での正投影は、対応する前記補償機能パターン４０１の前記ベース５０上での正投影と部分的にオーバーラップする。
【0164】
具体的に、引き続き図１５を参照し、前記補償機能パターン４０１の前記ベース５０上での正投影と、前記蓄積容量Ｃｓｔの第一極板Ｃｓｔ１及び第二極板Ｃｓｔ２の前記ベース５０上での正投影の何れとも少なくとも部分的にオーバーラップするように構成することで、前記補償機能パターン４０１は、前記蓄積容量Ｃｓｔの第一極板Ｃｓｔ１の少なくとも一部、及び前記第二極板Ｃｓｔ２の少なくとも一部を覆うことができるため、前記補償機能パターン４０１によれば、前記蓄積容量Ｃｓｔに隣接するデータ線パターンＤＡＴＡ上で伝送されるデータ信号が変化したときの蓄積容量Ｃｓｔへのクロストークを回避できるだけでなく、前記第一アノード５０１上で伝送される駆動信号が変化したときの蓄積容量Ｃｓｔへのクロストークを回避でき、その結果、前記表示パネルにおけるサブ画素駆動回路動作の安定性がより好適に保証される。
【0165】
図１３及び図１５に示すように、いくつかの実施例において、前記蓄積容量Ｃｓｔの第二極板Ｃｓｔ２の中心領域は、開口３０２を含み、前記開口３０２の前記ベース５０上での正投影は、対応する前記補償機能パターン４０１の前記ベース５０上での正投影とオーバーラップしない。
【0166】
具体的に、前記蓄積容量Ｃｓｔの第二極板Ｃｓｔ２上の開口３０２が位置する領域は、一般的にビアホールと当該ビアホールを通る導電部との形成に使用され、当該ビアホール及び導電部は、前記第二極板の上下両側に位置する機能パターン同士を結合させるためのものである。
【0167】
上記実施例による表示パネルでは、前記開口３０２の前記ベース５０上での正投影が、対応する前記補償機能パターン４０１の前記ベース５０上での正投影とオーバーラップしないように構成することで、前記補償機能パターン４０１と前記開口３０２における導電部との短絡の発生をより好適に回避できるため、前記表示パネルにおけるサブ画素駆動回路動作の安定性がより好適に保証される。
【0168】
留意されたいのは、レイアウト空間が限られる場合、前記開口３０２の前記ベース５０上での正投影が、対応する前記補償機能パターン４０１の前記ベース５０上での正投影と部分的にオーバーラップするように構成してもよく、要は、前記補償機能パターン４０１と前記開口３０２における導電部との短絡の発生がないことを保証されればよい。
【0169】
図１５及び図１８に示すように、いくつかの実施例において、前記補償機能パターン４０１の前記ベース５０上での正投影が、前記シールドパターン３０１の前記ベース上での正投影と部分的にオーバーラップするように構成してもよく、又は、図２０に示すように、いくつかの実施例において、前記補償機能パターン４０１の前記ベース５０上での正投影が、前記シールドパターン３０１の前記ベース上での正投影とオーバーラップしないように構成してもよい。
【0170】
いくつかの実施例において、前記ベース５０に垂直な方向において、前記補償機能層と前記電源信号線層との間の厚さの差は、閾値範囲内にあるか、或いは、前記補償機能層と前記データ線層との間の厚さの差は、閾値範囲内にある。
【0171】
具体的に、前記補償機能パターン４０１の製作の際、前記ベース５０に垂直な方向における前記補償機能パターン４０１の厚さは、実際の必要に応じて設定可能であり、例示的に、前記ベース５０に垂直な方向において、前記補償機能層と前記電源信号線層との間の厚さの差が閾値範囲内にあるか、或いは、前記補償機能層と前記データ線層との間の厚さの差が閾値範囲内にあるように構成し、この構成方式によれば、前記補償機能層は、前記電源信号線層と前記データ線層との間に生じる段差を好適に補償できる。
【0172】
留意されたいのは、前記閾値範囲が０．１μｍ以下となるように構成してもよく、こうすれば、前記ベース５０に垂直な方向において、前記補償機能層、前記電源信号線層及び前記データ線層の厚さが近くなるため、段差に対する補償効果がより好適に保証される。
【0173】
図２４及び図２６に示すように、いくつかの実施例において、前記表示パネルは、複数の第二発光素子を更に含み、各々の前記第二発光素子は、前記ベース５０から遠ざかる方向に沿って順次に積層して設けられた第二アノード５０２、第二発光パターン６０２及び第二カソードを含み、前記第二アノード５０２は、前記第二方向に沿って対向して設けられた第五エッジ部分５０２ａ１及び第六エッジ部分５０２ａ２と、前記第五エッジ部分５０２ａ１と前記第六エッジ部分５０２ａ２との間に位置する第二中間部分５０２ａ３とを含み、前記第二中間部分５０２ａ３の前記ベース５０上での正投影は、前記第二発光パターン６０２の前記ベース５０上での正投影と重なり合い、
前記第二中間部分５０２ａ３の前記ベース５０上での正投影は、対応する前記電源信号線パターンＶＤＤの前記ベース５０上での正投影と少なくとも部分的に重なり、前記第二中間部分５０２ａ３の前記ベース５０上での正投影は、対応する前記データ線パターンＤＡＴＡの前記ベース５０上での正投影と少なくとも部分的に重なる。
前記第二中間部分５０２ａ３の前記ベース５０上での正投影は、対応する前記電源信号線パターンＶＤＤの前記ベース５０上での正投影と少なくとも部分的に重なり、前記第二中間部分５０２ａ３の前記ベース５０上での正投影は、対応する前記データ線パターンＤＡＴＡの前記ベース５０上での正投影と少なくとも部分的に重なる。
【0174】
具体的に、前記表示パネルは、第二発光素子を更に含んでもよく、前記第二発光素子は、前記第一発光素子の発光色と異なるものであり、前記第二発光素子は、前記ベース５０から遠ざかる方向に沿って順次に積層して設けられた第二アノード５０２、第二発光パターン６０２及び第二カソードを含んでもよく、前記第二アノード５０２は、表示パネルにおける対応する第二サブ画素駆動回路に結合されて、当該第二サブ画素駆動回路から供給された駆動信号を受信し、前記第二カソードは、共通信号を受信し、前記第二発光パターン６０２は、前記第二アノード５０２と前記第二カソードとの共同作用の下で、対応する色の光を発する。
【0175】
前記第二アノード５０２の構造は多様であり、例示的に、前記第二アノード５０２は、前記第二方向に沿って対向して設けられた第五エッジ部分５０２ａ１及び第六エッジ部分５０２ａ２と、前記第五エッジ部分５０２ａ１と前記第六エッジ部分５０２ａ２との間に位置する第二中間部分５０２ａ３とを含む。
【0176】
前記第二発光素子のレイアウトの際、前記第二中間部分５０２ａ３の前記ベース５０上での正投影が、前記第二発光パターン６０２の前記ベース５０上での正投影と重なり合い、前記第二中間部分５０２ａ３の前記ベース５０上での正投影が、対応する前記電源信号線パターンＶＤＤの前記ベース５０上での正投影と少なくとも部分的に重なり、前記第二中間部分５０２ａ３の前記ベース５０上での正投影が、対応する前記データ線パターンＤＡＴＡの前記ベース５０上での正投影と少なくとも部分的に重なるように構成してもよく、このレイアウト方式によれば、前記第二アノード５０２の中間部分は、前記電源信号線パターンＶＤＤ及び前記データ線パターンＤＡＴＡを均一に覆うことができるため、前記第二アノード５０２の中間部分は、高い平坦度を有することになる。こうして、前記第二発光パターン６０２を前記第二アノード５０２の第二中間部分５０２ａ３上に形成する場合、前記第二発光パターン６０２が高い平坦度を有することを保証できるため、第二発光素子の発光効果が保証され、前記表示パネルによる表示時に発生する色ずれ現象が軽減される。
【0177】
図２６に示すように、いくつかの実施例において、前記第二発光パターン６０２は、第二対称軸に関して対称であり、前記第二対称軸は、前記第一方向に沿って延在し、前記第二対称軸の前記ベース５０上での正投影は、対応する前記電源信号線パターンＶＤＤの前記ベース５０上での正投影の内部に位置する。
【0178】
具体的に、前記第二発光パターン６０２の構造は、実際の必要に応じて設定可能であり、例示的に、前記第二発光パターン６０２が軸対称パターンとなるように構成し、こうすれば、前記第二発光素子の出光の均一性の向上により有利となる。
【0179】
さらに、前記第二発光パターン６０２が、第二対称軸に関して対称であり、当該第二対称軸が、前記第一方向に沿って延在し、且つ前記第二対称軸の前記ベース５０上での正投影が、対応する前記電源信号線パターンＶＤＤの前記ベース５０上での正投影の内部に位置するように構成してもよく、このレイアウト方式によれば、前記第二発光パターン６０２の中心部分は、前記電源信号線パターンＶＤＤを覆うことができ、それに、前記電源信号線パターンＶＤＤが、前記第一方向に沿って延在し、且つ前記第一方向に垂直な方向における幅が広いため、前記第二発光パターン６０２のほとんどは、前記電源信号線パターンＶＤＤ上に形成され、その結果、前記第二発光パターン６０２の平坦度がより好適に保証され、前記表示パネルによる表示時に発生する色ずれ現象が軽減される。
【0180】
図２４及び図２７に示すように、いくつかの実施例において、前記表示パネルは、複数の第三発光素子を更に含み、各々の前記第三発光素子は何れも、前記第一方向に沿って対向して設けられた２つのサブ発光素子を含み、各々の前記サブ発光素子は何れも、前記ベース５０から遠ざかる方向に沿って順次に積層して設けられた第三アノード５０３、第三発光パターン６０３及び第三カソードを含み、前記第三アノード５０３は、前記第二方向に沿って対向して設けられた第七エッジ部分５０３ａ１及び第八エッジ部分５０３ａ２と、前記第七エッジ部分５０３ａ１と前記第八エッジ部分５０３ａ２との間に位置する第三中間部分とを含み、前記第三中間部分の前記ベース５０上での正投影は、前記第三発光パターン６０３の前記ベース５０上での正投影と重なり合い、
前記第三中間部分の前記ベース５０上での正投影は、対応する前記データ線パターンＤＡＴＡの前記ベース５０上での正投影と少なくとも部分的に重なり、前記第七エッジ部分５０３ａ１の前記ベース５０上での正投影は、対応する電源信号線パターンＶＤＤの前記ベース５０上での正投影と少なくとも部分的に重なる。
前記第三中間部分の前記ベース５０上での正投影は、対応する前記データ線パターンＤＡＴＡの前記ベース５０上での正投影と少なくとも部分的に重なり、前記第七エッジ部分５０３ａ１の前記ベース５０上での正投影は、対応する電源信号線パターンＶＤＤの前記ベース５０上での正投影と少なくとも部分的に重なる。
【0181】
具体的に、前記表示パネルは、複数の第三発光素子を更に含んでもよく、各々の前記第三発光素子は何れも、前記第一方向に沿って対向して設けられた２つのサブ発光素子を含み、各々の前記サブ発光素子は、前記第一発光素子及び前記第二発光素子の発光色の何れもとも異なり、前記サブ発光素子は、前記ベース５０から遠ざかる方向に沿って順次に積層して設けられた第三アノード５０３、第三発光パターン６０３及び第三カソードを含んでもよく、前記第三アノード５０３は、表示パネルにおける対応する第三サブ画素駆動回路に結合されて、当該第三サブ画素駆動回路から供給された駆動信号を受信し、前記第三カソードは、共通信号を受信し、前記第三発光パターン６０３は、前記第三アノード５０３と前記第三カソードとの共同作用の下で、対応する色の光を発する。
【0182】
前記第三アノード５０３の構造は多様であり、例示的に、前記第三アノード５０３は、前記第二方向に沿って対向して設けられた第七エッジ部分及び第八エッジ部分と、前記第七エッジ部分と前記第八エッジ部分との間に位置する第三中間部分とを含む。
【0183】
前記第三発光素子のレイアウトの際、前記第三中間部分の前記ベース５０上での正投影が、前記第三発光パターン６０３の前記ベース５０上での正投影と重なり合い、前記第三中間部分の前記ベース５０上での正投影が、対応する前記データ線パターンＤＡＴＡの前記ベース５０上での正投影と少なくとも部分的に重なり、前記第七エッジ部分の前記ベース５０上での正投影が、対応する電源信号線パターンＶＤＤの前記ベース５０上での正投影と少なくとも部分的に重なるように構成してもよく、このレイアウト方式によれば、前記第三アノード５０３と、対応する電源信号線パターンＶＤＤ及びデータ線パターンＤＡＴＡとのオーバーラップ面積は小さくなり、前記第三発光パターン６０３が高い平坦度を有することを保証できるため、第三発光素子の発光効果が保証され、前記表示パネルによる表示時に発生する色ずれ現象が軽減される。
【0184】
いくつかの実施例において、前記第一発光素子は、赤サブ画素を含み、前記第二発光素子は、青サブ画素を含み、前記第三発光素子は、緑サブ画素を含む。
【0185】
具体的に、前記第一発光素子、前記第二発光素子及び前記第三発光素子の発光色は、実際の必要に応じて設定可能であり、例示的に、前記第一発光素子は、赤サブ画素を含み、前記第二発光素子は、青サブ画素を含み、前記第三発光素子は、緑サブ画素を含む。
【0186】
本開示の実施例は、上記実施例による表示パネルを含む、表示装置を更に提供する。
【0187】
上記実施例による表示パネルにおいて、前記補償機能パターン４０１は、前記電源信号線パターンＶＤＤと前記データ線パターンＤＡＴＡとが前記第一アノード５０１の下方で生じる段差を補償できるため、前記表示パネルでは、第一発光素子に含まれる第一アノード５０１によって、一部の対応する前記電源信号線パターンＶＤＤ、一部の対応する前記データ線パターンＤＡＴＡ、及び少なくとも一部の対応する補償機能パターン４０１が同時に覆われる場合、当該第一アノード５０１は、高い平坦度を有することができる。その結果、表示パネルによる表示時に発生する色ずれ現象が効果的に低減されるため、本開示の実施例による表示装置は、上記実施例による表示パネルを含む場合、同様に上記の有益な効果を奏する。
【0188】
説明すべきなのは、前記表示装置は、テレビ、ディスプレイ、デジタルフォトフレーム、携帯電話、タブレットＰＣ等の表示機能を有するいかなる製品又は部品であってもよい。
【0189】
本開示の実施例は、表示パネルの製作方法であって、前記表示パネルは、アレイ状に並べられた複数のサブ画素エリアを含み、前記製作方法は、
電源信号線層、データ線層及び補償機能層を含む機能膜層であって、前記電源信号線層が、各前記サブ画素エリアに設けられた電源信号線パターンＶＤＤを含み、前記データ線層が、各前記サブ画素エリアに設けられたデータ線パターンＤＡＴＡを含み、前記電源信号線パターンＶＤＤが、第一方向に沿って延在する第一部分を含み、前記データ線パターンＤＡＴＡが、前記第一方向に沿って延在し、前記補償機能層が、少なくとも１つの前記サブ画素エリアに設けられた補償機能パターン４０１を含む機能膜層を、ベース５０上に製作することと、
複数の第一発光素子であって、各々の前記第一発光素子が何れも、前記ベース５０から遠ざかる方向に沿って順次に積層して設けられた第一アノード５０１、第一発光パターン６０１及び第一カソードを含み、前記第一アノード５０１の前記ベース５０上での正投影が、対応する前記電源信号線パターンＶＤＤの前記ベース５０上での正投影とは第一オーバーラップ領域Ｆ１があり、対応する前記データ線パターンＤＡＴＡの前記ベース５０上での正投影とは第二オーバーラップ領域Ｆ２があり、対応する前記補償機能パターン４０１の前記ベース５０上での正投影とは第三オーバーラップ領域Ｆ３があり、前記第二オーバーラップ領域Ｆ２が、前記第一オーバーラップ領域Ｆ１と前記第三オーバーラップ領域Ｆ３との間に位置する複数の第一発光素子を、前記機能膜層における前記ベース５０とは反対側に製作することとを含む、表示パネルの製作方法を更に提供している。
電源信号線層、データ線層及び補償機能層を含む機能膜層であって、前記電源信号線層が、各前記サブ画素エリアに設けられた電源信号線パターンＶＤＤを含み、前記データ線層が、各前記サブ画素エリアに設けられたデータ線パターンＤＡＴＡを含み、前記電源信号線パターンＶＤＤが、第一方向に沿って延在する第一部分を含み、前記データ線パターンＤＡＴＡが、前記第一方向に沿って延在し、前記補償機能層が、少なくとも１つの前記サブ画素エリアに設けられた補償機能パターン４０１を含む機能膜層を、ベース５０上に製作することと、
複数の第一発光素子であって、各々の前記第一発光素子が何れも、前記ベース５０から遠ざかる方向に沿って順次に積層して設けられた第一アノード５０１、第一発光パターン６０１及び第一カソードを含み、前記第一アノード５０１の前記ベース５０上での正投影が、対応する前記電源信号線パターンＶＤＤの前記ベース５０上での正投影とは第一オーバーラップ領域Ｆ１があり、対応する前記データ線パターンＤＡＴＡの前記ベース５０上での正投影とは第二オーバーラップ領域Ｆ２があり、対応する前記補償機能パターン４０１の前記ベース５０上での正投影とは第三オーバーラップ領域Ｆ３があり、前記第二オーバーラップ領域Ｆ２が、前記第一オーバーラップ領域Ｆ１と前記第三オーバーラップ領域Ｆ３との間に位置する複数の第一発光素子を、前記機能膜層における前記ベース５０とは反対側に製作することとを含む、表示パネルの製作方法を更に提供している。
【0190】
具体的に、アレイ状に並べられた複数のサブ画素エリアは、第一方向に沿って延在するサブ画素エリア列、及び第二方向に沿って延在するサブ画素エリア行に区画可能であり、前記サブ画素エリア列は、前記第一方向に沿って配列された複数のサブ画素エリアを含み、前記サブ画素エリア行は、前記第二方向に沿って配列された複数のサブ画素エリアを含み、前記第一方向と前記第二方向とは交差し、例示的に、前記第一方向には、Ｙ方向が含まれ、前記第二方向には、Ｘ方向が含まれる。
【0191】
前記電源信号線層は、各前記サブ画素エリアに設けられた電源信号線パターンＶＤＤを含み、前記電源信号線パターンＶＤＤは、選択的に、格子状とされてもよく、当該格子状の電源信号線パターンＶＤＤは、前記第一方向に沿って延在する第一部分を含む。前記電源信号線パターンＶＤＤは、前記サブ画素エリア列と１対１で対応し、前記電源信号線パターンＶＤＤは、対応する前記サブ画素エリア列に含まれる各サブ画素エリアに位置する。
【0192】
前記データ線層は、各前記サブ画素エリアに設けられたデータ線パターンＤＡＴＡを含み、前記データ線パターンＤＡＴＡは、前記第一方向に沿って延在し、前記データ線パターンＤＡＴＡは、前記サブ画素エリア列と１対１で対応し、前記データ線パターンＤＡＴＡは、対応する前記サブ画素エリア列に含まれる各サブ画素エリアに位置する。
【0193】
前記表示パネルは、前記機能膜層における前記ベース５０とは反対側に位置する複数の第一発光素子を更に含み、前記第一発光素子は、前記ベース５０から遠ざかる方向に沿って順次に積層して設けられた第一アノード５０１、第一発光パターン６０１及び第一カソードを含み、表示パネルの動作の際、前記第一アノード５０１に駆動信号が供給され、前記第一カソードに共通信号が供給されることで、前記第一アノード５０１と前記第一カソードとの間に電界が発生し、その結果、前記第一発光パターン６０１が、対応する色の光を発するように制御され、例示的に、前記第一発光素子は、赤発光素子を含み、赤色光を発することができる。
【0194】
前記補償機能層は、少なくとも１つの前記サブ画素エリアに設けられた補償機能パターン４０１を含み、例示的に、前記補償機能パターン４０１は、前記第一発光素子と１対１で対応し、
前記表示パネルの製作の際、先ずベース５０上に機能膜層を形成し、次に当該機能膜層における前記ベース５０とは反対側に第一発光素子を製作し、前記機能膜層の製作の際、前記電源信号線パターンＶＤＤと前記データ線パターンＤＡＴＡとは、前記第二方向に沿って交互に配列されてもよく、前記補償機能パターン４０１は、対応する第一発光素子の付近に設けられてもよく、例示的に、前記第一発光素子中の前記第一アノード５０１の前記ベース５０上での正投影は、対応する前記電源信号線パターンＶＤＤの前記ベース５０上での正投影とは第一オーバーラップ領域Ｆ１があり、対応する前記データ線パターンＤＡＴＡの前記ベース５０上での正投影とは第二オーバーラップ領域Ｆ２があり、対応する前記補償機能パターン４０１の前記ベース５０上での正投影とは第三オーバーラップ領域Ｆ３があり、前記第二オーバーラップ領域Ｆ２は、前記第一オーバーラップ領域Ｆ１と前記第三オーバーラップ領域Ｆ３との間に位置する。
前記表示パネルの製作の際、先ずベース５０上に機能膜層を形成し、次に当該機能膜層における前記ベース５０とは反対側に第一発光素子を製作し、前記機能膜層の製作の際、前記電源信号線パターンＶＤＤと前記データ線パターンＤＡＴＡとは、前記第二方向に沿って交互に配列されてもよく、前記補償機能パターン４０１は、対応する第一発光素子の付近に設けられてもよく、例示的に、前記第一発光素子中の前記第一アノード５０１の前記ベース５０上での正投影は、対応する前記電源信号線パターンＶＤＤの前記ベース５０上での正投影とは第一オーバーラップ領域Ｆ１があり、対応する前記データ線パターンＤＡＴＡの前記ベース５０上での正投影とは第二オーバーラップ領域Ｆ２があり、対応する前記補償機能パターン４０１の前記ベース５０上での正投影とは第三オーバーラップ領域Ｆ３があり、前記第二オーバーラップ領域Ｆ２は、前記第一オーバーラップ領域Ｆ１と前記第三オーバーラップ領域Ｆ３との間に位置する。
【0195】
本開示の実施例による製作方法を用いて製作された表示パネルにおいて、前記補償機能パターン４０１は、前記電源信号線パターンＶＤＤと前記データ線パターンＤＡＴＡとが前記第一アノード５０１の下方で生じる段差を補償できるため、前記表示パネルでは、第一発光素子に含まれる第一アノード５０１によって、一部の対応する前記電源信号線パターンＶＤＤ、一部の対応する前記データ線パターンＤＡＴＡ、及び少なくとも一部の対応する補償機能パターン４０１が同時覆われる場合、当該第一アノード５０１は、高い平坦度を有することができ、その結果、表示パネルによる表示時に発生する色ずれ現象が効果的に低減される。
【0196】
説明すべきなのは、本明細書における各実施例は何れも、漸進的な方式で説明されており、各実施例の同一部分又は類似部分は互いに参照されればよく、各実施例は、他の実施例との相違点に重点を置いて説明されている。特に、方法の実施例については、基本的に製品の実施例と類似しているため、簡単に説明されているが、関連部分は、製品の実施例の説明部分を参照すればよい。
【0197】
特に定義しない限り、本開示に使用される技術用語又は科学用語は、当業者が理解できる通常の意味を有する。本開示に使用される「第一」、「第二」及び類似する用語は、いかなる順序、数量又は重要性を示すものではなく、異なる構成要素を区別するためのものに過ぎない。「含む」又は「包含」等の類似する用語は、「含む」又は「包含」の前に記載された素子又は部材が、「含む」又は「包含」の後に挙げられる素子又は部材及びその同等物を含むが、他の素子又は部材を排除しないことを意味する。「接続」又は「結合」等の類似する用語は、物理的又は機械的接続に限定されず、直接接続されるか間接的に接続されるかに関わらず、電気的接続を含んでもよい。「上」、「下」、「左」、「右」等は、相対位置関係を示すだけであり、説明対象の絶対位置が変わると、当該相対位置関係も対応して変化する可能性がある。
【0198】
理解できることは、層、膜、領域又は基板のような素子が別の素子の「上」又は「下」に位置すると言及された場合、当該素子は別の素子の「上」又は「下」に「直接」位置してもよいし、又は、中間素子が介在してもよい。
【0199】
上記実施形態の説明では、具体的な特徴、構造、材料又は特性は、あらゆる１つ又は複数の実施例又は具体例において、適切な方式で組み合せられてもよい。
【0200】
上述したのは、本開示の具体的な実施形態に過ぎず、本開示の保護範囲は、これに限定されない。当業者であれば、本開示に記載の技術的範囲内で、変形や置換に容易に想到できるが、これらの変形や置換は、全て本開示の保護範囲内とされるべきである。したがって、本開示の保護範囲は、添付された特許請求の範囲に従うべきである。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】