知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-12-11
(45)【発行日】2023-12-19
(54)【発明の名称】積層セラミック電子部品
(51)【国際特許分類】
H01G 4/30 20060101AFI20231212BHJP
【ＦＩ】
H01G4/30 201M
H01G4/30 201K
H01G4/30 201L
H01G4/30 512
H01G4/30 515
【請求項の数】
6
(21)【出願番号】P 2020009696
(22)【出願日】2020-01-24
(65)【公開番号】P2021118239
(43)【公開日】2021-08-10
【審査請求日】2021-08-12
【審判番号】
【審判請求日】2023-03-07
(73)【特許権者】
【識別番号】000006231
【氏名又は名称】株式会社村田製作所
(74)【代理人】
【識別番号】100079577
【弁理士】
【氏名又は名称】岡田 全啓
(72)【発明者】
【氏名】西村 亮
【合議体】
【審判長】瀧内 健夫
【審判官】河本 充雄
【審判官】中野 浩昌
(56)【参考文献】
【文献】国際公開第２０１９／０８１５１４（ＷＯ，Ａ１）
【文献】特開２０００－３０６７６５（ＪＰ，Ａ）
【文献】特開２０１４－５３５５１（ＪＰ，Ａ）
【文献】特開平８－３３０１０６（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
H01G 4/30
(57)【特許請求の範囲】
【請求項1】
複数の積層されたセラミック層と、前記セラミック層上に積層された複数の内部電極層とを有し、高さ方向に相対する第１の主面および第２の主面と、前記高さ方向に直交する長さ方向に相対する第１の端面および第２の端面と、前記高さ方向および前記長さ方向に直交する幅方向に相対する第１の側面および第２の側面を有する積層体と、前記積層体上に配置される第１の外部電極と、
前記積層体上に配置される第２の外部電極と、
を有する積層セラミック電子部品であって、
前記積層体の厚みが、１０μｍ以上２００μｍ以下であり、
前記積層体の少なくとも前記第１の主面上もしくは前記第２の主面上には、炭素材料からなる保護層を有しており、
前記保護層のＣ（炭素）の元素比率が水素・酸素・ハロゲンを除いて７０ａｔｍ％以上であり、前記保護層のＣ－Ｃ結合様式の比率としてｓｐ３比が１０％以上であり、
前記保護層の前記第１の主面または前記第２の主面に対する面積比率は、それぞれ２０％以上であり、
前記保護層の膜厚は、０．１μｍ以上である、積層セラミック電子部品。
【請求項2】
前記保護層は、前記第１の主面上および前記第２の主面上に配置されている、請求項１に記載の積層セラミック電子部品。
【請求項3】
前記第１の外部電極は、前記第１の主面上の一部もしくは前記第２の主面上の一部に配置されており、前記第２の外部電極は、前記第１の主面上の一部もしくは前記第２の主面上の一部に配置されており、
前記保護層は、前記第１の主面上の一部もしくは前記第２の主面上の一部に配置される前記第１の外部電極と前記第１の主面上の一部もしくは前記第２の主面上の一部に配置される前記第２の外部電極との間に位置する前記積層体上に配置される、請求項１に記載の積層セラミック電子部品。
【請求項4】
前記第１の外部電極は、前記第１の主面上の一部もしくは前記第２の主面上の一部に配置されており、前記第２の外部電極は、前記第１の主面上の一部もしくは前記第２の主面上の一部に配置されており、
前記保護層は、前記第１の外部電極と前記積層体との界面に配置されつつ、前記第１の外部電極が配置されていない前記積層体の一部にも延びるように配置され、
前記保護層は、前記第２の外部電極と前記積層体との界面に配置されつつ、前記第２の外部電極が配置されていない前記積層体の一部にも延びるように配置される、請求項１に記載の積層セラミック電子部品。
【請求項5】
前記保護層が、ダイヤモンドライクカーボンの材料を含む、請求項１ないし請求項４のいずれかに記載の積層セラミック電子部品。
【請求項6】
前記積層体の内部に、強度を高めるための別異の保護層が設けられていない、請求項１ないし請求項５のいずれかに記載の積層セラミック電子部品。【発明の詳細な説明】
【技術分野】
【0001】
この発明は、積層セラミック電子部品に関し、特に、複層構造の外部電極を備えた積層セラミック電子部品に関する。
【背景技術】
【0002】
近年、携帯電話機や携帯音楽プレイヤーなどの電子機器の小型化や薄型化が進んでいる。それに伴い、小型化、薄型化された電子機器内に搭載されるセラミック電子部品においてもまた小型化、薄型化が進んでいる。
【0003】
特に薄型化が進んでいるセラミック電子部品おいては、例えば、配線基板の中に内蔵されて使用されたり、配線基板の表面に実装される場合であっても非常に狭い隙間に実装されるようになったりしてきている。このように、セラミック電子部品の薄型化が進めば進むほどセラミック電子部品の機械的強度が低下し、その機械的強度の確保が強く求められる。
【0004】
そこで、例えば、特許文献１には、セラミック素体の第１の外層部や第２の外層部の内部において、Ｎｉ（ニッケル）などの金属からなる補強層を設け、セラミック電子部品の機械的強度を向上させる技術が開示されている。
【先行技術文献】
【特許文献】
【0005】
【文献】特開２０１２－４４１４９号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
しかしながら、特許文献１のような構成においては、素体表面がセラミックのままであり、内在するマイクロクラックなどの欠陥が破壊起点となるため、強度が十分でない。
また、上記の補強層により必要な強度を得ようとした場合、補強層の厚みが大きくなり、体積容量密度が低下する。
すなわち、限られた積層体内のスペースにおいて、電子部品としての性能を向上しつつ、さらに機械的強度を高めることができる積層セラミック電子部品が求められているのが現状である。
また、上記の補強層により必要な強度を得ようとした場合、補強層の厚みが大きくなり、体積容量密度が低下する。
すなわち、限られた積層体内のスペースにおいて、電子部品としての性能を向上しつつ、さらに機械的強度を高めることができる積層セラミック電子部品が求められているのが現状である。
【0007】
したがって、本発明では、素体表面に機械的強度が高い保護層を形成し、またセラミックの破壊起点となるマイクロクラック等の欠陥を封止するため、機械的強度が十分な積層セラミック電子部品を提供する。
【課題を解決するための手段】
【0008】
本発明に係る積層セラミック電子部品は、複数の積層されたセラミック層と、セラミック層上に積層された複数の内部電極層とを有し、高さ方向に相対する第１の主面および第２の主面と、高さ方向に直交する長さ方向に相対する第１の端面および第２の端面と、高さ方向および長さ方向に直交する幅方向に相対する第１の側面および第２の側面を有する積層体と、積層体上に配置される第１の外部電極と、積層体上に配置される第２の外部電極と、を有する積層セラミック電子部品であって、積層体の厚みが、１０μｍ以上２００μｍ以下であり、積層体の少なくとも第１の主面上もしくは第２の主面上には、炭素材料からなる保護層を有しており、保護層の炭素の元素比率が水素・酸素・ハロゲンを除いて７０ａｔｍ％以上であり、保護層のＣ－Ｃ結合様式の比率としてｓｐ３比が１０％以上であり、保護層の第１の主面または第２の主面に対する面積比率は、それぞれ２０％以上であり、保護層の膜厚は、０．１μｍ以上であることを特徴とする。
【0009】
ここで、「ｓｐ３比」とは、強度が高いとされる炭素原子の結合を指す。すなわち、本発明では、保護層として強度の高い炭素原子の結合を含む素材を適用していることを意味する。
【0010】
このようなものであれば、外からの直接的な衝撃に十分耐え得る積層セラミック電子部品の提供が可能になる。
【0011】
また本発明によれば、強度を向上させ得る保護層が積層体の外側にあるので、表面クラックの発生を有効に抑止できる。更に本発明によれば、補強層を積層体内部に設けなくとも強度を向上させることができるので、積層セラミック電子部品としての基本的な電気的性能を維持しつつ、体積が小さい、すなわちコンパクトな積層セラミック電子部品を提供することができる。
【発明の効果】
【0012】
この発明によれば、素体表面に機械的強度が高い保護層を形成し、またセラミックの破壊起点となるマイクロクラック等の欠陥を封止するため、機械的強度が十分な積層セラミック電子部品を提供することができる。
【0013】
この発明の上記の目的、その他の目的、特徴及び利点は、図面を参照して行う以下の発明を実施するための形態の説明から一層明らかとなろう。
【図面の簡単な説明】
【0014】
【図1】この発明の実施の形態に係る積層セラミック電子部品の一例である積層セラミックコンデンサを示す外観斜視図である。
【図2】この発明の実施の形態に係る積層セラミック電子部品の一例である積層セラミックコンデンサを示す正面図である。
【図6】この発明の実施の形態の第１の変形例に係る積層セラミック電子部品の一例である積層セラミックコンデンサを示す中央正断面図である。
【図7】この発明の実施の形態の第２の変形例に係る積層セラミック電子部品の一例である積層セラミックコンデンサを示す中央正断面図である。
【図8】この発明の実施の形態の第３の変形例に係る積層セラミック電子部品の一例である積層セラミックコンデンサを示す中央正断面図である。
【図9】この発明の実施の形態の第４の変形例に係る積層セラミック電子部品の一例である積層セラミックコンデンサを示す中央正断面図である。
【図10】この発明の実施の形態の第５の変形例に係る積層セラミック電子部品の一例である積層セラミックコンデンサを示す中央正断面図である。
【発明を実施するための形態】
【0015】
以下、この発明の一例として積層セラミック電子部品について本実施の形態にて説明する。
【0016】
１．積層セラミックコンデンサ
この発明の実施の形態に係る積層セラミック電子部品の一例である積層セラミックコンデンサ１０について説明する。図１は、この発明の実施の形態に係る積層セラミック電子部品の一例である積層セラミックコンデンサを示す外観斜視図である。図２は、この発明の実施の形態に係る積層セラミック電子部品の一例である積層セラミックコンデンサを示す正面図であり、図３は、図１に係る線ＩＩＩ－ＩＩＩにおける断面図（中央正断面図）である。図４は、図３の要部における拡大断面図である。図５は、図１に係る線Ｖ－Ｖにおける拡大断面図である。
この発明の実施の形態に係る積層セラミック電子部品の一例である積層セラミックコンデンサ１０について説明する。図１は、この発明の実施の形態に係る積層セラミック電子部品の一例である積層セラミックコンデンサを示す外観斜視図である。図２は、この発明の実施の形態に係る積層セラミック電子部品の一例である積層セラミックコンデンサを示す正面図であり、図３は、図１に係る線ＩＩＩ－ＩＩＩにおける断面図（中央正断面図）である。図４は、図３の要部における拡大断面図である。図５は、図１に係る線Ｖ－Ｖにおける拡大断面図である。
【0017】
積層セラミックコンデンサ１０は、積層体１２と、外部電極２４とを有する。以下、積層体１２、外部電極２４の順に、各構成を説明する。
【0018】
（積層体）
積層体１２は、積層された複数のセラミック層１４と複数の内部電極層１６とを有する。さらに、積層体１２は、高さ方向ｘに相対する第１の主面１２ａ及び第２の主面１２ｂと、高さ方向ｘに直交する幅方向ｙに相対する第１の側面１２ｃ及び第２の側面１２ｄと、高さ方向ｘ及び幅方向ｙに直交する長さ方向ｚに相対する第１の端面１２ｅ及び第２の端面１２ｆとを含む。この積層体１２には、角部及び稜線部に丸みがつけられている。なお、角部とは、積層体１２の隣接する３面が交わる部分のことであり、稜線部とは、積層体１２の隣接する２面が交わる部分のことである。また、第１の主面１２ａ及び第２の主面１２ｂ、第１の側面１２ｃ及び第２の側面１２ｄ、ならびに第１の端面１２ｅ及び第２の端面１２ｆの一部または全部に凹凸などが形成されていてもよい。
積層体１２は、積層された複数のセラミック層１４と複数の内部電極層１６とを有する。さらに、積層体１２は、高さ方向ｘに相対する第１の主面１２ａ及び第２の主面１２ｂと、高さ方向ｘに直交する幅方向ｙに相対する第１の側面１２ｃ及び第２の側面１２ｄと、高さ方向ｘ及び幅方向ｙに直交する長さ方向ｚに相対する第１の端面１２ｅ及び第２の端面１２ｆとを含む。この積層体１２には、角部及び稜線部に丸みがつけられている。なお、角部とは、積層体１２の隣接する３面が交わる部分のことであり、稜線部とは、積層体１２の隣接する２面が交わる部分のことである。また、第１の主面１２ａ及び第２の主面１２ｂ、第１の側面１２ｃ及び第２の側面１２ｄ、ならびに第１の端面１２ｅ及び第２の端面１２ｆの一部または全部に凹凸などが形成されていてもよい。
【0019】
積層体１２は、図３～及び図５に示すように、第１の主面１２ａ及び第２の主面１２ｂ同士を結ぶ高さ方向ｘにおいて、複数の内部電極層１６が対向する有効層部１５ａと、最も第１の主面１２ａ側に位置する内部電極層１６と第１の主面１２ａとの間に位置する複数のセラミック層１４から形成される第１の外層部１５ｂ１と、最も第２の主面１２ｂ側に位置する内部電極層１６と第２の主面１２ｂとの間に位置する複数のセラミック層１４から形成される第２の外層部１５ｂ２と、を有する。
【0020】
第１の外層部１５ｂ１は、積層体１２の第１の主面１２ａ側に位置し、第１の主面１２ａと最も第１の主面１２ａに近い内部電極層１６との間に位置する複数のセラミック層１４との間に位置する複数のセラミック層１４との集合体である。
【0021】
第２の外層部１５ｂ２は、積層体１２の第２の主面１２ｂ側に位置し、第２の主面１２ｂと最も第２の主面１２ｂに近い内部電極層１６との間に位置する複数のセラミック層１４との間に位置する複数のセラミック層１４との集合体である。
【0022】
そして第１の外層部１５ｂ１及び第２の外層部１５ｂ２に挟まれた領域が有効層部１５ａである。第１の外層部１５ｂ１と第２の外層部１５ｂ２とに挟まれた領域が有効層部１５ａである。積層されるセラミック層１４の枚数は、特に限定されないが、第１の外層部１５ｂ１及び第２の外層部１５ｂ２を含み、１５枚以上７０枚以下であることが好ましい。また、セラミック層１４の厚みは、０．４μｍ以上１０μｍ以下であることが好ましい。
【0023】
セラミック材料１４の材料としては、例えばＢａＴｉＯ3、ＣａＴｉＯ3、ＳｒＴｉＯ3、ＣａＺｎＯ3などの主成分からなる誘電体セラミックを用いることができる。また、これらの主成分にＭｎ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物、Ｎｉ化合物などの副成分を添加したものを用いてもよい。
【0024】
積層体１２の寸法は、特に限定されないが、長さ方向ｚの寸法が０．２ｍｍ以上１０ｍｍ以下、幅方向ｙの寸法が０．１ｍｍ以上１０ｍｍ以下、高さ方向ｘの寸法が３０μｍ以上２００μｍ以下であることが好ましい。特に本実施の形態では、積層体１２の高さ方向ｘの寸法が小さい積層体１２に対してより効果が発揮される。これは、積層体１２の高さ方向ｘの寸法が小さい積層体１２ほど、積層体１２の機械的強度が低下するためである。
【0025】
ここで、本実施の形態に係る積層セラミック電子部品たる積層セラミックコンデンサ１０では、当該積層体１２内部において、所要の基本性能を備えつつ強度を高めるための別異の保護層が設けられていない構成を適用している。これにより、積層セラミックコンデンサ１０としての所望の基本性能を備えつつ、強度の高い積層セラミックコンデンサ１０を提供することができる。
【0026】
【0027】
第１の内部電極層１６ａは、第２の内部電極層１６ｂと対向する第１の対向電極部１８ａと、第１の内部電極層１６ａの一端側に位置し、第１の対向電極部１８ａから積層体１２の第１の端面１２ｅまでの第１の引出電極部２０ａを有する。第１の引出電極部２０ａは、その端部が第１の端面１２ｅに引き出され、露出している。
【0028】
第１の内部電極層１６ａの第１の対向電極部１８ａの形状は、特に限定されないが平面視矩形状であることが好ましい。もっとも、平面視コーナー部を丸められていたり、コーナー部を平面視斜めに形成したりしてよい（テーパー状）。また、どちらかに向かうにつれて傾斜がついている平面視テーパー状であってもよい。
【0029】
第１の内部電極層１６ａの第１の引出電極部２０ａの形状は、特に限定されないが平面視矩形状であることが好ましい。もっとも、平面視コーナー部を丸められていたり、コーナー部を平面視斜めに形成したりしてよい（テーパー状）。また、どちらかに向かうにつれて傾斜がついている平面視テーパー状であってもよい。
【0030】
第１の内部電極層１６ａの第１の対向電極部１８ａの幅と、第１の内部電極層１６ａの第１の引出電極部２０ａの幅は、同じ幅で形成されていてもよく、どちらか一方が、幅が狭く形成されていてもよい。
【0031】
第２の内部電極層１６ｂは、第１の内部電極層１６ａと対向する第２の対向電極部１８ｂと、第２の内部電極層１６ｂの一端側に位置し、第２の対向電極部１８ｂから積層体１２の第２の端面１２ｆまでの第２の引出電極部２０ｂを有する。第２の引出電極部２０ｂは、その端部が第２の端面１２ｆに引き出され、露出している。
【0032】
第２の内部電極層１６ｂの第２の対向電極部１８ｂの形状は、特に限定されないが平面視矩形状であることが好ましい。もっとも、平面視コーナー部を丸められていたり、コーナー部を平面視斜めに形成したりしてよい（テーパー状）。また、どちらかに向かうにつれて傾斜がついている平面視テーパー状であってもよい。
【0033】
第２の内部電極層１６ｂの第２の引出電極部２０ｂの形状は、特に限定されないが平面視矩形状であることが好ましい。もっとも、平面視コーナー部を丸められていたり、コーナー部を平面視斜めに形成したりしてよい（テーパー状）。また、どちらかに向かうにつれて傾斜がついている平面視テーパー状であってもよい。
【0034】
第２の内部電極層１６ｂの第２の対向電極層１８ｂの幅と、第２の内部電極層１６ａの第２の引出電極部２０ｂの幅は、同じ幅で形成されていてもよく、どちらか一方が、幅が狭く形成されていてもよい。
【0035】
積層体１２は、図５に示されるように、第１の対向電極部１８ａ及び第２の対向電極部１８ｂの幅方向ｙの一端と第１の側面１２ｃとの間及び第１の対向電極部１８ａ及び第２の対向電極部１８ｂの幅方向ｙの他端と第２の側面１２ｄとの間に形成される積層体１２の側部（以下、「Ｗギャップ」という。）２２ａを含む。
【0036】
さらに、積層体１２は、図３、図４に示されるように、第１の内部電極層１６ａの第１の引出電極部２０ａとは反対側の端部と第２の端面１２ｆとの間及び第２の内部電極層１６ｂの第２の引出電極部２０ｂとは反対側の端部と第１の端面１２ｅとの間に形成される積層体１２の端部（以下、「Ｌギャップ」という。）２２ｂを含む。
【0037】
第１の内部電極層１６ａ及び第２の内部電極層１６ｂは、例えば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｕなどの金属や、Ａｇ－Ｐｄ合金等の、それらの金属の少なくとも一種を含む合金などの適宜の導電材料により構成することができる。
【0038】
なお、積層体１２に、圧電体セラミックを用いた場合、積層セラミック電子部品は、セラミック圧電素子１０ａとして機能する。圧電セラミック材料の具体例としては、たとえば、ＰＺＴ（チタン酸ジルコン酸鉛）系セラミック材料などが挙げられる。
【0039】
また、積層体１２に、半導体セラミックを用いた場合、積層セラミック電子部品は、サーミスタ素子１０ｂとして機能する。半導体セラミック材料の具体例としては、たとえば、スピネル系セラミック材料などが挙げられる。
【0040】
また、積層体１２に、磁性体セラミックを用いた場合、積層セラミック電子部品は、インダクタ素子１０ｃとして機能する。また、インダクタ素子として機能する場合は、内部電極層は、コイル状の導体となる。磁性体セラミック材料の具体例としては、たとえば、０材料などが挙げられる。
【0041】
すなわち、本実施の形態に係るセラミック電子部品１は、積層体１２の材料及び構造を適宜変更することで、積層セラミックコンデンサ１０のみならず、セラミック圧電素子１０ａ、サーミスタ素子１０ｂ、又はインダクタ素子１０ｃとして好適に機能し得る。
【0042】
内部電極層１６、すなわち第１の内部電極層１６ａ及び第２の内部電極層１６ｂの厚みは、０．２μｍ以上２．０μｍ以下であることが好ましい。
また、第１の内部電極層１６ａ及び第２の内部電極層１６ｂの枚数は、合わせて１５枚以上２００枚以下であることが好ましい。
また、第１の内部電極層１６ａ及び第２の内部電極層１６ｂの枚数は、合わせて１５枚以上２００枚以下であることが好ましい。
【0043】
内部電極層１６は、実装基板に実装する面に対して平行となるように設けられていてもよく、垂直となるように設けられていてもよいが、実装基板に実装する面に対して平行となるように設けられているのがより好ましい。
【0044】
【0045】
外部電極２４は、下地電極層２６と、第１の端面１２ｅ及び第２の端面１２ｆに形成されるめっき層２８とを含む。
【0046】
外部電極２４は、第１の外部電極２４ａ及び第２の外部電極２４ｂを有する。
第１の外部電極２４ａは、積層体１２の第１の端面１２ｅの表面、第１の主面１２ａ上の一部及び第２の主面１２ｂ上の一部に配置される。この場合、第１の外部電極２４ａは、第１の内部電極層１６ａの第１の引出電極部２０ａと電気的に接続される。なお、第１の外部電極２４ａは、第２の主面１２ｂ上には後述する保護層３２を介して配置される。また、第１の側面１２ｃの一部および第２の側面１２ｄの一部には第１の外部電極２４ａを配置しなくてもよく、第１の側面１２ｃの一部および第２の側面１２ｄの一部に配置されていてもよい。
第１の外部電極２４ａは、積層体１２の第１の端面１２ｅの表面、第１の主面１２ａ上の一部及び第２の主面１２ｂ上の一部に配置される。この場合、第１の外部電極２４ａは、第１の内部電極層１６ａの第１の引出電極部２０ａと電気的に接続される。なお、第１の外部電極２４ａは、第２の主面１２ｂ上には後述する保護層３２を介して配置される。また、第１の側面１２ｃの一部および第２の側面１２ｄの一部には第１の外部電極２４ａを配置しなくてもよく、第１の側面１２ｃの一部および第２の側面１２ｄの一部に配置されていてもよい。
【0047】
第２の外部電極２４ｂは、積層体１２の第２の端面１２ｆの表面、第１の主面１２ａ上の一部及び第２の主面１２ｂ上の一部にのみ配置される。この場合、第２の外部電極２４ｂは、第２の内部電極層１６ｂの第２の引出電極部２０ｂと電気的に接続される。なお、第２の外部電極２４ｂは、第２の主面１２ｂ上には後述する保護層３２を介して配置される。また、第１の側面１２ｃの一部および第２の側面１２ｄの一部には第２の外部電極２４ｂを配置しなくてもよく、第１の側面１２ｃの一部および第２の側面１２ｄの一部に配置されていてもよい。
【0048】
積層体１２内においては、第１の内部電極層１６ａの第１の対向電極部１８ａと第２の内部電極層１６ｂの第２の対向電極部１８ｂとがセラミック層１４を介して対向することにより、静電容量が形成されている。そのため、第１の内部電極層１６ａが接続された第１の外部電極２４ａと第２の内部電極層１６ｂが接続された第２の外部電極２４ｂとの間に、静電容量を得ることができ、コンデンサの特性が発現する。
【0049】
下地電極層２６は、第１の下地電極層２６ａ１、第２の下地電極層２６ａ２、第３の下地電極層２６ｂ１及び第４の下地電極層２６ｂ２を有する。これら第１の下地電極層２６ａ１、第２の下地電極層２６ａ２、第３の下地電極層２６ｂ１及び第４の下地電極層２６ｂ２は、より性能を高めるべく、複数の薄膜電極からなる薄膜層により形成される。
【0050】
第１の下地電極層２６ａ１は、積層体１２の第１の端面１２ｅ側における第１の主面１２ａの一部分を覆うように形成される。第２の下地電極層２６ａ２は、積層体１２の第１の端面１２ｅ側における第２の主面１２ｂの一部分を覆うように形成される。なお、第２の下地電極層２６ａ２は、第２の主面１２ｂ上において後述する保護層３２を介して配置される。
【0051】
また、第３の下地電極層２６ｂ１は、積層体１２の第２の端面１２ｆ側における第１の主面１２ａの一部分を覆うように形成される。第４の下地電極層２６ｂ２は、積層体１２の第２の端面１２ｆ側における第２の主面１２ｂの一部分を覆うように形成される。なお、第４の下地電極層２６ｂ２は、第２の主面１２ｂ上において後述する保護層３２を介して配置される。
【0052】
下地電極層２６は、焼付け層、薄膜層等から選ばれる少なくとも１つを含む。
【0053】
薄膜層により形成される下地電極層２６は、スパッタリング法または蒸着法等の薄膜形成法により形成されていることが好ましい。特に、薄膜層により形成される下地電極層２６は、スパッタリング法によって形成されたスパッタ電極であることが好ましい。以下、スパッタリング法で形成された電極について説明する。
【0054】
スパッタ電極で下地電極層２６を形成する場合は、積層体１２の第１の主面１２ａ上の一部及び第２の主面１２ｂ上の一部に直接スパッタ電極を形成することが好ましい。
【0055】
スパッタ電極で形成される下地電極層２６は、Ｎｉ、Ｃｒ、Ｃｕ等から選ばれる少なくとも一つを含む。
【0056】
スパッタ電極の第１の主面１２ａと第２の主面１２ｂを結ぶ高さ方向ｘの厚みは、５０ｎｍ以上４００ｎｍ以下であることが好ましく、５０ｎｍ以上１３０ｎｍ以下であることがさらに好ましい。
【0057】
また、積層体１２の第１の主面１２ａの一部および第２の主面１２ｂの一部に直接スパッタ電極を形成して下地電極層２６を配置する場合は、第１の端面１２ｅ上および第２の端面１２ｆ上には焼き付け層の下地電極層２６を形成するか、下地電極層２６を形成せずに後述するめっき層２８である第１のめっき層２８ａ、第２のめっき層２８ｂを直接形成することが好ましい。
【0058】
第１の端面１２ｅ上および第２の端面１２ｆ上に焼付け層の下地電極層２６を形成する場合、下地電極層２６は、第１の端面１２ｅおよび第２の端面１２ｆだけでなく、第１の主面１２ａの一部および第２の主面１２ｂの一部にも延びて配置されていてもよい。また、スパッタ電極は、下地電極層２６上にオーバーラップするように配置されていてもよい。
【0059】
第１の端面１２ｅ上に焼付け層の下地電極層２６を形成する場合には、その第１の端面１２ｅ及び第２の端面１２ｆも結ぶ長さ方向ｚの厚みは、１μｍ以上５μｍ以下であることが好ましい。
【0060】
さらに、第１の端面１２ｅ上に焼付け層の下地電極層２６を形成する場合には、ガラス成分の代わりにセラミック成分を添加するか、その両方を添加して焼付電極を形成することが好ましい。
【0061】
一方、下地電極層２６を焼付け層とする場合、焼付け層は、金属成分と、ガラス成分もしくはセラミック成分のどちらか一方を含んでいるか、その両方を含んでいることが好ましい。ガラス成分は、Ｂ、Ｓｉ、Ｂａ、Ｍｇ、Ａｌ、Ｌｉ等から選ばれる少なくとも１つを含む。金属成分としては、例えば、Ｃｕ、Ｎｉ、Ａｇ、Ｐｄ、Ａｇ－Ｐｄ合金、Ａｕ等から選ばれる少なくとも１つを含む。セラミック成分は、セラミック層１４と同種のセラミック材料を用いてもよいし、異なる種のセラミック材料を用いても良い。セラミック成分は、例えば、ＢａＴｉＯ3、ＣａＴｉＯ3、（Ｂａ,Ｃａ）ＴｉＯ3、ＳｒＴｉＯ3、ＣａＺｒＯ3等から選ばれる少なくとも１つを含む。焼付け層は、複数層であってもよい。
【0062】
なお、本実施の形態に係る積層セラミック電子部品を、積層セラミックコンデンサ１０としているため、上記の通り下地電極層は、本実施の形態では金属成分及びセラミック成分を含むものとしたが、当該態様に限られない。つまり上述の通り、積層セラミック電子部品が圧電体セラミックや、半導体セラミックや磁性体セラミックである場合、下地電極層に含まれるセラミック成分の具体的な成分が異なることはいうまでもない。
【0063】
下地電極層２６を焼付け層とした場合は、例えば、ガラス成分および金属成分を含む導電性ペーストを積層体に塗布して焼付けたものであり、内部電極層１６およびセラミック層１４と同時焼成したものでもよく、内部電極層１６およびセラミック層１４を焼成した後に焼付けてもよい。なお、焼付け層を内部電極層１６およびセラミック層１４と同時に焼成する場合には、ガラス成分の代わりにセラミック材料を添加するか、その両方を添加して焼付け層を形成することが好ましい。
【0064】
第１の端面１２ｅ上及び第２の端面１２ｆ上に位置する第１の下地電極層（焼付け層）及び第２の下地電極層（焼付け層）の第１の主面１２ａ及び第２の主面１２ｂを結ぶ高さ方向ｘの中央部の位置における第１の下地電極層（焼付け層）及び第２の下地電極層（焼付け層）の第１の端面１２ｅ及び第２の端面１２ｆを結ぶ方向の厚み（端面中央厚み）は、例えば、１５μｍ以上１６０μｍ以下程度であることが好ましい。
【0065】
また、第１の主面１２ａの一部及び第２の主面１２ｂの一部にも下地電極層（焼付け層）を設ける場合には、第１の主面１２ａ上及び第２の主面１２ｂ上に位置する第１の下地電極層及び第２の下地電極層である第１の端面１２ｅ及び第２の端面１２ｆを結ぶ長さ方向ｚの中央部における第１の下地電極層（焼付け層）及び第２の下地電極層（焼付け層）の第１の主面１２ａ及び第２の主面１２ｂを結ぶ高さ方向ｘの厚み（ｅ寸の中央厚み）は、例えば、５μｍ以上４０μｍ以下程度であることが好ましい。
【0066】
（めっき層）
めっき層２８は、第１のめっき層２８ａ及び第２のめっき層２８ｂを有している。第１のめっき層２８ａ及び第２のめっき層２８ｂは、図４に示されるように、複数層によって形成されていてもよい。第１のめっき層２８ａ及び第２のめっき層２８ｂは、例えば、Ｎｉ、Ｓｎ、Ｃｕ、Ａｇ、Ｐｄ、Ａｇ－Ｐｄ合金、Ａｕ等から選ばれる少なくとも１つを含む。
めっき層２８は、第１のめっき層２８ａ及び第２のめっき層２８ｂを有している。第１のめっき層２８ａ及び第２のめっき層２８ｂは、図４に示されるように、複数層によって形成されていてもよい。第１のめっき層２８ａ及び第２のめっき層２８ｂは、例えば、Ｎｉ、Ｓｎ、Ｃｕ、Ａｇ、Ｐｄ、Ａｇ－Ｐｄ合金、Ａｕ等から選ばれる少なくとも１つを含む。
【0067】
めっき層２８は、複数層によって形成されていてもよい。
めっき層２８は、下地電極層２６を覆うように配置されていることが好ましい。
めっき層２８は、下地電極層２６を覆うように配置されていることが好ましい。
【0068】
積層セラミックコンデンサ１０が、実装基板の表面に実装される場合には、好ましくは、Ｎｉめっき、Ｓｎめっきの順に２層構造である。Ｎｉめっき層は、下地電極層２６が、積層セラミックコンデンサ１０を実装する際の半田によって侵食されることを防止することができ、Ｓｎめっき層は、積層セラミックコンデンサ１０を実装する際の半田の濡れ性を向上させ、容易に実装することができる。なお、下地電極層２６とＮｉめっき層との間、もしくは、下地電極層２６を形成せずにめっき層２８を直接積層体１２上に形成する場合には、Ｎｉめっきと積層体１２の間において、Ｃｕめっき層を形成してもよい。これにより、めっき液等の水分浸入を抑制することができる。
【0069】
本実施の形態では、第１のめっき層２８ａ及び第２のめっき層２８ｂの好ましい一例として、Ｃｕめっきである下層めっき層３０、Ｎｉめっきである中層めっき層３２、Ｓｎめっきである上層めっき層３４の３層構造とした例を図示（図６４参照）している。下地電極層２６を覆うようにＣｕめっき、Ｎｉめっきからなるめっき層２８（Ｃｕめっき層、Ｎｉめっき層）を設けることにより、積層セラミックコンデンサ１０を実装する際に、実装に用いられる半田によって下地電極層２６が侵食されることを防止することができる。また、Ｓｎめっき（Ｓｎめっき層）を設けることにより、また、Ｎｉめっき層の表面に、さらに、Ｓｎめっきからなるめっき層（Ｓｎめっき層）を設けることにより、積層セラミックコンデンサ１０を実装する際に、実装に用いられる、半田の濡れ性を向上させ、容易に実装することができる。
【0070】
第１のめっき層２８ａは、本実施の形態では、Ｃｕめっきである第１の下層めっき層３０ａ、Ｎｉめっきである第１の中層めっき層３２ａ及び、Ｓｎめっきである第１の上層めっき層３４ａを含む。第１のめっき層２８ａは、第１の下地電極層２６ａ１及び第２の下地電極層２６ａ２を覆うように配置される。
【0071】
第２のめっき層２８ｂは、本実施の形態では、Ｃｕめっきである第２の下層めっき層３０ｂ、Ｎｉめっきである第２の中層めっき層３２ｂ、Ｓｎめっきである第２の上層めっき層３４ｂを含む。第２のめっき層２８ｂは、第３の下地電極層２６ｂ１及び第４の下地電極層２６ｂ２を覆うように配置される。
【0072】
第１のめっき層２８ａ及び第２のめっき層２８ｂを構成するめっき層２８である第１の下層めっき層３０ａ、第１の中層めっき層３２ａ、第１の上層めっき層３４ａ、第２の下層めっき層３０ｂ、第２の中層めっき層３２ｂ、第２の上層めっき層３４ｂの一層あたりの厚みは、２μｍ以上１５μｍ以下であることが好ましい。より具体的には、、Ｃｕめっき層である第１の下層めっき層３０ａ、第２の下層めっき層３０ｂの平均厚みは、５μｍ以上８μｍ以下であることが好ましく、Ｎｉめっき層である第１の中層めっき層３２ａ、第２の中層めっき層３２ｂの平均厚みは、２μｍ以上４μｍ以下であることが好ましく、Ｓｎめっき層である第１の上層めっき層３４ａ、第２の上層めっき層３４ｂの平均厚みは、２μｍ以上４μｍ以下であることが好ましい。
【0073】
また、本実施の形態では図示していないが、積層セラミックコンデンサ１０を基板に埋め込む場合には、めっき層２８は最外層がＣｕめっき層によって形成されることが好ましい。
【0074】
（保護層）
而して、本実施の形態に係る積層セラミック電子部品である積層セラミックコンデンサ１０は、積層体１２の少なくとも第１の主面１２ａ上もしくは第２の主面１２ｂ上には、炭素材料からなる保護層３２を有していることを特徴とする。以下、保護層３２の具体的な構成について説明する。
而して、本実施の形態に係る積層セラミック電子部品である積層セラミックコンデンサ１０は、積層体１２の少なくとも第１の主面１２ａ上もしくは第２の主面１２ｂ上には、炭素材料からなる保護層３２を有していることを特徴とする。以下、保護層３２の具体的な構成について説明する。
【0075】
【0076】
また勿論、保護層３２は、図示していないが、積層体の第１の主面１２ａの表面のみに設けてもよい。
【0077】
これにより、素体たる積層体１２表面に機械的強度が高い保護層３２を形成し、またセラミックの破壊起点となるマイクロクラック等の欠陥を封止するため、積層セラミック電子部品の機械的強度を十分なものにすることができる。
【0078】
また、保護層３２のＣ（炭素）の元素比率が水素・酸素・ハロゲンを除いて７０ａｔｍ％以上であり、保護層３２のＣ－Ｃ結合様式の比率としてｓｐ３比が１０％以上である。これにより、強度の高いＣ－Ｃ結合が３次元的な架橋構造を形成し、保護層の機械的強度が向上するため、積層セラミック電子部品の強度向上効果を得ることができる。
【0079】
ここで、保護層３２の炭素の元素比率が水素・酸素・ハロゲンを除いて７０ａｔｍ％よりも小さくなってしまった場合には、強度の高いＣ－Ｃ結合の密度が減少し、保護層３２の機械的強度が低下するため、積層セラミックコンデンサの強度を向上する効果が低下する場合がある。
【0080】
さらに、保護層３２のＣ－Ｃ結合様式の比率としてｓｐ３比が１０％よりも小さくなってしまった場合には、Ｃ－Ｃ結合様式において平面的な広がりを有するｓｐ２の割合が増え、３次元的な架橋構造が失われて保護層３２の機械的強度が低下するため、積層セラミック電子部品の強度を向上する効果が低下する場合がある。
【0081】
なお、保護層３２の元素比率は以下の方法で測定することができる。
すなわち、保護層３２の元素比率は、ＸＰＳにより評価することができる。
まず、ワイドスキャンスペクトルを用いて含有元素を検出し、次にナロースキャンスペクトルを用いて定量分析を行う。得られた元素比率から、測定範囲外である水素・ヘリウム、不純物である酸素、強度に寄与しない添加元素であるハロゲンを除いた元素比率を算出する。
すなわち、保護層３２の元素比率は、ＸＰＳにより評価することができる。
まず、ワイドスキャンスペクトルを用いて含有元素を検出し、次にナロースキャンスペクトルを用いて定量分析を行う。得られた元素比率から、測定範囲外である水素・ヘリウム、不純物である酸素、強度に寄与しない添加元素であるハロゲンを除いた元素比率を算出する。
【0082】
また、保護層３２のＣ－Ｃ結合様式の比率にとしてｓｐ３比は以下の方法で測定することができる。
すなわち、保護層のＣ－Ｃ結合様式の比率は、Ｃ－Ｋ端ＸＡＮＥＳにより評価することができる。
Ｃ－Ｋ端ＸＡＮＥＳにより評価する場合の測定方法は、全電子収量法を用いる。Ｘ線入射角度は試料水平方向から５５ｄｅｇとする。そして、取得したスペクトルに対しπ＊（Ｃ＝Ｃ）,π＊（Ｃ＝Ｏ等），π＊（Ｃ－Ｈ等），π＊（Ｃ－Ｃ等），π＊（Ｃ＝Ｃ）にピーク分離を行う。各ピークの面積値のπ＊（π＊＋σ＊）比の値及びその値と標準試料から求めた係数を用いてｓｐ３／（ｓｐ２＋ｓｐ３）比率を算出する。
すなわち、保護層のＣ－Ｃ結合様式の比率は、Ｃ－Ｋ端ＸＡＮＥＳにより評価することができる。
Ｃ－Ｋ端ＸＡＮＥＳにより評価する場合の測定方法は、全電子収量法を用いる。Ｘ線入射角度は試料水平方向から５５ｄｅｇとする。そして、取得したスペクトルに対しπ＊（Ｃ＝Ｃ）,π＊（Ｃ＝Ｏ等），π＊（Ｃ－Ｈ等），π＊（Ｃ－Ｃ等），π＊（Ｃ＝Ｃ）にピーク分離を行う。各ピークの面積値のπ＊（π＊＋σ＊）比の値及びその値と標準試料から求めた係数を用いてｓｐ３／（ｓｐ２＋ｓｐ３）比率を算出する。
【0083】
炭素材料からなる保護層３２は、例えば、ダイヤモンドライクカーボンで形成されていることが好ましい。
【0084】
このＤＬＣ（ダイヤモンドライクカーボン）の保護層３２は、カーボン膜又は水素化アモルファスカーボン膜（ａ－Ｃ：Ｈ）と呼ばれる層のことであり、硬質炭素膜も含まれる。またＤＬＣ（ダイヤモンドライクカーボン）の保護層３２はアモルファス状の炭素層であり、ＳＰ３結合も有する。このＤＬＣ（ダイヤモンドライクカーボン）の保護層３２を成膜する原料ガスとしては炭化水素系ガス、例えばメタンまたはアセチレンガスを用いる。またＤＬＣはＳｉやハロゲン等の異種元素を添加することもでき、その場合原料ガスとしてはＳｉやハロゲンを含む原料ガスを用いる。ＤＬＣ（ダイヤモンドライクカーボン）の保護層３２の成膜方法はＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ， 物理蒸着）法またはＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ， 化学蒸着）法の２種類に大別することができるが、本発明においては、成膜方法はいずれを用いてもよい。
【0085】
保護層３２の第１の主面１２ａまたは第２の主面１２ｂに対する面積比率は、それぞれ２０％以上であることが好ましい。これにより、実装またはリフロー時に素体たる積層体１２表面に生じる熱・機械応力を低減できるため、効果をより確実なものにすることができる。なお、本発明の保護層３２は、第１の主面１２ａまたは第２の主面１２ｂの全面（保護層の第１の主面１２ａまたは第２の主面１２ｂに対する面積比率１００％）に配置されていることがより好ましい。
【0086】
保護層３２の膜厚は、０．１μｍ以上であることが好ましい。これにより、実装またはリフロー時に素体表面に生じる熱・機械応力を低減できるため、効果をより確実なものにすることができる。
【0087】
なお、保護層３２の厚みは以下の方法で測定することができる。
保護層３２の厚みの測定方法としては、積層セラミックコンデンサ１０を研磨し露出させた断面で測定することができる。
保護層３２の厚みの測定方法としては、積層セラミックコンデンサ１０を研磨し露出させた断面で測定することができる。
【0088】
具体的には、まず、積層セラミックコンデンサ１０のＬＴ面を１／２Ｗの位置になるまで第１の側面１２ｃまたは第２の側面１２ｄとほぼ平行になるように研磨する。次に、研磨断面において、保護層３２の第１の端面１２ｅおよび第２の端面１２ｆを結ぶ長さ方向Lの１／２Ｌの位置における保護層３２の第１の主面１２ａおよび第２の主面１２ｂを結ぶ高さ方向Ｔの寸法をデジタルマイクロスコープ（ＫＥＹＥＮＣＥ社製 ＶＨＸ－５０００）を用いて測定することができる。
【0089】
加えて、このような構成により、外面に不要な段差が生じないため、外寸を最小限に抑えつつ必要十分な強度を有する積層セラミック電子部品を提供することができる。
【0090】
本実施の形態に係る積層セラミックコンデンサ１０の長さ方向ｚの寸法をＬ寸法とする。Ｌ寸法は、０．２ｍｍ以上１０ｍｍ以下であることが好ましい。
本実施の形態に係る積層セラミックコンデンサ１０積層セラミックコンデンサの高さ方向ｘの寸法をＴ寸法とする。Ｔ寸法は、３５μｍ以上２５０μｍ以下であることが好ましい。
本実施の形態に係る積層セラミックコンデンサ１０積層セラミックコンデンサの幅方向ｙの寸法をＷ寸法とする。Ｗ寸法は、０．１ｍｍ以上１０ｍｍ以下であることが好ましい。
本実施の形態に係る積層セラミックコンデンサ１０積層セラミックコンデンサの高さ方向ｘの寸法をＴ寸法とする。Ｔ寸法は、３５μｍ以上２５０μｍ以下であることが好ましい。
本実施の形態に係る積層セラミックコンデンサ１０積層セラミックコンデンサの幅方向ｙの寸法をＷ寸法とする。Ｗ寸法は、０．１ｍｍ以上１０ｍｍ以下であることが好ましい。
【0091】
２．積層セラミック電子部品の製造方法
以下、本実施の形態に係る積層セラミック電子部品の一例である積層セラミックコンデンサの製造方法について説明する。
以下、本実施の形態に係る積層セラミック電子部品の一例である積層セラミックコンデンサの製造方法について説明する。
【0092】
（ｉ）まず、セラミック層１４を形成するための誘電体シートと、内部電極層１６を形成するための導電性ペーストとを準備する。誘電体シートや内部電極層１６形成用の導電性ペーストには、バインダおよび溶剤が含まれる。バインダおよび溶剤は公知のものを用いることができる。
【0093】
（ｉｉ）次に、誘電体シート上に、例えば、スクリーン印刷やグラビア印刷などにより所定のパターンで内部電極層１６形成用の導電性ペーストを印刷し、内部電極パターンを形成する。具体的には、誘電体シート上に、導電性材料からなるペーストを上記の印刷法などの方法で塗布することにより、導電性ペースト層が形成される。導電性材料からなるペーストは、例えば、金属粉末に有機バインダおよび有機溶剤が加えられたものである。なお、誘電体シートに関しては、内部電極パターンが印刷されていない外層用すなわち第１の外層部１５ｂ１、第２の外層部１５ｂ２形成用の誘電体シートも作製する。
【0094】
（ｉｉｉ）（ｉｉ）で準備した誘電体シートを用いて積層シートが作製される。すなわち、内部電極パターンが形成されていない外層用の誘電体シートを所定枚数積層し、その上に第１の内部電極層１６ａに対応する内部電極パターンが形成されたセラミックグリーンシートと第２の内部電極層１６ｂに対応する内部電極パターンが形成されたセラミックグリーンシートとを交互に積層し、さらにその上に内部電極パターンが形成されていない外層用の誘電体シートを所定枚数積層することによって、積層シートを作製する。
【0095】
（ｉｖ）積層シートを静水圧プレスなどの手段により積層方向にプレスし積層ブロックを作製する。
【0096】
（ｖ）積層ブロックを所定のサイズにカットし、積層チップを切り出す。このとき、バレル研磨などにより積層チップの角部および稜線部に丸みをつけてもよい。
【0097】
（ｖｉ）積層チップを焼成し積層体１２を作製する。焼成温度は、誘電体すなわちセラミック層１４や内部電極層１６の材料にもよるが、９００℃以上１４００℃以下であることが好ましい。
【0098】
（ｖｉｉ）続いて保護層３２を形成する。
保護層３２の原料ガスとしては、例えば、ＤＬＣ（ダイヤモンドライクカーボン）で保護層３２を成膜する場合、常温で気体又は液体の脂肪族炭化水素類、芳香族炭化水素類、含酸素炭化水素類、含窒素炭化水素類などを使用する。特に炭素数が６以上のベンゼン、トルエン、ｏ－キシレン、ｍ－キシレン、ｐ－キシレン、シクロヘキサン等が望ましい。これらの原料は、単独で用いても良いが、２種以上の混合ガスとして使用するようにしても良い。さらにこれらのガスをアルゴンやヘリウムの様な希ガスで希釈して用いる様にしても良い。また、ケイ素含有のＤＬＣ（ダイヤモンドライクカーボン）の保護層３２を成膜する場合には、Ｓｉ含有炭化水素系ガスを使用する。ＳｉＯｘ膜を成膜する場合は、Ｓｉ含有単価水素ガスと酸素とをガス導入管に供給して使用する。他の金属酸化膜も同様であり、当該金属を含有する原料ガスと酸素を使用する。
保護層３２の原料ガスとしては、例えば、ＤＬＣ（ダイヤモンドライクカーボン）で保護層３２を成膜する場合、常温で気体又は液体の脂肪族炭化水素類、芳香族炭化水素類、含酸素炭化水素類、含窒素炭化水素類などを使用する。特に炭素数が６以上のベンゼン、トルエン、ｏ－キシレン、ｍ－キシレン、ｐ－キシレン、シクロヘキサン等が望ましい。これらの原料は、単独で用いても良いが、２種以上の混合ガスとして使用するようにしても良い。さらにこれらのガスをアルゴンやヘリウムの様な希ガスで希釈して用いる様にしても良い。また、ケイ素含有のＤＬＣ（ダイヤモンドライクカーボン）の保護層３２を成膜する場合には、Ｓｉ含有炭化水素系ガスを使用する。ＳｉＯｘ膜を成膜する場合は、Ｓｉ含有単価水素ガスと酸素とをガス導入管に供給して使用する。他の金属酸化膜も同様であり、当該金属を含有する原料ガスと酸素を使用する。
【0099】
成膜方法は、イオン化蒸着法、アークイオンプレーティング法、高周波・高電圧パルス重畳型成膜法、プラズマブースター法、プラズマＣＶＤ法など、多数の成膜方法を使用できる。例えばプラズマＣＶＤ法では、真空中でメタンやアセチレンのような炭化水素ガスをカソードに印加してガスをプラズマ化させて炭化水素ガスを分解し、分解された炭素イオンを対象物に衝突させて行う。
【0100】
（下地電極層として薄膜層を形成する場合）
（ｖｉｉｉ）続けて、積層体１２の第１の主面１２ａ上の一部および第２の主面１２ｂ上の一部に、薄膜電極層からなる下地電極層２６を形成する。薄膜層である下地電極層は、例えば、スパッタリング法等により形成することができる。換言すれば、薄膜層である下地電極層は、スパッタ電極により構成される。
（ｖｉｉｉ）続けて、積層体１２の第１の主面１２ａ上の一部および第２の主面１２ｂ上の一部に、薄膜電極層からなる下地電極層２６を形成する。薄膜層である下地電極層は、例えば、スパッタリング法等により形成することができる。換言すれば、薄膜層である下地電極層は、スパッタ電極により構成される。
【0101】
積層体１２の第１の主面１２ａの一部および第２の主面１２ｂの一部にスパッタ電極を形成して下地電極層２６を配置する場合は、第１の端面１２ａ上および第２の端面１２ｂ上には焼付け層の下地電極層２６を形成するか、下地電極層２６を形成せずに後述するめっき層２８である第１のめっき層２８ａ及び第２のめっき層２８ｂを直接形成することが好ましい。
【0102】
第１の端面１２ａ上および第２の端面１２ｂ上に焼付け層の下地電極層２６を形成する場合、下地電極層２６は、第１の端面１２ｅおよび第２の端面１２ｆだけでなく、第１の主面１２ａの一部および第２の主面１２ｂの一部にも延びて配置されていてもよい。また、スパッタ電極は、下地電極層２６上にオーバーラップするように配置されていてもよい。
【0103】
図１に示す積層セラミックコンデンサ１０では、第１の端面１２ｅ上および第２の端面１２ｆ上には下地電極層２６を形成せずに後述するめっき層２８である第１のめっき層２８ａ及び第２のめっき層２８ｂを直接形成した態様である。
【0104】
薄膜層は、例えば、Ｍｇ、Ａｌ、Ｔｉ、Ｗ、Ｃｒ、Ｃｕ、Ｎｉ、Ａｇ、Ｃｏ、Ｍｏ及びＶからなる群より選ばれる少なくとも１種の金属を含むことが好ましい。この場合、下地電極層２６の積層体１２に対する固着力を高めることができる。薄膜層は、単層であってもよいし、複数の層の積層体であってもよい。より望ましくは、ＮｉＣｒの層と、ＮｉＣｕの層の２層構造で形成する態様を挙げることができる。
【0105】
（ｉｘ）その後、必要に応じて、薄膜層からなる下地電極層２６上および積層体１２の表面上にめっき層２８である第１のめっき層２８ａ及び第２のめっき層２８ｂを形成する。本実施の形態では、Ｃｕめっき層と、Ｎｉめっき層、Ｓｎめっき層の３層構造で形成される（図４を参照）。
【0106】
（下地電極層として焼付け層を形成する場合）
（ｖｉｉｉ）一方、下地電極層として焼付け層を形成する場合、積層体１２の第１の端面１２ｅおよび第２の端面１２ｆに下地電極層２６となる導電性ペーストを塗布し、下地電極層２６を形成する。下地電極層２６として焼付け層を形成する場合には、ガラス成分と金属成分とを含む導電性ペーストを例えばディッピングなどの方法により、塗布し、その後、焼付け処理を行い、下地電極層２６を形成する。この時の焼付け処理の温度は、７００℃以上９００℃以下であることが好ましい。
（ｖｉｉｉ）一方、下地電極層として焼付け層を形成する場合、積層体１２の第１の端面１２ｅおよび第２の端面１２ｆに下地電極層２６となる導電性ペーストを塗布し、下地電極層２６を形成する。下地電極層２６として焼付け層を形成する場合には、ガラス成分と金属成分とを含む導電性ペーストを例えばディッピングなどの方法により、塗布し、その後、焼付け処理を行い、下地電極層２６を形成する。この時の焼付け処理の温度は、７００℃以上９００℃以下であることが好ましい。
【0107】
また、下地電極層２６を焼付け層で形成する場合は、焼付け層はセラミック成分をさらに含むことが好ましい。セラミック成分は、例えば、積層体１２と同種のセラミック材料であることが好ましい。なお、焼付け層にセラミック成分を含ませる場合には、焼成前の積層チップに対して、導電性ペーストを塗布し、積層チップと積層チップに塗布された導電性ペーストを同時に焼付けて、焼付け層が形成された積層体を形成することが好ましい。積層チップと積層チップに塗布された導電性ペーストを同時に焼付けて焼付け層が形成された積層体１２を得た場合で合っても、保護層３２の形成方法としては、（ｖｉｉ）の形成方法と同じ方法で形成することができる。
【0108】
（ｉｘ）その後、必要に応じて、焼付け層の表面にめっき層２８である第１のめっき層２８ａ及び第２のめっき層２８ｂを形成する。
【0109】
以上のように説明した本実施の形態に係る積層セラミックコンデンサの製造方法によれば、性能が高い本発明に係る積層セラミックコンデンサを高い品質にて製造することができる。
【0110】
（変形例）
以下、本発明の各変形例（第１の変形例～第５の変形例）について説明する。また、これら各変形例について、上記実施形態の構成要素に相当するものについては同じ符号を付すとともに、その詳細な説明を省略する。
以下、本発明の各変形例（第１の変形例～第５の変形例）について説明する。また、これら各変形例について、上記実施形態の構成要素に相当するものについては同じ符号を付すとともに、その詳細な説明を省略する。
【0111】
（第１の変形例）
以下に本実施の形態の第１の変形例に係る積層セラミック電子部品である積層セラミックコンデンサ１１０について説明する。
本第１の変形例に係る積層セラミックコンデンサ１１０は、図６に示されるように、本発明に係る保護層（３２、３４）を、第１の主面１２ａ上および第２の主面１２ｂ上に配置したものである。
以下に本実施の形態の第１の変形例に係る積層セラミック電子部品である積層セラミックコンデンサ１１０について説明する。
本第１の変形例に係る積層セラミックコンデンサ１１０は、図６に示されるように、本発明に係る保護層（３２、３４）を、第１の主面１２ａ上および第２の主面１２ｂ上に配置したものである。
【0112】
すなわち、上記実施形態では、第２の主面１２ｂ上のみに保護層３２を設ける態様であるが、本第１の変形例では更に、第１の主面１２ａ上に、保護層３４を更に設けている。換言すれば、ＤＬＣにより積層体１２を上下から挟み込む構造である。
【0113】
これにより、チップすなわち積層セラミックコンデンサ両面の素体たる積層体１２中央部および外部電極２４端部の機械的強度を向上できる。そのため、チップ実装およびリフロー時に発生する熱・機械応力への耐性を向上する効果を得られる。
【0114】
また第２の主面１２ｂに保護層３２を形成し、第１の主面１２ａに保護層３４を形成することで、実装基板に積層セラミック電子部品を実装する際の方向選別を不要にする効果を得ることができる。
【0115】
（第２の変形例）
続いて、第２の変形例に係る積層セラミック電子部品である積層セラミックコンデンサ２１０について説明する。
本第２の変形例に係る積層セラミックコンデンサ２１０は、図７に示されるように、ギャップ部保護層３６を有する。
続いて、第２の変形例に係る積層セラミック電子部品である積層セラミックコンデンサ２１０について説明する。
本第２の変形例に係る積層セラミックコンデンサ２１０は、図７に示されるように、ギャップ部保護層３６を有する。
【0116】
すなわち、本第２の変形例に係る積層セラミック電子部品である積層セラミックコンデンサ２１０は、図７に示されるように、第１の外部電極２４ａは、第１の端面１２ｅの表面に配置され、第１の端面１２ｅから延伸して第１の主面１２ａ上の一部及び第２の主面１２ｂ上の一部に配置されており、第２の外部電極２４ｂは、第２の端面１２ｆの表面に配置され、第２の端面１２ｆから延伸して第１の主面１２ａ上の一部及び第２の主面１２ｂ上の一部に配置されている。
【0117】
保護層３２と同様に機能するギャップ部保護層３６は、第２の主面１２ｂ上の一部に配置される第１の外部電極２４ａと第２の主面１２ｂ上の一部に配置される第２の外部電極２４ｂとの間に位置する積層体１２上に配置されている。なお、ギャップ部保護層３６は、第１の主面１２ａ上の一部に配置される第１の外部電極２４ａと第１の主面１２ａ上の一部に配置される第２の外部電極２４ｂとの間に位置する積層体１２上に配置されてもよい。
また、第２の変形例に係る積層セラミック電子部品が有するギャップ部保護層３６は、図７に示されるように、一方の主面である第２の主面１２ｂのみにギャップ部保護層３６が配置されているが、もう一方の主面である第１の主面１２ａにも配置されるように、両主面に配置されていてもよいことはいうまでもない。
また、第２の変形例に係る積層セラミック電子部品が有するギャップ部保護層３６は、図７に示されるように、一方の主面である第２の主面１２ｂのみにギャップ部保護層３６が配置されているが、もう一方の主面である第１の主面１２ａにも配置されるように、両主面に配置されていてもよいことはいうまでもない。
【0118】
ギャップ部保護層３６が上述したように積層体１２上に配置されていることにより、素体すなわち積層体１２中央部の機械的強度を向上できるため、チップ実装及びリフロー時に発生する熱・機械応力への耐性を向上する効果を付与しつつ、保護層形成されていない完成品である積層セラミックコンデンサに対しても適用できるため、工程コストを削減することができる。
【0119】
（第３の変形例）
続いて、第３の変形例に係る積層セラミック電子部品である積層セラミックコンデンサ３１０について説明する。
本第３の変形例に係る積層セラミックコンデンサ３１０は、図８に示されるように、端部保護層３８を有する。
続いて、第３の変形例に係る積層セラミック電子部品である積層セラミックコンデンサ３１０について説明する。
本第３の変形例に係る積層セラミックコンデンサ３１０は、図８に示されるように、端部保護層３８を有する。
【0120】
すなわち、本変形例に係る積層セラミック電子部品である積層セラミックコンデンサ３１０は、図８に示されるように、第１の外部電極２４ａは、第１の端面１２ｅの表面に配置され、第１の端面１２ｅから延伸して第１の主面１２ａ上の一部及び第２の主面１２ｂ上の一部に配置されており、第２の外部電極２４ｂは、第２の端面１２ｆの表面に配置され、第２の端面１２ｆから延伸して第１の主面１２ａ上の一部及び第２の主面１２ｂ上の一部に配置されている。
【0121】
保護層３２と同じ機能を果たす端部保護層３８は、第２の主面１２ｂ上において、第１の外部電極２４ａと積層体１２との界面に配置され、かつ第１の外部電極２４ａが配置されていない積層体１２上の一部にも延びるように配置されており、さらに、第２の外部電極と積層体１２との界面に配置され、かつ第２の外部電極２４ｂが配置されていない積層体１２の一部にも延びるように配置されている。そして、第２の主面１２ｂ上において、第１の端面１２ｅ側に配置される端部保護層３８と第２の端面１２ｆ側に配置される端部保護層３８は、離間して配置される。なお、端部保護層３８は、第１の主面１２ａ上において、第１の外部電極２４ａと積層体１２との界面に配置され、かつ第１の外部電極２４ａが配置されていない積層体１２上の一部にも延びるように配置されており、さらに、第２の外部電極２４ｂと積層体１２との界面に配置され、かつ第２の外部電極２４ｂが配置されていない積層体１２の一部にも延びるように配置されていてもよい。
また、端部保護層３８は、図８に示されるように、一方の主面である第２の主面１２ｂのみに配置されているが、もう一方の主面である第１の主面１２ａにも配置されるように、両主面に配置されていてもよいことはいうまでもない。
また、端部保護層３８は、図８に示されるように、一方の主面である第２の主面１２ｂのみに配置されているが、もう一方の主面である第１の主面１２ａにも配置されるように、両主面に配置されていてもよいことはいうまでもない。
【0122】
これにより、外部電極２４端部の機械的強度を向上できる。そのため、チップ実装及びリフロー時に発生する熱・機械応力への耐性を向上する効果を片面に付与しつつ、成膜面積削減のためコストを低減することができる。
【0123】
（第４の変形例）
続いて、第４の変形例に係る積層セラミック電子部品である積層セラミックコンデンサ４１０について説明する。
本第４の変形例に係る積層セラミックコンデンサ４１０は、図９に示されるようにＬ字外部電極４０を有する。Ｌ字外部電極４０は、第１のＬ字外部電極４０ａ及び第２のＬ字外部電極４０ｂを有する。
続いて、第４の変形例に係る積層セラミック電子部品である積層セラミックコンデンサ４１０について説明する。
本第４の変形例に係る積層セラミックコンデンサ４１０は、図９に示されるようにＬ字外部電極４０を有する。Ｌ字外部電極４０は、第１のＬ字外部電極４０ａ及び第２のＬ字外部電極４０ｂを有する。
【0124】
すなわち、本第４の変形例に係る積層セラミック電子部品である積層セラミックコンデンサ４１０は、図９に示されるように、第１のＬ字外部電極４０ａが、第１の端面１２ｅの表面に配置され、第１の端面１２ｅから延伸して第２の主面１２ｂ上に保護層３２を介して配置される。このとき、第１のＬ字外部電極４０ａは、その一部が第１の主面１２ａに回り込むように配置されてもよい。
また積層セラミックコンデンサ４１０は、図９に示されるように、第２のＬ字外部電極４０ｂが、第２の端面１２ｆの表面に配置され、第２の端面１２ｆから延伸して第２の主面１２ｂ上に保護層３２を介して配置されている。このとき、第２のＬ字外部電極４０ｂは、その一部が第１の主面１２ａに回り込むように配置されてもよい。
従って、第２の主面１２ｂには、第２の下地電極層２６ａ２及び第４の下地電極層２６ｂ２のみが配置されている。
また、このとき、保護層３２は、積層体１２の第２の主面１２ｂ上に配置される。
また積層セラミックコンデンサ４１０は、図９に示されるように、第２のＬ字外部電極４０ｂが、第２の端面１２ｆの表面に配置され、第２の端面１２ｆから延伸して第２の主面１２ｂ上に保護層３２を介して配置されている。このとき、第２のＬ字外部電極４０ｂは、その一部が第１の主面１２ａに回り込むように配置されてもよい。
従って、第２の主面１２ｂには、第２の下地電極層２６ａ２及び第４の下地電極層２６ｂ２のみが配置されている。
また、このとき、保護層３２は、積層体１２の第２の主面１２ｂ上に配置される。
【0125】
なお、第１のＬ字外部電極４０ａは、第１の端面１２ｅの表面に配置され、第１の端面１２ｅから延伸して第１の主面１２ａ上に保護層を介して配置され、第２のＬ字外部電極４０ｂは、第２の端面１２ｆの表面に配置され、第２の端面１２ｆから延伸して第１の主面１２ａ上に保護層３２を介して配置されてもよい。このとき第１のＬ字外部電極４０ａは、その一部が第２の主面１２ｂに回り込むように配置され、第２のＬ字外部電極４０ｂは、その一部が第２の主面１２ｂに回り込むように配置されてもよい。この場合、第１の主面１２ａには、第１の下地電極層及び第３の下地電極層のみが配置される。また、このとき、保護層は、積層体１２の第１の主面１２ａ上に配置される。
【0126】
これにより、素体たる積層体１２中央部およびＬ字外部電極４０の端部の機械的強度を向上できる。そのため、チップ実装およびリフロー時に発生する熱・機械応力への耐性を向上する効果を付与しつつ、実装高さを低減することができる。
【0127】
（第５の変形例）
続いて、第５の変形例に係る積層セラミック電子部品である積層セラミックコンデンサ５１０について説明する。
本第５の変形例に係る積層セラミックコンデンサ５１０は、図１０に示されるように主面外部電極４２と、ビア接続部４４とを有する。
主面外部電極４２は、第１の主面外部電極４２ａ及び第２の主面外部電極４２ｂを有する。
続いて、第５の変形例に係る積層セラミック電子部品である積層セラミックコンデンサ５１０について説明する。
本第５の変形例に係る積層セラミックコンデンサ５１０は、図１０に示されるように主面外部電極４２と、ビア接続部４４とを有する。
主面外部電極４２は、第１の主面外部電極４２ａ及び第２の主面外部電極４２ｂを有する。
【0128】
本第５の変形例に係る積層セラミック電子部品である積層セラミックコンデンサ５１０は、図１０に示されるように、内部電極層１６は、両端面に引き出されていない。
【0129】
第１の内部電極層１６ａは、第２の内部電極層１６ｂと対向する第１の対向電極部１８ａと、第１の内部電極層１６ａの一端側に位置し、第１の対向電極部１８ａから積層体１２の第１の端面１２ｅ側に延びる第１の引出電極部２０ａを有する。第１の引出電極部２０ａは、その端部が第１の端面１２ｅに引き出されていない。
【0130】
第２の内部電極層１６ｂは、第１の内部電極層１６ａと対向する第２の対向電極部１８ｂと、第２の内部電極層１６ｂの一端側に位置し、第２の対向電極部１８ｂから積層体１２の第２の端面１２ｆ側に延びる第２の引出電極部２０ｂを有する。第２の引出電極部２０ｂは、その端部が第２の端面１２ｆに引き出されていない。
【0131】
そして本第５の変形例に係る積層セラミック電子部品である積層セラミックコンデンサ５１０は、図１０に示されるように、第１の主面外部電極４２ａが、第１の端面１２ｅ側における実装面となる第２の主面１２ｂ上に保護層３２を介して配置される。このとき、第１の主面外部電極４２ａは、その一部が第１の端面１２ｅに回り込むように配置されてもよい。この場合、図１０に示すように、第１の主面外部電極４２ａと第１の内部電極層１６ａの第１の引出電極部２０ａとの接続はビア接続部４４によって電気的に接続される。
また、本第５の変形例に係る積層セラミック電子部品である積層セラミックコンデンサ５１０は、図１０に示されるように、第２の主面外部電極４２ｂが、第２の端面１２ｆ側における実装面となる第２の主面１２ｂ上に保護層３２を介して配置される。このとき、第２の主面外部電極４２ｂは、その一部が第２の端面１２ｆに回り込むように配置されてもよい。この場合、図１０に示すように、第２の主面外部電極４２ｂと第２の内部電極層１６ｂの第２の引出電極部２０ｂとの接続はビア接続部４４によって電気的に接続される。
このとき、保護層３２は、積層体１２の第２の主面１２ｂ上に配置される。
また、本第５の変形例に係る積層セラミック電子部品である積層セラミックコンデンサ５１０は、図１０に示されるように、第２の主面外部電極４２ｂが、第２の端面１２ｆ側における実装面となる第２の主面１２ｂ上に保護層３２を介して配置される。このとき、第２の主面外部電極４２ｂは、その一部が第２の端面１２ｆに回り込むように配置されてもよい。この場合、図１０に示すように、第２の主面外部電極４２ｂと第２の内部電極層１６ｂの第２の引出電極部２０ｂとの接続はビア接続部４４によって電気的に接続される。
このとき、保護層３２は、積層体１２の第２の主面１２ｂ上に配置される。
【0132】
なお、実装面を第１の主面１２ａとした場合、第１の主面外部電極４２ａは、第１の端面１２ｅ側における第１の主面１２ａ上に保護層を介して配置され、第２の主面外部電極４２ｂは、第２の端面１２ｆ側における第１の主面１２ａ上に保護層を介して配置されてもよい。このとき、第１の主面外部電極４２ａは、その一部が第１の端面１２ｅに回り込むように配置され、第２の主面外部電極４２ｂは、その一部が第２の端面１２ｆに回り込むように配置されてもよい。また、このとき、保護層は、積層体１２の第１の主面１２ａ上に配置される。
【0133】
また、実装面を第１の主面１２ａと第２の主面１２ｂの両主面としてもよい。この場合、主面外部電極４２は、第１の端面１２ｅ側において、第１の主面１２ａ上及び第２の主面１２ｂ上に配置され、さらに、第２の端面１２ｆ側において、第１の主面１２ａ上及び第２の主面１２ｂ上に配置される。このとき、主面外部電極４２は、その一部が第１の端面１２ｅおよび第２の端面１２ｆに回り込むように配置されてもよい。また、このとき、保護層３２は、両主面に配置されていてもよいことはいうまでもない。この場合も、内部電極層１６と主面外部電極４２とはビア接続部４４によって電気的に接続される。
【0134】
ビア接続部４４は、図１０に示されるように、内部電極層１６と主面外部電極４２との通電を図る。ビア接続部４４は、積層体１２に穿たれた積層体孔４６と、保護層３２に設けられこの積層体孔４６に連通する保護層孔４８と、これら積層体孔４６及び保護層孔４８内に内装され主面外部電極４２に接続するビア接続体５０とを有する。そして、第１の内部電極層１６ａの第１の引出電極部２０ａは、ビア接続体５０を介して第１の主面外部電極４２ａと電気的に接続される。また、第２の内部電極層１６ｂの第２の引出電極部２０ｂは、ビア接続体５０を介して第２の主面外部電極４２ｂと電気的に接続される。
なお、ビア接続部４４の平面視形状は円形のみならず、矩形や多角形、楕円形など、通電を好適に図れる形状であれば特に限定されない。また、第１の主面外部電極４２ａ側のビア接続部４４の長さと第２の主面外部電極４２ｂ側のビア接続部４４の長さは、同じ長さで形成されていてもよく、長さ異なっていてもよい。
なお、ビア接続部４４の平面視形状は円形のみならず、矩形や多角形、楕円形など、通電を好適に図れる形状であれば特に限定されない。また、第１の主面外部電極４２ａ側のビア接続部４４の長さと第２の主面外部電極４２ｂ側のビア接続部４４の長さは、同じ長さで形成されていてもよく、長さ異なっていてもよい。
【0135】
これにより、素体たる積層体１２中央部および主面外部電極４２の端部の機械的強度を向上できる。そのため、チップ実装およびリフロー時に発生する熱・機械応力への耐性を向上する効果を付与しつつ、実装高さを低減し、さらにフィレットをなくすことで実装基板上において、狭隣接な実装をすることができる。
【0136】
以上のように、本発明の実施の形態は、上記した記載で開示されているが、本発明は、これに限定されるものではない。
【0137】
例えば、上記実施形態並びに各変形例では正面視左右対称の形状をなすもののみを図示したが、本発明に係る積層セラミック電子部品の外形は、実装する対象に応じて、また、求める性能に応じで種々の変更を行い得る。また本発明は、上記実施形態及び各変形例の構成の全部又は一部を適宜組み合わせたものも含まれる。
【0138】
すなわち、本発明の技術的思想及び目的の範囲から逸脱することなく、以上説明した実施の形態及び各変形例に対し、機序、形状、材質、数量、位置又は配置等に関して、様々の変更を加えることができるものであり、それらは、本発明に含まれるものである。
【0139】
３．実験例
以下に、本発明の実験例について詳述する。なお、本実験例は、本発明を何ら限定するものではない。
以下に、本発明の実験例について詳述する。なお、本実験例は、本発明を何ら限定するものではない。
【0140】
上記の製造方法にしたがって、積層セラミック電子部品として積層セラミックコンデンサを作製し、抗折強度試験による積層セラミックコンデンサの強度の評価を行った。
【0141】
実験例において、試料として、試料番号１～試料番号１５の試料を準備した。
試料番号４、試料番号５、試料番号７、試料番号８、試料番号９、試料番号１０、試料番号１２、試料番号１３、試料番号１５の各試料は、本発明に含まれる実施例である。
一方、試料番号１、試料番号２、試料番号３、試料番号６、試料番号１１、試料番号１４の各試料は、本発明に含まれない比較例である。
試料番号４、試料番号５、試料番号７、試料番号８、試料番号９、試料番号１０、試料番号１２、試料番号１３、試料番号１５の各試料は、本発明に含まれる実施例である。
一方、試料番号１、試料番号２、試料番号３、試料番号６、試料番号１１、試料番号１４の各試料は、本発明に含まれない比較例である。
【0142】
実施例として作製した積層セラミックコンデンサの仕様（試料番号４、試料番号５、試料番号７、試料番号８、試料番号９、試料番号１０、試料番号１２、試料番号１３、試料番号１５）
上記実施の形態に係る製造方法を用いて、図１～図５に示す構造で以下の仕様の積層セラミックコンデンサを作製した。
・積層セラミックコンデンサの寸法：Ｌ×Ｗ×Ｔ＝０．６ｍｍ×０．３ｍｍ×０．０５ｍｍ（積層体の厚み：３０μｍ）（試料番号１５を除く）と、Ｌ×Ｗ×Ｔ＝０．６ｍｍ×０．３ｍｍ×０．１１ｍｍ（積層体の厚み：８０μｍ）（試料番号１５）の２種類
・セラミック層の材料の主成分：ＢａＴｉＯ3
・保護層：ＤＬＣ（ダイヤモンドライクカーボン）で形成。Ｃ－Ｃ結合様式の比率としてｓｐ３比およびＣ（炭素）の元素比率は表１を参照。
・内部電極層の材料：Ｎｉ
・外部電極の構造
下地電極層：Ｎｉ／Ｃｒ合金を主成分とする下地電極層をスパッタリング法により形成
めっき層の構造：積層体側からＣｕめっき層、Ｎｉめっき層、Ｓｎめっき層の３層で形成
上記実施の形態に係る製造方法を用いて、図１～図５に示す構造で以下の仕様の積層セラミックコンデンサを作製した。
・積層セラミックコンデンサの寸法：Ｌ×Ｗ×Ｔ＝０．６ｍｍ×０．３ｍｍ×０．０５ｍｍ（積層体の厚み：３０μｍ）（試料番号１５を除く）と、Ｌ×Ｗ×Ｔ＝０．６ｍｍ×０．３ｍｍ×０．１１ｍｍ（積層体の厚み：８０μｍ）（試料番号１５）の２種類
・セラミック層の材料の主成分：ＢａＴｉＯ3
・保護層：ＤＬＣ（ダイヤモンドライクカーボン）で形成。Ｃ－Ｃ結合様式の比率としてｓｐ３比およびＣ（炭素）の元素比率は表１を参照。
・内部電極層の材料：Ｎｉ
・外部電極の構造
下地電極層：Ｎｉ／Ｃｒ合金を主成分とする下地電極層をスパッタリング法により形成
めっき層の構造：積層体側からＣｕめっき層、Ｎｉめっき層、Ｓｎめっき層の３層で形成
【0143】
また、比較例として試料番号２および試料番号３は、特許文献１に記載されているような第１の外層部と第２の外層部（の内部）に補強層が配置された積層セラミックコンデンサ（試料番号２、３）と、本発明の保護層を設けていない積層セラミックコンデンサ（試料番号１、１４）を準備した。各比較例の仕様を以下に説明する。なお、試料番号６は、炭素の元素比率が本発明の範囲外であり、試料番号１１は、Ｃ－Ｃ結合様式の比率としてｓｐ３比が本発明の範囲外であることを除き、実施例と同一の仕様とした。
【0144】
比較例として作製した試料番号１、１４の積層セラミックコンデンサの仕様
比較例として、本発明の保護層を有さない積層セラミックコンデンサを作製した。
本発明の保護層を形成しない点以外においては実施例と同じ仕様で作製した。
・積層セラミックコンデンサの寸法：Ｌ×Ｗ×Ｔ＝０．６ｍｍ×０．３ｍｍ×０．０５ｍｍ(積層体の厚み：３０μｍ)（試料番号１）と、Ｌ×Ｗ×Ｔ＝０．６ｍｍ×０．３ｍｍ×０．１１ｍｍ(積層体の厚み：８０μｍ)（試料番号１４）の２種類
・セラミック層の材料 主成分：ＢａＴｉＯ3
・内部電極層の材料：Ｎｉ
・外部電極の構造
下地電極層：Ｎｉ／Ｃｒ合金を主成分とする下地電極層をスパッタリング法により形成
めっき層の構造：積層体側からＣｕめっき層、Ｎｉめっき層、Ｓｎめっき層の３層で形成
比較例として、本発明の保護層を有さない積層セラミックコンデンサを作製した。
本発明の保護層を形成しない点以外においては実施例と同じ仕様で作製した。
・積層セラミックコンデンサの寸法：Ｌ×Ｗ×Ｔ＝０．６ｍｍ×０．３ｍｍ×０．０５ｍｍ(積層体の厚み：３０μｍ)（試料番号１）と、Ｌ×Ｗ×Ｔ＝０．６ｍｍ×０．３ｍｍ×０．１１ｍｍ(積層体の厚み：８０μｍ)（試料番号１４）の２種類
・セラミック層の材料 主成分：ＢａＴｉＯ3
・内部電極層の材料：Ｎｉ
・外部電極の構造
下地電極層：Ｎｉ／Ｃｒ合金を主成分とする下地電極層をスパッタリング法により形成
めっき層の構造：積層体側からＣｕめっき層、Ｎｉめっき層、Ｓｎめっき層の３層で形成
【0145】
比較例として作製した試料番号２、３の積層セラミックコンデンサの仕様
比較例として、第１の外層部、第２の外層部に補強層を設けた積層セラミックコンデンサを作成した。
本発明の保護層を形成しない点、補強層を設けた点以外においては実施例と同じ仕様で形成した。
・積層セラミックコンデンサの寸法：Ｌ×Ｗ×Ｔ＝０．６ｍｍ×０．３ｍｍ×０．０５ｍｍ（積層体の厚み：３０μｍ)
・セラミック層の材料の主成分：ＢａＴｉＯ3
・内部電極層の材料：Ｎｉ
・外部電極の構造
下地電極層：Ｎｉ／Ｃｒ合金を主成分とする下地電極層をスパッタリング法により形成
めっき層の構造：積層体側からＣｕめっき層、Ｎｉめっき層、Ｓｎめっき層の３層で形成
・補強層：第１の外層部および第２の外層部に内部電極層と同じＮｉペーストを用いた補強層をそれぞれ２枚配置した。
比較例として、第１の外層部、第２の外層部に補強層を設けた積層セラミックコンデンサを作成した。
本発明の保護層を形成しない点、補強層を設けた点以外においては実施例と同じ仕様で形成した。
・積層セラミックコンデンサの寸法：Ｌ×Ｗ×Ｔ＝０．６ｍｍ×０．３ｍｍ×０．０５ｍｍ（積層体の厚み：３０μｍ)
・セラミック層の材料の主成分：ＢａＴｉＯ3
・内部電極層の材料：Ｎｉ
・外部電極の構造
下地電極層：Ｎｉ／Ｃｒ合金を主成分とする下地電極層をスパッタリング法により形成
めっき層の構造：積層体側からＣｕめっき層、Ｎｉめっき層、Ｓｎめっき層の３層で形成
・補強層：第１の外層部および第２の外層部に内部電極層と同じＮｉペーストを用いた補強層をそれぞれ２枚配置した。
【0146】
＜抗折強度試験＞
抗折強度試験は、三点曲げ試験により評価した。支持台はステンレス製、支持点の間隔は０．５ｍｍとした。押し棒はステンレス製、先端はＲ＝０．０５ｍｍの半球状とした。支持台中央部に試料を乗せ、試料の上面中央部に押し棒を接触させた。押し棒に下向きの外力を印加し、試料が破断するまで押下した。外力の大きさは、試料である積層セラミックコンデンサのＴ寸法が１１０μｍの場合２．０Ｎ、試料である積層セラミックコンデンサのＴ寸法が４０μｍの場合０．５Ｎとした。測定個数は２０個とし、破断した試料を不良と判定し、その個数をカウントした。
抗折強度試験は、三点曲げ試験により評価した。支持台はステンレス製、支持点の間隔は０．５ｍｍとした。押し棒はステンレス製、先端はＲ＝０．０５ｍｍの半球状とした。支持台中央部に試料を乗せ、試料の上面中央部に押し棒を接触させた。押し棒に下向きの外力を印加し、試料が破断するまで押下した。外力の大きさは、試料である積層セラミックコンデンサのＴ寸法が１１０μｍの場合２．０Ｎ、試料である積層セラミックコンデンサのＴ寸法が４０μｍの場合０．５Ｎとした。測定個数は２０個とし、破断した試料を不良と判定し、その個数をカウントした。
【0147】
＜保護層のＣの元素比率の測定方法（保護層の有無の確認方法）＞
保護層のＣの元素比率は、ＸＰＳにより評価した。装置はアルバック・ファイ社製Ｑｕａｎｔｕｍ２０００を使用した。まずワイドスキャンスペクトルを用いて含まれる元素を検出した。次にナロースキャンスペクトルを用いて定量分析を行い、ＸＰＳ検出範囲外である水素・ヘリウムを除いた元素比率を得た。得られた元素比率から、水素、酸素、ハロゲンを除いた元素比率を算出した。
保護層のＣの元素比率は、ＸＰＳにより評価した。装置はアルバック・ファイ社製Ｑｕａｎｔｕｍ２０００を使用した。まずワイドスキャンスペクトルを用いて含まれる元素を検出した。次にナロースキャンスペクトルを用いて定量分析を行い、ＸＰＳ検出範囲外である水素・ヘリウムを除いた元素比率を得た。得られた元素比率から、水素、酸素、ハロゲンを除いた元素比率を算出した。
【0148】
＜Ｃ－Ｃ結合様式の比率ｓｐ３比の測定方法＞
Ｃ－Ｃ結合様式の比率としてｓｐ３比は、Ｃ－Ｋ端ＸＡＮＥＳにより評価した。実験施設は愛知シンクロトロン光センター、ビームラインはＢＬＩＮ２を使用した。測定方法は全電子収量法を用いた。Ｘ線入射角度は試料水平方向から５５ｄｅｇとした。取得したスペクトルに対しπ＊（Ｃ＝Ｃ），π＊（Ｃ＝Ｏ等），π＊（Ｃ－Ｈ等），π＊（Ｃ－Ｃ等），π＊（Ｃ＝Ｃ）にピーク分離を行った。各ピークの面積値のπ＊（π＊＋σ＊）比の値及びその値と標準試料から求めた係数を用いてｓｐ３／（ｓｐ２＋ｓｐ３）比率を算出した。
Ｃ－Ｃ結合様式の比率としてｓｐ３比は、Ｃ－Ｋ端ＸＡＮＥＳにより評価した。実験施設は愛知シンクロトロン光センター、ビームラインはＢＬＩＮ２を使用した。測定方法は全電子収量法を用いた。Ｘ線入射角度は試料水平方向から５５ｄｅｇとした。取得したスペクトルに対しπ＊（Ｃ＝Ｃ），π＊（Ｃ＝Ｏ等），π＊（Ｃ－Ｈ等），π＊（Ｃ－Ｃ等），π＊（Ｃ＝Ｃ）にピーク分離を行った。各ピークの面積値のπ＊（π＊＋σ＊）比の値及びその値と標準試料から求めた係数を用いてｓｐ３／（ｓｐ２＋ｓｐ３）比率を算出した。
【0149】
＜保護層の厚みの測定方法＞
保護層の厚みの測定方法としては、試料である積層セラミックコンデンサを研磨し露出させた断面で測定した。具体的には、まず、試料である積層セラミックコンデンサのＬＴ面を１／２Ｗの位置になるまで第１の側面または第２の側面とほぼ平行になるように研磨した。次に、研磨断面において、保護層の第１の端面および第２の端面を結ぶ長さ方向ｚの１／２Ｌの位置における保護層の第１の主面および第２の主面を結ぶ高さ方向ｘの厚みをデジタルマイクロスコープ（ＫＥＹＥＮＣＥ社製 ＶＨＸ－５０００）を用いて測定した。なお、試料番号２及び試料番号３の補強層の厚みも、同様の方法により測定した。
保護層の厚みの測定方法としては、試料である積層セラミックコンデンサを研磨し露出させた断面で測定した。具体的には、まず、試料である積層セラミックコンデンサのＬＴ面を１／２Ｗの位置になるまで第１の側面または第２の側面とほぼ平行になるように研磨した。次に、研磨断面において、保護層の第１の端面および第２の端面を結ぶ長さ方向ｚの１／２Ｌの位置における保護層の第１の主面および第２の主面を結ぶ高さ方向ｘの厚みをデジタルマイクロスコープ（ＫＥＹＥＮＣＥ社製 ＶＨＸ－５０００）を用いて測定した。なお、試料番号２及び試料番号３の補強層の厚みも、同様の方法により測定した。
【0150】
＜積層体の厚みの測定方法＞
積層体の厚みの測定方法としては、試料である積層セラミックコンデンサを研磨し露出させた断面で測定した。具体的には、まず、試料である積層セラミックコンデンサのＬＴ面を１／２Ｗの位置になるまで第１の側面または第２の側面とほぼ平行になるように研磨した。次に、研磨断面において、積層セラミックコンデンサの第１の端面および第２の端面を結ぶ長さ方向ｚの１／２Ｌの位置における積層体の第１の主面および第２の主面を結ぶ高さ方向ｘの寸法をデジタルマイクロスコープ（ＫＥＹＥＮＣＥ社製 ＶＨＸ－５０００）を用いて測定した。
積層体の厚みの測定方法としては、試料である積層セラミックコンデンサを研磨し露出させた断面で測定した。具体的には、まず、試料である積層セラミックコンデンサのＬＴ面を１／２Ｗの位置になるまで第１の側面または第２の側面とほぼ平行になるように研磨した。次に、研磨断面において、積層セラミックコンデンサの第１の端面および第２の端面を結ぶ長さ方向ｚの１／２Ｌの位置における積層体の第１の主面および第２の主面を結ぶ高さ方向ｘの寸法をデジタルマイクロスコープ（ＫＥＹＥＮＣＥ社製 ＶＨＸ－５０００）を用いて測定した。
【0151】
＜有効層部の厚みの測定方法＞
有効層部の厚みの測定方法としては、試料である積層セラミックコンデンサを研磨し露出させた断面で測定した。具体的には、まず、試料である積層セラミックコンデンサのＬＴ面を１／２Ｗの位置になるまで第１の側面または第２の側面とほぼ平行になるように研磨した。次に、研磨断面において、積層セラミックコンデンサの第１の端面および第２の端面を結ぶ長さ方向ｚの１／２Ｌの位置における積層体の第１の主面および第２の主面を結ぶ高さ方向ｘの最も第１の主面側に位置する内部電極層と最も第２の主面側に位置する内部電極層との間の寸法をデジタルマイクロスコープ（ＫＥＹＥＮＣＥ社製 ＶＨＸ－５０００）を用いて測定した。
有効層部の厚みの測定方法としては、試料である積層セラミックコンデンサを研磨し露出させた断面で測定した。具体的には、まず、試料である積層セラミックコンデンサのＬＴ面を１／２Ｗの位置になるまで第１の側面または第２の側面とほぼ平行になるように研磨した。次に、研磨断面において、積層セラミックコンデンサの第１の端面および第２の端面を結ぶ長さ方向ｚの１／２Ｌの位置における積層体の第１の主面および第２の主面を結ぶ高さ方向ｘの最も第１の主面側に位置する内部電極層と最も第２の主面側に位置する内部電極層との間の寸法をデジタルマイクロスコープ（ＫＥＹＥＮＣＥ社製 ＶＨＸ－５０００）を用いて測定した。
【0152】
＜静電容量の測定方法＞
各試料番号に対する試料である積層セラミックコンデンサの静電容量は、標準規格（ＪＩＳ Ｃ ５１０１－１１９９８）に基づいた測定条件で、静電容量測定器（ＬＣＲメータ）を用いて測定した。
各試料番号に対する試料である積層セラミックコンデンサの静電容量は、標準規格（ＪＩＳ Ｃ ５１０１－１１９９８）に基づいた測定条件で、静電容量測定器（ＬＣＲメータ）を用いて測定した。
【0153】
（試験結果）
以上の試験を行った結果を表１に示す。
以上の試験を行った結果を表１に示す。
【0154】
【表1】
【0155】
上記の表１の結果について、試料番号１～試料番号１５の各試料に対し、順に説明する。
【0156】
（試料番号１）
試料番号１の試料は、比較例である。
当該試料１は、本発明に係る保護層（ＤＬＣ）を有さない。結果、抗折強度試験では、２０個の全ての試料が不良となった。
試料番号１の試料は、比較例である。
当該試料１は、本発明に係る保護層（ＤＬＣ）を有さない。結果、抗折強度試験では、２０個の全ての試料が不良となった。
【0157】
（試料番号２）
試料番号２の試料は、比較例である。
当該試料番号２の試料は、本発明に係る保護層を有しない。試料番号２の試料は、保護層の代わりに、上記特許文献１に開示されている、積層体内に補強層を有する。結果、抗折強度試験では、２０個の試料のうち、８個の個体が不良となった。
試料番号２の試料は、比較例である。
当該試料番号２の試料は、本発明に係る保護層を有しない。試料番号２の試料は、保護層の代わりに、上記特許文献１に開示されている、積層体内に補強層を有する。結果、抗折強度試験では、２０個の試料のうち、８個の個体が不良となった。
【0158】
（試料番号３）
試料番号３の試料は、比較例である。
当該試料番号３の試料は、本発明に係る保護層を有しない。試料３は、保護層の代わりに、上記特許文献１に開示されている、積層体内に補強層を有する。試料番号３の試料は、補強層の厚みを８．５μｍとしつつ、他の試料と同様の厚み（積層体の厚み）を確保するため、有効層部の厚みが最も薄い２．５μｍとなった。結果、積層セラミックコンデンサとして必要な静電容量が、０．００５μＦという最も小さいものとなった。
試料番号３の試料は、比較例である。
当該試料番号３の試料は、本発明に係る保護層を有しない。試料３は、保護層の代わりに、上記特許文献１に開示されている、積層体内に補強層を有する。試料番号３の試料は、補強層の厚みを８．５μｍとしつつ、他の試料と同様の厚み（積層体の厚み）を確保するため、有効層部の厚みが最も薄い２．５μｍとなった。結果、積層セラミックコンデンサとして必要な静電容量が、０．００５μＦという最も小さいものとなった。
【0159】
すなわち、試料番号３の試料に対応する上記した特許文献１では、積層体内にＮｉ等からなる補強層を設けていた。しかしながら、本実施の形態の保護層３２とは素材も異なるため、電子部品としての有効層の部分の体積を確保するためには、電子部品の厚み自体を増大させなければならなかった。半面、電子部品としての必要な強度を担保しつつ所要のコンパクト化を図るためには、電子部品としての有効部分の体積が十分に確保できない可能性を有していた。
一方、上記実施の形態に係る積層セラミックコンデンサの構成を実現した各実施例では、保護層３２の厚みを加えても、特許文献１の構造よりも有効層部の厚みを小さくできる。そのため、有効層部の体積が増加し、体積容量密度を増加することができることが判明した。
一方、上記実施の形態に係る積層セラミックコンデンサの構成を実現した各実施例では、保護層３２の厚みを加えても、特許文献１の構造よりも有効層部の厚みを小さくできる。そのため、有効層部の体積が増加し、体積容量密度を増加することができることが判明した。
【0160】
上記の試料番号２、試料番号３の結果により、積層体内に補強層を設けることにより、機械的強度の向上が図れるものの、強度の向上が十分でない（試料番号２）か、強度の向上が図れたとしても、積層セラミックコンデンサとして必要な静電容量を満たせない（試料番号３）ということが判明した。
【0161】
（試料番号４）
試料番号４の試料は、実施例である。
当該試料番号４の試料は、本発明に係る保護層を有する。結果、抗折強度試験では、２０個の試料に不良は無く、且つ、積層セラミックコンデンサとして必要な静電容量を満たす。
試料番号４の試料は、実施例である。
当該試料番号４の試料は、本発明に係る保護層を有する。結果、抗折強度試験では、２０個の試料に不良は無く、且つ、積層セラミックコンデンサとして必要な静電容量を満たす。
【0162】
（試料番号５）
試料番号５の試料は、実施例である。
当該試料番号５の試料は、本発明に係る保護層を有する。結果、抗折強度試験では、２０個の試料に不良は無く、且つ、積層セラミックコンデンサとして必要な静電容量を満たす。
試料番号５の試料は、実施例である。
当該試料番号５の試料は、本発明に係る保護層を有する。結果、抗折強度試験では、２０個の試料に不良は無く、且つ、積層セラミックコンデンサとして必要な静電容量を満たす。
【0163】
（試料番号６）
試料番号６の試料は、比較例である。
当該試料番号６の試料は、積層体の表面に保護層を有する。しかしながら、試料番号６の試料の保護層は、炭素の元素比率が、５４ａｔｍ％であるので、本発明の範囲外である。結果、抗折強度試験では、２０個の試料のうち１１個が不良となり、所要の機械的強度を満たさないことが判明した。
試料番号６の試料は、比較例である。
当該試料番号６の試料は、積層体の表面に保護層を有する。しかしながら、試料番号６の試料の保護層は、炭素の元素比率が、５４ａｔｍ％であるので、本発明の範囲外である。結果、抗折強度試験では、２０個の試料のうち１１個が不良となり、所要の機械的強度を満たさないことが判明した。
【0164】
（試料番号７）
試料番号７の試料は、実施例である。
当該試料番号７の試料は、本発明に係る保護層を有する。結果、抗折強度試験では、２０個の試料に不良は無く、且つ、積層セラミックコンデンサとして必要な静電容量を満たす。
試料番号７の試料は、実施例である。
当該試料番号７の試料は、本発明に係る保護層を有する。結果、抗折強度試験では、２０個の試料に不良は無く、且つ、積層セラミックコンデンサとして必要な静電容量を満たす。
【0165】
（試料番号８）
試料番号８の試料は、実施例である。
当該試料番号８の試料は、本発明に係る保護層を有する。結果、抗折強度試験では、２０個の試料に不良は無く、且つ、積層セラミックコンデンサとして必要な静電容量を満たす。
試料番号８の試料は、実施例である。
当該試料番号８の試料は、本発明に係る保護層を有する。結果、抗折強度試験では、２０個の試料に不良は無く、且つ、積層セラミックコンデンサとして必要な静電容量を満たす。
【0166】
（試料番号９）
試料番号９の試料は、実施例である。
当該試料番号９の試料は、本発明に係る保護層を有する。結果、抗折強度試験では、２０個の試料に不良は無く、且つ、積層セラミックコンデンサとして必要な静電容量を満たす。
試料番号９の試料は、実施例である。
当該試料番号９の試料は、本発明に係る保護層を有する。結果、抗折強度試験では、２０個の試料に不良は無く、且つ、積層セラミックコンデンサとして必要な静電容量を満たす。
【0167】
（試料番号１０）
試料番号１０の試料は、実施例である。
当該試料番号１０の試料は、本発明に係る保護層を有する。結果、抗折強度試験では、２０個の試料に不良は無く、且つ、積層セラミックコンデンサとして必要な静電容量を満たす。
試料番号１０の試料は、実施例である。
当該試料番号１０の試料は、本発明に係る保護層を有する。結果、抗折強度試験では、２０個の試料に不良は無く、且つ、積層セラミックコンデンサとして必要な静電容量を満たす。
【0168】
（試料番号１１）
試料番号１１の試料は、比較例である。
当該試料番号１１の試料は、積層体の表面に保護層を有する。しかしながら、試料番号１１の試料の保護層は、炭素のＣ－Ｃ結合におけるｓｐ３比が、５％であるため本発明の範囲外である。結果、抗折強度試験では、２０個の試料のうち５個が不良となり、所要の機械的強度を満たさないことが判明した。
試料番号１１の試料は、比較例である。
当該試料番号１１の試料は、積層体の表面に保護層を有する。しかしながら、試料番号１１の試料の保護層は、炭素のＣ－Ｃ結合におけるｓｐ３比が、５％であるため本発明の範囲外である。結果、抗折強度試験では、２０個の試料のうち５個が不良となり、所要の機械的強度を満たさないことが判明した。
【0169】
（試料番号１２）
試料番号１２の試料は、実施例である。
当該試料番号１２の試料は、本発明に係る保護層を有する。結果、抗折強度試験では、２０個の試料に不良は無く、且つ、積層セラミックコンデンサとして必要な静電容量を満たす。
加えて、試料番号１２の試料に設けられた保護層の厚みは、０．１μｍであり実施例のなかで最も薄い構成である。このことから、本発明に係る積層セラミックコンデンサは、薄型化、コンパクト化を有効に実現し得ることが判明した。
試料番号１２の試料は、実施例である。
当該試料番号１２の試料は、本発明に係る保護層を有する。結果、抗折強度試験では、２０個の試料に不良は無く、且つ、積層セラミックコンデンサとして必要な静電容量を満たす。
加えて、試料番号１２の試料に設けられた保護層の厚みは、０．１μｍであり実施例のなかで最も薄い構成である。このことから、本発明に係る積層セラミックコンデンサは、薄型化、コンパクト化を有効に実現し得ることが判明した。
【0170】
（試料番号１３）
試料番号１３の試料は、実施例である。
当該試料番号１３の試料は、積層体の表面に保護層を有する。しかしながら、試料番号１３の試料の保護層の厚みは、０．０３μｍであり他の実施例よりも薄い。結果、抗折強度試験では、２０個の試料のうち３個が不評となったが、所要の機械的強度を満たすことが判明した。
試料番号１３の試料は、実施例である。
当該試料番号１３の試料は、積層体の表面に保護層を有する。しかしながら、試料番号１３の試料の保護層の厚みは、０．０３μｍであり他の実施例よりも薄い。結果、抗折強度試験では、２０個の試料のうち３個が不評となったが、所要の機械的強度を満たすことが判明した。
【0171】
（試料番号１４）
試料番号１４の試料は、比較例である。
当該試料番号１４の試料は、積層体の厚みが、約８０μｍに設定されている。試料番号１４の試料は、本発明の保護層を有さない。結果、上記試料番号１～１３とは抗折強度試験における外力の大きさは２．０Ｎであり、異なるものの、２０個の試料のうちすべてが不良となり、所要の機械的強度を満たさないことが判明した。
試料番号１４の試料は、比較例である。
当該試料番号１４の試料は、積層体の厚みが、約８０μｍに設定されている。試料番号１４の試料は、本発明の保護層を有さない。結果、上記試料番号１～１３とは抗折強度試験における外力の大きさは２．０Ｎであり、異なるものの、２０個の試料のうちすべてが不良となり、所要の機械的強度を満たさないことが判明した。
【0172】
（試料番号１５）
試料番号１５の試料は、実施例である。
当該試料番号１５の試料は、積層体の厚みが、約８０μｍに設定されている。試料番号１５の試料は、本発明の保護層を有する。結果、上記試料番号１～１３とは抗折強度試験における外力の大きさは２．０Ｎであり、異なるものの、結果、抗折強度試験では、２０個の試料に不良は無く、且つ、積層セラミックコンデンサとして必要な静電容量を満たす。
試料番号１５の試料は、実施例である。
当該試料番号１５の試料は、積層体の厚みが、約８０μｍに設定されている。試料番号１５の試料は、本発明の保護層を有する。結果、上記試料番号１～１３とは抗折強度試験における外力の大きさは２．０Ｎであり、異なるものの、結果、抗折強度試験では、２０個の試料に不良は無く、且つ、積層セラミックコンデンサとして必要な静電容量を満たす。
【0173】
以上のことから、本発明に含まれる各実施例では、積層体の第２の主面上において、炭素材料からなる保護層を有しており、保護層のＣ（炭素）の元素比率が水素・酸素・ハロゲンを除いて７０ａｔｍ％以上であり、前記保護層のＣ－Ｃ結合様式の比率としてｓｐ３比が１０％以上である構成とすることにより、強度の高いＣ－Ｃ結合が３次元的な架橋構造を形成し、保護層の機械的強度が向上するため、積層セラミックコンデンサの機械的強度を十分なものにすることができることが判明した。
また、積層体の第２の主面上において、炭素材料からなる保護層を有しており、保護層のＣ（炭素）の元素比率が水素・酸素・ハロゲンを除いて７０ａｔｍ％以上であり、前記保護層のＣ－Ｃ結合様式の比率はｓｐ３比が１０％以上である構成とすることにより、保護層の厚みを、従来よりも小さくできるため、有効層部の体積の増加を達成しつつ、体積容量密度を増加させることができることが判明した。
また、積層体の第２の主面上において、炭素材料からなる保護層を有しており、保護層のＣ（炭素）の元素比率が水素・酸素・ハロゲンを除いて７０ａｔｍ％以上であり、前記保護層のＣ－Ｃ結合様式の比率はｓｐ３比が１０％以上である構成とすることにより、保護層の厚みを、従来よりも小さくできるため、有効層部の体積の増加を達成しつつ、体積容量密度を増加させることができることが判明した。
【産業上の利用可能性】
【0174】
この発明は、積層セラミック電子部品に関し、特に、複層構造の外部電極を備えた積層セラミック電子部品として利用し得る。
【符号の説明】
【0175】
１０ 積層セラミックコンデンサ
１０ａ セラミック圧電素子
１０ｂ サーミスタ素子
１０ｃ インダクタ素子
１２ 積層体
１２ａ 第１の主面
１２ｂ 第２の主面
１２ｃ 第１の側面
１２ｄ 第２の側面
１２ｅ 第１の端面
１２ｆ 第２の端面
１４ セラミック層
１５ａ 有効層部
１５ｂ１ 第１の外層部
１５ｂ２ 第２の外層部
１６ 内部電極層
１６ａ 第１の内部電極層
１６ｂ 第２の内部電極層
１８ａ 第１の対向電極部
１８ｂ 第２の対向電極部
２０ａ 第１の引出電極部
２０ｂ 第２の引出電極部
２２ａ 側部（Ｗギャップ）
２２ｂ 端部（Ｌギャップ）
２４ 外部電極
２４ａ 第１の外部電極
２４ｂ 第２の外部電極
２６ 下地電極層
２６ａ１ 第１の下地電極層
２６ａ２ 第２の下地電極層
２６ｂ１ 第３の下地電極層
２６ｂ２ 第４の下地電極層
２８ めっき層
２８ａ 第１のめっき層
２８ｂ 第２のめっき層
３０ 下層めっき層
３０ａ 第１の下層めっき層
３０ｂ 第２の下層めっき層
３２ 中層めっき層
３２ａ 第１の中層めっき層
３２ｂ 第２の中層めっき層
３４ 上層めっき層
３４ａ 第１の上層めっき層
３４ｂ 第２の上層めっき層
３２、３４ 保護層
３６ ギャップ部保護層
３８ 端部保護層
４０ Ｌ字外部電極
４２ 主面外部電極
４４ ビア接続部
４６ 積層体孔
４８ 保護層孔
５０ ビア接続体
ｘ 高さ方向
ｙ 幅方向
ｚ 長さ方向
Ｔ 高さ
Ｗ 幅
Ｌ 長さ
１０ａ セラミック圧電素子
１０ｂ サーミスタ素子
１０ｃ インダクタ素子
１２ 積層体
１２ａ 第１の主面
１２ｂ 第２の主面
１２ｃ 第１の側面
１２ｄ 第２の側面
１２ｅ 第１の端面
１２ｆ 第２の端面
１４ セラミック層
１５ａ 有効層部
１５ｂ１ 第１の外層部
１５ｂ２ 第２の外層部
１６ 内部電極層
１６ａ 第１の内部電極層
１６ｂ 第２の内部電極層
１８ａ 第１の対向電極部
１８ｂ 第２の対向電極部
２０ａ 第１の引出電極部
２０ｂ 第２の引出電極部
２２ａ 側部（Ｗギャップ）
２２ｂ 端部（Ｌギャップ）
２４ 外部電極
２４ａ 第１の外部電極
２４ｂ 第２の外部電極
２６ 下地電極層
２６ａ１ 第１の下地電極層
２６ａ２ 第２の下地電極層
２６ｂ１ 第３の下地電極層
２６ｂ２ 第４の下地電極層
２８ めっき層
２８ａ 第１のめっき層
２８ｂ 第２のめっき層
３０ 下層めっき層
３０ａ 第１の下層めっき層
３０ｂ 第２の下層めっき層
３２ 中層めっき層
３２ａ 第１の中層めっき層
３２ｂ 第２の中層めっき層
３４ 上層めっき層
３４ａ 第１の上層めっき層
３４ｂ 第２の上層めっき層
３２、３４ 保護層
３６ ギャップ部保護層
３８ 端部保護層
４０ Ｌ字外部電極
４２ 主面外部電極
４４ ビア接続部
４６ 積層体孔
４８ 保護層孔
５０ ビア接続体
ｘ 高さ方向
ｙ 幅方向
ｚ 長さ方向
Ｔ 高さ
Ｗ 幅
Ｌ 長さ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】