(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-12-11
(45)【発行日】2023-12-19
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H03K 17/04 20060101AFI20231212BHJP
H03K 17/16 20060101ALI20231212BHJP
H03K 17/042 20060101ALI20231212BHJP
H03K 17/687 20060101ALI20231212BHJP
H02M 1/08 20060101ALI20231212BHJP
【ＦＩ】
H03K17/04 E
H03K17/16 H
H03K17/042
H03K17/687 F
H02M1/08 A
【請求項の数】
10
(21)【出願番号】P 2020040764
(22)【出願日】2020-03-10
(65)【公開番号】P2021145165
(43)【公開日】2021-09-24
【審査請求日】2023-01-24
(73)【特許権者】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110001933
【氏名又は名称】弁理士法人 佐野特許事務所
(72)【発明者】
【氏名】石戸 亮祐
(72)【発明者】
【氏名】大河内 裕太
【審査官】吉村 伊佐雄
(56)【参考文献】
【文献】特開２０１２－０６０５１４（ＪＰ，Ａ）
【文献】特開平０２－１２１５２０（ＪＰ，Ａ）
【文献】特開２００８－１９９８２１（ＪＰ，Ａ）
【文献】特開２０１６－０９２８８４（ＪＰ，Ａ）
【文献】米国特許第１０４６１７３０（ＵＳ，Ｂ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０２Ｍ１／００－１／４４
Ｈ０３Ｋ１７／００－１７／７０
(57)【特許請求の範囲】
【請求項1】
第１電極、第２電極及び制御電極を有し、前記制御電極及び前記第２電極間の電圧に応じて、前記第１電極及び前記第２電極間がオン状態又はオフ状態に制御されるスイッチング素子と、前記スイッチング素子の前記制御電極及び前記第２電極間に可変の電圧を供給する可変電圧源と、を備えた半導体装置であって、
前記可変電圧源は、前記スイッチング素子を交互にオン状態又はオフ状態とするための矩形波状の電圧を出力する電圧発生部と、
前記スイッチング素子の前記第２電極における電位を基準に前記矩形波状の電圧を受ける第１入力端子と、第２入力端子と、出力端子と、を有するオペアンプと、
前記オペアンプの前記第２入力端子及び前記出力端子間に設けられた帰還抵抗と、
前記オペアンプの前記第２入力端子と前記スイッチング素子の前記第２電極との間に設けられたコンデンサと、を備え、
前記スイッチング素子をスイッチングする際、前記オペアンプの出力端子から前記矩形波状の電圧に基づく駆動電圧を出力して前記駆動電圧を前記制御電極及び前記第２電極間に供給する
、半導体装置。
【請求項2】
前記可変電圧源において、前記オペアンプ、前記帰還抵抗及び前記コンデンサにて構成される微分回路により前記駆動電圧を生成する、請求項１に記載の半導体装置。
【請求項3】
前記コンデンサの静電容量値と前記帰還抵抗の抵抗値との積は、前記スイッチング素子の前記制御電極及び前記第２電極間の容量の静電容量値と前記スイッチング素子の制御電極抵抗の抵抗値との積に基づく値、又は、
前記スイッチング素子の入力容量の静電容量値と前記スイッチング素子の制御電極抵抗の抵抗値との積に基づく値を有し、
前記スイッチング素子の制御電極抵抗は前記スイッチング素子の制御電極における内部抵抗を含む
、請求項１又は２に記載の半導体装置。
【請求項4】
前記可変電圧源は、前記矩形波状の電圧のレベルを所定レベルに維持することで前記スイッチング素子をオフ状態に制御するオフ制御区間において前記第１電極及び前記第２電極間に電圧変化が生じたとき、前記第１電極及び前記第２電極間の電圧変化に応じた電圧を前記制御電極及び前記第２電極間に供給し、前記可変電圧源は、前記オペアンプ及び前記帰還抵抗と前記コンデンサとしての第１コンデンサに加えて、前記オペアンプの前記第２入力端子と前記スイッチング素子の前記第１電極との間に設けられた第２コンデンサを更に有し、前記オフ制御区間において前記オペアンプの出力端子から前記第１電極及び前記第２電極間の電圧変化に応じた電圧を出力する
、請求項１～３の何れかに記載の半導体装置。
【請求項5】
前記第１コンデンサの静電容量値と前記帰還抵抗の抵抗値との積は、前記スイッチング素子の前記制御電極及び前記第２電極間の容量の静電容量値と前記スイッチング素子の制御電極抵抗の抵抗値との積に基づく値、又は、
前記スイッチング素子の入力容量の静電容量値と前記スイッチング素子の制御電極抵抗の抵抗値との積に基づく値を有し、
前記第２コンデンサの静電容量値と前記帰還抵抗の抵抗値との積は、前記スイッチング素子の帰還容量の静電容量値と前記スイッチング素子の制御電極抵抗の抵抗値との積に基づく値を有し、
前記スイッチング素子の制御電極抵抗は、前記スイッチング素子の制御電極における内部抵抗を含む
、請求項４に記載の半導体装置。
【請求項6】
ダイオードの寄生容量を用いて前記第２コンデンサを形成した、請求項４又は５に記載の半導体装置。
【請求項7】
前記ダイオードの寄生容量と他の容量との直列回路にて前記第２コンデンサを形成した、請求項６に記載の半導体装置。
【請求項8】
前記可変電圧源において、前記オペアンプの出力端子と前記スイッチング素子の前記制御電極との間にバッファ回路が設けられ、前記バッファ回路を通じて前記オペアンプの出力電圧が前記スイッチング素子の前記制御電極及び前記第２電極間に供給される
、請求項１～７の何れかに記載の半導体装置。
【請求項9】
前記スイッチング素子はワイドギャップ半導体から成る、請求項１～８の何れかに記載の半導体装置。
【請求項10】
前記スイッチング素子と前記可変電圧源との組が複数組設けられ、前記複数組は第１組及び第２組を含み、第１組のスイッチング素子である第１スイッチング素子と第２組のスイッチング素子である第２スイッチング素子は互いに直列接続され、前記第１スイッチング素子及び前記第２スイッチング素子の直列回路に対して所定の直流電圧が印加される
、請求項１～９の何れかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関する。
【背景技術】
【0002】
ハーフブリッジ回路などにおいて、スイッチング素子の駆動の高速化が求められることも多い。
【先行技術文献】
【特許文献】
【0003】
【文献】特表２００７－５０１５４４号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
スイッチング素子を高速に駆動するための提案が幾つかなされているが、高速駆動用の技術には改善の余地がある。
【0005】
本発明は、スイッチング素子の高速駆動に寄与する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0006】
本発明に係る半導体装置は、第１電極、第２電極及び制御電極を有し、前記制御電極及び前記第２電極間の電圧に応じて、前記第１電極及び前記第２電極間がオン状態又はオフ状態に制御されるスイッチング素子と、前記スイッチング素子の前記制御電極及び前記第２電極間に可変の電圧を供給する可変電圧源と、を備え、前記可変電圧源は、前記スイッチング素子を交互にオン状態又はオフ状態とするための矩形波状の電圧を出力する電圧発生部を有し、前記矩形波状の電圧を前記制御電極及び前記第２電極間に供給することで前記スイッチング素子をスイッチングする際、前記矩形波状の電圧の変化に応じた電圧成分を前記矩形波状の電圧に重畳した駆動電圧を生成し、前記駆動電圧を前記制御電極及び前記第２電極間に供給する構成（第１の構成）である。
【0007】
上記第１の構成に係る半導体装置において、前記可変電圧源において、オペアンプを用いた微分回路により前記駆動電圧を生成する構成（第２の構成）であっても良い。
【0008】
上記第２の構成に係る半導体装置において、前記オペアンプは、前記スイッチング素子の前記第２電極における電位を基準に前記矩形波状の電圧を受ける第１入力端子と、第２入力端子と、出力端子と、を有し、前記可変電圧源は、前記オペアンプと、前記オペアンプの前記第２入力端子及び前記出力端子間に設けられた帰還抵抗と、前記オペアンプの前記第２入力端子と前記スイッチング素子の前記第２電極との間に設けられたコンデンサと、有し、前記スイッチング素子をスイッチングする際、前記オペアンプの出力端子から前記駆動電圧を出力する構成（第３の構成）であっても良い。
【0009】
上記第３の構成に係る半導体装置において、前記コンデンサの静電容量値と前記帰還抵抗の抵抗値との積は、前記スイッチング素子の前記制御電極及び前記第２電極間の容量の静電容量値と前記スイッチング素子の制御電極抵抗の抵抗値との積に基づく値、又は、前記スイッチング素子の入力容量の静電容量値と前記スイッチング素子の制御電極抵抗の抵抗値との積に基づく値を有し、前記スイッチング素子の制御電極抵抗は前記スイッチング素子の制御電極における内部抵抗を含む構成（第４の構成）であっても良い。
【0010】
上記第１～第４の構成の何れかに係る半導体装置において、前記可変電圧源は、前記矩形波状の電圧のレベルを所定レベルに維持することで前記スイッチング素子をオフ状態に制御するオフ制御区間において前記第１電極及び前記第２電極間に電圧変化が応じたとき、前記第１電極及び前記第２電極間の電圧変化に応じた電圧を前記制御電極及び前記第２電極間に供給する構成（第５の構成）であっても良い。
【0011】
上記第３の構成に係る半導体装置において、前記可変電圧源は、前記矩形波状の電圧のレベルを所定レベルに維持することで前記スイッチング素子をオフ状態に制御するオフ制御区間において前記第１電極及び前記第２電極間に電圧変化が応じたとき、前記第１電極及び前記第２電極間の電圧変化に応じた電圧を前記制御電極及び前記第２電極間に供給し、前記可変電圧源は、前記オペアンプ及び前記帰還抵抗と前記コンデンサとしての第１コンデンサに加えて、前記オペアンプの前記第２入力端子と前記スイッチング素子の前記第１電極との間に設けられた第２コンデンサを更に有し、前記オフ制御区間において前記オペアンプの出力端子から前記第１電極及び前記第２電極間の電圧変化に応じた電圧を出力する構成（第６の構成）であっても良い。
【0012】
上記第６の構成に係る半導体装置において、前記第１コンデンサの静電容量値と前記帰還抵抗の抵抗値との積は、前記スイッチング素子の前記制御電極及び前記第２電極間の容量の静電容量値と前記スイッチング素子の制御電極抵抗の抵抗値との積に基づく値、又は、前記スイッチング素子の入力容量の静電容量値と前記スイッチング素子の制御電極抵抗の抵抗値との積に基づく値を有し、前記第２コンデンサの静電容量値と前記帰還抵抗の抵抗値との積は、前記スイッチング素子の帰還容量の静電容量値と前記スイッチング素子の制御電極抵抗の抵抗値との積に基づく値を有し、前記スイッチング素子の制御電極抵抗は、前記スイッチング素子の制御電極における内部抵抗を含む構成（第７の構成）であっても良い。
【0013】
上記第６又は第７の構成に係る半導体装置において、ダイオードの寄生容量を用いて前記第２コンデンサを形成した構成（第８の構成）であっても良い。
【0014】
上記第８の構成に係る半導体装置において、前記ダイオードの寄生容量と他の容量との直列回路にて前記第２コンデンサを形成した構成（第９の構成）であっても良い。
【0015】
上記第３、第４及び第６～第９の構成の何れかに係る半導体装置において、前記可変電圧源において、前記オペアンプの出力端子と前記スイッチング素子の前記制御電極との間にバッファ回路が設けられ、前記バッファ回路を通じて前記オペアンプの出力電圧が前記スイッチング素子の前記制御電極及び前記第２電極間に供給される構成（第１０の構成）であっても良い。
【0016】
上記第１～第１０の構成の何れかに係る半導体装置において、前記スイッチング素子はワイドギャップ半導体から成る構成（第１１の構成）であっても良い。
【0017】
上記第１～第１１の構成の何れかに係る半導体装置において、前記スイッチング素子と前記可変電圧源との組が複数組設けられ、前記複数組は第１組及び第２組を含み、第１組のスイッチング素子である第１スイッチング素子と第２組のスイッチング素子である第２スイッチング素子は互いに直列接続され、前記第１スイッチング素子及び前記第２スイッチング素子の直列回路に対して所定の直流電圧が印加される構成（第１２の構成）であっても良い。
【発明の効果】
【0018】
本発明によれば、スイッチング素子の高速駆動に寄与する半導体装置を提供することが可能となる。
【図面の簡単な説明】
【0019】
【図1】本発明の第１実施形態に係るハーブブリッジ回路の構成図である。
【図2】本発明の第１実施形態に係り、ハーブブリッジ回路を構成する各トランジスタの寄生容量及び寄生抵抗を示す図である。
【図3】本発明の第１実施形態に係り、ハーブブリッジ回路で生じうる誤点弧の説明図である。
【図4】本発明の第１実施形態に係り、誤点弧に関わるモデル回路図である。
【図5】本発明の第１実施形態に係り、誤点弧に関わるモデル回路図である。
【図6】本発明の第１実施形態に係り、トランジスタの高速駆動の抑制要因を説明するための図である。
【図7】本発明の第１実施形態に係り、高速駆動に関わるモデル回路図である。
【図9】本発明の第１実施形態に係り、高速駆動に関わるモデル回路図である。
【図10】本発明の第１実施形態に属する実施例ＥＸ１＿１に係り、半導体装置の概略全体構成図である。
【図11】本発明の第１実施形態に属する実施例ＥＸ１＿１に係り、半導体装置の回路図である。
【図12】本発明の第１実施形態に属する実施例ＥＸ１＿１に係り、スイッチング動作に関わる複数の電圧波形及び各トランジスタの状態変化を示す図である。
【図13】本発明の第１実施形態に属する実施例ＥＸ１＿１に係り、スイッチング動作に関わる複数の電圧波形及び各トランジスタの状態変化を示す図である。
【図14】本発明の第１実施形態に属する実施例ＥＸ１＿１に係り、各トランジスタのゲートに抵抗が外付け接続される様子を示す図である。
【図15】本発明の第１実施形態に属する実施例ＥＸ１＿１に係り、複数の抵抗及び複数のコンデンサの各値の関係を示す図である。
【図16】本発明の第１実施形態に属する実施例ＥＸ１＿２に係り、対象コンデンサの形成方法を示す図である。
【図17】本発明の第１実施形態に属する実施例ＥＸ１＿３に係り、可変電圧源の変形構成を示す図である。
【図18】本発明の第１実施形態に属する実施例ＥＸ１＿３に係り、可変電圧源の変形構成を示す図である。
【図19】本発明の第１実施形態に属する実施例ＥＸ１＿４に係り、可変電圧源の変形構成を示す図である。
【図20】本発明の第２実施形態に係るパワーモジュールの外観斜視図である。
【図21】本発明の第２実施形態に係る半導体装置の分解斜視図である。
【発明を実施するための形態】
【0020】
以下、本発明の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、素子又は部位等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、素子又は部位等の名称を省略又は略記することがある。例えば、後述の“ＴｒＨ”によって参照されるハイサイドトランジスタは（図１参照）、ハイサイドトランジスタＴｒＨと表記されることもあるし、トランジスタＴｒＨと略記されることもあり得るが、それらは全て同じものを指す。
【0021】
まず、本発明の実施形態の記述にて用いられる幾つかの用語について説明を設ける。ＩＣとは集積回路（Integrated Circuit）の略称である。グランドとは、基準となる０Ｖ（ゼロボルト）の電位を有する導電部を指す又は０Ｖの電位そのものを指す。０Ｖの電位をグランド電位と称することもある。本発明の実施形態において、特に基準を設けずに示される電圧は、グランドから見た電位を表す。レベルとは電位のレベルを指し、任意の信号又は電圧についてハイレベルはローレベルよりも高い電位を有する。任意の信号又は電圧について、信号又は電圧がハイレベルにあるとは信号又は電圧のレベルがハイレベルにあることを意味し、信号又は電圧がローレベルにあるとは信号又は電圧のレベルがローレベルにあることを意味する。信号についてのレベルは信号レベルと表現されることがあり、電圧についてのレベルは電圧レベルと表現されることがある。
【0022】
ＭＯＳＦＥＴを含むＦＥＴ（電界効果トランジスタ）として構成された任意のトランジスタについて、オン状態とは、当該トランジスタのドレイン及びソース間が導通状態となっていることを指し、オフ状態とは、当該トランジスタのドレイン及びソース間が非導通状態（遮断状態）となっていることを指す。ＦＥＴに分類されないトランジスタについても同様である。ＭＯＳＦＥＴは、特に記述無き限り、エンハンスメント型のＭＯＳＦＥＴであると解して良い。ＭＯＳＦＥＴは“metal-oxide-semiconductor field-effect transistor”の略称である。オン状態又はオフ状態はドレイン－ソース間の状態を表す用語であると解しても良い。つまり、ＦＥＴとして構成された任意のトランジスタについて、トランジスタのオン状態は当該トランジスタのドレイン及びソース間のオン状態と同義であり、トランジスタのオフ状態は当該トランジスタのドレイン及びソース間のオフ状態と同義である。以下、任意のトランジスタについて、オン状態、オフ状態を、単に、オン、オフと表現することもある。任意のトランジスタについて、オフ状態からオン状態への切り替わりをターンオンと表現し、オン状態からオフ状態への切り替わりをターンオフと表現する。
【0023】
＜＜第１実施形態＞＞
本発明の第１実施形態を説明する。図１に本発明の第１実施形態に係るハーブブリッジ回路ＨＢの構成を示す。ハーブブリッジ回路ＨＢは、互いに直列接続された２つのスイッチング素子の例であるトランジスタＴｒＨ及びＴｒＬから成る。トランジスタＴｒＨ及びＴｒＬの夫々はＮチャネル型のＭＯＳＦＥＴとして構成されている。トランジスタＴｒＨのソースとトランジスタＴｒＬのドレインは互いに共通接続される。ハーブブリッジ回路ＨＢを含む半導体装置では、トランジスタＴｒＬのソースを低電位側にしてトランジスタＴｒＬのソースとトランジスタＴｒＨのドレインとの間に所定の直流電圧が印加される。このため、トランジスタＴｒＨはハイサイドトランジスタとして機能し、トランジスタＴｒＬはローサイドトランジスタとして機能する。電圧ＶＤＳ＿ＨはトランジスタＴｒＨのドレイン－ソース間電圧（ソースの電位から見たドレインの電位）を表し、電圧ＶＤＳ＿ＬはトランジスタＴｒＬのドレイン－ソース間電圧（ソースの電位から見たドレインの電位）を表す。
本発明の第１実施形態を説明する。図１に本発明の第１実施形態に係るハーブブリッジ回路ＨＢの構成を示す。ハーブブリッジ回路ＨＢは、互いに直列接続された２つのスイッチング素子の例であるトランジスタＴｒＨ及びＴｒＬから成る。トランジスタＴｒＨ及びＴｒＬの夫々はＮチャネル型のＭＯＳＦＥＴとして構成されている。トランジスタＴｒＨのソースとトランジスタＴｒＬのドレインは互いに共通接続される。ハーブブリッジ回路ＨＢを含む半導体装置では、トランジスタＴｒＬのソースを低電位側にしてトランジスタＴｒＬのソースとトランジスタＴｒＨのドレインとの間に所定の直流電圧が印加される。このため、トランジスタＴｒＨはハイサイドトランジスタとして機能し、トランジスタＴｒＬはローサイドトランジスタとして機能する。電圧ＶＤＳ＿ＨはトランジスタＴｒＨのドレイン－ソース間電圧（ソースの電位から見たドレインの電位）を表し、電圧ＶＤＳ＿ＬはトランジスタＴｒＬのドレイン－ソース間電圧（ソースの電位から見たドレインの電位）を表す。
【0024】
ハーブブリッジ回路ＨＢにおいて、トランジスタＴｒＨのソースからドレインに向かう方向を順方向とする並列ダイオードがトランジスタＴｒＨに並列接続されていても良く、同様に、トランジスタＴｒＬのソースからドレインに向かう方向を順方向とする並列ダイオードがトランジスタＴｒＬに並列接続されていても良い。
【0025】
トランジスタＴｒＨ及びＴｒＬはワイドギャップ半導体にて構成される。ワイドギャップ半導体は、例えば、ＳｉＣ（炭化ケイ素）、ＧａＮ（窒化ガリウム）、Ｇａ２Ｏ３（酸化ガリウム）、ダイヤモンドである。但し、トランジスタＴｒＨ及びＴｒＬは、Ｓｉ（シリコン）やＧａＡｓ（ヒ化ガリウム）にて構成されていても良い。
【0026】
図２に示す如くトランジスタＴｒＨ及びＴｒＬには寄生容量及び内部ゲート抵抗（ゲートにおける内部抵抗）が存在する。図２において、容量ＣＧＤ＿ＨはトランジスタＴｒＨのゲート－ドレイン間容量であり、容量ＣＧＳ＿ＨはトランジスタＴｒＨのゲート－ソース間容量であり、容量ＣＤＳ＿ＨはトランジスタＴｒＨのドレイン－ソース間容量である。容量ＣＧＤ＿Ｈ、ＣＧＳ＿Ｈ及びＣＤＳ＿ＨはトランジスタＴｒＨの内部に存在する寄生容量である。特に、容量ＣＧＤ＿ＨはトランジスタＴｒＨの帰還容量と称され、容量ＣＧＤ＿Ｈ及びＣＧＳ＿Ｈの和はトランジスタＴｒＨの入力容量と称される。抵抗ＲＧＩＮ＿ＨはトランジスタＴｒＨの内部に存在する寄生抵抗であって、トランジスタＴｒＨのゲートに対して不可避に付随する内部ゲート抵抗である。内部ゲート抵抗ＲＧＩＮ＿Ｈを介して流れる電流は、容量ＣＧＤ＿Ｈ又はＣＧＳ＿Ｈを通じて流れる。
【0027】
図２において、電圧ＶＧＳ＿ＨはトランジスタＴｒＨのゲート－ソース間電圧を表す。トランジスタＴｒＨの外部から観測される又は印加される電圧であって、トランジスタＴｒＨのソース電位を基準にトランジスタＴｒＨのゲートに生じる電圧が電圧ＶＧＳ＿Ｈに相当する。一方、電圧ＶＧＳＩＮ＿ＨはトランジスタＴｒＨの内部ゲート－ソース間電圧を表し、容量ＣＧＳ＿Ｈの両極間に生じる電圧に等しい。過渡状態を含めて考えると、トランジスタＴｒＨは、内部ゲート－ソース間電圧ＶＧＳＩＮ＿Ｈが正の所定の閾値電圧ＶＴＨ＿Ｈ以上であるときにオン状態となり、内部ゲート－ソース間電圧ＶＧＳＩＮ＿Ｈが所定の閾値電圧ＶＴＨ＿Ｈ未満であるときにオフ状態となる。過渡状態を除けば（即ち抵抗ＲＧＩＮ＿Ｈに流れる電流がゼロである状態では）、トランジスタＴｒＨは、ゲート－ソース間電圧ＶＧＳ＿Ｈが正の所定の閾値電圧ＶＴＨ＿Ｈ以上であるときにオン状態となり、ゲート－ソース間電圧ＶＧＳ＿Ｈが所定の閾値電圧ＶＴＨ＿Ｈ未満であるときにオフ状態となる。
【0028】
同様に、容量ＣＧＤ＿ＬはトランジスタＴｒＬのゲート－ドレイン間容量であり、容量ＣＧＳ＿ＬはトランジスタＴｒＬのゲート－ソース間容量であり、容量ＣＤＳ＿ＬはトランジスタＴｒＬのドレイン－ソース間容量である。容量ＣＧＤ＿Ｌ、ＣＧＳ＿Ｌ及びＣＤＳ＿ＬはトランジスタＴｒＬの内部に存在する寄生容量である。特に、容量ＣＧＤ＿ＬはトランジスタＴｒＬの帰還容量と称され、容量ＣＧＤ＿Ｌ及びＣＧＳ＿Ｌの和はトランジスタＴｒＬの入力容量と称される。抵抗ＲＧＩＮ＿ＬはトランジスタＴｒＬの内部に存在する寄生抵抗であって、トランジスタＴｒＬのゲートに対して不可避に付随する内部ゲート抵抗である。内部ゲート抵抗ＲＧＩＮ＿Ｌを介して流れる電流は、容量ＣＧＤ＿Ｌ又はＣＧＳ＿Ｌを通じて流れる。
【0029】
図２において、電圧ＶＧＳ＿ＬはトランジスタＴｒＬのゲート－ソース間電圧を表す。トランジスタＴｒＬの外部から観測される又は印加される電圧であって、トランジスタＴｒＬのソース電位を基準にトランジスタＴｒＬのゲートに生じる電圧が電圧ＶＧＳ＿Ｌに相当する。一方、電圧ＶＧＳＩＮ＿ＬはトランジスタＴｒＬの内部ゲート－ソース間電圧を表し、容量ＣＧＳ＿Ｌの両極間に生じる電圧に等しい。過渡状態を含めて考えると、トランジスタＴｒＬは、内部ゲート－ソース間電圧ＶＧＳＩＮ＿Ｌが正の所定の閾値電圧ＶＴＨ＿Ｌ以上であるときにオン状態となり、内部ゲート－ソース間電圧ＶＧＳＩＮ＿Ｌが所定の閾値電圧ＶＴＨ＿Ｌ未満であるときにオフ状態となる。過渡状態を除けば（即ち抵抗ＲＧＩＮ＿Ｌに流れる電流がゼロである状態では）、トランジスタＴｒＬは、ゲート－ソース間電圧ＶＧＳ＿Ｌが正の所定の閾値電圧ＶＴＨ＿Ｌ以上であるときにオン状態となり、ゲート－ソース間電圧ＶＧＳ＿Ｌが所定の閾値電圧ＶＴＨ＿Ｌ未満であるときにオフ状態となる。尚、閾値電圧ＶＴＨ＿Ｈ及びＶＴＨ＿Ｌは互いに一致していても良いし、互いに不一致でも良い。
【0030】
図２には示されていないが、トランジスタＴｒＨのソースとトランジスタＴｒＬのドレインとの接続ノードは、コイル等の負荷に接続される。今、ハーフブリッジ回路ＨＢを含む半導体装置において、トランジスタＴｒＨがオフに維持されるよう制御された状態でトランジスタＴｒＬがターンオンされる状況を考える。このとき、トランジスタＴｒＬのターンオンがトランジスタＴｒＨのドレイン－ソース間電圧ＶＤＳ＿Ｈに変化を与えることで、図３に示す如く容量ＣＧＤ＿Ｈを介して容量ＣＧＳ＿Ｈに電流が流れ、これにより容量ＣＧＳ＿Ｈの両極間電圧が閾値電圧ＶＴＨ＿Ｈ以上となることでトランジスタＴｒＨが誤ってオンとなる現象が発生しうる。この現象は、誤点弧（誤オン）と呼ばれる。
【0031】
トランジスタＴｒＨの誤点弧は、サージ状の正の電圧ＶＧＳＩＮ＿Ｈ（以下、正のゲートサージと称する）に起因して生じる。正のゲートサージは、トランジスタＴｒＬがターンオンする際にトランジスタＴｒＨのゲートからソースに向かう電流が容量ＣＧＳ＿Ｈに流れることで生じる。
【0032】
このような誤点弧（正のゲートサージ）を抑制すべく、トランジスタＴｒＨのゲート－ソース間を短絡可能なミラークランプ回路をトランジスタＴｒＨの外部に設けておき、トランジスタＴｒＬをターンオンさせる際に、トランジスタＴｒＨのゲート－ソース間を短絡するという方法も検討される。しかしながら、内部ゲート抵抗ＲＧＩＮ＿Ｈが大きいとミラークランプ回路の効果が薄れることが懸念される。特に、内部ゲート抵抗ＲＧＩＮ＿Ｈが大きくなりがちなＳｉＣを用いてトランジスタＴｒＨを形成する場合には当該懸念が大きくなる。
【0033】
［サージ対策機能］
これを考慮し、本実施形態に係る半導体装置では、トランジスタＴｒＬのターンオンに伴うトランジスタＴｒＨのドレイン－ソース間電圧ＶＤＳ＿Ｈの変化を検出し、その変化に応じた電圧をトランジスタＴｒＨの外部からトランジスタＴｒＨのゲートに印加する。これにより、内部ゲート－ソース間電圧ＶＧＳＩＮ＿Ｈをゼロ又はゼロ付近に保つことでトランジスタＴｒＨの誤点弧（正のゲートサージ）を抑制する。
これを考慮し、本実施形態に係る半導体装置では、トランジスタＴｒＬのターンオンに伴うトランジスタＴｒＨのドレイン－ソース間電圧ＶＤＳ＿Ｈの変化を検出し、その変化に応じた電圧をトランジスタＴｒＨの外部からトランジスタＴｒＨのゲートに印加する。これにより、内部ゲート－ソース間電圧ＶＧＳＩＮ＿Ｈをゼロ又はゼロ付近に保つことでトランジスタＴｒＨの誤点弧（正のゲートサージ）を抑制する。
【0034】
トランジスタＴｒＨの誤点弧（正のゲートサージ）を抑制するための構成を検討する。図４は、トランジスタＴｒＬがスイッチングされるときのトランジスタＴｒＨに関わるモデル回路を表している。図４のモデル回路では、矩形波状の電圧をドレイン－ソース間電圧ＶＤＳ＿Ｈとして印加することで、ハーフブリッジ回路ＨＢにおけるトランジスタＴｒＬのスイッチングを模擬している。図４のモデル回路において、ＶＳＡは可変電圧源を表している。可変電圧源ＶＳＡは、トランジスタＴｒＨの外部からトランジスタＴｒＨのソース電位を基準とした可変電圧ＶＯＡをトランジスタＴｒＨのゲートに供給する。モデル回路ではトランジスタＴｒＨのソース電位をゼロと仮定している。
【0035】
今、ハーフブリッジ回路ＨＢのトランジスタＴｒＬがターンオンすることを模擬し、ドレイン－ソース間電圧ＶＤＳ＿Ｈが瞬間的に増加する状況を考え、この状況において容量ＣＧＤ＿Ｈに流れる電流をＩＡにて表す。そうすると、回路方程式より下記式（Ａ１）が成り立つ。
ＩＡ×ＲＧＩＮ＿Ｈ＋ＶＯＡ－ＶＧＳＩＮ＿Ｈ＝０ ・・・（Ａ１）
ＩＡ×ＲＧＩＮ＿Ｈ＋ＶＯＡ－ＶＧＳＩＮ＿Ｈ＝０ ・・・（Ａ１）
【0036】
この状況において容量ＣＧＳ＿Ｈに電流が流れないと仮定すると、容量ＣＧＳ＿Ｈの両極間電圧を表す内部ゲート－ソース間電圧ＶＧＳＩＮ＿Ｈはゼロとなるので、式（Ａ１）は下記式（Ａ２）と等価である。
ＶＯＡ＝－ＩＡ×ＲＧＩＮ＿Ｈ ・・・（Ａ２）
ＶＯＡ＝－ＩＡ×ＲＧＩＮ＿Ｈ ・・・（Ａ２）
【0037】
そして、“ＶＧＳＩＮ＿Ｈ＝０”であるならば、電流ＩＡは、容量ＣＧＤ＿Ｈと電圧ＶＤＳ＿Ｈの時間微分（ｄＶＤＳ＿Ｈ／ｄｔ）との積で表されるため、下記式（Ａ３）が成り立つ。これは、可変電圧ＶＯＡが式（Ａ３）の右辺の値をとれば、容量ＣＧＳ＿Ｈに電流が流れないことを表している。
ＶＯＡ＝－ＲＧＩＮ＿Ｈ×ＣＧＤ＿Ｈ×（ｄＶＤＳ＿Ｈ／ｄｔ） ・・・（Ａ３）
ＶＯＡ＝－ＲＧＩＮ＿Ｈ×ＣＧＤ＿Ｈ×（ｄＶＤＳ＿Ｈ／ｄｔ） ・・・（Ａ３）
【0038】
微分回路を用いれば式（Ａ３）に対応する可変電圧ＶＯＡを生成可能である。図５に、可変電圧源ＶＳＡの例となる微分回路ＤＩＦＡを含んだモデル回路を示す。微分回路ＤＩＦＡは、抵抗ＲＤＩＦＡ、コンデンサＣＤＩＦＡ及びオペアンプＡＤＩＦＡから成る。オペアンプＡＤＩＦＡの反転入力端子は、コンデンサＣＤＩＦＡを介してトランジスタＴｒＨのドレインに接続される。オペアンプＡＤＩＦＡの非反転入力端子はトランジスタＴｒＨのソースに接続される。オペアンプＡＤＩＦＡの反転入力端子とオペアンプＡＤＩＦＡの出力端子は抵抗ＲＤＩＦＡを介して接続される。そして、オペアンプＡＤＩＦＡの出力端子がトランジスタＴｒＨのゲートに接続される。オペアンプＡＤＩＦＡの出力端子での電圧が可変電圧ＶＯＡに相当する。上述したように、抵抗ＲＧＩＮ＿ＨはトランジスタＴｒＨの内部に存在する内部ゲート抵抗であるため、トランジスタＴｒＨにおける電圧ＶＧＳＩＮ＿Ｈが加わるべき部位に内部ゲート抵抗ＲＧＩＮ＿Ｈを介してオペアンプＡＤＩＦＡの出力端子が接続されることになる。
【0039】
ドレイン－ソース間電圧ＶＤＳ＿Ｈが瞬間的に増加する状況においてコンデンサＣＤＩＦＡ及び抵抗ＲＤＩＦＡを介して流れる電流を、ＩＡ’にて表す。オペアンプＡＤＩＦＡは反転入力端子及び非反転入力端子間の電位差をゼロにするように動作する。オペアンプＡＤＩＦＡによる仮想短絡の機能により、ＶＯＡ＝－ＲＤＩＦＡ×ＩＡ’であり、一方で電流ＩＡ’は、コンデンサＣＤＩＦＡの静電容量値と電圧ＶＤＳ＿Ｈの時間微分（ｄＶＤＳ＿Ｈ／ｄｔ）との積で表されるので、下記式（Ａ４）が成り立つ。尚、図５のモデル回路において、オペアンプＡＤＩＦＡの反転入力端子から出力端子に向かう向きの電流ＩＡ’の極性を正としている。
ＶＯＡ＝－ＲＤＩＦＡ×ＩＡ’
＝－ＲＤＩＦＡ×ＣＤＩＦＡ×（ｄＶＤＳ＿Ｈ／ｄｔ） ・・・（Ａ４）
ＶＯＡ＝－ＲＤＩＦＡ×ＩＡ’
＝－ＲＤＩＦＡ×ＣＤＩＦＡ×（ｄＶＤＳ＿Ｈ／ｄｔ） ・・・（Ａ４）
【0040】
故に、上記式（Ａ３）及び（Ａ４）の比較より、下記式（Ａ５）が満たされるように抵抗ＲＤＩＦＡの抵抗値とコンデンサＣＤＩＦＡの静電容量値を定めたならば、図５のモデル回路において容量ＣＧＳ＿Ｈに電流は流れないことになる。
ＲＤＩＦＡ×ＣＤＩＦＡ＝ＲＧＩＮ＿Ｈ×ＣＧＤ＿Ｈ ・・・（Ａ５）
ＲＤＩＦＡ×ＣＤＩＦＡ＝ＲＧＩＮ＿Ｈ×ＣＧＤ＿Ｈ ・・・（Ａ５）
【0041】
尚、上記式（Ａ１）～（Ａ５）では、説明の便宜上、電圧を表す記号をその電圧の電圧値を表す記号として用いた。電流及び抵抗等についても同様である。即ち、上記式（Ａ１）～（Ａ５）において、
記号ＶＯＡは、可変電圧源ＶＳＡ及び微分回路ＤＩＦＡの出力電圧ＶＯＡの電圧値を表し、
記号ＶＧＳＩＮ＿Ｈは、内部ゲート－ソース間電圧ＶＧＳＩＮ＿Ｈの電圧値を表し、
記号ＩＡ、ＩＡ’は、夫々、電流ＩＡ、ＩＡ’の電流値を表し、
記号ＲＧＩＮ＿Ｈは、内部ゲート抵抗ＲＧＩＮ＿Ｈの抵抗値を表し、
記号ＣＧＤ＿Ｈは、ゲート－ドレイン間容量ＣＧＤ＿Ｈの静電容量値を表し、
記号ＲＤＩＦＡは、抵抗ＲＤＩＦＡの抵抗値を表し、
記号ＣＤＩＦＡは、コンデンサＣＤＩＦＡの静電容量値を表し、
記号（ｄＶＤＳ＿Ｈ／ｄｔ）は、電圧ＶＤＳ＿Ｈの時間微分の値を表している。
記号ＶＯＡは、可変電圧源ＶＳＡ及び微分回路ＤＩＦＡの出力電圧ＶＯＡの電圧値を表し、
記号ＶＧＳＩＮ＿Ｈは、内部ゲート－ソース間電圧ＶＧＳＩＮ＿Ｈの電圧値を表し、
記号ＩＡ、ＩＡ’は、夫々、電流ＩＡ、ＩＡ’の電流値を表し、
記号ＲＧＩＮ＿Ｈは、内部ゲート抵抗ＲＧＩＮ＿Ｈの抵抗値を表し、
記号ＣＧＤ＿Ｈは、ゲート－ドレイン間容量ＣＧＤ＿Ｈの静電容量値を表し、
記号ＲＤＩＦＡは、抵抗ＲＤＩＦＡの抵抗値を表し、
記号ＣＤＩＦＡは、コンデンサＣＤＩＦＡの静電容量値を表し、
記号（ｄＶＤＳ＿Ｈ／ｄｔ）は、電圧ＶＤＳ＿Ｈの時間微分の値を表している。
【0042】
ハーフブリッジ回路ＨＢにおいて、式（Ａ５）を満たすように定数設計された微分回路ＤＩＦＡを用いれば、トランジスタＴｒＬがターンオンする際におけるトランジスタＴｒＨの誤点弧（正のゲートサージ）を効果的に抑制できる。
【0043】
また、ハーフブリッジ回路ＨＢにおいて、微分回路ＤＩＦＡが用いられない場合、トランジスタＴｒＬがターンオフする際にトランジスタＴｒＨのソースからゲートに向かう電流が容量ＣＧＳ＿Ｈに流れ、これによってサージ状の負の電圧ＶＧＳＩＮ＿Ｈ（以下、負のゲートサージと称する）が発生する。トランジスタＴｒＨに生じた負のゲートサージはトランジスタＴｒＨの破壊を招きうる。但し、ハーフブリッジ回路ＨＢにおいて、式（Ａ５）を満たすように定数設計された微分回路ＤＩＦＡを用いるようにすれば、トランジスタＴｒＬがターンオフする際に、トランジスタＴｒＨにおいて負のゲートサージは生じなくなる。式（Ａ５）を満たすように定数設計された微分回路ＤＩＦＡを用いれば、電圧ＶＤＳ＿Ｈの変化発生時において、電圧ＶＤＳ＿Ｈの変化の極性に関係なく容量ＣＧＳ＿Ｈに流れる電流がゼロに保たれるからである。
【0044】
トランジスタＴｒＨ及びＴｒＬの内、トランジスタＴｒＨで生じうる正及び負のゲートサージについて考えたが、トランジスタＴｒＬで生じうる正及び負のゲートサージについても同様の対策が可能である。
【0045】
まとめると、本実施形態に係る半導体装置は以下のサージ対策機能を備える。サージ対策機能では、トランジスタＴｒＨ及びＴｒＬの夫々に対し微分回路ＤＩＦＡを適用することで、トランジスタＴｒＨでの正及び負のゲートサージの発生、並びに、トランジスタＴｒＬでの正及び負のゲートサージの発生を抑制する。
【0046】
［高速駆動機能］
他方、トランジスタＴｒＨ又はＴｒＬのスイッチングに注目した場合、スイッチングを高速に行わせることも重要である。説明の具体化のため、トランジスタＴｒＨ及びＴｒＬの内、トランジスタＴｒＨに注目してトランジスタＴｒＨのスイッチングについて考える。トランジスタＴｒＨのゲート－ソース間に矩形波状の電圧を供給することでトランジスタＴｒＨを交互にオン、オフすることができる。矩形波状の電圧を遅延なく内部ゲート－ソース間電圧ＶＧＳＩＮ＿Ｈに与えることができたならば、高速にスイッチングが行われる。しかしながら（図６参照）、何ら工夫を施さなければ、矩形波状の電圧の供給源とトランジスタＴｒＨのゲートとの間に位置する抵抗成分（内部ゲート抵抗ＲＧＩＮ＿Ｈを含む）で電圧降下が発生する分、スイッチング（オン／オフ間の切り替え）に時間がかかる。
他方、トランジスタＴｒＨ又はＴｒＬのスイッチングに注目した場合、スイッチングを高速に行わせることも重要である。説明の具体化のため、トランジスタＴｒＨ及びＴｒＬの内、トランジスタＴｒＨに注目してトランジスタＴｒＨのスイッチングについて考える。トランジスタＴｒＨのゲート－ソース間に矩形波状の電圧を供給することでトランジスタＴｒＨを交互にオン、オフすることができる。矩形波状の電圧を遅延なく内部ゲート－ソース間電圧ＶＧＳＩＮ＿Ｈに与えることができたならば、高速にスイッチングが行われる。しかしながら（図６参照）、何ら工夫を施さなければ、矩形波状の電圧の供給源とトランジスタＴｒＨのゲートとの間に位置する抵抗成分（内部ゲート抵抗ＲＧＩＮ＿Ｈを含む）で電圧降下が発生する分、スイッチング（オン／オフ間の切り替え）に時間がかかる。
【0047】
トランジスＴｒＨのスイッチングを高速に行うための構成を検討する。図７は、トランジスタＴｒＨをスイッチングさせるときのトランジスタＴｒＨに関わるモデル回路を表している。図７のモデル回路において、ＶＳＢは可変電圧源を表している。可変電圧源ＶＳＢは、トランジスタＴｒＨの外部からトランジスタＴｒＨのソース電位を基準とした可変電圧ＶＯＢをトランジスタＴｒＨのゲートに供給する。図７のモデル回路では、トランジスタＴｒＨのゲート－ソース間に直流電圧が印加され、トランジスタＴｒＨのソース電位をゼロと仮定している。また、図７のモデル回路では、説明の簡略化上、容量ＣＧＤ＿Ｈ及びＣＤＳ＿Ｈを無視している。図８に示す如く、可変電圧ＶＯＢは矩形波状の電圧ＶＯＢ１と可変電圧ＶＯＢ２との和に相当する。矩形波状の電圧ＶＯＢ１を出力する電圧発生部ＶＳＢ１と、可変電圧ＶＯＢ２を出力する電圧源ＶＳＢ２との直列回路にて、可変電圧源ＶＳＢを形成することができる。
【0048】
今、図７のモデル回路において、可変電圧源ＶＳＢからトランジスタＴｒＨのゲートに向けて電流ＩＢを供給することによりトランジスタＴｒＨをターンオンさせることを考える。図７のモデル回路において、まず、式（Ｂ１）による回路方程式が成り立つ。
ＶＧＳＩＮ＿Ｈ＝ＶＯＢ－ＩＢ×ＲＧＩＮ＿Ｈ ・・・（Ｂ１）
ＶＧＳＩＮ＿Ｈ＝ＶＯＢ－ＩＢ×ＲＧＩＮ＿Ｈ ・・・（Ｂ１）
【0049】
このとき、“ＶＧＳＩＮ＿Ｈ＝ＶＯＢ１”となるためには、“ＶＯＢ＝ＶＯＢ１＋ＶＯＢ２”なのであるから、下記式（Ｂ２）が成立しておれば良い。
ＶＯＢ２＝ＩＢ×ＲＧＩＮ＿Ｈ ・・・（Ｂ２）
ＶＯＢ２＝ＩＢ×ＲＧＩＮ＿Ｈ ・・・（Ｂ２）
【0050】
図７のモデル回路において、電流ＩＢは、容量ＣＧＳ＿Ｈと電圧ＶＧＳＩＮ＿Ｈの時間微分（ｄＶＧＳＩＮ＿Ｈ／ｄｔ）との積で表される。故に、可変電圧ＶＯＢが下記式（Ｂ３）を満たせば、高速スイッチングに最適な“ＶＧＳＩＮ＿Ｈ＝ＶＯＢ１”が達成される。
ＶＯＢ＝ＶＯＢ１＋ＶＯＢ２
＝ＶＯＢ１＋ＩＢ×ＲＧＩＮ＿Ｈ
＝ＶＯＢ１＋ＲＧＩＮ＿Ｈ×ＣＧＳ＿Ｈ×（ｄＶＧＳＩＮ＿Ｈ／ｄｔ） ・・・（Ｂ３）
ＶＯＢ＝ＶＯＢ１＋ＶＯＢ２
＝ＶＯＢ１＋ＩＢ×ＲＧＩＮ＿Ｈ
＝ＶＯＢ１＋ＲＧＩＮ＿Ｈ×ＣＧＳ＿Ｈ×（ｄＶＧＳＩＮ＿Ｈ／ｄｔ） ・・・（Ｂ３）
【0051】
微分回路を用いれば式（Ｂ３）に対応する可変電圧ＶＯＢを生成可能である。図９に、可変電圧源ＶＳＢの例となる微分回路ＤＩＦＢを含んだモデル回路を示す。微分回路ＤＩＦＢは、抵抗ＲＤＩＦＢ、コンデンサＣＤＩＦＢ及びオペアンプＡＤＩＦＢから成る。オペアンプＡＤＩＦＢの反転入力端子は、コンデンサＣＤＩＦＢを介してトランジスタＴｒＨのソースに接続される。オペアンプＡＤＩＦＢの非反転入力端子は電圧発生部ＶＳＢ１に接続され、トランジスタＴｒＨのソース電位を基準にして矩形波状の電圧ＶＯＢ１がオペアンプＡＤＩＦＢの非反転入力端子に入力される。オペアンプＡＤＩＦＢの反転入力端子とオペアンプＡＤＩＦＢの出力端子は抵抗ＲＤＩＦＢを介して接続される。そして、オペアンプＡＤＩＦＢの出力端子がトランジスタＴｒＨのゲートに接続される。オペアンプＡＤＩＦＢの出力端子での電圧が可変電圧ＶＯＢに相当する。上述したように、抵抗ＲＧＩＮ＿ＨはトランジスタＴｒＨの内部に存在する内部ゲート抵抗であるため、トランジスタＴｒＨにおける電圧ＶＧＳＩＮ＿Ｈが加わるべき部位に内部ゲート抵抗ＲＧＩＮ＿Ｈを介してオペアンプＡＤＩＦＢの出力端子が接続されることになる。
【0052】
図９のモデル回路において抵抗ＲＤＩＦＢに流れる電流をＩＢ’にて表す。オペアンプＡＤＩＦＢは反転入力端子及び非反転入力端子間の電位差をゼロにするように動作する。オペアンプＡＤＩＦＢによる仮想短絡の機能により、ＶＯＢ＝ＶＯＢ１＋ＩＢ’×ＲＤＩＦＢ、であり、一方で電流ＩＢ’はコンデンサＣＤＩＦＢの静電容量値と電圧ＶＯＢ１の時間微分（ｄＶＯＢ１／ｄｔ）との積で表されるので、下記式（Ｂ４）が成り立つ。尚、図９のモデル回路において、オペアンプＡＤＩＦＢの出力端子から反転入力端子に向かう向きの電流ＩＢ’の極性を正としている。
ＶＯＢ＝ＶＯＢ１＋ＩＢ’×ＲＤＩＦＢ
＝ＶＯＢ１＋ＲＤＩＦＢ×ＣＤＩＦＢ×（ｄＶＯＢ１／ｄｔ） ・・・（Ｂ４）
ＶＯＢ＝ＶＯＢ１＋ＩＢ’×ＲＤＩＦＢ
＝ＶＯＢ１＋ＲＤＩＦＢ×ＣＤＩＦＢ×（ｄＶＯＢ１／ｄｔ） ・・・（Ｂ４）
【0053】
故に、上記式（Ｂ３）及び（Ｂ４）の比較より、下記式（Ｂ５）が満たされるように抵抗ＲＤＩＦＢの抵抗値とコンデンサＣＤＩＦＢの静電容量値を定めたならば、図９のモデル回路において、高速スイッチングに最適な“ＶＧＳＩＮ＿Ｈ＝ＶＯＢ１”が達成されることになる。
ＲＤＩＦＢ×ＣＤＩＦＢ＝ＲＧＩＮ＿Ｈ×ＣＧＳ＿Ｈ ・・・（Ｂ５）
ＲＤＩＦＢ×ＣＤＩＦＢ＝ＲＧＩＮ＿Ｈ×ＣＧＳ＿Ｈ ・・・（Ｂ５）
【0054】
図７及び図９のモデル回路では、トランジスタＴｒＨのゲート－ドレイン間容量ＣＧＤ＿Ｈの存在を無視しているが、内部ゲート－ソース間電圧ＶＧＳＩＮ＿Ｈを実際に変動させるためには、容量ＣＧＳ＿Ｈだけでなく容量ＣＧＤ＿Ｈの充放電も必要である。故に、上記式（Ｂ５）に代えて下記式（Ｂ５’）が満たされるように抵抗ＲＤＩＦＢ及びコンデンサＣＤＩＦＢの各値を定めるようにしても良い。上述したように、“（ＣＧＳ＿Ｈ＋ＣＧＤ＿Ｈ）”はトランジスタＴｒＨの入力容量に相当する。
ＲＤＩＦＢ×ＣＤＩＦＢ＝ＲＧＩＮ＿Ｈ×（ＣＧＳ＿Ｈ＋ＣＧＤ＿Ｈ） ・・・（Ｂ５’）
ＲＤＩＦＢ×ＣＤＩＦＢ＝ＲＧＩＮ＿Ｈ×（ＣＧＳ＿Ｈ＋ＣＧＤ＿Ｈ） ・・・（Ｂ５’）
【0055】
尚、上記式（Ｂ１）～（Ｂ５）及び（Ｂ５’）では、説明の便宜上、電圧を表す記号をその電圧の電圧値を表す記号として用いた。電流及び抵抗等についても同様である。即ち、上記式（Ｂ１）～（Ｂ５）及び（Ｂ５’）において、
記号ＶＯＢは、可変電圧源ＶＳＢ及び微分回路ＤＩＦＢの出力電圧ＶＯＢの電圧値を表し、
記号ＶＯＢ１、ＶＯＢ２は、夫々、電圧ＶＯＢ１、ＶＯＢ２の電圧値を表し、
記号ＶＧＳＩＮ＿Ｈは、内部ゲート－ソース間電圧ＶＧＳＩＮ＿Ｈの電圧値を表し、
記号ＩＢ、ＩＢ’は、夫々、電流ＩＢ、ＩＢ’の電流値を表し、
記号ＲＧＩＮ＿Ｈは、内部ゲート抵抗ＲＧＩＮ＿Ｈの抵抗値を表し、
記号ＣＧＳ＿Ｈは、ゲート－ソース間容量ＣＧＳ＿Ｈの静電容量値を表し、
記号ＣＧＤ＿Ｈは、ゲート－ドレイン間容量ＣＧＤ＿Ｈの静電容量値を表し、
記号ＲＤＩＦＢは、抵抗ＲＤＩＦＢの抵抗値を表し、
記号ＣＤＩＦＢは、コンデンサＣＤＩＦＢの静電容量値を表し、
記号（ｄＶＧＳＩＮ＿Ｈ／ｄｔ）は、電圧ＶＧＳＩＮ＿Ｈの時間微分の値を表し、
記号（ｄＶＯＢ１／ｄｔ）は、電圧ＶＯＢ１の時間微分の値を表している。
記号ＶＯＢは、可変電圧源ＶＳＢ及び微分回路ＤＩＦＢの出力電圧ＶＯＢの電圧値を表し、
記号ＶＯＢ１、ＶＯＢ２は、夫々、電圧ＶＯＢ１、ＶＯＢ２の電圧値を表し、
記号ＶＧＳＩＮ＿Ｈは、内部ゲート－ソース間電圧ＶＧＳＩＮ＿Ｈの電圧値を表し、
記号ＩＢ、ＩＢ’は、夫々、電流ＩＢ、ＩＢ’の電流値を表し、
記号ＲＧＩＮ＿Ｈは、内部ゲート抵抗ＲＧＩＮ＿Ｈの抵抗値を表し、
記号ＣＧＳ＿Ｈは、ゲート－ソース間容量ＣＧＳ＿Ｈの静電容量値を表し、
記号ＣＧＤ＿Ｈは、ゲート－ドレイン間容量ＣＧＤ＿Ｈの静電容量値を表し、
記号ＲＤＩＦＢは、抵抗ＲＤＩＦＢの抵抗値を表し、
記号ＣＤＩＦＢは、コンデンサＣＤＩＦＢの静電容量値を表し、
記号（ｄＶＧＳＩＮ＿Ｈ／ｄｔ）は、電圧ＶＧＳＩＮ＿Ｈの時間微分の値を表し、
記号（ｄＶＯＢ１／ｄｔ）は、電圧ＶＯＢ１の時間微分の値を表している。
【0056】
ハーフブリッジ回路ＨＢにおいて、式（Ｂ５）又は式（Ｂ５’）を満たすように定数設計された微分回路ＤＩＦＢを用いれば、トランジスタＴｒＨを高速駆動する（即ち高速にスイッチングさせる）ことが可能となる。
【0057】
トランジスタＴｒＨ及びＴｒＬの内、トランジスタＴｒＨに注目してトランジスタを高速駆動するための回路構成を説明したが、トランジスタＴｒＬに対しても同様の回路構成を採用できる。
【0058】
まとめると、本実施形態に係る半導体装置は以下の高速駆動機能を備える。高速駆動機能では、トランジスタＴｒＨ及びＴｒＬの夫々に対し微分回路ＤＩＦＢを適用することで、トランジスタＴｒＨ及びＴｒＬを夫々に高速駆動する。
【0059】
第１実施形態は以下の実施例ＥＸ１＿１～ＥＸ１＿４を含む。実施例ＥＸ１＿１～ＥＸ１＿４の中で第１実施形態に係る半導体装置の詳細回路等を説明する。第１実施形態にて上述した事項は、特に記述無き限り且つ矛盾無き限り、以下の実施例ＥＸ１＿１～ＥＸ１＿４に適用され、各実施例において、第１実施形態にて上述した事項と矛盾する事項については各実施例での記載が優先されて良い。尚、矛盾無き限り、実施例ＥＸ１＿１～ＥＸ１＿４の内、任意の実施例に記載した事項を、他の任意の実施例に適用することもできる（即ち複数の実施例の内の任意の２以上の実施例を組み合わせることも可能である）。
【0060】
［実施例ＥＸ１＿１］
実施例ＥＸ１＿１を説明する。図１０に実施例ＥＸ１＿１に係る半導体装置１の全体構成を示す。半導体装置１に対し直流電圧源２及び外部電源３が接続される。半導体装置１は、パワーモジュールＰＭ及び制御モジュールＣＭを備える。パワーモジュールＰＭは上述のトランジスタＴｒＨ及びＴｒＬの直列回路から成るハーフブリッジ回路ＨＢを備える。
実施例ＥＸ１＿１を説明する。図１０に実施例ＥＸ１＿１に係る半導体装置１の全体構成を示す。半導体装置１に対し直流電圧源２及び外部電源３が接続される。半導体装置１は、パワーモジュールＰＭ及び制御モジュールＣＭを備える。パワーモジュールＰＭは上述のトランジスタＴｒＨ及びＴｒＬの直列回路から成るハーフブリッジ回路ＨＢを備える。
【0061】
半導体装置１には、端子ＰＴＭ、Ｏ１ＴＭ、Ｏ２ＴＭ、ＮＴＭ、ＤＨＴＭ、ＧＨＴＭ、ＳＨＴＭ、ＧＬＴＭ及びＳＬＴＭが設けられている。端子Ｏ１ＴＭ及びＯ２ＴＭはパワーモジュールＰＭの出力端子に相当する。トランジスタＴｒＨのドレインは端子ＰＴＭ及びＤＨＴＭに接続される。トランジスタＴｒＬのソースは端子ＮＴＭ及びＳＬＴＭに接続される。トランジスタＴｒＨのソース及びトランジスタＴｒＬのドレインは、互いに接続されると共に端子Ｏ１ＴＭ、Ｏ２ＴＭ及びＳＨＴＭにも共通接続される。トランジスタＴｒＨのゲートは端子ＧＨＴＭに接続され、トランジスタＴｒＬのゲートは端子ＧＬＴＭに接続される。
【0062】
直流電圧源２からの所定の直流電圧が、端子ＮＴＭを低電位側にして端子ＮＴＭ及びＰＴＭ間に印加される。端子ＮＴＭは接地される。パワーモジュールＰＭは制御モジュールＣＭによって制御され、例えば直流電圧源２より供給される直流電力を交流電力に変換し、得られた交流電力を出力端子Ｏ１ＴＭ及びＯ２ＴＭから出力端子Ｏ１ＴＭ及びＯ２ＴＭに接続されたコイル等の負荷に供給する。ここでは、パワーモジュールＰＭの出力端子の個数が２つとなっているが、パワーモジュールＰＭの出力端子の個数は１又は３以上でも良い。
【0063】
制御モジュールＣＭは外部電源３から供給される電力に基づき動作する。ここでは、外部電源３から直流電圧ＶＩＮが制御モジュールＣＭに供給されているものとする。尚、外部電源３と直流電圧源２は共通の電圧源であり得る。
【0064】
制御モジュールＣＭは、ハイサイド駆動制御部である駆動制御部１０Ｈと、ローサイド駆動制御部である駆動制御部１０Ｌと、制御信号生成部２０と、電源回路３０と、を備える。
【0065】
駆動制御部１０Ｈは、端子ＤＨＴＭ、ＧＨＴＭ及びＳＨＴＭに接続され、制御信号生成部２０から供給される制御信号に従ってトランジスタＴｒＨのオン、オフを制御することでトランジスタＴｒＨをスイッチング駆動する。駆動制御部１０Ｌは、端子ＳＨＴＭ、ＧＬＴＭ及びＳＬＴＭに接続され、制御信号生成部２０から供給される制御信号に従ってトランジスタＴｒＬのオン、オフを制御することでトランジスタＴｒＬをスイッチング駆動する。制御信号生成部２０は、半導体装置１の外部装置から供給される信号に基づき、トランジスタＴｒＨ及びＴｒＬをスイッチング駆動するための制御信号を生成する。電源回路３０は、外部電源３からの直流電圧ＶＩＮに基づき、駆動制御部１０Ｈ、駆動制御部１０Ｌ及び制御信号生成部２０の駆動に必要な電源電圧（駆動電圧）を生成して駆動制御部１０Ｈ、駆動制御部１０Ｌ及び制御信号生成部２０に供給する。尚、電源回路３０は絶縁型の電源回路であると良い。
【0066】
図１１に半導体装置１の具体的な回路構成例を示す。図１１の半導体装置１において、ハイサイド用の駆動制御部１０Ｈはハイサイド用の可変電圧源１１０Ｈを備え、ローサイド用の駆動制御部１０Ｌはローサイド用の可変電圧源１１０Ｌを備える。
【0067】
ハイサイド用の可変電圧源１１０Ｈは、トランジスタＴｒＨのゲート及びソース間に可変の電圧を供給する電圧源であって、オペアンプ１１１Ｈ、電圧発生部１１２Ｈ、抵抗１１３Ｈ、コンデンサ１１４Ｈ、コンデンサ１１５Ｈ及び出力部１１６Ｈを備える。抵抗１１３Ｈは帰還抵抗として機能する。オペアンプ１１１Ｈは、２つの入力端子である反転入力端子及び非反転入力端子と、出力端子を有する。オペアンプ１１１Ｈは、反転入力端子及び非反転入力端子間の電圧（電位差）を増幅した電圧信号を自身の出力端子から出力することにより、帰還抵抗１１３Ｈと協働して反転入力端子及び非反転入力端子間の電圧（電位差）をゼロに近づける。オペアンプ１１１Ｈ、抵抗１１３Ｈ及びコンデンサ１１４Ｈにより図５の微分回路ＤＩＦＡに相当するハイサイド用の第１微分回路が形成され、オペアンプ１１１Ｈ、抵抗１１３Ｈ及びコンデンサ１１５Ｈにより図９の微分回路ＤＩＦＢに相当するハイサイド用の第２微分回路が形成される。
【0068】
オペアンプ１１１Ｈの反転入力端子は、抵抗１１３Ｈの一端、コンデンサ１１４Ｈの一端及びコンデンサ１１５Ｈの一端に共通接続される。抵抗１１３Ｈの他端はオペアンプ１１１Ｈの出力端子に接続される。コンデンサ１１４Ｈの他端は端子ＤＨＴＭに接続される（即ち端子ＤＨＴＭを介してトランジスタＴｒＨのドレインに接続される）。コンデンサ１１５Ｈの他端は端子ＳＨＴＭに接続される（即ち端子ＳＨＴＭを介してトランジスタＴｒＨのソースに接続される）。
【0069】
オペアンプ１１１Ｈの非反転入力端子と端子ＳＨＴＭとの間に電圧発生部１１２Ｈが挿入される。電圧発生部１１２Ｈは、制御信号ＣＮＴ＿Ｈに基づき電圧ＶＰＬＳ＿Ｈを生成し、端子ＳＨＴＭの電位（即ちトランジスタＴｒＨのソース電位）を基準に電圧ＶＰＬＳ＿Ｈをオペアンプ１１１Ｈの非反転入力端子に供給する。
【0070】
電圧ＶＰＬＳ＿Ｈは、トランジスタＴｒＨを交互にオン状態又はオフ状態とするための矩形波状の電圧であり、電圧ＶＰＬＳ＿Ｈのレベルは交互に第１所定レベルであるローレベル、第２所定レベルであるハイレベルとなる。ローレベルの電圧ＶＰＬＳ＿Ｈの値はトランジスタＴｒＨのソース電位から見てゼロである。故に、電圧ＶＰＬＳ＿Ｈがローレベルにあるとき、オペアンプ１１１Ｈの非反転入力端子での電位はトランジスタＴｒＨのソース電位と一致する。電圧ＶＰＬＳ＿Ｈがハイレベルにあるとき、オペアンプ１１１Ｈの非反転入力端子での電位は、電圧ＶＰＬＳ＿Ｈの振幅分だけ、トランジスタＴｒＨのソース電位より高くなる。電圧ＶＰＬＳ＿Ｈの振幅はトランジスタＴｒＨの閾値電圧ＶＴＨ＿Ｈよりも大きい。故に、トランジスタＴｒＨにおいて、ソース電位から見てゲート電位が電圧ＶＰＬＳ＿Ｈの振幅分高いとき、トランジスタＴｒＨはオン状態となる。例えば、閾値電圧ＶＴＨ＿Ｈは２．７Ｖであって、電圧ＶＰＬＳ＿Ｈの振幅は１８Ｖである。尚、トランジスタＴｒＨのソース電位から見て、ローレベルの電圧ＶＰＬＳ＿Ｈが正又は負の微小電圧値を持つことがあり得て良い。
【0071】
オペアンプ１１１Ｈの出力端子における電圧を記号“ＶＯ＿Ｈ”にて表す。また、可変電圧源１１０Ｈの出力部を符号“１１６Ｈ”にて表す。図１１の構成では、出力部１１６Ｈは可変電圧源１１０Ｈを構成する微分回路の出力部でもあり、オペアンプ１１１Ｈの出力端子に等しい。出力部１１６Ｈは端子ＧＨＴＭに接続される。
【0072】
ローサイド用の可変電圧源１１０Ｌは、トランジスタＴｒＬのゲート及びソース間に可変の電圧を供給する電圧源であって、オペアンプ１１１Ｌ、電圧発生部１１２Ｌ、抵抗１１３Ｌ、コンデンサ１１４Ｌ、コンデンサ１１５Ｌ及び出力部１１６Ｌを備える。抵抗１１３Ｌは帰還抵抗として機能する。オペアンプ１１１Ｌは、２つの入力端子である反転入力端子及び非反転入力端子と、出力端子を有する。オペアンプ１１１Ｌは、反転入力端子及び非反転入力端子間の電圧（電位差）を増幅した電圧信号を自身の出力端子から出力することにより、帰還抵抗１１３Ｌと協働して反転入力端子及び非反転入力端子間の電圧（電位差）をゼロに近づける。オペアンプ１１１Ｌ、抵抗１１３Ｌ及びコンデンサ１１４Ｌにより図５の微分回路ＤＩＦＡに相当するローサイド用の第１微分回路が形成され、オペアンプ１１１Ｌ、抵抗１１３Ｌ及びコンデンサ１１５Ｌにより図９の微分回路ＤＩＦＢに相当するローサイド用の第２微分回路が形成される。
【0073】
オペアンプ１１１Ｌの反転入力端子は、抵抗１１３Ｌの一端、コンデンサ１１４Ｌの一端及びコンデンサ１１５Ｌの一端に共通接続される。抵抗１１３Ｌの他端はオペアンプ１１１Ｌの出力端子に接続される。コンデンサ１１４Ｌの他端は端子ＳＨＴＭに接続される（即ち端子ＳＨＴＭを介してトランジスタＴｒＬのドレインに接続される）。コンデンサ１１５Ｌの他端は端子ＳＬＴＭに接続される（即ち端子ＳＬＴＭを介してトランジスタＴｒＬのソースに接続される）。
【0074】
オペアンプ１１１Ｌの非反転入力端子と端子ＳＬＴＭとの間に電圧発生部１１２Ｌが挿入される。電圧発生部１１２Ｌは、制御信号ＣＮＴ＿Ｌに基づき電圧ＶＰＬＳ＿Ｌを生成し、端子ＳＬＴＭの電位（即ちトランジスタＴｒＬのソース電位）を基準に電圧ＶＰＬＳ＿Ｌをオペアンプ１１１Ｌの非反転入力端子に供給する。
【0075】
電圧ＶＰＬＳ＿Ｌは、トランジスタＴｒＬを交互にオン状態又はオフ状態とするための矩形波状の電圧であり、電圧ＶＰＬＳ＿Ｌのレベルは交互に第３所定レベルであるローレベル、第２所定レベルであるハイレベルとなる。ローレベルの電圧ＶＰＬＳ＿Ｌの値はトランジスタＴｒＬのソース電位から見てゼロである。故に、電圧ＶＰＬＳ＿Ｌがローレベルにあるとき、オペアンプ１１１Ｌの非反転入力端子での電位はトランジスタＴｒＬのソース電位と一致する。電圧ＶＰＬＳ＿Ｌがハイレベルにあるとき、オペアンプ１１１Ｌの非反転入力端子での電位は、電圧ＶＰＬＳ＿Ｌの振幅分だけ、トランジスタＴｒＬのソース電位より高くなる。電圧ＶＰＬＳ＿Ｌの振幅はトランジスタＴｒＬの閾値電圧ＶＴＨ＿Ｌよりも大きい。故に、トランジスタＴｒＬにおいて、ソース電位から見てゲート電位が電圧ＶＰＬＳ＿Ｌの振幅分高いとき、トランジスタＴｒＬはオン状態となる。例えば、閾値電圧ＶＴＨ＿Ｌは２．７Ｖであって、電圧ＶＰＬＳ＿Ｌの振幅は１８Ｖである。尚、トランジスタＴｒＬのソース電位から見て、ローレベルの電圧ＶＰＬＳ＿Ｌが正又は負の微小電圧値を持つことがあり得て良い。
【0076】
オペアンプ１１１Ｌの出力端子における電圧を記号“ＶＯ＿Ｌ”にて表す。また、可変電圧源１１０Ｌの出力部を符号“１１６Ｌ”にて表す。図１１の構成では、出力部１１６Ｌは可変電圧源１１０Ｌを構成する微分回路の出力部でもあり、オペアンプ１１１Ｌの出力端子に等しい。出力部１１６Ｌは端子ＧＬＴＭに接続される。
【0077】
制御信号生成部２０は、半導体装置１の外部装置から供給される信号ＳＩＮに基づき制御信号ＣＮＴ＿Ｈ及びＣＮＴ＿Ｌを生成し、制御信号ＣＮＴ＿Ｈ及びＣＮＴ＿Ｌを、夫々、電圧発生部１１２Ｈ及び１１２Ｌに出力する。制御信号ＣＮＴ＿Ｈ及びＣＮＴ＿Ｌの夫々は、ハイレベル又はローレベルの信号レベルをとる二値化信号である。制御信号ＣＮＴ＿Ｈがハイレベル、ローレベルであるとき、電圧ＶＰＬＳ＿Ｈも、夫々、ハイレベル、ローレベルとなる。制御信号ＣＮＴ＿Ｌがハイレベル、ローレベルであるとき、電圧ＶＰＬＳ＿Ｌも、夫々、ハイレベル、ローレベルとなる。
【0078】
電源回路３０は、外部電源３から供給される直流電圧ＶＩＮに基づき、電源電圧ＶＣＣ１＿Ｈ、ＶＣＣ２＿Ｈ、ＶＣＣ１＿Ｌ及びＶＣＣ２＿Ｌを生成する。
【0079】
電源電圧ＶＣＣ１＿Ｈ及びＶＣＣ２＿Ｈはオペアンプ１１１Ｈの正側及び負側の電源電圧であり、オペアンプ１１１Ｈは電源電圧ＶＣＣ１＿Ｈ及びＶＣＣ２＿Ｈに基づいて駆動する（ＶＣＣ１＿Ｈ＞ＶＣＣ２＿Ｈ）。故に、オペアンプ１１１Ｈの出力電圧ＶＯ＿Ｈは負側の電源電圧ＶＣＣ２＿Ｈ以上且つ正側の電源電圧ＶＣＣ１＿Ｈ以下の電位を有する。トランジスタＴｒＨに対するサージ対策機能及び高速駆動機能を実現すべく、トランジスタＴｒＨのソース電位から見て電圧ＶＯ＿Ｈが正の電位も負の電位も持ちうるように、電源電圧ＶＣＣ１＿Ｈ及びＶＣＣ２＿Ｈの電圧値が設定される。
【0080】
電源電圧ＶＣＣ１＿Ｌ及びＶＣＣ２＿Ｌはオペアンプ１１１Ｌの正側及び負側の電源電圧であり、オペアンプ１１１Ｌは電源電圧ＶＣＣ１＿Ｌ及びＶＣＣ２＿Ｌに基づいて駆動する（ＶＣＣ１＿Ｌ＞ＶＣＣ２＿Ｌ）。故に、オペアンプ１１１Ｌの出力電圧ＶＯ＿Ｌは負側の電源電圧ＶＣＣ２＿Ｌ以上且つ正側の電源電圧ＶＣＣ１＿Ｌ以下の電位を有する。トランジスタＴｒＬに対するサージ対策機能及び高速駆動機能を実現すべく、トランジスタＴｒＬのソース電位から見て電圧ＶＯ＿Ｌが正の電位も負の電位も持ちうるように、電源電圧ＶＣＣ１＿Ｌ及びＶＣＣ２＿Ｌの電圧値が設定される。
【0081】
尚、特に図示されていないが、電圧発生部１１２Ｈ及び１１２Ｌに対する電源電圧も直流電圧ＶＩＮに基づき電源回路３０にて生成される。
【0082】
――ローサイドオフ制御区間（図１２）――
図１２を参照し、電圧ＶＰＬＳ＿Ｌをローレベルに維持することでトランジスタＴｒＬをオフ状態に維持するローサイドオフ制御区間を考える。ローサイドオフ制御区間において、電圧ＶＰＬＳ＿Ｈをローレベル及びハイレベル間で変動させることでトランジスタＴｒＨがスイッチングされる。
図１２を参照し、電圧ＶＰＬＳ＿Ｌをローレベルに維持することでトランジスタＴｒＬをオフ状態に維持するローサイドオフ制御区間を考える。ローサイドオフ制御区間において、電圧ＶＰＬＳ＿Ｈをローレベル及びハイレベル間で変動させることでトランジスタＴｒＨがスイッチングされる。
【0083】
オペアンプ１１１Ｈ、抵抗１１３Ｈ及びコンデンサ１１５Ｈから成る微分回路の機能により、出力電圧ＶＯ＿Ｈは、矩形波状の電圧ＶＰＬＳ＿Ｈに対し該電圧ＶＰＬＳ＿Ｈの変化に応じた電圧成分を重畳したものとなる。電圧ＶＰＬＳ＿Ｈの変化に応じた電圧成分は、電圧ＶＰＬＳ＿Ｈの変動直後の過渡状態において正又は負の電圧値を有し、電圧ＶＰＬＳ＿Ｈの変動後、十分に時間が経過した安定状態においては、ゼロとなる。故に、安定状態において出力電圧ＶＯ＿Ｈは電圧ＶＰＬＳ＿Ｈと一致する。安定状態において、電圧ＶＰＬＳ＿ＨがローレベルであればトランジスタＴｒＨはオフであり、電圧ＶＰＬＳ＿ＨがハイレベルであればトランジスタＴｒＨはオンである。
【0084】
つまり、可変電圧源１１０Ｈは、矩形波状の電圧ＶＰＬＳ＿ＨをトランジスタＴｒＨのゲート及びソース間に供給することでトランジスタＴｒＨをスイッチングする際、矩形波状の電圧ＶＰＬＳ＿Ｈに対し該電圧ＶＰＬＳ＿Ｈの変化に応じた電圧成分を重畳した駆動電圧を生成し、該駆動電圧を出力電圧ＶＯ＿ＨとしてトランジスタＴｒＨのゲート及びソース間に印加する（換言すればトランジスタＴｒＨのソース電位を基準にトランジスタＴｒＨのゲートに印加する）。重畳された電圧成分により、過渡状態を含めて、内部ゲート－ソース間電圧ＶＧＳＩＮ＿Ｈの波形が電圧ＶＰＬＳ＿Ｈの波形と一致又は近似することになり、トランジスタＴｒＨの高速駆動が実現される。
【0085】
他方、ローサイドオフ制御区間において、トランジスタＴｒＨのスイッチングによりトランジスタＴｒＬのドレイン－ソース間に電圧変化が生じることになる。但し、この際、可変電圧源１１０Ｌは、オペアンプ１１１Ｌ、抵抗１１３Ｌ及びコンデンサ１１４Ｌから成る微分回路の機能により、トランジスタＴｒＬのドレイン－ソース間の電圧変化に応じた電圧を出力電圧ＶＯ＿Ｌとして生成し、該出力電圧ＶＯ＿ＬをトランジスタＴｒＬのゲート及びソース間に印加する（換言すればトランジスタＴｒＬのソース電位を基準にトランジスタＴｒＬのゲートに印加する）。これにより、トランジスタＴｒＨのスイッチングに伴う、トランジスタＴｒＬに対する正及び負のゲートサージが抑制される。
【0086】
――ハイサイドオフ制御区間（図１３）――
図１３を参照し、電圧ＶＰＬＳ＿Ｈをローレベルに維持することでトランジスタＴｒＨをオフ状態に維持するハイサイドオフ制御区間を考える。ハイサイドオフ制御区間において、電圧ＶＰＬＳ＿Ｌをローレベル及びハイレベル間で変動させることでトランジスタＴｒＬがスイッチングされる。
図１３を参照し、電圧ＶＰＬＳ＿Ｈをローレベルに維持することでトランジスタＴｒＨをオフ状態に維持するハイサイドオフ制御区間を考える。ハイサイドオフ制御区間において、電圧ＶＰＬＳ＿Ｌをローレベル及びハイレベル間で変動させることでトランジスタＴｒＬがスイッチングされる。
【0087】
オペアンプ１１１Ｌ、抵抗１１３Ｌ及びコンデンサ１１５Ｌから成る微分回路の機能により、出力電圧ＶＯ＿Ｌは、矩形波状の電圧ＶＰＬＳ＿Ｌに対し該電圧ＶＰＬＳ＿Ｌの変化に応じた電圧成分を重畳したものとなる。電圧ＶＰＬＳ＿Ｌの変化に応じた電圧成分は、電圧ＶＰＬＳ＿Ｌの変動直後の過渡状態において正又は負の電圧値を有し、電圧ＶＰＬＳ＿Ｌの変動後、十分に時間が経過した安定状態においては、ゼロとなる。故に、安定状態において出力電圧ＶＯ＿Ｌは電圧ＶＰＬＳ＿Ｌと一致する。安定状態において、電圧ＶＰＬＳ＿ＬがローレベルであればトランジスタＴｒＬはオフであり、電圧ＶＰＬＳ＿ＬがハイレベルであればトランジスタＴｒＬはオンである。
【0088】
つまり、可変電圧源１１０Ｌは、矩形波状の電圧ＶＰＬＳ＿ＬをトランジスタＴｒＬのゲート及びソース間に供給することでトランジスタＴｒＬをスイッチングする際、矩形波状の電圧ＶＰＬＳ＿Ｌに対し該電圧ＶＰＬＳ＿Ｌの変化に応じた電圧成分を重畳した駆動電圧を生成し、該駆動電圧を出力電圧ＶＯ＿ＬとしてトランジスタＴｒＬのゲート及びソース間に印加する（換言すればトランジスタＴｒＬのソース電位を基準にトランジスタＴｒＬのゲートに印加する）。重畳された電圧成分により、過渡状態を含めて、内部ゲート－ソース間電圧ＶＧＳＩＮ＿Ｌの波形が電圧ＶＰＬＳ＿Ｌの波形と一致又は近似することになり、トランジスタＴｒＬの高速駆動が実現される。
【0089】
他方、ハイサイドオフ制御区間において、トランジスタＴｒＬのスイッチングによりトランジスタＴｒＨのドレイン－ソース間に電圧変化が生じることになる。但し、この際、可変電圧源１１０Ｈは、オペアンプ１１１Ｈ、抵抗１１３Ｈ及びコンデンサ１１４Ｈから成る微分回路の機能により、トランジスタＴｒＨのドレイン－ソース間の電圧変化に応じた電圧を出力電圧ＶＯ＿Ｈとして生成し、該出力電圧ＶＯ＿ＨをトランジスタＴｒＨのゲート及びソース間に印加する（換言すればトランジスタＴｒＨのソース電位を基準にトランジスタＴｒＨのゲートに印加する）。これにより、トランジスタＴｒＬのスイッチングに伴う、トランジスタＴｒＨに対する正及び負のゲートサージが抑制される。
【0090】
オペアンプ１１１Ｈ及び１１１Ｌは、夫々に、スイッチングに伴う過渡的な変化に対し高速に応答する必要がある。このため、オペアンプ１１１Ｈ及び１１１Ｌの夫々を、高速動作を実現可能な電流帰還型オペアンプにて構成することが望ましい。但し、オペアンプ１１１Ｈ及び１１１Ｌの夫々を、電流帰還型オペアンプに分類されないオペアンプにて構成することも可能である。
【0091】
――定数設計――
可変電圧源１１０Ｈの定数設計を説明する。コンデンサ１１４Ｈ、１１５Ｈの静電容量値を夫々“Ｃ１１４Ｈ”、“Ｃ１１５Ｈ”で表し、且つ、抵抗１１３Ｈの抵抗値を“Ｒ１１３Ｈ”で表す。また、トランジスタＴｒＨにおいて、ゲート－ドレイン間容量ＣＧＤ＿Ｈ、ゲート－ソース間容量ＣＧＳ＿Ｈの静電容量値を、夫々、“ＣＧＤ＿Ｈ” “ＣＧＳ＿Ｈ”で表す（図２参照）。更に、トランジスタＴｒＨのゲート抵抗の抵抗値を“ＲＧ＿Ｈ”で表す。
可変電圧源１１０Ｈの定数設計を説明する。コンデンサ１１４Ｈ、１１５Ｈの静電容量値を夫々“Ｃ１１４Ｈ”、“Ｃ１１５Ｈ”で表し、且つ、抵抗１１３Ｈの抵抗値を“Ｒ１１３Ｈ”で表す。また、トランジスタＴｒＨにおいて、ゲート－ドレイン間容量ＣＧＤ＿Ｈ、ゲート－ソース間容量ＣＧＳ＿Ｈの静電容量値を、夫々、“ＣＧＤ＿Ｈ” “ＣＧＳ＿Ｈ”で表す（図２参照）。更に、トランジスタＴｒＨのゲート抵抗の抵抗値を“ＲＧ＿Ｈ”で表す。
【0092】
抵抗値ＲＧ＿Ｈを持つトランジスタＴｒＨのゲート抵抗（制御電極抵抗）とは、典型的には、トランジスタＴｒＨの内部ゲート抵抗ＲＧＩＮ＿Ｈそのものを指す（図１５参照）。内部ゲート抵抗ＲＧＩＮ＿Ｈは、例えば１Ω程度である。但し、図１４に示すように、トランジスタＴｒＨのゲートに対して別途抵抗ＲＥＸ＿Ｈが外付け接続されることもある。この場合においては、トランジスタＴｒＨのゲートに対して外付け接続される抵抗ＲＥＸ＿Ｈと、内部ゲート抵抗ＲＧＩＮ＿Ｈとの直列合成抵抗がトランジスタＴｒＨのゲート抵抗として機能することになり、上記直列合成抵抗の抵抗値が抵抗値ＲＧ＿Ｈと解される（図１５参照）。尚、図１４では、端子ＧＨＴＭとトランジスタＴｒＨのゲートとの間に抵抗ＲＥＸ＿Ｈが設けられているが、端子ＧＨＴＭと出力部１１６Ｈとの間に抵抗ＲＥＸ＿Ｈが設けられることもある。
【0093】
積（Ｃ１１４Ｈ×Ｒ１１３Ｈ）と積（ＣＧＤ＿Ｈ×ＲＧ＿Ｈ）とが一致するように、トランジスタＴｒＨの特性に基づき値Ｃ１１４Ｈ及びＲ１１３Ｈを設計すると良い。これにより、トランジスタＴｒＨに関わる正及び負のゲートサージは適正に抑制される。それらの積の一致は、誤差を含んだ一定の幅を有する概念と解される。これに関連するが、積（Ｃ１１４Ｈ×Ｒ１１３Ｈ）と積（ＣＧＤ＿Ｈ×ＲＧ＿Ｈ）とが完全に一致している必要は必ずしもなく、積（Ｃ１１４Ｈ×Ｒ１１３Ｈ）は、積（ＣＧＤ＿Ｈ×ＲＧ＿Ｈ）に基づく、積（ＣＧＤ＿Ｈ×ＲＧ＿Ｈ）に近い値を有していても良い。この場合でも、トランジスタＴｒＨに関わる正及び負のゲートサージの抑制効果が得られる。まとめると例えば、図１５に示す如く“（Ｃ１１４Ｈ×Ｒ１１３Ｈ）＝ｋＨ１（ＣＧＤ＿Ｈ×ＲＧ＿Ｈ）”であると良い。係数ｋＨ１は例えば０．５以上１．５以下の範囲内の所定値を持つ。
【0094】
トランジスタＴｒＨのゲート－ソース間容量ＣＧＳ＿Ｈの静電容量値、又は、トランジスタＴｒＨの入力容量（即ち容量ＣＧＳ＿Ｈ及びＣＧＤ＿Ｈの和）の静電容量値を、便宜上、“ＣＧ＿Ｈ”で表す。この場合、積（Ｃ１１５Ｈ×Ｒ１１３Ｈ）と積（ＣＧ＿Ｈ×ＲＧ＿Ｈ）とが一致するように、トランジスタＴｒＨの特性に基づき値Ｃ１１５Ｈ及びＲ１１３Ｈを設計すると良い。これにより、トランジスタＴｒＨのスイッチングの高速駆動が実現される。それらの積の一致は、誤差を含んだ一定の幅を有する概念と解される。これに関連するが、積（Ｃ１１５Ｈ×Ｒ１１３Ｈ）と積（ＣＧ＿Ｈ×ＲＧ＿Ｈ）とが完全に一致している必要は必ずしもなく、積（Ｃ１１５Ｈ×Ｒ１１３Ｈ）は、積（ＣＧ＿Ｈ×ＲＧ＿Ｈ）に基づく、積（ＣＧ＿Ｈ×ＲＧ＿Ｈ）に近い値を有していても良い。この場合でも、トランジスタＴｒＨの高速駆動が実現される。まとめると例えば、図１５に示す如く“（Ｃ１１５Ｈ×Ｒ１１３Ｈ）＝ｋＨ２（ＣＧ＿Ｈ×ＲＧ＿Ｈ）”であると良い。係数ｋＨ２は例えば０．５以上１．５以下の範囲内の所定値を持つ。
【0095】
ローサイドの可変電圧源１１０Ｌについても同様の定数設計が施される。コンデンサ１１４Ｌ、１１５Ｌの静電容量値を夫々“Ｃ１１４Ｌ”、“Ｃ１１５Ｌ”で表し、且つ、抵抗１１３Ｌの抵抗値を“Ｒ１１３Ｌ”で表す。また、トランジスタＴｒＬにおいて、ゲート－ドレイン間容量ＣＧＤ＿Ｌ、ゲート－ソース間容量ＣＧＳ＿Ｌの静電容量値を、夫々、“ＣＧＤ＿Ｌ” “ＣＧＳ＿Ｌ”で表す（図２参照）。更に、トランジスタＴｒＬのゲート抵抗の抵抗値を“ＲＧ＿Ｌ”で表す。
【0096】
抵抗値ＲＧ＿Ｌを持つトランジスタＴｒＬのゲート抵抗（制御電極抵抗）とは、典型的には、トランジスタＴｒＬの内部ゲート抵抗ＲＧＩＮ＿Ｌそのものを指す（図１５参照）。内部ゲート抵抗ＲＧＩＮ＿Ｌは、例えば１Ω程度である。但し、図１４に示すように、トランジスタＴｒＬのゲートに対して別途抵抗ＲＥＸ＿Ｌが外付け接続されることもある。この場合においては、トランジスタＴｒＬのゲートに対して外付け接続される抵抗ＲＥＸ＿Ｌと、内部ゲート抵抗ＲＧＩＮ＿Ｌとの直列合成抵抗がトランジスタＴｒＬのゲート抵抗として機能することになり、上記直列合成抵抗の抵抗値が抵抗値ＲＧ＿Ｌと解される（図１５参照）。尚、図１４では、端子ＧＬＴＭとトランジスタＴｒＬのゲートとの間に抵抗ＲＥＸ＿Ｌが設けられているが、端子ＧＬＴＭと出力部１１６Ｌとの間に抵抗ＲＥＸ＿Ｌが設けられることもある。
【0097】
積（Ｃ１１４Ｌ×Ｒ１１３Ｌ）と積（ＣＧＤ＿Ｌ×ＲＧ＿Ｌ）とが一致するように、トランジスタＴｒＬの特性に基づき値Ｃ１１４Ｌ及びＲ１１３Ｌを設計すると良い。これにより、トランジスタＴｒＬに関わる正及び負のゲートサージは適正に抑制される。それらの積の一致は、誤差を含んだ一定の幅を有する概念と解される。これに関連するが、積（Ｃ１１４Ｌ×Ｒ１１３Ｌ）と積（ＣＧＤ＿Ｌ×ＲＧ＿Ｌ）とが完全に一致している必要は必ずしもなく、積（Ｃ１１４Ｌ×Ｒ１１３Ｌ）は、積（ＣＧＤ＿Ｌ×ＲＧ＿Ｌ）に基づく、積（ＣＧＤ＿Ｌ×ＲＧ＿Ｌ）に近い値を有していても良い。この場合でも、トランジスタＴｒＬに関わる正及び負のゲートサージの抑制効果が得られる。まとめると例えば、図１５に示す如く“（Ｃ１１４Ｌ×Ｒ１１３Ｌ）＝ｋＬ１（ＣＧＤ＿Ｌ×ＲＧ＿Ｌ）”であると良い。係数ｋＬ１は例えば０．５以上１．５以下の範囲内の所定値を持つ。
【0098】
トランジスタＴｒＬのゲート－ソース間容量ＣＧＳ＿Ｌの静電容量値、又は、トランジスタＴｒＬの入力容量（即ち容量ＣＧＳ＿Ｌ及びＣＧＤ＿Ｌの和）の静電容量値を、便宜上、“ＣＧ＿Ｌ”で表す。この場合、積（Ｃ１１５Ｌ×Ｒ１１３Ｌ）と積（ＣＧ＿Ｌ×ＲＧ＿Ｌ）とが一致するように、トランジスタＴｒＬの特性に基づき値Ｃ１１５Ｌ及びＲ１１３Ｌを設計すると良い。これにより、トランジスタＴｒＬのスイッチングの高速駆動が実現される。それらの積の一致は、誤差を含んだ一定の幅を有する概念と解される。これに関連するが、積（Ｃ１１５Ｌ×Ｒ１１３Ｌ）と積（ＣＧ＿Ｌ×ＲＧ＿Ｌ）とが完全に一致している必要は必ずしもなく、積（Ｃ１１５Ｌ×Ｒ１１３Ｌ）は、積（ＣＧ＿Ｌ×ＲＧ＿Ｌ）に基づく、積（ＣＧ＿Ｌ×ＲＧ＿Ｌ）に近い値を有していても良い。この場合でも、トランジスタＴｒＬの高速駆動が実現される。まとめると例えば、図１５に示す如く“（Ｃ１１５Ｌ×Ｒ１１３Ｌ）＝ｋＬ２（ＣＧ＿Ｌ×ＲＧ＿Ｌ）”であると良い。係数ｋＬ２は例えば０．５以上１．５以下の範囲内の所定値を持つ。
【0099】
［実施例ＥＸ１＿２］
実施例ＥＸ１＿２を説明する。半導体装置１に設けられる特定のコンデンサを、便宜上、対象コンデンサと称する。
実施例ＥＸ１＿２を説明する。半導体装置１に設けられる特定のコンデンサを、便宜上、対象コンデンサと称する。
【0100】
対象コンデンサは、セラミックコンデンサ等にて構成される容量素子であっても良いが、ダイオードの寄生容量を用いて対象コンデンサを形成するようにしても良い。図１１の構成においては、コンデンサ１１４Ｈ及び１１４Ｌの夫々を対象コンデンサとすることができる。コンデンサ１１４Ｈは、トランジスタＴｒＨの寄生容量である容量ＣＧＤ＿Ｈの挙動を模擬するために設けられるものであり、セラミックコンデンサ等にてコンデンサ１１４Ｈを形成するよりも、ダイオードの寄生容量にてコンデンサ１１４Ｈを形成した方が、トランジスタＴｒＨのゲートサージをより効果的に抑制できる可能性がある。コンデンサ１１４Ｌについても同様である。
【0101】
ダイオードの寄生容量を用いて対象コンデンサを形成する構成例を挙げる。今、図１６（ａ）に示す如く、対象コンデンサＣＸの一端がノードＮＤ１に接続されると共に対象コンデンサＣＸの他端がノードＮＤ２に接続される場合を考える。コンデンサ１１４Ｈが対象コンデンサＣＸである場合においては、ノードＮＤ１はオペアンプ１１１Ｈの反転入力端子に相当し、ノードＮＤ２は端子ＤＨＴＭに相当する。コンデンサ１１４Ｌが対象コンデンサＣＸである場合においては、ノードＮＤ１はオペアンプ１１１Ｌの反転入力端子に相当し、ノードＮＤ２は端子ＳＨＴＭに相当する。
【0102】
例えば、図１６（ｂ）に示す如く、ダイオードＤＸを半導体装置１に設け、ダイオードＤＸの寄生容量ＰＣＸを対象コンデンサＣＸとして用いるようにしても良い。図１６（ｂ）において、ダイオードＤＸのアノード、カソードは、夫々、ノードＮＤ１、ＮＤ２に接続される。図１６（ｃ）又は（ｄ）に示す如く、寄生容量ＰＣＸを対象コンデンサＣＸの例であるコンデンサ１１４Ｈ又は１１４Ｌとして用いて良い。
【0103】
ノードＮＤ１からノードＮＤ２への直流電流成分の遮断が必要となる場合には、図１６（ｅ）に示す如く、ダイオードＤＸとコンデンサＣＹの直列回路をノードＮＤ１及びＮＤ２間に設け、当該直列回路にて対象コンデンサＣＸを形成しても良い。図１６（ｅ）の構成では、ダイオードＤＸのカソードがノードＮＤ２に接続され、ダイオードＤＸのアノードがコンデンサＣＹを介してノードＮＤ１に接続される。これに代えて、ダイオードＤＸのアノードをノードＮＤ１に接続し、ダイオードＤＸのカソードをコンデンサＣＹを介してノードＮＤ２に接続するようにしても良い。何れにせよ、ダイオードＤＸの寄生容量ＰＣＸとコンデンサＣＹ（他の容量）との直列合成容量にて対象コンデンサＣＸを形成することができ、図１６（ｆ）又は（ｇ）に示す如く、ダイオードＤＸの寄生容量ＰＣＸとコンデンサＣＹ（他の容量）との直列合成容量を、対象コンデンサＣＸの例であるコンデンサ１１４Ｈ又は１１４Ｌとして用いるようにしても良い。
【0104】
コンデンサＣＹはセラミックコンデンサ等にて構成される容量素子であって良く、この場合、コンデンサＣＹの静電容量値は寄生容量ＰＣＸの静電容量値よりも十分に大きいと良い。これにより、直列合成容量は殆ど寄生容量ＰＣＸのみに依存して生成されることになり、ダイオードＤＸの寄生容量ＰＣＸのみにて対象コンデンサＣＸが形成された状態に近づけることができる。但し、コンデンサＣＹ自体もダイオードＤＸとは別のダイオードの寄生容量であっても良い（この場合、ダイオードＤＸの順方向と別のダイオードの順方向を逆とする）。
【0105】
半導体装置１に設けられる、コンデンサ１１４Ｈ及び１１４Ｌとは異なる任意のコンデンサ（例えばコンデンサ１１５Ｈ、１１５Ｌ）が、対象コンデンサＣＸであっても良い。
【0106】
［実施例ＥＸ１＿３］
実施例ＥＸ１＿３を説明する。
実施例ＥＸ１＿３を説明する。
【0107】
オペアンプ１１１Ｈは高速動作が必要な観点から電流能力が高くない場合がある。そこで、図１１に示した可変電圧源１１０Ｈの構成を基準に、可変電圧源１１０Ｈに対し、図１７（ａ）に示す如く、可変電圧源１１０Ｈの電流能力を高めるためのバッファ回路１１７Ｈを追加しても良い。
【0108】
図１７（ａ）のバッファ回路１１７Ｈは、ＮＰＮバイポーラトランジスタとして構成されたトランジスタ１１７ＨａとＰＮＰバイポーラトランジスタとして構成されたトランジスタ１１７Ｈｂとを備え、更に抵抗１１７Ｈｃを有する。尚、抵抗１１７Ｈｃを省略することも可能である。トランジスタ１１７Ｈａのコレクタは電源電圧ＶＣＣ１＿Ｈが加わる端子に接続され、トランジスタ１１７Ｈｂのコレクタは電源電圧ＶＣＣ２＿Ｈが加わる端子に接続される。トランジスタ１１７Ｈａ及び１１７Ｈｂの各ベースは抵抗１１７Ｈｃを介してオペアンプ１１１Ｈの出力端子に接続され、トランジスタ１１７Ｈａ及び１１７Ｈｂの各エミッタは可変電圧源１１０Ｈの出力部１１６Ｈに接続される。つまり、図１７（ａ）の可変電圧源１１０Ｈを用いる場合、オペアンプ１１１Ｈの出力端子からの出力電圧ＶＯ＿Ｈが、バッファ回路１１７Ｈを通じて、トランジスタＴｒＨのゲート－ソース間に印加されることになる。
【0109】
トランジスタ１１７Ｈａ及び１１７ＨｂをＭＯＳＦＥＴ等にて構成することもできる。尚、負のゲートサージがそれほど問題とならない場合にあっては、バッファ回路１１７Ｈをトランジスタ１１７Ｈｂのみにて構成しても良い。この場合、図１７（ａ）の構成を基準にして単にトランジスタ１１７Ｈａを削除すれば良い。
【0110】
可変電圧源１１０Ｌについても同様であって良い。即ち、図１１に示した可変電圧源１１０Ｌの構成を基準に、可変電圧源１１０Ｌに対し、図１７（ｂ）に示す如く、可変電圧源１１０Ｌの電流能力を高めるためのバッファ回路１１７Ｌを追加しても良い。
【0111】
図１７（ｂ）のバッファ回路１１７Ｌは、ＮＰＮバイポーラトランジスタとして構成されたトランジスタ１１７ＬａとＰＮＰバイポーラトランジスタとして構成されたトランジスタ１１７Ｌｂとを備え、更に抵抗１１７Ｌｃを有する。尚、抵抗１１７Ｌｃを省略することも可能である。トランジスタ１１７Ｌａのコレクタは電源電圧ＶＣＣ１＿Ｌが加わる端子に接続され、トランジスタ１１７Ｌｂのコレクタは電源電圧ＶＣＣ２＿Ｌが加わる端子に接続される。トランジスタ１１７Ｌａ及び１１７Ｌｂの各ベースは抵抗１１７Ｌｃを介してオペアンプ１１１Ｌの出力端子に接続され、トランジスタ１１７Ｌａ及び１１７Ｌｂの各エミッタは可変電圧源１１０Ｌの出力部１１６Ｌに接続される。つまり、図１７（ｂ）の可変電圧源１１０Ｌを用いる場合、オペアンプ１１１Ｌの出力端子からの出力電圧ＶＯ＿Ｌが、バッファ回路１１７Ｌを通じて、トランジスタＴｒＬのゲート－ソース間に印加されることになる。
【0112】
トランジスタ１１７Ｌａ及び１１７ＬｂをＭＯＳＦＥＴ等にて構成することもできる。尚、負のゲートサージがそれほど問題とならない場合にあっては、バッファ回路１１７Ｌをトランジスタ１１７Ｌｂのみにて構成しても良い。この場合、図１７（ｂ）の構成を基準にして単にトランジスタ１１７Ｌａを削除すれば良い。
【0113】
また、図１７（ａ）の構成を図１８（ａ）の構成に変形しても良い。即ち、図１７（ａ）の構成を基準として、抵抗１１３Ｈの一端をオペアンプ１１１Ｈの反転入力端子に接続しつつ、抵抗１１３Ｈの他端をオペアンプ１１１Ｈの出力端子ではなく可変電圧源１１０Ｈの出力部１１６Ｈに接続するようにしても良い。
同様に、図１７（ｂ）の構成を図１８（ｂ）の構成に変形しても良い。即ち、図１７（ｂ）の構成を基準として、抵抗１１３Ｌの一端をオペアンプ１１１Ｌの反転入力端子に接続しつつ、抵抗１１３Ｌの他端をオペアンプ１１１Ｌの出力端子ではなく可変電圧源１１０Ｌの出力部１１６Ｌに接続するようにしても良い。
同様に、図１７（ｂ）の構成を図１８（ｂ）の構成に変形しても良い。即ち、図１７（ｂ）の構成を基準として、抵抗１１３Ｌの一端をオペアンプ１１１Ｌの反転入力端子に接続しつつ、抵抗１１３Ｌの他端をオペアンプ１１１Ｌの出力端子ではなく可変電圧源１１０Ｌの出力部１１６Ｌに接続するようにしても良い。
【0114】
［実施例ＥＸ１＿４］
実施例ＥＸ１＿４を説明する。
実施例ＥＸ１＿４を説明する。
【0115】
可変電圧源１１０Ｈにおいて、位相補償用素子や、オペアンプ１１１Ｈに対する保護回路を追加しても良い。具体的には例えば、実施例ＥＸ１＿１～ＥＸ１＿３の内、任意の何れかの実施例にて示した可変電圧源１１０Ｈを基準に、可変電圧源１１０Ｈに対し、図１９（ａ）に示す如く、コンデンサ１１３Ｈ＿Ｃ、抵抗１１４Ｈ＿Ｒ及び１１５Ｈ＿Ｒを追加すると共に保護回路１１１Ｈ＿Ｄを追加するようにしても良い。図１９（ａ）の可変電圧源１１０Ｈにおいて、コンデンサ１１３Ｈ＿Ｃ及び抵抗１１４Ｈ＿Ｒは、第１微分回路（１１１Ｈ、１１３Ｈ、１１４Ｈ）における信号位相を補償するための第１位相補償用素子として機能し、コンデンサ１１３Ｈ＿Ｃ及び抵抗１１５Ｈ＿Ｒは、第２微分回路（１１１Ｈ、１１３Ｈ、１１５Ｈ）における信号位相を補償するための第２位相補償用素子として機能する。
【0116】
コンデンサ１１３Ｈ＿Ｃは抵抗１１３Ｈに並列接続される。抵抗１１４Ｈ＿Ｒはコンデンサ１１４Ｈに直列接続され、抵抗１１４Ｈ＿Ｒ及びコンデンサ１１４Ｈの直列回路がオペアンプ１１１Ｈの反転入力端子と端子ＤＨＴＭとの間に設けられる。抵抗１１４Ｈ＿Ｒ及びコンデンサ１１４Ｈの内、何れが端子ＤＨＴＭ側に配置されても構わない。抵抗１１５Ｈ＿Ｒはコンデンサ１１５Ｈに直列接続され、抵抗１１５Ｈ＿Ｒ及びコンデンサ１１５Ｈの直列回路がオペアンプ１１１Ｈの反転入力端子と端子ＳＨＴＭとの間に設けられる。抵抗１１５Ｈ＿Ｒ及びコンデンサ１１５Ｈの内、何れが端子ＳＨＴＭ側に配置されても構わない。保護回路１１１Ｈ＿Ｄは、オペアンプ１１１Ｈの反転入力端子及び非反転入力端子間に接続された２つのダイオードから成り、当該２つのダイオードの順方向は互いに逆とされる。
【0117】
同様に、可変電圧源１１０Ｌにおいて、位相補償用素子や、オペアンプ１１１Ｌに対する保護回路を追加しても良い。具体的には例えば、実施例ＥＸ１＿１～ＥＸ１＿３の内、任意の何れかの実施例にて示した可変電圧源１１０Ｌを基準に、可変電圧源１１０Ｌに対し、図１９（ｂ）に示す如く、コンデンサ１１３Ｌ＿Ｃ、抵抗１１４Ｌ＿Ｒ及び１１５Ｌ＿Ｒを追加すると共に保護回路１１１Ｌ＿Ｄを追加するようにしても良い。図１９（ｂ）の可変電圧源１１０Ｌにおいて、コンデンサ１１３Ｌ＿Ｃ及び抵抗１１４Ｌ＿Ｒは、第１微分回路（１１１Ｌ、１１３Ｌ、１１４Ｌ）における信号位相を補償するための第１位相補償用素子として機能し、コンデンサ１１３Ｌ＿Ｃ及び抵抗１１５Ｌ＿Ｒは、第２微分回路（１１１Ｌ、１１３Ｌ、１１５Ｌ）における信号位相を補償するための第２位相補償用素子として機能する。
【0118】
コンデンサ１１３Ｌ＿Ｃは抵抗１１３Ｌに並列接続される。抵抗１１４Ｌ＿Ｒはコンデンサ１１４Ｌに直列接続され、抵抗１１４Ｌ＿Ｒ及びコンデンサ１１４Ｌの直列回路がオペアンプ１１１Ｌの反転入力端子と端子ＳＨＴＭとの間に設けられる。抵抗１１４Ｌ＿Ｒ及びコンデンサ１１４Ｌの内、何れが端子ＳＨＴＭ側に配置されても構わない。抵抗１１５Ｌ＿Ｒはコンデンサ１１５Ｌに直列接続され、抵抗１１５Ｌ＿Ｒ及びコンデンサ１１５Ｌの直列回路がオペアンプ１１１Ｌの反転入力端子と端子ＳＬＴＭとの間に設けられる。抵抗１１５Ｌ＿Ｒ及びコンデンサ１１５Ｌの内、何れが端子ＳＬＴＭ側に配置されても構わない。保護回路１１１Ｌ＿Ｄは、オペアンプ１１１Ｌの反転入力端子及び非反転入力端子間に接続された２つのダイオードから成り、当該２つのダイオードの順方向は互いに逆とされる。
【0119】
＜＜第２実施形態＞＞
本発明の第２実施形態を説明する。第２実施形態では、第１実施形態で回路構成が示された半導体装置１の構造について説明する。
本発明の第２実施形態を説明する。第２実施形態では、第１実施形態で回路構成が示された半導体装置１の構造について説明する。
【0120】
図２０はパワーモジュールＰＭの斜視図である。説明の便宜上、互いに直交するＸ軸、Ｙ軸及びＺ軸を定義する。Ｘ軸、Ｙ軸及びＺ軸は原点にて交差し、原点を境に、Ｘ軸方向における位置の極性、Ｙ軸方向における位置の極性、Ｚ軸方向における位置の極性が、正負間で変化する。ここでは、概略直方体形状を有するパワーモジュールＰＭの中心又は重心に原点があると考える。パワーモジュールＰＭは、電力端子５１１～５１４と、信号端子５２１～５２５と、ケース５３０及び天板５４０を備えている。トランジスタＴｒＨ及びＴｒＬはケース５３０及び天板５４０にて形成される筐体に内蔵される。
【0121】
電源端子５１１、５１２は、夫々、図１０の端子ＰＴＭ、ＮＴＭに相当し、直流電圧源２の正側の出力端子、負側の出力端子に接続される。電源端子５１１及び５１２はケース５３０に支持されている。電源端子５１１及び５１２は、例えば銅にて構成される金属薄板により形成される。尚、各金属薄板の表面にはニッケルメッキが施されても良い。電源端子５１１及び５１２はＹ軸方向に沿って互いに離間して配置される。電源端子５１１及び５１２は互いに同一の形状を有する。電源端子５１１及び５１２の夫々は、その一部がパワーモジュールＰＭの外部に露出している。電源端子５１１及び５１２の夫々の露出部分には、Ｚ軸に沿って貫通する接続孔が設けられている。当該接続孔にはボルト等の締結部材が挿入される。電源端子５１１はパワーモジュールＰＭの内部においてトランジスタＴｒＨのドレインに接続され、電源端子５１２はパワーモジュールＰＭの内部においてトランジスタＴｒＬのソースに接続される。
【0122】
電源端子５１３、５１４は、夫々、図１０の端子Ｏ１ＴＭ、Ｏ２ＴＭに相当し、半導体装置１の外部に配置されたモータ等の負荷に接続される。電源端子５１３及び５１４はケース５３０に支持されている。電源端子５１３及び５１４は、例えば銅にて構成される金属薄板により形成される。尚、各金属薄板の表面にはニッケルメッキが施されても良い。電源端子５１３及び５１４はＹ軸方向に沿って互いに離間して配置される。電源端子５１３及び５１４は互いに同一の形状を有する。電源端子５１３及び５１４の夫々は、その一部がパワーモジュールＰＭの外部に露出している。電源端子５１３及び５１４の夫々の露出部分には、Ｚ軸に沿って貫通する接続孔が設けられている。当該接続孔にはボルト等の締結部材が挿入される。電源端子５１３はパワーモジュールＰＭの内部においてトランジスタＴｒＨのソースに接続され、電源端子５１４はパワーモジュールＰＭの内部においてトランジスタＴｒＬのドレインに接続される。尚、電源端子５１３及び５１４の代わりに、電源端子５１３及び５１４を合成した単一の電源端子を設けておいても良い。
【0123】
電源端子５１１及び５１２から成る第１電源端子列と、電源端子５１３及び５１４から成る第２電源端子列とは、Ｘ軸方向において互いに離間して配置される。ここでは、第１電源端子列はＸ軸の正側に位置し、第２電源端子列はＸ軸の負側に位置しているものとする。第１電源端子列はケース５３０におけるＸ軸の正側端部に配置され、第２電源端子列はケース５３０におけるＸ軸の負側端部に配置される。
【0124】
信号端子５２１、５２２、５２３、５２４、５２５は、夫々、図１０の端子ＧＨＴＭ、ＳＨＴＭ、ＧＬＴＭ、ＳＬＴＭ、ＤＨＴＭに相当し、パワーモジュールＰＭの内部において、トランジスタＴｒＨのゲート、トランジスタＴｒＨのソース、トランジスタＴｒＬのゲート、トランジスタＴｒＬのソース、トランジスタＴｒＨのドレインに接続される。信号端子５２１～５２５はケース５３０に支持されている。信号端子５２１～５２５の夫々は、その一部がパワーモジュールＰＭの外部に露出している。信号端子５２１～５２５の夫々の露出部分は、天板５４０からＺ軸方向に沿って突出している。各信号端子において天板５４０から突出する向きは、Ｚ軸の負側から正側に向かう向きであるとし、当該向きを上向きと定義する。信号端子５２１～５２５の夫々は例えば銅を構成材料とする金属棒である。各金属棒の表面には錫メッキが施されている。信号端子５２１～５２５は互いに同一の形状を有する。
【0125】
信号端子５２１、５２２及び５２５はＸ軸方向に沿って互いに離間しつつ並べて配置され、第１信号端子列を形成する。信号端子５２３及び５２４はＸ軸方向に沿って互いに離間しつつ並べて配置され、第２信号端子列を形成する。第１信号端子列と第２信号端子列はＹ軸方向において互いに離間して配置される。ここでは、第１信号端子列はＹ軸の正側に位置し、第２信号端子列はＹ軸の負側に位置しているものとする。第１信号端子列はケース５３０におけるＹ軸の正側端部に配置され、第２信号端子列はケース５３０におけるＹ軸の負側端部に配置される。第１信号端子列において、信号端子５２１及び５２５間に信号端子５２２が位置しており、信号端子５２２及び５２５間の距離は信号端子５２１及び５２２間の距離よりも大きい。
【0126】
パワーモジュールＰＭを上方から観測したときの平面視において、信号端子５２１、５２２及び５２５は、パワーモジュールＰＭの中央（中心）から見てＸ軸の負側に位置し、信号端子５２３及び５２４は、パワーモジュールＰＭの中央（中心）から見てＸ軸の正側に位置する。
【0127】
パワーモジュールＰＭを上方から観測したときの平面視において、信号端子５２１及び５２３はパワーモジュールＰＭの中心点ＣＮに関して概略点対称の位置に配置されており、信号端子５２２及び５２４はパワーモジュールＰＭの中心点ＣＮに関して概略点対称の位置に配置されている。パワーモジュールＰＭを内部に収容可能な最小の直方体を仮想直方体と定義したとき、仮想直方体の中心が中心点ＣＮに相当する。中心点ＣＮは、パワーモジュールＰＭの中心又は重心であると解しても良い。
【0128】
トランジスタＴｒＨ及びＴｒＬはＸ軸方向に沿って並んで配置される。トランジスタＴｒＨは中心点ＣＮから見てＸ軸の負側に位置し、トランジスタＴｒＬは中心点ＣＮから見てＸ軸の正側に位置する。トランジスタＴｒＨ及びＴｒＬは、中心点ＣＮに関して概略点対称の位置に配置され、中心点ＣＮを通り且つＹ軸に平行な直線に関して概略線対称の位置に配置され、中心点ＣＮを通り且つＹ軸及びＺ軸に平行な面に関して概略面対称の位置に配置される。
【0129】
ケース５３０は、トランジスタＴｒＨ及びＴｒＬを収容する容器であり、蓋のない箱状体形状を有する。ケース５３０は電気絶縁材料にて形成される。例えば、ＰＰＳ（ポリフェニレンサルファイド）など、電気絶縁性を有し且つ耐熱性に優れた合成樹脂にてケース５３０が形成される。
【0130】
天板５４０は、ケース５３０によって形成されたパワーモジュールＰＭの内部領域を塞ぐ蓋である。天板５４０は電気絶縁性を有する合成樹脂から構成される。制御モジュールＣＭは天板５４０上に配置される。
【0131】
図２１に半導体装置１の分解斜視図を示す。制御モジュールＣＭを天板５４０上に配置して、パワーモジュールＰＭ及び制御モジュールＣＭを結合することで半導体装置１が形成されるが、図２１では、それらが結合される前の状態のパワーモジュールＰＭ及び制御モジュールＣＭが示されている。
【0132】
制御モジュールＣＭは回路基板６００を備える。図２１には示されていないが、回路基板６００上には、第１実施形態にて示した各回路部品が実装され、且つ、第１実施形態にて示した各回路部品及び各端子間の接続を実現する回路パターンが形成されている。回路基板６００には、信号端子５２１～５２５の位置に対応した５つの位置に配置される接続孔６１１～６１５が設けられる。回路基板６００において、接続孔６１１～６１５の夫々の周辺にはランドが形成される。接続孔６１１～６１５に夫々信号端子５２１～５２５が挿入されるように回路基板６００を天板５４０上に配置した上で回路基板６００をケース５３０に固定し、接続孔６１１～６１５の周辺に形成されたランドを、半田付け工程を経て、夫々、信号端子５２１～５２５に導通させる。これにより、信号端子５２１～５２５が回路基板６００上の必要な箇所に電気的に接続されることになる。尚、概略矩形状の回路基板６００の四隅の夫々に貫通孔が形成されていると共に、ケース５３０には、それら４つの貫通孔に対応する位置に、内部にねじ山を有するボルト孔が形成されている。回路基板６００の貫通孔と、ケース５３０のボルト孔と、図示されないボルトとを用いて、回路基板６００がケース５３０に固定される。
【0133】
回路基板６００における２面の内、天板５４０から相対的に遠い方の面は、部品実装面である。部品実装面上に制御モジュールＣＭを形成する各回路部品が実装される。部品実装面の中心点を中心点ＣＮａと称する。中心点ＣＮａと上述の中心点ＣＮは、Ｚ軸方向に平行な１つの直線上に位置する。
【0134】
回路基板６００の部品実装面において、領域６３１に可変電圧源１１０Ｈが配置され、領域６３２に可変電圧源１１０Ｌが配置される。領域６３１は、中心点ＣＮａと信号端子５２１及び５２２が挿入される接続孔６１１及び６１２との間に位置し、領域６３２は、中心点ＣＮａと信号端子５２３及び５２４が挿入される接続孔６１３及び６１４との間に位置する。領域６３１は中心点ＣＮａから見てＸ軸の負側且つＹ軸の正側に位置し、領域６３２は中心点ＣＮａから見てＸ軸の正側且つＹ軸の負側に位置する。領域６３１及び６３２は中心点ＣＮａに関して概略点対称の位置に配置されていると考えても良い。
【0135】
図２１には特に示されていないが、回路基板６００の部品実装面において、制御信号生成部２０は中心点ＣＮａを包含する領域に配置される。回路基板６００の部品実装面において、上述の各領域と重ならない領域（例えば、中心点ＣＮａから見てＸ軸の負側且つＹ軸の負側の領域、又は、中心点ＣＮａから見てＸ軸の正側且つＹ軸の正側の領域）に電源回路３０が配置される。また、半導体装置１の外部装置から供給される信号（上述の信号ＳＩＮを含む）を受けるコネクタが、回路基板６００の部品実装面上に実装されていても良い。
【0136】
上述の内容を基準に以下に他の好適な配置例及び各種の変形配置例を示す。
【0137】
可変電圧源１１０Ｈは信号端子５２１（故に接続孔６１１）に対してなるだけ近接して配置すると良く、同様に、可変電圧源１１０Ｌは信号端子５２３（故に接続孔６１３）に対してなるだけ近接して配置すると良い。
【0138】
回路基板６００の部品実装面において、中心点ＣＮａを包含する領域に、単一の半導体ＩＣ（１チップの半導体ＩＣ）を配置しても良い。
【0139】
この単一の半導体ＩＣ内に制御信号生成部２０を含めておき、この単一の半導体ＩＣの外側に可変電圧源１１０Ｈ及び１１０Ｌをディスクリート部品にて構成するようにしても良い。
【0140】
或いは、上記単一の半導体ＩＣ内に、制御信号生成部２０に加えて可変電圧源１１０Ｈ及び１１０Ｌを含めておいても良い。
【0141】
また、可変電圧源１１０Ｈ及び１１０Ｌを回路基板６００上ではなく、天板５４０の下方に配置された、トランジスタＴｒＨ及びＴｒＬが実装される回路基板上に実装するようにしても良い。この場合、可変電圧源１１０Ｈ及び１１０Ｌは、制御モジュールＣＭではなくパワーモジュールＰＭに内蔵されると解されうる。
【0142】
＜＜第３実施形態＞＞
本発明の第３実施形態を説明する。第３実施形態では第１及び第２実施形態に適用可能な変形技術等を説明する。
本発明の第３実施形態を説明する。第３実施形態では第１及び第２実施形態に適用可能な変形技術等を説明する。
【0143】
第１及び第２実施形態では、半導体装置１にハーフブリッジ回路ＨＢが１つだけ含まれていることを想定したが、半導体装置１に複数のハーフブリッジ回路ＨＢを設けることでフルブリッジ回路や三相ブリッジ回路を形成するようにしても良い。この場合、ハーフブリッジ回路ＨＢごとに駆動性制御部１０Ｈ及び１０Ｌ並びに制御信号生成部２０が設けられると良い。
【0144】
第１実施形態に示した構成により、サージ対策機能と高速駆動機能の双方を兼ね備えた半導体装置１を形成できるが、ゲートサージの影響が小さいようなケースでは、サージ対策機能を半導体装置１から削除することも可能である。即ち、図１１の半導体装置１からコンデンサ１１４Ｈ及び１１４Ｌが削除されることもあり得る。
【0145】
微分回路を用いて可変電圧源１１０Ｈを構成する例を上述したが、可変電圧源１１０Ｈが実現すべき上述の機能を実現できる限り、可変電圧源１１０Ｈの構成は任意である。可変電圧源１１０Ｌについても同様である。
【0146】
ハーフブリッジ回路を１つ又は複数必要とする任意の装置に対して、半導体装置１を適用可能である。例えば、モータを駆動するためのインバータ回路や、絶縁型ＤＣ／ＤＣコンバータに半導体装置１を適用することができる。
【0147】
各実施形態に示されたＦＥＴ（電界効果トランジスタ）のチャネルの種類は例示であり、Ｐチャネル型のＦＥＴがＮチャネル型のＦＥＴに変更されるように、或いは、Ｎチャネル型のＦＥＴがＰチャネル型のＦＥＴに変更されるように、ＦＥＴを含む回路の構成は変形され得る。また、任意のＦＥＴをＨＥＭＴ（High Electron Mobility Transistor）にて構成しても良い。
【0148】
更に、上述の実施形態で例示した各トランジスタは、任意の種類のトランジスタであって良い。例えば、ＭＯＳＦＥＴとして示されたトランジスタを、接合型ＦＥＴ、ＩＧＢＴ（Insulated Gate Bipolar Transistor）又はバイポーラトランジスタに置き換えることも可能である。任意のトランジスタは第１電極、第２電極及び制御電極を有する。ＦＥＴにおいては、第１及び第２電極の内の一方がドレインで他方がソースであり且つ制御電極がゲートである。ＩＧＢＴにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がゲートである。ＩＧＢＴに属さないバイポーラトランジスタにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がベースである。
【0149】
但し、上述のトランジスタＴｒＨ及びＴｒＬは、ＭＯＳＦＥＴを含むＦＥＴ又はＩＧＢＴなどの電圧制御型のトランジスタであると良い。電圧制御型トランジスタは、ゲート－ソース間電圧に応じてドレイン－ソース間が導通状態又は非導通状態に制御される（換言すればドレイン－ソース間に流れる電流が制御される）トランジスタである、或いは、ゲート－エミッタ間電圧に応じてコレクタ－エミッタ間が導通状態又は非導通状態に制御される（換言すればコレクタ－エミッタ間に流れる電流が制御される）トランジスタである。
【0150】
＜＜本発明の考察＞＞
上述の実施形態にて具体化された本発明について考察する。
上述の実施形態にて具体化された本発明について考察する。
【0151】
本発明の一側面に係る半導体装置（以下、半導体装置Ｗを称する）は、第１電極、第２電極及び制御電極を有し、前記制御電極及び前記第２電極間の電圧（例えばＶＧＳ＿Ｈ）に応じて、前記第１電極及び前記第２電極間がオン状態又はオフ状態に制御されるスイッチング素子（例えばＴｒＨ）と、前記スイッチング素子の前記制御電極及び前記第２電極間に可変の電圧を供給する可変電圧源（例えば１１０Ｈ）と、を備え、前記可変電圧源は、前記スイッチング素子を交互にオン状態又はオフ状態とするための矩形波状の電圧（例えばＶＰＬＳ＿Ｈ）を出力する電圧発生部（例えば１１２Ｈ）を有し、前記矩形波状の電圧を前記制御電極及び前記第２電極間に供給することで前記スイッチング素子をスイッチングする際、前記矩形波状の電圧の変化に応じた電圧成分（例えば電圧ＶＰＬＳ＿Ｈの時間微分に対応）を前記矩形波状の電圧に重畳した駆動電圧（例えばＶＯ＿Ｈ）を生成し、前記駆動電圧を前記制御電極及び前記第２電極間に印加することを特徴とする。
【0152】
前記半導体装置Ｗに関し、前記可変電圧源では、オペアンプを用いた微分回路（例えば１１１Ｈ、１１３Ｈ、１１５Ｈ）により前記駆動電圧が生成されて良い。
【0153】
より具体的には例えば、前記半導体装置Ｗにおいて、前記オペアンプ（例えば１１１Ｈ）は、前記スイッチング素子の前記第２電極における電位を基準に前記矩形波状の電圧（例えばＶＰＬＳ＿Ｈ）を受ける第１入力端子（＋）と、第２入力端子（－）と、出力端子と、を有し、前記可変電圧源は、前記オペアンプ（例えば１１１Ｈ）と、前記オペアンプの前記第２入力端子（－）及び前記出力端子間に設けられた帰還抵抗（例えば１１３Ｈ）と、前記オペアンプの前記第２入力端子と前記スイッチング素子の前記第２電極との間に設けられたコンデンサ（例えば１１５Ｈ）と、有し、前記スイッチング素子をスイッチングする際、前記オペアンプの出力端子から前記駆動電圧（例えばＶＯ＿Ｈ）を出力すると良い。
【0154】
この際、前記半導体装置Ｗにおいて、例えば（図１５参照）、前記コンデンサの静電容量値と前記帰還抵抗の抵抗値との積（例えばＣ１１５Ｈ×Ｒ１１３Ｈ）は、前記スイッチング素子の前記制御電極及び前記第２電極間の容量の静電容量値と前記スイッチング素子の制御電極抵抗の抵抗値との積に基づく値（例えばｋＨ２（ＣＧＳ＿Ｈ×ＲＧ＿Ｈ））、又は、前記スイッチング素子の入力容量の静電容量値と前記スイッチング素子の制御電極抵抗の抵抗値との積に基づく値（例えばｋＨ２（ＣＧＳ＿Ｈ＋ＣＧＤ＿Ｈ）×ＲＧ＿Ｈ）を有し、前記スイッチング素子の制御電極抵抗（例えばＲＧ＿Ｈ）は前記スイッチング素子の制御電極における内部抵抗（例えばＲＧＩＮ＿Ｈ）を含むと良い。
【0155】
本発明の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本発明の実施形態の例であって、本発明ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。
【符号の説明】
【0156】
１ 半導体装置
ＰＭ パワーモジュール
ＣＭ 制御モジュール
ＨＢ ハーフブリッジ回路
ＴｒＨ、ＴｒＬ トランジスタ（スイッチング素子）
１０Ｈ ハイサイド駆動制御部
１０Ｌ ローサイド駆動制御部
２０ 制御信号生成部
３０ 電源回路
１１０Ｈ、１１０Ｌ 可変電圧源
１１１Ｈ、１１１Ｌ オペアンプ
１１２Ｈ、１１２Ｌ 電圧発生部
１１３Ｈ、１１３Ｌ 抵抗（帰還抵抗）
１１４Ｈ、１１４Ｌ コンデンサ
１１５Ｈ、１１５Ｌ コンデンサ
１１６Ｈ、１１６Ｌ 出力部
ＰＭ パワーモジュール
ＣＭ 制御モジュール
ＨＢ ハーフブリッジ回路
ＴｒＨ、ＴｒＬ トランジスタ（スイッチング素子）
１０Ｈ ハイサイド駆動制御部
１０Ｌ ローサイド駆動制御部
２０ 制御信号生成部
３０ 電源回路
１１０Ｈ、１１０Ｌ 可変電圧源
１１１Ｈ、１１１Ｌ オペアンプ
１１２Ｈ、１１２Ｌ 電圧発生部
１１３Ｈ、１１３Ｌ 抵抗（帰還抵抗）
１１４Ｈ、１１４Ｌ コンデンサ
１１５Ｈ、１１５Ｌ コンデンサ
１１６Ｈ、１１６Ｌ 出力部
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】