特許 7401739 次数変換装置、次数変換方法、および次数変換プログラム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-12-12

(45)【発行日】2023-12-20

(54)【発明の名称】次数変換装置、次数変換方法、および次数変換プログラム

(51)【国際特許分類】

   G06N 99/00 20190101AFI20231213BHJP

【ＦＩ】

G06N99/00 180

【請求項の数】 7

(21)【出願番号】P 2019183619

(22)【出願日】2019-10-04

(65)【公開番号】P2021060714

(43)【公開日】2021-04-15

【審査請求日】2022-06-09

(73)【特許権者】

【識別番号】000005223

【氏名又は名称】富士通株式会社

(74)【代理人】

【識別番号】110002918

【氏名又は名称】弁理士法人扶桑国際特許事務所

(72)【発明者】

【氏名】高橋 憲彦

【審査官】渡辺 順哉

(56)【参考文献】

【文献】国際公開第２０１４／１９２１５３（ＷＯ，Ａ１）

【文献】特開２０１４－１９１５６４（ＪＰ，Ａ）

【文献】特表２０１９－５１３２７６（ＪＰ，Ａ）

【文献】XIA, Rongxin ほか，Electronic Structure Calculations and the Ising Hamiltonian，arXiv[online]，2017年06月01日，pp.1-21，[retrieved on 2023.05.26], Retrieved from the Internet: <URL: https://arxiv.org/pdf/1706.00271.pdf>

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０６Ｎ １０／００－１０／８０，９９／００

(57)【特許請求の範囲】

【請求項1】

イジングモデルのエネルギーを表したハミルトニアンに含まれる複数の項から、Ｎ個（Ｎは３以上の整数）のパウリ行列を含む項を変換対象項として選択する選択処理と、前記ハミルトニアン内の前記変換対象項を、変換後の複数の第１の項のうちの１以上の第１の項に前記変換対象項に含まれない追加のパウリ行列を含み、それぞれがＮ個未満のパウリ行列を含む前記複数の第１の項に変換する変換処理と、変換後の前記ハミルトニアンに含まれる同類項どうしを加算して１つの項とするまとめ処理とを、繰り返し実行する処理部、
を有する次数変換装置。

【請求項2】

前記処理部は、前記選択処理が実行されるごとに三次以上の項を１つずつ前記変換対象項として選択し、前記選択処理、前記変換処理、および前記まとめ処理を、前記ハミルトニアン内のすべての項の次数が二次以下になるまで繰り返し実行する、
請求項１記載の次数変換装置。

【請求項3】

前記処理部は、前記選択処理において、前記ハミルトニアンに含まれる複数の項のうち次数が大きい項から順に前記変換対象項として選択する、
請求項２記載の次数変換装置。

【請求項4】

コンピュータが、
イジングモデルのエネルギーを表したハミルトニアンに含まれる複数の項から、Ｎ個（Ｎは３以上の整数）のパウリ行列を含む項を変換対象項として選択する選択処理と、前記ハミルトニアン内の前記変換対象項を、変換後の複数の第１の項のうちの１以上の第１の項に前記変換対象項に含まれない追加のパウリ行列を含み、それぞれがＮ個未満のパウリ行列を含む前記複数の第１の項に変換する変換処理と、変換後の前記ハミルトニアンに含まれる同類項どうしを加算して１つの項とするまとめ処理とを、繰り返し実行する、
次数変換方法。

【請求項5】

コンピュータに、
イジングモデルのエネルギーを表したハミルトニアンに含まれる複数の項から、Ｎ個（Ｎは３以上の整数）のパウリ行列を含む項を変換対象項として選択する選択処理と、前記ハミルトニアン内の前記変換対象項を、変換後の複数の第１の項のうちの１以上の第１の項に前記変換対象項に含まれない追加のパウリ行列を含み、それぞれがＮ個未満のパウリ行列を含む前記複数の第１の項に変換する変換処理と、変換後の前記ハミルトニアンに含まれる同類項どうしを加算して１つの項とするまとめ処理とを、繰り返し実行する、
処理を実行させる次数変換プログラム。

【請求項6】

前記選択処理が実行されるごとに三次以上の項を１つずつ前記変換対象項として選択し、前記選択処理、前記変換処理、および前記まとめ処理を、前記ハミルトニアン内のすべての項の次数が二次以下になるまで繰り返し実行する、
請求項５記載の次数変換プログラム。

【請求項7】

前記選択処理において、前記ハミルトニアンに含まれる複数の項のうち次数が大きい項から順に前記変換対象項として選択する、
請求項６記載の次数変換プログラム。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、次数変換装置、次数変換方法、および次数変換プログラムに関する。

【背景技術】

【0002】

ノイマン型コンピュータが不得意とする多変数の組み合わせ最適化問題を解く方法として、イジング型のエネルギー関数（ハミルトニアン）を用いたイジングマシン（ボルツマンマシンと呼ばれる場合もある）がある。イジングマシンは、計算対象の問題を、磁性体のスピンの振る舞いを表すモデルであるイジングモデルに置き換えて計算する。

【0003】

イジングマシンは、例えばニューラルネットワークを用いてモデル化することもできる。その場合、イジングモデルに含まれる複数のスピンに対応した複数の状態変数のそれぞれが、他の状態変数の値と、他の状態変数と自身の状態変数との相互作用の大きさを示す重み係数とに応じて０または１を出力するニューロンとして機能する。イジングマシンは、例えば、シミュレーテッド・アニーリングなどの確率的探索法により、上記のようなハミルトニアンの最小値が得られる各状態変数の値の組み合わせを、解として求める。

【0004】

組み合わせ最適化問題に対応するイジングモデルのハミルトニアンに三次以上の項（以下、三次以上の項を高次項と呼ぶ）が含まれる場合がある。なお、イジングモデルのハミルトニアンの各項の次数とは、その項に含まれるパウリ行列の数である。他方、イジングマシンで組み合わせ最適化問題を解くのに用いるハミルトニアンには、高次項が含まれないことが要求される。そこで、イジングモデルのハミルトニアンに高次項が含まれる場合、イジングマシンに問題の情報を入力する前に、コンピュータにより、ハミルトニアンを二次以下の項のみを含む形式（イジング形式）に変換する。

【0005】

ハミルトニアンの高次項を次数の少ない項へと変換する方法は、以下の非特許文献１，２に開示されている。
また、最適化問題の解法に関する技術としては、例えば離散的最適化を伴う問題を複数のより小さな下位問題に分解する方法が提案されている。また、ユーザがｑｕａｎｔｕｍ－ｒｅａｄｙまたはｑｕａｎｔｕｍ－ｅｎａｂｌｅｄのソリューションを構築することを可能にし得る、ソフトウェア開発キットが提案されている。

【先行技術文献】

【特許文献】

【0006】

【文献】特表２０１９－５１２７７９号公報

【文献】特表２０１９－５１３２７６号公報

【非特許文献】

【0007】

【文献】Rongxin Xia, Teng Bian, and Sabre Kais, "Electronic Structure Calculations and the Ising Hamiltonian", The Journal of Physical Chemistry B, 122(13), 3384-3395, 3 November 2017

【文献】Michael Streif, Florian Neukart, Martin Leib, “Solving Quantum Chemistry Problems with a D-Wave Quantum Annealer”, arXiv:1811.05256v2, 15 March 2019

【発明の概要】

【発明が解決しようとする課題】

【0008】

ハミルトニアンの高次項を二次項に変換すると、ハミルトニアンに含まれるパウリ行列の数が増加する。パウリ行列の数は、イジングマシンでハミルトニアンを計算する際に使用するビット数に相当する。イジングマシンでは、計算に用いることができるビット数に上限があり、その上限を超えたビット数の計算を一度に行うことはできない。そして、解くべきハミルトニアンに多数の高次項が含まれていると、高次項の二次項への変換の結果、使用するビット数が膨大な数となり、イジングマシンでの計算が困難となる。

【0009】

１つの側面では、本件は、高次項の二次項への変換による使用ビット数の増加を抑止することを目的とする。

【課題を解決するための手段】

【0010】

１つの案では、イジングモデルのエネルギーを表したハミルトニアンに含まれる複数の項から、所定数以上の次数の項を変換対象項として選択する選択処理と、ハミルトニアン内の変換対象項を、変換対象項より低い次数の項に変換する変換処理と、変換後のハミルトニアンに含まれる同類項どうしを加算して１つの項とするまとめ処理とを、繰り返し実行する処理部、を有する次数変換装置が提供される。

【発明の効果】

【0011】

１態様によれば、高次項の二次項への変換による使用ビット数の増加が抑止できる。

【図面の簡単な説明】

【0012】

【図1】第１の実施の形態に係る次数変換方法の一例を示す図である。

【図2】第２の実施の形態のシステム構成の一例を示す図である。

【図3】サーバのハードウェアの一構成例を示す図である。

【図4】イジングマシンの一例を示す図である。

【図5】サーバが有する機能の一例を示すブロック図である。

【図6】サーバの処理手順の一例を示すフローチャートである。

【図7】次数変換処理の手順の一例を示すフローチャートである。

【図8】高次項の変換例を示す第１の図である。

【図9】高次項の変換例を示す第２の図である。

【発明を実施するための形態】

【0013】

以下、本実施の形態について図面を参照して説明する。なお各実施の形態は、矛盾のない範囲で複数の実施の形態を組み合わせて実施することができる。
〔第１の実施の形態〕
まず、第１の実施の形態について説明する。第１の実施の形態は、イジングマシンを用いた解探索に使用するハミルトニアンの高次項の二次項への変換による使用ビット数の増加が抑止する次数変換方法である。

【0014】

図１は、第１の実施の形態に係る次数変換方法の一例を示す図である。次数変換方法は、例えばイジングマシン１に接続された次数変換装置１０で実施される。次数変換装置１０は、例えばコンピュータである。次数変換装置１０は、次数変換方法を実現するための処理手順が記述された次数変換プログラムを実行することにより、次数変換方法を実施することができる。

【0015】

次数変換装置１０は、記憶部１１と処理部１２とを有する。記憶部１１は、例えば次数変換装置１０が有するメモリ、またはストレージ装置である。処理部１２は、例えば次数変換装置１０が有するプロセッサ、または演算回路である。

【0016】

記憶部１１は、イジングモデルのエネルギーを表したハミルトニアン１１ａを記憶する。ハミルトニアン１１ａは、例えば組み合わせ最適化問題を定式化したイジングモデルのエネルギーを表す関数である。ハミルトニアン１１ａには、１以上のパウリ行列を含む複数の項が含まれる。各項に含まれるパウリ行列の数が、その項の次数である。

【0017】

処理部１２は、以下に示す選択処理と変換処理とまとめ処理とを、繰り返し実行することで、ハミルトニアン１１ａの次数を低減させる。例えば処理部１２は、選択処理、変換処理、およびまとめ処理を、ハミルトニアン１１ａ内のすべての項の次数が二次以下になるまで繰り返し実行する。

【0018】

処理部１２は、選択処理では、ハミルトニアン１１ａに含まれる複数の項から、所定数以上の次数の項を変換対象項として選択する。例えば処理部１２は、選択処理が実行されるごとに三次以上の項（高次項）を１つずつ変換対象項として選択する。この際、処理部１２は、ハミルトニアン１１ａに含まれる複数の項のうち次数が大きい項から順に変換対象項として選択してもよい。

【0019】

処理部１２は、変換処理では、ハミルトニアン１１ａ内の変換対象項を、変換対象項より低い次数の項に変換する。例えば処理部１２は、Ｎ個（Ｎは３以上の整数）のパウリ行列を含む変換対象項を、それぞれがＮ個未満のパウリ行列を含む複数の項に変換する。この際、変換後の複数の項のうちの１以上の項には、変換対象項に含まれないパウリ行列（追加のパウリ行列）が含まれる。

【0020】

処理部１２は、まとめ処理では、変換後のハミルトニアン１１ａに含まれる同類項どうしを加算して１つの項とする。同類項とは、係数以外の部分が同じ項である。ハミルトニアン１１ａに含まれる項の場合、含まれるパウリ行列が共通の複数の項が同類項である。同類項どうしの加算は、係数以外の部分（パウリ行列の積）をそのままにして、各項の係数の合計を、加算結果の項の係数とすることである。

【0021】

このように高次項の次数を低減するごとに、ハミルトニアン１１ａ内の同類項をまとめることで、高次項の次数を低減する変換処理の回数が削減される。変換処理を行うと追加のパウリ行列が生じるため、変換処理の回数が低減されることは、追加されるパウリ行列の数が削減されることを意味する。

【0022】

イジングマシン１において、ハミルトニアン１１ａの基底状態（エネルギー最小値）となる解探索を行う場合、ハミルトニアン１１ａに含まれるパウリ行列の数分のビットを使用した計算（例えばシミュレーテッド・アニーリング）が行われる。ハミルトニアン１１ａに含まれるパウリ行列の数が削減されることで、イジングマシン１が計算に使用するビット数も削減される。すなわち上記の次数変換方法によりハミルトニアン１１ａの次数変換を行うことで、使用するビット数の増加が抑止される。

【0023】

イジングマシン１には、計算に使用できるビット数に上限があり、その上限を超えたビット数の計算はできない。ハミルトニアン１１ａに含まれるパウリ行列の数が削減されれば、イジングマシン１を用いて求解可能な問題の範囲が拡大する。

【0024】

〔第２の実施の形態〕
次に第２の実施の形態について説明する。第２の実施の形態は、デジタル回路を用いてシミュレーテッド・アニーリングを行うことでエネルギーが最小となる各状態変数の値の組み合わせを計算するイジングマシンを用いたシステムの例である。

【0025】

図２は、第２の実施の形態のシステム構成の一例を示す図である。サーバ１００には、ネットワーク２０を介して端末装置３１，３２，・・・が接続されている。端末装置３１，３２，・・・は、組み合わせ最適化問題の求解を依頼するユーザが使用するコンピュータである。サーバ１００は、端末装置３１，３２，・・・から組み合わせ最適化問題の求解の依頼を受け付け、組み合わせ最適化問題に対応するイジングモデルのエネルギー関数であるハミルトニアンを生成する。サーバ１００には、イジングマシン３００の制御装置２００が接続されている。サーバ１００は、生成したハミルトニアンの最小値の探索要求を制御装置２００に入力する。なお、図２に示すサーバ１００は、第１の実施の形態に示す次数変換装置１０の一例である。

【0026】

制御装置２００は、イジングマシン３００を制御し、サーバ１００から入力された探索要求に応じて、ハミルトニアンの最小値の解探索を行う。例えば制御装置２００は、各ニューロンについての結合先のニューロンのｉｄを、結合先情報としてイジングマシン３００に送信する。また、制御装置２００は、ローカルフィールドの初期値（例えばバイアス係数）や、値が０ではない重み係数、アニーリング条件などについてもイジングマシン３００に送信する。さらに、制御装置２００は、イジングマシン３００から解（各ニューロンのビット値）を受信した場合、解を図示しない表示装置に表示させてもよい。

【0027】

制御装置２００は、例えばＰＣ（Personal Computer）などのコンピュータであってもよいし、ＣＰＵ（Central Processing Unit）やＤＳＰ（Digital Signal Processor）などのプロセッサであってもよい。

【0028】

イジングマシン３００は、制御装置２００からの制御に基づいて、デジタル回路を用いたシミュレーテッド・アニーリングを行い、ハミルトニアンの最小値を探索する。
図３は、サーバのハードウェアの一構成例を示す図である。サーバ１００は、プロセッサ１０１によって装置全体が制御されている。プロセッサ１０１には、バス１０９を介してメモリ１０２と複数の周辺機器が接続されている。プロセッサ１０１は、マルチプロセッサであってもよい。プロセッサ１０１は、例えばＣＰＵ、ＭＰＵ（Micro Processing Unit）、またはＤＳＰである。プロセッサ１０１が実現する機能の少なくとも一部を、ＡＳＩＣ（Application Specific Integrated Circuit）、ＰＬＤ（Programmable Logic Device）、ＦＰＧＡ（Field Programmable Gate Array）などの電子回路で実現してもよい。

【0029】

メモリ１０２は、サーバ１００の主記憶装置として使用される。メモリ１０２には、プロセッサ１０１に実行させるＯＳ（Operating System）のプログラムやアプリケーションプログラムの少なくとも一部が一時的に格納される。また、メモリ１０２には、プロセッサ１０１による処理に利用する各種データが格納される。メモリ１０２としては、例えばＲＡＭ（Random Access Memory）などの揮発性の半導体記憶装置が使用される。

【0030】

バス１０９に接続されている周辺機器としては、ストレージ装置１０３、グラフィック処理装置１０４、入力インタフェース１０５、光学ドライブ装置１０６、機器接続インタフェース１０７およびネットワークインタフェース１０８ａ，１０８ｂがある。

【0031】

ストレージ装置１０３は、内蔵した記録媒体に対して、電気的または磁気的にデータの書き込みおよび読み出しを行う。ストレージ装置１０３は、コンピュータの補助記憶装置として使用される。ストレージ装置１０３には、ＯＳのプログラム、アプリケーションプログラム、および各種データが格納される。なお、ストレージ装置１０３としては、例えばＨＤＤ（Hard Disk Drive）やＳＳＤ（Solid State Drive）を使用することができる。

【0032】

グラフィック処理装置１０４には、モニタ２１が接続されている。グラフィック処理装置１０４は、プロセッサ１０１からの命令に従って、画像をモニタ２１の画面に表示させる。モニタ２１としては、有機ＥＬ（Electro Luminescence）を用いた表示装置や液晶表示装置などがある。

【0033】

入力インタフェース１０５には、キーボード２２とマウス２３とが接続されている。入力インタフェース１０５は、キーボード２２やマウス２３から送られてくる信号をプロセッサ１０１に送信する。なお、マウス２３は、ポインティングデバイスの一例であり、他のポインティングデバイスを使用することもできる。他のポインティングデバイスとしては、タッチパネル、タブレット、タッチパッド、トラックボールなどがある。

【0034】

光学ドライブ装置１０６は、レーザ光などを利用して、光ディスク２４に記録されたデータの読み取りを行う。光ディスク２４は、光の反射によって読み取り可能なようにデータが記録された可搬型の記録媒体である。光ディスク２４には、ＤＶＤ（Digital Versatile Disc）、ＤＶＤ－ＲＡＭ、ＣＤ－ＲＯＭ（Compact Disc Read Only Memory）、ＣＤ－Ｒ（Recordable）／ＲＷ（ReWritable）などがある。

【0035】

機器接続インタフェース１０７は、サーバ１００に周辺機器を接続するための通信インタフェースである。例えば機器接続インタフェース１０７には、メモリ装置２５やメモリリーダライタ２６を接続することができる。メモリ装置２５は、機器接続インタフェース１０７との通信機能を搭載した記録媒体である。メモリリーダライタ２６は、メモリカード２７へのデータの書き込み、またはメモリカード２７からのデータの読み出しを行う装置である。メモリカード２７は、カード型の記録媒体である。

【0036】

ネットワークインタフェース１０８ａは、ネットワーク２０に接続されている。ネットワークインタフェース１０８ａは、ネットワーク２０を介して、他のコンピュータまたは通信機器との間でデータの送受信を行う。

【0037】

ネットワークインタフェース１０８ｂは、制御装置２００に接続されている。ネットワークインタフェース１０８ｂは、制御装置２００との間でデータの送受信を行う。
サーバ１００は、以上のようなハードウェア構成によって、第２の実施の形態の処理機能を実現することができる。なお制御装置２００も、サーバ１００と同様のハードウェアにより実現することができる。また第１の実施の形態に示した次数変換装置１０も、図３に示したサーバ１００と同様のハードウェアにより実現することができる。

【0038】

サーバ１００は、例えばコンピュータ読み取り可能な記録媒体に記録されたプログラムを実行することにより、第２の実施の形態の処理機能を実現する。サーバ１００に実行させる処理内容を記述したプログラムは、様々な記録媒体に記録しておくことができる。例えば、サーバ１００に実行させるプログラムをストレージ装置１０３に格納しておくことができる。プロセッサ１０１は、ストレージ装置１０３内のプログラムの少なくとも一部をメモリ１０２にロードし、プログラムを実行する。またサーバ１００に実行させるプログラムを、光ディスク２４、メモリ装置２５、メモリカード２７などの可搬型記録媒体に記録しておくこともできる。可搬型記録媒体に格納されたプログラムは、例えばプロセッサ１０１からの制御により、ストレージ装置１０３にインストールされた後、実行可能となる。またプロセッサ１０１が、可搬型記録媒体から直接プログラムを読み出して実行することもできる。

【0039】

図４は、イジングマシンの一例を示す図である。イジングマシン３００は、ニューロン回路３１１，３１２，…，３１ｎ、更新制御回路３２０、制御回路３３０を有する。
ニューロン回路３１１～３１ｎはそれぞれ、自身以外の複数の他のニューロン回路との接続の有無を示す複数の重み値と、複数の他のニューロン回路の複数の出力信号との積の総和に基づく第１の値を算出する。そしてニューロン回路３１１～３１ｎそれぞれは、第１の値にノイズ値を加算した第２の値と閾値との比較結果に基づき、０または１のビット値を出力する。

【0040】

更新制御回路３２０は、例えば各ニューロンのビット値を保持する保持部３２１を有する。保持部３２１は、例えばレジスタやＲＡＭなどによって実現できる。
制御回路３３０は、制御装置２００から供給される情報に基づいて、イジングマシン３００の初期設定処理などを行う。また、制御回路３３０は、シミュレーテッド・アニーリングを行う場合、更新対象ニューロンを決定する処理がアニーリング条件に基づいた回数繰り返されるごとに、例えば温度パラメータの値を小さくしていく。

【0041】

さらに、制御回路３３０は、更新対象ニューロンを決定する処理が所定回数、繰り返された後、保持部３２１に保持されている各ニューロンのビット値を取得し、最適化問題に対する解として制御装置２００に送信する。

【0042】

なお、保持部３２１には、エネルギーの最小値や最小値が得られたときの各ニューロンのビット値を保持しておくこともできる。この場合、制御回路３３０は、更新対象ニューロンを決定する処理が所定回数、繰り返されたのちに、エネルギーの最小値や最小値が得られたときの各ニューロンのビット値を保持部３２１から取得して、制御装置２００に送信してもよい。

【0043】

制御回路３３０は、例えばＡＳＩＣやＦＰＧＡなどの特定用途の電子回路にて実現できる。なお、制御回路３３０は、ＣＰＵやＤＳＰなどのプロセッサであってもよい。その場合、プロセッサは、図示しないメモリに記憶されたプログラムを実行することで、上記の処理を行う。

【0044】

また、制御回路３３０の一部または全ての機能を行う要素が、更新制御回路３２０または制御装置２００に含まれていてもよい。
このようなシステムにおいて、サーバ１００は、組み合わせ最適化問題の求解の依頼に応じて、その組み合わせ最適化問題に対応するイジングモデルのハミルトニアンを生成する。生成されるハミルトニアンには、三次以上の高次項が含まれる場合がある。

【0045】

以下に、１つの四次項、および２つの三次項からなるハミルトニアンの例を示す。

【0046】

【数1】

【0047】

ここで、σ_z ⁱは、ｉ番目のビットに作用するパウリ演算子のｚ成分を表す行列（パウリ行列）である。式（１）では、σ_z ¹，σ_z ²，σ_z ³，σ_z ⁴の４つのパウリ行列が含まれる。１つのパウリ行列が作用する１つのビットの値の計算には、１つのニューロン回路が割り当てられる。パウリ行列が４つであれば、イジングマシン３００では４つのニューロン回路を用いて解の探索を行う。ただし、式（１）に示すようにハミルトニアンに高次項が含まれたままでは、イジングマシン３００による解探索を行うことができない。そこで、式（１）に示すように、解くべきハミルトニアンに三次以上の高次項が含まれる場合、サーバ１００は、二次以下の項のみを含む形式（イジング形式）にハミルトニアンを変換する。

【0048】

前述の非特許文献１によると、σ_z ⁱに関する三次以上の高次項に対して次の２つの式が成り立つ。

【0049】

【数2】

【0050】

【数3】

【0051】

サーバ１００は、式（２）および式（３）を式（１）の各項に適用して二次項に落とす。その際、サーバ１００は、係数の符号が正（＋）の項については式（２）を適用する。またサーバ１００は、係数の符号が負（－）の項については式（３）を適用する。

【0052】

なお、四次項に対して式（２）または式（３）を適用すると複数の三次項が出てくる。そこでサーバ１００は、四次項を変換して得られた三次項に対して再度式（２）または式（３）を適用する。これにより、四次項を二次項へ落とすことができる。

【0053】

五次以上の高次項がハミルトニアンに含まれる場合についても同様に、サーバ１００は、式（２）または式（３）を繰り返し適用することで、最終的にすべての項を二次項以下に落とすことができる。高次項を二次項に落とすと、ハミルトニアンに含まれるパウリ行列の数が増加する。すなわちパウリ行列で示されるパウリ演算子が作用するビット数が増加する。以下、増加した分のビットを補助ビットと呼ぶ。

【0054】

増加した補助ビットの分だけ、解の探索時には、イジングマシン３００においてニューロン回路が余分に使用される。解くべきハミルトニアンに多数の高次項が含まれていると、高次項を二次項に変換することで発生する補助ビットが膨大な数になる。変換前のハミルトニアンに含まれるパウリ行列に対応するビットと補助ビットとの総数が、イジングマシン３００が有するニューロン回路数を超えてしまうと、そのハミルトニアンの最小値の探索処理を、イジングマシン３００で扱うことができなくなってしまう。

【0055】

例えば式（１）のハミルトニアンの第１項、第２項、第３項それぞれに対して、補助ビットの削減策を適用せずに、式（２）または式（３）によって二次項に落とし込むと、以下の通りとなる。
（第１項）

【0056】

【数4】

【0057】

（第２項）

【0058】

【数5】

【0059】

（第３項）

【0060】

【数6】

【0061】

上記第１項～第３項には、σ_z ⁵，σ_z ⁶，σ_z ⁷，σ_z ⁸，σ_z ⁹，σ_z ¹⁰の６個の追加のパウリ行列が含まれる。すなわちσ_z ⁵，σ_z ⁶，σ_z ⁷，σ_z ⁸，σ_z ⁹，σ_z ¹⁰それぞれに対応する６個の補助ビットが発生している。組み合わせ最適化問題の規模が大きくなると、補助ビット数も大量となる。

【0062】

そこでサーバ１００は、複数の高次項を二次項に落とす際に、途中の段階で出てくる同類項をまとめることで、補助ビット数を削減する。
以下、図５を参照して、サーバ１００が有する機能について説明する。

【0063】

図５は、サーバが有する機能の一例を示すブロック図である。サーバ１００は、問題受付部１１０、イジングモデル生成部１２０、記憶部１３０、および解探索依頼部１４０を有する。

【0064】

問題受付部１１０は、端末装置３１から、ユーザが求解を希望する組み合わせ最適化問題を取得する。問題受付部１１０は、取得した組み合わせ最適化問題をイジングモデル生成部１２０に送信する。また問題受付部１１０は、イジングマシン３００を利用して得られた、組み合わせ最適化問題の解を、解探索依頼部１４０から取得する。問題受付部１１０は、取得した解（例えばハミルトニアンが最小値となる複数のビットの値）に基づいて、組み合わせ最適化問題における最適な組み合わせを示す情報（例えば最短の配送ルート）を生成する。そして問題受付部１１０は、最適な組み合わせを示す情報を端末装置３１に送信する。

【0065】

イジングモデル生成部１２０は、問題受付部１１０から組み合わせ最適化問題を取得すると、その組み合わせ最適化問題に対応するイジングモデルを生成する。すなわちイジングモデル生成部１２０は、取得した組み合わせ最適化問題を、イジングモデルの基底状態を求める問題として定式化する。例えばイジングモデル生成部１２０は、組み合わせ最適化問題に対応するイジングモデルのエネルギー関数であるハミルトニアン１３１を生成する。イジングモデル生成部１２０は、生成したハミルトニアン１３１を記憶部１３０に格納する。

【0066】

イジングモデル生成部１２０は、高次項を含まないハミルトニアン１３１を生成するために、ハミルトニアン生成部１２１と次数変換部１２２とを有する。
ハミルトニアン生成部１２１は、組み合わせ最適化問題に対応するイジングモデルのエネルギー関数を表すハミルトニアン１３１を生成する。ハミルトニアン生成部１２１が生成した段階のハミルトニアン１３１は、三次以上の高次項を含む。ハミルトニアン生成部１２１は、生成したハミルトニアン１３１を記憶部１３０に格納する。

【0067】

なおハミルトニアン生成部１２１は、システムの管理者から、組み合わせ最適化問題に対応するハミルトニアン１３１の入力を受け付けてもよい。例えば組み合わせ最適化問題のイジングモデルへの定式化を自動で行うのが困難な場合、システムの管理者が組み合わせ最適化問題を解釈し、対応するハミルトニアン１３１をハミルトニアン生成部１２１に入力する。この場合、ハミルトニアン生成部１２１は、管理者によって入力されたハミルトニアン１３１を記憶部１３０に格納する。

【0068】

次数変換部１２２は、記憶部１３０からハミルトニアン１３１を取得し、ハミルトニアン１３１を二次以下の次数の項のみを含む式に変換する。この際、次数変換部１２２は、ハミルトニアン１３１に含まれるパウリ行列数の増加を抑止することができる変換手順によって、ハミルトニアン１３１を変換する。次数変換部１２２は、変換後のハミルトニアン１３１を記憶部１３０に格納する。

【0069】

イジングモデル生成部１２０は、二次以下の次数の項のみを含むように変換されたハミルトニアン１３１を記憶部１３０から取得し、解探索依頼部１４０に送信する。
記憶部１３０は、組み合わせ最適化問題に対応するイジングモデルのハミルトニアン１３１を記憶する。記憶部１３０は、例えばサーバ１００のメモリ１０２またはストレージ装置１０３の記憶領域の一部である。

【0070】

解探索依頼部１４０は、イジングモデル生成部１２０から取得したハミルトニアンの最小値の探索依頼を制御装置２００に送信する。解探索依頼部１４０は、制御装置２００から探索結果として得られた解を取得すると、その解を問題受付部１１０に送信する。

【0071】

なお、図５に示した各要素間を接続する線は通信経路の一部を示すものであり、図示した通信経路以外の通信経路も設定可能である。また、図５に示した各要素の機能は、例えば、その要素に対応するプログラムモジュールをコンピュータに実行させることで実現することができる。

【0072】

上記のように、サーバ１００では、次数変換部１２２において、パウリ行列の数の増加を抑止することができる変換手順によって、ハミルトニアンを変換する。その結果、大規模な組み合わせ最適化問題であっても、イジングマシン３００を用いた解探索が可能となる。

【0073】

次にサーバ１００における処理の手順について、フローチャートを参照して詳細に説明する。
図６は、サーバの処理手順の一例を示すフローチャートである。以下、図６に示す処理をステップ番号に沿って説明する。

【0074】

［ステップＳ１０１］問題受付部１１０は、端末装置３１から、組み合わせ最適化問題を受け付ける。問題受付部１１０は、受け付けた組み合わせ最適化問題をイジングモデル生成部１２０に送信する。

【0075】

［ステップＳ１０２］イジングモデル生成部１２０では、ハミルトニアン生成部１２１が取得した組み合わせ最適化問題をイジングモデルで定式化し、そのイジングモデルのハミルトニアン１３１を生成する。例えばハミルトニアン生成部１２１は、組み合わせ最適化問題が巡回セールスマン問題のような代表的な問題であれば、その問題に対応する定型の式に、巡回する町の数などの値を設定し、ハミルトニアン１３１を生成する。ハミルトニアン生成部１２１は、生成したハミルトニアン１３１を記憶部１３０に格納する。なお、ステップＳ１０２で生成したハミルトニアン１３１は、三次以上の項を含む場合がある。

【0076】

［ステップＳ１０３］イジングモデル生成部１２０の次数変換部１２２は、ハミルトニアン生成部１２１が生成したハミルトニアン１３１の各項の次数が二次以下になるように変換する。次数変換処理の詳細は後述する（図７参照）。

【0077】

［ステップＳ１０４］イジングモデル生成部１２０は、生成したハミルトニアン１３１を解探索依頼部１４０に送信する。解探索依頼部１４０は、ハミルトニアン１３１が最小値となるビット値の探索依頼を制御装置２００に送信する。

【0078】

［ステップＳ１０５］解探索依頼部１４０は、制御装置２００から探索によって得られた解を取得する。解は、例えばハミルトニアン１３１の最小値が得られる各状態変数の値の組み合わせである。解探索依頼部１４０は、取得した解を問題受付部１１０に送信する。

【0079】

［ステップＳ１０６］問題受付部１１０は、取得した解に基づいて、組み合わせ最適化問題の最適な組み合わせを示す情報を、端末装置３１に送信する。
次に、次数変換処理の手順について具体的に説明する。

【0080】

図７は、次数変換処理の手順の一例を示すフローチャートである。以下、図７に示す処理をステップ番号に沿って説明する。
［ステップＳ１１１］次数変換部１２２は、ハミルトニアン生成部１２１が生成した、三次以上の項を含むハミルトニアン１３１を記憶部１３０から取得する。

【0081】

［ステップＳ１１２］次数変換部１２２は、取得したハミルトニアンの解を探索する際に使用するビット数をカウントし、変数ｎに設定する。例えば次数変換部１２２は、取得したハミルトニアンに含まれるパウリ行列の種類数を、使用ビット数を表す変数ｎに設定する。

【0082】

［ステップＳ１１３］次数変換部１２２は、変換過程のハミルトニアンに含まれる最高次の項を１つ選択し、式（２）または式（３）を用いて、選択した項をその項より一次だけ低い次数の項に変換する。例えば次数変換部１２２は、選択した項の符号が正であれば、その項を式（２）によって変換する。また次数変換部１２２は、選択した項の符号が負であれば、その項を式（３）によって変換する。次数変換部１２２は、選択した項の変換により生じたパウリ行列に対応するビットを、ｎ＋１番目のビット（補助ビット）とする。

【0083】

［ステップＳ１１４］次数変換部１２２は、使用ビット数ｎに１を加算する（ｎ＝ｎ＋１）。
［ステップＳ１１５］次数変換部１２２は、変換過程のハミルトニアンに含まれる項のうち、同類項を１つの項にまとめる。例えば次数変換部１２２は、係数以外が共通の複数の項の係数の和を計算し、その和を新たな項（係数以外は元と同じ）の係数とする。

【0084】

［ステップＳ１１６］次数変換部１２２は、変換過程のハミルトニアンのすべての項が二次以下となったか否かを判断する。次数変換部１２２は、すべての項が二次以下となった場合、処理をステップＳ１１７に進める。また次数変換部１２２は、三次以上の高次項が残っている場合、処理をステップＳ１１３に進める。

【0085】

［ステップＳ１１７］次数変換部１２２は、すべての項が二次以下となったハミルトニアンを出力する。
このように高次項を変換するごとに、係数以外が共通の同類項どうしをまとめることで、式（２）または式（３）を用いて項を変換する回数が削減される。項の次数の変換が行われるごとに補助ビットが発生するため、変換回数が少なければ、その分、発生する補助ビットの数も削減される。

【0086】

以下、式（１）を変換する場合の例を用いて、補助ビットの削減効果について説明する。
図８は、高次項の変換例を示す第１の図である。式（１）では、第１項が四次項であり、他の２項が三次項である。そこで次数変換部１２２は、まず第１項を三次項に変換する。第１項の符号は正であるため、次数変換部１２２は、式（２）を用いて変換を行う。

【0087】

式（１）に示した高次項を含むハミルトニアン１３１ａの第１項を変換すると、以下の式が得られる。

【0088】

【数7】

【0089】

式（７）に示すように、次数変換部１２２は、式（１）の第１項のみ三次まで落とし、式（１）の第２項と第３項とは三次のまま残しておく。式（７）において追加されたパウリ行列「σ_z ⁵」が、高次項を変換することで生じる補助ビットに対応する。

【0090】

ここで第１項を変換することで得られた三次の項のうちの「－σ_z ¹σ_z ³σ_z ⁴」の項は、式（１）の第２項「－４σ_z ¹σ_z ³σ_z ⁴」と係数以外のパウリ行列が同じである。次数変換部１２２は、係数以外が共通のこれらの同類項を１つの項「－５_z ¹σ_z ³σ_z ⁴」にまとめる。また第１項を変換することで得られた三次の項のうちの「－σ_z ²σ_z ³σ_z ⁴」の項は、式（１）の第２項「－２σ_z ²σ_z ³σ_z ⁴」と係数以外のパウリ行列が同じである。次数変換部１２２は、係数以外が共通のこれらの同類項を１つの項「－３σ_z ²σ_z ³σ_z ⁴」にまとめる。

【0091】

係数以外が共通の項をまとめた結果、以下の式（８）に示すようなハミルトニアン１３１ｂが得られる。

【0092】

【数8】

【0093】

式（８）には、３つの三次項が含まれている。そこで次数変換部１２２は、三次項それぞれを、式（２）または式（３）に基づいて二次項に変換する。
図９は、高次項の変換例を示す第２の図である。次数変換部１２２が式（８）の項「２_z ³σ_z ⁴σ_z ⁵」を式（２）に基づいて変換すると、追加のパウリ行列「σ_z ⁶」が生じる。次数変換部１２２が式（８）の項「－５_z ¹σ_z ³σ_z ⁴」を式（３）に基づいて変換すると、追加のパウリ行列「σ_z ⁷」が生じる。次数変換部１２２が式（８）の項「－３σ_z ²σ_z ³σ_z ⁴」を式（３）に基づいて変換すると、追加のパウリ行列「σ_z ⁸」が生じる。

【0094】

三次項それぞれを二次項に変換した結果、ハミルトニアンは以下の式（９）となる。

【0095】

【数9】

【0096】

式（９）において、式（１）から増加したパウリ行列は、「σ_z ⁵」「σ_z ⁶」「σ_z ⁷」「σ_z ⁸」の４つである。すなわち式（９）で表されるハミルトニアンの最小値を求解するために使用する補助ビット数は「４」である。式（４）～式（６）に示したように、ビット数削減の工夫を伴わずに変換をすると補助ビット数が「６」になる。したがって、図７に示す手順で次数変換処理を行うことで、補助ビット数が３３％削減される。全使用ビット数の削減率は２０％である。

【0097】

なお組み合わせ最適化問題の規模が大きくなるほど、補助ビット数の削減効果も大きくなる。例えば前述の非特許文献２によれば、水素分子の量子化学計算で使用する補助ビット数が「４２４」（全使用ビット数「４４０」）である。それに対して、図７に示した手順で高次式から二次式への変換を行えば、補助ビット数が「１６８」（全使用ビット数「１８４」）となる。すなわち補助ビット数が６０％削減される。全使用ビット数の削減率は５８％である。

【0098】

このようにイジングモデルを用いた求解において使用する補助ビット数が削減できることで、大規模な組み合わせ最適化問題を、イジングマシン３００を利用して高速に解くことが可能となる。すなわちイジングマシン３００を用いて解くことが可能な組み合わせ最適化問題の範囲が広がり、複雑な問題を高速に解くことができる。

【0099】

〔その他の実施の形態〕
第２の実施の形態は、サーバ１００と制御装置２００とが別に設けられているが、サーバ１００と制御装置２００とを１つのコンピュータで実現することもできる。

【0100】

また第２の実施の形態では、ビットの値をニューロン回路で算出するイジングマシン３００の例を示したが、量子コンピュータをイジングマシン３００として利用することもできる。量子コンピュータをイジングマシン３００として利用した場合、ハミルトニアンのパウリ行列に対応するビットが量子ビットとなる。

【0101】

以上、実施の形態を例示したが、実施の形態で示した各部の構成は同様の機能を有する他のものに置換することができる。また、他の任意の構成物や工程が付加されてもよい。さらに、前述した実施の形態のうちの任意の２以上の構成（特徴）を組み合わせたものであってもよい。

【符号の説明】

【0102】

１ イジングマシン
１０ 次数変換装置
１１ 記憶部
１１ａ ハミルトニアン
１２ 処理部

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】