特許 7402007 液晶ドライバＩＣ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-12-12

(45)【発行日】2023-12-20

(54)【発明の名称】液晶ドライバＩＣ

(51)【国際特許分類】

   G09G 3/36 20060101AFI20231213BHJP

   G09G 3/04 20060101ALI20231213BHJP

   G09G 3/34 20060101ALI20231213BHJP

   G02F 1/133 20060101ALI20231213BHJP

   G01R 31/28 20060101ALI20231213BHJP

【ＦＩ】

G09G3/36

G09G3/04 N

G09G3/04 S

G09G3/04 F

G09G3/34 J

G02F1/133 545

G01R31/28 V

【請求項の数】 8

(21)【出願番号】P 2019182025

(22)【出願日】2019-10-02

(65)【公開番号】P2021056471

(43)【公開日】2021-04-08

【審査請求日】2022-08-31

(73)【特許権者】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110001933

【氏名又は名称】弁理士法人 佐野特許事務所

(72)【発明者】

【氏名】井上 泰伸

【審査官】橋本 直明

(56)【参考文献】

【文献】国際公開第２０１８／０６６２９２（ＷＯ，Ａ１）

【文献】特開２０１４－０１９３００（ＪＰ，Ａ）

【文献】特開平１１－０８７７７４（ＪＰ，Ａ）

【文献】特開平１０－２３２６４２（ＪＰ，Ａ）

【文献】特開２０１９－１２８５３６（ＪＰ，Ａ）

【文献】中国特許出願公開第１０９７９１７５０（ＣＮ，Ａ）

【文献】米国特許第０５５１５３９０（ＵＳ，Ａ）

【文献】特開２００８－１５２０２４（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０９Ｇ ３／３６

Ｇ０９Ｇ ３／０４

Ｇ０９Ｇ ３／３４

Ｇ０２Ｆ １／１３３

Ｇ０１Ｒ ３１／２８

(57)【特許請求の範囲】

【請求項1】

ロジック回路と、
前記ロジック回路の出力に応じたレベルの駆動制御信号を液晶部に出力する出力部と、
前記駆動制御信号のレベルが前記ロジック回路の出力に応じたレベルになっていない場合にエラー出力を行うエラー判定部と、アドレス判定部と、を含む回路ブロックをｋ（ｋは２以上の自然数）個備え、
ｋ個の前記エラー判定部の前記エラー出力に関する論理和であるエラー信号を生成するエラー信号生成部を備える液晶ドライバＩＣであって、
前記アドレス判定部は、前記液晶ドライバＩＣの内部且つ前記回路ブロックの外部に配置されるアドレス発生器から供給される供給アドレスとｋ個の前記回路ブロックそれぞれで固有の固有アドレスとが一致するか否かを判定し、
前記エラー判定部は、同一の前記回路ブロック内の前記アドレス判定部によって前記供給アドレスと前記固有アドレスとが一致しないと判定されれば、前記エラー出力をマスクする、液晶ドライバＩＣ。

【請求項2】

前記ロジック回路の出力に応じたレベルが３値以上存在し、
前記エラー判定部におけるレベルの検出機能で検出可能なレベルが特定の２値に限られる、請求項１に記載の液晶ドライバＩＣ。

【請求項3】

前記エラー信号生成部は、２入力のＯＲゲートを（ｋ－１）個備え、
（ｋ－１）個の前記ＯＲゲートが所定の直線方向に沿って並んで配置され、
（ｋ－１）個の前記ＯＲゲートそれぞれにおいて前記ＯＲゲートの第１入力端子及び第２入力端子が前記所定の直線方向の一方側に配置され前記ＯＲゲートの出力端子が前記所定の直線方向の他方側に配置され、
ｋは３以上であって、（ｋ－１）個の前記ＯＲゲートのうち最も前記所定の直線方向の他方側に配置される前記ＯＲゲートを除く（ｋ－２）個の前記ＯＲゲートの出力端子はそれぞれ、前記所定の直線方向の他方側に隣接する前記ＯＲゲートの第１入力端子に接続される、請求項１又は請求項２に記載の液晶ドライバＩＣ。

【請求項4】

前記駆動制御信号のレベルが前記ロジック回路の出力に応じたレベルになっていない場合において前記供給アドレスと前記固有アドレスとが一致する前記回路ブロックの前記ロジック回路の出力は、前記駆動制御信号のレベルが前記ロジック回路の出力に応じたレベルになっていない場合において前記供給アドレスと前記固有アドレスとが一致しない前記回路ブロックの前記ロジック回路の出力と異なる、請求項１～３のいずれか一項に記載の液晶ドライバＩＣ。

【請求項5】

請求項１～４のいずれか一項に記載の液晶ドライバＩＣと、
前記液晶部と、
前記液晶部に光を照射する光源と、
を備え、
前記液晶部が複数の液晶素子を備え、
前記液晶ドライバＩＣが前記液晶素子を駆動する、液晶装置。

【請求項6】

請求項４に記載の液晶ドライバＩＣを備え、
前記光源が消灯している期間に、前記エラー判定部は、同一の前記回路ブロック内の前記アドレス判定部によって前記供給アドレスと前記固有アドレスとが一致しないと判定されれば、前記エラー出力をマスクする、請求項５に記載の液晶装置。

【請求項7】

前記光源が点灯している期間であれば、前記エラー判定部は、たとえ同一の前記回路ブロック内の前記アドレス判定部によって前記供給アドレスと前記固有アドレスとが一致しないと判定されても、前記エラー出力をマスクしない、請求項６に記載の液晶装置。

【請求項8】

請求項５～７のいずれか一項に記載の液晶装置を備える、車両。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、液晶素子を駆動する液晶ドライバＩＣ（Integrated Circuit）に関する。

【背景技術】

【0002】

特許文献１で提案されている表示ドライバＩＣは、液晶素子を駆動する液晶ドライバＩＣとして用いることができ、駆動制御信号の出力に関連する回路或いは信号ラインにショート故障が発生しているか否かを判定できる。

【先行技術文献】

【特許文献】

【0003】

【文献】国際公開第２０１８／０６６２９２号（段落００４３乃至段落００４７及び段落００５０乃至段落００５３）

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、特許文献１で開示されている表示ドライバＩＣでは、いずれかの駆動制御信号の出力に関連する回路或いは信号ラインにショート故障が発生している場合に、ショート故障が発生していることは判定できても、どの駆動制御信号の出力に関連する回路或いは信号ラインにショート故障が発生しているかを特定することはできなかった。

【0005】

本発明は、上記の状況に鑑み、いずれかの駆動制御信号の出力に関連する回路或いは信号ラインにショート故障が発生している場合に、どの駆動制御信号の出力に関連する回路或いは信号ラインにショート故障が発生しているかを特定できる液晶ドライバＩＣを提供することを目的とする。

【課題を解決するための手段】

【0006】

本明細書中に開示されている液晶ドライバＩＣは、ロジック回路と、前記ロジック回路の出力に応じたレベルの駆動制御信号を液晶部に出力する出力部と、前記駆動制御信号のレベルが前記ロジック回路の出力に応じたレベルになっていない場合にエラー出力を行うエラー判定部と、アドレス判定部と、を含む回路ブロックをｋ（ｋは２以上の自然数）個備え、ｋ個の前記エラー判定部の前記エラー出力に関する論理和であるエラー信号を生成するエラー信号生成部を備える液晶ドライバＩＣであって、前記アドレス判定部は、前記液晶ドライバＩＣの内部且つ前記回路ブロックの外部に配置されるアドレス発生器から供給される供給アドレスとｋ個の前記回路ブロックそれぞれで固有の固有アドレスとが一致するか否かを判定し、前記エラー判定部は、同一の前記回路ブロック内の前記アドレス判定部によって前記供給アドレスと前記固有アドレスとが一致しないと判定されれば、前記エラー出力をマスクする構成（第１の構成）である。

【0007】

上記第１の構成の液晶ドライバＩＣにおいて、前記ロジック回路の出力に応じたレベルが３値以上存在し、前記エラー判定部におけるレベルの検出機能で検出可能なレベルが特定の２値に限られる構成（第２の構成）にしてもよい。

【0008】

上記第１または第２の構成の液晶ドライバＩＣにおいて、前記エラー信号生成部は、２入力のＯＲゲートを（ｋ－１）個備え、（ｋ－１）個の前記ＯＲゲートが所定の直線方向に沿って並んで配置され、（ｋ－１）個の前記ＯＲゲートそれぞれにおいて前記ＯＲゲートの第１入力端子及び第２入力端子が前記所定の直線方向の一方側に配置され前記ＯＲゲートの出力端子が前記所定の直線方向の他方側に配置され、ｋは３以上であって、（ｋ－１）個の前記ＯＲゲートのうち最も前記所定の直線方向の他方側に配置される前記ＯＲゲートを除く（ｋ－２）個の前記ＯＲゲートの出力端子はそれぞれ、前記所定の直線方向の他方側に隣接する前記ＯＲゲートの第１入力端子に接続される構成（第３の構成）にしてもよい。

【0009】

上記第１～第３いずれかの構成の液晶ドライバＩＣにおいて、前記駆動制御信号のレベルが前記ロジック回路の出力に応じたレベルになっていない場合において前記供給アドレスと前記固有アドレスとが一致する前記回路ブロックの前記ロジック回路の出力は、前記駆動制御信号のレベルが前記ロジック回路の出力に応じたレベルになっていない場合において前記供給アドレスと前記固有アドレスとが一致しない前記回路ブロックの前記ロジック回路の出力と異なる構成（第４の構成）にしてもよい。

【0010】

本明細書中に開示されている液晶装置は、上記第１～第４いずれかの構成の液晶ドライバＩＣと、前記液晶部と、前記液晶部に光を照射する光源と、を備え、前記液晶部が複数の液晶素子を備え、前記液晶ドライバＩＣが前記液晶素子を駆動する構成（第５の構成）である。

【0011】

上記第５の構成の液晶装置において、上記第４の構成の液晶ドライバＩＣを備え、前記光源が消灯している期間に、前記エラー判定部は、同一の前記回路ブロック内の前記アドレス判定部によって前記供給アドレスと前記固有アドレスとが一致しないと判定されれば、前記エラー出力をマスクする構成（第６の構成）にしてもよい。

【0012】

上記第６の構成の液晶装置において、前記光源が点灯している期間であれば、前記エラー判定部は、たとえ同一の前記回路ブロック内の前記アドレス判定部によって前記供給アドレスと前記固有アドレスとが一致しないと判定されても、前記エラー出力をマスクしない構成（第７の構成）にしてもよい。

【0013】

本明細書中に開示されている車両は、上記第５～第７いずれかの構成の液晶装置を備える構成（第８の構成）である。

【発明の効果】

【0014】

本明細書中に開示されている液晶ドライバＩＣによれば、いずれかの駆動制御信号の出力に関連する回路或いは信号ラインにショート故障が発生している場合に、どの駆動制御信号の出力に関連する回路或いは信号ラインにショート故障が発生しているかを特定できる。

【図面の簡単な説明】

【0015】

【図1】一実施例に係る液晶表示装置の概略上面図

【図2】液晶ドライバＩＣの一構成例を示すブロック図

【図3A】ＣＯＭラインのパターン例を示す図

【図3B】ＣＯＭラインが１本である場合のＣＯＭラインのパターン例を示す図

【図4】ＳＥＧラインのパターン例を示す図

【図5】表示パターン例を示す図

【図6】データフリップフロップの配置例を示す図

【図7】第２判定回路の一構成例を示す図

【図8】第２判定回路の他の構成例を示す図

【図9】アドレス発生器及び各回路ブロックのロジック回路を示す図

【図10】ロジック回路の一構成例を示す図

【図11】動作シーケンスの一例を示す図

【図12】第２判定回路のスキャンモード動作における走査信号及びデータ信号の一例を示す図

【図13】全体エラー信号出力回路の一構成例を示す図

【図14】液晶ドライバＩＣの概略透過上面図

【図15】液晶表示装置が搭載される車両の外観図

【発明を実施するための形態】

【0016】

＜全体構成＞
図１は、一実施例に係る液晶表示装置の概略上面図である。図１に示す液晶表示装置は、ホスト機器であるＭＰＵ（Micro Processing Unit）１００と、ＭＰＵ１００から表示データを受け取る液晶ドライバＩＣ２００と、液晶ドライバＩＣ２００から駆動制御信号（後述する走査信号ＣＯＭ０～ＣＯＭ３及びデータ信号ＳＥＧ０～ＳＥＧ９）を受け取る液晶表示パネル３００と、バックライト（不図示）と、を有する。

【0017】

液晶表示パネル３００は、ガラス基板上に形成される液晶部４００を有する。液晶部４００は、複数の液晶素子を有する。バックライト（不図示）は液晶部４００に光を照射する。液晶ドライバＩＣ２００は、液晶表示パネル３００のガラス基板上にＣＯＧ実装され、液晶部４００の液晶素子に駆動制御信号を出力する。

【0018】

図２は、液晶ドライバＩＣ２００の一構成例を示すブロック図である。

【0019】

液晶ドライバＩＣ２００は、電源電圧端子Ｔ１に印加される電源電圧ＶＤＤとグランド電位端子Ｔ２に印加されるグランド電圧ＶＳＳとの差である内部電源電圧によって駆動する。パワーオンリセット回路１は、電源電圧端子Ｔ１に印加される電源電圧ＶＤＤが低下すると、液晶ドライバＩＣ２００全体の動作をリセットする。

【0020】

シリアルインターフェース２は、ＭＰＵ１００との間で例えばＩ２Ｃ等のシリアルバス通信を行う。シリアルインターフェース２は、ロジック回路であって、ＭＰＵ１００から送られてくるデータをレジスタに保持しながら、コマンドデータデコーダ３に出力する。

【0021】

コマンドデータデコーダ３は、コマンドレジスタ４に書き込まれているレジスタ値を参照して、シリアルインターフェース２から出力されるシリアルデータに含まれるコマンドをデコードする。

【0022】

シリアルインターフェース２から出力されるシリアルデータに含まれる表示データは、コマンドデータデコーダ３から表示データＲＡＭ（Random Access Memory）５に出力される。

【0023】

発振器６は、外部から供給される外部発振信号ＯＳＣ又は発振器６自身の発振により生成される内部発振信号をＣＯＭＭＯＮカウンタ７に出力する。

【0024】

ＣＯＭＭＯＮカウンタ７は、発振器６から出力される外部発振信号ＯＳＣ又は内部発振信号に基づいて走査期間を制御する。

【0025】

液晶電圧生成部８は、外部から供給される液晶駆動用の定電圧ＶＬＣＤを分圧して、４値の電圧Ｖ１～Ｖ４を生成する。電圧Ｖ１＞電圧Ｖ２＞電圧Ｖ３＞電圧Ｖ４であって、電圧Ｖ１は定電圧ＶＬＣＤと同一値であり、電圧Ｖ４はグランド電圧ＶＳＳと同一値である。

【0026】

液晶バイアス選択部群９Ｇは、１４個の液晶バイアス選択部を有する。各液晶バイアス選択部は、電圧Ｖ１～Ｖ４から選択した電圧をＣＯＭＭＯＮドライバ又はＳＥＧＭＥＮＴドライバに供給する。

【0027】

ＣＯＭＭＯＮドライバ群１０Ｇは、４個のＣＯＭＭＯＮドライバを有する。ｍ（ｍは４以下の自然数）番目のＣＯＭＭＯＮドライバは、ｍ番目の液晶バイアス選択部の出力を用いて走査信号ＣＯＭ（ｍ－１）を生成して液晶部４００に出力する。ＳＥＧＭＥＮＴドライバ群１１Ｇは、１０個のＳＥＧＭＥＮＴドライバを有する。ｎ（ｎは１０以下の自然数）番目のＣＯＭＭＯＮドライバは、表示データ用ＲＡＭ５から出力される表示データに基づいて、（ｎ＋４）番目の液晶バイアス選択部の出力を用いてデータ信号ＳＥＧ（ｎ－１）を生成して液晶部４００に出力する。なお、本実施形態における走査信号の個数（＝４個）及び本実施形態におけるデータ信号の個数（＝１０個）はあくまで一例であって、走査信号の個数及びデータ信号の個数は本実施形態に限定されるものではない。

【0028】

第１～第４判定回路２１～２４及び全体エラー信号出力回路２５の詳細については後述する。

【0029】

図３Ａは、ＣＯＭラインのパターン例を示す図である。走査信号ＣＯＭ０～ＣＯＭ３がそれぞれ供給される４本のＣＯＭラインが液晶部４００において図３Ａに示すように配置されている。本実施形態とは異なり、ＣＯＭラインを１本にする場合には、ＣＯＭラインを液晶部４００において例えば図３Ｂに示すように配置すればよい。

【0030】

図４は、ＳＥＧラインのパターン例を示す図である。データ信号ＳＥＧ０～ＳＥＧ９がそれぞれ供給される１０本のＳＥＧラインが液晶部４００において図４に示すように配置されている。

【0031】

図３に示すＣＯＭラインのパターン例及び図４に示すＳＥＧラインのパターン例によってセグメント表示が可能となり、例えば図５に示すような表示が可能となる。

【0032】

＜第１判定回路＞
第１判定回路２１は、複数のデータフリップフロップを有する構成であって、デジタル回路内のレジスタのレジスタ値に異常が発生しているか否かを判定する。なお、図２に示す構成例においては、シリアルインターフェース２、コマンドデータデコーダ３、コマンドレジスタ４、表示データＲＡＭ５、及びＣＯＭＭＯＮカウンタ７によってデジタル回路が構成されている。外来電気ノイズによってデジタル回路内のレジスタのレジスタ値に異常が発生する。したがって、外来電気ノイズの影響を受けやすい位置にデータフリップフロップを配置する。そして、第１判定回路２１は、データフリップフロップに書き込んだ値（期待値）とデータフリップフロップから読み込んだ値とが不一致である場合に、デジタル回路内のレジスタのレジスタ値に異常が発生している蓋然性が高いので、デジタル回路内のレジスタのレジスタ値に異常が発生したと判定する。

【0033】

第１判定回路２１は、データフリップフロップに書き込むデータの生成、及び、データフリップフロップに書き込んだ値（期待値）とデータフリップフロップから読み込んだ値との比較を行う。

【0034】

ここで、データフリップフロップに書き込まれる値は、書き込まれる前にデータフリップフロップに書き込まれていた値の反転値であることが望ましい。例えば、第１判定回路２１が５個のデータフリップフロップそれぞれに書き込まれるデータを順番に生成する場合、最初に第１判定回路２１によって生成されるデータが「１０１０１」であれば、その後の比較の後に第１判定回路２１によって生成されるデータを「０１０１０」にすればよい。データフリップフロップに書き込まれる値が固定されていると、例えば破損したデータフリップフロップの出力がたまたまデータフリップフロップに書き込まれる値と一致し続けるというような不具合が生じ得るからである。

【0035】

図６は、データフリップフロップの配置例を示す図である。液晶ドライバＩＣ２００は平面視において矩形状であって、データフリップフロップＦＦ１～ＦＦ４は液晶ドライバＩＣ２００の四隅に配置される。液晶ドライバＩＣ２００の四隅が外来電気ノイズの影響を最も受けやすい位置であると考えられるからである。

【0036】

また、電源電圧ＶＤＤの変動も外来電気ノイズとなり得る。電源電圧端子Ｔ１の接続される電源電圧配線パターンＰ１は、液晶ドライバＩＣ２００の外縁に沿ったガードリング部と、図６中の上下方向に延びる線幅の太い第１直線部と、図６中の左右方向に延びる線幅が第１直線部より細い第２直線部と、を有している。データフリップフロップＦＦ５は、電源電圧配線パターンＰ１内で電源電圧端子Ｔ１に対して最もインピーダンスが大きくなる箇所ＰＴ１の近傍に配置される。最もインピーダンスが大きくなる箇所ＰＴ１は、電源電圧ＶＤＤの変動が最も大きくなり、電源電圧ＶＤＤの変動が最も外来電気ノイズになり易い場所であると考えられるからである。

【0037】

また、グランド電圧ＶＳＳの変動も電源電圧ＶＤＤの変動と同様に外来電気ノイズとなり得る。したがって、グランド電位端子Ｔ２に接続されるグランド電位配線パターンの内でグランド電位端子Ｔ２に対して最もインピーダンスが大きくなる箇所の近傍にデータフリップフロップを配置してもよい。

【0038】

なお、本実施形態と異なり、データフリップフロップは単数であってもよい。

【0039】

＜第２判定回路＞
図７は、第２判定回路２２の一構成例を示す図である。液晶ドライバＩＣ２００は、走査信号ＣＯＭ３～ＣＯＭ０をそれぞれ生成する回路ブロックＣＢ＿ＣＯＭ３～ＣＢ＿ＣＯＭ０及びデータ信号ＳＥＧ０～ＳＥＧ９をそれぞれ生成する回路ブロックＣＢ＿ＳＥＧ０～ＣＢ＿ＳＥＧ９を備える。なお、図７において、回路ブロックＣＢ＿ＣＯＭ０及びＣＢ＿ＳＥＧ０～ＣＢ＿ＳＥＧ８は図示を省略している。

【0040】

各回路ブロックは基本的に同一の構成である。ただし、回路ブロックＣＢ＿ＣＯＭ３～ＣＢ＿ＣＯＭ０はロジック回路３３の出力に応じたレベルの走査信号を出力するＣＯＭＭＯＮドライバ１０を備えるのに対し、回路ブロックＣＢ＿ＳＥＧ０～ＣＢ＿ＳＥＧ９はロジック回路３３の出力に応じたレベルのデータ信号を出力するＳＥＧＭＥＮＴドライバを備える。ＳＥＧＭＥＮＴドライバはＣＯＭＭＯＮドライバ１０と同様の構成である。各回路ブロックは、液晶バイアス選択部９と、ＣＯＭＭＯＮドライバ１０又はＳＥＧＭＥＮＴドライバと、レベルシフタ３２と、ロジック回路３３と、を備える。

【0041】

図７に示す構成例の第２判定回路２２は、各回路ブロックのＴＴＬ（Transistor Transistor Logic）バッファ３１、レベルシフタ３２、ロジック回路３３、及びレベルシフタ３４と、各回路ブロックのロジック回路３３から判定結果を受け取るＯＲゲート３５とによって構成される。なお、図７に示す構成例では電源電圧ＶＤＤと定電圧ＶＬＣＤとが互いに異なる値の電圧であることを前提にレベルシフタ３２及び３４が設けられているが、電源電圧ＶＤＤと定電圧ＶＬＣＤとが同一値の電圧である場合にはレベルシフタ３２及び３４を設けない構成にしてもよい。

【0042】

ロジック回路３３は、走査信号又はデータ信号を特定の２値（例えば電圧Ｖ１又は電圧Ｖ４）に制御しているときにだけ、ＴＴＬバッファ３１をイネーブル状態にするイネーブル信号を出力する。ロジック回路３３から出力されるイネーブル信号は、レベルシフタ３４によってレベルシフトされた後、ＴＴＬバッファ３１に供給される。ＴＴＬバッファ３１の入力端は、走査信号又はデータ信号が出力される信号線に接続されている。ＴＴＬバッファ３１から出力される信号は、レベルシフタ３２によってレベルシフトされた後、ロジック回路３３に供給される。

【0043】

ロジック回路３３は、走査信号又はデータ信号を電圧Ｖ１に制御しているときにレベルシフタ３２から電圧Ｖ１に対応する電圧が戻れば、走査信号又はデータ信号の出力に関連する回路（ＣＯＭＭＯＮドライバ１０又はＳＥＧＭＥＮＴドライバ）或いは信号ラインにショート故障が発生しておらず、走査信号又はデータ信号のレベルがロジック回路３３の出力に応じたレベルになっていると判定する。同様に、ロジック回路３３は、走査信号又はデータ信号を電圧Ｖ４に制御しているときにレベルシフタ３２から電圧Ｖ４に対応する電圧が戻れば、走査信号又はデータ信号の出力に関連する回路（ＣＯＭＭＯＮドライバ１０又はＳＥＧＭＥＮＴドライバ）或いは信号ラインにショート故障が発生しておらず、走査信号又はデータ信号のレベルがロジック回路３３の出力に応じたレベルになっていると判定する。ロジック回路３３は、上記の判定結果として、異常が発生していると判定した場合にハイレベルの信号を出力し（エラー出力を行い）、異常が発生していないと判定した場合にローレベルの信号を出力する。

【0044】

ＯＲゲート３５は、各回路ブロックのロジック回路３３から出力される判定結果の論理和を出力信号Ｓ２として全体エラー信号出力回路２５（図２参照）に出力する。

【0045】

図７に示す構成例の第２判定回路２２は、４値の電圧Ｖ１～Ｖ４のうち特定の２値（例えば電圧Ｖ１又は電圧Ｖ４）のみを利用して判定を行っているため、４値の電圧Ｖ１～Ｖ４それぞれに対応するＡ／Ｄコンバータを設けることが不要な構成となり、小型化及び低コスト化を図ることができる。なお、液晶電圧生成部８（図２参照）が生成する電圧は、４値の電圧Ｖ１～Ｖ４に限定されることはなく、２値以上の電圧であればよい。

【0046】

第２判定回路２２内の配線の全長を短くする観点から、図７に示す構成例よりも図８に示す構成例の方が望ましい。図８に示す構成例の第２判定回路２２は、ＯＲゲート３５の代わりに１３個のＯＲゲート３５＿１～３５＿１３を備える点で図７に示す構成例の第２判定回路２２と異なる。なお、図７に示す構成例の第２判定回路２２と比較して、図８に示す構成例の第２判定回路２２は、並走する配線を削減できるので、レイアウトを小さくできるという利点も有する。また、図８に示す構成例の第２判定回路２２では、回路ブロックＣＢ＿ＣＯＭ２及びＯＲゲート３５＿１のレイアウトを、回路ブロックＣＢ＿ＣＯＭ１及びＯＲゲート３５＿２のレイアウト、回路ブロックＣＢ＿ＣＯＭ０及びＯＲゲート３５＿３のレイアウト、及び回路ブロックＣＢ＿ＳＥＧａ及びＯＲゲート３５＿（ａ＋４）の各レイアウト（ただし、上記ａは０以上９以下の整数）に転用できるので、レイアウトの設計が容易になる。

【0047】

ＯＲゲート３５＿１は、回路ブロックＣＢ＿ＣＯＭ３のロジック回路３３から出力される判定結果と、回路ブロックＣＢ＿ＣＯＭ２のロジック回路３３から出力される判定結果との論理和を出力する。ＯＲゲート３５＿２は、回路ブロックＣＢ＿ＣＯＭ１のロジック回路３３から出力される判定結果と、ＯＲゲート３５＿１の出力との論理和を出力する。ＯＲゲート３５＿２と同様に、ＯＲゲート３５＿３～３５＿１２は、対応する回路ブロックのロジック回路３３から出力される判定結果と、隣接するＯＲゲートの出力との論理和を出力する。ＯＲゲート３５＿１３は、回路ブロックＣＢ＿ＳＥＧ９のロジック回路３３から出力される判定結果と、ＯＲゲート３５＿１２の出力との論理和を出力信号Ｓ２として全体エラー信号出力回路２５（図２参照）に出力する。

【0048】

ここで、例えば、各回路ブロックのロジック回路３３から出力される判定結果それぞれをシリアルインターフェース２に送る構成にすれば、シリアルインターフェース２は、どの駆動制御信号（走査信号またはデータ信号）の出力に関連する回路或いは信号ラインにショート故障が発生しているかを把握することができる。しかしながら、そのような構成にした場合、余分な配線が必要となる。特に、図８に示す構成例を採用する場合、第２判定回路２２内の配線の全長を短くできるメリットよりも各回路ブロックのロジック回路３３とシリアルインターフェース２とを繋ぐ配線の引き回しが繁雑になるデメリットの方が大きくなる。

【0049】

そこで、本実施形態では、各回路ブロックのロジック回路３３内にアドレス判定回路を設けることで、いずれかの駆動制御信号（走査信号またはデータ信号）の出力に関連する回路或いは信号ラインにショート故障が発生している場合に、どの駆動制御信号（走査信号またはデータ信号）の出力に関連する回路或いは信号ラインにショート故障が発生しているかを特定できるようにしている。なお、本実施形態ではロジック回路３３内にアドレス判定回路を設けているが、アドレス判定回路はロジック回路３３の外部に設けてもよい。

【0050】

図９に示すように、シリアルインターフェース２内のアドレス発生器２Ａは、各回路ブロックのロジック回路３３にアドレスを供給する。例えば、アドレス発生器２Ａは、発振器６によって生成される内部発振信号に基づいて、各回路ブロックのロジック回路３３に供給するアドレス（以下、「供給アドレス」ともいう）の値を順次切り替える。

【0051】

図１０は、ロジック回路３３の一構成例を示す図である。ロジック回路３３は、ＸＯＲゲート３３Ａと、アドレス判定部３３Ｂと、ＡＮＤゲート３３Ｃと、を備える。

【0052】

ＸＯＲゲート３３Ａは、ロジック回路３３が走査信号又はデータ信号を電圧ＶＡに制御しているときに、電圧ＶＡとレベルシフタ３２から戻ってくる電圧ＶＢとの排他的論理和を生成してＡＮＤゲート３３Ｃの第１入力端子に出力する。つまり、ＸＯＲゲート３３Ａは、電圧ＶＡと電圧ＶＢが不一致であり異常が発生していると判定した場合にハイレベルの信号を出力し（エラー出力を行い）、電圧ＶＡと電圧ＶＢが一致しており異常が発生していないと判定した場合にローレベルの信号を出力する。

【0053】

アドレス判定部３３Ｂは、供給アドレスＡ１と各回路ブロックで固有の固有アドレスＡ２とが一致するか否かを判定し、一致する場合にはハイレベルの信号をＡＮＤゲート３３Ｃの第２入力端子に出力し、一致しない場合にはローレベルの信号をＡＮＤゲート３３Ｃの第２入力端子に出力する。固有アドレスＡ２は例えばロジック回路３３内の記憶部（不図示）に記憶させる。ロジック回路３３内の記憶部（不図示）は揮発性でも不揮発性でもよい。ロジック回路３３内の記憶部（不図示）が揮発性である場合、電源投入毎に例えばシリアルインターフェース２が固有アドレスＡ２をロジック回路３３に付与すればよい。

【0054】

ＡＮＤゲート３３Ｃは、ＸＯＲゲート３３Ａの出力とアドレス判定部３３Ｂの出力との論理積を出力する。ＡＮＤゲート３３Ｃの出力は、例えば第２判定部が図７に示す構成例であればＯＲゲート３５に供給され、例えば第２判定部が図８に示す構成例であればＯＲゲート３５＿１～３５＿１３のいずれかに供給される。これにより、供給アドレスＡ１と固有アドレスＡ２とが不一致である場合には、エラー出力がマスクされる。

【0055】

その結果、供給アドレスＡ１と固有アドレスＡ２とが一致する回路ブロックのみの判定結果が出力信号Ｓ２に反映される。したがって、供給アドレスＡ１の値を順次切り替えながら出力信号Ｓ２を確認するだけで、いずれかの駆動制御信号（走査信号またはデータ信号）の出力に関連する回路或いは信号ラインにショート故障が発生している場合に、どの駆動制御信号（走査信号またはデータ信号）の出力に関連する回路或いは信号ラインにショート故障が発生しているかを特定できる。供給アドレスＡ１の値それぞれにおける出力信号Ｓ２のレベル、すなわち各回路ブロックの判定結果は、例えばシリアルインターフェース２内のレジスタ（不図示）に記憶させてもよく、また例えばシリアルインターフェース２内のレジスタ（不図示）を介さずに直接的にＭＰＵ１００に送られてもよい。

【0056】

なお、エラー出力のマスクが不要な場合には、供給アドレスＡ１と固有アドレスＡ２とが一致しているか否かにかかわらず、アドレス判定部３３Ｂがハイレベルの信号をＡＮＤゲート３３Ｃの第２入力端子に供給するようにすればよい。

【0057】

次に、第２判定回路２２の動作タイミングについて図１１及び図１２を参照して説明する。図１１は動作シーケンスの一例を示す図である。図１２は第２判定回路２２のスキャンモード動作における走査信号及びデータ信号の一例を示す図である。

【0058】

図１１に示す動作シーケンスの一例では、図１に示す液晶表示装置に電源が投入されると、まずタイミングｔ１において電源電圧ＶＤＤが立ち上がる。その後、タイミングｔ２においてＭＰＵ１００からシリアルインターフェース２にスキャンモード設定に関する情報が送られる。スキャンモード設定に関する情報の送信が完了するタイミングｔ３において、定電圧ＶＬＣＤが立ち上がるとともに、ＣＯＭＭＯＮドライバ群１０Ｇ及びＳＥＧＭＥＮＴドライバ群１１Ｇがスキャンモード設定に基づきスキャンモード動作を開始する。

【0059】

スキャンモード動作では、図１２に示すように、走査信号ＣＯＭ３～ＣＯＭ０及びデータ信号ＳＥＧ０～ＳＥＧ９が順次１つだけハイレベルの電圧（例えば電圧Ｖ１）に制御され残りがローレベルの電圧（例えば電圧Ｖ４）に制御されるハイレベル電圧スキャン動作が第１期間Ｐ１において実行され、次に走査信号ＣＯＭ３～ＣＯＭ０及びデータ信号ＳＥＧ０～ＳＥＧ９が順次１つだけローレベルの電圧（例えば電圧Ｖ４）に制御され残りがハイレベルの電圧（例えば電圧Ｖ１）に制御されるローレベル電圧スキャン動作が第２期間Ｐ２において実行される。

【0060】

上記のスキャンモード動作により、第２判定回路２２は、各回路ブロックにおける異常判定を他の回路ブロックの影響を受けることなく行うことができる。なお、上記のスキャンモード動作では液晶部４００での表示がコンテンツの表示になっていないので、上記のスキャンモード動作が実行されている期間（タイミングｔ３からタイミングｔ４までの期間）は、液晶表示装置のバックライトを消灯させておくことが望ましい。

【0061】

スキャンモード動作が終了するタイミングｔ４の後、ＭＰＵ１００はシリアルインターフェース２のレジスタに記憶されている第２判定回路２２の判定結果を読み出す。

【0062】

判定結果を読み出しが終了した後、ＭＰＵ１００からシリアルインターフェース２にノーマルモード設定に関する情報が送られ、ＣＯＭＭＯＮドライバ群１０Ｇ及びＳＥＧＭＥＮＴドライバ群１１Ｇがノーマルモード設定に基づきノーマルモード動作（コンテンツ表示動作）を開始する。

【0063】

＜第３判定回路＞
ＭＰＵ１００は、シリアルバス通信によってシリアルインターフェース２に送信するデータにチェックサムを含めている。第３判定回路２３は、チェックサムを用いて、ＭＰＵ１００からシリアルバス通信によってシリアルインターフェース２に送信されるデータに異常が発生しているか否かを判定する。

【0064】

＜第４判定回路＞
第４判定回路２４は、パルス信号ＣＨＫＯを出力する。パルス信号ＣＨＫＯは、例えばハイレベルが電源電圧ＶＤＤの値と一致しローレベルがグランド電圧ＶＳＳの値と一致するパルス信号としてもよく、また例えばハイレベルが定電圧ＶＬＣＤの値と一致しローレベルがグランド電圧ＶＳＳの値と一致するパルス信号としてもよい。パルス信号ＣＨＫＯが出力される端子は、液晶表示パネル３００のガラス基板に形成されている透明電極ラインの一端に接続されている。第４判定回路２４は、透明電極ラインの他端に接続されている端子に入力されるパルス信号ＣＨＫＩを用いて、液晶表示パネル３００のガラス基板に破損が発生しているか否かを判定する。パルス信号ＣＨＫＩのパルスに抜けが発生している場合、第４判定回路２４は、液晶表示パネル３００のガラス基板に破損が発生していると判定する。

【0065】

＜全体エラー信号出力回路＞
図１３は、全体エラー信号出力回路２５の一構成例を示す図である。全体エラー信号出力回路２５は、ＯＲ回路３６を有する。なお、図１３に示す構成例では、シリアルインターフェース２の一部も全体エラー信号出力回路２５の一部として機能する。

【0066】

第１判定回路２１は、異常が発生していると判定した場合に出力信号Ｓ１をハイレベルにし、異常が発生していないと判定した場合に出力信号Ｓ１をローレベルにする。第２判定回路２２は、異常が発生していると判定した場合に出力信号Ｓ２をハイレベルにし、異常が発生していないと判定した場合に出力信号Ｓ２をローレベルにする。第３判定回路２３は、異常が発生していると判定した場合に出力信号Ｓ３をハイレベルにし、異常が発生していないと判定した場合に出力信号Ｓ３をローレベルにする。第４判定回路２４は、異常が発生していると判定した場合に出力信号Ｓ４をハイレベルにし、異常が発生していないと判定した場合に出力信号Ｓ４をローレベルにする。

【0067】

ＯＲ回路３６は、第１～第４判定回路２１～２４の出力信号Ｓ１～Ｓ４を入力し、それらの論理和である全体エラー信号ＥＲＲＯＵＴをＭＰＵ１００に出力する。全体エラー信号ＥＲＲＯＵＴは、液晶表示パネル３００の画面表示異常をもたらす要因が発生しているか否かを知らせる信号であって、液晶表示パネル３００の画面表示異常をもたらす要因が発生していると判定されたときにハイレベルになり、液晶表示パネル３００の画面表示異常をもたらす要因が発生していないと判定されたときにローレベルになる。したがって、ＭＰＵ１００は、全体エラー信号ＥＲＲＯＵＴがハイレベルである場合に異常が発生していることを認識することができる。これにより、ＭＰＵ１００は、異常発生時に例えば表示データの出力停止や異常報知などの対応をとることができる。ＯＲ回路３６は、上述した通り、第１～第４判定回路２１～２４の少なくとも一つにおいて異常が発生していると判定された場合に、液晶表示パネル３００の画面表示異常をもたらす要因が発生していることをＭＰＵ１００に知らせるために設けられている。したがって、ＯＲ回路３６と異なる回路構成であってＯＲ回路３６と同様の役割を果たす回路をＯＲ回路３６の代わりに設けてもよい。また、第１～第４判定回路２１～２４の判定機能はそれぞれレジスタ設定によりＯＮ／ＯＦＦの切り替えが可能であることが望ましい。判定機能がＯＦＦであるときには、例えば、判定回路は、判定を実施せずに、異常が発生していないと判定したことを示す出力信号を出力すればよい。

【0068】

全体エラー信号出力回路２５は、第１～第４判定回路２１～２４の出力信号Ｓ１～Ｓ４の状態を記憶している。そして、シリアルインターフェース２は、ＭＰＵ１００から第１～第４判定回路２１～２４の出力信号Ｓ１～Ｓ４の状態に関する読み出しコマンドが送られてくれば、第１～第４判定回路２１～２４の出力信号Ｓ１～Ｓ４の状態をＭＰＵ１００に送信する。

【0069】

＜ＣＯＧ実装の状態判定＞
図１４は、液晶ドライバＩＣ２００の概略透過上面図である。液晶ドライバＩＣ２００の下面の隅部にダミー端子Ｔ３及びＴ４が設けられている。ダミー端子Ｔ３とダミー端子Ｔ４とは液晶ドライバＩＣ２００の内部において電気的に接続されている。表示パネル３００のガラス基板上にパッドＰＤ１及びＰＤ２が形成されている。パッドＰＤ１に一端が接続されている配線が表示パネル３００のガラス基板上に形成されており、ＣＯＧ実装されると当該配線の他端がダミー端子Ｔ３と電気的に接続される。パッドＰＤ２に一端が接続されている配線が表示パネル３００のガラス基板上に形成されており、ＣＯＧ実装されると当該配線の他端がダミー端子Ｔ４と電気的に接続される。パッドＰＤ１とパッドＰＤ２との間の抵抗値を測定することでＣＯＧ実装の良否を判定することができる。ダミー端子Ｔ３及びＴ４は図１４に示すように液晶ドライバＩＣ２００の下面の四隅それぞれに設けることが望ましい。

【0070】

＜用途＞
上記した液晶表示装置は、例えば、図１５で示す車両Ｘ１０の運転者が視認できる位置に配置されるインストルメントパネルの一部として好適に用いることができる。

【0071】

＜留意点＞
本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。例えば上記実施形態では液晶表示装置はセグメント表示を行っているが、液晶表示装置はマトリスク表示を行うものであってもよい。また、上記実施形態では、複数の液晶素子を備える液晶部と、当該液晶部に光を照射する光源と、当該液晶素子を駆動する液晶ドライバＩＣと、を備える液晶装置として、液晶表示装置を例に挙げて説明したが、液晶装置は表示装置でなくてもよい。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

【符号の説明】

【0072】

１ パワーオンリセット回路
２ シリアルインターフェース
３ コマンドデータデコーダ
４ コマンドレジスタ
５ 表示データＲＡＭ
６ 発振器
７ ＣＯＭＭＯＮカウンタ
８ 液晶電圧生成部
９、９Ｇ 液晶バイアス選択部、液晶バイアス選択部群
１０Ｇ ＣＯＭＭＯＮドライバ群
１１、１１Ｇ ＳＥＧＭＥＮＴドライバ、ＳＥＧＭＥＮＴドライバ群
２１～２４ 第１～第４判定回路
２５ 全体エラー信号出力回路
３１ ＴＴＬバッファ
３２、３４ レベルシフタ
３３ ロジック回路
３３Ａ ＸＯＲゲート
３３Ｂ アドレス判定部
３３Ｃ ＡＮＤゲート
３５、３６ ＯＲ回路
１００ ＭＰＵ
２００ 液晶ドライバＩＣ
３００ 液晶表示パネル
４００ 液晶部
ＦＦ１～ＦＦ５ データフリップフロップ
ＰＤ１、ＰＤ２ パッド
Ｔ１ 電源電圧端子
Ｔ２ グランド電位端子
Ｔ３、Ｔ４ ダミー端子
Ｘ１０ 車両

【図1】

【図2】

【図3A】

【図3B】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】