特許 7402357 プロセッサ非依存５Ｇモデムを有する３Ｄダイ・スタッキングの再構成可能プロセッサ・モジュールを使用するモバイルＩｏＴエッジ・デバイス

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-12-12

(45)【発行日】2023-12-20

(54)【発明の名称】プロセッサ非依存５Ｇモデムを有する３Ｄダイ・スタッキングの再構成可能プロセッサ・モジュールを使用するモバイルＩｏＴエッジ・デバイス

(51)【国際特許分類】

   H04B 1/38 20150101AFI20231213BHJP

   H04B 1/00 20060101ALI20231213BHJP

   G16Y 30/00 20200101ALI20231213BHJP

   G06F 15/78 20060101ALI20231213BHJP

【ＦＩ】

H04B1/38

H04B1/00 103

G16Y30/00

G06F15/78 560

【請求項の数】 16

(21)【出願番号】P 2022580820

(86)(22)【出願日】2021-06-15

(65)【公表番号】

(43)【公表日】2023-07-21

(86)【国際出願番号】 US2021037502

(87)【国際公開番号】W WO2022005743

(87)【国際公開日】2022-01-06

【審査請求日】2023-02-10

(31)【優先権主張番号】63/045,804

(32)【優先日】2020-06-29

(33)【優先権主張国・地域又は機関】US

【早期審査対象出願】

(73)【特許権者】

【識別番号】521464570

【氏名又は名称】アーバー・カンパニー・エルエルエルピイ

(74)【代理人】

【識別番号】100098394

【弁理士】

【氏名又は名称】山川 茂樹

(72)【発明者】

【氏名】グジー，ダレル・ジェームズ，シニア

(72)【発明者】

【氏名】リウ，ウェイ－ティ

(72)【発明者】

【氏名】グジー，ダレル・ジェームズ，ジュニア

【審査官】後澤 瑞征

(56)【参考文献】

【文献】米国特許第１０５９４３５６（ＵＳ，Ｂ１）

【文献】国際公開第２０２０／１１６０４６（ＷＯ，Ａ１）

【文献】特表２００５－５１２２２９（ＪＰ，Ａ）

【文献】特表２０１８－５３００２５（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０４Ｂ １／３８ － １／５８

Ｈ０４Ｂ １／００

Ｈ０１Ｌ ２５／００ － ２５／１８

Ｈ０１Ｌ ２３／００ － ２３／６６

Ｇ０６Ｆ １５／７８

Ｇ１６Ｙ ３０／００

(57)【特許請求の範囲】

【請求項1】

再構成可能プロセッサ・ユニットと、前記再構成可能プロセッサ・ユニットに結合されたプロセッサ非依存接続ユニットとを備える、モバイル・モノのインターネット（ＩｏＴ）エッジ・デバイスであって、
前記再構成可能プロセッサ・ユニットが、
基板と、
フィールドプログラマブル・ゲート・アレイ（ＦＰＧＡ）ダイ要素および再構成可能なダイ要素を有し、前記基板に結合されたダイ・スタックであって、前記再構成可能なダイ要素が記憶素子および制御回路類を含み、前記制御回路類が、前記記憶素子を、あるときは記憶メモリとして働き、またあるときは構成メモリとして働くように制御するように構成されており、前記記憶素子が、構成メモリとして働くときには前記ＦＰＧＡダイ要素を制御するための構成情報を記憶する、ダイ・スタックと、
データを処理するために前記ダイ・スタックと協働するように構成されている、前記基板に結合されたプロセッサとを含み、
前記プロセッサ非依存接続ユニットが、前記プロセッサ非依存接続ユニットの処理機能の少なくともサブセットを実行するためのプロセッサを含まず、前記プロセッサ非依存接続ユニットが、
アンテナと、
前記アンテナを通じて着信信号を受け取り、発信信号を伝送するように構成され、前記アンテナに結合された、無線周波数チップ（ＲＦＩＣ）と、
前記着信信号または前記着信信号から生成されたデータを処理するために前記再構成可能プロセッサ・ユニットに伝送するように構成されるとともに、前記再構成可能プロセッサ・ユニットから発信信号または前記発信信号から生成されたデータを受け取るように構成されたシステム・インターフェースとを含み、前記ＦＰＧＡダイ要素が、前記構成情報に基づいて、前記着信信号または前記着信信号から生成されたデータを処理するためのアナログ回路類として動作するように構成されており、前記アナログ回路類が、前記プロセッサ非依存接続ユニットの代わりに、前記プロセッサ非依存接続ユニットの処理機能の少なくとも前記サブセットを実行するように構成されている、
モバイルＩｏＴエッジ・デバイス。

【請求項2】

前記プロセッサ非依存接続ユニットが５Ｇ周波数帯で動作する、請求項１に記載のモバイルＩｏＴエッジ・デバイス。

【請求項3】

前記プロセッサ非依存接続ユニットがＷｉ－Ｆｉ上で動作する、請求項１に記載のモバイルＩｏＴエッジ・デバイス。

【請求項4】

前記プロセッサ非依存接続ユニットが前記基板に結合されている、請求項１に記載のモバイルＩｏＴエッジ・デバイス。

【請求項5】

前記システム・インターフェースが直接メモリアクセス（ＤＭＡ）コントローラおよび先入れ先出し（ＦＩＦＯ）バッファを含む、請求項１に記載のモバイルＩｏＴエッジ・デバイス。

【請求項6】

センサおよび電動機をさらに備え、前記センサおよび電動機が、ホスト入力／出力（入出力）ポートを介して前記再構成可能プロセッサ・ユニットに結合されている、請求項１に記載のモバイルＩｏＴエッジ・デバイス。

【請求項7】

前記再構成可能プロセッサ・ユニットに給電するように構成された電源をさらに備える、請求項１に記載のモバイルＩｏＴエッジ・デバイス。

【請求項8】

ファームウェアまたは構成の更新を受け取るための安全なダウンロード・ポートをさらに備える、請求項１に記載のモバイルＩｏＴエッジ・デバイス。

【請求項9】

モバイル・モノのインターネット（ＩｏＴ）エッジ・デバイスによって実行される方法であって、
プロセッサ非依存接続ユニット上のＰｈｙ層によってアンテナからの着信信号を受けるステップであって、前記Ｐｈｙ層が無線周波数チップ（ＲＦＩＣ）を含み、前記プロセッサ非依存接続ユニットが、前記プロセッサ非依存接続ユニットの処理機能の少なくともサブセットを実行するためのプロセッサを含まない、ステップと、
前記着信信号または前記着信信号から生成されたデータを処理するために、前記プロセッサ非依存接続ユニットのシステム・インターフェースによって再構成可能プロセッサ・ユニットに伝送するステップであって、前記再構成可能プロセッサ・ユニットが、基板と、フィールドプログラマブル・ゲート・アレイ（ＦＰＧＡ）ダイ要素および再構成可能なダイ要素を有し、前記基板に結合されたダイ・スタックとを有し、前記再構成可能なダイ要素が記憶素子および制御回路類を含み、前記制御回路類が、前記記憶素子を、あるときは記憶メモリとして働き、またあるときは構成メモリとして働くように制御するように構成されており、前記記憶素子が、構成メモリとして働くときには前記ＦＰＧＡダイ要素を制御するための構成情報を記憶し、プロセッサが、前記着信信号または前記着信信号から生成されたデータを処理するために前記ダイ・スタックと協働するように構成され、前記基板に結合されており、前記ＦＰＧＡダイ要素が、前記構成情報に基づいて、前記着信信号または前記着信信号から生成されたデータを処理するためのアナログ回路類として動作するように構成されており、前記アナログ回路類が、前記プロセッサ非依存接続ユニットの代わりに、前記プロセッサ非依存接続ユニットの処理機能の少なくとも前記サブセットを実行するように構成されている、ステップと
を含む方法。

【請求項10】

前記プロセッサ非依存接続ユニットが５Ｇ上で動作する、請求項９に記載の方法。

【請求項11】

前記プロセッサ非依存接続ユニットがＷｉ－Ｆｉ上で動作する、請求項９に記載の方法。

【請求項12】

前記プロセッサ非依存接続ユニットが前記基板に結合されている、請求項９に記載の方法。

【請求項13】

前記システム・インターフェースが直接メモリアクセス（ＤＭＡ）コントローラおよび先入れ先出し（ＦＩＦＯ）バッファを含む、請求項９に記載の方法。

【請求項14】

前記着信信号または前記着信信号から生成されたデータを使用して電動機を制御するステップをさらに含み、前記電動機が、ホスト入力／出力（入出力）ポートを介して前記再構成可能プロセッサ・ユニットに結合されている、請求項９に記載の方法。

【請求項15】

前記再構成可能プロセッサ・ユニットに結合された電源から電力を受け取るステップをさらに含む、請求項９に記載の方法。

【請求項16】

安全なダウンロード・ポートを介してファームウェアまたは構成の更新を受け取るステップをさらに含む、請求項９に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示はモノのインターネット（ＩｏＴ：Ｉｎｔｅｒｎｅｔ ｏｆ Ｔｈｉｎｇｓ）デバイスに関する。

【背景技術】

【0002】

モノのインターネット（ＩｏＴ）は、一般にネットワークを通じて通信することができるデバイスのシステムを指す。ＩｏＴデバイスは、トースター、コーヒーマシン、自動温度調節器、洗濯機、ドライヤー、照明器具、自動車および／または同類のものなどの日常的な物を含み得る。ＩｏＴデバイスは、建物のセンサおよび工場の機械、遠隔の産業システムにおけるセンサおよびアクチュエータ、ならびに／あるいは同類のものをも含み得る。ＩｏＴデバイスは、色々な用途に使用され得、ホーム・オートメーション、データ収集、デバイス自動化、警報の供給、自動宅配、医療サービス、システムの個人化、ならびに多くの他の用途および機能を含む色々なサポート機能を提供する。

【発明の概要】

【課題を解決するための手段】

【0003】

本開示の様々な実施形態は、１つまたは複数のフィールドプログラマブル・ゲート・アレイ（ＦＰＧＡ）要素を備える集積回路のダイ要素を提供するものである。再構成可能な二重機能メモリ・アレイは、複数の再構成可能なメモリ・アレイ・ブロックを含む。それぞれの再構成可能なメモリ・アレイ・ブロックが、記憶メモリ・アレイ・ブロックとして、あるいは１つまたは複数のＦＰＧＡ素子の少なくとも一部を制御するための制御論理アレイ・ブロックとして、構成および再構成が可能である。制御論理回路は、それぞれの再構成可能なメモリ・アレイ・ブロックを、それぞれのメモリ・アレイ・ブロックとして、あるいは１つまたは複数のＦＰＧＡ素子を制御するためのそれぞれの論理アレイ・ブロックとして、構成するように機能する。

【0004】

本明細書で説明される３Ｄダイ・スタッキングの再構成可能プロセッサは様々な用途に使用され得る。たとえば、モバイル・モノのインターネット（ＩｏＴ）エッジ・デバイスは、（１）可動性、（２）接続性（セキュリティを含む）といった２つの主要特性を有する。本発明のいくつかの実施形態では、モバイルＩｏＴエッジ・デバイスは、上記で説明されたように、可動性に対処するために再構成可能プロセッサを使用することができる。また、モバイルＩｏＴエッジ・デバイスは、接続性に対処するために、５ＧモデムまたはＷｉ－Ｆｉモデムなどの接続ユニットを使用することができる。

【0005】

従来の５Ｇモデム（携帯電話に使用されるものなど）は組込み型プロセッサ（ＣＰＵ）、５Ｇ Ｐｈｙ層、および他の構成要素（ＧＰＵ、ＤＳＰ、ディスプレイ、メモリ、モデム、接続性、セキュリティ、マルチメディア、ＵＳＢポート、ＳＡＴＡポートなど）を有する。５Ｇモデム・アーキテクチャは、広く採用されているが、システム全体の複雑さやソフトウェア開発作業が増加し、システム開発および製造のコスト（ライセンス料およびダイ・コストを含む）が高くつく。ユーザは、ソフトウェア開発作業において、メインシステム・プロセッサ用の第１のスタックおよび５Ｇモデム・プロセッサ用の第２のスタックを含む複数の異なるソフトウェア・スタックを扱う必要がある。これら２つのプロセッサの間を仲裁する必要がある。モバイルＩｏＴエッジ・デバイス、組込みシステムまたはモバイル無線ロボット用途向けには、組込み型プロセッサを有するスタンドアロンの５Ｇモデムは過剰であり、不必要なコストを加え、場合によってはシステム性能を低下させる。

【0006】

本発明のいくつかの実施形態が提供するモバイルＩｏＴエッジ・デバイスはプロセッサ非依存５Ｇモデムを含み、これは、モバイルＩｏＴエッジ・デバイスのプロセッサおよび主プロセッサ・ユニットの再構成可能なメモリと協働するためのインターフェースを含む。プロセッサ非依存５Ｇモデムを使用することによるいくつかの可能な利益には、ダイ・コストの削減、ソフトウェア開発作業の軽減、およびエネルギー消費の低減が含まれる。いくつかの実施形態では、２つのプロセッサ間の仲裁がもはや不要になり、システムは単一のソフトウェア・スタックのみを使用して動作することができる。

【0007】

さらに、上記で説明された再構成可能プロセッサ・ユニットを使用すると、他のいくつかの利益がもたらされ得る。シリコン設計に複数の機能およびアーキテクチャが組み込まれ得る。システム・オン・チップ（ＳＯＣ）（たとえばＡＳＩＣ）設計により、組込み型メモリを伴う論理（ＭＣＵ）とアナログ回路類（ＰＣＩｘとＵＳＢｘとの並直列変換回路Ｐｈｙなど）との集積化が可能になり得る。ＳＯＣは、種々のタイプのオンチップ回路向けに複数の電圧を供給するためのオンボード電圧調整器を組み込み得る。並直列変換回路Ｐｈｙおよび調整器はアナログ回路であって、スケーリングできないという悪評が高く、したがって不相応なシリコン領域を占め、デジタル回路よりも電力消費が大きい。このようなアナログ回路は、高度なＣＭＯＳプロセス設計にとってコスト効率が良くない。メモリ中心の設計は不揮発性オンボード・メモリを必要とする。現在のフラッシュ・メモリは、２８ｎｍ未満に縮尺することはできない。新たな不揮発性メモリは、１０ｎｍ未満のＣＭＯＳ技術を用いる集積化のための用意はできない。ホスト入出力ポートを常駐データに接続する、プロセッサ、メモリおよび論理層（ＦＰＧＡ／ＰＬＤ）の異種混合の３Ｄ集積化は、インメモリプロセッシング・アーキテクチャのメモリ性能を改善する。

【0008】

本発明のいくつかの実施形態が提供するモバイル・モノのインターネット（ＩｏＴ）エッジ・デバイスに備わっている再構成可能プロセッサ・ユニットは、基板と、基板に結合されたダイ・スタックであって、フィールドプログラマブル・ゲート・アレイ（ＦＰＧＡ）ダイ要素、記憶メモリまたは構成情報を基に構成メモリとして働き得る再構成可能なダイ要素、データを処理するためにダイ・スタックと協働するように構成され、基板に結合されたプロセッサ、およびプロセッサ非依存接続ユニットであって、アンテナを含み、再構成可能プロセッサ・ユニットに結合された接続ユニットを有するダイ・スタックと、アンテナを通じて着信信号を受け取り、発信信号を伝送するように構成され、アンテナに結合された、無線周波数チップ（ＲＦＩＣ）と、着信信号を着信データに変換するか、または発信データを発信信号に伝送するように構成された回路類と、着信データを処理するために再構成可能プロセッサ・ユニットに伝送し、再構成可能プロセッサ・ユニットから発信データを受け取るように構成された、システム・インターフェースとを含む。

【0009】

接続ユニットは５Ｇ周波数帯またはＷｉ－Ｆｉ上で動作する。回路類はダイ・スタック上のダイ要素でよい。接続ユニットは基板に結合され得る。システム・インターフェースは、直接メモリアクセス（ＤＭＡ）コントローラおよび先入れ先出し（ＦＩＦＯ）バッファを含み得る。モバイルＩｏＴエッジ・デバイスは、センサおよび電動機をさらに備え得、センサおよび電動機は、ホスト入力／出力（入出力）ポートを介して再構成可能プロセッサ・ユニットに結合されている。モバイルＩｏＴエッジ・デバイスは、再構成可能プロセッサ・ユニットに給電するように構成された電源をさらに備え得る。モバイルＩｏＴエッジ・デバイスは、ファームウェアまたは構成の更新を受け取るための安全なダウンロード・ポートをさらに備え得る。

【0010】

本発明のいくつかの実施形態は、モバイル・モノのインターネット（ＩｏＴ）エッジ・デバイスによって実行される方法を提供するものであり、この方法は、プロセッサ非依存接続ユニット上にあって無線周波数チップ（ＲＦＩＣ）を含むＰｈｙ層によって、アンテナから着信信号を受け取るステップと、プロセッサ非依存接続ユニットのＰｈｙ層上の回路類によって着信信号を着信データに変換するステップと、着信データを、処理するために、プロセッサ非依存接続ユニットのシステム・インターフェースによって再構成可能プロセッサ・ユニットに伝送するステップであって、再構成可能プロセッサ・ユニットが、基板と、基板に結合されたダイ・スタックであって、フィールドプログラマブル・ゲート・アレイ（ＦＰＧＡ）ダイ要素、記憶メモリまたは構成情報を基に構成メモリとして働き得る再構成可能なダイ要素、および着信データを処理するためにダイ・スタックと協働するように構成され、基板に結合されたプロセッサを有するダイ・スタックとを有する、着信データを伝送するステップとを含む。

【0011】

接続要素は５ＧまたはＷｉ－Ｆｉ上で動作し得る。回路類はダイ・スタック上のダイ要素でよい。接続ユニットは基板に結合され得る。システム・インターフェースは、直接メモリアクセス（ＤＭＡ）コントローラおよび先入れ先出し（ＦＩＦＯ）バッファを含み得る。この方法は、着信データを使用して電動機を制御するステップをさらに含み得、電動機は、ホスト入力／出力（入出力）ポートを介して再構成可能プロセッサ・ユニットに結合されている。この方法は、再構成可能プロセッサ・ユニットに結合された電源から電力を受け取るステップをさらに含み得る。この方法は、安全なダウンロード・ポートを介してファームウェアまたは構成の更新を受け取るステップをさらに含み得る。

【0012】

本明細書で開示されたシステム、方法、および非一時的コンピュータ可読媒体のこれらおよび他の特徴、ならびに方法の動作、構造の関連する要素の機能、部品の組合せ、および製造の経済性が、添付図面を参照しながら、以下の説明および添付の特許請求の範囲を検討すればより明らかになるはずであり、これらのすべてが本明細書の一部を形成し、類似の参照数字は様々な図の対応部位を指定する。図面は例示および説明のみを目的としており、本発明を制限する意図はない。

【図面の簡単な説明】

【0013】

【図1】いくつかの実施形態による再構成可能な二重機能セル・アレイを含む処理システムのブロック図である。

【図2】いくつかの実施形態による再構成可能な二重機能セル・アレイのマトリクスのブロック図である。

【図3】いくつかの実施形態による再構成可能な二重機能セル・アレイのマトリクスのブロック図である。

【図4】いくつかの実施形態による、不揮発性メモリのインメモリコンピューティングと、再構成可能な二重機能セル・アレイのマトリクスとの集積化のブロック図である。

【図5】いくつかの実施形態による、人工知能（ＡＩ）識別プログラミングの再構成可能な二重機能セル・アレイ論理の実装形態のブロック図である。

【図6】いくつかの実施形態による、１つまたは複数の再構成可能な二重機能セル・アレイを構成および再構成する方法の流れ図である。

【図7】いくつかの実施形態による、データ読出し回路を有する、不揮発性メモリ・プログラミング制御論理およびインテリジェント・プログラム・モードを有する相変化メモリ（ＰＣＭ）回路設計のブロック図である。

【図8】いくつかの実施形態による、走査行および固定されたセンス増幅器基準セルを有する回路設計のブロック図である。

【図9】いくつかの実施形態による、センス増幅器基準電圧としての動的基準アレイを有する回路設計のブロック図である。

【図10】いくつかの実施形態による、ケースＡ１およびケースＡ２のための走査論理および基準アレイ用のステータス・レジスタを設定するステップの一例のブロック図である。

【図11】いくつかの実施形態による、ケースＡ３およびケースＡ４のための走査論理および基準アレイ用のステータス・レジスタを設定するステップの一例のブロック図である。

【図12】いくつかの実施形態による、ケースＡ１およびケースＡ２に関するセンス増幅器の波形のブロック図である。

【図13】いくつかの実施形態による、ケースＡ３およびケースＡ４に関するセンス増幅器の波形のブロック図である。

【図14】いくつかの実施形態による、動的プログラミング・アルゴリズムのブロック図である。

【図15】いくつかの実施形態による、再構成可能な二重機能セル・アレイのマクロ設計のブロック図である。

【図16】いくつかの実施形態による、再構成可能な二重機能セル・アレイのマクロ・セル選択回路のブロック図である。

【図17】いくつかの実施形態による、カスタム機能ブロック設計例のブロック図である。

【図18】いくつかの実施形態による、３Ｄダイ・スタッキング再構成可能プロセッサおよびプロセッサ非依存モデムを使用するモバイルＩｏＴエッジ・デバイスを示す図である。

【図19】いくつかの実施形態による、接続ユニットの接続回路類の詳細を示すブロック図である。

【図20】いくつかの実施形態による、プロセッサ非依存接続回路類のブロック図である。

【図21】いくつかの実施形態による、垂直に集積化された実施形態における、３Ｄダイ・スタッキング再構成可能プロセッサおよびプロセッサ非依存モデムを使用するモバイルＩｏＴエッジ・デバイスを示す図である。

【発明を実施するための形態】

【0014】

様々な実施形態において、再構成可能な二重機能セル・アレイは、同一の集積回路ダイ上の論理セルまたは記憶メモリ・セルへの構成および再構成が可能である。たとえば、再構成可能な二重機能セル・アレイは、ＦＰＧＡ論理用の制御メモリまたは記憶メモリ（たとえばキャッシュ）として機能するように構成および再構成が可能なプログラム可能メモリ・セルのメモリ・アレイ（またはマトリクス）を含み得る。便宜上、「構成する」または「再構成する」という用語は、それぞれ構成（たとえば初期構成）および／または前の構成の再構成（たとえば第２の構成または後の構成）を指す。

【0015】

いくつかの実施形態では、処理システムは、任意数のそのような再構成可能な二重機能セル・アレイを含む。処理システムの制御論理回路は、再構成可能な二重機能セル・アレイのプログラム可能セルを記憶メモリ・アレイとして機能するように構成し得、また別の再構成可能な二重機能セル・アレイのプログラム可能セルを論理アレイとして機能するように構成し得る。たとえば、特定の用途のためにより多くの記憶メモリ（たとえば高速アクセス・メモリ、キャッシュなど）が必要とされる場合には、処理システムは、論理アレイとして動作しているプログラム可能セルを、記憶メモリ・アレイとして機能するように再構成し得る。別の例では、追加論理が必要とされる場合には、処理システムは、プログラム可能セルを、論理アレイとして機能する記憶メモリ・アレイとして動作するように再構成し得る。記憶メモリおよび論理機能性が必要に応じて（たとえばオン・デマンドで）増減され得るので、外部記憶メモリは、不要になるか、または必要とされる頻度が低下し得る。これによって、従来のシステムよりもシステム性能を改善することおよび／またはエネルギー消費を少なくすることができる。

【0016】

様々な実施形態において、再構成可能な二重機能セル・アレイは不揮発性メモリおよび／または揮発性メモリを使用し得る。不揮発性メモリは、相変化メモリ（ＰＣＭ）、ＭＲＡＭ、ＥＥＰＲＯＭセル、および／または同類のものを含み得る。ＰＣＭは、特に、チップ設計が、高密度で低消費電力かつプログラム可能な不揮発性メモリデバイスを提供することを可能にし得る。ＰＣＭは人工知能チップ設計アーキテクチャ、インメモリコンピューティング（ＣＩＭ）、および／または同類のものにおいて有利であり得る。一例では、ＰＣＭはニューロモーフィック・コンピューティングにおけるＣＩＭ用に使用され得る。

【0017】

図１は、いくつかの実施形態による再構成可能な二重機能セル・アレイ１０２を含む処理システム１００のブロック図である。処理システム１００は、ＦＰＧＡ素子１０４および記憶メモリ素子１０６をさらに含む。いくつかの実施形態では、処理システム１００は単一集積回路ダイ上で実施される。他の実施形態では、処理システム１００は複数の集積回路ダイ上で実施される。たとえば、再構成可能な二重機能セル・アレイ１０２、ＦＰＧＡ回路１０４、および／または記憶メモリ回路類１０６は、複数の集積回路ダイにわたって実施され得る。処理システム１００は、再構成可能な二重機能セル・アレイ１０２の様々なセルをメモリ・アレイまたは論理アレイとして構成するように機能する制御論理１０８をさらに含む。

【0018】

再構成可能な二重機能セル・アレイ１０２が含むプログラム可能セルの１つまたは複数のアレイ（たとえば単一アレイまたはアレイのマトリクス）は、ＦＰＧＡ素子１０４用の制御メモリ・セルまたは記憶素子１０６用の記憶メモリ・セルとして機能するように再構成され得る。上記で指示されたように、プログラム可能セルは不揮発性メモリ・セルまたは揮発性メモリ・セルでよい。記憶メモリ・セルは高速アクセス・メモリ・セル（たとえばキャッシュ）として機能し得、制御メモリ・セルはＦＰＧＡを構成するための構成データとして機能し得る。たとえば、制御メモリ・セルに記憶された構成データは、ＦＰＧＡ素子１０４に複雑な組合せ機能および／または比較的単純な論理ゲート（たとえばＡＮＤ、ＸＯＲ）を実行させるように構成するように使用され得る。いくつかの実施形態では、論理セルとメモリ・セルとの両方が同一の再構成可能な二重機能セル・アレイ１０２上に生成され得る。

【0019】

処理システム１００は、任意数のそのような再構成可能な二重機能セル・アレイ１０２を含み得る。いくつかの実施形態では、処理システム１００は、再構成可能な二重機能セル・アレイ１０２のプログラム可能セルを記憶メモリ・アレイとして機能するように構成し得、また別の再構成可能な二重機能セル・アレイ１０２のプログラム可能セルを論理アレイとして機能するように構成し得る。たとえば、特定の用途のためにより多くのメモリが必要とされる場合には、処理システムは、論理アレイをメモリ・アレイとして機能するように再構成してよい。たとえば、特定の用途のためにより多くの論理が必要とされる場合には、処理システムは、メモリ・アレイを論理アレイとして機能するように再構成してよい。メモリ機能性や論理機能性が必要に応じて増減され得るので、外部メモリの使用が回避されることがある。これによって、システム性能を改善することおよび／または従来のシステムよりもエネルギー消費を少なくすることができる。

【0020】

ＦＰＧＡ素子１０４は、ＦＰＧＡおよび／またはプログラム可能論理デバイス（ＰＬＤ）の機能性をもたらすように構成された回路類を備える。ＦＰＧＡ素子１０４は入出力マクロ回路１１０－０～１１０－１を含む。入出力マクロ回路１１０は、複雑な組合せの機能および／または比較的簡単な論理ゲート（たとえばＡＮＤ、ＸＯＲ）をもたらすように機能する。図１７には例示の論理機能のブロック図が示されている。ここに示されているのは８つの入出力マクロ回路１１０であるが、（たとえば再構成可能な二重機能セル・アレイ１０２の行／列の数に基づく）任意数のそのような回路が存在し得る。図１５および図１６には入出力マクロ回路１１０のさらなる例示の設計が示されている。

【0021】

制御論理１０８は、再構成可能な二重機能セル・アレイ１０２のメモリ・セルを、記憶メモリ・セルまたは制御メモリ・セルとして構成する（たとえばプログラムする）ように機能する。構成は、製造の後に（たとえば現場で）生じ得る。たとえば、様々な用途に、種々の記憶メモリおよび／または論理の要件があり得る。制御論理回路１０８は、再構成可能な二重機能セル・アレイ１０２のセルを、要件を基に、自動的に、またはユーザ入力に応答して、構成し得る。要件が変化したとき、セルはもう一度再構成され得る。いくつかの実施形態では、再構成可能な二重機能セル・アレイ１０２の個々のセルは、記憶メモリ・セルまたは制御メモリ・セルとしてのデフォルト構成を有し得る。いくつかの実施形態では、デフォルト構成はヌル構成でよく、記憶メモリ・セルまたは制御メモリ・セルに再構成され得る。

【0022】

記憶メモリ素子１０６は、メモリ操作（たとえば読出しおよび／または書込み）用の回路類を備える。記憶メモリ素子１０６は、Ｙパス回路１３０およびセンス増幅器１３０－０～１３０－７を含む。ここには８つのセンス増幅器１３０（再構成可能な二重機能セル・アレイ１０２のセルのそれぞれの列について１つのセンス増幅器１３０）が示されているが、（たとえば再構成可能な二重機能セル・アレイ１０２の列の数に基づく）任意の適切な数のセンス増幅器１３０が使用されてよいことが理解されよう。一般に、センス増幅器１３０は、再構成可能な二重機能セル・アレイ１０２から（たとえば記憶メモリ・セルとしてプログラムされたセルから）データを読み出すための回路類を備える。センス増幅器１３０は、再構成可能な二重機能セル・アレイ１０２のビット・ラインからの、記憶メモリ・セルに記憶されたデータ・ビット（たとえば１または０）を表す低電力の信号を感知して、小さい電圧振幅を、再構成可能な二重機能セル・アレイ１０２の外部の論理がデータを適切に解釈することができるように、認識可能な論理レベルまで増幅するように機能する。

【0023】

いくつかの実施形態では、再構成可能な二重機能セル・アレイのマトリクスを含む処理システム１００は単一の集積回路ダイ上で実施され得る。単一の集積回路ダイは、他の集積回路ダイと無関係に使用されてよく、かつ／または性能をさらに改善するために、他の集積回路ダイ（たとえばマイクロプロセッサ・ダイ、メモリ・ダイ、ＦＰＧＡダイ）と様々な構成に積み重ねられてもよい。たとえば、スタックは層の任意の組合せを含み得る。層はそれぞれ単一ダイでよい。１つの層が処理システム１００を含み得、別の層がマイクロプロセッサ・ダイを含み得る。

【0024】

記憶メモリ・モード
記憶メモリ動作モードでは、制御論理回路１０８は、構成値をメモリ・モード（たとえば「Ｌ」）に設定して、少なくとも再構成可能な二重機能セル・アレイ１０２のブロック（たとえばサブアレイ）を記憶メモリとして構成する。いくつかの実施形態では、記憶メモリ・モードはＦＰＧＡ機能（たとえばＦＰＧＡ素子１０４の出力機能）を無効にする。ビット・ライン・デコーダ／アドレス・バッファ１４０、ワード・ライン・デコーダ／アドレス・バッファ１５０および／またはＹパス１２０が、セルまたはセルの行をアドレス指定する。データが、メモリ・セルに、またはメモリ・セルから伝達される。センス増幅器１２０は、内部の配線チャネルまたは外部の配線チャネルに接続される。

【0025】

ＦＰＧＡモード
ＦＰＧＡモードの動作では、制御論理回路１０８は、構成値を論理モード（たとえば「Ｈ」）に設定して、再構成可能な二重機能セル・アレイ１０２の少なくとも一部を、論理機能を実行するように構成する。いくつかの実施形態では、ＦＰＧＡモードは、メモリ回路１０６を無効にしてＦＰＧＡ素子１０４を有効にする。アドレス・バッファは、再構成可能な二重機能セル・アレイ１０２に、論理機能を実行するためのアドレスを供給し得る。再構成可能な二重機能セル・アレイ１０２（たとえばＡＮＤ－ＯＲアレイ）の出力は、入出力マクロ回路１１０に接続する。入出力マクロ回路１１０は論理アレイから構成データを受け取る。構成データは、入出力マクロ回路１１０を、構成データを基に結果を生成するように構成する。

【0026】

図２は、いくつかの実施形態による再構成可能な二重機能セル・アレイ１０２のマトリクス２００のブロック図である。マトリクス２００は記憶メモリおよび論理アレイを含む。示されるように、いくつかのアレイが記憶メモリ・アレイとしてプログラムされ得、いくつかのアレイが論理アレイとしてプログラムされ得る。設計または用途がより多くの記憶メモリ・アレイを必要とするときには、記憶メモリ・アレイは、論理アレイから記憶メモリ・アレイへと再構成（たとえば再プログラム）され得る。設計または用途がより多くの論理アレイを必要とするときには、記憶メモリ・アレイは、記憶メモリ・アレイから論理アレイへと再構成（たとえば再プログラム）され得る。この手法は、メモリ・アレイ用法の効果を高めることができ、エネルギー消費を低減することができる。

【0027】

図２の例では、マトリクス２００は、マトリクス２００の領域ｎ，ｍにおける記憶メモリ・アレイ２０２および領域ｎ，１における論理アレイを含む。処理システム１００は、アレイのうち任意のものを再構成することができる。たとえば、図３に示されるように、処理システム１００は、領域ｎ，ｍにおける記憶メモリ・アレイ２０２を論理アレイに再構成することができる（論理アレイ３０２として示されている）。

【0028】

本明細書で説明されたシステムおよび方法は、ＣＩＭおよび人工知能（ＡＩ）の用途向けに特に有利であり得る。図４は、不揮発性メモリＣＩＭの集積化および再構成可能な二重機能セル・アレイ１０２のマトリクスの一例を示す。図５は、ＡＩ識別プログラムの実装形態を示す。

【0029】

図６は、いくつかの実施形態による、１つまたは複数の再構成可能な二重機能セル・アレイ１０２を構成および再構成する方法６００の流れ図である。この流れ図や他の流れ図および／またはシーケンス図では、流れ図は、例として一連のステップを示す。各ステップは、並列実行用に再編成されてよく、適用できる場合には並べ換えられてもよいことを理解されたい。なおまた、本発明が曖昧になるのを避けるため、また明瞭さのために、含まれ得るいくつかのステップが除去されており、また、含まれていたいくつかのステップが除去され得るが、説明の明瞭さのために含まれてもよい。

【0030】

ステップ６０２において、処理システム（たとえば処理システム１０２）は第１の制御命令を生成する。たとえば、第１の制御命令は、少なくとも再構成可能な二重機能セル・アレイ（たとえば再構成可能な二重機能セル・アレイ１０２）の１つまたは複数のプログラム可能セル用の記憶メモリ素子（たとえば記憶メモリ素子１０６）のブロック（たとえばサブアレイ）の記憶メモリの機能性を設定するための出力命令（たとえば信号）を含む。いくつかの実施形態では、制御論理回路（たとえば制御論理回路１０８）が第１の制御命令を生成する。

【0031】

ステップ６０４において、処理システムは、第１の制御命令を基に、複数の再構成可能なメモリ・アレイ（たとえばマトリクス２００）のうち少なくとも１つの再構成可能なメモリ・アレイを記憶メモリ・アレイ（たとえばメモリ・アレイ２０２）として構成する。複数の再構成可能なメモリ・アレイのそれぞれの再構成可能なメモリ・アレイは、記憶メモリ・アレイ（たとえば高速アクセス・メモリ／キャッシュ）、あるいは集積回路ダイ素子の１つまたは複数のフィールドプログラマブル・ゲート・アレイ（たとえば入出力マクロ・ユニット（複数可）１１０および／またはＦＰＧＡ素子１０４の他の素子（複数可））を制御するための制御論理アレイとしての構成や再構成が可能になり得る。いくつかの実施形態では、制御論理１０８は構成を確立する。

【0032】

ステップ６０６において、処理システムは第２の制御命令を生成する。たとえば、第２の制御命令は、少なくとも１つの再構成可能な二重機能セル・アレイ（たとえばステップ６０４において記憶メモリとしてプログラムされたもの）の１つまたは複数のプログラム可能セル（たとえばサブアレイ）のＦＰＧＡ機能性を設定するための命令（たとえば信号）を含み得る。いくつかの実施形態では、制御論理１０８は第２の構成命令を生成する。

【0033】

ステップ６０８において、処理システムは、第２の制御命令を基に、少なくとも１つの再構成可能なメモリ・アレイを制御論理アレイ（たとえば論理アレイ３０２）に再構成する。たとえば、制御論理は、記憶アレイとして動作しているプログラム可能メモリ・セルの少なくとも一部を論理アレイとして再構成してよい。

【0034】

論理アレイをメモリ・アレイに再構成するために、類似のステップも実行され得る。いくつかの実施形態では、セルは何回も再構成され得る。

【0035】

いくつかの実施形態では、集積回路ダイ素子の製造および配備の後に、制御論理回路１０８が、複数の再構成可能なメモリ・アレイのうち少なくとも１つを、自動的に、またはユーザ入力を基に、構成および再構成するように機能する。したがって、処理システムは、従前の解決策よりも融通性および／または適合可能性があり得る。

【0036】

一例では、複数の再構成可能なメモリ・アレイは、再構成可能なメモリ・アレイのマトリクス（たとえばマトリクス２００）を備える。再構成可能なメモリ・アレイのマトリクスの特定の行（たとえば行ｎ）に含まれる、第１の再構成可能なメモリ・アレイ（たとえばメモリ・アレイ２０２）は、特定の記憶メモリ・アレイとして構成または再構成されたもののうち任意のものであり、第２の再構成可能なメモリ・アレイ（たとえば論理アレイ２０４）は、集積回路ダイ素子の１つまたは複数のフィールドプログラマブル・ゲート・アレイ（入出力マクロ・ユニット１１０（複数可）および／またはＦＰＧＡ素子１０４の他の素子（複数可））を制御するための特定の制御論理アレイとして構成または再構成されたもののうち任意のものである。記憶メモリ・アレイは高速アクセス・メモリ・アレイ（たとえばキャッシュ）として動作し得る。

【0037】

再構成可能な二重機能セル・アレイ１０２は、米国特許第７，１２６，２１４号に説明されているように、マイクロプロセッサとの相互接続のための貫通シリコン・バイア（ＴＳＶ）を含み得ることが理解されよう。さらに、システムは、たとえば互いに積み重ねられた任意数の再構成可能な二重機能セル・アレイ１０２使用し得ることが理解されよう。たとえば、システムは、ダイ・パッケージに結合されたマイクロプロセッサと、マイクロプロセッサ上に積み重ねられた１つまたは複数の再構成可能な二重機能セル・アレイ１０２とを使用して、積み重ねられたダイ製品を生成することができる。マイクロプロセッサからの距離は、アレイ１０２の相対的な性能に影響を及ぼす可能性がある。マイクロプロセッサが使用する層の選択は様々なアルゴリズムを使用して制御され得る。

【0038】

不揮発性メモリの実施形態
図７～図１３は不揮発性メモリを利用する実施形態に関するものである。いくつかの手法では、不揮発性メモリのデータ読出し動作は、センス増幅器用の基準入力として固定基準を使用して実行される。一例では、固定基準は、センス増幅器がデータ出力を感知するための固定基準点を１つ含む。しかしながら、固定基準電圧は、セルの読出し電流の大幅な電気的変化をもたらす不揮発性メモリ・セルの電気的偏差（ＣＤ）および／または製造プロセス乖離を補償することはできない。さらに、不揮発性メモリ・セルの物理的サイズが縮小しており、また複雑なプロセス技術によってセルの電気的偏差がさらに大きくなることにより、不揮発性セルの電気特性に激烈な影響が及び得る。固定基準では、不揮発性メモリ・セルの大きな電気的マージン、ＰＣＭの信頼性問題、抵抗ドリフト、セルの変動性、読出し／書込み回路類の熱クロストークおよび回路ノイズ、周囲温度、および／または同類のものを管理することができない。

【0039】

図７は、いくつかの実施形態による、データ読出し回路を有する、不揮発性メモリ・プログラミング制御論理およびインテリジェント・プログラム・モードを有する相変化メモリ（ＰＣＭ）回路設計７００のブロック図である。回路設計７００は固定基準アレイ７０２を含む。前述のように、固定基準アレイは、不揮発性メモリの実施形態には役に立たない可能性がある。

【0040】

ＰＣＭセル・アレイ７０４は、ＰＣＭを有する再構成可能な二重機能セル・アレイを含む。ＰＲＥ Ｓ／Ａ（Ｉ／Ｖ）７０６は、電流レベルを電圧レベルに変換し得る前置センス増幅器回路を含む。センス増幅器７０８はメモリ・アレイ・センス増幅器を含む。

【0041】

センス増幅器７０８の出力がプログラム・データ・パターン７１２と一致すれば、比較（または一致）回路ブロック７１０がＹＥＳに設定され、次のバイト・データをロードする。一致がなければＮＯを有効にして、プログラム・パルス７１４を再び印加し、現在のバイトを再プログラムしてプログラミング・ステップを繰り返す。

【0042】

ＰＧＭ回路はメモリ・セル・プログラム制御論理を含む。ＰＧＭは、メモリ・セルにおいてプログラミングまたは読出し機能が進行中であるかどうかを判定し得る。

【0043】

一致が生じると、次のバイトを開始して次の（新規）メモリをプログラムする。ＰＧＭパルスを設定する。ＰＧＭ（バー）はオフにされる。

【0044】

基準セル・アレイ７０２は、センス増幅器７０８の入力として所定の基準セルを含む。

【0045】

図８は、いくつかの実施形態による、走査行および固定されたセンス増幅器基準を有する回路設計８００のブロック図である。回路設計８００は、動的基準アレイ８０２およびセンス増幅器８０４を含む。

【0046】

図８は、ＰＣＭメモリ・セル・アレイおよび走査行ブロックの走査行の回路図を示す。Ｂ０、Ｂ１、．．．、Ｂ７はビット・ライン・デコーダの制御ゲートである。ワード・ラインＷ０はメモリ・セルのワード・ラインである。データイン（０～７）は、メモリ走査セットアップ中にデータをプログラムするためのデータ入力である。

【0047】

図９は、いくつかの実施形態による、センス増幅器基準電圧としての動的基準アレイをもたらす回路設計９００のブロック図である。

【0048】

いくつかの実施形態では、回路設計９００は動的基準アレイ８０２の回路図である。Ｖ_ＢＩＡＳは基準電圧である。走査モード制御論理は、（前もって設計で定義された）固定基準電圧であるＶ_ＢＩＡＳを有効にし、かつ／またはＶ_ＲＬ、Ｖ_ＲＴ、．．．、Ｖ_ＲＨなどの動的基準アレイの基準電圧を調節する。Ｖ_ＲＬまたはＶ_ＲＨの選択は、走査行の結果の成果によって判定される。センス増幅器８０４の基準側の電圧値は、Ｖ_ＢＩＡＳ、Ｖ_ＲＬ、および／またはＶ_ＲＨなどに依拠する。走査モードがＶ_ＲＬ、Ｖ_ＲＴ、またはＶ_ＲＨの値を判定した後に、センス増幅器の基準電圧値が固定され得る。走査モード制御論理は、通常の読出し／書込みモード中は「Ｌ」でよい。Ｖ_ＢＩＡＳは固定基準電圧でよい。

【0049】

一般に、センス増幅器（たとえばセンス増幅器１３０）は、メモリ・セルに記憶されたデータ・ビット（１または０）を表すビット・ラインからビットを感知し、メモリの外部の論理によってデータが適切に解釈され得るように、小さい電圧振幅を認識可能な論理レベルまで増幅し得る。従来の手法では、センス増幅器は固定基準値を使用する。たとえば、データが１～５Ｖであって固定基準値が３Ｖでよい。センス増幅器は、信号が固定基準値よりも高ければ、信号を「Ｈ」に設定するかまたは指示してよく、センス増幅器は、信号が固定基準値よりも低ければ、信号を「Ｌ」に設定するかまたは指示してよい。しかしながら、不揮発性メモリには、信頼性問題、抵抗ドリフト、セル変動性、読出し／書込み回路類の熱クロストークおよび回路ノイズがあり、ならびに／あるいは周囲温度および／または他の要因による温度変化に弱いので、メモリ・セルに記憶された電圧が変動する可能性がある。したがって、固定基準値は効果がないことがある。

【0050】

動的基準アレイを用意する回路設計９００は、読出し／書込み回路に関する様々な要因を対象として含み、センス増幅器（たとえばセンス増幅器１３０）が広範なセルの機能性を対象として含むことを可能にし得るものである。たとえば、回路設計９００は、ＰＣＭの信頼性問題、抵抗ドリフト、セル変動性、読出し／書込み回路類の熱クロストークおよび回路ノイズ、周囲温度、および／または同類のものを克服し得る。その上、動的基準アレイ回路設計９００は、製品歩留りを改善して生産コストを下げることができる。図１４には動的基準アレイ用の例示の動的プログラミング・アルゴリズムが示されている。

【0051】

いくつかの実施形態では、動的基準アレイは、センス増幅器の感知範囲を拡大するとともにデータ読出し結果を改善するために、複数の基準を使用する。Ｖｂｕｓ電圧は、様々な要因を対象として含むように調節され得、それによって基準値のダイナミック・レンジをもたらす。たとえば、回路設計９００に示されるように、より高いＶｂｕｓ電圧はより高い基準値をもたらし得、より低いＶｂｕｓ電圧はより低い基準値をもたらし得る。したがって、再構成可能な二重機能セル・アレイ１０２に記憶された電圧値が（たとえば上記で説明された要因によって）変化したとしても、この変化は動的基準アレイによって管理され得る。いくつかの実施形態では、回路設計９００は１つまたは複数の動的基準アレイ・アルゴリズムを実施する。

【0052】

走査モード：
ｉ．所定の走査行におけるプログラミングおよび検証。
１．プログラム電流／電圧を印加して、選択されたセル（バイト）をプログラムし、次いでプログラム電流パルスを除去し、次いで読出しモードに切り換えて、読出し走査行のデータをプログラミング・データ入力と比較することによってプログラム結果を検証する。
２．基準Ｖｒｅｆ ＲＨとして基準アレイの一般的なセルを選択する。
３．プログラミング・データ入力が読出しデータと一致する。ステータス・レジスタＲ０を１に設定する。
４．プログラミング・データ入力が読出しデータと一致せず、ステータス・レジスタＲ０を０に設定する。
５．基準セルを基準Ｖｒｅｆ Ｔに切り換えて、走査行データ読み出す。
６．プログラミング・データ入力が読出しデータと一致する。ステータス・レジスタＲ１を１に設定する。
７．プログラミング・データ入力が読出しデータと一致せず、ステータス・レジスタＲ１を０に設定する。
８．基準セルを基準Ｖｒｅｆ ＲＬに切り換えて、走査行データ読み出す。
９．プログラミング・データ入力が読出しデータと一致する。ステータス・レジスタＲ２を１に設定する。
１０．プログラミング・データ入力が読出しデータと一致せず、ステータス・レジスタＲ２を０に設定する。
１１．ステータス・レジスタである３つのビットＲ０、Ｒ１、Ｒ２を復号する。２つのレジスタ・ビットが１であるものを選択することによって基準セルを設定する。図１０～図１３に例が示されている。走査モード設定が済まされ、別のＶｒｅｆレベルになる。
データ入力：プログラムされるデータ。
データ出力：センス増幅器によって読み出されたデータ。
一致：データ入力＝データ出力（プログラムされたデータが読出しデータと一致する）。

【0053】

データ読出しモード
基準アレイ・セルが走査モードによって選択された後（終了）。選択された基準を、将来の読出しモードおよびプログラミング／検証モードの基準セルとして設定する。もはや走査モードを使用する必要はない。

【0054】

プログラミング／データ検証モード：
走査モードの後（走査モードが設定された後）。もはやデータを走査する必要はない。ユーザは、ビットをプログラムして、走査モードの後の基準を使用することにより、データ入力対データ出力を検証するだけでよい。

【0055】

走査モードの回避：
走査モードを回避するようにビットを使用すると、センス増幅器用の基準として基準アレイ・セルのうち１つを選択する手動の設定が可能になる。

【0056】

走査モードの有効化：
走査モード・ビットを有効にするか、または走査モードを復号して走査モードを有効にする。走査モードを有効にした後に、ステップＡの走査モードを繰り返す。

【0057】

図１０は、いくつかの実施形態による、ケースＡ１およびケースＡ２用の走査論理および基準アレイ用のステータス・レジスタを設定するステップの一例のブロック図である。

【0058】

ケースＡ１において、例１は、動的基準アレイの基準値Ｖ_ＲＬ、Ｖ_ＲＴ、およびＶ_ＲＨを記憶する８ビットのレジスタである。

【0059】

ケースＡ２において、例２は、Ｒ０を０に設定し、Ｒ１（＝Ｒ_Ｔ）、Ｒ２（＝ＲＨ）を設定する。このケースでは、システムはＶ_ＲＴ、Ｖ_ＲＨを設定する。

【0060】

いくつかの実施形態では、システムは、センス増幅器の入力として、Ｖ基準状態を２つ見送って１つのＶ基準を使用することを検知する。

【0061】

図１１は、いくつかの実施形態による、ケースＡ３およびケースＡ４用の走査論理および基準アレイ用のステータス・レジスタを設定するステップの一例のブロック図である。

【0062】

ケースＡ３において、例３はＶｒｅｆ ＬＲを設定する。

【0063】

ケースＡ４において、例４は、推薦されないケースとして弱ビットを設定する。

【0064】

いくつかの実施形態では、システムは、センス増幅器の入力として、Ｖ基準状態を２つ見送って１つのＶ基準を使用することを検知する。

【0065】

図１２は、いくつかの実施形態による、ケースＡ１およびケースＡ２に関するセンス増幅器の波形のブロック図である。Ｖｂｉｔｌｉｎｅは、センス増幅器のデータ出力波形対異なる３つの基準電圧Ｖｒｅｆ ＨＲ、Ｖｒｅｆ ＲＴおよびＶｒｅｆ ＬＲである。

【0066】

図１２の例において、センス増幅器のビット線電圧レベルは動的基準アレイから生成された基準電圧に対して示されている。

【0067】

高抵抗セルの波形、固定されたＶｅｒｆは、ビット線電圧レベルに対して示されている。「０」および「１」を読み出す。

【0068】

ケースＡ１において、ステータス・レジスタの設定は、Ｖｒｅｆ ＨＲ、Ｖｒｅｆ ＲＴおよびＶｒｅｆ ＬＲ対ビット線電圧レベルの波形に関して示されている。

【0069】

ケースＡ２において、ステータス・レジスタの設定は、Ｖｒｅｆ ＨＲ、Ｖｒｅｆ ＲＴおよびＶｒｅｆ ＬＲ対ビット線電圧レベルの波形に関して示されている。

【0070】

図１３は、いくつかの実施形態による、ケースＡ３およびケースＡ４に関するセンス増幅器の波形のブロック図である。Ｖｂｉｔｌｉｎｅは、センス増幅器のデータ出力波形対異なる３つの基準電圧Ｖｒｅｆ ＨＲ、Ｖｒｅｆ ＲＴおよびＶｒｅｆ ＬＲである。

【0071】

図１３の例において、センス増幅器のビット線電圧レベルは動的基準アレイから生成された基準電圧に対して示されている。

【0072】

高抵抗セルの波形、固定されたＶｅｒｆは、ビット線電圧レベルに対して示されている。「０」および「１」を読み出す。

【0073】

ケースＡ３において、ステータス・レジスタの設定は、Ｖ_ＲＨ、Ｖ_ＲＴ、およびＶ_ＲＬ対ビット線電圧レベルの波形に関して示されている。

【0074】

ケースＡ４において、ステータス・レジスタの設定は、Ｖ_ＲＨ、Ｖ_ＲＴ、およびＶ_ＲＬ対ビット線電圧レベルの波形に関して示されている。

【0075】

図１４は、いくつかの実施形態による、動的プログラミング・アルゴリズムのブロック図である。

【0076】

いくつかの実施形態では、ＰＣＭセル・アレイ（たとえば再構成可能な二重機能セル・アレイ１０２）がプログラミング・モードのときには、＃ＰＣＭ信号がパルス化される。＃ＰＣＭのパルス幅を判定するためにＰＣＭセル・プログラムの電気特性が使用され得る。種々の製造業者および技術が、種々の＃ＰＣＭパルス幅を使用し得る。ＰＣＭ動的プログラミング・アルゴリズムは、ＰＣＭセル・アレイをプログラムした後に読出しモードに切り換わってよく、センス増幅器の出力をプログラミング・データ・パターンと比較してよい。一致が生じるとＹＥＳが設定され、新規アドレスをプログラムする。一致がなければ、ＰＧＭｘは、新規のプログラム・パルスを適用して、ＰＣＭセル・アレイをもう１つのパルスでプログラムする。次いで、システムは、一致が生じるまで、および／またはパルスの所定数を超過するまで、もう一度読み出す／検証する。プログラミング停止が機能する。ＰＣＭ基準セル・アレイは適切な基準電圧を供給し得る。

【0077】

図１５は、いくつかの実施形態による、再構成可能な二重機能セル・アレイのマクロ設計１５００のブロック図である。機能図は複数の経路を含み、マクロ・セル選択デコーダは、固定されたＰＣＭセルまたはＰＣＭセルの特別な行を使用することにより、Ｓ１、Ｓ２、Ｓ３、Ｓ４、ＳＮを選択して異なる機能を接続するようにプログラムされ得る。これは配線接続を使用し得る。

【0078】

図１６は、いくつかの実施形態による、再構成可能な二重機能セル・アレイのマクロ・セル選択回路のブロック図である。図１６は、いくつかの実施形態によるマクロ・セル選択デコーダの回路である。

【0079】

図１７は、いくつかの実施形態による、カスタム機能ブロック設計例のブロック図である。論理機能は、「加算器」または「乗算器」といった固定された機能ブロックでよい。

【0080】

前述の３Ｄダイ・スタッキングの再構成可能プロセッサは様々な用途に使用され得る。たとえば、モバイル・モノのインターネット（ＩｏＴ）エッジ・デバイスは、（１）可動性、（２）接続性（セキュリティを含む）といった２つの主要特性を有する。本発明のいくつかの実施形態では、モバイルＩｏＴエッジ・デバイスは、上記で説明されたように、可動性に対処するために再構成可能プロセッサを使用することができる。また、モバイルＩｏＴエッジ・デバイスは、接続性に対処するために、５ＧモデムまたはＷｉ－Ｆｉモデムなどの接続ユニットを使用することができる。

【0081】

従来の５Ｇモデム（携帯電話に使用されるものなど）は組込み型プロセッサ（ＣＰＵ）、５Ｇ Ｐｈｙ層、および他の構成要素（ＧＰＵ、ＤＳＰ、ディスプレイ、メモリ、モデム、接続性、セキュリティ、マルチメディア、ＵＳＢポート、ＳＡＴＡポートなど）を有する。５Ｇモデム・アーキテクチャは、広く採用されているが、システム全体の複雑さやソフトウェア開発作業が増加し、システム開発および製造のコスト（ライセンス料およびダイ・コストを含む）が高くつく。ユーザは、ソフトウェア開発作業において、メインシステム・プロセッサ用の第１のスタックおよび５Ｇモデム・プロセッサ用の第２のスタックを含む複数の異なるソフトウェア・スタックを扱う必要がある。これら２つのプロセッサの間を仲裁する必要がある。モバイルＩｏＴエッジ・デバイス、組込みシステムまたはモバイル無線ロボット用途向けには、組込み型プロセッサを有するスタンドアロンの５Ｇモデムは過剰であり、不必要なコストを加え、場合によってはシステム性能を低下させる。

【0082】

本発明のいくつかの実施形態が提供するモバイルＩｏＴエッジ・デバイスはプロセッサ非依存５Ｇモデムを含み、これが、モバイルＩｏＴエッジ・デバイスのプロセッサおよび主プロセッサ・ユニットの再構成可能なメモリと協働するためのインターフェースを含む。プロセッサ非依存５Ｇモデムを使用することによるいくつかの可能な利益には、ダイ・コストの削減、ソフトウェア開発作業の軽減、およびエネルギー消費の低減が含まれる。いくつかの実施形態では、２つのプロセッサ間の仲裁がもはや不要になり、システムは単一のソフトウェア・スタックのみを使用して動作することができる。

【0083】

さらに、上記で説明された再構成可能プロセッサ・ユニットを使用すると、他のいくつかの利益がもたらされ得る。シリコン設計に複数の機能およびアーキテクチャが組み込まれ得る。システム・オン・チップ（ＳＯＣ）（たとえばＡＳＩＣ）設計により、組込み型メモリを伴う論理（ＭＣＵ）とアナログ回路類（ＰＣＩｘとＵＳＢｘとの並直列変換回路Ｐｈｙなど）との集積化が可能になり得る。ＳＯＣは、種々のタイプのオンチップ回路向けに複数の電圧を供給するためのオンボード電圧調整器を組み込み得る。並直列変換回路Ｐｈｙおよび調整器はアナログ回路であって、スケーリングできないという悪評が高く、したがって不相応なシリコン領域を占め、デジタル回路よりも電力消費が大きい。このようなアナログ回路は、高度なＣＭＯＳプロセス設計にとってコスト効率が良くない。メモリ中心の設計は不揮発性オンボード・メモリを必要とする。現在のフラッシュ・メモリは、２８ｎｍ未満に縮尺することはできない。新たな不揮発性メモリは、１０ｎｍ未満のＣＭＯＳ技術を用いる集積化のための用意はできない。ホスト入出力ポートを常駐データに接続する、プロセッサ、メモリおよび論理層（ＦＰＧＡ／ＰＬＤ）の異種混合の３Ｄ集積化は、インメモリプロセッシング・アーキテクチャのメモリ性能を改善する。

【0084】

図１８は、３Ｄダイ・スタッキング再構成可能プロセッサおよびプロセッサ非依存モデムを使用するモバイルＩｏＴエッジ・デバイス１８００を示す図である。示されるように、モバイルＩｏＴエッジ・デバイス１８００は、コネクタ１８２６を介してプリント基板（ＰＣＢ）１８２０に結合された主プロセッサ・ユニット１８０２と、ＰＣＢ１８２０に結合された電源ユニット１８０８と、接続ポート１８２８を介して主プロセッサ・ユニット１８０２に結合された接続ユニット１８１４と、クラウド記憶機構１８３０に結合された安全なダウンロード・ポート１８１２と、ホスト入出力ポート１８１０を介して主プロセッサ・ユニット１８０２に結合されたセンサ／電動機／付属装置１８２４とを含む。

【0085】

いくつかの実施形態では、主プロセッサ・ユニット１８０２は、３Ｄパッケージ基板１８２２に結合されたプロセッサ１８０４および３Ｄパッケージ基板１８２２に結合されたダイ・スタック１８０６を含む。ダイ・スタック１８０６は、上記で説明されたような要素を含む、ダイ要素のスタックを含み得る。ダイ・スタック１８０６の要素は、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）論理、プログラム可能論理デバイス（ＰＬＤ）および／またはシステム・オン・チップ（ＳＯＣ）を含み得る。ダイ・スタック１８０６は、記憶機構／キャッシュ・メモリまたはＦＰＧＡ構成メモリとして使用され得る再構成可能な記憶素子を含む記憶素子を含み得る。さらに、ダイ・スタックは、接続ユニット１８１６の態様を制御するためのアナログ回路（たとえばＰｈｙ層回路類）を含み得る。

【0086】

いくつかの実施形態では、接続ユニット１８１４は、１つまたは複数のアンテナ１８３２に結合された、プロセッサ非依存接続（たとえば５Ｇ／Ｗｉ－Ｆｉ）回路類１８１６、ならびにＵＳＢ３．Ｘ、ＰＣＩｅ．Ｘ、ＳＡＴＡｘおよびモデム記憶機構（ＳＳＤ）１８１８などの他の構成要素を含む。接続回路類１８１６は、無線（または有線）チャネルを通じて信号／データを受け取るため、および信号／データを処理するために主プロセッサ・ユニット１８０２に伝送するためのＰｈｙ層回路および他の回路を含み得る。図２０に関連して、プロセッサ非依存接続回路類１８１６のさらなる詳細が示され、かつ論じられる。

【0087】

いくつかの実施形態では、接続モデム１８１４がプロセッサを含まないので、プロセッサ非依存モデムが接続回路類１８１６を含み得、接続回路類１８１６は、アンテナ１８３２を介して信号／データを受け取るためのＰｈｙ層と、主プロセッサ・ユニット１８０２の関連する構成要素にアクセスするためにシステム・インターフェース論理とを含む。いくつかの実施形態では、Ｐｈｙ層１８１６は、複雑なＣＭＯＳ技術を用いるアナログ回路を含む。デジタル回路を伴うＣＭＯＳアナログ回路を単一シリコン上に集積することは、高度な複雑さを必要とする。同一シリコン上にデジタル回路とアナログ回路とを共用することの不相容性は、高い歩留まり損失、検査上の問題、製品開発時間の増加、および製造原価の上昇を含む問題の原因になることが周知である。したがって、このアーキテクチャは、いくつかの実施形態において、たとえばアナログ回路用の第１のダイ要素にデジタル回路類用の第２のダイ要素を付加することによる３Ｄダイ・スタッキング技術を導入する。そのような場合には、接続回路類１８１６は、アナログ回路のダイ要素に対する直接接続を含み得る。

【0088】

このシステムは、接続ユニット１８１４がそれ自体の組込み型プロセッサを必要とすることなく、主プロセッサ・ユニット１８０２を接続回路類１８１６に接続することにより、主プロセッサ・ユニット１８０２のＦＰＧＡ機能を使用してモデム・プロセッサの多くの機能を実施することができる。したがって、システムは性能を改善することができる。いくつかの実施形態では、接続ユニット１８１４は、組込み型プロセッサを有するスタンドアロンの５Ｇモデムを含み得る。そのような場合には、接続ユニット１８１４の機能は、いくつかが組込み型プロセッサによって実行され得、いくつかが主プロセッサ・ユニット１８０２によって実行され得る。

【0089】

このシステムは、システム性能を向上するとともに配線能力を強化するために、シリコン貫通バイア（ＴＳＶ）を導入し得る。３Ｄダイ・スタッキング技術は、小さい領域の内部のハイ・ピンカウント・シリコーンを用いてパッケージ化される。

【0090】

安全なダウンロード・ポート１８１２は、システム更新およびファームウェア・セキュリティ保護のためのソフトウェアをダウンロードすることができる。プロセッサ１８０４は、外部フラッシュ・メモリまたはオンボードＲＯＭからロードされたファームウェアによってプログラムされ得る。ファームウェア・コードは、主プロセッサ・ユニット１８０２の内部メモリに記憶され得る。いくつかの実施形態では、プロセッサ１８０４は、一旦、プログラムされるかまたはファームウェアをロードされると、接続ユニット１８１４の接続機能を含めてモバイルＩｏＴエッジ・デバイス１８００を制御する。ＦＰＧＡ、ＳＯＣまたはＰＬＤのダイ要素（複数可）は、プロセッサ１８０４に、接続回路類１８１６との通信を可能にするための論理機能をもたらす。プロセッサ１８０４は、ＤＭＡ、データ・リンク層、およびＰｈｙ層を制御するための接続回路類１８１６の内部レジスタを構成する。いかなる特別な設定／構成機能も、ＦＰＧＡ、ＳＯＣまたはＰＬＤのダイ要素によって助長され得る。したがって、このシステム（接続ユニット１８１４を含む）は再構成可能性を実現することができる。

【0091】

図１９は、いくつかの実施形態による、接続ユニット１８１４の接続回路類１８１６の詳細を示すブロック図である。接続回路類１８１６は、ダイ領域を最小化しかつエネルギーを節約するためにＰｈｙ層を含む。接続回路類１８１６は、主プロセッサ・ユニット１８０２とのインターフェースをとるためのシステム・インターフェース論理１９０２をさらに含む。Ｐｈｙ層は、アンテナ（複数可）１８３２と通信する無線周波数チップ（ＲＦＩＣ）１９０４を含む。ＲＦＩＣ１９０４は、アンテナ１８３２を通じて着信信号を受け取り、発信信号を伝送するように構成される。Ｐｈｙ層は、着信信号を着信データに変換し、発信データを発信信号に伝送するように構成される。

【0092】

システム・インターフェース論理１９０２は、たとえばメモリおよび論理素子の１８０６ならびにプロセッサ１８０４といった、主プロセッサ・ユニット１８０２と着信データおよび発信データを通信する論理ブロックを含む。システムは、モデム機能のうちいくつかを主プロセッサ・ユニット１８０２に移すことにより、性能、コストおよびエネルギー消費の改善を実現することができる。いくつかの実施形態では、モバイルＩｏＴエッジ・デバイス１８００は単一のソフトウェア・スタックしか使用せず、したがって製品開発サイクル時間を短縮する。

【0093】

図２０は、プロセッサ非依存接続回路類１８１６のブロック図である。接続回路類１８１６は、主プロセッサ・ユニット１８０２に送られた信号／データを、モデムが受け取るために必要な機能をもたらす。接続ユニット１８１４から不必要な機能および構成要素を除去することにより、システム費用およびエネルギー消費が削減され得、システム性能が向上し得る。

【0094】

接続回路類１８１６は、Ｐｈｙ層２００２と、Ｐｈｙ層２００２に結合されたデータ・リンク層２００４と、データ・リンク層２００４に結合された直接メモリアクセス（ＤＭＡ）／論理／データ変換デバイス２０１０と、ＤＭＡ／論理／データ変換コントローラ２０１０に結合された二重ＦＩＦＯ２００８と、ＤＭＡ／論理／データ変換コントローラ２０１０に結合されたＲＡＭ２００６と、ＤＭＡ／論理／データ変換コントローラ２０１０に結合された入出力２０１２と、外部汎用入出力２０１４と、組込み型モデム・プロセッサなしの他の構成要素とを含む。Ｐｈｙ層２００２は、アンテナ１８３２と通信するＲＦＩＣ１９０４を含む。ＲＡＭ２００６およびＤＭＡ／論理／データ変換コントローラ２０１０は、主プロセッサ・ユニット１８０２から受け取られ得る、または主プロセッサ・ユニット１８０２に転送され得る、アドレス、データおよび制御情報を通信する。アドレス、データおよび制御情報は、構成情報、保管情報、制御命令、センサ情報、状態情報、位置情報、および／または同類のものを含み得る。

【0095】

図２１は、垂直に集積化された実施形態における、３Ｄダイ・スタッキング再構成可能プロセッサおよびプロセッサ非依存モデムを使用するモバイルＩｏＴエッジ・デバイス２１００を示す図である。示されるように、モバイルＩｏＴエッジ・デバイス２１００は、コネクタ１８２４を介してプリント基板（ＰＣＢ）２１０４に結合された主プロセッサ・ユニット１８０２と、ＰＣＢ２１０４に結合された電源ユニット１８０８と、コネクタ２１０８を介してＰＣＢ２１０４に結合された接続ユニット１８１４と、クラウド記憶機構１８３０に結合された安全なダウンロード・ポート１８１２と、ホスト入出力ポート２１０６を介してＰＣＢ２１０４に結合されたセンサ／電動機／付属装置１８２４とを含む。

【0096】

いくつかの実施形態では、主プロセッサ・ユニット１８０２は、３Ｄパッケージ基板２１０２に結合されたプロセッサ１８０４および３Ｄパッケージ基板２１０２に結合されたダイ・スタック１８０６を含む。ダイ・スタック１８０６は、上記で説明されたような要素を含む、ダイ要素のスタックを含み得る。ダイ・スタック１８０６の要素は、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）論理、プログラム可能論理デバイス（ＰＬＤ）および／またはシステム・オン・チップ（ＳＯＣ）を含み得る。ダイ・スタック１８０６は、記憶機構／キャッシュ・メモリまたはＦＰＧＡ構成メモリとして使用され得る再構成可能な記憶素子を含む記憶素子を含み得る。さらに、ダイ・スタックは、接続ユニット１８１６の態様を制御するためのアナログ回路（たとえばＰｈｙ層回路類）を含み得る。

【0097】

いくつかの実施形態では、接続ユニット１８１４は、１つまたは複数のアンテナ１８３２に結合された、プロセッサ非依存接続（たとえば５Ｇ／Ｗｉ－Ｆｉ）回路類１８１６、ならびにＵＳＢ３．Ｘ、ＰＣＩｅ．Ｘ、およびＳＡＴＡｘなどの他の構成要素を含む。接続回路類１８１６は、無線（または有線）チャネルを通じて信号／データを受け取るため、および信号／データを処理するために主プロセッサ・ユニット１８０２に伝送するためのＰｈｙ層回路および他の回路を含み得る。接続ユニット１８１４は、ＰＣＢ２１０４に結合された３Ｄパッケージ基板２１０２に結合され得る。

【0098】

主プロセッサ・ユニット１８０２と接続ユニット１８１４とが同一の３Ｄパッケージ基板２１０２およびＰＣＢ２１０４の上に垂直方向に集積されるので、追加の通信チャネルは不要であり、追加のメモリが不要になり得る。

【0099】

本明細書の全体にわたって、単一のインスタンスとして説明された構成要素、動作、または構造を、複数のインスタンスが実施し得る。１つまたは複数の方法の個々の動作は、個別の動作として示されかつ説明されているが、個々の動作のうち１つまたは複数が同時に実行されてよく、示された順序で実行する必要のある動作はない。例示の構成において個別の構成要素として示された構造および機能性は、組み合わせた構造または構成要素として実施され得る。同様に、単一の構成要素として示された構造および機能性は、個別の構成要素として実施され得る。これらおよび他の変形形態、修正形態、追加、および改善は、本明細書の主題の範囲に含まれる。本明細書で使用される「または」という用語は、包含的な意味または排他的な意味のいずれかに解釈されてよいことがさらに理解されよう。

【0100】

上記では、本発明（複数可）が例示の実施形態を参照しながら説明されている。本発明（複数可）のより広範な範囲から逸脱することなく、様々な修正形態が作製され得、他の実施形態が使用され得ることが当業者には明らかであろう。したがって、例示の実施形態に対する、これらおよび他の変形形態は、本発明（複数可）によって対象として含まれるように意図されている。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】