(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-12-13
(45)【発行日】2023-12-21
(54)【発明の名称】エラーアンプおよび電源回路
(51)【国際特許分類】
G05F 1/56 20060101AFI20231214BHJP
H02M 3/155 20060101ALI20231214BHJP
【ＦＩ】
G05F1/56 310F
H02M3/155 P
【請求項の数】
9
(21)【出願番号】P 2020022611
(22)【出願日】2020-02-13
(65)【公開番号】P2021128530
(43)【公開日】2021-09-02
【審査請求日】2022-12-21
(73)【特許権者】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】100105924
【弁理士】
【氏名又は名称】森下 賢樹
(74)【代理人】
【識別番号】100133215
【弁理士】
【氏名又は名称】真家 大樹
(72)【発明者】
【氏名】村木 太郎
【審査官】井上 弘亘
(56)【参考文献】
【文献】国際公開第２０１８／１１７０２６（ＷＯ，Ａ１）
【文献】特開２０１０－１３６５７２（ＪＰ，Ａ）
【文献】特開２０１０－２３１４９８（ＪＰ，Ａ）
【文献】特開２００９－１００４９７（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０５Ｆ １／５６
Ｈ０２Ｍ ３／１５５
(57)【特許請求の範囲】
【請求項1】
ゲートが第１入力端子に接続される第１トランジスタおよびゲートが第２入力端子に接続される第２トランジスタを含む入力差動対と、前記入力差動対と接続されるテイル電流源と、
負荷回路と、
前記第１トランジスタと前記負荷回路の間に設けられた第３トランジスタと、
前記第２トランジスタと前記負荷回路の間に設けられた第４トランジスタと、
前記第３トランジスタのゲートに、時間とともに徐変するソフトスタート電圧を供給する第１電圧源と、
前記第４トランジスタのゲートに一定のバイアス電圧を供給する第２電圧源と、
を備えることを特徴とするエラーアンプ。
【請求項2】
前記バイアス電圧は、前記ソフトスタート電圧の遷移後の電圧レベルと等しいことを特徴とする請求項１に記載のエラーアンプ。
【請求項3】
前記第１電圧源は、キャパシタと、
前記キャパシタと並列に設けられるスイッチと、
前記キャパシタと接続される第１電流源と、
を含み、前記キャパシタの電圧が前記ソフトスタート電圧であることを特徴とする請求項１または２に記載のエラーアンプ。
【請求項4】
前記第２電圧源は、前記第１電流源と同じ構成を有する第２電流源を含むことを特徴とする請求項３に記載のエラーアンプ。
【請求項5】
前記第１トランジスタから前記第４トランジスタはＮＭＯＳトランジスタであることを特徴とする請求項１から４のいずれかに記載のエラーアンプ。
【請求項6】
前記負荷回路は、ＰＭＯＳトランジスタで構成されるカレントミラー回路であることを特徴とする請求項５に記載のエラーアンプ。
【請求項7】
前記第１トランジスタから前記第４トランジスタはＰＭＯＳトランジスタであることを特徴とする請求項１から４のいずれかに記載のエラーアンプ。
【請求項8】
一端が入力ラインに接続され、他端が出力ラインに接続された出力トランジスタと、前記第１入力端子および前記第２入力端子の一方に基準電圧を受け、前記第１入力端子および前記第２入力端子の他方に前記出力ラインの電圧に応じたフィードバック信号を受け、出力端子が前記出力トランジスタの制御端子に接続される請求項１から７のいずれかに記載のエラーアンプと、
を備えることを特徴とする電源回路。
【請求項9】
スイッチングトランジスタを含むＤＣ／ＤＣコンバータ主回路と、前記第１入力端子および前記第２入力端子の一方に基準電圧を受け、前記第１入力端子および前記第２入力端子の他方に前記ＤＣ／ＤＣコンバータ主回路の出力電圧に応じたフィードバック信号を受ける請求項１から７のいずれかに記載のエラーアンプと、
前記エラーアンプの出力に応じたデューティ比を有するパルス信号を生成するパルス変調器と、
前記パルス信号に応じて前記スイッチングトランジスタを駆動するドライバと、
を備えることを特徴とする電源回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、電源回路に関する。
【背景技術】
【0002】
リニアレギュレータやＤＣ／ＤＣコンバータ（スイッチング電源）などの電源回路は、突入電流を防止し、また出力電圧のオーバーシュートを抑制するために、ソフトスタート機能を有する。
【0003】
図１は、ソフトスタート機能を有する従来の電源回路１Ｒ（従来例１）を示す回路図である。電源回路１Ｒは、主回路１０、出力キャパシタＣ１、抵抗Ｒ１，Ｒ２、エラーアンプ２０、ソフトスタート回路３０を備える。
【0004】
主回路１０は、リニアレギュレータあるいはスイッチングレギュレータ（ＤＣ／ＤＣコンバータ）の主要部を含む。主回路１０は、出力電圧ＶＯＵＴが、エラー信号ＶＥＲＲに応じて変化するように構成される。
【0005】
電源回路１Ｒの出力ラインには、出力キャパシタＣ１が接続される。エラーアンプ２０には、電源回路１Ｒの出力電圧ＶＯＵＴ応じたフィードバック電圧ＶＦＢが入力される。たとえばフィードバック電圧ＶＦＢは、出力電圧ＶＯＵＴを抵抗Ｒ１，Ｒ２によって分圧した電圧である。
【0006】
エラーアンプ２０は、フィードバック電圧ＶＦＢと基準電圧ＶＲＥＦの誤差を増幅し、エラー信号ＶＥＲＲを生成する。主回路１０、抵抗Ｒ１，Ｒ２、エラーアンプ２０を含むフィードバックループによって、フィードバック電圧ＶＦＢが基準電圧ＶＲＥＦと一致するようにフィードバックがかかり、出力電圧ＶＯＵＴが安定化される。
【0007】
基準電圧ＶＲＥＦは、ソフトスタート回路３０によって生成される。ソフトスタート回路３０は、バンドギャップリファレンス回路などにより生成されるバンドギャップ電圧ＶＢＧＲが入力される。定常状態において、基準電圧ＶＲＥＦは、バンドギャップ電圧ＶＢＧＲと等しい。ソフトスタート回路３０は、シャットダウン信号ＳＤをトリガーとして、基準電圧ＶＲＥＦを０ＶからＶＢＧＲに向かって時間とともに徐々に上昇させる。
【0008】
図２は、図１のソフトスタート回路３０の動作波形図である。時刻ｔ０にシャットダウン信号ＳＤがハイとなると、基準電圧ＶＲＥＦがリセットされ、その後、一定の傾きで上昇していく。そして時刻ｔ１に基準電圧ＶＲＥＦが、バンドギャップ電圧ＶＢＧＲに達すると、それ以降、一定レベルに維持される。
【0009】
図３は、ソフトスタート機能を有する電源回路１Ｓ（従来例２）を示す回路図である。電源回路１Ｓは、主回路１０、出力キャパシタＣ１、抵抗Ｒ１，Ｒ２、ソフトスタート回路４０、エラーアンプ５０を備える。
【0010】
図３の主回路１０は、リニアレギュレータのそれであり、出力トランジスタ１２を含む。ソフトスタート回路４０は、シャットダウン信号ＳＤをトリガーとして、ソフトスタート電圧ＶＳＳを０Ｖから時間とともに徐々に上昇させる。エラーアンプ５０は、３入力で構成され、ひとつの非反転入力端子（＋）と、２つの反転入力端子（－）を有する。非反転入力端子には、フィードバック信号ＶＦＢが入力され、２つの反転入力端子には、バンドギャップ電圧ＶＢＧＲと、ソフトスタート電圧ＶＳＳが入力される。エラーアンプ５０の出力電圧ＶＥＲＲは、ソフトスタート電圧ＶＳＳとバンドギャップ電圧ＶＢＧＲのうち低い一方と、フィードバック電圧ＶＦＢとの誤差に応じている。
【先行技術文献】
【特許文献】
【0011】
【文献】特開２０１８－１３３９１５号公報
【発明の概要】
【発明が解決しようとする課題】
【0012】
【0013】
【0014】
リセットスイッチＳＷ１がオンすると、キャパシタＣ２が放電され、キャパシタＣ２に生ずる基準電圧ＶＲＥＦが０Ｖにリセットされ、リセットスイッチＳＷ１がオフすると、キャパシタＣ２は、電流源ＣＳ１によって充電され、基準電圧ＶＲＥＦが時間とともに徐々に増大する。クランプ回路３２は、シャントレギュレータであり、キャパシタＣ２に発生する電圧ＶＲＥＦがバンドギャップ電圧ＶＢＧＲに近づくように、トランジスタ３３に流れる電流を調節する。
【0015】
図４のソフトスタート回路３０を採用する場合、２個の差動アンプ（エラーアンプ）２０、３４が必要となるため、回路面積が大きくなるという問題がある。また、エラーアンプ３４が入力オフセット電圧を有していると、入力オフセット電圧によって、出力電圧ＶＯＵＴがばらつくという問題がある。
【0016】
（従来例２の課題）
図５は、図３のソフトスタート回路４０およびエラーアンプ５０の回路図である。エラーアンプ５０の差動入力段は、３個のＰＭＯＳトランジスタＭＰ１～ＭＰ３を有する。２個の反転入力端子に対応する２個のＰＭＯＳトランジスタＭＰ２，ＭＰ３のゲートには、バンドギャップ電圧ＶＢＧＲとソフトスタート電圧ＶＳＳが入力される。ソフトスタート電圧ＶＳＳがバンドギャップ電圧ＶＢＧＲより低い領域では、ＰＭＯＳトランジスタＭＰ３に支配的に電流が流れ、トランジスタＭＰ２は無視できる。ソフトスタート電圧ＶＳＳがバンドギャップ電圧ＶＢＧＲに近い領域では、ＰＭＯＳトランジスタＭＰ２，ＭＰ３の両方に電流が流れる。ソフトスタート電圧ＶＳＳがバンドギャップ電圧ＶＢＧＲより高い領域では、ＰＭＯＳトランジスタＭＰ２に支配的に電流が流れ、トランジスタＭＰ３は無視できる。
図５は、図３のソフトスタート回路４０およびエラーアンプ５０の回路図である。エラーアンプ５０の差動入力段は、３個のＰＭＯＳトランジスタＭＰ１～ＭＰ３を有する。２個の反転入力端子に対応する２個のＰＭＯＳトランジスタＭＰ２，ＭＰ３のゲートには、バンドギャップ電圧ＶＢＧＲとソフトスタート電圧ＶＳＳが入力される。ソフトスタート電圧ＶＳＳがバンドギャップ電圧ＶＢＧＲより低い領域では、ＰＭＯＳトランジスタＭＰ３に支配的に電流が流れ、トランジスタＭＰ２は無視できる。ソフトスタート電圧ＶＳＳがバンドギャップ電圧ＶＢＧＲに近い領域では、ＰＭＯＳトランジスタＭＰ２，ＭＰ３の両方に電流が流れる。ソフトスタート電圧ＶＳＳがバンドギャップ電圧ＶＢＧＲより高い領域では、ＰＭＯＳトランジスタＭＰ２に支配的に電流が流れ、トランジスタＭＰ３は無視できる。
【0017】
このエラーアンプ５０は、２個のトランジスタＭＰ２，ＭＰ３の動作の切り替わり点の設計が難しいという問題がある。また、ソフトスタート電圧ＶＳＳは０Ｖから上昇していくため、差動入力トランジスタをＮＭＯＳトランジスタで構成することができない。
【0018】
本発明はかかる課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、ソフトスタート機能付きの電源回路およびそれに利用可能なエラーアンプの提供にある。
【課題を解決するための手段】
【0019】
本発明のある態様は、エラーアンプに関する。エラーアンプは、ゲートが第１入力端子に接続される第１トランジスタおよびゲートが第２入力端子に接続される第２トランジスタを含む入力差動対と、入力差動対と接続されるテイル電流源と、負荷回路と、第１トランジスタと負荷回路の間に設けられた第３トランジスタと、第２トランジスタと負荷回路の間に設けられた第４トランジスタと、第３トランジスタのゲートに、時間とともに徐変するソフトスタート電圧を供給する第１電圧源と、第４トランジスタのゲートにバイアス電圧を供給する第２電圧源と、を備える。
【0020】
この構成によれば、オフセットの影響を受けずに、ソフトスタート制御が可能となる。また差動アンプを１個で構成できるため、回路面積を小さくできる。
【0021】
バイアス電圧は、ソフトスタート電圧の遷移後の電圧レベルと等しくてもよい。これにより、ソフトスタート動作の完了後において、第３トランジスタと第４トランジスタの影響をキャンセルできる。
【0022】
第１電圧源は、キャパシタと、キャパシタと並列に設けられるスイッチと、キャパシタと接続される第１電流源と、を含み、キャパシタの電圧がソフトスタート電圧であってもよい。
【0023】
第２電圧源は、第１電流源と同じ構成を有する第２電流源を含んでもよい。これにより、バイアス電圧を、ソフトスタート電圧の遷移後の電圧レベルと揃えることができる。
【0024】
第１トランジスタから第４トランジスタはＮＭＯＳトランジスタであってもよい。ＮＭＯＳトランジスタを利用できるため、ＰＭＯＳトランジスタを用いた場合に比べて、回路を小さくできる。
【0025】
負荷回路は、ＰＭＯＳトランジスタで構成されるカレントミラー回路であってもよい。負荷回路は、抵抗負荷であってもよい。
【0026】
第１トランジスタから第４トランジスタはＰＭＯＳトランジスタであってもよい。
【0027】
本発明の別の態様は、電源回路に関する。電源回路は、一端が入力ラインに接続され、他端が出力ラインに接続された出力トランジスタと、基準電圧と、出力ラインの電圧に応じたフィードバック信号と、を受け、出力端子が出力トランジスタの制御端子に接続される上述のエラーアンプと、を備えてもよい。
【0028】
本発明の別の態様も、電源回路に関する。電源回路は、スイッチングトランジスタを含むＤＣ／ＤＣコンバータ主回路と、基準電圧と、ＤＣ／ＤＣコンバータ主回路の出力電圧に応じたフィードバック信号と、を受ける上述のエラーアンプと、エラーアンプの出力に応じたデューティ比を有するパルス信号を生成するパルス変調器と、パルス信号に応じてスイッチングトランジスタを駆動するドライバと、を備えてもよい。
【0029】
なお、以上の構成要素の任意の組み合わせや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【0030】
本発明のある態様によれば、ソフトスタート機能を有するエラーアンプを提供できる。
【図面の簡単な説明】
【0031】
【図1】ソフトスタート機能を有する従来の電源回路（従来例１）を示す回路図である。
【図3】ソフトスタート機能を有する電源回路（従来例２）を示す回路図である。
【図6】実施の形態に係るエラーアンプを備える電源回路の回路図である。
【図9】変形例１に係るエラーアンプの回路図である。
【図10】変形例２に係るエラーアンプの回路図である。
【図11】変形例６に係る電源回路の回路図である。
【発明を実施するための形態】
【0032】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【0033】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【0034】
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【0035】
図６は、実施の形態に係るエラーアンプ１００を備える電源回路２００の回路図である。電源回路２００は、主回路２１０、出力キャパシタＣ１、フィードバック抵抗Ｒ１，Ｒ２およびソフトスタート機能付きのエラーアンプ１００を備える。
【0036】
本実施の形態において電源回路２００はリニアレギュレータであり、主回路２１０は、ＰチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である出力トランジスタ２１２を含む。出力トランジスタ２１２のソースは入力ライン２０２と接続され、ドレインは出力ライン２０４と接続される。出力ライン２０４には、平滑化用のキャパシタが接続される。出力ライン２０４に生ずる出力電圧ＶＯＵＴは、フィードバック抵抗Ｒ１，Ｒ２によって分圧され、分圧後のフィードバック電圧ＶＦＢは、エラーアンプ１００の入力端子ＩＮＰ（＋）にフィードバックされる。
【0037】
エラーアンプ１００は、入力端子ＩＮＰ，ＩＮＮ、シャットダウン端子ＳＤ、出力端子ＯＵＴを備える。入力端子ＩＮＰは、非反転入力端子（＋）であり、フィードバック電圧ＶＦＢが入力される。入力端子ＩＮＮは反転入力端子（－）であり、バンドギャップ電圧ＶＢＧＲなどの基準電圧が入力される。エラーアンプ１００の出力端子ＯＵＴは、出力トランジスタ２１２のゲートと接続され、ゲートにはエラーアンプ１００の出力電圧ＶＥＲＲが供給される。
【0038】
エラーアンプ１００のシャットダウン端子ＳＤには、シャットダウン信号ＳＤが入力される。
【0039】
エラーアンプ１００は、入力差動対１０２、テイル電流源１０４、負荷回路１０６、第３トランジスタＭＮ３、第４トランジスタＭＮ４、第１電圧源１１０、第２電圧源１１２を備える。
【0040】
入力差動対１０２は、ＮチャンネルＭＯＳＦＥＴである第１トランジスタＭＮ１および第２トランジスタＭＮ２を含む。第１トランジスタＭＮ１、第２トランジスタＭＮ２のゲートは、入力端子ＩＮＮ，ＩＮＰと接続される。テイル電流源１０４は、第１トランジスタＭＮ１、第２トランジスタＭＮ２のソースと接続される。
【0041】
負荷回路１０６は、カレントミラー回路であり、ゲート同士が接続されたＰチャンネルＭＯＳＦＥＴであるトランジスタＭＰ５，ＭＰ６を含む。
【0042】
第３トランジスタＭＮ３は、ＮチャンネルＭＯＳＦＥＴであり、第１トランジスタＭＮ１と負荷回路１０６の第５トランジスタＭＰ５の間に設けられる。第４トランジスタＭＮ４はＮチャンネルＭＯＳＦＥＴであり、第２トランジスタＭＮ２と負荷回路１０６の第６トランジスタＭＰ６の間に設けられる。第３トランジスタＭＮ３のドレインが、エラーアンプ１００の出力端子ＯＵＴと接続される。
【0043】
第１電圧源１１０は、第３トランジスタＭＮ３のゲートに、時間とともに徐変するソフトスタート電圧ＶＳＳを供給する。ソフトスタート電圧ＶＳＳは、シャットダウン信号ＳＤのアサートに応答して、初期化され、その後、時間とともに変化する。本実施の形態では、ソフトスタート電圧ＶＳＳは時間とともに上昇していく。
【0044】
第２電圧源１１２は、第４トランジスタＭＰＮのゲートにバイアス電圧ＶＢＩＡＳを供給する。バイアス電圧ＶＢＩＡＳは、ソフトスタート電圧ＶＳＳの遷移後の電圧レベルと等しく設計するとよい。つまり、バイアス電圧ＶＢＩＡＳは、ソフトスタート電圧ＶＳＳの最大電圧と等しい電圧レベルを有する。
【0045】
【0046】
時刻ｔ０より前は、通常状態ＴＮＯＲＭである。通常期間ＴＮＯＲＭでは、ソフトスタート電圧ＶＳＳは、バイアス電圧ＶＢＩＡＳと等しくなっており、トランジスタＭＮ３，ＭＮ４はバランスしている。したがって、入力差動対１０２の影響が支配的であり、２つの入力端子ＩＮＰ，ＩＮＮの電圧ＶＢＧＲ，ＶＦＢが等しくなるようにフィードバックがかかる。その結果、電源回路２００の出力電圧ＶＯＵＴは、目標レベル（ＶＢＧＲ×（Ｒ１＋Ｒ２）／Ｒ２）に安定化される。
【0047】
時刻ｔ０に、シャットダウン信号ＳＤがアサートされると、リセットスイッチＳＷ１がターンオンし、ソフトスタート電圧ＶＳＳが０Ｖにリセットされる。ソフトスタート電圧ＶＳＳが０Ｖとなると、第３トランジスタＭＮ３がオフとなる。そうすると、エラーアンプ１００の出力であるエラー電圧ＶＥＲＲが瞬時に上昇し、出力トランジスタ２１２がオフとなり、出力電圧ＶＯＵＴ（フィードバック電圧ＶＦＢ）が０Ｖに低下する。シャットダウン信号ＳＤがアサートされるシャットダウン期間ＴＳＤの間、テイル電流源１０４が生成するテイル電流Ｉ０は、第２トランジスタＭＮ２および第４トランジスタＭＮ４側に流れる。
【0048】
その後、時刻ｔ１にシャットダウン信号ＳＤがネゲートされると、リセットスイッチＳＷ１がオフとなり、キャパシタＣ１１が第１電流源ＣＳ１が生成する定電流Ｉｃによって充電され、ソフトスタート電圧ＶＳＳが一定の傾きで増大する。ソフトスタート電圧ＶＳＳが徐変する期間を、ソフトスタート期間ＴＳＳと称する。
【0049】
ソフトスタート期間ＴＳＳにおいて、第３トランジスタＭＮ３のゲートソース間電圧が時間とともに増大していき、第３トランジスタＭＮ３に流れる電流が時間とともに増大していく。その結果、第３トランジスタＭＮ３のドレイン電圧であるエラー電圧ＶＥＲＲは時間ともに低下していく。これにより出力トランジスタ２１２が徐々にオンとなり、出力電圧ＶＯＵＴ（フィードバック電圧ＶＦＢ）が徐々に上昇する。
【0050】
時刻ｔ２に、ソフトスタート期間ＴＳＳが終了すると、ソフトスタート電圧ＶＳＳとバイアス電圧ＶＢＩＡＳが等しくなり、通常状態ＴＮＯＲＭとなる。通常状態ＴＮＯＲＭでは、上述したように入力差動対１０２の影響が支配的であり、２つの入力端子ＩＮＰ，ＩＮＮの電圧ＶＢＧＲ，ＶＦＢが等しくなるようにフィードバックがかかる。その結果、電源回路２００の出力電圧ＶＯＵＴは、目標レベル（ＶＢＧＲ×（Ｒ１＋Ｒ２）／Ｒ２）に安定化される。
【0051】
以上が電源回路２００の動作である。続いてその利点を従来例１，２との対比にもとづいて説明する。
【0052】
従来例１（図１、図４）と比較する。従来例１においてエラーアンプ３４がオフセット電圧を有する場合、その影響で、ソフトスタート完了後の通常期間における基準電圧ＶＲＥＦがバンドギャップ電圧ＶＢＧＲと等しくならず、出力電圧ＶＯＵＴの目標レベルが、オフセット電圧ＶＯＦＳの影響を受ける。
ＶＲＥＦ＝ＶＢＧＲ＋ＶＯＦＳ
ＶＲＥＦ＝ＶＢＧＲ＋ＶＯＦＳ
【0053】
これに対して、本実施の形態によれば、ソフトスタート電圧ＶＳＳの生成にエラーアンプを利用しないため、オフセットの影響を低減できる。
【0054】
また、従来例１では、２個の差動アンプ（エラーアンプ）２０，３４が必要であり、回路面積が大きいのに対して、本実施の形態では、エラーアンプが１個でよいため、回路面積を小さくできる。
【0055】
従来例２（図３、図５）と比較する。従来例２では、図５に示すように、並列に接続された２個のトランジスタＭＰ２，ＭＰ３の電流バランスによって、ソフトスタート期間と通常期間が切り替えられる。言い換えると、それらの切り替わりの設計が非常に難しい。
【0056】
これに対して、本実施の形態のエラーアンプ１００では、ソフトスタート電圧ＶＳＳとバイアス電圧ＶＢＩＡＳのバランスで、ソフトスタート期間と通常期間が決まるため、設計が非常に容易である。
【0057】
加えて従来例２では、差動対をＰＭＯＳトランジスタで構成する必要があるが、本実施の形態では、素子サイズが相対的に小さいＮＭＯＳトランジスタで構成できる。これにより、回路面積を小さくできるという利点もある。
【0058】
続いてエラーアンプ１００の具体的な構成例を説明する。図８（ａ）、（ｂ）は、エラーアンプ１００の構成例の回路図である。
【0059】
たとえば第１電圧源１１０は、キャパシタＣ１１、第１電流源ＣＳ１、リセットスイッチＳＷ１を含む。キャパシタＣ１１の一端の電位は固定され、他端には、第１電流源ＣＳ１が接続される。リセットスイッチＳＷ１は、キャパシタＣ１１と並列に接続される。リセットスイッチＳＷ１の制御端子（ゲート）にはシャットダウン信号ＳＤが入力され、シャットダウン信号ＳＤのアサートに応答して、リセットスイッチＳＷ１がオンとなり、ソフトスタート電圧ＶＳＳが０Ｖにリセットされる。その後、リセットスイッチＳＷ１がオフとなると、キャパシタＣ１１が第１電流源ＣＳ１によって充電され、ソフトスタート電圧ＶＳＳは一定の傾きで時間とともに緩やかに増大していく。なお第１電圧源１１０の構成は、図８（ａ）のそれには限定されない。
【0060】
上述のように、ソフトスタート電圧ＶＳＳの遷移後の電圧レベルは、バイアス電圧ＶＢＩＡＳと等しいことが好ましい。そのために第２電圧源１１２は、第１電流源ＣＳ１と同じ構成を有する第２電流源ＣＳ２を含む。図８（ｂ）に示すように、第１電流源ＣＳ１と第２電流源ＣＳ２は、ゲート同士が接続されたトランジスタＭＰ７，ＭＰ８のペアで構成してもよい。
【0061】
なお、第３トランジスタＭＮ３と第４トランジスタＭＮ４は、通常期間においてフルオン状態とみなせるため、２つのトランジスタＭＮ３，ＭＮ４の電流バランスに、それらのゲート電圧が与える影響はそれほど大きくない。したがって、バイアス電圧ＶＢＩＡＳと、ソフトスタート電圧ＶＳＳの遷移後の電圧レベルには、ある程度の誤差が許容される。
【0062】
続いて変形例を説明する。
【0063】
（変形例１）
図９は、変形例１に係るエラーアンプ１００Ａの回路図である。第４トランジスタＭＮ４のゲートには、バイアス電圧ＶＢＩＡＳが供給される。ソフトスタート電圧ＶＳＳを生成する第１電圧源１１０Ａは、クランプ回路１１４を含む。クランプ回路１１４は、ソフトスタート電圧ＶＳＳがバイアス電圧ＶＢＩＡＳを超えないようにクランプする。クランプ回路１１４の構成は特に限定されない。
図９は、変形例１に係るエラーアンプ１００Ａの回路図である。第４トランジスタＭＮ４のゲートには、バイアス電圧ＶＢＩＡＳが供給される。ソフトスタート電圧ＶＳＳを生成する第１電圧源１１０Ａは、クランプ回路１１４を含む。クランプ回路１１４は、ソフトスタート電圧ＶＳＳがバイアス電圧ＶＢＩＡＳを超えないようにクランプする。クランプ回路１１４の構成は特に限定されない。
【0064】
この構成によっても、通常期間における第３トランジスタＭＮ３と第４トランジスタＭＮ４の電流バランスをとることができる。
【0065】
（変形例２）
図１０は、変形例２に係るエラーアンプ１００Ｃの回路図である。このエラーアンプ１００Ｃは、図６のエラーアンプ１００のＮＭＯＳトランジスタ（ＭＮ１，ＭＮ２，ＭＮ３，ＭＮ４）をＰＭＯＳトランジスタ（ＭＰ１，ＭＰ２，ＭＰ３，ＭＰ４）に置換し、ＰＭＯＳトランジスタ（ＭＰ５，ＭＰ６）をＮＭＯＳトランジスタ（ＭＮ５，ＭＮ６）に置換し、天地反転した構成を有する。第１電圧源１１０Ｃは、時間とともに低下するソフトスタート電圧ＶＳＳを生成してもよい。
図１０は、変形例２に係るエラーアンプ１００Ｃの回路図である。このエラーアンプ１００Ｃは、図６のエラーアンプ１００のＮＭＯＳトランジスタ（ＭＮ１，ＭＮ２，ＭＮ３，ＭＮ４）をＰＭＯＳトランジスタ（ＭＰ１，ＭＰ２，ＭＰ３，ＭＰ４）に置換し、ＰＭＯＳトランジスタ（ＭＰ５，ＭＰ６）をＮＭＯＳトランジスタ（ＭＮ５，ＭＮ６）に置換し、天地反転した構成を有する。第１電圧源１１０Ｃは、時間とともに低下するソフトスタート電圧ＶＳＳを生成してもよい。
【0066】
図１０において、トランジスタＭＰ３，ＭＰ４をＮＭＯＳトランジスタで構成してもよい。
【0067】
（変形例３）
実施の形態や変形例２では、第３トランジスタＭＮ３あるいは第４トランジスタＭＰ４のドレインを、エラーアンプ１００の出力としたが、その限りでなく、エラーアンプ１００は、出力段や増幅段を含んでもよい。
実施の形態や変形例２では、第３トランジスタＭＮ３あるいは第４トランジスタＭＰ４のドレインを、エラーアンプ１００の出力としたが、その限りでなく、エラーアンプ１００は、出力段や増幅段を含んでもよい。
【0068】
（変形例４）
実施の形態では、エラーアンプをＭＯＳＦＥＴで構成したが、その一部あるいは全部をバイポーラトランジスタで構成してもよい。
実施の形態では、エラーアンプをＭＯＳＦＥＴで構成したが、その一部あるいは全部をバイポーラトランジスタで構成してもよい。
【0069】
（変形例５）
負荷回路１０６は、カスコードカレントミラー回路であってもよいし、抵抗負荷であってもよい。
負荷回路１０６は、カスコードカレントミラー回路であってもよいし、抵抗負荷であってもよい。
【0070】
（変形例６）
実施の形態ではリニアレギュレータを説明したが、その限りでなく、電源回路２００はＤＣ／ＤＣコンバータなどのスイッチング電源であってもよい。図１１は、変形例６に係る電源回路２００Ｂの回路図である。主回路２１０は、降圧コンバータのトポロジーを有し、スイッチングトランジスタ（ハイサイドトランジスタ）ＭＨ、同期整流トランジスタ（ローサイドトランジスタ）ＭＬ、インダクタＬ１、パルス変調器２１４およびドライバ２１６を含む。この実施例では、バンドギャップ電圧ＶＢＧＲがエラーアンプ１００の非反転入力端子に、フィードバック電圧ＶＦＢがエラーアンプ１００の反転入力端子に入力される。
実施の形態ではリニアレギュレータを説明したが、その限りでなく、電源回路２００はＤＣ／ＤＣコンバータなどのスイッチング電源であってもよい。図１１は、変形例６に係る電源回路２００Ｂの回路図である。主回路２１０は、降圧コンバータのトポロジーを有し、スイッチングトランジスタ（ハイサイドトランジスタ）ＭＨ、同期整流トランジスタ（ローサイドトランジスタ）ＭＬ、インダクタＬ１、パルス変調器２１４およびドライバ２１６を含む。この実施例では、バンドギャップ電圧ＶＢＧＲがエラーアンプ１００の非反転入力端子に、フィードバック電圧ＶＦＢがエラーアンプ１００の反転入力端子に入力される。
【0071】
パルス変調器２１４は、エラーアンプ１００が生成するエラー電圧ＶＥＲＲに応じたデューティサイクル（あるいは周波数、オン時間、オフ時間）を有するパルス信号Ｓｐを生成する。ドライバ２１６は、パルス信号ＳｐにもとづいてハイサイドトランジスタＭＨ、ローサイドトランジスタＭＬを駆動する。
【0072】
（変形例７）
実施の形態では、エラーアンプを電源回路に用いる場合を説明したがその限りでなく、ソフトスタート制御が必要とされる様々な用途におけるオペアンプとして用いることができる。
実施の形態では、エラーアンプを電源回路に用いる場合を説明したがその限りでなく、ソフトスタート制御が必要とされる様々な用途におけるオペアンプとして用いることができる。
【0073】
実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎないことはいうまでもなく、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められることはいうまでもない。
【符号の説明】
【0074】
１００ エラーアンプ
１０２ 入力差動対
１０４ テイル電流源
１０６ 負荷回路
ＭＮ１ 第１トランジスタ
ＭＮ２ 第２トランジスタ
ＭＮ３ 第３トランジスタ
ＭＮ４ 第４トランジスタ
ＭＰ５ 第５トランジスタ
ＭＰ６ 第６トランジスタ
１１０ 第１電圧源
Ｃ１１ キャパシタ
ＳＷ１ リセットスイッチ
ＣＳ１ 第１電流源
１１２ 第２電圧源
ＣＳ２ 第２電流源
２００ 電源回路
２１０ 主回路
２１２ 出力トランジスタ
２１４ パルス変調器
２１６ ドライバ
１０２ 入力差動対
１０４ テイル電流源
１０６ 負荷回路
ＭＮ１ 第１トランジスタ
ＭＮ２ 第２トランジスタ
ＭＮ３ 第３トランジスタ
ＭＮ４ 第４トランジスタ
ＭＰ５ 第５トランジスタ
ＭＰ６ 第６トランジスタ
１１０ 第１電圧源
Ｃ１１ キャパシタ
ＳＷ１ リセットスイッチ
ＣＳ１ 第１電流源
１１２ 第２電圧源
ＣＳ２ 第２電流源
２００ 電源回路
２１０ 主回路
２１２ 出力トランジスタ
２１４ パルス変調器
２１６ ドライバ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】