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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-12-14
(45)【発行日】2023-12-22
(54)【発明の名称】撮像装置
(51)【国際特許分類】
   H01L 27/146 20060101AFI20231215BHJP
   H01L 29/786 20060101ALI20231215BHJP
   H01L 21/336 20060101ALI20231215BHJP
   H01L 21/768 20060101ALI20231215BHJP
   H01L 23/522 20060101ALI20231215BHJP
   H01L 21/8234 20060101ALI20231215BHJP
   H01L 27/088 20060101ALI20231215BHJP
   H01L 21/8238 20060101ALI20231215BHJP
   H01L 27/092 20060101ALI20231215BHJP
   H10B 41/70 20230101ALI20231215BHJP
【FI】
H01L27/146 A
H01L29/78 613Z
H01L29/78 627A
H01L21/90 B
H01L27/088 E
H01L27/092 E
H10B41/70
【請求項の数】 4
(21)【出願番号】P 2021123125
(22)【出願日】2021-07-28
(62)【分割の表示】P 2019227818の分割
【原出願日】2015-09-30
(65)【公開番号】P2021180325
(43)【公開日】2021-11-18
【審査請求日】2021-08-20
(31)【優先権主張番号】P 2014202820
(32)【優先日】2014-10-01
(33)【優先権主張国・地域又は機関】JP
(73)【特許権者】
【識別番号】000153878
【氏名又は名称】株式会社半導体エネルギー研究所
(72)【発明者】
【氏名】岡崎 豊
(72)【発明者】
【氏名】森若 智昭
(72)【発明者】
【氏名】笹川 慎也
(72)【発明者】
【氏名】大槻 高志
【審査官】柴山 将隆
(56)【参考文献】
【文献】特開2014-072297(JP,A)
【文献】特開2014-072295(JP,A)
【文献】特開2014-072294(JP,A)
【文献】特開2003-303948(JP,A)
【文献】特開2002-217289(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
H01L 27/146
H01L 29/786
H01L 21/336
H01L 21/768
H01L 21/8234
H01L 21/8238
H10B 41/70
(57)【特許請求の範囲】
【請求項1】
シリコン基板と、複数の絶縁膜と、第1の導電体と、第2の導電体と、第3の導電体と、第4の導電体と、第5の導電体と、第6の導電体と、第7の導電体と、第8の導電体と、を有する、半導体装置であって、
前記シリコン基板中に、トランジスタのチャネル形成領域が設けられ
記チャネル形成領域は、前記シリコン基板のおもて面側に配置され、
前記シリコン基板の前記おもて面を上側とし、前記シリコン基板の裏面を下側とした場合において
記複数の絶縁膜は、前記シリコン基板の上方に配置され、
前記複数の絶縁膜の内の少なくとも2層は、CMPされた界面で接する領域を有し、
前記複数の絶縁膜は、前記界面を貫通する第1の孔を有し、
前記第2の導電体は、前記複数の絶縁膜の上方に設けられ、
前記第1の孔の上部において、前記第1の導電体と前記第2の導電体は接し、
前記第3の導電体は、前記複数の絶縁膜の中に設けられ、
前記第1の導電体は、前記第3の導電体の側面に接し、
前記第4の導電体は、前記複数の絶縁膜の下方に設けられ、
前記第1の導電体は、前記第4の導電体に接し、
前記複数の絶縁膜は、少なくとも、第1の絶縁膜と、第2の絶縁膜と、第3の絶縁膜と、を有し、
前記第2の絶縁膜は、前記第1の絶縁膜の上面に接するように設けられ、
前記第3の絶縁膜は、前記第2の絶縁膜の上面に接するように設けられ、
前記第5の導電体の底部の側面部分は、前記第1の絶縁膜に接するように設けられ、
前記第5の導電体の側面の一部は、前記第2の絶縁膜に接するように設けられ、
前記第5の導電体の上部は、前記第3の絶縁膜に接するように設けられ、
前記第1の導電体は、前記第5の導電体とは接せず、
前記第6の導電体は、前記第3の絶縁膜に設けられた第2の孔の底部において、前記第5の導電体と接し、
前記第6の導電体は、前記第3の絶縁膜の上方に設けられた前記第7の導電体と接し、
前記第8の導電体は、断面視において、2つの側面及び底面で前記第5の導電体に接するように設けられている半導体装置。
【請求項2】
シリコン基板と、複数の絶縁膜と、第1の導電体と、第2の導電体と、第3の導電体と、第4の導電体と、第5の導電体と、第6の導電体と、第7の導電体と、第8の導電体と、を有する、半導体装置であって、
前記シリコン基板中に、トランジスタのチャネル形成領域が設けられ
記チャネル形成領域は、前記シリコン基板のおもて面側に配置され、
前記シリコン基板の前記おもて面を上側とし、前記シリコン基板の裏面を下側とした場合において
記複数の絶縁膜は、前記シリコン基板の上方に配置され、
前記複数の絶縁膜の内の少なくとも2層は、CMPされた界面で接する領域を有し、
前記複数の絶縁膜は、前記界面を貫通する第1の孔を有し、
前記第2の導電体は、前記複数の絶縁膜の上方に設けられ、
前記第1の孔の上部において、前記第1の導電体と前記第2の導電体は接し、
前記第2の導電体の前記第1の導電体と接する面は、CMPされており、
前記第3の導電体は、前記複数の絶縁膜の中に設けられ、
前記第1の導電体は、前記第3の導電体の側面に接し、
前記第4の導電体は、前記複数の絶縁膜の下方に設けられ、
前記第1の導電体は、前記第4の導電体に接し、
前記複数の絶縁膜は、少なくとも、第1の絶縁膜と、第2の絶縁膜と、第3の絶縁膜と、を有し、
前記第2の絶縁膜は、前記第1の絶縁膜の上面に接するように設けられ、
前記第3の絶縁膜は、前記第2の絶縁膜の上面に接するように設けられ、
前記第5の導電体の底部の側面部分は、前記第1の絶縁膜に接するように設けられ、
前記第5の導電体の側面の一部は、前記第2の絶縁膜に接するように設けられ、
前記第5の導電体の上部は、前記第3の絶縁膜に接するように設けられ、
前記第1の導電体は、前記第5の導電体とは接せず、
前記第6の導電体は、前記第3の絶縁膜に設けられた第2の孔の底部において、前記第5の導電体と接し、
前記第6の導電体は、前記第3の絶縁膜の上方に設けられた前記第7の導電体と接すし、
前記第8の導電体は、断面視において、2つの側面及び底面で前記第5の導電体に接するように設けられている半導体装置。
【請求項3】
請求項1または請求項2において、
前記第5の導電体は、CMPされた面で、前記複数の絶縁膜の内の一と接する半導体装置。
【請求項4】
請求項1乃至請求項3のいずれか一において、
前記第5の導電体は、前記第3の導電体とは異なる層に設けられている半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン
、マニュファクチャ、または、組成物(コンポジション・オブ・マター)に関する。特に
、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、撮像装置、記憶装置
、それらの駆動方法、または、それらの製造方法に関する。特に、本発明の一態様は、酸
化物半導体を有する半導体装置、表示装置、または、発光装置に関する。
【0002】
なお、本明細書などにおいて半導体装置とは、半導体特性を利用することで機能しうる装
置全般を指す。表示装置、発光装置、照明装置、電気光学装置、半導体回路および電子機
器は、半導体装置を有する場合がある。
【背景技術】
【0003】
トランジスタの半導体に用いられるシリコンは、用途によって非晶質シリコンと多結晶シ
リコンとが使い分けられている。例えば、大型の表示装置を構成するトランジスタには、
大面積基板への成膜技術が確立されている非晶質シリコンを用いると好適である。一方、
駆動回路と画素部を一体形成した高機能の表示装置を構成するトランジスタには、高い電
界効果移動度を有するトランジスタを作製可能な多結晶シリコンを用いると好適である。
多結晶シリコンは、非晶質シリコンを、高温で熱処理、またはレーザ光処理を行うことで
形成する方法が知られる。
【0004】
近年では、酸化物半導体(代表的にはIn-Ga-Zn酸化物)を用いたトランジスタの
開発が活発化している。酸化物半導体を用いたトランジスタは、非晶質シリコンを用いた
トランジスタ、および多結晶シリコンを用いたトランジスタとは異なる特徴を有する。例
えば、酸化物半導体を用いたトランジスタを適用した表示装置は、消費電力が低いことが
知られている。
【0005】
また、酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が小
さいことが知られている。例えば、酸化物半導体を用いたトランジスタのリーク電流が低
いという特性を応用した低消費電力のCPUなどが開示されている(特許文献1参照。)
【0006】
パワーゲーティングによる消費電力の低減を行うためには、酸化物半導体を用いたトラン
ジスタがノーマリーオフの電気特性を有することが好ましい。酸化物半導体を用いたトラ
ンジスタのしきい値電圧を制御し、ノーマリーオフの電気特性とする方法の一つとして、
酸化物半導体と重なる領域にフローティングゲートを配置し、該フローティングゲートに
負の固定電荷を注入する方法が開示されている(特許文献2参照。)。
【0007】
酸化物半導体は、スパッタリング法などを用いて成膜できるため、大型の表示装置を構成
するトランジスタに用いることができる。また、酸化物半導体を用いたトランジスタは、
高い電界効果移動度を有するため、駆動回路と画素部を一体形成した高機能の表示装置を
実現できる。また、非晶質シリコンを用いたトランジスタ、または多結晶シリコンを用い
たトランジスタの生産設備の一部を改良して利用することが可能であるため、設備投資を
抑えられるメリットもある。
【0008】
酸化物半導体の歴史は古く、1985年には、結晶In-Ga-Zn酸化物の合成が報告
されている(非特許文献1参照。)。また、1995年には、In-Ga-Zn酸化物が
ホモロガス構造をとり、InGaO(ZnO)(mは自然数。)という組成式で記述
されることが報告されている(非特許文献2参照。)。
【0009】
また、1995年には、酸化物半導体を用いたトランジスタが発明されており、その電気
特性が開示されている(特許文献3参照。)。
【0010】
また、2014年には、結晶性酸化物半導体を用いたトランジスタについて報告されてい
る(非特許文献3および非特許文献4参照。)。ここでは、量産化が可能であり、かつ優
れた電気特性および信頼性を有するCAAC-OS(C-Axis Aligned C
rystalline Oxide Semiconductor)を用いたトランジス
タが報告されている。
【0011】
集積回路の微細化に伴い、配線層の低抵抗化や多層化が進んでおり、配線層の平坦化が必
要不可欠となっている。これらを解決するために、層間絶縁膜に配線層を埋め込むダマシ
ン法が広く使われている(非特許文献5参照。)。
【先行技術文献】
【特許文献】
【0012】
【文献】特開2012-257187号公報
【文献】特開2013-247143号公報
【文献】特表平11-505377号公報
【非特許文献】
【0013】
【文献】N. Kimizuka, and T. Mohri: Journal of Solid State Chemistry, 1985, volume 60, p.382-p.384
【文献】N. Kimizuka, M. Isobe, and M. Nakamura: Journal of Solid State Chemistry, 1995, volume 116, p.170-p.178
【文献】S. Yamazaki, T. Hirohashi, M. Takahashi, S. Adachi, M. Tsubuku, J. Koezuka, K. Okazaki, Y. Kanzaki, H. Matsukizono, S. Kaneko, S. Mori, and T. Matsuo: Journal of the Society for Information Display, 2014, Volume 22, issue 1, p.55-p.67
【文献】S. Yamazaki, T. Atsumi, K. Dairiki, K. Okazaki, and N. Kimizuka: ECS Journal of Solid State Science and Technology, 2014, volume 3, Issue 9, p.Q3012-p.Q3022
【文献】C. W. Kaanta, S. G. Bombardier, W. J. Cote, W. R. Hill, G. Kerszykowski, H. S. Landis, D. J. Poinchexter, C. W. Pollard, G. H. Ross, J. G. Ryan, S. Wolff and J. E. Cronin: ”Dual Damascene: A ULSI Wiring Technology”, VMIC Conference,(1991), p.144-p.152
【発明の概要】
【発明が解決しようとする課題】
【0014】
本発明の一態様は、微細な半導体装置を提供することを課題とする。または、本発明の一
態様は、消費電力の小さい半導体装置を提供することを課題とする。または、本発明の一
態様は、信頼性の高い半導体装置を提供することを課題とする。または、本発明の一態様
は、オフ電流の小さな半導体装置を提供することを課題とする。または、本発明の一態様
は、長期間に渡ってデータを保持することができる半導体装置を提供することを課題とす
る。または、本発明の一態様は、新規な半導体装置を提供することを課題とする。または
、本発明の一態様は、目に優しい表示装置を提供することを課題とする。または、本発明
の一態様は、透明な半導体を有する半導体装置を提供することを課題とする。
【0015】
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一
態様は、これらの課題の全てを解決する必要はない。なお、これら以外の課題は、明細書
、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項
などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【0016】
(1)
本発明の一態様は、第1の絶縁体上に第2の絶縁体を成膜し、第2の絶縁体上に第3の絶
縁体を成膜し、第3の絶縁体に第2の絶縁体に達する開口部を形成し、第3の絶縁体上と
、開口部と、に第1の導電体を成膜し、第1の導電体上に第2の導電体を成膜した後、研
磨処理を行うことで、第3の絶縁体の上面よりも高い位置にある、第2の導電体と、第1
の導電体と、を除去し、第1の導電体の端部は、開口部の端部において、開口部の端部の
高さと同じか低く、第2の導電体の上面の高さは、第1の導電体の端部の高さと同じか低
いことを特徴とする配線層の作製方法である。
(2)
または、本発明の一態様は、第1の絶縁体上に第2の絶縁体を成膜し、第2の絶縁体上に
第3の絶縁体を成膜し、第3の絶縁体に第2の絶縁体に達する開口部を形成し、第3の絶
縁体上と、開口部と、に第1の導電体を成膜し、第1の導電体上に第2の導電体を成膜し
た後、研磨処理を行うことで、第3の絶縁体の上面よりも高い位置にある、第2の導電体
と、第1の導電体と、を除去し、第2の導電体と、第3の絶縁体上に、第3の導電体を成
膜し、第3の導電体を第3の絶縁体に達するまで、研磨処理を行い、第1の導電体の端部
は、開口部の端部において、開口部の端部の高さと同じか低く、第2の導電体の上面の高
さは、第1の導電体の端部の高さと同じか低く、第3の導電体は、第2の導電体の上面と
接し、開口部の端部において、第1の導電体の端部と接することを特徴とする配線層の作
製方法である。
(3)
または、本発明の一態様は、第1の絶縁体上に第2の絶縁体を有し、第2の絶縁体上に第
3の絶縁体を有し、第3の絶縁体は、第2の絶縁体に達する開口部を有し、開口部は、開
口部の側面および底面に接する第1の導電体と、第1の導電体上の第2の導電体と、を有
し、第1の導電体の端部は、開口部の端部において、開口部の端部の高さと同じか低く、
第2の導電体の上面の高さは、第1の導電体の端部の高さと同じか低いことを特徴とする
配線層である。
(4)
または、本発明の一態様は、第1の絶縁体上に第2の絶縁体を有し、第2の絶縁体上に第
3の絶縁体を有し、第3の絶縁体は、第2の絶縁体に達する開口部を有し、開口部は、開
口部の側面および底面に接する第1の導電体と、第1の導電体上の第2の導電体と、第2
の導電体上の第3の導電体と、を有し、第1の導電体の端部は、開口部の端部において、
開口部の端部の高さと同じか低く、第2の導電体の上面の高さは、第1の導電体の端部の
高さと同じか低く、第3の導電体は、第2の導電体の上面と接し、開口部の端部において
、第1の導電体の端部と接することを特徴とする配線層である。
(5)
または、本発明の一態様は、第1の導電体は、第2の導電体よりも酸素を透過し難いこと
を特徴とする(3)に記載の配線層である。
(6)
または、本発明の一態様は、第1の導電体および第3の導電体は、第2の導電体よりも酸
素を透過し難いことを特徴とする(4)に記載の配線層である。
【発明の効果】
【0017】
微細な半導体装置を提供することができる。または、消費電力の小さい半導体装置を提供
するこができる。または、信頼性の高い半導体装置を提供することができる。または、オ
フ電流の小さな半導体装置を提供することができる。または、長期間に渡ってデータを保
持することができる半導体装置を提供することができる。または、新規な半導体装置を提
供することができる。または、目に優しい表示装置を提供することができる。または、透
明な半導体を有する半導体装置を提供することができる。
【0018】
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一
態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、
図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項な
どの記載から、これら以外の効果を抽出することが可能である。
【図面の簡単な説明】
【0019】
図1】本発明の一態様に係る、配線層の断面図。
図2】本発明の一態様に係る、配線層の作成方法を説明する図。
図3】本発明の一態様に係る、トランジスタの上面図および断面図。
図4】本発明の一態様に係る、トランジスタの上面図、断面図およびバンドの例を示す図。
図5】CAAC-OSの断面におけるCs補正高分解能TEM像、およびCAAC-OSの断面模式図。
図6】CAAC-OSの平面におけるCs補正高分解能TEM像。
図7】CAAC-OSおよび単結晶酸化物半導体のXRDによる構造解析を説明する図。
図8】CAAC-OSの電子回折パターンを示す図。
図9】In-Ga-Zn酸化物の電子照射による結晶部の変化を示す図。
図10】本発明の一態様に係る半導体装置の回路図および断面図。
図11】本発明の一態様に係る半導体装置の断面図。
図12】本発明の一態様に係る半導体装置の断面図。
図13】本発明の一態様に係る半導体装置を示す上面図。
図14】本発明の一態様に係る半導体装置を示すブロック図。
図15】本発明の一態様に係る半導体装置を示す断面図。
図16】本発明の一態様に係る半導体装置を示す断面図。
図17】本発明の一態様に係る半導体装置を示す斜視図および断面図。
図18】本発明の一態様に係るRFタグの構成例。
図19】本発明の一態様に係る半導体装置のブロック図。
図20】本発明の一態様に係る記憶装置を説明する回路図。
図21】本発明の一態様に係る半導体装置を示す回路図、上面図および断面図。
図22】本発明の一態様に係る半導体装置を示す回路図および断面図。
図23】本発明の一態様に係る電子機器の例を示す図。
図24】本発明の一態様に係るRFタグの使用例。
図25】実施例の断面STEM写真。
図26】実施例のId-Vg特性の図。
【発明を実施するための形態】
【0020】
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定さ
れず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変
更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施
の形態の記載内容に限定して解釈されるものではない。
【0021】
なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には
同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。
また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合
がある。
【0022】
なお、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを
採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることが
ある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替
えて用いることができるものとする。
【0023】
なお、本明細書等における「第1」、「第2」などの序数詞は、構成要素の混同を避ける
ために付すものであり、数的に限定するものではないことを付記する。
【0024】
なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、明
瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない
【0025】
トランジスタは半導体素子の一種であり、電流や電圧の増幅や、導通または非導通を制御
するスイッチング動作などを実現することができる。本明細書におけるトランジスタは、
IGFET(Insulated Gate Field Effect Transi
stor)や薄膜トランジスタ(TFT:Thin Film Transistor)
を含む。
【0026】
なお、「膜」という言葉と、「層」という言葉とは、場合によっては、または、状況に応
じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜
」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用
語を、「絶縁層」という用語に変更することが可能な場合がある。
【0027】
また、本明細書において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態
(非導通状態、遮断状態、ともいう)にあるときのドレイン電流をいう。オフ状態とは、
特に断りがない場合、nチャネル型トランジスタでは、ゲートとソースの間の電圧Vgs
がしきい値電圧Vthよりも低い状態、pチャネル型トランジスタでは、ゲートとソース
の間の電圧Vgsがしきい値電圧Vthよりも高い状態をいう。例えば、nチャネル型の
トランジスタのオフ電流とは、ゲートとソースの間の電圧Vgsがしきい値電圧Vthよ
りも低いときのドレイン電流を言う場合がある。
【0028】
トランジスタのオフ電流は、Vgsに依存する場合がある。従って、トランジスタのオフ
電流がI以下である、とは、トランジスタのオフ電流がI以下となるVgsの値が存在す
ることを言う場合がある。トランジスタのオフ電流は、所定のVgsにおけるオフ状態、
所定の範囲内のVgsにおけるオフ状態、または、十分に低減されたオフ電流が得られる
Vgsにおけるオフ状態、等におけるオフ電流を指す場合がある。
【0029】
一例として、しきい値電圧Vthが0.5Vであり、Vgsが0.5Vにおけるドレイン
電流が1×10-9Aであり、Vgsが0.1Vにおけるドレイン電流が1×10-13
Aであり、Vgsがー0.5Vにおけるドレイン電流が1×10-19Aであり、Vgs
がー0.8Vにおけるドレイン電流が1×10-22Aであるようなnチャネル型トラン
ジスタを想定する。当該トランジスタのドレイン電流は、Vgsが-0.5Vにおいて、
または、Vgsが-0.5V乃至-0.8Vの範囲において、1×10-19A以下であ
るから、当該トランジスタのオフ電流は1×10-19A以下である、という場合がある
。当該トランジスタのドレイン電流が1×10-22A以下となるVgsが存在するため
、当該トランジスタのオフ電流は1×10-22A以下である、という場合がある。
【0030】
本明細書では、チャネル幅Wを有するトランジスタのオフ電流を、チャネル幅Wあたりを
流れる電流値で表す場合がある。また、所定のチャネル幅(例えば1μm)あたりを流れ
る電流値で表す場合がある。後者の場合、オフ電流の単位は、電流/長さの次元を持つ単
位(例えば、A/μm)で表される場合がある。
【0031】
トランジスタのオフ電流は、温度に依存する場合がある。本明細書において、オフ電流は
、特に記載がない場合、室温、60℃、85℃、95℃、または125℃におけるオフ電
流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証
される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度(例え
ば、5℃乃至35℃のいずれか一の温度)におけるオフ電流、を表す場合がある。トラン
ジスタのオフ電流がI以下である、とは、室温、60℃、85℃、95℃、125℃、当
該トランジスタが含まれる半導体装置等の信頼性が保証される温度、または、当該トラン
ジスタが含まれる半導体装置等が使用される温度(例えば、5℃乃至35℃のいずれか一
の温度)、におけるトランジスタのオフ電流がI以下となるVgsの値が存在することを
指す場合がある。
【0032】
トランジスタのオフ電流は、ドレインとソースの間の電圧Vdsに依存する場合がある。
本明細書において、オフ電流は、特に記載がない場合、Vdsが0.1V、0.8V、1
V、1.2V、1.8V,2.5V,3V、3.3V、10V、12V、16V、または
20Vにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体
装置等の信頼性が保証されるVds、または、当該トランジスタが含まれる半導体装置等
において使用されるVdsにおけるオフ電流、を表す場合がある。トランジスタのオフ電
流がI以下である、とは、Vdsが0.1V、0.8V、1V、1.2V、1.8V,2
.5V,3V、3.3V、10V、12V、16V、20V、当該トランジスタが含まれ
る半導体装置等の信頼性が保証されるVds、または、当該トランジスタが含まれる半導
体装置等において使用されるVds、におけるトランジスタのオフ電流がI以下となるV
gsの値が存在することを指す場合がある。
【0033】
本明細書では、オフ電流と同じ意味で、リーク電流と記載する場合がある。
【0034】
本明細書において、オフ電流とは、例えば、トランジスタがオフ状態にあるときに、ソー
スとドレインとの間に流れる電流を指す場合がある。
【0035】
本明細書において、「平行」とは、二つの直線が-10°以上10°以下の角度で配置さ
れている状態をいう。したがって、-5°以上5°以下の場合も含まれる。また、「略平
行」とは、二つの直線が-30°以上30°以下の角度で配置されている状態をいう。ま
た、「垂直」とは、二つの直線が80°以上100°以下の角度で配置されている状態を
いう。したがって、85°以上95°以下の場合も含まれる。また、「略垂直」とは、二
つの直線が60°以上120°以下の角度で配置されている状態をいう。
【0036】
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す
【0037】
(実施の形態1)
本実施の形態では、配線層の作製方法について図2(A)、(B)、(C)を用いて説明
する。
【0038】
まず、絶縁体301上に絶縁体302を成膜し、絶縁体302上に、絶縁体303を成膜
する(図2(A)参照。)。次に、絶縁体303に絶縁体302に達する溝を形成する。
溝とは、たとえば穴や開口部なども含まれる(図2(B)参照。)。溝の形成はウエット
エッチングを用いてもよいが、ドライエッチングを用いるほうが微細加工には好ましい。
また、絶縁体302は、絶縁体303をエッチングして溝を形成する際のエッチングスト
ッパ膜として機能する絶縁体を選択することが好ましい。例えば、溝を形成する絶縁体3
03に酸化シリコン膜を用いた場合は、絶縁体302は窒化シリコン膜、または酸化アル
ミニウム膜を用いるとよい。
【0039】
本実施の形態では、絶縁体302を用いているが、用途によっては、絶縁体302に替え
て導電体や半導体を用いてもよい。
【0040】
溝の形成後に、導電体310を成膜する。導電体310は、酸素を透過し難い機能を有す
ることが望ましい。または、導電体311より酸素を透過し難い機能を有することが望ま
しい。たとえば、窒化タンタル、窒化タングステン、窒化チタンなどを用いることができ
る。導電体310は、スパッタ法、CVD法、ALD法などを用いて成膜することができ
る。次に導電体310上に、導電体311を成膜する(図2(C)参照。)。導電体31
1は、抵抗率が低いことが望ましい。たとえば、タンタル、タングステン、チタン、モリ
ブデン、アルミニウム、銅、モリブデンタングステン合金などを用いることができる。導
電体311の成膜方法は、導電体310と同様の方法を用いることができる。
【0041】
次に、化学的機械研磨(Chemical Mechanical Polishing
:CMP)を行うことで、絶縁体303上の導電体311および導電体310を除去する
。その結果、溝部のみに、導電体311および導電体310が残存することで図1(A)
に示す配線層を形成することができる。
【0042】
導電体310の端部は、溝の端部においては、溝の高さと同じか低い位置となるが、導電
体311の上面は、導電体310の端部の高さより同じか、低い位置となる。これは、導
電体310と、導電体311との研磨速度の違いによって形成される。すなわち、本実施
例においては、導電体310よりも導電体311の方が研磨速度が速い。
【0043】
導電体を配線層または電極層として用いる場合、周囲にある酸化膜、たとえば、酸化シリ
コン膜などに含まれる酸素に起因した導電体の酸化に注意が必要である。導電体が酸化す
ると、抵抗率の上昇によって配線層または電極層としての機能が低下する可能性がある。
または、体積増加による導電体自身の膜剥がれやひび割れ、または、導電体の周囲の膜剥
がれやひび割れを引き起こす可能性があり、これを防ぐことは重要である。
【0044】
本発明によれば、図1(A)のように、導電体310が、導電体311の底面と、側面と
、を覆う構造となり、酸化膜と直接接しない。これにより、導電体311への酸素の侵入
を抑えることができるので、導電体311の酸化に伴う体積増加による膜剥がれなどの重
大な不具合の発生を防ぐことができる。
【0045】
本実施の形態では、基板を図示していないが、例えば、シリコン、ゲルマニウムなどの単
体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化イン
ジウム、酸化亜鉛、酸化ガリウムなどを材料とした化合物半導体基板などを用いることが
できる。または、石英、ガラスなどの絶縁体基板も用いることができ、その上方に本実施
の形態で作製した配線層を用いることができる。または、トランジスタ、容量などの素子
を有する上述の基板を用いることができる。
【0046】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み
合わせて実施することができる。
【0047】
(実施の形態2)
本実施の形態では、図1(B)に示すような配線層の作製方法について説明する。
【0048】
実施の形態1では、CMPを行い、導電体311の底面と、側面と、を導電体で覆う形態
を作製したが、本実施の形態では、導電体311上にさらに導電体312を成膜する。導
電体312は、導電体310と同様に酸素を透過し難い機能を有することが望ましい。ま
たは、導電体311より酸素を透過し難い機能を有することが望ましい。導電体312は
、たとえば、窒化タンタル、窒化タングステン、窒化チタンなどを用いることができる。
または、導電体310と同じ導電体を用いてもよい。
【0049】
次に、導電体312を絶縁体303に達するまで、CMPを行ない、図1(B)のように
、導電体310と、導電体311と、導電体312と、が溝に埋め込まれた構造の配線層
が形成できる。
【0050】
図1(B)に示す配線層は、導電体310と、導電体312が、導電体311の底面と、
側面と、上面と、を取り囲んで覆う構造となり、導電体311の酸化を防止することがで
きる。さらに、本実施の形態では、実施の形態1と比べて、さらにCMPを1回多く行う
ため、配線層の上面がより平坦化されるので、配線層より上層の膜のカバレッジが、より
良好となり好ましい。
【0051】
本実施の形態では、実施の形態1と同様に、基板を図示していないが、例えば、シリコン
、ゲルマニウムなどの単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ
化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムなどを材料とした化合物半導体
基板などを用いることができる。または、石英、ガラスなどの絶縁体基板も用いることが
でき、その上方に本実施の形態で作製した配線層を用いることができる。または、トラン
ジスタ、容量などの素子を有する上述の基板を用いることができる。
【0052】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み
合わせて実施することができる。
【0053】
(実施の形態3)
本実施の形態では、トランジスタに実施の形態1で説明した配線層を用いた一例を示す。
図3(A)は、本発明に係るトランジスタの上面図である。図3(A)に示す一点鎖線X
1-X2の断面が図3(B)で、トランジスタのチャネル長方向の断面図であり、一点鎖
線Y1-Y2の断面図が図3(C)で、トランジスタのチャネル幅方向の断面図に相当す
る。
【0054】
基板300は、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリ
コン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウ
ムなどを材料とした化合物半導体基板などを用いることができる。または、石英、ガラス
などの絶縁体基板も用いることができる。
【0055】
基板300上に絶縁体301を成膜する。絶縁体301としては、酸化シリコン膜、酸化
窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、窒化アル
ミニウム膜、酸化ハフニウム膜などを用いることができる。成膜方法は、熱酸化法、CV
D法、スパッタ法、ALD法、プラズマ酸化法、プラズマ窒化法などを用いることができ
る。
【0056】
次に、絶縁体301上に絶縁体302を成膜する。次に、実施の形態1と同様に導電体3
10が、導電体311の底面と、側面と、を覆う配線層を成膜する。本トランジスタでは
、導電体310と、導電体311からなる配線層をゲート電極として用いる。
【0057】
導電体311の上、および絶縁体303の上に、絶縁体304を成膜する。絶縁体304
は、上述の絶縁体301と同様の膜を用いることができ、同様の成膜方法を用いることが
できる。好ましくは、酸素を透過しにくい機能を有する絶縁体を用いるとよい。たとえば
酸化アルミニウム膜や窒化アルミニウム膜を用いることができる。これにより、導電体3
11は、底面と側面は、導電体310で包まれ、上面は、絶縁体304で覆われる。これ
により、導電体311の酸化が抑えられ、酸化に伴う体積増加による、導電体311また
は、周囲の膜の膜浮きや膜剥がれなどの重大な不具合の発生を防ぐことができる。
【0058】
絶縁体304上に絶縁体305を成膜する。なお、絶縁体305は過剰酸素を含む絶縁体
であると好ましい。
【0059】
例えば、過剰酸素を含む絶縁体は、加熱処理によって酸素を放出する機能を有する絶縁体
である。例えば、過剰酸素を含む酸化シリコン膜は、加熱処理などによって酸素を放出す
ることができる酸化シリコン膜である。したがって、絶縁体305は膜中を酸素が移動可
能な絶縁体である。即ち、絶縁体305は酸素透過性を有する絶縁体とすればよい。例え
ば、絶縁体305は、半導体320よりも酸素透過性の高い絶縁体とすればよい。
【0060】
過剰酸素を含む絶縁体は、半導体320中の酸素欠損を低減させる機能を有する場合があ
る。半導体320中で酸素欠損は、正孔トラップなどとなる。また、酸素欠損のサイトに
水素が入ることによって、キャリアである電子を生成することがある。したがって、半導
体320中の酸素欠損を低減することで、トランジスタに安定した電気特性を付与するこ
とができる。
【0061】
ここで、加熱処理によって酸素を放出する絶縁体は、TDS分析にて、100℃以上70
0℃以下または100℃以上500℃以下の表面温度の範囲で1×1018atoms/
cm以上、1×1019atoms/cm以上または1×1020atoms/cm
以上の酸素(酸素原子数換算)を放出することもある。
【0062】
ここで、TDS分析を用いた酸素の放出量の測定方法について、以下に説明する。
【0063】
測定試料をTDS分析したときの気体の全放出量は、放出ガスのイオン強度の積分値に比
例する。そして標準試料との比較により、気体の全放出量を計算することができる。
【0064】
例えば、標準試料である所定の密度の水素を含むシリコン基板のTDS分析結果、および
測定試料のTDS分析結果から、測定試料の酸素分子の放出量(NO2)は、下に示す式
で求めることができる。ここで、TDS分析で得られる質量電荷比32で検出されるガス
の全てが酸素分子由来と仮定する。CHOHの質量電荷比は32であるが、存在する可
能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数17の
酸素原子および質量数18の酸素原子を含む酸素分子についても、自然界における存在比
率が極微量であるため考慮しない。
【0065】
O2=NH2/SH2×SO2×αとなる。
【0066】
H2は、標準試料から脱離した水素分子を密度で換算した値である。SH2は、標準試
料をTDS分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、N
H2/SH2とする。SO2は、測定試料をTDS分析したときのイオン強度の積分値で
ある。αは、TDS分析におけるイオン強度に影響する係数である。上に示す式の詳細に
関しては、特開平6-275697公報を参照する。なお、上記酸素の放出量は、電子科
学株式会社製の昇温脱離分析装置EMD-WA1000S/Wを用い、標準試料として、
例えば1×1016atoms/cmの水素原子を含むシリコン基板を用いて測定した
【0067】
また、TDS分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原
子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分
子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量につ
いても見積もることができる。
【0068】
なお、NO2は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子
の放出量の2倍となる。
【0069】
または、加熱処理によって酸素を放出する絶縁体は、過酸化ラジカルを含むこともある。
具体的には、過酸化ラジカルに起因するスピン密度が、5×1017spins/cm
以上であることをいう。なお、過酸化ラジカルを含む絶縁体は、ESRにて、g値が2.
01近傍に非対称の信号を有することもある。
【0070】
または、過剰酸素を含む絶縁体は、酸素が過剰な酸化シリコン(SiO(X>2))で
あってもよい。酸素が過剰な酸化シリコン(SiO(X>2))は、シリコン原子数の
2倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原
子数および酸素原子数は、ラザフォード後方散乱法(RBS:Rutherford B
ackscattering Spectrometry)により測定した値である。
【0071】
絶縁体305はトランジスタのゲート絶縁体としての機能を有する。絶縁体305は、上
述の絶縁体301と同様の膜、および同様の成膜方法を用いることができる。図3(B)
、(C)では、絶縁体305は、単層となっているが、多層膜を用いてもよい。例えば、
シリコン酸化膜上に、ハフニウム酸化膜を成膜し、さらにハフニウム酸化膜上にシリコン
酸化膜を成膜した3層構造とすることもできる。ハフニウム酸化膜を電子捕獲層として、
トランジスタのしきい値電圧を制御してもよい。または、さらに多層とすることもできる
。膜の組み合わせは上述した絶縁体301と同様のものから任意に組み合わせる事ができ
る。
【0072】
絶縁体305上に半導体320を成膜し、半導体320上に導電体を成膜した後に、チャ
ネル形成領域部分の導電体をエッチングして、チャネル形成領域を形成する。次に、導電
体、半導体320をエッチングして、一対のソース電極またはドレイン電極である312
aと、312bと、半導体320からなる積層の島状領域を形成する。
【0073】
または、チャネル形成領域の形成より前に、導電体、半導体320をエッチングして、導
電体と、半導体320からなる積層の島状領域を形成した後に、チャネル形成領域部分の
導電体をエッチングして、チャネル形成領域と、一対のソース電極またはドレイン電極で
ある312aと、312bと、を形成してもよい。
【0074】
ソース電極またはドレイン電極312aおよびソース電極またはドレイン電極312bは
、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、モリブデンタング
ステン合金、窒化タングステン、窒化チタン、窒化タンタルなどを用いることができる。
または、多層構造とすることもできる。成膜方法としては、スパッタ法、CVD法、AL
D法などを用いることができる。
【0075】
つぎに、ソース電極またはドレイン電極312aおよびソース電極またはドレイン電極3
12bとチャネル形成領域を覆うように絶縁体306を成膜する。絶縁体306はトラン
ジスタの第2のゲート絶縁体として機能する。絶縁体306は、絶縁体305の記載を参
酌する。
【0076】
半導体320の上下に半導体を配置することで、トランジスタの電気特性を向上させるこ
とができる場合がある。以下では、半導体320、およびその上下に配置する半導体につ
いて、図4(A)および図4(B)を用いて詳細に説明する。
【0077】
図4(A)は、図3(B)に示したトランジスタの、チャネル長方向における半導体32
0近傍を拡大した断面図である。また、図4(B)は、図3(C)に示したトランジスタ
の、チャネル幅方向における半導体320近傍を拡大した断面図である。
【0078】
図4(A)および図4(B)に示すトランジスタの構造では、絶縁体305と半導体32
0との間に、半導体320aが配置される。また、ドレイン電極または、ソース電極であ
る312aおよび312bと絶縁体306と、の間に半導体320cが配置される。
【0079】
半導体320は、例えば、インジウムを含む酸化物半導体である。半導体320は、例え
ば、インジウムを含むと、キャリア移動度(電子移動度)が高くなる。また、半導体32
0は、元素Mを含むと好ましい。元素Mは、好ましくは、アルミニウム、ガリウム、イッ
トリウムまたはスズなどとする。そのほかの元素Mに適用可能な元素としては、ホウ素、
シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン
、セリウム、ネオジム、ハフニウム、タンタル、タングステンなどがある。ただし、元素
Mとして、前述の元素を複数組み合わせても構わない場合がある。元素Mは、例えば、酸
素との結合エネルギーが高い元素である。例えば、酸素との結合エネルギーがインジウム
よりも高い元素である。または、元素Mは、例えば、酸化物半導体のエネルギーギャップ
を大きくする機能を有する元素である。また、半導体320は、亜鉛を含むと好ましい。
酸化物半導体は、亜鉛を含むと結晶化しやすくなる場合がある。
【0080】
ただし、半導体320は、インジウムを含む酸化物半導体に限定されない。半導体320
は、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物などの、インジウムを含まず、亜鉛を
含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物半導体などであって
も構わない。
【0081】
半導体320は、例えば、エネルギーギャップが大きい酸化物を用いる。半導体320の
エネルギーギャップは、例えば、2.5eV以上4.2eV以下、好ましくは2.8eV
以上3.8eV以下、さらに好ましくは3eV以上3.5eV以下とする。
【0082】
例えば、半導体320aおよび半導体320cは、半導体320を構成する酸素以外の元
素一種以上、または二種以上から構成される酸化物半導体である。半導体320を構成す
る酸素以外の元素一種以上、または二種以上から半導体320aおよび半導体320cが
構成されるため、半導体320aと半導体320との界面、および半導体320と半導体
320cとの界面において、欠陥準位が形成されにくい。
【0083】
半導体320a、半導体320および半導体320cは、少なくともインジウムを含むと
好ましい。なお、半導体320aがIn-M-Zn酸化物のとき、InおよびMの和を1
00atomic%としたとき、好ましくはInが50atomic%未満、Mが50a
tomic%より高く、さらに好ましくはInが25atomic%未満、Mが75at
omic%より高いとする。また、半導体320がIn-M-Zn酸化物のとき、Inお
よびMの和を100atomic%としたとき、好ましくはInが25atomic%よ
り高く、Mが75atomic%未満、さらに好ましくはInが34atomic%より
高く、Mが66atomic%未満とする。また、半導体320cがIn-M-Zn酸化
物のとき、InおよびMの和を100atomic%としたとき、好ましくはInが50
atomic%未満、Mが50atomic%より高く、さらに好ましくはInが25a
tomic%未満、Mが75atomic%より高くする。なお、半導体320cは、半
導体320aと同種の酸化物を用いても構わない。ただし、半導体320aまたは/およ
び半導体320cがインジウムを含まなくても構わない場合がある。例えば、半導体32
0aまたは/および半導体320cが酸化ガリウムであっても構わない。なお、半導体3
20a、半導体320および半導体320cに含まれる各元素の原子数が、簡単な整数比
にならなくても構わない。
【0084】
半導体320は、半導体320aおよび半導体320cよりも電子親和力の大きい酸化物
を用いる。例えば、半導体320として、半導体320aおよび半導体320cよりも電
子親和力の0.07eV以上1.3eV以下、好ましくは0.1eV以上0.7eV以下
、さらに好ましくは0.15eV以上0.4eV以下大きい酸化物を用いる。なお、電子
親和力は、真空準位と伝導帯下端のエネルギーとの差である。
【0085】
なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する
。そのため、半導体320cがインジウムガリウム酸化物を含むと好ましい。ガリウム原
子割合[Ga/(In+Ga)]は、例えば、70%以上、好ましくは80%以上、さら
に好ましくは90%以上とする。
【0086】
このとき、ゲート電圧を印加すると、半導体320a、半導体320、半導体320cの
うち、電子親和力の大きい半導体320にチャネルが形成される。
【0087】
ここで、半導体320aと半導体320との間には、半導体320aと半導体320との
混合領域を有する場合がある。また、半導体320と半導体320cとの間には、半導体
320と半導体320cとの混合領域を有する場合がある。混合領域は、欠陥準位密度が
低くなる。そのため、半導体320a、半導体320および半導体320cの積層体は、
それぞれの界面近傍において、エネルギーが連続的に変化する(連続接合ともいう。)バ
ンド図となる(図4(C)参照。)。なお、半導体320a、半導体320および半導体
320cは、それぞれの界面を明確に判別できない場合がある。
【0088】
このとき、電子は、半導体320a中および半導体320c中ではなく、半導体320中
を主として移動する。上述したように、半導体320aおよび半導体320の界面におけ
る欠陥準位密度、半導体320と半導体320cとの界面における欠陥準位密度を低くす
ることによって、半導体320中で電子の移動が阻害されることが少なく、トランジスタ
のオン電流を高くすることができる。
【0089】
トランジスタのオン電流は、電子の移動を阻害する要因を低減するほど、高くすることが
できる。例えば、電子の移動を阻害する要因のない場合、効率よく電子が移動すると推定
される。電子の移動は、例えば、チャネル形成領域の物理的な凹凸が大きい場合にも阻害
される。
【0090】
トランジスタのオン電流を高くするためには、例えば、半導体320の上面または下面(
被形成面、ここでは半導体320a)の、1μm×1μmの範囲における二乗平均平方根
(RMS:Root Mean Square)粗さが1nm未満、好ましくは0.6n
m未満、さらに好ましくは0.5nm未満、より好ましくは0.4nm未満とすればよい
。また、1μm×1μmの範囲における平均面粗さ(Raともいう。)が1nm未満、好
ましくは0.6nm未満、さらに好ましくは0.5nm未満、より好ましくは0.4nm
未満とすればよい。また、1μm×1μmの範囲における最大高低差(P-Vともいう。
)が10nm未満、好ましくは9nm未満、さらに好ましくは8nm未満、より好ましく
は7nm未満とすればよい。RMS粗さ、RaおよびP-Vは、エスアイアイ・ナノテク
ノロジー株式会社製走査型プローブ顕微鏡システムSPA-500などを用いて測定する
ことができる。
【0091】
または、例えば、チャネルの形成される領域中の欠陥準位密度が高い場合にも、電子の移
動は阻害される。
【0092】
例えば、半導体320が酸素欠損(Vとも表記。)を有する場合、酸素欠損のサイトに
水素が入り込むことでドナー準位を形成することがある。以下では酸素欠損のサイトに水
素が入り込んだ状態をVHと表記する場合がある。VHは電子を散乱するため、トラ
ンジスタのオン電流を低下させる要因となる。なお、酸素欠損のサイトは、水素が入るよ
りも酸素が入る方が安定する。したがって、半導体320中の酸素欠損を低減することで
、トランジスタのオン電流を高くすることができる場合がある。
【0093】
また、チャネルの形成される領域中の欠陥準位密度が高いと、トランジスタの電気特性を
変動させる場合がある。例えば、欠陥準位がキャリア発生源となる場合、トランジスタの
しきい値電圧を変動させる場合がある。
【0094】
半導体320の酸素欠損を低減するために、例えば、絶縁体305に含まれる過剰酸素を
、半導体320aを介して半導体320まで移動させる方法などがある。この場合、半導
体320aは、酸素透過性を有する層(酸素を通過または透過させる層)であることが好
ましい。
【0095】
また、トランジスタのオン電流を高くするためには、半導体320cの厚さは小さいほど
好ましい。例えば、10nm未満、好ましくは5nm以下、さらに好ましくは3nm以下
の領域を有する半導体320cとすればよい。一方、半導体320cは、チャネルの形成
される半導体320へ、隣接する絶縁体を構成する酸素以外の元素(水素、シリコンなど
)が入り込まないようブロックする機能を有する。そのため、半導体320cは、ある程
度の厚さを有することが好ましい。例えば、0.3nm以上、好ましくは1nm以上、さ
らに好ましくは2nm以上の厚さの領域を有する半導体320cとすればよい。また、半
導体320cは、絶縁体305などから放出される酸素の外方拡散を抑制するために、酸
素をブロックする性質を有すると好ましい。
【0096】
また、信頼性を高くするためには、半導体320aは厚く、半導体320cは薄いことが
好ましい。例えば、10nm以上、好ましくは20nm以上、さらに好ましくは40nm
以上、より好ましくは60nm以上の厚さの領域を有する半導体320aとすればよい。
半導体320aの厚さを、厚くすることで、隣接する絶縁体と半導体320aとの界面か
らチャネルの形成される半導体320までの距離を離すことができる。ただし、半導体装
置の生産性が低下する場合があるため、例えば、200nm以下、好ましくは120nm
以下、さらに好ましくは80nm以下の厚さの領域を有する半導体320aとすればよい
【0097】
例えば、半導体320と半導体320aとの間に、例えば、二次イオン質量分析法(SI
MS:Secondary Ion Mass Spectrometry)において、
1×1016atoms/cm以上1×1019atoms/cm以下、好ましくは
1×1016atoms/cm以上5×1018atoms/cm以下、さらに好ま
しくは1×1016atoms/cm以上2×1018atoms/cm以下のシリ
コン濃度となる領域を有する。また、半導体320と半導体320cとの間に、SIMS
において、1×1016atoms/cm以上1×1019atoms/cm以下、
好ましくは1×1016atoms/cm以上5×1018atoms/cm以下、
さらに好ましくは1×1016atoms/cm以上2×1018atoms/cm
以下のシリコン濃度となる領域を有する。
【0098】
また、半導体320の水素濃度を低減するために、半導体320aおよび半導体320c
の水素濃度を低減すると好ましい。半導体320aおよび半導体320cは、SIMSに
おいて、1×1016atoms/cm以上2×1020atoms/cm以下、好
ましくは1×1016atoms/cm以上5×1019atoms/cm以下、よ
り好ましくは1×1016atoms/cm以上1×1019atoms/cm以下
、さらに好ましくは1×1016atoms/cm以上5×1018atoms/cm
以下の水素濃度となる領域を有する。また、半導体320の窒素濃度を低減するために
、半導体320aおよび半導体320cの窒素濃度を低減すると好ましい。半導体320
aおよび半導体320cは、SIMSにおいて、1×1015atoms/cm以上5
×1019atoms/cm以下、好ましくは1×1015atoms/cm以上5
×1018atoms/cm以下、より好ましくは1×1015atoms/cm
上1×1018atoms/cm以下、さらに好ましくは1×1015atoms/c
以上5×1017atoms/cm以下の窒素濃度となる領域を有する。
【0099】
上述の3層構造は一例である。例えば、半導体320aまたは半導体320cのない2層
構造としても構わない。または、半導体320aの上もしくは下、または半導体320c
上もしくは下に、半導体320a、半導体320および半導体320cとして例示した半
導体のいずれか一を有する4層構造としても構わない。または、半導体320aの上、半
導体320aの下、半導体320cの上、半導体320cの下のいずれか二箇所以上に、
半導体320a、半導体320および半導体320cとして例示した半導体のいずれか一
を有するn層構造(nは5以上の整数)としても構わない。
【0100】
以下では、酸化物半導体の構造について説明する。
【0101】
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体とに分けられ
る。非単結晶酸化物半導体としては、CAAC-OS(C Axis Aligned
Crystalline Oxide Semiconductor)、多結晶酸化物半
導体、微結晶酸化物半導体、非晶質酸化物半導体などがある。
【0102】
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半
導体とに分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、CAAC-O
S、多結晶酸化物半導体、微結晶酸化物半導体などがある。
【0103】
まずは、CAAC-OSについて説明する。なお、CAAC-OSを、CANC(C-A
xis Aligned nanocrystals)を有する酸化物半導体と呼ぶこと
もできる。
【0104】
CAAC-OSは、c軸配向した複数の結晶部(ペレットともいう。)を有する酸化物半
導体の一つである。
【0105】
透過型電子顕微鏡(TEM:Transmission Electron Micro
scope)によって、CAAC-OSの明視野像と回折パターンとの複合解析像(高分
解能TEM像ともいう。)を観察すると、複数のペレットを確認することができる。一方
、高分解能TEM像ではペレット同士の境界、即ち結晶粒界(グレインバウンダリーとも
いう。)を明確に確認することができない。そのため、CAAC-OSは、結晶粒界に起
因する電子移動度の低下が起こりにくいといえる。
【0106】
以下では、TEMによって観察したCAAC-OSについて説明する。図5(A)に、試
料面と略平行な方向から観察したCAAC-OSの断面の高分解能TEM像を示す。高分
解能TEM像の観察には、球面収差補正(Spherical Aberration
Corrector)機能を用いた。球面収差補正機能を用いた高分解能TEM像を、特
にCs補正高分解能TEM像と呼ぶ。Cs補正高分解能TEM像の取得は、例えば、日本
電子株式会社製原子分解能分析電子顕微鏡JEM-ARM200Fなどによって行うこと
ができる。
【0107】
図5(A)の領域(1)を拡大したCs補正高分解能TEM像を図5(B)に示す。図5
(B)より、ペレットにおいて、金属原子が層状に配列していることを確認できる。金属
原子の各層の配列は、CAAC-OSの膜を形成する面(被形成面ともいう。)または上
面の凹凸を反映しており、CAAC-OSの被形成面または上面と平行となる。
【0108】
図5(B)に示すように、CAAC-OSは特徴的な原子配列を有する。図5(C)は、
特徴的な原子配列を、補助線で示したものである。図5(B)および図5(C)より、ペ
レット一つの大きさは1nm以上3nm以下程度であり、ペレットとペレットとの傾きに
より生じる隙間の大きさは0.8nm程度であることがわかる。したがって、ペレットを
、ナノ結晶(nc:nanocrystal)と呼ぶこともできる。
【0109】
ここで、Cs補正高分解能TEM像をもとに、基板5120上のCAAC-OSのペレッ
ト5100の配置を模式的に示すと、レンガまたはブロックが積み重なったような構造と
なる(図5(D)参照。)。図5(C)で観察されたペレットとペレットとの間で傾きが
生じている箇所は、図5(D)に示す領域5161に相当する。
【0110】
また、図6(A)に、試料面と略垂直な方向から観察したCAAC-OSの平面のCs補
正高分解能TEM像を示す。図6(A)の領域(1)、領域(2)および領域(3)を拡
大したCs補正高分解能TEM像を、それぞれ図6(B)、図6(C)および図6(D)
に示す。図6(B)、図6(C)および図6(D)より、ペレットは、金属原子が三角形
状、四角形状または六角形状に配列していることを確認できる。しかしながら、異なるペ
レット間で、金属原子の配列に規則性は見られない。
【0111】
次に、X線回折(XRD:X-Ray Diffraction)によって解析したCA
AC-OSについて説明する。例えば、InGaZnOの結晶を有するCAAC-OS
に対し、out-of-plane法による構造解析を行うと、図7(A)に示すように
回折角(2θ)が31°近傍にピークが現れる場合がある。このピークは、InGaZn
の結晶の(009)面に帰属されることから、CAAC-OSの結晶がc軸配向性を
有し、c軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
【0112】
なお、CAAC-OSのout-of-plane法による構造解析では、2θが31°
近傍のピークの他に、2θが36°近傍にもピークが現れる場合がある。2θが36°近
傍のピークは、CAAC-OS中の一部に、c軸配向性を有さない結晶が含まれることを
示している。より好ましいCAAC-OSは、out-of-plane法による構造解
析では、2θが31°近傍にピークを示し、2θが36°近傍にピークを示さない。
【0113】
一方、CAAC-OSに対し、c軸に略垂直な方向からX線を入射させるin-plan
e法による構造解析を行うと、2θが56°近傍にピークが現れる。このピークは、In
GaZnOの結晶の(110)面に帰属される。CAAC-OSの場合は、2θを56
°近傍に固定し、試料面の法線ベクトルを軸(φ軸)として試料を回転させながら分析(
φスキャン)を行っても、図7(B)に示すように明瞭なピークは現れない。これに対し
、InGaZnOの単結晶酸化物半導体であれば、2θを56°近傍に固定してφスキ
ャンした場合、図7(C)に示すように(110)面と等価な結晶面に帰属されるピーク
が6本観察される。したがって、XRDを用いた構造解析から、CAAC-OSは、a軸
およびb軸の配向が不規則であることが確認できる。
【0114】
次に、電子回折によって解析したCAAC-OSについて説明する。例えば、InGaZ
nOの結晶を有するCAAC-OSに対し、試料面に平行にプローブ径が300nmの
電子線を入射させると、図8(A)に示すような回折パターン(制限視野透過電子回折パ
ターンともいう。)が現れる場合がある。この回折パターンには、InGaZnOの結
晶の(009)面に起因するスポットが含まれる。したがって、電子回折によっても、C
AAC-OSに含まれるペレットがc軸配向性を有し、c軸が被形成面または上面に略垂
直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径
が300nmの電子線を入射させたときの回折パターンを図8(B)に示す。図8(B)
より、リング状の回折パターンが確認される。したがって、電子回折によっても、CAA
C-OSに含まれるペレットのa軸およびb軸は配向性を有さないことがわかる。なお、
図8(B)における第1リングは、InGaZnOの結晶の(010)面および(10
0)面などに起因すると考えられる。また、図8(B)における第2リングは(110)
面などに起因すると考えられる。
【0115】
また、CAAC-OSは、欠陥準位密度の低い酸化物半導体である。酸化物半導体の欠陥
としては、例えば、不純物に起因する欠陥や、酸素欠損などがある。したがって、CAA
C-OSは、不純物濃度の低い酸化物半導体ということもできる。また、CAAC-OS
は、酸素欠損の少ない酸化物半導体ということもできる。
【0116】
酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源とな
る場合がある。また、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水
素を捕獲することによってキャリア発生源となる場合がある。
【0117】
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属
元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素
との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を
乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二
酸化炭素などは、原子半径(または分子半径)が大きいため、酸化物半導体の原子配列を
乱し、結晶性を低下させる要因となる。
【0118】
また、欠陥準位密度の低い(酸素欠損が少ない)酸化物半導体は、キャリア密度を低くす
ることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸
化物半導体と呼ぶ。CAAC-OSは、不純物濃度が低く、欠陥準位密度が低い。即ち、
高純度真性または実質的に高純度真性な酸化物半導体となりやすい。したがって、CAA
C-OSを用いたトランジスタは、しきい値電圧がマイナスとなる電気特性(ノーマリー
オンともいう。)になることが少ない。また、高純度真性または実質的に高純度真性な酸
化物半導体は、キャリアトラップが少ない。酸化物半導体のキャリアトラップに捕獲され
た電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことが
ある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体を用いたトランジ
スタは、電気特性が不安定となる場合がある。一方、CAAC-OSを用いたトランジス
タは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。
【0119】
また、CAAC-OSは欠陥準位密度が低いため、光の照射などによって生成されたキャ
リアが、欠陥準位に捕獲されることが少ない。したがって、CAAC-OSを用いたトラ
ンジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
【0120】
次に、微結晶酸化物半導体について説明する。
【0121】
微結晶酸化物半導体は、高分解能TEM像において、結晶部を確認することのできる領域
と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体に含
まれる結晶部は、1nm以上100nm以下、または1nm以上10nm以下の大きさで
あることが多い。特に、1nm以上10nm以下、または1nm以上3nm以下の微結晶
であるナノ結晶を有する酸化物半導体を、nc-OS(nanocrystalline
Oxide Semiconductor)と呼ぶ。nc-OSは、例えば、高分解能
TEM像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、CAAC
-OSにおけるペレットと起源を同じくする可能性がある。そのため、以下ではnc-O
Sの結晶部をペレットと呼ぶ場合がある。
【0122】
nc-OSは、微小な領域(例えば、1nm以上10nm以下の領域、特に1nm以上3
nm以下の領域)において原子配列に周期性を有する。また、nc-OSは、異なるペレ
ット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。した
がって、nc-OSは、分析方法によっては、非晶質酸化物半導体と区別が付かない場合
がある。例えば、nc-OSに対し、ペレットよりも大きい径のX線を用いるXRD装置
を用いて構造解析を行うと、out-of-plane法による解析では、結晶面を示す
ピークが検出されない。また、nc-OSに対し、ペレットよりも大きいプローブ径(例
えば50nm以上)の電子線を用いる電子回折(制限視野電子回折ともいう。)を行うと
、ハローパターンのような回折パターンが観測される。一方、nc-OSに対し、ペレッ
トの大きさと近いかペレットより小さいプローブ径の電子線を用いるナノビーム電子回折
を行うと、スポットが観測される。また、nc-OSに対しナノビーム電子回折を行うと
、円を描くように(リング状に)輝度の高い領域が観測される場合がある。さらに、リン
グ状の領域内に複数のスポットが観測される場合がある。
【0123】
このように、ペレット(ナノ結晶)間では結晶方位が規則性を有さないことから、nc-
OSを、RANC(Random Aligned nanocrystals)を有す
る酸化物半導体、またはNANC(Non-Aligned nanocrystals
)を有する酸化物半導体と呼ぶこともできる。
【0124】
nc-OSは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、
nc-OSは、非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、nc-OS
は、異なるペレット間で結晶方位に規則性が見られない。そのため、nc-OSは、CA
AC-OSと比べて欠陥準位密度が高くなる。
【0125】
次に、非晶質酸化物半導体について説明する。
【0126】
非晶質酸化物半導体は、膜中における原子配列が不規則であり、結晶部を有さない酸化物
半導体である。石英のような無定形状態を有する酸化物半導体が一例である。
【0127】
非晶質酸化物半導体は、高分解能TEM像において結晶部を確認することができない。
【0128】
非晶質酸化物半導体に対し、XRD装置を用いた構造解析を行うと、out-of-pl
ane法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導
体に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体
に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンのみが観
測される。
【0129】
非晶質構造については、様々な見解が示されている。例えば、原子配列に全く秩序性を有
さない構造を完全な非晶質構造(completely amorphous stru
cture)と呼ぶ場合がある。また、長距離秩序性を有さないが、ある原子から最近接
原子または第2近接原子までの範囲において秩序性を有していてもよい構造を非晶質構造
と呼ぶ場合もある。したがって、最も厳格な定義によれば、僅かでも原子配列に秩序性を
有する酸化物半導体を非晶質酸化物半導体と呼ぶことはできない。また、少なくとも、長
距離秩序性を有する酸化物半導体を非晶質酸化物半導体と呼ぶことはできない。よって、
結晶部を有することから、例えば、CAAC-OSおよびnc-OSを、非晶質酸化物半
導体または完全な非晶質酸化物半導体と呼ぶことはできない。
【0130】
なお、酸化物半導体は、nc-OSと非晶質酸化物半導体との間の構造を有する場合があ
る。そのような構造を有する酸化物半導体を、特に非晶質ライク酸化物半導体(a-li
ke OS:amorphous-like Oxide Semiconductor
)と呼ぶ。
【0131】
a-like OSは、高分解能TEM像において鬆(ボイドともいう。)が観察される
場合がある。また、高分解能TEM像において、明確に結晶部を確認することのできる領
域と、結晶部を確認することのできない領域と、を有する。
【0132】
鬆を有するため、a-like OSは、不安定な構造である。以下では、a-like
OSが、CAAC-OSおよびnc-OSと比べて不安定な構造であることを示すため
、電子照射による構造の変化を示す。
【0133】
電子照射を行う試料として、a-like OS(試料Aと表記する。)、nc-OS(
試料Bと表記する。)およびCAAC-OS(試料Cと表記する。)を準備する。いずれ
の試料もIn-Ga-Zn酸化物である。
【0134】
まず、各試料の高分解能断面TEM像を取得する。高分解能断面TEM像により、各試料
は、いずれも結晶部を有することがわかる。
【0135】
なお、どの部分を一つの結晶部と見なすかの判定は、以下のように行えばよい。例えば、
InGaZnOの結晶の単位格子は、In-O層を3層有し、またGa-Zn-O層を
6層有する、計9層がc軸方向に層状に重なった構造を有することが知られている。これ
らの近接する層同士の間隔は、(009)面の格子面間隔(d値ともいう。)と同程度で
あり、結晶構造解析からその値は0.29nmと求められている。したがって、格子縞の
間隔が0.28nm以上0.30nm以下である箇所を、InGaZnOの結晶部と見
なすことができる。なお、格子縞は、InGaZnOの結晶のa-b面に対応する。
【0136】
図9は、各試料の結晶部(22箇所から45箇所)の平均の大きさを調査した例である。
ただし、上述した格子縞の長さを結晶部の大きさとしている。図9より、a-like
OSは、電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。具体的には
図9中に(1)で示すように、TEMによる観察初期においては1.2nm程度の大き
さだった結晶部(初期核ともいう。)が、累積照射量が4.2×10/nmにお
いては2.6nm程度の大きさまで成長していることがわかる。一方、nc-OSおよび
CAAC-OSは、電子照射開始時から電子の累積照射量が4.2×10/nm
までの範囲で、結晶部の大きさに変化が見られないことがわかる。具体的には、図9中の
(2)および(3)で示すように、電子の累積照射量によらず、nc-OSおよびCAA
C-OSの結晶部の大きさは、それぞれ1.4nm程度および2.1nm程度であること
がわかる。
【0137】
このように、a-like OSは、電子照射によって結晶部の成長が見られる場合があ
る。一方、nc-OSおよびCAAC-OSは、電子照射による結晶部の成長がほとんど
見られないことがわかる。即ち、a-like OSは、nc-OSおよびCAAC-O
Sと比べて、不安定な構造であることがわかる。
【0138】
また、鬆を有するため、a-like OSは、nc-OSおよびCAAC-OSと比べ
て密度の低い構造である。具体的には、a-like OSの密度は、同じ組成の単結晶
の密度の78.6%以上92.3%未満となる。また、nc-OSの密度およびCAAC
-OSの密度は、同じ組成の単結晶の密度の92.3%以上100%未満となる。単結晶
の密度の78%未満となる酸化物半導体は、成膜すること自体が困難である。
【0139】
例えば、In:Ga:Zn=1:1:1[原子数比]を満たす酸化物半導体において、菱
面体晶構造を有する単結晶InGaZnOの密度は6.357g/cmとなる。よっ
て、例えば、In:Ga:Zn=1:1:1[原子数比]を満たす酸化物半導体において
、a-like OSの密度は5.0g/cm以上5.9g/cm未満となる。また
、例えば、In:Ga:Zn=1:1:1[原子数比]を満たす酸化物半導体において、
nc-OSの密度およびCAAC-OSの密度は5.9g/cm以上6.3g/cm
未満となる。
【0140】
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる
単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もる
ことができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせ
る割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない
種類の単結晶を組み合わせて見積もることが好ましい。
【0141】
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。な
お、酸化物半導体は、例えば、非晶質酸化物半導体、a-like OS、微結晶酸化物
半導体、CAAC-OSのうち、二種以上を有する積層膜であってもよい。
【0142】
絶縁体306上に、導電体を成膜して、導電体の不要な部分をエッチングし、第2のゲー
ト電極331を形成する。第2のゲート電極は、タンタル、タングステン、チタン、モリ
ブデン、アルミニウム、銅、モリブデンタングステン合金、窒化タングステン、窒化チタ
ン、窒化タンタルなどを用いることができる。または、多層構造とすることもできる。成
膜方法としては、スパッタ法、CVD法、ALD法などを用いることができる。
【0143】
次に、絶縁体307を絶縁体306と第2のゲート電極331を覆うように成膜する。絶
縁体307は、上述の絶縁体305と同様の膜を用いることができ、同様の成膜方法を用
いることができる。好ましくは、酸素を透過しにくい機能を有する絶縁体を用いるとよい
。たとえば酸化アルミニウム膜を用いるとよい。
【0144】
絶縁体307上に絶縁体308を成膜する。絶縁体308は、上述の絶縁体301と同様
の膜を用いることができ、同様の成膜方法を用いることができる。絶縁体308成膜後に
CMPを行い、絶縁体308を平坦化する。
【0145】
次に、絶縁体308、絶縁体307、絶縁体306を、ソース電極またはドレイン電極で
ある312a、312bの上面に達するコンタクトホールを形成する。
【0146】
次に導電体314を成膜し、導電体314上に導電体315を成膜する。導電体314お
よび、導電体315は、タンタル、タングステン、チタン、モリブデン、アルミニウム、
銅、モリブデンタングステン合金、窒化タングステン、窒化チタン、窒化タンタルなどを
用いることができる。成膜方法としては、スパッタ法、CVD法、ALD法などを用いる
ことができる。
【0147】
次に絶縁体308の上面に達するまでCMPを行い、導電体314及び導電体315から
なる、プラグを形成する。
【0148】
次に、導電体315上および、絶縁体308上に導電体316を成膜する。導電体316
は、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、モリブデンタン
グステン合金、窒化タングステン、窒化チタン、窒化タンタルなどを用いることができる
。または、多層膜とすることもできる。成膜方法としては、スパッタ法、CVD法、AL
D法などを用いることができる。次に、導電体316の不要部分をエッチングして、導電
体316からなる電極を形成する。
【0149】
以上の工程により、本発明の一態様のトランジスタを有する半導体装置を作製することが
できる。
【0150】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み
合わせて実施することができる。
【0151】
(実施の形態4)
本実施の形態では、実施の形態3で説明した、酸化を防止したバックゲート電極及び配線
層を有するトランジスタを利用した半導体装置について一例を説明する。
【0152】
図10(A)に、記憶装置の回路の一例を示し、図10(B)には、断面図を示す。
【0153】
基板350は、シリコンや炭化シリコンなどを材料とした単結晶半導体基板、多結晶半導
体基板、シリコンゲルマニウムなどを材料とした化合物半導体基板、SOI(Silic
on On Insulator)基板などを使用することもできる。
【0154】
基板350上にトランジスタ100を形成する。トランジスタ100は、図10に示した
ように、サイドウォール355を有するプレナー型トランジスタを用いることができる。
トランジスタは、(Shallow Trench Isolation)STI351
を形成して素子分離した。また、トランジスタ100は、図11に示したような、Fin
形トランジスタを用いてもよい。また、トランジスタ100は、pチャネル型トランジス
タを用いてもよく、nチャネル型トランジスタを用いてもよい。または、両方を用いても
よい。
【0155】
本実施の形態では、トランジスタ100はチャネル形成領域にシリコン単結晶を用いてい
るが、チャネル形成領域に、たとえば、酸化物半導体を用いてもよく、シリコン単結晶に
限定されるものではない。また、ゲート絶縁体としての機能を有する絶縁体354として
は、例えば、シリコン単結晶を熱酸化した酸化シリコンを用いればよい。ほかにも、酸化
シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニ
ウム膜、窒化アルミニウム膜、酸化ハフニウム膜などを用いることができる。成膜方法は
、熱酸化法、CVD法、スパッタ法、ALD法、プラズマ酸化法、プラズマ窒化法などを
用いることができる。または、適宜、上述の膜から選択して、積層膜とすることもできる
【0156】
トランジスタ100上、STI351上、及び拡散層353上に絶縁体360を成膜し、
CMPを行い絶縁体360表面の平坦化を行う。絶縁体360としては、酸化シリコン膜
、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、窒
化アルミニウム膜、酸化ハフニウム膜などを用いることができる。成膜方法は、熱酸化法
、CVD法、スパッタ法、ALD法、プラズマ酸化法、プラズマ窒化法などを用いること
ができる。平坦化は、他の処理を用いてもよい。または、CMPと、エッチング(ドライ
エッチング、ウエットエッチング)やプラズマ処理などを組み合わせてもよい。
【0157】
絶縁体360にトランジスタ100のゲート電極330の上面に達するコンタクトホール
と、拡散層353の上面に達するコンタクトホールを形成して、導電体をコンタクトホー
ル内に埋め込み、絶縁体360の上面が露出するまでCMPを行い、プラグ370、プラ
グ371、プラグ372を形成する。プラグ370、プラグ371、プラグ372は、た
とえば、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、モリブデン
タングステン合金などを用いることができる。または、上記から適宜複数選択して積層膜
を成膜してもよい。成膜方法は、スパッタ法、CVD法、ALD法、メッキ法などを用い
ることができる。積層膜の成膜は、上記から複数の形成方法を用いてもよい。
【0158】
次に絶縁体360上に導電体を成膜して配線層373、配線層374、配線層375を形
成する。配線層373、配線層374、配線層375は、上述した、プラグ370、プラ
グ371、プラグ372と同様の膜と成膜方法を用いることができる。
【0159】
絶縁体360上及び、配線層373、配線層374、配線層375上に絶縁体361を成
膜し、CMPを行い絶縁体361表面の平坦化を行う。絶縁体361は、上述した絶縁体
360と同様の膜と、成膜方法を用いることができる。
【0160】
絶縁体361に、配線層373、配線層374、配線層375のそれぞれの上面に達する
コンタクトホールと、溝とを形成して、導電体をコンタクトホールと、溝に埋め込む。次
に絶縁体361の上面が露出するまでCMPを行い、プラグと、配線層を兼ねた、配線層
376、配線層377、配線層378を形成する。配線層376、配線層377、配線層
378は、上述した、プラグ370、プラグ371、プラグ372と同様の膜と成膜方法
を用いることができる。
【0161】
次に絶縁体361上と、配線層376、配線層377、配線層378上に絶縁体362を
成膜して、上述の絶縁体361と同様の方法で、プラグと、配線層を兼ねた、配線層37
9、配線層380、配線層381を形成する。絶縁体362は、上述した絶縁体360と
同様の膜と、成膜方法を用いることができる。配線層379、配線層380、配線層38
1は、上述した、プラグ370、プラグ371、プラグ372と同様の膜と成膜方法を用
いることができる。このプラグと、配線層を兼ねた、配線層の形成は、必要に応じて、上
述の方法を繰り返して形成することができるので、高い集積度の半導体装置を作製できる
【0162】
次に絶縁体362上と、配線層379、配線層380、配線層381上に絶縁体363を
成膜する。絶縁体363は、上述した絶縁体360と同様の膜と、成膜方法を用いること
ができる。絶縁体363は、好ましくは水素を透過しにくい機能を有しているとよい。ま
たは、絶縁体363は、成膜しなくてもよい。
【0163】
絶縁体363上に絶縁体302を成膜し、実施の形態3で説明した方法でトランジスタ1
10を形成する。
【0164】
次に、絶縁体308を成膜し、プラグ382、プラグ383、プラグ384を形成する。
プラグ382上と、プラグ383上と、プラグ384上と、にそれぞれ、配線層385、
配線層386、配線層387を形成する。
【0165】
次に絶縁体308上と、配線層385上と、配線層386上と、配線層387上と、に絶
縁体364を成膜し、CMPを行い絶縁体364表面の平坦化を行う。絶縁体364は、
上述した絶縁体360と同様の膜と、成膜方法を用いることができる。
【0166】
絶縁体364に、配線層386、配線層387の上面に達するコンタクトホールを形成し
て、導電体をコンタクトホール内に埋め込み、絶縁体364の上面が露出するまでCMP
を行い、プラグ388と、プラグ389を形成する。プラグ388と、プラグ389は、
上述した、プラグ370、プラグ371、プラグ372と同様の膜と成膜方法を用いるこ
とができる。
【0167】
次に絶縁体364上に導電体を成膜して、容量素子130の一方の電極341と、配線層
390を形成する。電極341と、配線層390は、上述した、プラグ370、プラグ3
71、プラグ372と同様の膜と成膜方法を用いることができる。次に、容量素子130
は、他方の電極342を一方の電極341上の絶縁体を介して重なるように形成する。次
に、絶縁体365を成膜し、CMPを行い絶縁体365表面の平坦化を行う。絶縁体36
5は、上述した絶縁体360と同様の膜と、成膜方法を用いることができる。
【0168】
絶縁体365に容量素子130の他方の電極342の上面に達するコンタクトホールを形
成し、一方、配線層390の上面に達するコンタクトホールを形成し、導電体をコンタク
トホール内に埋め込み、絶縁体365の上面が露出するまでCMPを行い、プラグ391
と、プラグ392を形成する。プラグ391と、プラグ392は、上述した、プラグ37
0、プラグ371、プラグ372と同様の膜と成膜方法を用いることができる。
【0169】
次に絶縁体365上に導電体を成膜して、配線層393と、配線層394を形成する。配
線層393と、配線層394は、上述した、プラグ370、プラグ371、プラグ372
と同様の膜と成膜方法を用いることができる。
【0170】
また、図10に示す、プレーナー型の容量素子130を、図12に示す、シリンダー型の
容量素子140のように形成しても良い。シリンダー型の容量素子140は、プレーナ型
の容量素子130よりも、小さな面積で、容量素子を作製できるので、より好ましい。
【0171】
以上の工程により、本発明の一態様の半導体装置を作製することができる。
【0172】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み
合わせて実施することができる。
【0173】
(実施の形態5)
<撮像装置>
以下では、本発明の一態様に係る撮像装置について説明する。
【0174】
図13(A)は、本発明の一態様に係る撮像装置200の例を示す平面図である。撮像装
置200は、画素部210と、画素部210を駆動するための周辺回路260と、周辺回
路270、周辺回路280と、周辺回路290と、を有する。画素部210は、p行q列
(pおよびqは2以上の整数)のマトリクス状に配置された複数の画素211を有する。
周辺回路260、周辺回路270、周辺回路280および周辺回路290は、それぞれ複
数の画素211に接続し、複数の画素211を駆動するための信号を供給する機能を有す
る。なお、本明細書等において、周辺回路260、周辺回路270、周辺回路280およ
び周辺回路290などの全てを指して「周辺回路」または「駆動回路」と呼ぶ場合がある
。例えば、周辺回路260は周辺回路の一部といえる。
【0175】
また、撮像装置200は、光源291を有することが好ましい。光源291は、検出光P
1を放射することができる。
【0176】
また、周辺回路は、少なくとも、論理回路、スイッチ、バッファ、増幅回路、または変換
回路の1つを有する。また、周辺回路は、画素部210を形成する基板上に作製してもよ
い。また、周辺回路の一部または全部にICチップ等の半導体装置を用いてもよい。なお
、周辺回路は、周辺回路260、周辺回路270、周辺回路280および周辺回路290
のいずれか一以上を省略してもよい。
【0177】
また、図13(B)に示すように、撮像装置200が有する画素部210において、画素
211を傾けて配置してもよい。画素211を傾けて配置することにより、行方向および
列方向の画素間隔(ピッチ)を短くすることができる。これにより、撮像装置200にお
ける撮像の品質をより高めることができる。
【0178】
<画素の構成例1>
撮像装置200が有する1つの画素211を複数の副画素212で構成し、それぞれの副
画素212に特定の波長帯域の光を透過するフィルタ(カラーフィルタ)を組み合わせる
ことで、カラー画像表示を実現するための情報を取得することができる。
【0179】
図14(A)は、カラー画像を取得するための画素211の一例を示す平面図である。図
14(A)に示す画素211は、赤(R)の波長帯域を透過するカラーフィルタが設けら
れた副画素212(以下、「副画素212R」ともいう)、緑(G)の波長帯域を透過す
るカラーフィルタが設けられた副画素212(以下、「副画素212G」ともいう)およ
び青(B)の波長帯域を透過するカラーフィルタが設けられた副画素212(以下、「副
画素212B」ともいう)を有する。副画素212は、フォトセンサとして機能させるこ
とができる。
【0180】
副画素212(副画素212R、副画素212G、および副画素212B)は、配線23
1、配線247、配線248、配線249、配線250と電気的に接続される。また、副
画素212R、副画素212G、および副画素212Bは、それぞれが独立した配線25
3に接続している。また、本明細書等において、例えばn行目の画素211に接続された
配線248および配線249を、それぞれ配線248[n]および配線249[n]と記
載する。また、例えばm列目の画素211に接続された配線253を、配線253[m]
と記載する。なお、図14(A)において、m列目の画素211が有する副画素212R
に接続する配線253を配線253[m]R、副画素212Gに接続する配線253を配
線253[m]G、および副画素212Bに接続する配線253を配線253[m]Bと
記載している。副画素212は、上記配線を介して周辺回路と電気的に接続される。
【0181】
また、撮像装置200は、隣接する画素211の、同じ波長帯域を透過するカラーフィル
タが設けられた副画素212同士がスイッチを介して電気的に接続する構成を有する。図
14(B)に、n行(nは1以上p以下の整数)m列(mは1以上q以下の整数)に配置
された画素211が有する副画素212と、該画素211に隣接するn+1行m列に配置
された画素211が有する副画素212の接続例を示す。図14(B)において、n行m
列に配置された副画素212Rと、n+1行m列に配置された副画素212Rがスイッチ
201を介して接続されている。また、n行m列に配置された副画素212Gと、n+1
行m列に配置された副画素212Gがスイッチ202を介して接続されている。また、n
行m列に配置された副画素212Bと、n+1行m列に配置された副画素212Bがスイ
ッチ203を介して接続されている。
【0182】
なお、副画素212に用いるカラーフィルタは、赤(R)、緑(G)、青(B)に限定さ
れず、それぞれシアン(C)、黄(Y)およびマゼンダ(M)の光を透過するカラーフィ
ルタを用いてもよい。1つの画素211に3種類の異なる波長帯域の光を検出する副画素
212を設けることで、フルカラー画像を取得することができる。
【0183】
または、それぞれ赤(R)、緑(G)および青(B)の光を透過するカラーフィルタが設
けられた副画素212に加えて、黄(Y)の光を透過するカラーフィルタが設けられた副
画素212を有する画素211を用いてもよい。または、それぞれシアン(C)、黄(Y
)およびマゼンダ(M)の光を透過するカラーフィルタが設けられた副画素212に加え
て、青(B)の光を透過するカラーフィルタが設けられた副画素212を有する画素21
1を用いてもよい。1つの画素211に4種類の異なる波長帯域の光を検出する副画素2
12を設けることで、取得した画像の色の再現性をさらに高めることができる。
【0184】
また、例えば、図14(A)において、赤の波長帯域を検出する副画素212、緑の波長
帯域を検出する副画素212、および青の波長帯域を検出する副画素212の画素数比(
または受光面積比)は、1:1:1でなくても構わない。例えば、画素数比(受光面積比
)を赤:緑:青=1:2:1とするBayer配列としてもよい。または、画素数比(受
光面積比)を赤:緑:青=1:6:1としてもよい。
【0185】
なお、画素211に設ける副画素212は1つでもよいが、2つ以上が好ましい。例えば
、同じ波長帯域を検出する副画素212を2つ以上設けることで、冗長性を高め、撮像装
置200の信頼性を高めることができる。
【0186】
また、可視光を吸収または反射して、赤外光を透過するIR(IR:Infrared)
フィルタを用いることで、赤外光を検出する撮像装置200を実現することができる。
【0187】
また、ND(ND:Neutral Density)フィルタ(減光フィルタ)を用い
ることで、光電変換素子(受光素子)に大光量光が入射した時に生じる出力飽和すること
を防ぐことができる。減光量の異なるNDフィルタを組み合わせて用いることで、撮像装
置のダイナミックレンジを大きくすることができる。
【0188】
また、前述したフィルタ以外に、画素211にレンズを設けてもよい。ここで、図15
断面図を用いて、画素211、フィルタ254、レンズ255の配置例を説明する。レン
ズ255を設けることで、光電変換素子が入射光を効率よく受光することができる。具体
的には、図15(A)に示すように、画素211に形成したレンズ255、フィルタ25
4(フィルタ254R、フィルタ254Gおよびフィルタ254B)、および画素回路2
30等を通して光256を光電変換素子220に入射させる構造とすることができる。
【0189】
ただし、一点鎖線で囲んだ領域に示すように、矢印で示す光256の一部が配線257の
一部によって遮光されてしまうことがある。したがって、図15(B)に示すように光電
変換素子220側にレンズ255およびフィルタ254を配置して、光電変換素子220
が光256を効率良く受光させる構造が好ましい。光電変換素子220側から光256を
光電変換素子220に入射させることで、検出感度の高い撮像装置200を提供すること
ができる。
【0190】
図15に示す光電変換素子220として、pn型接合またはpin型の接合が形成された
光電変換素子を用いてもよい。
【0191】
また、光電変換素子220を、放射線を吸収して電荷を発生させる機能を有する物質を用
いて形成してもよい。放射線を吸収して電荷を発生させる機能を有する物質としては、セ
レン、ヨウ化鉛、ヨウ化水銀、ヒ化ガリウム、テルル化カドミウム、カドミウム亜鉛合金
等がある。
【0192】
例えば、光電変換素子220にセレンを用いると、可視光や、紫外光、赤外光に加えて、
X線や、ガンマ線といった幅広い波長帯域にわたって光吸収係数を有する光電変換素子2
20を実現できる。
【0193】
ここで、撮像装置200が有する1つの画素211は、図14に示す副画素212に加え
て、第1のフィルタを有する副画素212を有してもよい。
【0194】
<画素の構成例2>
以下では、シリコンを用いたトランジスタと、酸化物半導体を用いたトランジスタと、を
用いて画素を構成する一例について説明する。
【0195】
図16(A)、図16(B)は、撮像装置を構成する素子の断面図である。図16(A)
に示す撮像装置は、シリコン基板500に設けられたシリコンを用いたトランジスタ55
1、トランジスタ551上に積層して配置された酸化物半導体を用いたトランジスタ55
2およびトランジスタ553、ならびにシリコン基板500に設けられたフォトダイオー
ド560を含む。各トランジスタおよびフォトダイオード560は、種々のプラグ570
および配線571と電気的な接続を有する。また、フォトダイオード560のアノード5
61は、低抵抗領域563を介してプラグ570と電気的に接続を有する。
【0196】
また撮像装置は、シリコン基板500に設けられたトランジスタ551およびフォトダイ
オード560を有する層510と、層510と接して設けられ、配線571を有する層5
20と、層520と接して設けられ、トランジスタ552およびトランジスタ553を有
する層530と、層530と接して設けられ、配線572および配線573を有する層5
40を備えている。
【0197】
なお図16(A)の断面図の一例では、シリコン基板500において、トランジスタ55
1が形成された面とは逆側の面にフォトダイオード560の受光面を有する構成とする。
該構成とすることで、各種トランジスタや配線などの影響を受けずに光路を確保すること
ができる。そのため、高開口率の画素を形成することができる。なお、フォトダイオード
560の受光面をトランジスタ551が形成された面と同じとすることもできる。
【0198】
なお、酸化物半導体を用いたトランジスタを用いて画素を構成する場合には、層530を
、トランジスタを有する層とすればよい。または層510を省略し、酸化物半導体を用い
たトランジスタのみで画素を構成してもよい。
【0199】
なおシリコンを用いたトランジスタを用いて画素を構成する場合には、層530を省略す
ればよい。層530を省略した断面図の一例を図16(B)に示す。
【0200】
なお、シリコン基板500は、SOI基板であってもよい。また、シリコン基板500に
替えて、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ヒ化ガリウム、ヒ化アル
ミニウムガリウム、リン化インジウム、窒化ガリウムまたは有機半導体を有する基板を用
いることもできる。
【0201】
ここで、トランジスタ551およびフォトダイオード560を有する層510と、トラン
ジスタ552およびトランジスタ553を有する層530と、の間には絶縁体580が設
けられる。ただし、絶縁体580の位置は限定されない。
【0202】
トランジスタ551のチャネル形成領域近傍に設けられる絶縁体中の水素はシリコンのダ
ングリングボンドを終端し、トランジスタ551の信頼性を向上させる効果がある。一方
、トランジスタ552およびトランジスタ553などの近傍に設けられる絶縁体中の水素
は、酸化物半導体中にキャリアを生成する要因の一つとなる。そのため、トランジスタ5
52およびトランジスタ553などの信頼性を低下させる要因となる場合がある。したが
って、シリコン系半導体を用いたトランジスタの上層に酸化物半導体を用いたトランジス
タを積層して設ける場合、これらの間に水素をブロックする機能を有する絶縁体580を
設けることが好ましい。絶縁体580より下層に水素を閉じ込めることで、トランジスタ
551の信頼性が向上させることができる。さらに、絶縁体580より下層から、絶縁体
580より上層に水素が拡散することを抑制できるため、トランジスタ552およびトラ
ンジスタ553などの信頼性を向上させることができる。
【0203】
絶縁体580としては、例えば、絶縁体363の記載を参照する。
【0204】
また、図16(A)の断面図において、層510に設けるフォトダイオード560と、層
530に設けるトランジスタとを重なるように形成することができる。そうすると、画素
の集積度を高めることができる。すなわち、撮像装置の解像度を高めることができる。
【0205】
また、図17(A1)および図17(B1)に示すように、撮像装置の一部または全部を
湾曲させてもよい。図17(A1)は、撮像装置を同図中の一点鎖線X1-X2の方向に
湾曲させた状態を示している。図17(A2)は、図17(A1)中の一点鎖線X1-X
2で示した部位の断面図である。図17(A3)は、図17(A1)中の一点鎖線Y1-
Y2で示した部位の断面図である。
【0206】
図17(B1)は、撮像装置を同図中の一点鎖線X3-X4の方向に湾曲させ、かつ、同
図中の一点鎖線Y3-Y4の方向に湾曲させた状態を示している。図17(B2)は、図
17(B1)中の一点鎖線X3-X4で示した部位の断面図である。図17(B3)は、
図17(B1)中の一点鎖線Y3-Y4で示した部位の断面図である。
【0207】
撮像装置を湾曲させることで、像面湾曲や非点収差を低減することができる。よって、撮
像装置と組み合わせて用いるレンズなどの光学設計を容易とすることができる。例えば、
収差補正のためのレンズ枚数を低減できるため、撮像装置を用いた電子機器などの小型化
や軽量化を実現することができる。また、撮像された画像の品質を向上させる事ができる
【0208】
(実施の形態6)
本実施の形態では、上記実施の形態で例示したトランジスタ、または記憶装置を含むRF
タグについて、図18を用いて説明する。
【0209】
本実施の形態におけるRFタグは、内部に記憶回路を有し、記憶回路に必要な情報を記憶
し、非接触手段、例えば無線通信を用いて外部と情報の授受を行うものである。このよう
な特徴から、RFタグは、物品などの個体情報を読み取ることにより物品の識別を行う個
体認証システムなどに用いることが可能である。なお、これらの用途に用いるためには極
めて高い信頼性が要求される。
【0210】
RFタグの構成について図18を用いて説明する。図18は、RFタグの構成例を示すブ
ロック図である。
【0211】
図18に示すようにRFタグ800は、通信器801(質問器、リーダ/ライタなどとも
いう)に接続されたアンテナ802から送信される無線信号803を受信するアンテナ8
04を有する。また、RFタグ800は、整流回路805、定電圧回路806、復調回路
807、変調回路808、論理回路809、記憶回路810、ROM811を有している
。なお、復調回路807に含まれる整流作用を示すトランジスタに逆方向電流を十分に抑
制することが可能な材料、例えば、酸化物半導体が用いられた構成としてもよい。これに
より、逆方向電流に起因する整流作用の低下を抑制し、復調回路の出力が飽和することを
防止できる。つまり、復調回路の入力に対する復調回路の出力を線形に近づけることがで
きる。なお、データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信を
行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する
電波方式の3つに大別される。本実施の形態に示すRFタグ800は、そのいずれの方式
に用いることも可能である。
【0212】
次に各回路の構成について説明する。アンテナ804は、通信器801に接続されたアン
テナ802との間で無線信号803の送受信を行うためのものである。また、整流回路8
05は、アンテナ804で無線信号を受信することにより生成される入力交流信号を整流
、例えば、半波2倍圧整流し、後段に設けられた容量素子により、整流された信号を平滑
化することで入力電位を生成するための回路である。なお、整流回路805の入力側また
は出力側には、リミッタ回路を設けてもよい。リミッタ回路とは、入力交流信号の振幅が
大きく、内部生成電圧が大きい場合に、ある電力以上の電力を後段の回路に入力しないよ
うに制御するための回路である。
【0213】
定電圧回路806は、入力電位から安定した電源電圧を生成し、各回路に供給するための
回路である。なお、定電圧回路806は、内部にリセット信号生成回路を有していてもよ
い。リセット信号生成回路は、安定した電源電圧の立ち上がりを利用して、論理回路80
9のリセット信号を生成するための回路である。
【0214】
復調回路807は、入力交流信号を包絡線検出することにより復調し、復調信号を生成す
るための回路である。また、変調回路808は、アンテナ804より出力するデータに応
じて変調をおこなうための回路である。
【0215】
論理回路809は復調信号を解析し、処理を行うための回路である。記憶回路810は、
入力された情報を保持する回路であり、ロウデコーダ、カラムデコーダ、記憶領域などを
有する。また、ROM811は、固有番号(ID)などを格納し、処理に応じて出力を行
うための回路である。
【0216】
なお、上述の各回路は、必要に応じて、適宜、取捨することができる。
【0217】
ここで、先の実施の形態で説明した記憶回路を、記憶回路810に用いることができる。
本発明の一態様の記憶回路は、電源が遮断された状態であっても情報を保持できるため、
RFタグに好適に用いることができる。さらに本発明の一態様の記憶回路は、データの書
き込みに必要な電力(電圧)が従来の不揮発性メモリに比べて著しく小さいため、データ
の読み出し時と書込み時の最大通信距離の差を生じさせないことも可能である。さらに、
データの書き込み時に電力が不足し、誤動作または誤書込みが生じることを抑制すること
ができる。
【0218】
また、本発明の一態様の記憶回路は、不揮発性のメモリとして用いることが可能であるた
め、ROM811に適用することもできる。その場合には、生産者がROM811にデー
タを書き込むためのコマンドを別途用意し、ユーザーが自由に書き換えできないようにし
ておくことが好ましい。生産者が出荷前に固有番号を書込んだのちに製品を出荷すること
で、作製したRFタグすべてについて固有番号を付与するのではなく、出荷する良品にの
み固有番号を割り当てることが可能となり、出荷後の製品の固有番号が不連続になること
がなく出荷後の製品に対応した顧客管理が容易となる。
【0219】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み
合わせて実施することができる。
【0220】
(実施の形態7)
本実施の形態では、少なくとも実施の形態で説明したトランジスタを用いることができ、
先の実施の形態で説明した記憶装置を含むCPUについて説明する。
【0221】
図19は、先の実施の形態で説明したトランジスタを少なくとも一部に用いたCPUの一
例の構成を示すブロック図である。
【0222】
図19に示すCPUは、基板1190上に、ALU1191(ALU:Arithmet
ic logic unit、演算回路)、ALUコントローラ1192、インストラク
ションデコーダ1193、インタラプトコントローラ1194、タイミングコントローラ
1195、レジスタ1196、レジスタコントローラ1197、バスインターフェース1
198(Bus I/F)、書き換え可能なROM1199、及びROMインターフェー
ス1189(ROM I/F)を有している。基板1190は、半導体基板、SOI基板
、ガラス基板などを用いる。ROM1199及びROMインターフェース1189は、別
チップに設けてもよい。もちろん、図19に示すCPUは、その構成を簡略化して示した
一例にすぎず、実際のCPUはその用途によって多種多様な構成を有している。例えば、
図19に示すCPUまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、
それぞれのコアが並列で動作するような構成としてもよい。また、CPUが内部演算回路
やデータバスで扱えるビット数は、例えば8ビット、16ビット、32ビット、64ビッ
トなどとすることができる。
【0223】
バスインターフェース1198を介してCPUに入力された命令は、インストラクション
デコーダ1193に入力され、デコードされた後、ALUコントローラ1192、インタ
ラプトコントローラ1194、レジスタコントローラ1197、タイミングコントローラ
1195に入力される。
【0224】
ALUコントローラ1192、インタラプトコントローラ1194、レジスタコントロー
ラ1197、タイミングコントローラ1195は、デコードされた命令に基づき、各種制
御を行なう。具体的にALUコントローラ1192は、ALU1191の動作を制御する
ための信号を生成する。また、インタラプトコントローラ1194は、CPUのプログラ
ム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク
状態から判断し、処理する。レジスタコントローラ1197は、レジスタ1196のアド
レスを生成し、CPUの状態に応じてレジスタ1196の読み出しや書き込みを行なう。
【0225】
また、タイミングコントローラ1195は、ALU1191、ALUコントローラ119
2、インストラクションデコーダ1193、インタラプトコントローラ1194、及びレ
ジスタコントローラ1197の動作のタイミングを制御する信号を生成する。例えばタイ
ミングコントローラ1195は、基準クロック信号を元に、内部クロック信号を生成する
内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。
【0226】
図19に示すCPUでは、レジスタ1196に、メモリセルが設けられている。レジスタ
1196のメモリセルとして、先の実施の形態に示したトランジスタを用いることができ
る。
【0227】
図19に示すCPUにおいて、レジスタコントローラ1197は、ALU1191からの
指示に従い、レジスタ1196における保持動作の選択を行う。すなわち、レジスタ11
96が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量
素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が
選択されている場合、レジスタ1196内のメモリセルへの、電源電圧の供給が行われる
。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換え
が行われ、レジスタ1196内のメモリセルへの電源電圧の供給を停止することができる
【0228】
図20は、レジスタ1196として用いることのできる記憶回路の回路図の一例である。
記憶回路1200は、電源遮断で記憶データが揮発する回路1201と、電源遮断で記憶
データが揮発しない回路1202と、スイッチ1203と、スイッチ1204と、論理素
子1206と、容量素子1207と、選択機能を有する回路1220と、を有する。回路
1202は、容量素子1208と、トランジスタ1209と、トランジスタ1210と、
を有する。なお、記憶回路1200は、必要に応じて、ダイオード、抵抗素子、インダク
タなどのその他の素子をさらに有していてもよい。
【0229】
ここで、回路1202には、先の実施の形態で説明した記憶装置を用いることができる。
記憶回路1200への電源電圧の供給が停止した際、回路1202のトランジスタ120
9のゲートには接地電位(0V)、またはトランジスタ1209がオフする電位が入力さ
れ続ける構成とする。例えば、トランジスタ1209のゲートが抵抗等の負荷を介して接
地される構成とする。
【0230】
スイッチ1203は、一導電型(例えば、nチャネル型)のトランジスタ1213を用い
て構成され、スイッチ1204は、一導電型とは逆の導電型(例えば、pチャネル型)の
トランジスタ1214を用いて構成した例を示す。ここで、スイッチ1203の第1の端
子はトランジスタ1213のソースとドレインの一方に対応し、スイッチ1203の第2
の端子はトランジスタ1213のソースとドレインの他方に対応し、スイッチ1203は
トランジスタ1213のゲートに入力される制御信号RDによって、第1の端子と第2の
端子の間の導通または非導通(つまり、トランジスタ1213のオン状態またはオフ状態
)が選択される。スイッチ1204の第1の端子はトランジスタ1214のソースとドレ
インの一方に対応し、スイッチ1204の第2の端子はトランジスタ1214のソースと
ドレインの他方に対応し、スイッチ1204はトランジスタ1214のゲートに入力され
る制御信号RDによって、第1の端子と第2の端子の間の導通または非導通(つまり、ト
ランジスタ1214のオン状態またはオフ状態)が選択される。
【0231】
トランジスタ1209のソースとドレインの一方は、容量素子1208の一対の電極のう
ちの一方、及びトランジスタ1210のゲートと電気的に接続される。ここで、接続部分
をノードM2とする。トランジスタ1210のソースとドレインの一方は、低電源電位を
供給することのできる配線(例えばGND線)に電気的に接続され、他方は、スイッチ1
203の第1の端子(トランジスタ1213のソースとドレインの一方)と電気的に接続
される。スイッチ1203の第2の端子(トランジスタ1213のソースとドレインの他
方)はスイッチ1204の第1の端子(トランジスタ1214のソースとドレインの一方
)と電気的に接続される。スイッチ1204の第2の端子(トランジスタ1214のソー
スとドレインの他方)は電源電位VDDを供給することのできる配線と電気的に接続され
る。スイッチ1203の第2の端子(トランジスタ1213のソースとドレインの他方)
と、スイッチ1204の第1の端子(トランジスタ1214のソースとドレインの一方)
と、論理素子1206の入力端子と、容量素子1207の一対の電極のうちの一方と、は
電気的に接続される。ここで、接続部分をノードM1とする。容量素子1207の一対の
電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源
電位(GND等)または高電源電位(VDD等)が入力される構成とすることができる。
容量素子1207の一対の電極のうちの他方は、低電源電位を供給することのできる配線
(例えばGND線)と電気的に接続される。容量素子1208の一対の電極のうちの他方
は、一定の電位が入力される構成とすることができる。例えば、低電源電位(GND等)
または高電源電位(VDD等)が入力される構成とすることができる。容量素子1208
の一対の電極のうちの他方は、低電源電位を供給することのできる配線(例えばGND線
)と電気的に接続される。
【0232】
なお、容量素子1207及び容量素子1208は、トランジスタや配線の寄生容量等を積
極的に利用することによって省略することも可能である。
【0233】
トランジスタ1209の第1ゲート(第1のゲート電極)には、制御信号WEが入力され
る。スイッチ1203及びスイッチ1204は、制御信号WEとは異なる制御信号RDに
よって第1の端子と第2の端子の間の導通状態または非導通状態を選択され、一方のスイ
ッチの第1の端子と第2の端子の間が導通状態のとき他方のスイッチの第1の端子と第2
の端子の間は非導通状態となる。
【0234】
トランジスタ1209のソースとドレインの他方には、回路1201に保持されたデータ
に対応する信号が入力される。図20では、回路1201から出力された信号が、トラン
ジスタ1209のソースとドレインの他方に入力される例を示した。スイッチ1203の
第2の端子(トランジスタ1213のソースとドレインの他方)から出力される信号は、
論理素子1206によってその論理値が反転された反転信号となり、回路1220を介し
て回路1201に入力される。
【0235】
なお、図20では、スイッチ1203の第2の端子(トランジスタ1213のソースとド
レインの他方)から出力される信号は、論理素子1206及び回路1220を介して回路
1201に入力する例を示したがこれに限定されない。スイッチ1203の第2の端子(
トランジスタ1213のソースとドレインの他方)から出力される信号が、論理値を反転
させられることなく、回路1201に入力されてもよい。例えば、回路1201内に、入
力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合に
、スイッチ1203の第2の端子(トランジスタ1213のソースとドレインの他方)か
ら出力される信号を当該ノードに入力することができる。
【0236】
また、図20において、記憶回路1200に用いられるトランジスタのうち、トランジス
タ1209以外のトランジスタは、酸化物半導体以外の半導体でなる層または基板119
0にチャネルが形成されるトランジスタとすることができる。例えば、シリコン膜または
シリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶回路
1200に用いられるトランジスタ全てを、チャネルが酸化物半導体で形成されるトラン
ジスタとすることもできる。または、記憶回路1200は、トランジスタ1209以外に
も、チャネルが酸化物半導体で形成されるトランジスタを含んでいてもよく、残りのトラ
ンジスタは酸化物半導体以外の半導体でなる層または基板1190にチャネルが形成され
るトランジスタとすることもできる。
【0237】
図20における回路1201には、例えばフリップフロップ回路を用いることができる。
また、論理素子1206としては、例えばインバータやクロックドインバータ等を用いる
ことができる。
【0238】
本発明の一態様における半導体装置では、記憶回路1200に電源電圧が供給されない間
は、回路1201に記憶されていたデータを、回路1202に設けられた容量素子120
8によって保持することができる。
【0239】
また、酸化物半導体にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例
えば、酸化物半導体にチャネルが形成されるトランジスタのオフ電流は、結晶性を有する
シリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため
、当該トランジスタをトランジスタ1209として用いることによって、記憶回路120
0に電源電圧が供給されない間も容量素子1208に保持された信号は長期間にわたり保
たれる。こうして、記憶回路1200は電源電圧の供給が停止した間も記憶内容(データ
)を保持することが可能である。
【0240】
また、スイッチ1203及びスイッチ1204を設けることによって、プリチャージ動作
を行うことを特徴とする記憶回路であるため、電源電圧供給再開後に、回路1201が元
のデータを保持しなおすまでの時間を短くすることができる。
【0241】
また、回路1202において、容量素子1208によって保持された信号はトランジスタ
1210のゲートに入力される。そのため、記憶回路1200への電源電圧の供給が再開
された後、容量素子1208によって保持された信号を、トランジスタ1210の状態(
オン状態、またはオフ状態)に変換して、回路1202から読み出すことができる。それ
故、容量素子1208に保持された信号に対応する電位が多少変動していても、元の信号
を正確に読み出すことが可能である。
【0242】
このような記憶回路1200を、プロセッサが有するレジスタやキャッシュメモリなどの
記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐこ
とができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰
することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、また
は複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を
抑えることができる。
【0243】
本実施の形態では、記憶回路1200をCPUに用いる例として説明したが、記憶回路1
200は、DSP(Digital Signal Processor)、カスタムL
SI、PLD(Programmable Logic Device)等のLSI、R
Fタグ(Radio Frequency Identification)にも応用可
能である。
【0244】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み
合わせて実施することができる。
【0245】
(実施の形態8)
【0246】
以下では、本発明の一態様に係る表示装置について、図21および図22を用いて説明す
る。
【0247】
表示装置に用いられる表示素子としては液晶素子(液晶表示素子ともいう。)、発光素子
(発光表示素子ともいう。)などを用いることができる。発光素子は、電流または電圧に
よって輝度が制御される素子をその範疇に含んでおり、具体的には無機EL(Elect
roluminescence)、有機ELなどを含む。以下では、表示装置の一例とし
てEL素子を用いた表示装置(EL表示装置)および液晶素子を用いた表示装置(液晶表
示装置)について説明する。
【0248】
なお、以下に示す表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコ
ントローラを含むICなどを実装した状態にあるモジュールとを含む。
【0249】
また、以下に示す表示装置は画像表示デバイス、または光源(照明装置含む)を指す。ま
た、コネクター、例えばFPC、TCPが取り付けられたモジュール、TCPの先にプリ
ント配線板を有するモジュールまたは表示素子にCOG方式によりIC(集積回路)が直
接実装されたモジュールも全て表示装置に含むものとする。
【0250】
図21は、本発明の一態様に係るEL表示装置の一例である。図21(A)に、EL表示
装置の画素の回路図を示す。図21(B)は、EL表示装置全体を示す上面図である。ま
た、図21(C)は、図21(B)の一点鎖線M-Nの一部に対応するM-N断面である
【0251】
図21(A)は、EL表示装置に用いられる画素の回路図の一例である。
【0252】
なお、本明細書等においては、能動素子(トランジスタ、ダイオードなど)、受動素子(
容量素子、抵抗素子など)などが有するすべての端子について、その接続先を特定しなく
ても、当業者であれば、発明の一態様を構成することは可能な場合がある。つまり、接続
先を特定しなくても、発明の一態様が明確であるといえる。そして、接続先が特定された
内容が、本明細書等に記載されている場合、接続先を特定しない発明の一態様が、本明細
書等に記載されていると判断することが可能な場合がある。特に、端子の接続先として複
数の箇所が想定される場合には、その端子の接続先を特定の箇所に限定する必要はない。
したがって、能動素子(トランジスタ、ダイオードなど)、受動素子(容量素子、抵抗素
子など)などが有する一部の端子についてのみ、その接続先を特定することによって、発
明の一態様を構成することが可能な場合がある。
【0253】
なお、本明細書等においては、ある回路について、少なくとも接続先を特定すれば、当業
者であれば、発明を特定することが可能な場合がある。または、ある回路について、少な
くとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。つ
まり、機能を特定すれば、発明の一態様が明確であるといえる。そして、機能が特定され
た発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。し
たがって、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一態
様として開示されているものであり、発明の一態様を構成することが可能である。または
、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一態様として
開示されているものであり、発明の一態様を構成することが可能である。
【0254】
図21(A)に示すEL表示装置は、スイッチ素子743と、トランジスタ741と、容
量素子742と、発光素子719と、を有する。
【0255】
なお、図21(A)などは、回路構成の一例であるため、さらに、トランジスタを追加す
ることが可能である。逆に、図21(A)の各ノードにおいて、トランジスタ、スイッチ
、受動素子などを追加しないようにすることも可能である。
【0256】
トランジスタ741のゲートはスイッチ素子743の一端および容量素子742の一方の
電極と電気的に接続される。トランジスタ741のソースは容量素子742の他方の電極
と電気的に接続され、発光素子719の一方の電極と電気的に接続される。トランジスタ
741のドレインは電源電位VDDが与えられる。スイッチ素子743の他端は信号線7
44と電気的に接続される。発光素子719の他方の電極は定電位が与えられる。なお、
定電位は接地電位GNDまたはそれより小さい電位とする。
【0257】
スイッチ素子743としては、トランジスタを用いると好ましい。トランジスタを用いる
ことで、画素の面積を小さくでき、解像度の高いEL表示装置とすることができる。また
、スイッチ素子743として、トランジスタ741と同一工程を経て作製されたトランジ
スタを用いると、EL表示装置の生産性を高めることができる。なお、トランジスタ74
1または/およびスイッチ素子743としては、例えば、上述したトランジスタを適用す
ることができる。
【0258】
図21(B)は、EL表示装置の上面図である。EL表示装置は、基板700と、基板7
50と、シール材734と、駆動回路735と、駆動回路736と、画素737と、FP
C732と、を有する。シール材734は、画素737、駆動回路735および駆動回路
736を囲むように基板700と基板750との間に配置される。なお、駆動回路735
または/および駆動回路736をシール材734の外側に配置しても構わない。
【0259】
図21(C)は、図21(B)の一点鎖線M-Nの一部に対応するEL表示装置の断面図
である。
【0260】
図21(C)には、トランジスタ741として、基板700上の絶縁体708と、絶縁体
708に埋め込まれた導電体704aと、を有し、絶縁体708上および導電体704a
上の絶縁体712aと、絶縁体712a上の絶縁体712bと、絶縁体712b上にあり
導電体704aと重なる半導体706と、半導体706と接する導電体716aおよび導
電体716bと、半導体706上、導電体716a上および導電体716b上の絶縁体7
18aと、絶縁体718a上の絶縁体718bと、絶縁体718b上の絶縁体718cと
、絶縁体718c上にあり半導体706と重なる導電体714aと、を有する構造を示す
。なお、トランジスタ741の構造は一例であり、図21(C)に示す構造と異なる構造
であっても構わない。導電体704aは、実施の形態1に記した方法で形成した配線層を
用いてもよい。
【0261】
したがって、図21(C)に示すトランジスタ741において、導電体704aはゲート
電極としての機能を有し、絶縁体712aおよび絶縁体712bはゲート絶縁体としての
機能を有し、導電体716aはソース電極としての機能を有し、導電体716bはドレイ
ン電極としての機能を有し、絶縁体718a、絶縁体718bおよび絶縁体718cはゲ
ート絶縁体としての機能を有し、導電体714aはゲート電極としての機能を有する。な
お、半導体706は、光が当たることで電気特性が変動する場合がある。したがって、導
電体704a、導電体716a、導電体716b、導電体714aのいずれか一以上が遮
光性を有すると好ましい。
【0262】
なお、絶縁体718aおよび絶縁体718bの界面を破線で表したが、これは両者の境界
が明確でない場合があることを示す。例えば、絶縁体718aおよび絶縁体718bとし
て、同種の絶縁体を用いた場合、観察手法によっては両者の区別が付かない場合がある。
【0263】
図21(C)には、容量素子742として、基板上の絶縁体708と、絶縁体708に埋
め込まれた導電体704bと、絶縁体708上と、導電体704b上の絶縁体712aと
、絶縁体712a上の絶縁体712bと、絶縁体712b上にあり導電体704bと重な
る導電体716aと、導電体716a上の絶縁体718aと、絶縁体718a上の絶縁体
718bと、絶縁体718b上の絶縁体718cと、絶縁体718c上にあり導電体71
6aと重なる導電体714bと、を有し、導電体716aおよび導電体714bの重なる
領域で、絶縁体718aおよび絶縁体718bの一部が除去されている構造を示す。なお
、導電体704bは、実施の形態1に記した方法で形成した配線層を用いてもよい。
【0264】
容量素子742において、導電体704bおよび導電体714bは一方の電極として機能
し、導電体716aは他方の電極として機能する。
【0265】
したがって、容量素子742は、トランジスタ741と共通する膜を用いて作製すること
ができる。また、導電体704aおよび導電体704bを同種の導電体とすると好ましい
。その場合、導電体704aおよび導電体704bは、同一工程を経て形成することがで
きる。また、導電体714aおよび導電体714bを同種の導電体とすると好ましい。そ
の場合、導電体714aおよび導電体714bは、同一工程を経て形成することができる
【0266】
図21(C)に示す容量素子742は、占有面積当たりの容量が大きい容量素子である。
したがって、図21(C)は表示品位の高いEL表示装置である。なお、図21(C)に
示す容量素子742は、導電体716aおよび導電体714bの重なる領域を薄くするた
め、絶縁体718aおよび絶縁体718bの一部が除去された構造を有するが、本発明の
一態様に係る容量素子はこれに限定されるものではない。例えば、導電体716aおよび
導電体714bの重なる領域を薄くするため、絶縁体718cの一部が除去された構造を
有しても構わない。
【0267】
トランジスタ741および容量素子742上には、絶縁体720が配置される。ここで、
絶縁体720は、トランジスタ741のソース電極として機能する導電体716aに達す
る開口部を有してもよい。絶縁体720上には、導電体781が配置される。導電体78
1は、絶縁体720の開口部を介してトランジスタ741と電気的に接続してもよい。
【0268】
導電体781上には、導電体781に達する開口部を有する隔壁784が配置される。隔
壁784上には、隔壁784の開口部で導電体781と接する発光層782が配置される
。発光層782上には、導電体783が配置される。導電体781、発光層782および
導電体783の重なる領域が、発光素子719となる。
【0269】
ここまでは、EL表示装置の例について説明した。次に、液晶表示装置の例について説明
する。
【0270】
図22(A)は、液晶表示装置の画素の構成例を示す回路図である。図22に示す画素は
、トランジスタ751と、容量素子752と、一対の電極間に液晶の充填された素子(液
晶素子)753とを有する。
【0271】
トランジスタ751では、ソース、ドレインの一方が信号線755に電気的に接続され、
ゲートが走査線754に電気的に接続されている。
【0272】
容量素子752では、一方の電極がトランジスタ751のソース、ドレインの他方に電気
的に接続され、他方の電極が共通電位を供給する配線に電気的に接続されている。
【0273】
液晶素子753では、一方の電極がトランジスタ751のソース、ドレインの他方に電気
的に接続され、他方の電極が共通電位を供給する配線に電気的に接続されている。なお、
上述した容量素子752の他方の電極が電気的に接続する配線に与えられる共通電位と、
液晶素子753の他方の電極に与えられる共通電位とが異なる電位であってもよい。
【0274】
なお、液晶表示装置も、上面図はEL表示装置と同様として説明する。図21(B)の一
点鎖線M-Nに対応する液晶表示装置の断面図を図22(B)に示す。図22(B)にお
いて、FPC732は、端子731を介して配線733aと接続される。なお、配線73
3aは、トランジスタ751を構成する導電体または半導体のいずれかと同種の導電体ま
たは半導体を用いてもよい。
【0275】
トランジスタ751は、トランジスタ741についての記載を参照する。また、容量素子
752は、容量素子742についての記載を参照する。なお、図22(B)には、図21
(C)の容量素子742に対応した容量素子752の構造を示したが、これに限定されな
い。
【0276】
なお、トランジスタ751の半導体に酸化物半導体を用いた場合、極めてオフ電流の小さ
いトランジスタとすることができる。したがって、容量素子752に保持された電荷がリ
ークしにくく、長期間に渡って液晶素子753に印加される電圧を維持することができる
。そのため、動きの少ない動画や静止画の表示の際に、トランジスタ751をオフ状態と
することで、トランジスタ751の動作のための電力が不要となり、消費電力の小さい液
晶表示装置とすることができる。また、容量素子752の占有面積を小さくできるため、
開口率の高い液晶表示装置、または高精細化した液晶表示装置を提供することができる。
【0277】
トランジスタ751および容量素子752上には、絶縁体721が配置される。ここで、
絶縁体721は、トランジスタ751に達する開口部を有する。絶縁体721上には、導
電体791が配置される。導電体791は、絶縁体721の開口部を介してトランジスタ
751と電気的に接続する。
【0278】
導電体791上には、配向膜として機能する絶縁体792が配置される。絶縁体792上
には、液晶層793が配置される。液晶層793上には、配向膜として機能する絶縁体7
94が配置される。絶縁体794上には、スペーサ795が配置される。スペーサ795
および絶縁体794上には、導電体796が配置される。導電体796上には、基板79
7が配置される。
【0279】
上述した構造を有することで、占有面積の小さい容量素子を有する表示装置を提供するこ
とができる、または、表示品位の高い表示装置を提供することができる。または、高精細
の表示装置を提供することができる。
【0280】
例えば、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光素
子、および発光素子を有する装置である発光装置は、様々な形態を用いること、または様
々な素子を有することができる。表示素子、表示装置、発光素子、又は発光装置は、例え
ば、EL素子(有機物及び無機物を含むEL素子、有機EL素子、無機EL素子)、LE
D(白色LED、赤色LED、緑色LED、青色LEDなど)、トランジスタ(電流に応
じて発光するトランジスタ)、電子放出素子、液晶素子、電子インク、電気泳動素子、グ
レーティングライトバルブ(GLV)、プラズマディスプレイ(PDP)、MEMS(マ
イクロ・エレクトロ・メカニカル・システム)を用いた表示素子、デジタルマイクロミラ
ーデバイス(DMD)、DMS(デジタル・マイクロ・シャッター)、IMOD(インタ
ーフェアレンス・モジュレーション)素子、シャッター方式のMEMS表示素子、光干渉
方式のMEMS表示素子、エレクトロウェッティング素子、圧電セラミックディスプレイ
、カーボンナノチューブを用いた表示素子などの少なくとも一つを有している。これらの
他にも、電気的または磁気的作用により、コントラスト、輝度、反射率、透過率などが変
化する表示媒体を有していても良い。
【0281】
EL素子を用いた表示装置の一例としては、ELディスプレイなどがある。電子放出素子
を用いた表示装置の一例としては、フィールドエミッションディスプレイ(FED)また
はSED方式平面型ディスプレイ(SED:Surface-conduction E
lectron-emitter Display)などがある。液晶素子を用いた表示
装置の一例としては、液晶ディスプレイ(透過型液晶ディスプレイ、半透過型液晶ディス
プレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ)
などがある。電子インク、電子粉流体(登録商標)または電気泳動素子を用いた表示装置
の一例としては、電子ペーパーなどがある。なお、半透過型液晶ディスプレイや反射型液
晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極として
の機能を有するようにすればよい。例えば、画素電極の一部または全部が、アルミニウム
、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、SRAMな
どの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減すること
ができる。
【0282】
なお、LEDを用いる場合、LEDの電極や窒化物半導体の下に、グラフェンやグラファ
イトを配置してもよい。グラフェンやグラファイトは、複数の層を重ねて、多層膜として
もよい。このように、グラフェンやグラファイトを設けることにより、その上に、窒化物
半導体、例えば、結晶を有するn型GaN半導体などを容易に成膜することができる。さ
らに、その上に、結晶を有するp型GaN半導体などを設けて、LEDを構成することが
できる。なお、グラフェンやグラファイトと、結晶を有するn型GaN半導体との間に、
AlN層を設けてもよい。なお、LEDが有するGaN半導体は、MOCVDで成膜して
もよい。ただし、グラフェンを設けることにより、LEDが有するGaN半導体は、スパ
ッタリング法で成膜することも可能である。
【0283】
(実施の形態9)
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備
えた画像再生装置(代表的にはDVD:Digital Versatile Disc
等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置)に用いること
ができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器と
して、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ
、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ(ヘッドマウントディスプ
レイ)、ナビゲーションシステム、音響再生装置(カーオーディオ、デジタルオーディオ
プレイヤー等)、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ
払い機(ATM)、自動販売機などが挙げられる。これら電子機器の具体例を図23に示
す。
【0284】
図23(A)は携帯型ゲーム機であり、筐体901、筐体902、表示部903、表示部
904、マイクロフォン905、スピーカー906、操作キー907、スタイラス908
等を有する。なお、図23(A)に示した携帯型ゲーム機は、2つの表示部903と表示
部904とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない
【0285】
図23(B)は携帯データ端末であり、第1筐体911、第2筐体912、第1表示部9
13、第2表示部914、接続部915、操作キー916等を有する。第1表示部913
は第1筐体911に設けられており、第2表示部914は第2筐体912に設けられてい
る。そして、第1筐体911と第2筐体912とは、接続部915により接続されており
、第1筐体911と第2筐体912の間の角度は、接続部915により変更が可能である
。第1表示部913における映像を、接続部915における第1筐体911と第2筐体9
12との間の角度に従って、切り替える構成としてもよい。また、第1表示部913及び
第2表示部914の少なくとも一方に、位置入力装置としての機能が付加された表示装置
を用いるようにしてもよい。なお、位置入力装置としての機能は、表示装置にタッチパネ
ルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォト
センサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することが
できる。
【0286】
図23(C)はノート型パーソナルコンピュータであり、筐体921、表示部922、キ
ーボード923、ポインティングデバイス924等を有する。
【0287】
図23(D)は電気冷凍冷蔵庫であり、筐体931、冷蔵室用扉932、冷凍室用扉93
3等を有する。
【0288】
図23(E)はビデオカメラであり、第1筐体941、第2筐体942、表示部943、
操作キー944、レンズ945、接続部946等を有する。操作キー944及びレンズ9
45は第1筐体941に設けられており、表示部943は第2筐体942に設けられてい
る。そして、第1筐体941と第2筐体942とは、接続部946により接続されており
、第1筐体941と第2筐体942の間の角度は、接続部946により変更が可能である
。表示部943における映像を、接続部946における第1筐体941と第2筐体942
との間の角度に従って切り替える構成としてもよい。
【0289】
図23(F)は自動車であり、車体951、車輪952、ダッシュボード953、ライト
954等を有する。
【0290】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み
合わせて実施することができる。
【0291】
(実施の形態10)
本実施の形態では、本発明の一態様に係るRFタグの使用例について図24を用いながら
説明する。RFタグの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名
債券類、証書類(運転免許証や住民票等、図24(A)参照)、記録媒体(DVDやビデ
オテープ等、図24(B)参照)、包装用容器類(包装紙やボトル等、図24(C)参照
)、乗り物類(自転車等、図24(D)参照)、身の回り品(鞄や眼鏡等)、食品類、植
物類、動物類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、または電子機器(液
晶表示装置、EL表示装置、テレビジョン装置、または携帯電話)等の物品、若しくは各
物品に取り付ける荷札(図24(E)、図24(F)参照)等に設けて使用することがで
きる。
【0292】
本発明の一態様に係るRFタグ4000は、表面に貼る、または埋め込むことにより、物
品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージであれ
ば当該有機樹脂の内部に埋め込み、各物品に固定される。本発明の一態様に係るRFタグ
4000は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザ
イン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書
類等に本発明の一態様に係るRFタグ4000を設けることにより、認証機能を設けるこ
とができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器
類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の一
態様に係るRFタグを取り付けることにより、検品システム等のシステムの効率化を図る
ことができる。また、乗り物類であっても、本発明の一態様に係るRFタグを取り付ける
ことにより、盗難などに対するセキュリティ性を高めることができる。
【0293】
以上のように、本発明の一態様に係わるRFタグを本実施の形態に挙げた各用途に用いる
ことにより、情報の書込みや読み出しを含む動作電力を低減できるため、最大通信距離を
長くとることが可能となる。また、電力が遮断された状態であっても情報を極めて長い期
間保持可能であるため、書き込みや読み出しの頻度が低い用途にも好適に用いることがで
きる。
【0294】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み
合わせて実施することができる。
【実施例1】
【0295】
本実施例1では、実施の形態1の配線層を作製して、走査透過型電子顕微鏡(Scann
ing Transmission Electron Microscope:STE
M)による断面観察を行った。
【0296】
シリコン単結晶ウエハー上に熱酸化膜を400nmの膜厚で形成した。次に窒化シリコン
膜をプラズマCVD法にて50nmの膜厚で成膜した。次に、酸化窒化シリコン膜をプラ
ズマCVD法にて、150nmの膜厚で成膜した。
【0297】
次に、酸化窒化シリコン膜に溝を形成するために、電子ビーム露光によってレジストパタ
ーニングを行った。このレジストパターンをマスクとして、ドライエッチング法を用いて
、酸化窒化シリコン膜に溝を形成した。
【0298】
レジストを除去した後に、導電体をメタルCVD法により成膜した。まず窒化チタンを5
nmの膜厚で成膜し、連続してタングステンを200nmの膜厚で成膜した。
【0299】
次に、シリカを含むスラリーを使用して、CMPを行い、酸化窒化シリコン膜上のタング
ステンと、窒化チタンと、を除去した。
【0300】
CMP後に基板上に残留するスラリーやパーティクルを除去するために洗浄を行った。洗
浄条件は、オゾン水に浸漬したあと、ブラシ洗浄を行い、次に、希釈したフッ化水素酸に
て洗浄し、最後に純水洗浄を行い、乾燥した。以上により試料を作製した。
【0301】
この試料をSTEMにて直交する二方向で断面観察を行った。図25(A)と、図25
B)及び図25(C)は、直交する2方向の断面STEM写真である。
【0302】
観察の結果、実施の形態1のように、第1の導電体である窒化チタンの端部は、溝の端部
においては、溝の高さと同じか低く、第2の導電体であるWの上面は、窒化チタンの端部
の高さと同じか低い位置となることを確認した。また、タングステンの酸化や、それに伴
う膜剥がれなどの不具合が抑制されていることを確認した。
【実施例2】
【0303】
本実施例では、図3に示す、実施例1の配線層を第1のゲート電極として有するトランジ
スタを作製し、トランジスタ特性を測定した。
【0304】
作製したトランジスタのチャネル長L=59nmで、チャネル幅W=67nmであった。
まず、トランジスタの初期特性を測定した。
【0305】
初期特性の測定条件は、室温にて、ソースを接地し、ドレイン電圧(Vd)を0.1Vに
固定し、第2のゲート電圧(Vg)を-3.0Vから+3.0まで0.1V間隔で変化さ
せ、ドレイン電流(Id)を測定し、その変動曲線を記録した。次に、ドレイン電圧を、
1.8Vに固定して同様にドレイン電流の変動曲線を記録した。この時、バックゲートで
ある第1のゲート電極は、接地した。結果を図26(A)に示すが、オン・オフ特性の優
れたトランジスタ特性が得られた。
【0306】
次に、上記と同じトランジスタを用いて、バックゲートである第1のゲート電極に電圧を
印加させて、トランジスタ特性を測定した。バックゲートである第1のゲート電位(Vb
g)を-4V、-2V、0V、+2V、+4Vと2V間隔で変化させ、上述の初期特性と
同様の測定条件にて、ドレイン電流の変化曲線を記録した。図26(B)に、ドレイン電
圧が、+0.1V時のバックゲートである第1のゲート電位を-4V、-2V、0V、+
2V、+4Vに変化させた時のドレイン電流の変化曲線を示し、図26(C)に、ドレイ
ン電圧が、+1.8V時のバックゲートである第1のゲート電位を-4V、-2V、0V
、+2V、+4Vに変化させた時のドレイン電流の変化曲線を示す。
【0307】
バックゲートである、第1のゲート電圧をマイナス方向に変化させると、ドレイン電流の
変化曲線がプラス方向にシフトし、第1のゲート電圧をプラス方向に変化させると、ドレ
イン電流の変化曲線がマイナス方向にシフトすること確認した。この結果、第1のゲート
電極がバックゲートとして機能し、しきい値電圧制御が正常にできることを確認した。
【符号の説明】
【0308】
100 トランジスタ
110 トランジスタ
130 容量素子
140 容量素子
200 撮像装置
201 スイッチ
202 スイッチ
203 スイッチ
210 画素部
211 画素
212 副画素
212B 副画素
212G 副画素
212R 副画素
220 光電変換素子
230 画素回路
231 配線
247 配線
248 配線
249 配線
250 配線
253 配線
254 フィルタ
254B フィルタ
254G フィルタ
254R フィルタ
255 レンズ
256 光
257 配線
260 周辺回路
270 周辺回路
280 周辺回路
290 周辺回路
291 光源
300 基板
301 絶縁体
302 絶縁体
303 絶縁体
304 絶縁体
305 絶縁体
306 絶縁体
307 絶縁体
308 絶縁体
310 導電体
311 導電体
312 導電体
312a ソース電極またはドレイン電極
312b ソース電極またはドレイン電極
314 導電体
315 導電体
316 導電体
320 半導体
320a 半導体
320c 半導体
330 ゲート電極
331 ゲート電極
341 電極
342 電極
350 基板
351 STI
353 拡散層
354 絶縁体
355 サイドウォール
360 絶縁体
361 絶縁体
362 絶縁体
363 絶縁体
364 絶縁体
365 絶縁体
370 プラグ
371 プラグ
372 プラグ
373 配線層
374 配線層
375 配線層
376 配線層
377 配線層
378 配線層
379 配線層
380 配線層
381 配線層
382 プラグ
383 プラグ
384 プラグ
385 配線層
386 配線層
387 配線層
388 プラグ
389 プラグ
390 配線層
391 プラグ
392 プラグ
393 配線層
394 配線層
500 シリコン基板
510 層
520 層
530 層
540 層
551 トランジスタ
552 トランジスタ
553 トランジスタ
560 フォトダイオード
561 アノード
563 低抵抗領域
570 プラグ
571 配線
572 配線
573 配線
580 絶縁体
700 基板
704a 導電体
704b 導電体
706 半導体
708 絶縁体
712a 絶縁体
712b 絶縁体
714a 導電体
714b 導電体
716a 導電体
716b 導電体
718a 絶縁体
718b 絶縁体
718c 絶縁体
719 発光素子
720 絶縁体
721 絶縁体
731 端子
732 FPC
733a 配線
734 シール材
735 駆動回路
736 駆動回路
737 画素
741 トランジスタ
742 容量素子
743 スイッチ素子
744 信号線
750 基板
751 トランジスタ
752 容量素子
753 液晶素子
754 走査線
755 信号線
781 導電体
782 発光層
783 導電体
784 隔壁
791 導電体
792 絶縁体
793 液晶層
794 絶縁体
795 スペーサ
796 導電体
797 基板
800 RFタグ
801 通信器
802 アンテナ
803 無線信号
804 アンテナ
805 整流回路
806 定電圧回路
807 復調回路
808 変調回路
809 論理回路
810 記憶回路
811 ROM
901 筐体
902 筐体
903 表示部
904 表示部
905 マイクロフォン
906 スピーカー
907 操作キー
908 スタイラス
911 筐体
912 筐体
913 表示部
914 表示部
915 接続部
916 操作キー
921 筐体
922 表示部
923 キーボード
924 ポインティングデバイス
931 筐体
932 冷蔵室用扉
933 冷凍室用扉
941 筐体
942 筐体
943 表示部
944 操作キー
945 レンズ
946 接続部
951 車体
952 車輪
953 ダッシュボード
954 ライト
1189 ROMインターフェース
1190 基板
1191 ALU
1192 ALUコントローラ
1193 インストラクションデコーダ
1194 インタラプトコントローラ
1195 タイミングコントローラ
1196 レジスタ
1197 レジスタコントローラ
1198 バスインターフェース
1199 ROM
1200 記憶回路
1201 回路
1202 回路
1203 スイッチ
1204 スイッチ
1206 論理素子
1207 容量素子
1208 容量素子
1209 トランジスタ
1210 トランジスタ
1213 トランジスタ
1214 トランジスタ
1220 回路
4000 RFタグ
5100 ペレット
5120 基板
5161 領域
図1
図2
図3
図4
図5
図6
図7
図8
図9
図10
図11
図12
図13
図14
図15
図16
図17
図18
図19
図20
図21
図22
図23
図24
図25
図26