(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-12-15
(45)【発行日】2023-12-25
(54)【発明の名称】固体撮像装置およびその製造方法、並びに電子機器
(51)【国際特許分類】
H01L 27/146 20060101AFI20231218BHJP
H04N 25/70 20230101ALI20231218BHJP
H01L 29/41 20060101ALI20231218BHJP
H01L 21/336 20060101ALI20231218BHJP
H01L 29/78 20060101ALI20231218BHJP
H01L 21/8234 20060101ALI20231218BHJP
H01L 27/088 20060101ALI20231218BHJP
【ＦＩ】
H01L27/146 A
H04N25/70
H01L29/44 S
H01L29/78 301X
H01L27/088 A
H01L27/146 D
【請求項の数】
8
(21)【出願番号】P 2019150215
(22)【出願日】2019-08-20
(65)【公開番号】P2021034435
(43)【公開日】2021-03-01
【審査請求日】2022-07-08
(73)【特許権者】
【識別番号】316005926
【氏名又は名称】ソニーセミコンダクタソリューションズ株式会社
(74)【代理人】
【識別番号】100121131
【弁理士】
【氏名又は名称】西川 孝
(74)【代理人】
【識別番号】100082131
【弁理士】
【氏名又は名称】稲本 義雄
(74)【代理人】
【識別番号】100168686
【弁理士】
【氏名又は名称】三浦 勇介
(72)【発明者】
【氏名】黒部 利博
【審査官】小山 満
(56)【参考文献】
【文献】国際公開第２０１８／１９８４８６（ＷＯ，Ａ１）
【文献】特開２０１７－１８３６３６（ＪＰ，Ａ）
【文献】国際公開第２０１７／０５７２７８（ＷＯ，Ａ１）
【文献】特開２０１６－１４３８５０（ＪＰ，Ａ）
【文献】国際公開第２０２０／２４１１５１（ＷＯ，Ａ１）
【文献】国際公開第２０１９／０９３４７９（ＷＯ，Ａ１）
【文献】特開２０１６－１３６５８４（ＪＰ，Ａ）
【文献】特開２０１５－０５３４１１（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２７／１４６
Ｈ０４Ｎ ２５／７０
Ｈ０１Ｌ ２９／４１
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２９／７８
Ｈ０１Ｌ ２１／８２３４
Ｈ０１Ｌ ２７／０８８
(57)【特許請求の範囲】
【請求項1】
半導体基板の基板面から深さ方向に埋め込まれた第１および第２の垂直ゲート電極部を含むゲート電極を有する増幅トランジスタを備え、前記第１の垂直ゲート電極部および前記第２の垂直ゲート電極部それぞれは、前記基板面から第１の深さにおける第１の電極幅に対して、前記基板面から第２の深さにおける第２の電極幅が短い構造を有し、
前記第１の深さは、前記第１の垂直ゲート電極部と前記第２の垂直ゲート電極部との間のチャネル領域の前記基板面に最も近いチャネル最上面の位置であり、
前記第２の深さは、前記第１の垂直ゲート電極部と前記第２の垂直ゲート電極部の前記基板面から最も遠い垂直ゲート電極部底面の位置であり、
前記第１の電極幅および前記第２の電極幅の方向は、前記チャネル領域のチャネル幅と同一の方向であり、
前記第１の深さにおける前記チャネル領域の第１のチャネル幅と、前記第２の深さにおける前記チャネル領域の第２のチャネル幅とは同一または略同一である
固体撮像装置。
【請求項2】
半導体基板の基板面から深さ方向に埋め込まれた第１および第２の垂直ゲート電極部を含むゲート電極を有する増幅トランジスタを備え、
前記第１の垂直ゲート電極部および前記第２の垂直ゲート電極部それぞれは、前記基板面から第１の深さにおける第１の電極幅に対して、前記基板面から第２の深さにおける第２の電極幅が短い構造を有し、
前記第１の深さは、前記第１の垂直ゲート電極部と前記第２の垂直ゲート電極部との間のチャネル領域の前記基板面に最も近いチャネル最上面の位置であり、
前記第２の深さは、前記第１の垂直ゲート電極部と前記第２の垂直ゲート電極部の前記基板面から最も遠い垂直ゲート電極部底面の位置であり、
前記第１の電極幅および前記第２の電極幅の方向は、前記チャネル領域のチャネル幅と同一の方向であり、
前記第１の深さにおける前記チャネル領域の第１のチャネル幅は、前記第２の深さにおける前記チャネル領域の第２のチャネル幅に対して長い
固体撮像装置。
【請求項3】
半導体基板の基板面から深さ方向に埋め込まれた第１および第２の垂直ゲート電極部を含むゲート電極を有する増幅トランジスタを備え、
前記第１の垂直ゲート電極部および前記第２の垂直ゲート電極部それぞれは、前記基板面から第１の深さにおける第１の電極幅に対して、前記基板面から第２の深さにおける第２の電極幅が短い構造を有し、
前記第１の深さは、前記第１の垂直ゲート電極部と前記第２の垂直ゲート電極部との間のチャネル領域の前記基板面に最も近いチャネル最上面の位置であり、
前記第２の深さは、前記第１の垂直ゲート電極部と前記第２の垂直ゲート電極部の前記基板面から最も遠い垂直ゲート電極部底面の位置であり、
前記第１の電極幅および前記第２の電極幅の方向は、前記チャネル領域のチャネル幅と同一の方向であり、
前記増幅トランジスタは、前記チャネル領域の前記チャネル最上面と前記ゲート電極との間に、ゲート絶縁膜以外の絶縁膜を有する
固体撮像装置。
【請求項4】
前記第１の垂直ゲート電極部および前記第２の垂直ゲート電極部は、断面視で、前記垂直ゲート電極部底面側が狭い逆テーパ形状を有する請求項１に記載の固体撮像装置。
【請求項5】
前記増幅トランジスタの前記ゲート電極は、前記基板面より上側の平面電極部をさらに含み、
前記平面電極部の平面形状は、矩形状である
請求項１に記載の固体撮像装置。
【請求項6】
前記増幅トランジスタの前記ゲート電極は、前記基板面より上側の平面電極部をさらに含み、
前記平面電極部の平面形状は、楕円形状である
請求項１に記載の固体撮像装置。
【請求項7】
増幅トランジスタのゲート電極の一部として、半導体基板の基板面から深さ方向に埋め込まれた第１および第２の垂直ゲート電極部を形成し、前記第１の垂直ゲート電極部および前記第２の垂直ゲート電極部それぞれは、前記基板面から第１の深さにおける第１の電極幅に対して、前記基板面から第２の深さにおける第２の電極幅が短い構造を有し、
前記第１の深さは、前記第１の垂直ゲート電極部と前記第２の垂直ゲート電極部との間のチャネル領域の前記基板面に最も近いチャネル最上面の位置であり、
前記第２の深さは、前記第１の垂直ゲート電極部と前記第２の垂直ゲート電極部の前記基板面から最も遠い垂直ゲート電極部底面の位置であり、
前記第１の電極幅および前記第２の電極幅の方向は、前記チャネル領域のチャネル幅と同一の方向であり、
前記第１の深さにおける前記チャネル領域の第１のチャネル幅と、前記第２の深さにおける前記チャネル領域の第２のチャネル幅とは同一または略同一である
固体撮像装置の製造方法。
【請求項8】
半導体基板の基板面から深さ方向に埋め込まれた第１および第２の垂直ゲート電極部を含むゲート電極を有する増幅トランジスタを備え、前記第１の垂直ゲート電極部および前記第２の垂直ゲート電極部それぞれは、前記基板面から第１の深さにおける第１の電極幅に対して、前記基板面から第２の深さにおける第２の電極幅が短い構造を有し、
前記第１の深さは、前記第１の垂直ゲート電極部と前記第２の垂直ゲート電極部との間のチャネル領域の前記基板面に最も近いチャネル最上面の位置であり、
前記第２の深さは、前記第１の垂直ゲート電極部と前記第２の垂直ゲート電極部の前記基板面から最も遠い垂直ゲート電極部底面の位置であり、
前記第１の電極幅および前記第２の電極幅の方向は、前記チャネル領域のチャネル幅と同一の方向であり、
前記第１の深さにおける前記チャネル領域の第１のチャネル幅と、前記第２の深さにおける前記チャネル領域の第２のチャネル幅とは同一または略同一である
固体撮像装置
を備える電子機器。
【発明の詳細な説明】
【技術分野】
【0001】
本技術は、固体撮像装置およびその製造方法、並びに電子機器に関し、特に、埋め込みゲート構造のトランジスタ構造においてノイズを抑制できるようにした固体撮像装置およびその製造方法、並びに電子機器に関する。
【背景技術】
【0002】
CMOS（Complementary Metal Oxide Semiconductor）固体撮像素子の画素には、例えば、光電変換を行うフォトダイオードと、生成された電荷をフローティングディフュージョン（以下、FDと称する）に転送する転送トランジスタと、FDに保持された電荷のレベルに応じた電圧の信号を生成する増幅トランジスタなどが形成される。
【0003】
このようなCMOS固体撮像素子において、ノイズ抑制を目的に、フォトダイオードが形成された半導体基板に対して、ゲート電極の一部が埋め込まれた埋め込みゲート構造のトランジスタを採用した固体撮像素子が提案されている（例えば、特許文献１乃至３参照）。
【先行技術文献】
【特許文献】
【0004】
【文献】特開２００６－１２１０９３号公報
【文献】特開２０１３－１２５８６２号公報
【文献】特開２０１７－１８３６３６号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
しかしながら、埋め込みゲート構造のトランジスタには、改良の余地がある。
【0006】
本技術は、このような状況に鑑みてなされたものであり、埋め込みゲート構造のトランジスタ構造においてノイズを抑制できるようにするものである。
【課題を解決するための手段】
【0007】
本技術の第１の側面の固体撮像装置は、半導体基板の基板面から深さ方向に埋め込まれた第１および第２の垂直ゲート電極部を含むゲート電極を有する増幅トランジスタを備え、前記第１の垂直ゲート電極部および前記第２の垂直ゲート電極部それぞれは、前記基板面から第１の深さにおける第１の電極幅に対して、前記基板面から第２の深さにおける第２の電極幅が短い構造を有し、前記第１の深さは、前記第１の垂直ゲート電極部と前記第２の垂直ゲート電極部との間のチャネル領域の前記基板面に最も近いチャネル最上面の位置であり、前記第２の深さは、前記第１の垂直ゲート電極部と前記第２の垂直ゲート電極部の前記基板面から最も遠い垂直ゲート電極部底面の位置であり、前記第１の電極幅および前記第２の電極幅の方向は、前記チャネル領域のチャネル幅と同一の方向であり、前記第１の深さにおける前記チャネル領域の第１のチャネル幅と、前記第２の深さにおける前記チャネル領域の第２のチャネル幅とは同一または略同一である。
本技術の第２の側面の固体撮像装置は、半導体基板の基板面から深さ方向に埋め込まれた第１および第２の垂直ゲート電極部を含むゲート電極を有する増幅トランジスタを備え、前記第１の垂直ゲート電極部および前記第２の垂直ゲート電極部それぞれは、前記基板面から第１の深さにおける第１の電極幅に対して、前記基板面から第２の深さにおける第２の電極幅が短い構造を有し、前記第１の深さは、前記第１の垂直ゲート電極部と前記第２の垂直ゲート電極部との間のチャネル領域の前記基板面に最も近いチャネル最上面の位置であり、前記第２の深さは、前記第１の垂直ゲート電極部と前記第２の垂直ゲート電極部の前記基板面から最も遠い垂直ゲート電極部底面の位置であり、前記第１の電極幅および前記第２の電極幅の方向は、前記チャネル領域のチャネル幅と同一の方向であり、前記第１の深さにおける前記チャネル領域の第１のチャネル幅は、前記第２の深さにおける前記チャネル領域の第２のチャネル幅に対して長い。
本技術の第３の側面の固体撮像装置は、半導体基板の基板面から深さ方向に埋め込まれた第１および第２の垂直ゲート電極部を含むゲート電極を有する増幅トランジスタを備え、前記第１の垂直ゲート電極部および前記第２の垂直ゲート電極部それぞれは、前記基板面から第１の深さにおける第１の電極幅に対して、前記基板面から第２の深さにおける第２の電極幅が短い構造を有し、前記第１の深さは、前記第１の垂直ゲート電極部と前記第２の垂直ゲート電極部との間のチャネル領域の前記基板面に最も近いチャネル最上面の位置であり、前記第２の深さは、前記第１の垂直ゲート電極部と前記第２の垂直ゲート電極部の前記基板面から最も遠い垂直ゲート電極部底面の位置であり、前記第１の電極幅および前記第２の電極幅の方向は、前記チャネル領域のチャネル幅と同一の方向であり、前記増幅トランジスタは、前記チャネル領域の前記チャネル最上面と前記ゲート電極との間に、ゲート絶縁膜以外の絶縁膜を有する。
本技術の第２の側面の固体撮像装置は、半導体基板の基板面から深さ方向に埋め込まれた第１および第２の垂直ゲート電極部を含むゲート電極を有する増幅トランジスタを備え、前記第１の垂直ゲート電極部および前記第２の垂直ゲート電極部それぞれは、前記基板面から第１の深さにおける第１の電極幅に対して、前記基板面から第２の深さにおける第２の電極幅が短い構造を有し、前記第１の深さは、前記第１の垂直ゲート電極部と前記第２の垂直ゲート電極部との間のチャネル領域の前記基板面に最も近いチャネル最上面の位置であり、前記第２の深さは、前記第１の垂直ゲート電極部と前記第２の垂直ゲート電極部の前記基板面から最も遠い垂直ゲート電極部底面の位置であり、前記第１の電極幅および前記第２の電極幅の方向は、前記チャネル領域のチャネル幅と同一の方向であり、前記第１の深さにおける前記チャネル領域の第１のチャネル幅は、前記第２の深さにおける前記チャネル領域の第２のチャネル幅に対して長い。
本技術の第３の側面の固体撮像装置は、半導体基板の基板面から深さ方向に埋め込まれた第１および第２の垂直ゲート電極部を含むゲート電極を有する増幅トランジスタを備え、前記第１の垂直ゲート電極部および前記第２の垂直ゲート電極部それぞれは、前記基板面から第１の深さにおける第１の電極幅に対して、前記基板面から第２の深さにおける第２の電極幅が短い構造を有し、前記第１の深さは、前記第１の垂直ゲート電極部と前記第２の垂直ゲート電極部との間のチャネル領域の前記基板面に最も近いチャネル最上面の位置であり、前記第２の深さは、前記第１の垂直ゲート電極部と前記第２の垂直ゲート電極部の前記基板面から最も遠い垂直ゲート電極部底面の位置であり、前記第１の電極幅および前記第２の電極幅の方向は、前記チャネル領域のチャネル幅と同一の方向であり、前記増幅トランジスタは、前記チャネル領域の前記チャネル最上面と前記ゲート電極との間に、ゲート絶縁膜以外の絶縁膜を有する。
【0008】
本技術の第４の側面の固体撮像装置の製造方法は、増幅トランジスタのゲート電極の一部として、半導体基板の基板面から深さ方向に埋め込まれた第１および第２の垂直ゲート電極部を形成し、前記第１の垂直ゲート電極部および前記第２の垂直ゲート電極部それぞれは、前記基板面から第１の深さにおける第１の電極幅に対して、前記基板面から第２の深さにおける第２の電極幅が短い構造を有し、前記第１の深さは、前記第１の垂直ゲート電極部と前記第２の垂直ゲート電極部との間のチャネル領域の前記基板面に最も近いチャネル最上面の位置であり、前記第２の深さは、前記第１の垂直ゲート電極部と前記第２の垂直ゲート電極部の前記基板面から最も遠い垂直ゲート電極部底面の位置であり、前記第１の電極幅および前記第２の電極幅の方向は、前記チャネル領域のチャネル幅と同一の方向であり、前記第１の深さにおける前記チャネル領域の第１のチャネル幅と、前記第２の深さにおける前記チャネル領域の第２のチャネル幅とは同一または略同一である。
【0009】
本技術の第５の側面の電子機器は、半導体基板の基板面から深さ方向に埋め込まれた第１および第２の垂直ゲート電極部を含むゲート電極を有する増幅トランジスタを備え、前記第１の垂直ゲート電極部および前記第２の垂直ゲート電極部それぞれは、前記基板面から第１の深さにおける第１の電極幅に対して、前記基板面から第２の深さにおける第２の電極幅が短い構造を有し、前記第１の深さは、前記第１の垂直ゲート電極部と前記第２の垂直ゲート電極部との間のチャネル領域の前記基板面に最も近いチャネル最上面の位置であり、前記第２の深さは、前記第１の垂直ゲート電極部と前記第２の垂直ゲート電極部の前記基板面から最も遠い垂直ゲート電極部底面の位置であり、前記第１の電極幅および前記第２の電極幅の方向は、前記チャネル領域のチャネル幅と同一の方向であり、前記第１の深さにおける前記チャネル領域の第１のチャネル幅と、前記第２の深さにおける前記チャネル領域の第２のチャネル幅とは同一または略同一である固体撮像装置を備える。
【0010】
本技術の第１乃至第５の側面においては、半導体基板の基板面から深さ方向に埋め込まれた第１および第２の垂直ゲート電極部を含むゲート電極を有する増幅トランジスタが設けられる。前記第１の垂直ゲート電極部および前記第２の垂直ゲート電極部それぞれは、前記基板面から第１の深さにおける第１の電極幅に対して、前記基板面から第２の深さにおける第２の電極幅が短い構造を有し、前記第１の深さは、前記第１の垂直ゲート電極部と前記第２の垂直ゲート電極部との間のチャネル領域の前記基板面に最も近いチャネル最上面の位置であり、前記第２の深さは、前記第１の垂直ゲート電極部と前記第２の垂直ゲート電極部の前記基板面から最も遠い垂直ゲート電極部底面の位置であり、前記第１の電極幅および前記第２の電極幅の方向は、前記チャネル領域のチャネル幅と同一の方向である。さらに第１、第４、第５の側面においては、前記第１の深さにおける前記チャネル領域の第１のチャネル幅と、前記第２の深さにおける前記チャネル領域の第２のチャネル幅とが同一または略同一とされる。さらに第２の側面においては、前記第１の深さにおける前記チャネル領域の第１のチャネル幅が、前記第２の深さにおける前記チャネル領域の第２のチャネル幅に対して長く構成される。さらに第３の側面においては、前記増幅トランジスタが、前記チャネル領域の前記チャネル最上面と前記ゲート電極との間に、ゲート絶縁膜以外の絶縁膜を有するように構成される。
【0011】
固体撮像装置及び電子機器は、独立した装置であっても良いし、他の装置に組み込まれるモジュールであっても良い。
【図面の簡単な説明】
【0012】
【図1】本開示の実施の形態に係る固体撮像装置の構成例を示す模式図である。
【図2】画素ユニットの構成例を示す回路図である。
【図3】第１基板と第２基板の断面図である。
【図4】第１基板と第２基板の所定の位置における平面図である。
【図5】画素ユニットを１枚基板で構成した場合の断面図である。
【図7】増幅トランジスタの第１構成例を示す図である。
【図8】第１構成例に係る増幅トランジスタの形成方法を説明する図である。
【図9】第１構成例に係る増幅トランジスタの形成方法を説明する図である。
【図12】８個のセンサ画素で共有する場合の画素ユニットの平面図である。
【図13】増幅トランジスタの第２構成例を示す図である。
【図14】増幅トランジスタの第３構成例を示す図である。
【図15】第３構成例に係る増幅トランジスタの形成方法を説明する図である。
【図16】増幅トランジスタの第３構成例の第１変形例を示す図である。
【図17】増幅トランジスタの第３構成例の第２変形例を示す図である。
【図18】増幅トランジスタの第３構成例の第３変形例を示す図である。
【図19】第３構成例の第３変形例の形成方法を説明する図である。
【図20】増幅トランジスタの第４構成例を示す図である。
【図21】第４構成例に係る増幅トランジスタの形成方法を説明する図である。
【図22】増幅トランジスタの第５構成例を示す図である。
【図23】増幅トランジスタの第６構成例を示す図である。
【図24】第６構成例に係る増幅トランジスタの形成方法を説明する図である。
【図25】増幅トランジスタの第７構成例を示す図である。
【図26】第７構成例に係る増幅トランジスタの形成方法を説明する図である。
【図27】第７構成例に係る増幅トランジスタの形成方法を説明する図である。
【図28】イメージセンサの使用例を説明する図である。
【図29】本技術を適用した電子機器としての撮像装置の構成例を示すブロック図である。
【発明を実施するための形態】
【0013】
以下、本開示を実施するための形態（以下、実施の形態という）について説明する。なお、説明は以下の順序で行う。
１．固体撮像装置の構成例
２．画素ユニットの回路構成例
３．画素ユニットの積層構成例
４．画素ユニットの単層構成例
５．増幅トランジスタの第１構成例
６．増幅トランジスタの第２構成例
７．増幅トランジスタの第３構成例
８．増幅トランジスタの第３構成例の変形例
９．増幅トランジスタの第４構成例
１０．増幅トランジスタの第５構成例
１１．増幅トランジスタの第６構成例
１２．増幅トランジスタの第７構成例
１３．イメージセンサの使用例
１４．電子機器への適用例
１．固体撮像装置の構成例
２．画素ユニットの回路構成例
３．画素ユニットの積層構成例
４．画素ユニットの単層構成例
５．増幅トランジスタの第１構成例
６．増幅トランジスタの第２構成例
７．増幅トランジスタの第３構成例
８．増幅トランジスタの第３構成例の変形例
９．増幅トランジスタの第４構成例
１０．増幅トランジスタの第５構成例
１１．増幅トランジスタの第６構成例
１２．増幅トランジスタの第７構成例
１３．イメージセンサの使用例
１４．電子機器への適用例
【0014】
なお、以下の説明で参照する図面において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は実際のものとは異なる。また、図面相互間においても、互いの寸法の関係や比率が異なる部分が含まれている場合がある。
【0015】
また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本開示の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれる。
【0016】
＜１．固体撮像装置の構成例＞
図１は、本開示の実施の形態に係る固体撮像装置の構成例を示す模式図である。
図１は、本開示の実施の形態に係る固体撮像装置の構成例を示す模式図である。
【0017】
固体撮像装置１は、図１に示されるように、第１基板１０、第２基板２０、および、第３基板３０の３つの基板を貼り合わせて構成されている。第１基板１０、第２基板２０、および、第３基板３０は、この順に積層されている。
【0018】
第１基板１０は、第１半導体基板１１に、光電変換を行う複数のセンサ画素１２を有している。複数のセンサ画素１２は、第１基板１０における画素領域１３内に行列状に設けられている。第２基板２０は、第２半導体基板２１に、センサ画素１２から出力された電荷に基づく画素信号を読み出す読み出し回路２２を４つのセンサ画素１２ごとに１つずつ有している。第２基板２０は、行方向に延在する複数の画素駆動線２３と、列方向に延在する複数の垂直信号線２４とを有している。
【0019】
第３基板３０は、第３半導体基板３１に、画素信号を処理するロジック回路３２を有している。ロジック回路３２は、例えば、垂直駆動回路３３、カラム信号処理回路３４、水平駆動回路３５、および、システム制御回路３６を有している。ロジック回路３２（具体的には水平駆動回路３５）は、センサ画素１２ごとの出力電圧Voutを外部に出力する。ロジック回路３２では、例えば、ソース電極およびドレイン電極と接する不純物拡散領域の表面に、CoSi2やNiSiなどのサリサイド（Self Aligned Silicide）プロセスを用いて形成されたシリサイドからなる低抵抗領域が形成されていてもよい。
【0020】
垂直駆動回路３３は、例えば、複数のセンサ画素１２を行単位で順に選択する。カラム信号処理回路３４は、例えば、垂直駆動回路３３によって選択された行の各センサ画素１２から出力される画素信号に対して、相関二重サンプリング（Correlated Double Sampling:CDS）処理を施す。カラム信号処理回路３４は、例えば、CDS処理を施すことにより、画素信号の信号レベルを抽出し、各センサ画素１２の受光量に応じた画素データを保持する。水平駆動回路３５は、例えば、カラム信号処理回路３４に保持されている画素データを順次、外部に出力する。システム制御回路３６は、例えば、ロジック回路３２内の各ブロック（垂直駆動回路３３、カラム信号処理回路３４および水平駆動回路３５）の駆動を制御する。
【0021】
＜２．画素ユニットの回路構成例＞
図２は、固体撮像装置１の画素ユニットPUの構成例を示す回路図である。
図２は、固体撮像装置１の画素ユニットPUの構成例を示す回路図である。
【0022】
１つの画素ユニットPUは、図２に示されるように、４つのセンサ画素１２と、１つの読み出し回路２２とで構成されている。換言すれば、１つの読み出し回路２２は、４つのセンサ画素１２で共有されており、４つのセンサ画素１２の各出力が、共有される読み出し回路２２に入力される。
【0023】
各センサ画素１２は、光電変換素子であるフォトダイオードPDと、フォトダイオードPDと電気的に接続された転送トランジスタTRとを有している。
【0024】
読み出し回路２２は、フローティングディフュージョンFD、増幅トランジスタAMP、リセットトランジスタRST、及び、選択トランジスタSELを有している。なお、選択トランジスタSELは、必要に応じて省略してもよい。
【0025】
以下において、１つの読み出し回路２２に接続されている４つのセンサ画素１２を区別する場合、図２に示されるように、センサ画素１２１乃至１２４と記述する。センサ画素１２１乃至１２４に含まれるフォトダイオードPDと転送トランジスタTRについても同様に、フォトダイオードPD１乃至PD４、および、転送トランジスタTR１乃至TR４のように記述する。一方、４つのセンサ画素１２およびフォトダイオードPDと転送トランジスタTRを区別する必要がない場合には、下付きの添え字は省略する。
【0026】
フォトダイオードPDは、光電変換を行って受光量に応じた電荷を生成する。フォトダイオードPDのカソードが転送トランジスタTRのソースに電気的に接続されており、フォトダイオードPDのアノードが基準電位線（例えばグラウンド）に電気的に接続されている。転送トランジスタTRのドレインは、フローティングディフュージョンFDに電気的に接続され、転送トランジスタTRのゲート電極は、画素駆動線２３に電気的に接続されている。
【0027】
読み出し回路２２の入力端は、フローティングディフュージョンFDであり、リセットトランジスタRSTのソースが、フローティングディフュージョンFDに電気的に接続されている。リセットトランジスタRSTのドレインには、増幅トランジスタAMPのドレインとともに、所定の電源電圧VDDが供給されている。リセットトランジスタRSTのゲート電極は、画素駆動線２３（図１）に電気的に接続されている。増幅トランジスタAMPのソースは、選択トランジスタSELのドレインに電気的に接続されており、増幅トランジスタAMPのゲート電極が、リセットトランジスタRSTのソースに電気的に接続されている。選択トランジスタSELのソースが、読み出し回路２２の出力端となっており、垂直信号線２４に電気的に接続されている。選択トランジスタSELのゲート電極は、画素駆動線２３（図１）に電気的に接続されている。
【0028】
【0029】
転送トランジスタTRは、画素駆動線２３および配線L9を介してゲート電極に供給される制御信号にしたがってオン状態となると、フォトダイオードPDの電荷をフローティングディフュージョンFDに転送する。フローティングディフュージョンFDは、転送トランジスタTRを介してフォトダイオードPDから出力された電荷を一時的に保持する。リセットトランジスタRSTは、フローティングディフュージョンFDの電位を所定の電位にリセットする。リセットトランジスタRSTがオン状態となると、フローティングディフュージョンFDの電位が、電源電圧VDDにリセットされる。
【0030】
増幅トランジスタAMPは、画素信号として、フローティングディフュージョンFDに保持された電荷に応じた電圧の信号を生成する。増幅トランジスタAMPは、定電流源としての負荷MOS（不図示）とソースフォロア回路を構成し、フォトダイオードPDで発生した電荷のレベルに応じた電圧の画素信号を出力する。増幅トランジスタAMPは、選択トランジスタSELがオン状態となると、フローティングディフュージョンFDの電位を増幅して、その電位に応じた電圧の画素信号を、垂直信号線２４を介してカラム信号処理回路３４に出力する。選択トランジスタSELは、読み出し回路２２からの画素信号の出力タイミングを制御する。すなわち、選択トランジスタSELがオン状態となっているときに、フローティングディフュージョンFDに保持された電荷のレベルに応じた電圧の画素信号が出力可能となる。
【0031】
転送トランジスタTR、リセットトランジスタRST、増幅トランジスタAMP、および、選択トランジスタSELは、例えば、N型のMOS FET（Metal Oxide Semiconductor Field Effect Transistor）で構成される。
【0032】
＜３．画素ユニットの積層構成例＞
図３は、画素ユニットPUが形成されている第１基板１０と第２基板２０の断面図である。
図３は、画素ユニットPUが形成されている第１基板１０と第２基板２０の断面図である。
【0033】
なお、図３に示す断面図は、あくまで模式図であり、実際の構造を厳密に正しく示すことを目的とした図ではない。図３に示す断面図は、固体撮像装置１に含まれる画素ユニットPUの構成を紙面でわかり易く説明するために、トランジスタや不純物拡散層の水平方向における位置を意図的に変えて示している部分を含む。
【0034】
例えば、図３では、フローティングディフュージョンFDの一部である高濃度ｎ型層（ｎ型拡散層）５１と、転送トランジスタTRのゲート電極TGと、高濃度ｐ型層（ｐ型拡散層）５２とが横方向に並んで配置されているが、実際の構造では、高濃度ｎ型層５１、ゲート電極TG、及び高濃度ｐ型層５２は、紙面の垂直方向に並んで配置されている場合がある。この場合、ゲート電極TGを挟んで、紙面の手前側に高濃度ｎ型層５１及び高濃度ｐ型層５２の一方が配置され、紙面の奥側に高濃度ｎ型層５１及び高濃度ｐ型層５２の他方が配置される。画素ユニットPUの実際の配置は、後述する図４がより正確に示している。
【0035】
固体撮像装置１は、図３に示されるように、第１基板１０と第２基板２０とが積層されて積層体を構成している。第１基板１０は、第１半導体基板１１を有し、第１半導体基板１１のおもて面１１ａ側に第２基板２０が積層されている。
【0036】
第１半導体基板１１のおもて面１１ａ側に、転送トランジスタTRがセンサ画素１２ごとに設けられている。転送トランジスタTRのソースが高濃度ｎ型層５１であり、センサ画素１２ごとに設けられた高濃度ｎ型層５１は、配線L2により電気的に接続され、フローティングディフュージョンFDを構成する。
【0037】
第１基板１０のおもて面１１ａ側と反対の裏面側が光入射面である。したがって、固体撮像装置１は、裏面照射型の固体撮像装置であり、光入射面である裏面側にカラーフィルタおよびオンチップレンズが設けられている。カラーフィルタおよびオンチップレンズそれぞれは、例えば、センサ画素１２ごとに設けられている。
【0038】
第１基板１０が有する第１半導体基板１１は、例えばシリコン基板で構成されている。第１半導体基板１１のおもて面１１ａの一部およびその近傍には、ウェル層であるｐ型層５３（以下、ｐウェル５３と称する。）が設けられており、ｐウェル５３よりも深い領域に、フォトダイオードPDを構成するｎ型層５４が設けられている。転送トランジスタTRのゲート電極TGは、第１半導体基板１１のおもて面１１ａからｐウェル５３を貫通してフォトダイオードPDとしてのｎ型層５４に達する深さまで延在している。ｐウェル５３のコンタクト部である高濃度ｐ型層５２には、配線L1を介して基準電位（例えば、接地電位：０Ｖ）が供給されており、ｐウェル５３の電位が基準電位に設定されている。
【0039】
第１半導体基板１１には、隣り合うセンサ画素１２どうしを電気的に分離する画素分離層５５が設けられている。画素分離層５５は、例えばDTI（Deep Trench Isolation）構造を有し、第１半導体基板１１の深さ方向に延在している。画素分離層５５は、例えば、酸化シリコンによって構成されている。また、第１半導体基板１１において、画素分離層５５とフォトダイオードPD（ｎ型層５４）との間には、ｐ型層５６とｎ型層５７とが設けられている。画素分離層５５側にｐ型層５６が形成され、フォトダイオードPD側にｎ型層５７が形成されている。
【0040】
第１半導体基板１１のおもて面１１ａ側には、絶縁膜５８が設けられている。絶縁膜５８は、例えば、シリコン酸化膜（SiO）、シリコン窒化膜（SiN）、シリコン酸窒化膜（SiON）又はシリコン炭窒化膜（SiCN）のうちの１つ、又は、これらのうち２つ以上を積層した膜である。
【0041】
第２基板２０が有する第２半導体基板２１は、例えばシリコン基板で構成されている。
第２半導体基板２１は、第１基板１０と向かい合うおもて面２１ａと、おもて面２１ａの反対側に位置する裏面２１ｂとを有する。図３では、おもて面２１ａは下面であり、裏面２１ｂは上面である。
第２半導体基板２１は、第１基板１０と向かい合うおもて面２１ａと、おもて面２１ａの反対側に位置する裏面２１ｂとを有する。図３では、おもて面２１ａは下面であり、裏面２１ｂは上面である。
【0042】
第２半導体基板２１は、例えば、ウェル層であるｐ型層７１（以下、ｐウェル７１と称する。）で構成され、第２半導体基板２１の裏面２１ｂ側に、増幅トランジスタAMP、選択トランジスタSEL、および、リセットトランジスタRSTが形成されている。
【0043】
増幅トランジスタAMPとリセットトランジスタRSTとの間には、素子分離層７２が形成されている。選択トランジスタSELとリセットトランジスタRSTとの間には、ｐウェル７１のコンタクト部である高濃度ｐ型層７３が形成されており、選択トランジスタSELと高濃度ｐ型層７３との間、および、リセットトランジスタRSTと高濃度ｐ型層７３との間にも、素子分離層７２が形成されている。素子分離層７２は、例えばSTI（Shallow Trench Isolation）構造を有する。高濃度ｐ型層７３には、配線L1を介して基準電位（例えば、接地電位：０Ｖ）が供給されており、ｐウェル７１の電位が基準電位に設定されている。
【0044】
増幅トランジスタAMPは、ゲート電極AGと、ドレインとしての高濃度ｎ型層７４と、ソースとしての高濃度ｎ型層７５とで構成される。増幅トランジスタAMPのゲート電極AGは、その一部が第２半導体基板２１の基板面（裏面２１ｂ）から深さ方向に埋め込まれた構造を有している。
【0045】
リセットトランジスタRSTは、ゲート電極RGと、ドレインとしての高濃度ｎ型層７６と、ソースとしての高濃度ｎ型層７７とで構成される。選択トランジスタSELは、ゲート電極SGと、ドレインとしての高濃度ｎ型層７８と、ソースとしての高濃度ｎ型層７９とで構成される。
【0046】
増幅トランジスタAMPのゲート電極AGは、第１半導体基板１１にセンサ画素１２ごとに設けられた高濃度ｎ型層５１と、配線L2により接続されている。また、増幅トランジスタAMPのゲート電極AGは、配線L3により、リセットトランジスタRSTのソースである高濃度ｎ型層７７とも接続されている。この配線L2およびL3を含む、各センサ画素１２の高濃度ｎ型層５１と、リセットトランジスタRSTのソースである高濃度ｎ型層７７とにより、フローティングディフュージョンFDが構成されている。
【0047】
増幅トランジスタAMPのドレインである高濃度ｎ型層７４と、リセットトランジスタRSTのドレインである高濃度ｎ型層７６とが、配線L4により接続されている。高濃度ｎ型層７４および高濃度ｎ型層７６には、配線L4を介して所定の電源電圧VDDが供給されている。
【0048】
増幅トランジスタAMPのソースである高濃度ｎ型層７５と、選択トランジスタSELのドレインである高濃度ｎ型層７８とが、配線L5により接続されている。
【0049】
リセットトランジスタRSTのゲート電極RGは、配線L6を介して画素駆動線２３と接続されており、リセットトランジスタRSTを制御する駆動信号が、垂直駆動回路３３から供給される。
【0050】
選択トランジスタSELのゲート電極SGは、配線L7を介して画素駆動線２３と接続されており、選択トランジスタSELを制御する駆動信号が、垂直駆動回路３３から供給される。選択トランジスタSELのソースである高濃度ｎ型層７９は、配線L8を介して垂直信号線２４（図２）と接続されており、フローティングディフュージョンFDに保持された電荷に応じた電圧の画素信号が、配線L8を介して垂直信号線２４へ出力される。
【0051】
転送トランジスタTRのゲート電極TGは、配線L9を介して画素駆動線２３と接続されており、転送トランジスタTRを制御する駆動信号が、垂直駆動回路３３から供給される。
【0052】
第２基板２０は、第２半導体基板２１のおもて面２１ａ、裏面２１ｂの一部、及び、側面を覆う絶縁膜８１を有する。絶縁膜８１は、例えば、ＳｉＯ、ＳｉＮ、ＳｉＯＮ又はＳｉＣＮのうちの１つ、又は、これらのうち２つ以上を積層した膜である。第１基板１０の絶縁膜５８と第２基板２０の絶縁膜８１は互いに接合されて、層間絶縁膜８２を構成している。
【0053】
配線L1から配線L9の材料には、任意の金属材料を選択することができるが、例えば、第１基板１０と第２基板２０の積層方向に延設されている部分は、タングステン（Ｗ）で構成し、積層方向と直交する方向（例えば、水平方向）に延設されている部分は、銅（Ｃｕ）又はＣｕを主成分とするＣｕ合金で構成することができる。
【0054】
図４は、第１基板１０と第２基板２０の積層方向の所定の位置（深さ）における画素ユニットPUの平面図である。
【0055】
【0056】
図４のAおよびBに示されるように、第１基板１０の第１半導体基板１１と、第２基板の第２半導体基板２１とは、実際には、同一サイズで互いに重なる位置関係にある。
【0057】
第２基板の第２半導体基板２１において、増幅トランジスタAMP、選択トランジスタ、及び、リセットトランジスタRSTとからなるトランジスタ群は、平面視で、画素ユニットPUの中心側に配置され、トランジスタ群の外周に、配線L1、L2、L9などが配置されて、積層方向に貫通して、第１半導体基板１１と第２半導体基板２１とを電気的に接続している。
【0058】
図４のBに示されるように、１つの画素ユニットPUに含まれる４つのセンサ画素１２は、画素分離層５５で分離されて、画素ユニットPUの中心に対して点対称に配置されている。また、第１半導体基板１１においてセンサ画素１２ごとに配置される転送トランジスタTRやフローティングディフュージョンFDの一部である高濃度ｎ型層５１も、画素ユニットPUの中心に対して点対称に配置されている。
【0059】
＜４．画素ユニットの単層構成例＞
上述した例では、固体撮像装置１が、第１基板１０、第２基板２０、および、第３基板３０の３つの基板を積層して構成されているとして説明したが、複数基板の積層ではなく、単一基板上に形成する構成とすることもできる。あるいはまた、図３および図４に示した第１基板１０と第２基板２０の２枚を、１枚の基板上に形成する構成とすることができる。
上述した例では、固体撮像装置１が、第１基板１０、第２基板２０、および、第３基板３０の３つの基板を積層して構成されているとして説明したが、複数基板の積層ではなく、単一基板上に形成する構成とすることもできる。あるいはまた、図３および図４に示した第１基板１０と第２基板２０の２枚を、１枚の基板上に形成する構成とすることができる。
【0060】
【0061】
図５に示す断面図は、あくまで模式図であり、実際の構造を厳密に正しく示すことを目的とした図ではない点は、図３の断面図と同様である。画素ユニットPUに含まれるトランジスタ群の実際の配置は、後述する図６がより正確に示している。
【0062】
【0063】
図５において、半導体基板１０１は、例えばシリコン基板で構成されている。半導体基板１０１のおもて面１０１ａの一部およびその近傍には、ウェル層であるｐ型層１１１（以下、ｐウェル１１１と称する。）が設けられており、ｐウェル１１１よりも深い領域に、フォトダイオードPDを構成するｎ型層５４が設けられている。ｐウェル１１１は、図３のｐウェル５３およびｐウェル７１に対応する。
【0064】
半導体基板１０１のおもて面１０１ａ側と反対の裏面側が光入射面である。半導体基板１０１の裏面側には、カラーフィルタおよびオンチップレンズが設けられている。カラーフィルタおよびオンチップレンズそれぞれは、例えば、センサ画素１２ごとに設けられている。
【0065】
半導体基板１０１のおもて面１０１ａ側には、増幅トランジスタAMP、リセットトランジスタRST、選択トランジスタSEL、および、転送トランジスタTRが形成されている。これらの詳細は図３と同様であるので、説明を省略するが、増幅トランジスタAMPのゲート電極AGは、その一部が半導体基板１０１の基板面（おもて面１０１ａ）から深さ方向に埋め込まれた構造を有している。増幅トランジスタAMP、リセットトランジスタRST等のトランジスタ群の上面は、絶縁膜１１２で覆われている。
【0066】
図６は、半導体基板１０１のおもて面１０１ａの位置（深さ）における画素ユニットPUの平面図である。
【0067】
１つの画素ユニットPUは、センサ画素１２が２ｘ２で配置されて構成されている。画素ユニットPUの中央部に、４つのセンサ画素１２で共有されるフローティングディフュージョンFDとしての高濃度ｎ型層５１が配置されている。各センサ画素１２のフローティングディフュージョンFDの近傍に転送トランジスタTRが配置されている。
【0068】
１つの画素ユニットPUを構成する４つのセンサ画素１２のうち、１つのセンサ画素１２には、リセットトランジスタRSTが配置され、他のセンサ画素１２には、選択トランジスタSELが配置され、残りの２つのセンサ画素１２に、増幅トランジスタAMPが配置されている。２つのセンサ画素１２に配置された増幅トランジスタAMPのゲート電極AGどうしは配線L2で接続され、ドレインとしての高濃度ｎ型層７４どうしは配線L4で接続され、ソースとしての高濃度ｎ型層７５どうしは配線L5で接続されることにより、１つの増幅トランジスタAMPとして動作する。
【0069】
以上のように構成される画素ユニットPUのセンサ画素１２では、図３および図５に示したように、増幅トランジスタAMPのゲート電極AGの一部が、基板面から深さ方向に埋め込まれた構造を有している。このような構造を有することにより、平面形状のゲート電極を有するプレーナ―型のトランジスタよりもノイズが抑制されている。以下では、固体撮像装置１のセンサ画素１２の一部である増幅トランジスタAMPの構造について、より詳細に説明する。
【0070】
＜５．増幅トランジスタの第１構成例＞
図７は、増幅トランジスタAMPの第１構成例を示している。
図７は、増幅トランジスタAMPの第１構成例を示している。
【0071】
【0072】
【0073】
図７のAの平面視において、増幅トランジスタAMPのゲート電極AGは、ドレインとしての高濃度ｎ型層７４と、ソースとしての高濃度ｎ型層７５との間に、配置されている。
【0074】
増幅トランジスタAMPのゲート電極AGは、図７のBおよびCに示されるように、半導体基板１０１のおもて面１０１ａ（基板面）より上側の平面電極部AGHと、基板面から深さ方向に埋め込まれた第１および第２の垂直ゲート電極部AGV1およびAGV2とで構成される。第１の垂直ゲート電極部AGV1と第２の垂直ゲート電極部AGV2とを特に区別しない場合、単に、垂直ゲート電極部AGVと称する。
【0075】
図７のBの断面視において、第１の垂直ゲート電極部AGV1と第２の垂直ゲート電極部AGV2との間には、増幅トランジスタAMPのチャネル領域となるフィン部１３１が、ｐウェル１１１により形成されている。なお、第１構成例では、フィン部１３１が、ｐウェル１１１により形成されているが、フィン部１３１は、半導体基板のイオン注入されていない領域の場合もある。
【0076】
第１および第２の垂直ゲート電極部AGV1およびAGV2の外側方向は、酸化膜からなる絶縁膜１３２で囲まれている。チャネル領域となるフィン部１３１と、第１および第２の垂直ゲート電極部AGV1およびAGV2との間には、増幅トランジスタAMPのゲート酸化膜として機能する酸化膜１３３が形成されている。絶縁膜１３２とｐウェル１１１との間にも、酸化膜１３３が形成されている。
【0077】
図７のBの断面視において、第１および第２の垂直ゲート電極部AGV1およびAGV2それぞれは、おもて面１０１ａから第１の深さDP1における第１の電極幅ELH1に対して、おもて面１０１ａから第２の深さDP2における第２の電極幅ELH2が短い構造を有している。換言すれば、第１の垂直ゲート電極部AGV1および第２の垂直ゲート電極部AGV2は、断面視で、垂直ゲート電極部AGVの底面側が狭い逆テーパ形状を有している。
【0078】
一方、チャネル領域となるフィン部１３１については、おもて面１０１ａから第１の深さDP1における第１のチャネル幅CH1と、基板面から第２の深さDP2における第２のチャネル幅CH2とは同一または略同一である。ここで、略同一とは、同一とみなせる程度の差分の範囲内を表し、製造誤差等によるズレなどは略同一に含まれる。
【0079】
ここで、第１の深さDP1は、第１の垂直ゲート電極部AGV1と第２の垂直ゲート電極部AGV2との間のフィン部１３１のおもて面１０１ａに最も近いチャネル最上面の位置であり、第２の深さDP2は、第１の垂直ゲート電極部AGV1と第２の垂直ゲート電極部AGV2のおもて面１０１ａから最も遠い垂直ゲート電極部AGVの底面の位置である。なお、図面では、見易さを優先して、位置を多少ずらして記載している（後述するその他の図面についても同様）。
【0080】
図７のCの断面視においても、第１および第２の垂直ゲート電極部AGV1およびAGV2それぞれは、おもて面１０１ａから第１の深さDP1における第１の電極幅ELV1に対して、おもて面１０１ａから第２の深さDP2における第２の電極幅ELV2が短い構造を有している。換言すれば、第１の垂直ゲート電極部AGV1および第２の垂直ゲート電極部AGV2は、断面視で、垂直ゲート電極部AGVの底面側が狭い逆テーパ形状を有している。
【0081】
以上のように、増幅トランジスタAMPは、半導体基板１０１のおもて面１０１ａ（基板面）から深さ方向に埋め込まれた第１の垂直ゲート電極部AGV1および第２の垂直ゲート電極部AGV2で、チャネル領域を構成するフィン部１３１を挟み込んだFinFET構造を有する。
【0082】
第１および第２の垂直ゲート電極部AGV1およびAGV2それぞれは、底面側が狭い逆テーパ形状を有しており、ｐウェル１１１との接触面積が小さくなるので、寄生容量を低減することができる。寄生容量を低減できることにより、増幅トランジスタAMPに発生するノイズを低減し、SN比を向上させることができる。
【0083】
【0084】
図８のAに示されるように、ｐウェル１１１上の酸化膜１３３の上に、絶縁膜１５１、酸化膜１５２、および、レジスト１５３が、その順で形成された後、フィン部１３１の位置に対応してレジスト１５３がパターニングされる。絶縁膜１５１は、ハードマスクとして形成され、例えば、シリコン窒化膜（SiN）や、SiOCなどの低誘電率絶縁膜(以下、Low-k絶縁膜と称する)を採用することができる。
【0085】
そして、図８のBに示されるように、レジスト１５３のパターンに応じて、絶縁膜１５１と酸化膜１５２をエッチングした後、レジスト１５３が除去される。
【0086】
次に、図８のCに示されるように、酸化膜１５２をマスクとして、酸化膜１３３とｐウェル１１１とを所定の深さまでエッチングした後、図８のDに示されるように、熱酸化により、ｐウェル１１１表面に酸化膜１３３が形成される。
【0087】
次に、図９のAに示されるように、酸化膜１３３の上に、絶縁膜１３２が、例えば、CVD（Chemical Vapor Deposition）法により積み増しされた後、図９のBに示されるように、CMP（Chemical Mechanical Polishing）により、絶縁膜１３２が平坦化される。このとき、絶縁膜１５１が、CMPのストッパとして機能する。
【0088】
次に、図９のCに示されるように、パターニングされたレジスト１５４を用いて、フィン部１３１の両側の絶縁膜１３２が、逆テーパ形状にエッチングされる。
【0089】
そして、図９のDに示されるように、フィン部１３１の側面に酸化膜１３３が形成された後、絶縁膜１５１およびレジスト１５４が除去される。最後に、例えばCVD法を用いて、平面電極部AGHと第１および第２の垂直ゲート電極部AGV1およびAGV2とで構成されるゲート電極AGが形成される。ゲート電極AGの材料には、例えば、ポリシリコンが用いられる。
【0090】
なお、上述した工程では、レジスト１５３をマスクとして、酸化膜１５２および絶縁膜１５１をエッチングする工程（図８のB）と、酸化膜１５２をマスクとして、酸化膜１３３とｐウェル１１１とをエッチングする工程（図８のC）との２段階でフィン部１３１を形成したが、レジスト１５３をマスクとして、一回のエッチングで、ｐウェル１１１までエッチングし、フィン部１３１を形成してもよい。
【0091】
【0092】
【0093】
増幅トランジスタAMPは、図１０に示されるように、ゲート電極AGの一部である第１および第２の垂直ゲート電極部AGV1およびAGV2が、基板面から深さ方向に埋め込まれた構造を有している。
【0094】
一方、増幅トランジスタAMP以外のその他のトランジスタであるリセットトランジスタRSTは、ゲート電極RGが基板面上にのみ形成され、基板面から深さ方向に埋め込まれない構造を有している。
【0095】
【0096】
【0097】
図１１においても、増幅トランジスタAMPは、ゲート電極AGの一部である第１および第２の垂直ゲート電極部AGV1およびAGV2が、基板面から深さ方向に埋め込まれた構造を有している。
【0098】
一方、増幅トランジスタAMP以外のその他のトランジスタであるリセットトランジスタRSTは、ゲート電極RGが基板面上にのみ形成され、基板面から深さ方向に埋め込まれない構造を有している。
【0099】
図２、図４、および図６の画素ユニットPUは、１つの読み出し回路２２を、４個のセンサ画素１２で共有する回路構成であるが、例えば、１つの読み出し回路２２を、８つのセンサ画素１２で共有する回路構成も可能である。
【0100】
図１２は、画素ユニットPUが、１つの読み出し回路２２と、８個のセンサ画素１２とで構成される場合の、画素ユニットPUの平面図と、増幅トランジスタAMPの断面図を示している。
【0101】
画素ユニットPUが、１つの読み出し回路２２と、８個のセンサ画素１２とで構成される場合、８個のセンサ画素１２は、例えば、垂直方向に４個と、水平方向に２個の４×２で配置される。そして、増幅トランジスタAMP、リセットトランジスタRST、リセットトランジスタRST、および、切替トランジスタFDGは、２×２単位のセンサ画素１２の垂直方向の間に配置される。なお、切替トランジスタFDGは、フローティングディフュージョンFDの容量を切り替えできる構成を採用した場合の、容量の切り替えを行うトランジスタである。
【0102】
図１２には、画素ユニットPUの平面配置のX-X’線における増幅トランジスタAMPの断面図が示されている。
【0103】
図１２においても、増幅トランジスタAMPは、ゲート電極AGの一部である第１および第２の垂直ゲート電極部AGV1およびAGV2が、基板面から深さ方向に埋め込まれた構造を有している。
【0104】
＜６．増幅トランジスタの第２構成例＞
図１３は、増幅トランジスタAMPの第２構成例を示している。
図１３は、増幅トランジスタAMPの第２構成例を示している。
【0105】
【0106】
【0107】
【0108】
具体的には、図７に示した第１構成例では、増幅トランジスタAMPのチャネル領域を構成するフィン部１３１の形状が、第１の深さDP1における第１のチャネル幅CH1と、第２の深さDP2における第２のチャネル幅CH2とが同一または略同一となるように形成されていた。
【0109】
これに対して、図１３の第２構成例では、図１３のBの断面視において、フィン部１３１のおもて面１０１ａから遠い底部に近い方の側面がラウンディング形状（曲線形状）となっており、第１の深さDP1における第１のチャネル幅CH1が、第２の深さDP2における第２のチャネル幅CH2に対して短く形成されている。
【0110】
【0111】
図１３に示した第２構成例に係る増幅トランジスタAMPにおいても、第１および第２の垂直ゲート電極部AGV1およびAGV2それぞれが、底面側が狭い逆テーパ形状を有しており、ｐウェル１１１との接触面積が小さくなるので、寄生容量を低減することができる。寄生容量を低減できることにより、増幅トランジスタAMPに発生するノイズを低減し、SN比を向上させることができる。
【0112】
＜７．増幅トランジスタの第３構成例＞
図１４は、増幅トランジスタAMPの第３構成例を示している。
図１４は、増幅トランジスタAMPの第３構成例を示している。
【0113】
【0114】
図１４において、上述した第１構成例および第２構成例と対応する部分については同一の符号を付してあり、その部分の説明は適宜省略する。
【0115】
図１４に示される第３構成例に係る増幅トランジスタAMPは、第１および第２の垂直ゲート電極部AGV1およびAGV2の形状が図１３に示した第２構成例と異なり、その他の点は図１３に示した第２構成例と共通する。
【0116】
具体的には、図１３に示した第２構成例では、第１の垂直ゲート電極部AGV1および第２の垂直ゲート電極部AGV2が、図１３のBとCの断面視のいずれにおいても、底面側が狭い逆テーパ形状となるように形成されていた。
【0117】
これに対して、図１４の第３構成例では、図１４のBとCの断面視のいずれにおいても、第１の垂直ゲート電極部AGV1または第２の垂直ゲート電極部AGV2と、絶縁膜１３２と境界面が、半導体基板１０１のおもて面１０１ａ（基板面）に対して垂直に形成されている。
【0118】
図１４のCの断面視における第１および第２の垂直ゲート電極部AGV1およびAGV2それぞれの第１の深さDP1における第１の電極幅ELV1と、第２の深さDP2における第２の電極幅ELV2とは同一または略同一である。
【0119】
一方、図１４のBの断面視における第１および第２の垂直ゲート電極部AGV1およびAGV2それぞれの第１の深さDP1における第１の電極幅ELH1と、第２の深さDP2における第２の電極幅ELH2との関係は、フィン部１３１の底部の側面がラウンディングしている構造となっていることから、第１の深さDP1における第１の電極幅ELH1に対して、第２の深さDP2における第２の電極幅ELH2が短い関係にある。
【0120】
したがって、図１４に示した第３構成例に係る増幅トランジスタAMPにおいても、第１および第２の垂直ゲート電極部AGV1およびAGV2それぞれが、底面側が狭い形状を有しており、ｐウェル１１１との接触面積が小さくなるので、寄生容量を低減することができる。寄生容量を低減できることにより、増幅トランジスタAMPに発生するノイズを低減し、SN比を向上させることができる。
【0121】
【0122】
第３構成例の形成方法を説明する図１５は、図８および図９に示した第１構成例の形成方法のうち、共通する工程の一部を省略した図に相当する。図１５のAは、図８のCに対応し、図１５のBは、図９のBに対応する。図１５のCは、図９のCに対応し、図１５のDは、図９のDに対応する。
【0123】
図８のAと図８のBの工程が実施された後、図１５のAに示されるように、酸化膜１５２をマスクとして、基板面から所定の深さとなるまで、酸化膜１３３およびｐウェル１１１がエッチングされる。ドライエッチングにおける、ガス種、バイアス電圧、パワー、処理時間等のプロセス条件を調整することにより、図１５のAに示されるように、フィン部１３１の側面をラウンディング形状に形成することができる。また、フィン部１３１の側面のラウンディング形状は、意図せずに形成される場合も含む。
【0124】
その後、図１５のBに示されるように、絶縁膜１５１をストッパとして、積み増しされた絶縁膜１３２が、CMPにより平坦化される。
【0125】
その後、図１５のCに示されるように、パターニングされたレジスト１５４を用いた異方性エッチングにより、フィン部１３１の両側の絶縁膜１３２が、基板面に対して垂直方向にエッチングされる。
【0126】
そして、図１５のDに示されるように、フィン部１３１の側面に酸化膜１３３が形成された後、絶縁膜１５１およびレジスト１５４が除去される。最後に、例えばCVD法を用いて、第１および第２の垂直ゲート電極部AGV1およびAGV2を含むゲート電極AGが形成される。ゲート電極AGの材料には、例えば、ポリシリコンが用いられる。
【0127】
上述した工程において、ｐウェル１１１上面の酸化膜１５２および絶縁膜１５１をエッチングする工程と、酸化膜１３３とｐウェル１１１とをエッチングする工程とを、一回のエッチング工程で行ってもよい点は、第１の構成例の形成方法と同様である。
【0128】
【0129】
【0130】
【0131】
具体的には、図１６に示される第１変形例は、フィン部１３１のおもて面１０１ａに近いチャネル最上面の側面がラウンディングしている構造となっている。チャネル最上面のラウンディング形状は、図１５の絶縁膜１５１の厚みや、ドライエッチングのプロセス条件を調整することにより、形成することができる。あるいはまた、チャネル最上面のラウンディング形状は意図せずに形成されるものであってもよい。チャネル最上面に角部が形成されると、界面準位密度が悪化し、キャリアとしての電子が捕獲されやすくなるため、ラウンディング形状とすることにより、界面準位で捕獲される電子を低減させることができる。
【0132】
図１６に示した第１変形例に係る増幅トランジスタAMPにおいても、第１および第２の垂直ゲート電極部AGV1およびAGV2それぞれが、底面側が狭い形状を有しており、ｐウェル１１１との接触面積が小さくなるので、寄生容量を低減することができる。寄生容量を低減できることにより、増幅トランジスタAMPに発生するノイズを低減し、SN比を向上させることができる。
【0133】
【0134】
【0135】
図１７に示される第２変形例に係る増幅トランジスタAMPは、チャネル領域を構成するフィン部１３１と第１および第２の垂直ゲート電極部AGV1およびAGV2の形状が図１４に示した第３構成例と異なり、その他の点は図１４に示した第３構成例と共通する。
【0136】
【0137】
第１および第２の垂直ゲート電極部AGV1およびAGV2は、図１７のBの断面視において、フィン部１３１側である内側の側壁が、外側の側壁よりも深い位置まで掘り込まれることにより、サブトレンチ１７２が形成されている。内側の側壁の深さは、絶縁膜１３２とｐウェル１１１とが酸化膜１３３を介して接触する接触面１７１よりも深くなっている。これにより、フィン部１３１と垂直ゲート電極部AGVとの接触面積が増大するので、チャネル領域を流れるドレイン電流を増大させることができ、これにより、相互コンダクタンスｇｍを増大させることができる。相互コンダクタンスｇｍの増大により、ノイズを低減し、SN比を向上させることができる。
【0138】
図１７に示した第２変形例に係る増幅トランジスタAMPにおいても、第１および第２の垂直ゲート電極部AGV1およびAGV2それぞれが、底面側が狭い形状を有しているので、寄生容量を低減することができる。寄生容量を低減できることにより、増幅トランジスタAMPに発生するノイズを低減し、SN比を向上させることができる。
【0139】
【0140】
【0141】
【0142】
具体的には、図１４に示した第３構成例では、ゲート電極AGの基板面（おもて面１０１ａ）より上側の部分である平面電極部AGHの平面形状が、矩形状とされていた。
【0143】
これに対して、図１８に示される第３変形例では、図１８のAの平面図に示されるように、平面電極部AGHの平面形状が、楕円形状とされている。このような楕円形状の平面電極部AGHは、図９のCに示した工程におけるレジスト１５４の平面形状を、図１９のBに示されるように楕円形状にパターニングすることで実現することができる。レジスト１５４の楕円形状パターンの短径方向の直径１８１は、図１９のAに示されるように、基板面（おもて面１０１ａ）の位置におけるゲート電極AGの幅に相当する。
【0144】
図１８のAのX-X’線に対して垂直な方向の断面の第１および第２の垂直ゲート電極部AGV1およびAGV2それぞれは、図１４のCのように、第１の深さDP1における第１の電極幅ELV1と、第２の深さDP2における第２の電極幅ELV2とは同一または略同一となるように形成してもよいし、図７のCのように、垂直ゲート電極部AGVの底面側が狭い逆テーパ形状に形成してもよい。
【0145】
図１８に示した第３変形例に係る増幅トランジスタAMPにおいても、第１および第２の垂直ゲート電極部AGV1およびAGV2それぞれが、底面側が狭い形状を有しているので、寄生容量を低減することができる。寄生容量を低減できることにより、増幅トランジスタAMPに発生するノイズを低減し、SN比を向上させることができる。
【0146】
＜９．増幅トランジスタの第４構成例＞
図２０は、増幅トランジスタAMPの第４構成例を示している。
図２０は、増幅トランジスタAMPの第４構成例を示している。
【0147】
【0148】
図２０において、上述した第１構成例乃至第３構成例と対応する部分については同一の符号を付してあり、その部分の説明は適宜省略する。
【0149】
図２０に示される第４構成例に係る増幅トランジスタAMPは、第１および第２の垂直ゲート電極部AGV1およびAGV2の形状と、その間のフィン部１３１の形状が、図１４に示した第３構成例と異なり、その他の点は図１４に示した第３構成例と共通する。
【0150】
具体的には、図１４に示した第３構成例では、図１４のBの断面視において、フィン部１３１の底部に近い方の側面がラウンディング形状（曲線形状）となっていた。また、第１の垂直ゲート電極部AGV1または第２の垂直ゲート電極部AGV2と、絶縁膜１３２と境界面が、半導体基板１０１のおもて面１０１ａ（基板面）に対して垂直に形成されていた。これにより、第１の垂直ゲート電極部AGV1および第２の垂直ゲート電極部AGV2それぞれは、第１の深さDP1における第１の電極幅ELH1に対して、第２の深さDP2における第２の電極幅ELH2が短い断面形状となっていた。
【0151】
これに対して、図２０の第４構成例では、図２０のBの断面視に示されるように、フィン部１３１の第１の深さDP1における第１のチャネル幅CH1が、第２の深さDP2における第２のチャネル幅CH2に対して長い関係となるように、フィン部１３１が形成されている。第１の垂直ゲート電極部AGV1または第２の垂直ゲート電極部AGV2と、絶縁膜１３２と境界面は、半導体基板１０１のおもて面１０１ａ（基板面）に対して垂直に形成されている。これにより、第１の垂直ゲート電極部AGV1および第２の垂直ゲート電極部AGV2それぞれは、第１の深さDP1における第１の電極幅ELH1に対して、第２の深さDP2における第２の電極幅ELH2が長い断面形状となっている。
【0152】
図２０の第４構成例に係る増幅トランジスタAMPにおいては、第１の垂直ゲート電極部AGV1および第２の垂直ゲート電極部AGV2それぞれの底面におけるｐウェル１１１との接触面積は、上述した第１構成例乃至第３構成例と比較して大きくなるので、寄生容量の観点では、第１構成例乃至第３構成例よりも大きくなる。
【0153】
一方で、図２０の第４構成例では、チャネル領域を形成するフィン部１３１の底部が上部よりも狭くなっている。換言すれば、第１のチャネル幅CH1が第２のチャネル幅CH2に対して長くなるように、フィン部１３１が形成されている。このように、フィン部１３１の底部を上部よりも狭く形成することにより、ｐウェル１１１との間口が狭くなるので、ｐウェル１１１の影響を抑えることができる。ｐウェル１１１の影響を低減することにより、チャネル領域を流れるドレイン電流を増大させることができるので、増幅トランジスタAMPに発生するノイズを低減し、SN比を向上させることができる。
【0154】
【0155】
第４構成例の形成方法を説明する図２１は、図８に示した第１構成例の形成方法のうち、共通する工程の一部を省略した図に相当する。図２１のAは、図８のCに対応し、図２１のBは、図９のBに対応する。図２１のCは、図９のCに対応し、図２１のDは、図９のDに対応する。
【0156】
図８のAと図８のBの工程が実施された後、図２１のAに示されるように、酸化膜１５２をマスクとして、基板面から所定の深さとなるまで、酸化膜１３３およびｐウェル１１１がエッチングされる。ドライエッチングにおける、ガス種、バイアス電圧、パワー、処理時間等のプロセス条件を調整することにより、図２１のAに示されるように、フィン部１３１の底部が上部よりも狭い逆テーパ形状に形成することができる。
【0157】
その後、図２１のBに示されるように、絶縁膜１５１をストッパとして、積み増しされた絶縁膜１３２が、CMPにより平坦化される。
【0158】
その後、図２１のCに示されるように、パターニングされたレジスト１５４を用いた異方性エッチングにより、絶縁膜１３２が、基板面に対して垂直方向にエッチングされる。基板面に対して垂直にエッチングされると、逆テーパ形状のフィン部１３１の側面に絶縁膜１３２が残るので、フィン部１３１の側面が絶縁膜１３２で保護された状態となる。これにより、エッチングの際のフィン部１３１の側面の界面ダメージを抑えることができる。
【0159】
そして、フィン部１３１の側面に残った絶縁膜１３２を除去し、ゲート酸化膜となる酸化膜１３３が形成された後、絶縁膜１５１およびレジスト１５４が除去される。最後に、図２１のDに示されるように、例えばCVD法を用いて、第１および第２の垂直ゲート電極部AGV1およびAGV2を含むゲート電極AGが形成される。ゲート電極AGの材料には、例えば、ポリシリコンが用いられる。
【0160】
上述した工程において、ｐウェル１１１上面の酸化膜１５２および絶縁膜１５１をエッチングする工程と、酸化膜１３３とｐウェル１１１とをエッチングする工程とを、一回のエッチング工程で行ってもよい点は、第１の構成例の形成方法と同様である。
【0161】
＜１０．増幅トランジスタの第５構成例＞
図２２は、増幅トランジスタAMPの第５構成例を示している。
図２２は、増幅トランジスタAMPの第５構成例を示している。
【0162】
【0163】
図２２において、上述した第１構成例乃至第４構成例と対応する部分については同一の符号を付してあり、その部分の説明は適宜省略する。
【0164】
図２２に示される第５構成例に係る増幅トランジスタAMPは、図７に示した第１構成例の第１および第２の垂直ゲート電極部AGV1およびAGV2の構造と、図２０に示した第４構成例のフィン部１３１の構造とを組み合わせた構造を有する。
【0165】
具体的には、チャネル領域を形成するフィン部１３１の断面形状については、図２２の第５構成例は、図２０に示した第４構成例と同様に、底部が上部よりも狭い逆テーパ形状を有する。一方、第１の垂直ゲート電極部AGV1および第２の垂直ゲート電極部AGV2の断面形状については、図２２の第５構成例は、図７に示した第１構成例と同様に、垂直ゲート電極部AGVの底面側が狭い逆テーパ形状を有している。フィン部１３１と垂直ゲート電極部AGV以外の構成は、図７に示した第１構成例、および、図２０に示した第４構成例と同様である。
【0166】
図２２の第５構成例によれば、第１および第２の垂直ゲート電極部AGV1およびAGV2それぞれの断面形状が、底面側が狭い逆テーパ形状であることにより、寄生容量を低減することができる。また、チャネル領域を形成するフィン部１３１の断面形状が、底部が上部よりも狭い逆テーパ形状であることにより、ｐウェル１１１の影響を抑えることができる。このような垂直ゲート電極部AGVとフィン部１３１の形状により、増幅トランジスタAMPに発生するノイズを低減し、SN比を向上させることができる。
【0167】
＜１１．増幅トランジスタの第６構成例＞
図２３は、増幅トランジスタAMPの第６構成例を示している。
図２３は、増幅トランジスタAMPの第６構成例を示している。
【0168】
【0169】
図２３において、上述した第１構成例乃至第５構成例と対応する部分については同一の符号を付してあり、その部分の説明は適宜省略する。
【0170】
【0171】
【0172】
これに対して、図２３の第６構成例では、図２３のBの断面視において、フィン部１３１の形状がボウイング形状（弓なり形状）となっている。換言すれば、フィン部１３１の最上部である第１の深さDP1と、底部である第２の深さDP2の中間位置である第３の深さDP3における第３のチャネル幅CH3が、第１の深さDP1における第１のチャネル幅CH1に対して短く、かつ、第２の深さDP2における第２のチャネル幅CH2に対しても短い関係となるように、フィン部１３１が形成されている。
【0173】
図２３の第６構成例によれば、フィン部１３１の深さ方向の中間部を上部よりも狭く形成することにより、ｐウェル１１１との間口が狭くなるので、ｐウェル１１１の影響を抑えることができる。ｐウェル１１１の影響を低減することにより、チャネル領域を流れるドレイン電流を増大させることができるので、増幅トランジスタAMPに発生するノイズを低減し、SN比を向上させることができる。
【0174】
なお、図２３の第６構成例では、第１および第２の垂直ゲート電極部AGV1およびAGV2の絶縁膜１３２と境界面がおもて面１０１ａ（基板面）に対して垂直に形成されているが、図２２に示した第５構成例のように、第１および第２の垂直ゲート電極部AGV1およびAGV2の断面形状を逆テーパ形状としてもよい。
【0175】
【0176】
第６構成例の形成方法を説明する図２４は、図８および図９に示した第１構成例の形成方法のうち、共通する工程の一部を省略した図に相当する。図２４のAは、図８のCに対応し、図２４のBは、図９のBに対応する。図２４のCは、図９のCに対応し、図２４のDは、図９のDに対応する。
【0177】
図８のAと図８のBの工程が実施された後、図２４のAに示されるように、酸化膜１５２をマスクとして、基板面から所定の深さとなるまで、酸化膜１３３およびｐウェル１１１がエッチングされる。ドライエッチングにおける、ガス種、バイアス電圧、パワー、処理時間等のプロセス条件を調整することにより、図２４のAに示されるように、フィン部１３１の中間部が最上部および底部よりも狭いボウイング形状に形成することができる。
【0178】
その後、図２４のBに示されるように、絶縁膜１５１をストッパとして、積み増しされた絶縁膜１３２が、CMPにより平坦化される。
【0179】
その後、図２４のCに示されるように、パターニングされたレジスト１５４を用いた異方性エッチングにより、絶縁膜１３２が、基板面に対して垂直方向にエッチングされる。基板面に対して垂直にエッチングされると、ボウイング形状のフィン部１３１の側面に絶縁膜１３２が残るので、フィン部１３１の側面が絶縁膜１３２で保護された状態となる。これにより、エッチングの際のフィン部１３１の側面の界面ダメージを抑えることができる。
【0180】
そして、フィン部１３１の側面の絶縁膜１３２を除去し、ゲート酸化膜となる酸化膜１３３が形成された後、絶縁膜１５１およびレジスト１５４が除去される。最後に、図２４のDに示されるように、例えばCVD法を用いて、第１および第２の垂直ゲート電極部AGV1およびAGV2を含むゲート電極AGが形成される。ゲート電極AGの材料には、例えば、ポリシリコンが用いられる。
【0181】
上述した工程において、ｐウェル１１１上面の酸化膜１５２および絶縁膜１５１をエッチングする工程と、酸化膜１３３とｐウェル１１１とをエッチングする工程とを、一回のエッチング工程で行ってもよい点は、第１の構成例の形成方法と同様である。
【0182】
＜１２．増幅トランジスタの第７構成例＞
図２５は、増幅トランジスタAMPの第７構成例を示している。
図２５は、増幅トランジスタAMPの第７構成例を示している。
【0183】
【0184】
図２５において、上述した第１構成例乃至第６構成例と対応する部分については同一の符号を付してあり、その部分の説明は適宜省略する。
【0185】
図２５に示される第７構成例は、フィン部１３１の形状については、図７に示した第１構成例と同様に、第１の深さDP1における第１のチャネル幅CH1と、第２の深さDP2における第２のチャネル幅CH2とが、同一または略同一の形状を有している。
【0186】
一方、第１および第２の垂直ゲート電極部AGV1およびAGV2の形状については、図１４に示した第３構成例と同様に、絶縁膜１３２と境界面が、半導体基板１０１のおもて面１０１ａ（基板面）に対して垂直に形成されている。
【0187】
また、ゲート絶縁膜としての酸化膜１３３と、ゲート電極AG（の平面電極部AGH）との間に、ゲート絶縁膜以外の絶縁膜１５１が形成されている。この絶縁膜１５１は、上述した第１構成例乃至第６構成例の形成方法において、ハードマスクとして使用した絶縁膜が除去されずに配置されたものである。第７構成例のその他の点は図１４の第３構成例と同様である。
【0188】
フィン部１３１の上面に形成された絶縁膜１５１によれば、チャネル領域（フィン部１３１）の上部に流れるドレイン電流を抑制し、界面準位密度を低減させることができる。界面準位で捕獲される電子（キャリア）が減るので、ノイズが低減される。したがって、増幅トランジスタAMPに発生するノイズを低減し、SN比を向上させることができる。
【0189】
なお、図示は省略するが、上述した第１構成例乃至第６構成例またはその変形例に係る増幅トランジスタAMPにおいて、ハードマスクとして使用した絶縁膜１５１を、そのまま残存させた構造も採用可能である。
【0190】
【0191】
【0192】
【0193】
そして、図２７のAに示されるように、絶縁膜１５１をさらに追加形成した後、図２７のBに示されるように、パターニングされたレジスト１５４を用いた異方性エッチングにより、フィン部１３１の両側の絶縁膜１３２が、基板面に対して垂直方向にエッチングされる。
【0194】
そして、フィン部１３１の側面に酸化膜１３３が形成された後、図２７のCに示されるように、絶縁膜１５１を除去せずに残したまま、CVD法等を用いて、第１および第２の垂直ゲート電極部AGV1およびAGV2を含むゲート電極AGが形成される。ゲート電極AGの材料には、例えば、ポリシリコンが用いられる。絶縁膜１５１を除去せずに残したままとすることで、チャネル領域となるフィン部１３１をセルフアラインで形成することができる。
【0195】
あるいはまた、絶縁膜１５１を除去してから、第１および第２の垂直ゲート電極部AGV1およびAGV2を含むゲート電極AGを、CVD法等を用いて形成してもよく、この場合、第７構成例に係る増幅トランジスタAMPは、図２７のDに示されるようになる。
【0196】
上述した工程において、ｐウェル１１１上面の酸化膜１５２および絶縁膜１５１をエッチングする工程と、酸化膜１３３とｐウェル１１１とをエッチングする工程とを、一回のエッチング工程で行ってもよい点は、第１の構成例の形成方法と同様である。
【0197】
＜１３．イメージセンサの使用例＞
図２８は、上述の固体撮像装置１を用いたイメージセンサの使用例を示す図である。
図２８は、上述の固体撮像装置１を用いたイメージセンサの使用例を示す図である。
【0198】
上述の固体撮像装置１を用いたイメージセンサは、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。
【0199】
・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
【0200】
＜１４．電子機器への適用例＞
本技術は、固体撮像装置への適用に限られるものではない。即ち、本技術は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に固体撮像装置を用いる複写機など、画像取込部（光電変換部）に固体撮像装置を用いる電子機器全般に対して適用可能である。固体撮像装置は、ワンチップとして形成された形態であってもよいし、撮像部と信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
本技術は、固体撮像装置への適用に限られるものではない。即ち、本技術は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に固体撮像装置を用いる複写機など、画像取込部（光電変換部）に固体撮像装置を用いる電子機器全般に対して適用可能である。固体撮像装置は、ワンチップとして形成された形態であってもよいし、撮像部と信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
【0201】
図２９は、本技術を適用した電子機器としての、撮像装置の構成例を示すブロック図である。
【0202】
図２９の撮像装置３００は、レンズ群などからなる光学部３０１、図１の固体撮像装置１の構成が採用される固体撮像装置（撮像デバイス）３０２、およびカメラ信号処理回路であるDSP(Digital Signal Processor)回路３０３を備える。また、撮像装置３００は、フレームメモリ３０４、表示部３０５、記録部３０６、操作部３０７、および電源部３０８も備える。DSP回路３０３、フレームメモリ３０４、表示部３０５、記録部３０６、操作部３０７および電源部３０８は、バスライン３０９を介して相互に接続されている。
【0203】
光学部３０１は、被写体からの入射光（像光）を取り込んで固体撮像装置３０２の撮像面上に結像する。固体撮像装置３０２は、光学部３０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像装置３０２として、図１の固体撮像装置１、即ち、チャネル領域を構成するフィン部１３１を第１の垂直ゲート電極部AGV1および第２の垂直ゲート電極部AGV2で挟み込んだFinFET構造を有する増幅トランジスタAMPを画素回路に備える固体撮像装置を用いることができる。
【0204】
表示部３０５は、例えば、LCD(Liquid Crystal Display)や有機EL(Electro Luminescence)ディスプレイ等の薄型ディスプレイで構成され、固体撮像装置３０２で撮像された動画または静止画を表示する。記録部３０６は、固体撮像装置３０２で撮像された動画または静止画を、ハードディスクや半導体メモリ等の記録媒体に記録する。
【0205】
操作部３０７は、ユーザによる操作の下に、撮像装置３００が持つ様々な機能について操作指令を発する。電源部３０８は、DSP回路３０３、フレームメモリ３０４、表示部３０５、記録部３０６および操作部３０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
【0206】
上述したように、固体撮像装置３０２として、上述した第１構成例乃至第７構成例またはその変形例に係る増幅トランジスタAMPを有する固体撮像装置１を用いることで、出力する画素信号のノイズを低減し、SN比を向上させることができる。従って、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの撮像装置３００においても、撮像画像の高画質化を図ることができる。
【0207】
上述した例では、第１導電型をP型、第２導電型をN型として、電子を信号電荷とした固体撮像装置について説明したが、本技術は正孔を信号電荷とする固体撮像装置にも適用することができる。すなわち、第１導電型をN型とし、第２導電型をP型として、前述の各半導体領域を逆の導電型の半導体領域で構成することができる。
【0208】
また、本技術は、可視光の入射光量の分布を検知して画像として撮像する固体撮像装置への適用に限らず、赤外線やX線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像装置や、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の固体撮像装置（物理量分布検知装置）全般に対して適用可能である。
【0209】
また、本技術は、固体撮像装置に限らず、他の半導体集積回路を有する半導体装置全般に対して適用可能である。
【0210】
なお、本明細書に記載された効果はあくまで例示であって限定されるものではなく、本明細書に記載されたもの以外の効果があってもよい。
【0211】
なお、本技術は、以下の構成を取ることができる。
（１）
半導体基板の基板面から深さ方向に埋め込まれた第１および第２の垂直ゲート電極部を含むゲート電極を有する増幅トランジスタを備え、
前記第１の垂直ゲート電極部および前記第２の垂直ゲート電極部それぞれは、前記基板面から第１の深さにおける第１の電極幅に対して、前記基板面から第２の深さにおける第２の電極幅が短い構造を有し、
前記第１の深さは、前記第１の垂直ゲート電極部と前記第２の垂直ゲート電極部との間のチャネル領域の前記基板面に最も近いチャネル最上面の位置であり、
前記第２の深さは、前記第１の垂直ゲート電極部と前記第２の垂直ゲート電極部の前記基板面から最も遠い垂直ゲート電極部底面の位置であり、
前記第１の電極幅および前記第２の電極幅の方向は、前記チャネル領域のチャネル幅と同一の方向である
固体撮像装置。
（２）
前記第１の深さにおける前記チャネル領域の第１のチャネル幅は、前記第２の深さにおける前記チャネル領域の第２のチャネル幅に対して短い
前記（１）に記載の固体撮像装置。
（３）
断面視において、前記チャネル領域の前記基板面から遠い底部に近い方の側面が、曲線形状とされている
前記（２）に記載の固体撮像装置。
（４）
前記第１の深さにおける前記チャネル領域の第１のチャネル幅と、前記第２の深さにおける前記チャネル領域の第２のチャネル幅とは同一または略同一である
前記（１）に記載の固体撮像装置。
（５）
前記第１の深さにおける前記チャネル領域の第１のチャネル幅は、前記第２の深さにおける前記チャネル領域の第２のチャネル幅に対して長い
前記（１）に記載の固体撮像装置。
（６）
前記第１の深さと前記第２の深さの中間位置である第３の深さにおけるチャネル幅は、前記第１の深さにおけるチャネル幅に対して短い
前記（１）に記載の固体撮像装置。
（７）
前記第３の深さにおけるチャネル幅は、前記第２の深さにおけるチャネル幅に対しても短い
前記（６）に記載の固体撮像装置。
（８）
前記第１の垂直ゲート電極部および前記第２の垂直ゲート電極部は、断面視で、前記垂直ゲート電極部底面側が狭い逆テーパ形状を有する
前記（１）乃至（７）のいずれかに記載の固体撮像装置。
（９）
前記第１の垂直ゲート電極部および前記第２の垂直ゲート電極部は、断面視で、前記チャネル領域側である内側の側壁が、外側の側壁よりも深い位置まで掘り込まれたサブトレンチを有する
前記（１）乃至（８）のいずれかに記載の固体撮像装置。
（１０）
前記増幅トランジスタは、前記チャネル領域の前記チャネル最上面と前記ゲート電極との間に、ゲート絶縁膜以外の絶縁膜を有する
前記（１）乃至（９）のいずれかに記載の固体撮像装置。
（１１）
前記第１の垂直ゲート電極部と前記第２の垂直ゲート電極部とからなる平面形状は、矩形状である
前記（１）乃至（１０）のいずれかに記載の固体撮像装置。
（１２）
前記第１の垂直ゲート電極部と前記第２の垂直ゲート電極部とからなる平面形状は、楕円形状である
前記（１）乃至（１０）のいずれかに記載の固体撮像装置。
（１３）
増幅トランジスタのゲート電極の一部として、半導体基板の基板面から深さ方向に埋め込まれた第１および第２の垂直ゲート電極部を形成し、
前記第１の垂直ゲート電極部および前記第２の垂直ゲート電極部それぞれは、前記基板面から第１の深さにおける第１の電極幅に対して、前記基板面から第２の深さにおける第２の電極幅が短い構造を有し、
前記第１の深さは、前記第１の垂直ゲート電極部と前記第２の垂直ゲート電極部との間のチャネル領域の前記基板面に最も近いチャネル最上面の位置であり、
前記第２の深さは、前記第１の垂直ゲート電極部と前記第２の垂直ゲート電極部の前記基板面から最も遠い垂直ゲート電極部底面の位置であり、
前記第１の電極幅および前記第２の電極幅の方向は、前記チャネル領域のチャネル幅と同一の方向である
固体撮像装置の製造方法。
（１４）
半導体基板の基板面から深さ方向に埋め込まれた第１および第２の垂直ゲート電極部を含むゲート電極を有する増幅トランジスタを備え、
前記第１の垂直ゲート電極部および前記第２の垂直ゲート電極部それぞれは、前記基板面から第１の深さにおける第１の電極幅に対して、前記基板面から第２の深さにおける第２の電極幅が短い構造を有し、
前記第１の深さは、前記第１の垂直ゲート電極部と前記第２の垂直ゲート電極部との間のチャネル領域の前記基板面に最も近いチャネル最上面の位置であり、
前記第２の深さは、前記第１の垂直ゲート電極部と前記第２の垂直ゲート電極部の前記基板面から最も遠い垂直ゲート電極部底面の位置であり、
前記第１の電極幅および前記第２の電極幅の方向は、前記チャネル領域のチャネル幅と同一の方向である
固体撮像装置
を備える電子機器。
（１）
半導体基板の基板面から深さ方向に埋め込まれた第１および第２の垂直ゲート電極部を含むゲート電極を有する増幅トランジスタを備え、
前記第１の垂直ゲート電極部および前記第２の垂直ゲート電極部それぞれは、前記基板面から第１の深さにおける第１の電極幅に対して、前記基板面から第２の深さにおける第２の電極幅が短い構造を有し、
前記第１の深さは、前記第１の垂直ゲート電極部と前記第２の垂直ゲート電極部との間のチャネル領域の前記基板面に最も近いチャネル最上面の位置であり、
前記第２の深さは、前記第１の垂直ゲート電極部と前記第２の垂直ゲート電極部の前記基板面から最も遠い垂直ゲート電極部底面の位置であり、
前記第１の電極幅および前記第２の電極幅の方向は、前記チャネル領域のチャネル幅と同一の方向である
固体撮像装置。
（２）
前記第１の深さにおける前記チャネル領域の第１のチャネル幅は、前記第２の深さにおける前記チャネル領域の第２のチャネル幅に対して短い
前記（１）に記載の固体撮像装置。
（３）
断面視において、前記チャネル領域の前記基板面から遠い底部に近い方の側面が、曲線形状とされている
前記（２）に記載の固体撮像装置。
（４）
前記第１の深さにおける前記チャネル領域の第１のチャネル幅と、前記第２の深さにおける前記チャネル領域の第２のチャネル幅とは同一または略同一である
前記（１）に記載の固体撮像装置。
（５）
前記第１の深さにおける前記チャネル領域の第１のチャネル幅は、前記第２の深さにおける前記チャネル領域の第２のチャネル幅に対して長い
前記（１）に記載の固体撮像装置。
（６）
前記第１の深さと前記第２の深さの中間位置である第３の深さにおけるチャネル幅は、前記第１の深さにおけるチャネル幅に対して短い
前記（１）に記載の固体撮像装置。
（７）
前記第３の深さにおけるチャネル幅は、前記第２の深さにおけるチャネル幅に対しても短い
前記（６）に記載の固体撮像装置。
（８）
前記第１の垂直ゲート電極部および前記第２の垂直ゲート電極部は、断面視で、前記垂直ゲート電極部底面側が狭い逆テーパ形状を有する
前記（１）乃至（７）のいずれかに記載の固体撮像装置。
（９）
前記第１の垂直ゲート電極部および前記第２の垂直ゲート電極部は、断面視で、前記チャネル領域側である内側の側壁が、外側の側壁よりも深い位置まで掘り込まれたサブトレンチを有する
前記（１）乃至（８）のいずれかに記載の固体撮像装置。
（１０）
前記増幅トランジスタは、前記チャネル領域の前記チャネル最上面と前記ゲート電極との間に、ゲート絶縁膜以外の絶縁膜を有する
前記（１）乃至（９）のいずれかに記載の固体撮像装置。
（１１）
前記第１の垂直ゲート電極部と前記第２の垂直ゲート電極部とからなる平面形状は、矩形状である
前記（１）乃至（１０）のいずれかに記載の固体撮像装置。
（１２）
前記第１の垂直ゲート電極部と前記第２の垂直ゲート電極部とからなる平面形状は、楕円形状である
前記（１）乃至（１０）のいずれかに記載の固体撮像装置。
（１３）
増幅トランジスタのゲート電極の一部として、半導体基板の基板面から深さ方向に埋め込まれた第１および第２の垂直ゲート電極部を形成し、
前記第１の垂直ゲート電極部および前記第２の垂直ゲート電極部それぞれは、前記基板面から第１の深さにおける第１の電極幅に対して、前記基板面から第２の深さにおける第２の電極幅が短い構造を有し、
前記第１の深さは、前記第１の垂直ゲート電極部と前記第２の垂直ゲート電極部との間のチャネル領域の前記基板面に最も近いチャネル最上面の位置であり、
前記第２の深さは、前記第１の垂直ゲート電極部と前記第２の垂直ゲート電極部の前記基板面から最も遠い垂直ゲート電極部底面の位置であり、
前記第１の電極幅および前記第２の電極幅の方向は、前記チャネル領域のチャネル幅と同一の方向である
固体撮像装置の製造方法。
（１４）
半導体基板の基板面から深さ方向に埋め込まれた第１および第２の垂直ゲート電極部を含むゲート電極を有する増幅トランジスタを備え、
前記第１の垂直ゲート電極部および前記第２の垂直ゲート電極部それぞれは、前記基板面から第１の深さにおける第１の電極幅に対して、前記基板面から第２の深さにおける第２の電極幅が短い構造を有し、
前記第１の深さは、前記第１の垂直ゲート電極部と前記第２の垂直ゲート電極部との間のチャネル領域の前記基板面に最も近いチャネル最上面の位置であり、
前記第２の深さは、前記第１の垂直ゲート電極部と前記第２の垂直ゲート電極部の前記基板面から最も遠い垂直ゲート電極部底面の位置であり、
前記第１の電極幅および前記第２の電極幅の方向は、前記チャネル領域のチャネル幅と同一の方向である
固体撮像装置
を備える電子機器。
【符号の説明】
【0212】
１ 固体撮像装置， １０ 第１基板， １１ 第１半導体基板， １２ センサ画素， ２０ 第２基板， ２１ 第２半導体基板， ２２ 読み出し回路， ３０ 第３基板， １０１ 半導体基板， １３１ フィン部， １３２ 絶縁膜， １３３ 酸化膜， １５１ 絶縁膜， AMP 増幅トランジスタ， AG ゲート電極， AGV1 第１の垂直ゲート電極部 AGV2 第２の垂直ゲート電極部， CH1 第１のチャネル幅， CH2 第２のチャネル幅， CH3 第３のチャネル幅， DP1 第１の深さ， DP2 第２の深さ， DP3 第３の深さ， ELH1 第１の電極幅， ELH2 第２の電極幅， ELV1 第１の電極幅， ELV2 第２の電極幅， ３００ 撮像装置， ３０２ 固体撮像装置
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】