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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-12-15
(45)【発行日】2023-12-25
(54)【発明の名称】半導体装置の製造方法
(51)【国際特許分類】
H01L 21/336 20060101AFI20231218BHJP
H01L 29/78 20060101ALI20231218BHJP
H01L 29/06 20060101ALI20231218BHJP
H01L 29/12 20060101ALI20231218BHJP
H01L 21/283 20060101ALI20231218BHJP
H01L 21/285 20060101ALI20231218BHJP
【ＦＩ】
H01L29/78 658F
H01L29/78 653C
H01L29/78 652K
H01L29/78 652P
H01L29/06 301F
H01L29/06 301V
H01L29/78 652M
H01L29/78 652T
H01L21/283 B
H01L21/283 C
H01L21/285 C
【請求項の数】
7
(21)【出願番号】P 2020156928
(22)【出願日】2020-09-18
(65)【公開番号】P2022050802
(43)【公開日】2022-03-31
【審査請求日】2022-07-05
(73)【特許権者】
【識別番号】000003078
【氏名又は名称】株式会社東芝
(73)【特許権者】
【識別番号】317011920
【氏名又は名称】東芝デバイス＆ストレージ株式会社
(74)【代理人】
【識別番号】100119035
【弁理士】
【氏名又は名称】池上 徹真
(74)【代理人】
【識別番号】100141036
【弁理士】
【氏名又は名称】須藤 章
(74)【代理人】
【識別番号】100178984
【弁理士】
【氏名又は名称】高下 雅弘
(72)【発明者】
【氏名】嶋林 正晴
(72)【発明者】
【氏名】白石 達也
【審査官】杉山 芳弘
(56)【参考文献】
【文献】特表２００６－５１０２１７（ＪＰ，Ａ）
【文献】特開２００７－２４２９４３（ＪＰ，Ａ）
【文献】特開２０１７－２２８６７９（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２９／７８
Ｈ０１Ｌ ２９／０６
Ｈ０１Ｌ ２９／１２
Ｈ０１Ｌ ２１／２８３
Ｈ０１Ｌ ２１／２８５
(57)【特許請求の範囲】
【請求項1】
第１導電型の半導体層にトレンチを形成し、前記トレンチ内に、シリコンを含む第１層を形成後に前記第１層の上に第１酸化物若しくは窒化物を含む第２層を形成し、又は、前記第２層を形成後に前記第２層の上に前記第１層を形成し、
前記第１層を熱酸化する半導体装置の製造方法であって、
前記半導体層はシリコンを含み、
前記第１層はポリシリコンを含み、
前記第２層は第１酸化物である酸化シリコンを含む、
半導体装置の製造方法。
【請求項2】
熱酸化された前記第１層は、酸化シリコンのグレインを含む、請求項１記載の半導体装置の製造方法。
【請求項3】
第１導電型の半導体層にトレンチを形成し、
前記トレンチ内に、シリコンを含む第１層を形成後に前記第１層の上に第１酸化物若しくは窒化物を含む第２層を形成し、又は、前記第２層を形成後に前記第２層の上に前記第１層を形成し、
前記第１層を熱酸化する半導体装置の製造方法であって、
前記半導体層はシリコンを含み、
前記第１層はポリシリコンを含み、
前記第２層は前記窒化物である窒化シリコンを含み、
熱酸化された前記第１層は、酸化シリコンのグレインを含む、
半導体装置の製造方法。
【請求項4】
第１導電型の半導体層にトレンチを形成し、
前記トレンチ内に、シリコンを含む第１層を形成後に前記第１層の上に第１酸化物若しくは窒化物を含む第２層を形成し、又は、前記第２層を形成後に前記第２層の上に前記第１層を形成し、
前記第１層を熱酸化する半導体装置の製造方法であって、
前記第１層及び前記第２層の形成を繰り返す、
半導体装置の製造方法。
【請求項5】
前記第１層及び前記第２層の形成を繰り返す、
請求項１乃至請求項３いずれか一項記載の半導体装置の製造方法。
【請求項6】
前記トレンチを形成した後、前記第１層又は前記第２層を形成する前に、
前記トレンチ内に、熱酸化法を用いて第２酸化物を含む第３層を形成する、
請求項１乃至請求項５いずれか一項記載の半導体装置の製造方法。
【請求項7】
前記第１層を熱酸化した後に、前記トレンチ内に第１電極を形成し、
前記半導体層の上に第２導電型の第１半導体領域を形成し、
前記第１半導体領域の上に第１導電型の第２半導体領域を形成し、
前記第２半導体領域の上に第２電極を形成し、
前記半導体層の下に第３電極を形成する、
請求項１乃至請求項６いずれか一項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体装置の製造方法に関する。
【背景技術】
【0002】
ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）などの半導体装置は、電力変換等の用途に用いられる。このような半導体装置については、オン抵抗の低いことが好ましい。
【先行技術文献】
【特許文献】
【0003】
【文献】特開２００８－０４１８９９号公報
【文献】特開２０１８－０４６２５３号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明が解決しようとする課題は、オン抵抗の低い半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【0005】
実施形態の半導体装置の製造方法は、第１導電型の半導体層にトレンチを形成し、トレンチ内に、シリコンを含む第１層を形成後に第１層の上に第１酸化物若しくは窒化物を含む第２層を形成し、又は、第２層を形成後に第２層の上に第１層を形成し、第１層を熱酸化する半導体装置の製造方法であって、半導体層はシリコンを含み、第１層はポリシリコンを含み、第２層は第１酸化物である酸化シリコンを含む。
【図面の簡単な説明】
【0006】
【図1】実施形態の半導体装置の模式断面図である。
【図2】実施形態の他の態様の半導体装置の模式断面図である。
【図3】実施形態の半導体装置の模式断面図である。
【図4】実施形態の半導体装置の第１の態様の製造工程を示す模式断面図である。
【図5】実施形態の半導体装置の第１の態様の製造工程を示す模式断面図である。
【図6】実施形態の半導体装置の第１の態様の製造工程を示す模式断面図である。
【図7】実施形態の半導体装置の第２の態様の製造工程を示す模式断面図である。
【図8】実施形態の半導体装置の第２の態様の製造工程を示す模式断面図である。
【図9】実施形態の半導体装置の第３の態様の製造工程を示す模式断面図である。
【図10】実施形態の半導体装置の第３の態様の製造工程を示す模式断面図である。
【図11】実施形態の半導体装置の第３の態様の製造工程を示す模式断面図である。
【図12】実施形態の半導体装置の第３の態様の製造工程を示す模式断面図である。
【図13】実施形態の半導体装置の第３の態様の製造工程を示す模式断面図である。
【図14】実施形態の半導体装置の第３の態様の製造工程を示す模式断面図である。
【図15】比較形態となる半導体装置の模式断面図である。
【図16】比較形態となる半導体装置の製造方法を説明する模式断面図である。
【図17】比較形態となる半導体装置の製造方法を説明する模式断面図である。
【図18】実施形態の半導体装置の作用効果を説明する模式断面図である。
【発明を実施するための形態】
【0007】
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
【0008】
本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。
【0009】
以下、第１導電型がｎ型、第２導電型がｐ型である場合を例に説明する。
【0010】
以下の説明において、ｎ＋、ｎ、ｎ－および、ｐ＋、ｐ、ｐ－の表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ－はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ－はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ－型を単にｎ型、ｐ＋型、ｐ－型を単にｐ型と記載する場合もある。
【0011】
（実施形態）
実施形態の半導体装置の製造方法は、第１導電型の半導体層にトレンチを形成し、トレンチ内に、シリコンを含む第１層を形成後に第１層の上に第１酸化物若しくは窒化物を含む第２層を形成し、又は、第２層を形成後に第２層の上に第１層を形成し、第１層を熱酸化する。
実施形態の半導体装置の製造方法は、第１導電型の半導体層にトレンチを形成し、トレンチ内に、シリコンを含む第１層を形成後に第１層の上に第１酸化物若しくは窒化物を含む第２層を形成し、又は、第２層を形成後に第２層の上に第１層を形成し、第１層を熱酸化する。
【0012】
図１は、実施形態の半導体装置１００の模式断面図である。半導体装置１００は、例えば、縦型のＭＯＳＦＥＴである。
【0013】
半導体装置１００は、ドレイン層１０と、ドリフト層１２と、ベース領域１４と、ソース領域１６と、ｐ＋領域２０と、バリアメタル３６と、ドレイン電極３８と、ソース電極４２と、第１トレンチ５０と、第３層５２ａと、第１層５２ｂと、第２層５２ｃと、絶縁層５２ｄと、第１フィールドプレート電極５４と、第１ゲート電極５８と、層間絶縁膜６０と、第２トレンチ７０と、第６層７２ａと、第４層７２ｂと、第５層７２ｃと、絶縁層７２ｄと、第２フィールドプレート電極７４と、第２ゲート電極７８と、を備える。
【0014】
なお、ドリフト層１２は、半導体層の一例である。ベース領域１４は、第１半導体領域の一例である。ソース領域１６は、第２半導体領域の一例である。第１ゲート電極５８は、第１電極の一例である。ドレイン電極３８は、第３電極の一例である。ソース電極４２は、第２電極の一例である。
【0015】
ドレイン層１０は、ＭＯＳＦＥＴのドレインとして機能する層である。ドレイン層１０は、例えば、ｎ＋型の半導体材料を含む。
【0016】
ドレイン電極３８は、ドレイン層１０の下に設けられ、ドレイン層１０と電気的に接続されている。ドレイン層１０は、ドレイン電極３８とドリフト層１２の間に設けられている。ドレイン電極３８は、ＭＯＳＦＥＴのドレイン電極として機能する電極である。
【0017】
ドリフト層１２は、ドレイン層１０の上に設けられている。ドリフト層１２は、ＭＯＳＦＥＴのドリフト層として機能する層である。ドリフト層１２は、例えば、ｎ－型の半導体材料を含む。
【0018】
ここで、Ｘ方向と、Ｘ方向に対して垂直に交差するＹ方向と、Ｘ方向及びＹ方向に垂直に交差するＺ方向を定義する。ドレイン電極３８、ドレイン層１０及びドリフト層１２は、Ｘ方向及びＹ方向に平行なＸＹ平面に平行に設けられた層である。Ｚ方向は、ドレイン電極３８、ドレイン層１０及びドリフト層１２が積層された方向である。図１は、実施形態の半導体装置１００のＹＺ面内における模式断面図である。
【0019】
ベース領域１４は、ドリフト層１２の上に設けられている。ベース領域１４は、ＭＯＳＦＥＴのベースとして機能する領域である。ベース領域１４は、第１ゲート電極５８又は第２ゲート電極７８に電圧が印加された場合にチャネルを形成し、ソース領域１６とドレイン層１０の間にキャリアが流れることを可能とする領域である。ベース領域１４は、例えば、ｐ－型の半導体材料を含む。半導体装置１００では、ベース領域１４は、ベース領域１４ａ、１４ｂ及び１４ｃを含む。
【0020】
ソース領域１６は、ベース領域１４の上に設けられている。ソース領域１６は、ＭＯＳＦＥＴのソースとして機能する領域である。第１ゲート電極５８又は第２ゲート電極７８に適切な電圧が印加された場合に、ソース領域１６とドレイン層１０の間にキャリアが流れる。ソース領域１６は、例えば、ｎ＋型の半導体材料を含む。半導体装置１００では、ソース領域１６は、ソース領域１６ａ、１６ｂ、１６ｃ及び１６ｄを含む。
【0021】
第１トレンチ５０は、ベース領域１４の上端からドリフト層１２に到達するように設けられている。
【0022】
第２トレンチ７０は、ベース領域１４の上端からドリフト層１２に到達するように設けられている。
【0023】
第３層５２ａは、第１トレンチ５０内に設けられている。第３層５２ａは、第２酸化物を含む。ここで第２酸化物は、例えば酸化シリコンである。
【0024】
第１層５２ｂは、第１トレンチ５０内の、第３層５２ａの上に設けられている。第１層５２ｂは、ポリシリコン、アモルファスシリコン等のシリコンが酸化された材料を含む。ポリシリコンが複数のグレインを含む場合、第１層５２ｂは、複数の酸化シリコンのグレインを含む。
【0025】
第２層５２ｃは、第１トレンチ５０内の、第１層５２ｂの上に設けられている。第２層５２ｃは、第１酸化物又は窒化物を含む。ここで第１酸化物は、例えば酸化シリコンである。また、ここで窒化物は、例えば窒化シリコンである。
【0026】
図１において、第１層５２ｂ及び第２層５２ｃは、それぞれ一層ずつ設けられている。しかし、例えば、第３層５２ａの上に、第１層５２ｂ及び第２層５２ｃの積層構造は、何回繰り返して設けられていてもかまわない。言い換えると、第２層５２ｃの上に、別の第１層５２ｂがさらに設けられていてもかまわない。また、かかる別の第１層５２ｂの上に、別の第２層５２ｃがさらに設けられていてもかまわない。
【0027】
なお、第３層５２ａは、設けられていなくてもかまわない。
【0028】
第６層７２ａは、第２トレンチ７０内に設けられている。第６層７２ａは、第２酸化物を含む。ここで第２酸化物は、例えば酸化シリコンである。
【0029】
第４層７２ｂは、第２トレンチ７０内の、第６層７２ａの上に設けられている。第４層７２ｂは、ポリシリコン、アモルファスシリコン等のシリコンが酸化された材料を含む。ポリシリコンが複数のグレインを含む場合、第４層７２ｂは、複数の酸化シリコンのグレインを含む。
【0030】
第５層７２ｃは、第２トレンチ７０内の、第４層７２ｂの上に設けられている。第５層７２ｃは、第１酸化物又は窒化物を含む。ここで第１酸化物は、例えば酸化シリコンである。また、ここで窒化物は、例えば窒化シリコンである。
【0031】
図１において、第４層７２ｂ及び第５層７２ｃは、それぞれ一層ずつ設けられている。しかし、例えば、第６層７２ａの上に、第４層７２ｂ及び第５層７２ｃの積層構造は、何回繰り返して設けられていてもかまわない。言い換えると、第５層７２ｃの上に、別の第４層７２ｂがさらに設けられていてもかまわない。また、かかる別の第４層７２ｂの上に、別の第５層７２ｃがさらに設けられていてもかまわない。
【0032】
なお、第６層７２ａは、設けられていなくてもかまわない。
【0033】
第１フィールドプレート電極５４は、第１トレンチ５０内に、第３層５２ａ、第１層５２ｂ及び第２層５２ｃを介して、ドリフト層１２と対向して設けられている。第１フィールドプレート電極５４は、例えば、第１ゲート電極５８とドレイン電極３８の間の逆方向電界の集中を緩和して、耐圧を増加させるために設けられている。なお、第１フィールドプレート電極５４は、設けられていなくても良い。
【0034】
第２フィールドプレート電極７４は、第２トレンチ７０内に、第６層７２ａ、第４層７２ｂ及び第５層７２ｃを介して、ドリフト層１２と対向して設けられている。第２フィールドプレート電極７４は、例えば、第２ゲート電極７８とドレイン電極３８の間の逆方向電界の集中を緩和して、耐圧を増加させるために設けられている。なお、第１フィールドプレート電極５４が用いられないのであれば、第２フィールドプレート電極７４は、設けられていなくても良い。
【0035】
第１ゲート電極５８は、第１トレンチ５０内に、ベース領域１４と対向して設けられている。図１において、第１ゲート電極５８ａは、第３層５２ａ、第１層５２ｂ及び第２層５２ｃを介して、ベース領域１４ａと対向して設けられている。また、第１ゲート電極５８ｂは、第３層５２ａ、第１層５２ｂ及び第２層５２ｃを介して、ベース領域１４ｂと対向して設けられている。第１ゲート電極５８は、ＭＯＳＦＥＴのゲートとして機能する電極である。
【0036】
例えば、第１ゲート電極５８ａとベース領域１４ａの間の第３層５２ａ、第１層５２ｂ及び第２層５２ｃは、ＭＯＳＦＥＴのゲート絶縁膜として機能する。例えば、第１ゲート電極５８ｂとベース領域１４ｂの間の第３層５２ａ、第１層５２ｂ及び第２層５２ｃは、ＭＯＳＦＥＴのゲート絶縁膜として機能する。
【0037】
第２ゲート電極７８は、第２トレンチ７０内に、ベース領域１４と対向して設けられている。図１において、第２ゲート電極７８ａは、第６層７２ａ、第４層７２ｂ及び第５層７２ｃを介して、ベース領域１４ｂと対向して設けられている。また、第２ゲート電極７８ｂは、第６層７２ａ、第４層７２ｂ及び第５層７２ｃを介して、ベース領域１４ｃと対向して設けられている。第２ゲート電極７８は、ＭＯＳＦＥＴのゲートとして機能する電極である。
【0038】
例えば、第２ゲート電極７８ａとベース領域１４ｂの間の第６層７２ａ、第４層７２ｂ及び第５層７２ｃは、ＭＯＳＦＥＴのゲート絶縁膜として機能する。例えば、第２ゲート電極７８ｂとベース領域１４ｃの間の第６層７２ａ、第４層７２ｂ及び第５層７２ｃは、ＭＯＳＦＥＴのゲート絶縁膜として機能する。
【0039】
層間絶縁膜６０としての層間絶縁膜６０ａは、第１ゲート電極５８及び第１フィールドプレート電極５４の上に設けられている。層間絶縁膜６０としての層間絶縁膜６０ｂは、第２ゲート電極７８及び第２フィールドプレート電極７４の上に設けられている。
【0040】
なお、第１トレンチ５０内の、第２層５２ｃと第１フィールドプレート電極５４の間、第１ゲート電極５８と第１フィールドプレート電極５４の間、層間絶縁膜６０ａと第１ゲート電極５８及び第１フィールドプレート電極５４の間に、適宜絶縁層５２ｄが設けられていても良い。
【0041】
また、第２トレンチ７０内の、第５層７２ｃと第２フィールドプレート電極７４の間、第２ゲート電極７８と第２フィールドプレート電極７４の間、層間絶縁膜６０ｂと第２ゲート電極７８及び第２フィールドプレート電極７４の間に、適宜絶縁層７２ｄが設けられていても良い。
【0042】
ソース電極４２は、第１電極部分４２ａ、第２電極部分４２ｂ、第３電極部分４２ｃ、第４電極部分４２ｄ、第５電極部分４２ｅ、第６電極部分４２ｆ及び第７電極部分４２ｇと、を有する。第７電極部分４２ｇは、層間絶縁膜６０の上にわたって設けられている。第４電極部分４２ｄ、第５電極部分４２ｅ及び第６電極部分４２ｆは、第７電極部分４２ｇの下に設けられている。第１電極部分４２ａは、第４電極部分４２ｄの下に、ベース領域１４ａに到達して設けられている。第２電極部分４２ｂは、第５電極部分４２ｅの下に、ベース領域１４ｂに到達して設けられている。第３電極部分４２ｃは、第６電極部分４２ｆの下に、ベース領域１４ｃに到達して設けられている。ソース電極４２は、ＭＯＳＦＥＴのソースとして機能する電極である。
【0043】
ｐ＋領域２０ａは、第１電極部分４２ａとドレイン層１０の間のベース領域１４ａ内に設けられている。ｐ＋領域２０ｂは、第２電極部分４２ｂとドレイン層１０の間のベース領域１４ｂ内に設けられている。ｐ＋領域２０ｃは、第３電極部分４２ｃとドレイン層１０の間のベース領域１４ｃ内に設けられている。ｐ＋領域２０のｐ型不純物濃度は、ベース領域１４のｐ型不純物濃度よりも高い。ＭＯＳＦＥＴに逆方向電圧がかかったときに、ベース領域１４の電位とソース電極４２の電位の間に電位差が発生すると、ソース領域１６、ベース領域１４及びドリフト層１２により形成される寄生バイポーラトランジスタが動作して、素子破壊が発生してしまう。そこで、ベース領域１４のホール伝導度よりも高いホール伝導度を有する領域としてｐ＋領域２０を設けることにより、ベース領域１４の電位とソース電極４２の電位の間に電位差が発生しないようにして、素子破壊を抑制している。
【0044】
バリアメタル３６は、ベース領域１４、ソース領域１６、ｐ＋領域２０及び層間絶縁膜６０と、ソース電極４２の間に設けられている。バリアメタル３６は、ソース電極４２と、半導体装置１００に用いられている半導体材料との、反応防止のために用いられる膜である。バリアメタル３６は、例えばＴｉ（チタン）、ＴｉＮ（窒化チタン）、Ｔａ（タンタル）又はＴａＮ（窒化タンタル）等を含む。
【0045】
ドレイン層１０、ドリフト層１２、ベース領域１４、ソース領域１６及びｐ＋領域２０に用いられる半導体材料は、例えばシリコン（Ｓｉ）である。しかし、ドレイン層１０、ドリフト層１２、ベース領域１４、ソース領域１６及びｐ＋領域２０に用いられる半導体材料は、例えば炭化シリコン（ＳｉＣ）、窒化ガリウム（ＧａＮ）又はヒ化ガリウム（ＧａＡｓ）等の他の半導体材料であってもかまわない。
【0046】
半導体材料としてシリコンが用いられる場合、ｎ型不純物としては例えばヒ素（Ａｓ）、リン（Ｐ）又はアンチモン（Ｓｂ）を、またｐ型不純物としては例えばＢ（ホウ素）を、それぞれ用いることができる。
【0047】
第１ゲート電極５８、第２ゲート電極７８、第１フィールドプレート電極５４及び第２フィールドプレート電極７４は、不純物を含むポリシリコン等の導電材料を含む。
【0048】
絶縁層５２ｄ、絶縁層７２ｄ及び層間絶縁膜６０は、酸化シリコン又は窒化シリコン等の絶縁材料を含む。
【0049】
ドレイン電極３８及びソース電極４２は、例えばアルミニウム（Ａｌ）等の金属を含む。
【0050】
図２は、実施形態の他の態様の半導体装置１１０の模式断面図である。第１トレンチ５０内において、第３層５２ａの上に第２層５２ｃが設けられている。また、第２層５２ｃの上に第１層５２ｂが設けられている。また、第２トレンチ７０内において、第６層７２ａの上に第５層７２ｃが設けられている。また、第５層７２ｃの上に第４層７２ｂが設けられている。その他は、図１に示した半導体装置１００と同様である。なお、第３層５２ａ及び第６層７２ａは、設けられていなくてもかまわない。
【0051】
図３は、実施形態の半導体装置の模式断面図である。図３（ａ）は、実施形態の半導体装置１００のＸＺ面内における模式断面図である。図３（ｂ）は、図３（ａ）に示したＡ－Ａ’断面内における、実施形態の半導体装置１００の模式断面図である。図３（ｂ）に示したＡ－Ａ‘断面内における模式断面図は、例えば図１に示した模式断面図に対応する。図３（ａ）のＢ－Ｂ’断面において、第１フィールドプレート電極５４は、上方に延びた部分を有する。そして、この部分を用いて、第１フィールドプレート電極５４は、例えばバリアメタル３６を介して、ソース電極４２と電気的に接続されている。なお、図３（ｂ）において、第１層５２ｂ、第２層５２ｃ、第３層５２ａ及び絶縁層５２ｄは、絶縁層５２として図示をしている。なお、第１フィールドプレート電極５４は、例えば第１トレンチ５０内において第１ゲート電極５８と電気的に接続されていてもかまわない。
【0052】
同様に、第２フィールドプレート電極７４は、ソース電極４２に電気的に接続されている。なお、第２フィールドプレート電極７４は、例えば第２トレンチ７０内において第２ゲート電極７８と電気的に接続されていてもかまわない。
【0053】
【0054】
まず、ドレイン層１０の上に、例えばエピタキシャル成長により、ドリフト層１２を形成する。例えば、ドレイン層１０を半導体基板とし、ドレイン層１０の上にエピタキシャル成長によりドリフト層１２を形成する。次に、例えばフォトリソグラフィー及びＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）を用いて、ドリフト層１２に第１トレンチ５０及び第２トレンチ７０を形成する。
【0055】
次に、熱酸化法を用いて、ドリフト層１２の上、第１トレンチ５０内及び第２トレンチ７０内に、第２酸化物を含む層１０２ａを形成する。ここで第２酸化物は、例えば酸化シリコンである（図４）。
【0056】
次に、層１０２ａの上に、シリコンを含む層１０２ｂを形成する。例えばポリシリコンを含む層１０２ｂを形成する場合、減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて層１０２ｂを形成することが好ましい。また、ポリシリコンを含む層１０２ｂを形成する場合、層１０２ｂは、複数のポリシリコンのグレインを含む。
【0057】
次に、層１０２ｂの上に、第１酸化物又は窒化物を含む層１０２ｃを形成する。ここで第１酸化物は、例えば酸化シリコンである。また、窒化物は、例えば窒化シリコンである。第１酸化物が酸化シリコンである場合、例えばプラズマＣＶＤ法（ＣＶＤ法の一例）を用いて層１０２ｃを形成することが好ましい。窒化物が窒化シリコンである場合、例えば減圧ＣＶＤ法（ＣＶＤ法の一例）を用いて層１０２ｃを形成することが好ましい。
【0058】
次に、層１０２ｂを熱酸化する。層１０２ｂがポリシリコンのグレインを含んでいた場合、熱酸化された層１０２ｂは、酸化シリコンのグレインを含む。ここで、層１０２ｂが酸化シリコンのグレインを含むことは、ＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）やＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）等の顕微鏡観察により明らかにすることができる。また、熱酸化により、ポリシリコンを含む層の膜厚は、例えば２倍程度に膨脹する。そのため、かかる膨脹を考慮して、ポリシリコンを含む層１０２ｂを成膜する膜厚を決定することが好ましい。
【0059】
なお、ポリシリコンのグレインの大きさ及び酸化シリコンのグレインの大きさは、特に限定されるものではないが、例えば数百ｎｍの程度である。
【0060】
なお、層１０２ａは、第３層の一例である。層１０２ｂは、第１層の一例である。層１０２ｃは、第２層の一例である。
【0061】
次に、適宜、第１フィールドプレート電極５４、第２フィールドプレート電極７４、ベース領域１４、ソース領域１６、絶縁層５２ｄ、絶縁層７２ｄ、第１ゲート電極５８、第２ゲート電極７８、層間絶縁膜６０、バリアメタル３６、ソース電極４２及びドレイン電極３８を形成し、実施形態の半導体装置１００を得る。例えば特許文献２（特開２０１８－０４６２５３号公報）記載の製造方法を用い、実施形態の半導体装置１００を製造する。なお、第１トレンチ５０内の層１０２ａ、層１０２ｂ及び層１０２ｃは、それぞれ第３層５２ａ、第１層５２ｂ及び第２層５２ｃとなる。また、第２トレンチ内の層１０２ａ、層１０２ｂ及び層１０２ｃは、それぞれ第６層７２ａ、第４層７２ｂ及び第５層７２ｃとなる。
【0062】
なお、層１０２ａは、形成されていなくてもかまわない。
【0063】
図７及び図８は、実施形態の半導体装置の第２の態様の製造工程を示す模式断面図である。図７及び図８は、図２に示した、実施形態の半導体装置１１０の製造工程を示す模式断面図である。ドリフト層１２に第１トレンチ５０及び第２トレンチ７０を形成し、熱酸化法を用いて、ドリフト層１２の上、第１トレンチ５０内及び第２トレンチ７０内に、第２酸化物を含む層１０２ａを形成するところまでは、図４乃至図６に示した、実施形態の半導体装置の第１の態様の製造工程と同様である。
【0064】
次に、層１０２ａの上に、第１酸化物又は窒化物を含む層１０２ｃを形成する。ここで第１酸化物は、例えば酸化シリコンである。また、窒化物は、例えば窒化シリコンである。次に、層１０２ｃの上に、シリコンを含む層１０２ｂを形成する（図７）。
【0065】
【0066】
なお、層１０２ａは、形成されていなくてもかまわない。
【0067】
図９乃至図１４は、実施形態の半導体装置の第３の態様の製造工程を示す模式断面図である。ドリフト層１２に第１トレンチ５０及び第２トレンチ７０を形成し、熱酸化法を用いて、ドリフト層１２の上、第１トレンチ５０内及び第２トレンチ７０内に、第２酸化物を含む層１０２ａを形成するところまでは、図４乃至図６に示した、実施形態の半導体装置の第１の態様の製造工程、及び図７及び図８に示した、実施形態の半導体装置の第２の態様の製造工程と同様である。
【0068】
次に、層１０２ａの上に、例えばポリシリコン、アモルファスシリコン等のシリコンを含む層１０２ｂを形成する（図９）。
【0069】
次に、第１トレンチ５０内及び第２トレンチ７０内の層１０２ｂの上、及びドリフト層１２の上の層１０２ｂの上に、窒化シリコンを含む層１０４を形成する（図１０）。
【0070】
次に、例えばホットリン酸を用いたウエットエッチングにより、ドリフト層１２の上に形成された層１０４を除去する（図１１）。第１トレンチ５０内の層１０４は層１０４ａとなり、第２トレンチ７０内の層１０４は層１０４ｂとなる。
【0071】
次に、例えばＣＤＥ（Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ：ケミカルドライエッチング）により、層１０２ｂの一部を除去する。第１トレンチ５０内の層１０２ｂは層１０２ｂ１となり、第２トレンチ７０内の層１０２ｂは層１０２ｂ２となる（図１２）。
【0072】
次に、例えばＢＨＦ（バッファードフッ酸）を用いたウエットエッチングにより、層１０２ａの一部を除去する。第１トレンチ５０内の層１０２ａは層１０２ａ１となり、第２トレンチ７０内の層１０２ａは層１０２ａ２となる（図１３）。
【0073】
次に、例えばホットリン酸を用いたウエットエッチングにより、層１０４ａ及び層１０４ｂを除去する（図１４）。この後に、例えば、層１０２ｂ１及び層１０２ｂ２の上にそれぞれ絶縁層５２ｄ及び絶縁層７２ｄを形成する。その後、層１０２ｂ１及び層１０２ｂ２を熱酸化する。その後、適宜、第１フィールドプレート電極５４、第２フィールドプレート電極７４、ベース領域１４、ソース領域１６、第１ゲート電極５８、第２ゲート電極７８、層間絶縁膜６０、バリアメタル３６、ソース電極４２及びドレイン電極３８を形成し、実施形態の半導体装置１００を得る。例えば特許文献２（特開２０１８－０４６２５３号公報）記載の製造方法を用い、実施形態の半導体装置１００を製造する。なお、第１トレンチ５０内の層１０２ａ１、層１０２ｂ１及び絶縁層５２ｄの層１０２ｂ１と接した部分は、それぞれ第３層５２ａ、第１層５２ｂ及び第２層５２ｃとなる。また、第２トレンチ７０内の層１０２ａ２、層１０２ｂ２及び絶縁層７２ｄの層１０２ｂ２と接した部分は、それぞれ第６層７２ａ、第４層７２ｂ及び第５層７２ｃとなる。
【0074】
次に、実施形態の半導体装置の製造方法の作用効果を記載する。
【0075】
図１５は、比較形態となる半導体装置８００の模式断面図である。第１トレンチ５０内には、第３層５２ａ、第１層５２ｂ、第２層５２ｃ及び絶縁層５２ｄは設けられていない。第１トレンチ５０内には、例えば、プラズマＣＶＤ法又は熱酸化法により形成された酸化シリコンを含む、絶縁層５２が設けられている。第２トレンチ７０内には、第６層７２ａ、第４層７２ｂ、第５層７２ｃ及び絶縁層７２ｄは設けられていない。第２トレンチ７０内には、例えば、プラズマＣＶＤ法又は熱酸化法により形成された酸化シリコンを含む、絶縁層７２が設けられている。
【0076】
例えばドリフト層１２に含まれるＳｉに対して歪を導入することにより、キャリアの移動度を向上させることができれば、オン抵抗の低減が可能となる。ここで、例えばキャリアが電子の場合には、例えば、図１５のドリフト層１２に点線で示した領域内において、キャリアの移動方向であるＺ方に対して、引っ張り応力を印加することが好ましい。
【0077】
そこで、第１トレンチ５０内及び第２トレンチ７０内に、ドリフト層１２に対してかかる引っ張り応力を印加するための、例えば酸化層である絶縁層を形成することが考えられる。絶縁層は、他の半導体層と熱膨張率が異なる。そのため、半導体層の表面に絶縁層を形成することにより、半導体層に対して応力を印加することが可能である。そこで、絶縁層が応力印加源となる場合には、かかる絶縁層に隣接する、ドリフト層１２内において破線で示した領域に対して、引っ張り応力を印加することが可能となり、オン抵抗を低減することが可能となる。
【0078】
図１６は、比較形態となる半導体装置の製造方法を説明する模式図である。例えば、かかる引っ張り応力の印加源として、プラズマＣＶＤにより形成される酸化層１０６を、第１トレンチ５０内及び第２トレンチ７０内に形成することが考えられる。プラズマＣＶＤにより酸化層１０６を形成する場合、ＬＦ（Ｌｏｗ Ｆｒｅｑｕｅｎｃｙ）パワーを制御することにより、酸化層１０６内の残留応力を制御することが可能である。しかし、プラズマＣＶＤにより酸化層１０６を形成する場合には、埋め込み性が低いため、例えば図１６中に示したような、第１トレンチ５０及び第２トレンチ７０の内壁に均一な酸化層１０６を形成することは難しく、例えば第１トレンチ５０及び第２トレンチ７０の底部において、酸化層が形成されない部分１０７が生じてしまうという問題があった。
【0079】
図１７は、比較形態となる半導体装置の製造方法を説明する模式図である。例えば、かかる引っ張り応力の印加源として、熱酸化法により形成される酸化層１０８を、第１トレンチ５０内及び第２トレンチ７０内に形成することが考えられる。熱酸化法の場合、第１トレンチ５０の内壁の半導体材料（例えばＳｉ）及び第２トレンチ７０の内壁の半導体材料（例えばＳｉ）を酸化することにより酸化層１０８を形成する。そのため、酸化層１０８は、プラズマＣＶＤにより形成される酸化層１０６と比較して、第１トレンチ５０の内壁及び第２トレンチ７０の内壁に対して均一な膜厚で形成することが容易である。また、熱酸化に用いられる温度等の形成パラメータを制御することで、酸化層１０８に印加される応力を制御することが可能である。しかし、熱酸化法により酸化層１０８を形成する場合には、上記のようにトレンチ内壁の半導体材料が酸化されるため、隣接するトレンチ間におけるドリフト層１２の幅が狭くなってしまう。そのため、特にトレンチの数を増やして集積度を高める際に、ドリフト層１２の幅を制御することが難しくなるという問題があった。
【0080】
そこで、実施形態の半導体装置の製造方法においては、第１導電型の半導体層にトレンチを形成し、トレンチ内に、ポリシリコン、アモルファスシリコン等のシリコンを含む層１０２ｂ又は第１酸化物若しくは窒化物を含む層１０２ｃを形成し、層１０２ｂを形成した場合には層１０２ｂの上に層１０２ｃを形成し、層１０２ｃを形成した場合には層１０２ｃの上に層１０２ｂを形成し、層１０２ｂを熱酸化する。
【0081】
図１８は、実施形態の半導体装置の製造方法の作用効果を説明するための模式断面図である。
【0082】
層１０２ｂが熱酸化された場合、熱酸化された層１０２ｂにより、トレンチの内壁を介して、ドリフト層１２内において破線で示した領域に対して、引っ張り応力を加えることが出来る。これにより、ＭＯＳＦＥＴのオン抵抗を低減することが可能である。
【0083】
例えば層１０２ｂの上に層１０２ｃを形成し、層１０２ｂを熱酸化した場合、層１０２ｂはトレンチの内壁と層１０２ｃの間に閉じ込められる。そのため、層１０２ｂの上が開放されている場合と比較して、より引っ張り応力がドリフト層に伝わりやすくなる。
【0084】
層１０２ｂ又は層１０２ｃを形成する前に、熱酸化法を用いて第２酸化物を含む層１０２ａを形成する場合、層１０２ｂ及び層１０２ｃが形成された量だけ、熱酸化法により形成される層の量を少なくすることが出来る。よって、隣接するトレンチ間におけるドリフト層１２の幅が狭くなってしまうという問題が生じにくいため、トレンチの数を増やして集積度を高めることが容易になる。なお第２酸化物は、製造が容易であるため酸化シリコンであることが好ましい。
【0085】
上記の通り、ポリシリコンが酸化される場合、例えば膜厚が２倍程度に膨脹する。そのため、かかる膨張に伴い大きな応力が発生するため、ドリフト層１２に対して応力を印加することが容易に出来る。なおポリシリコンのグレインの酸化により、酸化シリコンのグレインが形成される。
【0086】
層１０２ｃは、第１酸化物である酸化シリコンを含む、又は窒化物である窒化シリコンを含むことが好ましい。いずれも製造が容易であるためである。
【0087】
層１０２ｂ及び層１０２ｃの形成を繰り返すことにより、さらに大きな引っ張り応力をドリフト層１２に印加することができる。
【0088】
実施形態の半導体装置の製造方法によれば、オン抵抗の低い半導体装置の製造方法の提供が可能となる。
【0089】
本発明のいくつかの実施形態及び実施例を説明したが、これらの実施形態及び実施例は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0090】
１０ ：ドレイン層
１２ ：ドリフト層（半導体層）
１４ ：ベース領域（第１半導体領域）
１６ ：ソース領域（第２半導体領域）
２０ ：ｐ＋領域
３６ ：バリアメタル
３８ ：ドレイン電極
４２ ：ソース電極
５０ ：第１トレンチ
５２ ：絶縁層
５２ａ ：第３層
５２ｂ ：第１層
５２ｃ ：第２層
５２ｄ ：絶縁層
５４ ：第１フィールドプレート電極
５８ ：第１ゲート電極
６０ ：層間絶縁膜
７０ ：第２トレンチ
７２ ：絶縁層
７２ａ ：第６層
７２ｂ ：第４層
７２ｃ ：第５層
７４ ：第２フィールドプレート電極
７８ ：第２ゲート電極
１００ ：半導体装置
１０２ａ ：層（第３層）
１０２ｂ ：層（第１層）
１０２ｃ ：層（第２層）
１１０ ：半導体装置
１２ ：ドリフト層（半導体層）
１４ ：ベース領域（第１半導体領域）
１６ ：ソース領域（第２半導体領域）
２０ ：ｐ＋領域
３６ ：バリアメタル
３８ ：ドレイン電極
４２ ：ソース電極
５０ ：第１トレンチ
５２ ：絶縁層
５２ａ ：第３層
５２ｂ ：第１層
５２ｃ ：第２層
５２ｄ ：絶縁層
５４ ：第１フィールドプレート電極
５８ ：第１ゲート電極
６０ ：層間絶縁膜
７０ ：第２トレンチ
７２ ：絶縁層
７２ａ ：第６層
７２ｂ ：第４層
７２ｃ ：第５層
７４ ：第２フィールドプレート電極
７８ ：第２ゲート電極
１００ ：半導体装置
１０２ａ ：層（第３層）
１０２ｂ ：層（第１層）
１０２ｃ ：層（第２層）
１１０ ：半導体装置
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
