特許 7404402 インピーダンス整合装置、高周波電力出力装置、高周波装置及びインピーダンス整合装置の設計方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-12-15

(45)【発行日】2023-12-25

(54)【発明の名称】インピーダンス整合装置、高周波電力出力装置、高周波装置及びインピーダンス整合装置の設計方法

(51)【国際特許分類】

   H03H 7/38 20060101AFI20231218BHJP

【ＦＩ】

H03H7/38 B

【請求項の数】 9

(21)【出願番号】P 2021574399

(86)(22)【出願日】2020-01-31

(86)【国際出願番号】 JP2020003599

(87)【国際公開番号】W WO2021152812

(87)【国際公開日】2021-08-05

【審査請求日】2022-05-02

(73)【特許権者】

【識別番号】000004064

【氏名又は名称】日本碍子株式会社

(74)【代理人】

【識別番号】100088672

【弁理士】

【氏名又は名称】吉竹 英俊

(74)【代理人】

【識別番号】100088845

【弁理士】

【氏名又は名称】有田 貴弘

(74)【代理人】

【識別番号】100134991

【弁理士】

【氏名又は名称】中尾 和樹

(74)【代理人】

【識別番号】100148507

【弁理士】

【氏名又は名称】喜多 弘行

(72)【発明者】

【氏名】丹下 正次

(72)【発明者】

【氏名】高見沢 彰

(72)【発明者】

【氏名】高平 淳一

(72)【発明者】

【氏名】島田 淳一

【審査官】竹内 亨

(56)【参考文献】

【文献】特開２０１０－０８７８４６（ＪＰ，Ａ）

【文献】特表２０１７－５１７８４８（ＪＰ，Ａ）

【文献】特開２０１６－０４０９０６（ＪＰ，Ａ）

【文献】特開２０１３－０７４６７３（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｈ ７／００－７／５４

(57)【特許請求の範囲】

【請求項1】

インダクタと、
互いに電気的に並列に接続される複数の直列接続回路を備え、前記複数の直列接続回路の各々が固定キャパシタと前記固定キャパシタに電気的に直列に接続される半導体スイッチとを備え、整合が行われる４０ＭＨｚ以上４００ＭＨｚ以下の周波数ｆ（ＭＨｚ）においてΔＣ≦１００／ｆという関係を満たす刻み幅ΔＣ（ｐＦ）を有する切り替え可能な離散的なキャパシタンスを有し、前記インダクタに電気的に接続される可変キャパシタと、
前記複数の直列接続回路がそれぞれ実装され放射状に配置される複数の基板と、
を備えるインピーダンス整合装置。

【請求項2】

前記インダクタ及び前記可変キャパシタは、π型インピーダンス整合回路を構成し、
前記インダクタは、前記π型インピーダンス整合回路の直列インダクタであり、
前記可変キャパシタは、前記π型インピーダンス整合回路の並列キャパシタである
請求項１のインピーダンス整合装置。

【請求項3】

前記半導体スイッチの導通状態を制御するバイアスを出力するバイアス回路をさらに備える
請求項１又は２のインピーダンス整合装置。

【請求項4】

前記半導体スイッチは、
第１のダイオードと、
前記第１のダイオードに電気的に逆並列に接続される第２のダイオードと、
を備える
請求項１から３までのいずれかのインピーダンス整合装置。

【請求項5】

前記周波数ｆ（ＭＨｚ）を有する高周波電力を出力する高周波電源と、
請求項１から４までのいずれかのインピーダンス整合装置であって、前記高周波電力が入力され、前記高周波電力に応じた高周波電力を出力するインピーダンス整合装置と、
を備える高周波電力出力装置。

【請求項6】

前記インピーダンス整合装置から前記高周波電源に戻る反射波の強度を検出する検出回路をさらに備え、
前記インピーダンス整合装置は、前記反射波の強度が小さくなるように前記整合を行う
請求項５の高周波電力出力装置。

【請求項7】

請求項５または６の高周波電力出力装置と、
前記インピーダンス整合装置により出力された高周波電力が入力される負荷と、
を備える高周波装置。

【請求項8】

前記負荷は、プラズマ発生装置である
請求項７の高周波装置。

【請求項9】

必要な刻み幅を有する切り替え可能な離散的なキャパシタンスを前記可変キャパシタが有するように前記固定キャパシタのキャパシタンス解析モデルを用いて計算を行う工程を備える
請求項１から４までのいずれかのインピーダンス整合装置の設計方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、インピーダンス整合装置、高周波電力出力装置、高周波装置及びインピーダンス整合装置の設計方法に関する。

【背景技術】

【0002】

高周波電源と負荷との間の整合を行うインピーダンス整合装置は、複数の部品を備える。複数の部品は、互いに電気的に接続される。複数の部品の各々は、キャパシタ、インダクタ、半導体スイッチ等である。

【0003】

インピーダンス整合装置は、可変インピーダンス素子を備え、負荷からの電力の反射が少なくなるように、負荷のインピーダンスの変化に応じて可変インピーダンス素子のインピーダンスを変化させる。インピーダンス整合装置は、その際に、インピーダンス整合装置の入力インピーダンスが高周波電源の出力インピーダンスの複素共役になるようにする。

【0004】

可変インピーダンス素子としては、シャフト、スライダ等の被駆動要素を備え、被駆動要素の位置に応じたキャパシタンスを有する機械式可変キャパシタが知られている。被駆動要素は、モータ等の駆動源を備える駆動機構により機械的に駆動される。例えば、特許文献１には、操作軸を備え、操作軸の回転角度位置に応じた静電容量を有する可変コンデンサが開示されている。操作軸は、モータを駆動源とする操作機構により操作される（段落００６７及び００７２）。

【0005】

また、可変インピーダンス素子としては、互いに電気的に並列に接続される複数の直列接続回路を備え、複数の直列接続回路の各々が固定キャパシタ及び固定キャパシタに電気的に直列に接続される半導体スイッチを備え、複数の直列接続回路にそれぞれ備えられる複数の半導体スイッチの導通状態に応じたキャパシタンスを有する電子式可変キャパシタも知られている。複数の半導体スイッチの導通状態は、バイアス回路により出力されるバイアスにより制御される。例えば、特許文献２には、互いに並列に接続される第１ないし第ｎのキャパシタンス要素を備え、第１ないし第ｎのキャパシタンス要素が、それぞれ第１ないし第ｎのキャパシタを備え、それぞれ半導体素子からなる第１ないし第ｎのスイッチ素子を備え、第１ないし第ｎのスイッチ素子がそれぞれ第１ないし第ｎのキャパシタに直列に接続され、オン状態にあるスイッチ素子に直列に接続されるキャパシタの静電容量の合計に等しい静電容量を有する可変キャパシタが開示されている。第１ないし第ｎのスイッチ素子は、ドライバ回路から印加される逆方向の直流電圧によりオフ状態にされ、ドライバ回路から印加される順方向の直流電圧によりオン状態にされる（段落００３１－００３２）。

【0006】

また、可変インピーダンス素子としては、フェライトコア等のコア及び当該コアに巻かれる制御巻線を備え、制御巻線に流れる電流に応じたインダクタンスを有する電子式可変インダクタも知られている。例えば、特許文献３には、フェライトコアに巻回される制御巻線を備え、制御巻線に流される制御電流によりインダクタンスが変化する可変リアクトルが開示されている（段落００３１、００６５及び００８４）。

【先行技術文献】

【特許文献】

【0007】

【文献】特許第５３６０８１１号公報

【文献】特許第６４９８０９２号公報

【文献】特開２０１７－１１８４３４号公報

【発明の概要】

【発明が解決しようとする課題】

【0008】

上述した機械式可変キャパシタは、モータ等の駆動源を備える駆動機構により機械的に駆動される。このため、機械式可変キャパシタは、キャパシタンスを変化させるのに時間を要する。このため、インピーダンス整合装置は、機械式可変キャパシタを備える場合は、負荷のインピーダンスの変化に追随して整合の状態を良好な状態にすることが困難であるという問題を有する。さらに、インピーダンス整合装置は、高周波電源により出力される高周波電力の周波数が高い場合は、負荷のキャパシタンス又はインダクタンスがわずかに変化するだけで負荷のインピーダンスが大きく変化するため、整合の状態を良好な状態にすることが困難であるという問題を有する。

【0009】

また、インピーダンス整合装置が上述した機械式可変キャパシタを備える場合は、インピーダンス整合装置は、グリス切れ、ボールねじの劣化等の機械的な不良が上述した機械式可変キャパシタ及び／又は駆動機構に生じるという問題を有する。インピーダンス整合装置が機械式可変インダクタを備える場合も、インピーダンス整合装置は、同様の問題を有する。

【0010】

上述した電子式可変キャパシタは、電子式可変キャパシタに備えられる半導体スイッチのキャパシタンス、電子式可変キャパシタが実装される回路基板と当該回路基板が収容される筐体との間のキャパシタンス等の、電子式可変キャパシタに備えられる固定キャパシタのキャパシタンス以外のキャパシタンスを有する。したがって、電子式可変キャパシタは、当該固定キャパシタのキャパシタンス以外のキャパシタンスの影響により、設定されたキャパシタンスと異なるキャパシタンスを有する。一方で、インピーダンス整合装置に備えられる可変キャパシタのキャパシタンスは、高周波電源により出力される高周波電力の周波数が高い場合は、小さくなる。このため、インピーダンス整合装置が上述した電子式可変キャパシタを備える場合は、インピーダンス整合装置は、高周波電源により出力される高周波電力の周波数が高い場合に高周波電源と負荷との間のインピーダンス整合の状態を良好な状態にすることが困難であるという問題を有する。

【0011】

また、上述した電子式可変キャパシタのキャパシタンスの刻み幅は、電子式可変キャパシタに備えられる固定キャパシタのキャパシタンス以外のキャパシタンスの影響により、小さくすることが困難である。このため、インピーダンス整合装置が電子式可変キャパシタを備える場合は、インピーダンス整合装置は、高周波電源と負荷との間のインピーダンス整合の状態を良好な状態にすることが困難であるという問題を有する。

【0012】

また、上述した電子式可変キャパシタに備えられる複数の直列接続回路がひとつの基板に実装された場合は、当該複数の直列接続回路にそれぞれ備えられる複数の配線パターンのインピーダンスが不均一になり、当該複数の直列接続回路がそれぞれ有する複数の浮遊キャパシタンスが不均一になる。このため、インピーダンス整合装置が電子式可変キャパシタを備え、電子式可変キャパシタに備えられる複数の直列接続回路がひとつの基板に実装された場合は、インピーダンス整合装置は、高周波電源と負荷との間のインピーダンス整合の状態を良好な状態にすることが困難であるという問題を有する。

【0013】

また、上述した電子式可変キャパシタに備えられる半導体スイッチに流れる電流は、電子式可変キャパシタに備えられる固定キャパシタのキャパシタンスが大きくなるほど大きくなる。したがって、当該固定キャパシタのキャパシタンスが大きい場合は、当該半導体スイッチが破損する可能性がある。このため、インピーダンス整合装置が電子式可変キャパシタを備える場合は、インピーダンス整合装置は、電子式可変キャパシタに備えられる半導体スイッチが破損する可能性があるという問題を有する。

【0014】

電子式可変キャパシタンス以外の可変インピーダンス素子である電子式可変インダクタによりインピーダンスが変化させられる場合は、電子式可変インダクタに備えられるコアの損失は、高周波電源により出力される高周波電力の周波数が高くなるほど大きくなる。したがって、当該コアの発熱は、高周波電源により出力される高周波電力の周波数が高い場合は、大きくなる。このため、インピーダンス整合装置が上述した電子式可変インダクタを備える場合は、インピーダンス整合装置は、高周波電源により出力される高周波電力の周波数が高い場合に電子式可変インダクタのインダクタンスを変化させることが困難になるという問題を有する。又は、インピーダンス整合装置が電子式可変インダクタを備える場合は、インピーダンス整合装置は、電子式可変インダクタのインダクタンスを変化させることが困難になるという問題を解消するために、コアを水冷する機構が必要になり大型化するという問題を有する。

【0015】

本発明は、これらの問題に鑑みてなされた。本発明は、整合が行われる周波数が高い場合でも負荷のインピーダンスの変化に追随して整合を行うことができるインピーダンス整合装置を提供することを目的とする。

【課題を解決するための手段】

【0016】

本発明は、インピーダンス整合装置に関する。

【0017】

インピーダンス整合装置は、インダクタ及び可変キャパシタを備える。

【0018】

可変キャパシタは、インダクタに電気的に接続される。

【0019】

可変キャパシタは、複数の直列接続回路を備える。複数の直列接続回路は、互いに電気的に並列に接続される。複数の直列接続回路の各々は、固定キャパシタ及び半導体スイッチを備える。半導体スイッチは、固定キャパシタに電気的に直列に接続される。
インピーダンス整合装置は、複数の直列接続回路がそれぞれ実装され放射状に配置される複数の基板をさらに備える。

【0020】

可変キャパシタは、整合が行われる４０ＭＨｚ以上４００ＭＨｚ以下の周波数ｆ（ＭＨｚ）においてΔＣ≦１００／ｆという関係を満たす刻み幅ΔＣ（ｐＦ）を有する切り替え可能な離散的なキャパシタンスを有する。

【0021】

本発明は、当該インピーダンス整合装置を備える高周波電力出力装置及び高周波装置、並びに当該インピーダンス整合装置設計方法にも向けられる。

【発明の効果】

【0022】

本発明によれば、整合が行われる周波数が高い場合でも、負荷のインピーダンスの変化に追随して整合を行うことができる。

【0023】

この発明の目的、特徴、局面及び利点は、以下の詳細な説明と添付図面とによって、より明白となる。

【図面の簡単な説明】

【0024】

【図1】第１実施形態及び第２実施形態のインピーダンス整合装置を備える高周波装置を図示するブロック図である。

【図2】第１実施形態及び第２実施形態のインピーダンス整合装置を図示する回路図である。

【図3】第１実施形態のインピーダンス整合装置に備えられる各可変キャパシタを図示する回路図である。

【図4】第１実施形態のインピーダンス整合装置に備えられる基板を模式的に図示する平面図である。

【図5】第２実施形態のインピーダンス整合装置に備えられる各可変キャパシタを図示する回路図である。

【図6】第２実施形態のインピーダンス整合装置に備えられる基板を模式的に図示する平面図である。

【図7】第２実施形態のインピーダンス整合装置に備えられるπ型インピーダンス整合回路の解析モデルを図示する回路図である。

【図8】図７に図示される、第２実施形態のインピーダンス整合装置に備えられるπ型インピーダンス整合回路の解析モデルのインピーダンス整合範囲を図示するスミスチャートである。

【図9】図７に図示される、第２実施形態のインピーダンス整合装置に備えられるπ型インピーダンス整合回路の解析モデルにおいて各可変キャパシタのキャパシタンスの刻み幅が１ｐＦである場合の反射係数をプロットした散布図である。

【図10】図７に図示される、第２実施形態のインピーダンス整合装置に備えられるπ型インピーダンス整合回路の解析モデルにおいて各可変キャパシタのキャパシタンスの刻み幅が０．５ｐＦである場合の反射係数をプロットした散布図である。

【図11】図７に図示される、第２実施形態のインピーダンス整合装置に備えられるπ型インピーダンス整合回路の解析モデルにおいて各可変キャパシタのキャパシタンスの刻み幅が０．２５ｐＦである場合の反射係数をプロットした散布図である。

【図12】図７に図示される、第２実施形態のインピーダンス整合装置に備えられるπ型インピーダンス整合回路の解析モデルにおける、各可変キャパシタのキャパシタンスの刻み幅と反射係数が１％以下となる条件の数との関係を示すグラフである。

【図13】第２実施形態のインピーダンス整合装置に備えられる制御単位の各々の解析モデルを図示する回路図である。

【図14】第２実施形態のインピーダンス整合装置におけるバイアスのＮ値と各可変キャパシタのキャパシタンスとの関係を示すグラフである。

【図15】第２実施形態のインピーダンス整合装置におけるバイアスのＮ値と各可変キャパシタのキャパシタンスの差分との関係を示すグラフである。

【発明を実施するための形態】

【0025】

１．１ 高周波装置
図１は、第１実施形態及び第２実施形態のインピーダンス整合装置を備える高周波装置を図示するブロック図である。

【0026】

図１に図示される高周波装置１は、高周波電力出力装置１１及び負荷１２を備える。高周波電力出力装置１１は、図１に図示されるように、高周波電源２１及びインピーダンス整合装置２２を備える。

【0027】

高周波電源２１は、周波数ｆ（ＭＨｚ）を有する高周波電力３１を出力する。

【0028】

インピーダンス整合装置２２には、高周波電源２１により出力された高周波電力３１が入力される。インピーダンス整合装置２２は、入力された高周波電力３１に応じた高周波電力３２を出力する。インピーダンス整合装置２２は、周波数ｆ（ＭＨｚ）において高周波電源２１と負荷１２との間の整合を行う。

【0029】

負荷１２には、インピーダンス整合装置２２により出力された高周波電力３２が入力される。

【0030】

負荷１２は、プラズマ発生装置等である。負荷１２がプラズマ発生装置である場合は、周波数ｆ（ＭＨｚ）は、望ましくは、４０ＭＨｚ以上４００ＭＨｚ以下である。負荷１２が、プラズマ発生装置以外の装置であってもよい。

【0031】

高周波電力出力装置１１は、図１に図示されるように、検出回路２３をさらに備える。

【0032】

検出回路２３は、インピーダンス整合装置２２から高周波電源２１に戻る反射波３３の強度を検出する。

【0033】

インピーダンス整合装置２２は、検出回路２３により検出される反射波３３の強度が最も小さくなるように整合を行う。

【0034】

１．２ インピーダンス整合装置
図２は、第１実施形態及び第２実施形態のインピーダンス整合装置を図示する回路図である。

【0035】

第１実施形態のインピーダンス整合装置２２は、図２に図示されるように、入力端子４１、入力端子４２、出力端子４３及び出力端子４４を備える。

【0036】

入力端子４１と入力端子４２との間には、インピーダンス整合装置２２に入力される高周波電力３１が入力される。出力端子４３と出力端子４４との間からは、インピーダンス整合装置２２により出力される高周波電力３２が出力される。

【0037】

インピーダンス整合装置２２は、図２に図示されるように、インダクタ４５、可変キャパシタ４６ｐ及び可変キャパシタ４６ｑをさらに備える。

【0038】

可変キャパシタ４６ｐ及び４６ｑは、インダクタ４５に電気的に接続される。

【0039】

インダクタ４５、可変キャパシタ４６ｐ及び可変キャパシタ４６ｑは、π型インピーダンス整合回路５１を構成する。インダクタ４５は、π型インピーダンス整合回路５１の直列インダクタである。また、可変キャパシタ４６ｐ及び４６ｑは、π型インピーダンス整合回路５１の並列キャパシタである。

【0040】

インダクタ４５の一端及び可変キャパシタ４６ｐの一端は、互いに電気的に接続され、入力端子４１に電気的に接続される。インダクタ４５の他端及び可変キャパシタ４６ｑの一端は、互いに電気的に接続され、出力端子４３に電気的に接続される。可変キャパシタ４６ｐの他端及び可変キャパシタ４６ｑの他端は、接地され、互いに電気的に接続され、入力端子４２及び出力端子４４に電気的に接続される。

【0041】

可変キャパシタ４６ｐ及び４６ｑの各々である各可変キャパシタ４６は、切り替え可能な離散的なキャパシタンスを有する。離散的なキャパシタンスの刻み幅ΔＣは、整合が行われる周波数ｆ（ＭＨｚ）においてΔＣ≦１００／ｆという関係を満たす。刻み幅ΔＣが当該関係を満たす場合は、周波数ｆ（ＭＨｚ）が２００ＭＨｚであるときに刻み幅ΔＣが０．５ｐＦ以下となり、周波数ｆ（ＭＨｚ）が１００ＭＨｚであるときに刻み幅ΔＣが１ｐＦ以下となり、周波数ｆ（ＭＨｚ）が５０ＭＨｚであるときに刻み幅ΔＣが２ｐＦ以下となる。これにより、整合が行われる周波数ｆ（ＭＨｚ）が高い場合でも、負荷１２のインピーダンスの変化に追随して整合を行うことができる。例えば、反射率が１％以下となる整合を行うことができる。

【0042】

インピーダンス整合装置２２が、π型インピーダンス整合回路５１を構成するインダクタ４５、可変キャパシタ４６ｐ及び可変キャパシタ４６ｑに代えて、π型インピーダンス整合回路以外のインピーダンス整合回路を構成するインダクタ及び可変キャパシタを備えてもよい。例えば、インピーダンス整合装置２２が、Ｌ型整合回路、Ｔ型整合回路等を構成するインダクタ及び可変キャパシタを備えてもよい。当該可変キャパシタは、各可変キャパシタ４６の特徴と同様の特徴を有する。

【0043】

インピーダンス整合装置２２は、図２に図示されるように、バイアス回路５２をさらに備える。

【0044】

バイアス回路５２は、バイアス６１及び６２を出力する。バイアス回路５２は、バイアス６１及び６２により、可変キャパシタ４６ｐ及び可変キャパシタ４６ｑに備えられる半導体スイッチをオン／オフする。

【0045】

可変キャパシタ４６ｐ及び４６ｑには、それぞれバイアス回路５２により出力されたバイアス６１及び６２が入力される。可変キャパシタ４６ｐ及び４６ｑのキャパシタンスは、それぞれ入力されたバイアス６１及び６２により切り替えられる。このため、可変キャパシタ４６ｐ及び４６ｑは、それぞれ入力されたバイアス６１及び６２に応じたキャパシタンスを有する。

【0046】

１．３ 可変キャパシタ
図３は、第１実施形態のインピーダンス整合装置に備えられる各可変キャパシタを図示する回路図である。

【0047】

各可変キャパシタ４６は、図３に図示されるように、複数のセクション７１ａ，７１ｂ及び７１ｃを備える。

【0048】

図３に図示される各可変キャパシタ４６においては、複数のセクション７１ａ，７１ｂ及び７１ｃは、３個のセクションである。複数のセクション７１ａ，７１ｂ及び７１ｃが２個又は４個以上のセクションに置き換えられてもよい。

【0049】

各可変キャパシタ４６は、複数の直列接続回路８１ａ，８１ｂ及び８１ｃを備える。直列接続回路８１ａ，８１ｂ及び８１ｃは、それぞれセクション７１ａ，７１ｂ及び７１ｃに属する。

【0050】

直列接続回路８１ａ，８１ｂ及び８１ｃは、互いに電気的に並列に接続される。

【0051】

直列接続回路８１ａ，８１ｂ及び８１ｃの一端は、互いに電気的に接続され、各可変キャパシタ４６の一端となる。直列接続回路８１ａ，８１ｂ及び８１ｃの他端は、接地され、互いに電気的に接続され、各可変キャパシタ４６の他端となる。

【0052】

直列接続回路８１ａ，８１ｂ及び８１ｃの各々は、図３に図示されるように、固定キャパシタ９１及び半導体スイッチ９２を備える。

【0053】

半導体スイッチ９２は、固定キャパシタ９１に電気的に直列に接続される。

【0054】

固定キャパシタ９１の一端は、固定キャパシタ９１を備える直列接続回路の一端になる。固定キャパシタ９１の他端は、半導体スイッチ９２の一端に電気的に接続される。半導体スイッチ９２の他端は、半導体スイッチ９２を備える直列接続回路の他端になる。

【0055】

各可変キャパシタ４６は、図３に図示されるように、複数のデカップリング回路８２ａ，８２ｂ及び８２ｃをさらに備える。デカップリング回路８２ａ，８２ｂ及び８２ｃは、それぞれセクション７１ａ，７１ｂ及び７１ｃに属する。

【0056】

直列接続回路８１ａ，８１ｂ及び８１ｃに備えられる半導体スイッチ９２は、それぞれデカップリング回路８２ａ，８２ｂ及び８２ｃを介してバイアス回路５２に電気的に接続される。

【0057】

デカップリング回路８２ａ，８２ｂ及び８２ｃは、それぞれバイアス回路５２により出力されて直列接続回路８１ａ，８１ｂ及び８１ｃに備えられる半導体スイッチ９２へ向かうバイアスを通過させ、それぞれ直列接続回路８１ａ，８１ｂ及び８１ｃから漏出してバイアス回路５２へ向かう高周波電力を阻止する。このため、バイアス回路５２により出力されて直列接続回路８１ａ，８１ｂ及び８１ｃに備えられる半導体スイッチ９２へ向かうバイアスは、当該半導体スイッチ９２に入力されるが、直列接続回路８１ａ，８１ｂ及び８１ｃから漏出してバイアス回路５２へ向かう高周波電力は、バイアス回路５２に入力されない。

【0058】

バイアス回路５２により出力されて直列接続回路８１ａ，８１ｂ及び８１ｃの各々に備えられる半導体スイッチ９２に入力されるバイアスは、当該半導体スイッチ９２の導通状態を制御する。当該バイアスは、オンバイアス及びオフバイアスを含む。当該半導体スイッチ９２にオンバイアスが入力された場合は、当該半導体スイッチ９２の導通状態はオン状態となる。当該半導体スイッチ９２にオフバイアスが入力された場合は、当該半導体スイッチ９２の導通状態はオフ状態となる。

【0059】

直列接続回路８１ａ，８１ｂ及び８１ｃの各々は、それに備えられる半導体スイッチ９２にオンバイアスが入力され当該半導体スイッチ９２の導通状態がオン状態となった場合は、オン時キャパシタンスを有する。また、直列接続回路８１ａ，８１ｂ及び８１ｃの各々は、それに備えられる半導体スイッチ９２にオフバイアスが入力されて当該半導体スイッチ９２の導通状態がオフ状態となった場合は、オン時キャパシタンスより小さいオフ時キャパシタンスを有する。このため、各可変キャパシタ４６は、オンバイアスが入力された半導体スイッチ９２を備える直列接続回路のオン時キャパシタンスの合計と、オフバイアスが入力された半導体スイッチ９２を備える直列接続回路のオフ時キャパシタンスの合計と、の総計に一致するキャパシタンスを有する。したがって、各可変キャパシタ４６は、切り替え可能な離散的なキャパシタンスを有し、バイアス回路５２により出力されて直列接続回路８１ａ，８１ｂ及び８１ｃに備えられる半導体スイッチ９２に入力されたバイアスに応じたキャパシタンスを有する。これにより、各可変キャパシタ４６のキャパシタンスをバイアスにより電子的に切り替えることができる。このため、各可変キャパシタ４６のキャパシタンスを短時間で変化させることができ、整合を短時間で行うことができる。例えば、整合を約０．０１秒で行うことができる。これにより、整合が行われる周波数ｆ（ＭＨｚ）が高い場合でも、負荷１２のインピーダンスの変化に追随して整合を良好に行うことができる。例えば、反射率が１％以下となる整合を行うことができる。

【0060】

バイアス回路５２は、整合を行うために必要なキャパシタンスを各可変キャパシタ４６が有するように、各可変キャパシタ４６に備えられる直列接続回路８１ａ，８１ｂ及び８１ｃに備えられる半導体スイッチ９２に入力されるバイアスを出力する。

【0061】

インピーダンス整合装置２２は、コアを水冷する機構を必要とする電子式可変インダクタンスを備えない。このため、インピーダンス整合装置２２は、コアを水冷する機構を備えなくてもよく、自然空冷又は強制空冷により冷却することができる。これにより、インピーダンス整合装置２２を小型化することができる。

【0062】

図５は、第２実施形態のインピーダンス整合装置に備えられる各可変キャパシタを図示する回路図である。

【0063】

各可変キャパシタ４６は、図５に図示されるように、複数のセクション７１ａ，７１ｂ，７１ｃ，７１ｄ，７１ｅ，７１ｆ，７１ｇ，７１ｈ及び７１ｉを備える。

【0064】

各可変キャパシタ４６は、複数の直列接続回路８１ａ，８１ｂ，８１ｃ，８１ｄ，８１ｅ，８１ｆ，８１ｇ，８１ｈ及び８１ｉを備える。直列接続回路８１ａ，８１ｂ，８１ｃ，８１ｄ，８１ｅ，８１ｆ，８１ｇ，８１ｈ及び８１ｉは、それぞれセクション７１ａ，７１ｂ，７１ｃ，７１ｄ，７１ｅ，７１ｆ，７１ｇ，７１ｈ及び７１ｉに属する。

【0065】

直列接続回路８１ａ，８１ｂ，８１ｃ，８１ｄ，８１ｅ，８１ｆ，８１ｇ，８１ｈ及び８１ｉは、互いに電気的に並列に接続される。

【0066】

直列接続回路８１ａ，８１ｂ，８１ｃ，８１ｄ，８１ｅ，８１ｆ，８１ｇ，８１ｈ及び８１ｉの一端は、互いに電気的に接続され、各可変キャパシタ４６の一端となる。直列接続回路８１ａ，８１ｂ，８１ｃ，８１ｄ，８１ｅ，８１ｆ，８１ｇ，８１ｈ及び８１ｉの他端は、接地され、互いに電気的に接続され、各可変キャパシタ４６の他端となる。

【0067】

直列接続回路８１ａ，８１ｂ，８１ｃ，８１ｄ，８１ｅ，８１ｆ，８１ｇ，８１ｈ及び８１ｉの各々は、図５に図示されるように、固定キャパシタ９１及び半導体スイッチ９２を備える。

【0068】

半導体スイッチ９２は、固定キャパシタ９１に電気的に直列に接続される。

【0069】

固定キャパシタ９１の一端は、固定キャパシタ９１を備える直列接続回路の一端になる。固定キャパシタ９１の他端は、半導体スイッチ９２の一端に電気的に接続される。半導体スイッチ９２の他端は、半導体スイッチ９２を備える直列接続回路の他端になる。

【0070】

各可変キャパシタ４６は、図５に図示されるように、複数のデカップリング回路８２ａ，８２ｂ，８２ｃ，８２ｄ，８２ｅ，８２ｆ，８２ｇ，８２ｈ及び８２ｉをさらに備える。デカップリング回路８２ａ，８２ｂ，８２ｃ，８２ｄ，８２ｅ，８２ｆ，８２ｇ，８２ｈ及び８２ｉは、それぞれセクション７１ａ，７１ｂ，７１ｃ，７１ｄ，７１ｅ，７１ｆ，７１ｇ，７１ｈ及び７１ｉに属する。

【0071】

直列接続回路８１ａ，８１ｂ，８１ｃ，８１ｄ，８１ｅ，８１ｆ，８１ｇ，８１ｈ及び８１ｉに備えられる半導体スイッチ９２は、それぞれデカップリング回路８２ａ，８２ｂ，８２ｃ，８２ｄ，８２ｅ，８２ｆ，８２ｇ，８２ｈ及び８２ｉを介してバイアス回路５２に電気的に接続される。

【0072】

デカップリング回路８２ａ，８２ｂ，８２ｃ，８２ｄ，８２ｅ，８２ｆ，８２ｇ，８２ｈ及び８２ｉは、それぞれバイアス回路５２により出力されて直列接続回路８１ａ，８１ｂ，８１ｃ，８１ｄ，８１ｅ，８１ｆ，８１ｇ，８１ｈ及び８１ｉに備えられる半導体スイッチ９２へ向かうバイアスを通過させ、それぞれ直列接続回路８１ａ，８１ｂ，８１ｃ，８１ｄ，８１ｅ，８１ｆ，８１ｇ，８１ｈ及び８１ｉから漏出してバイアス回路５２へ向かう高周波電力を阻止する。このため、バイアス回路５２により出力されて直列接続回路８１ａ，８１ｂ，８１ｃ，８１ｄ，８１ｅ，８１ｆ，８１ｇ，８１ｈ及び８１ｉに備えられる半導体スイッチ９２へ向かうバイアスは、当該半導体スイッチ９２に入力されるが、直列接続回路８１ａ，８１ｂ，８１ｃ，８１ｄ，８１ｅ，８１ｆ，８１ｇ，８１ｈ及び８１ｉから漏出してバイアス回路５２へ向かう高周波電力は、バイアス回路５２に入力されない。

【0073】

バイアス回路５２により出力されて直列接続回路８１ａ，８１ｂ，８１ｃ，８１ｄ，８１ｅ，８１ｆ，８１ｇ，８１ｈ及び８１ｉの各々に備えられる半導体スイッチ９２に入力されるバイアスは、当該半導体スイッチ９２の導通状態を制御する。当該バイアスは、オンバイアス及びオフバイアスを含む。当該半導体スイッチ９２にオンバイアスが入力された場合は、当該半導体スイッチ９２の導通状態はオン状態となる。当該半導体スイッチ９２にオフバイアスが入力された場合は、当該半導体スイッチ９２の導通状態はオフ状態となる。

【0074】

直列接続回路８１ａ，８１ｂ，８１ｃ，８１ｄ，８１ｅ，８１ｆ，８１ｇ，８１ｈ及び８１ｉの各々は、それに備えられる半導体スイッチ９２にオンバイアスが入力され当該半導体スイッチ９２の導通状態がオン状態となった場合は、オン時キャパシタンスを有する。また、直列接続回路８１ａ，８１ｂ，８１ｃ，８１ｄ，８１ｅ，８１ｆ，８１ｇ，８１ｈ及び８１ｉの各々は、それに備えられる半導体スイッチ９２にオフバイアスが入力されて当該半導体スイッチ９２の導通状態がオフ状態となった場合は、オン時キャパシタンスより小さいオフ時キャパシタンスを有する。このため、各可変キャパシタ４６は、オンバイアスが入力された半導体スイッチ９２を備える直列接続回路のオン時キャパシタンスの合計と、オフバイアスが入力された半導体スイッチ９２を備える直列接続回路のオフ時キャパシタンスの合計と、の総計に一致するキャパシタンスを有する。したがって、各可変キャパシタ４６は、切り替え可能な離散的なキャパシタンスを有し、バイアス回路５２により出力されて直列接続回路８１ａ，８１ｂ，８１ｃ，８１ｄ，８１ｅ，８１ｆ，８１ｇ，８１ｈ及び８１ｉに備えられる半導体スイッチ９２に入力されたバイアスに応じたキャパシタンスを有する。これにより、各可変キャパシタ４６のキャパシタンスをバイアスにより電子的に切り替えることができる。このため、各可変キャパシタ４６のキャパシタンスを短時間で変化させることができ、整合を短時間で行うことができる。例えば、整合を約０．０１秒で行うことができる。これにより、整合が行われる周波数ｆ（ＭＨｚ）が高い場合でも、負荷１２のインピーダンスの変化に追随して整合を良好に行うことができる。例えば、反射率が１％以下となる整合を行うことができる。

【0075】

バイアス回路５２は、整合を行うために必要なキャパシタンスを各可変キャパシタ４６が有するように、各可変キャパシタ４６に備えられる直列接続回路８１ａ，８１ｂ，８１ｃ，８１ｄ，８１ｅ，８１ｆ，８１ｇ，８１ｈ及び８１ｉに備えられる半導体スイッチ９２に入力されるバイアスを出力する。

【0076】

インピーダンス整合装置２２は、コアを水冷する機構を必要とする電子式可変インダクタンスを備えない。このため、インピーダンス整合装置２２は、コアを水冷する機構を備えなくてもよく、自然空冷又は強制空冷により冷却することができる。これにより、インピーダンス整合装置２２を小型化することができる。

【0077】

１．４ 制御単位
第２実施形態のインピーダンス整合装置２２に備えられる直列接続回路８１ｄ及び８１ｅに備えられる２個の半導体スイッチ９２には、図５に図示されるように、共通するバイアスが入力される。このため、当該２個の半導体スイッチ９２の導通状態は、同時に制御され、同時にオン状態又はオフ状態になる。また、第２実施形態のインピーダンス整合装置２２に備えられる直列接続回路８１ｆ，８１ｇ，８１ｈ及び８１ｉに備えられる４個の半導体スイッチ９２には、図５に図示されるように、共通するバイアスが入力される。このため、当該４個の半導体スイッチ９２の導通状態は、同時に制御され、同時にオン状態又はオフ状態になる。

【0078】

直列接続回路８１ａに備えられる１個の半導体スイッチ９２からなるグループ、直列接続回路８１ｂに備えられる１個の半導体スイッチ９２からなるグループ、直列接続回路８１ｃに備えられる１個の半導体スイッチ９２からなるグループ、直列接続回路８１ｄ及び８１ｅに備えられる２個の半導体スイッチ９２からなるグループ、並びに直列接続回路８１ｆ，８１ｇ，８１ｈ及び８１ｉに備えられる４個の半導体スイッチ９２からなるグループからなる５個のグループには、図５に図示されるように、互いに独立したバイアスが入力される。このため、当該５個のグループの導通状態は、互いに独立して制御することができる。

【0079】

その結果として、直列接続回路８１ａは、直列接続回路８１ａのオン時キャパシタンスに一致するオン時キャパシタンスＣ_ＯＮ（ｐＦ）を有し、直列接続回路８１ａのオフ時キャパシタンスに一致するオフ時キャパシタンスＣ_ＯＦＦ（ｐＦ）を有する制御単位１０１ｓを構成する。また、直列接続回路８１ｂは、直列接続回路８１ｂのオン時キャパシタンスに一致するオン時キャパシタンスＣ_ＯＮ（ｐＦ）を有し、直列接続回路８１ｂのオフ時キャパシタンスに一致するオフ時キャパシタンスＣ_ＯＦＦ（ｐＦ）を有する制御単位１０１ｔを構成する。また、直列接続回路８１ｃは、直列接続回路８１ｃのオン時キャパシタンスに一致するオン時キャパシタンスＣ_ＯＮ（ｐＦ）を有し、直列接続回路８１ｃのオフ時キャパシタンスに一致するオフ時キャパシタンスＣ_ＯＦＦ（ｐＦ）を有する制御単位１０１ｕを構成する。また、直列接続回路８１ｄ及び８１ｅは、直列接続回路８１ｄ及び８１ｅのオン時キャパシタンスの合計に一致するオン時キャパシタンスＣ_ＯＮ（ｐＦ）を有し、直列接続回路８１ｄ及び８１ｅのオフ時キャパシタンスの合計に一致するオフ時キャパシタンスＣ_ＯＦＦ（ｐＦ）を有する制御単位１０１ｖを構成する。また、直列接続回路８１ｆ，８１ｇ，８１ｈ及び８１ｉは、直列接続回路８１ｆ，８１ｇ，８１ｈ及び８１ｉのオン時キャパシタンスの合計に一致するオン時キャパシタンスＣ_ＯＮ（ｐＦ）を有し、直列接続回路８１ｆ，８１ｇ，８１ｈ及び８１ｉのオフ時キャパシタンスの合計に一致するオフ時キャパシタンスＣ_ＯＦＦ（ｐＦ）を有する制御単位１０１ｗを構成する。

【0080】

各可変キャパシタ４６は、５個の制御単位１０１ｓ，１０１ｔ，１０１ｕ，１０１ｖ及び１０１ｗを備えるため、切り替え可能な２^５＝３２段階の離散的なキャパシタンスを有する。

【0081】

制御単位１０１ｖは、直列接続回路８１ｄ及び８１ｅにより構成される。制御単位１０１ｗは、直列接続回路８１ｆ，８１ｇ，８１ｈ及び８１ｉにより構成される。このように制御単位が複数の並列接続回路により構成されることにより、ひとつの半導体スイッチ９２の発熱を抑えることができる。制御単位１０１ｖ及び１０１ｗの各々が複数の直列接続回路により構成されるのは、ひとつの半導体スイッチの電源容量は、制御単位１０１ｖ及び１０１ｗの各々に備えらえる半導体スイッチに要求される電源容量に満たないからである。

【0082】

１．５ 半導体スイッチ
半導体スイッチ９２は、図５に図示されるように、第１のダイオード１１１及び第２のダイオード１１２を備える。

【0083】

第２のダイオード１１２は、第１のダイオード１１１に電気的に逆並列に接続される。これにより、半導体スイッチ９２の導通状態がオン状態である場合の半導体スイッチ９２のレジスタンスを小さくすることができる。したがって、半導体スイッチ９２の導通状態がオン状態である場合の半導体スイッチ９２の電力損失を小さくすることができる。

【0084】

第１のダイオード１１１の一端及び第２のダイオード１１２の一端は、互いに電気的に接続され、半導体スイッチ９２の一端になる。第１のダイオード１１１の他端及び第２のダイオード１１２の他端は、互いに電気的に接続され、半導体スイッチ９２の他端になる。

【0085】

第１のダイオード１１１の一端は、アノードであり、第１のダイオード１１１の他端は、カソードである。また、第２のダイオード１１２の一端は、カソードであり、第２のダイオード１１２の他端は、アノードである。第１のダイオード１１１の一端がカソードであり、第１のダイオード１１１の他端がアノードであり、第２のダイオード１１２の一端がアノードであり、第２のダイオード１１２の他端がカソードであってもよい。

【0086】

半導体スイッチ９２は、キャパシタ１１３を備える。第２のダイオード１１２の他端は、キャパシタ１１３を介して第１のダイオード１１１の他端に電気的に接続される。これにより、グランド、第２のダイオード１１２の他端、第２のダイオード１１２の一端、第１のダイオード１１１の一端及び第１のダイオード１１１の他端を順次に経由するバイアスの経路が形成される。

【0087】

半導体スイッチ９２に入力されるオンバイアスは、第１のダイオード１１１及び第２のダイオード１１２に順方向電圧を印加する直流である。半導体スイッチ９２に入力されるオフバイアスは、第１のダイオード１１１及び第２のダイオード１１２に逆方向電圧を印加する直流である。

【0088】

第１のダイオード１１１及び第２のダイオード１１２は、望ましくは、ＰＩＮダイオードである。

【0089】

１．６ 基板の配置
図４は、第１実施形態のインピーダンス整合装置に備えられる基板を模式的に図示する平面図である。

【0090】

インピーダンス整合装置２２は、図４に図示されるように、複数の基板１２１ａ，１２１ｂ及び１２１ｃを備える。

【0091】

基板１２１ａ，１２１ｂ及び１２１ｃには、それぞれセクション７１ａ，７１ｂ及び７１ｃが実装される。このため、基板１２１ａ，１２１ｂ及び１２１ｃには、それぞれ直列接続回路８１ａ，８１ｂ及び８１ｃが実装される。基板１２１ａ，１２１ｂ及び１２１ｃの各々には、ひとつの直列接続回路が実装される。

【0092】

基板１２１ａ，１２１ｂ及び１２１ｃは、放射状に配置される。これにより、直列接続回路８１ａ，８１ｂ及び８１ｃのインピーダンスが均一になる。したがって、整合を良好に行うことができる。

【0093】

図６は、第２実施形態のインピーダンス整合装置に備えられる基板を模式的に図示する平面図である。

【0094】

インピーダンス整合装置２２は、図６に図示されるように、複数の基板１２１ａ，１２１ｂ，１２１ｃ，１２１ｄ，１２１ｅ，１２１ｆ，１２１ｇ，１２１ｈ及び１２１ｉを備える。

【0095】

基板１２１ａ，１２１ｂ，１２１ｃ，１２１ｄ，１２１ｅ，１２１ｆ，１２１ｇ，１２１ｈ及び１２１ｉには、それぞれセクション７１ａ，７１ｂ，７１ｃ，７１ｄ，７１ｅ，７１ｆ，７１ｇ，７１ｈ及び７１ｉが実装される。このため、基板１２１ａ，１２１ｂ，１２１ｃ，１２１ｄ，１２１ｅ，１２１ｆ，１２１ｇ，１２１ｈ及び１２１ｉには、それぞれ直列接続回路８１ａ，８１ｂ，８１ｃ，８１ｄ，８１ｅ，８１ｆ，８１ｇ，８１ｈ及び８１ｉが実装される。基板１２１ａ，１２１ｂ，１２１ｃ，１２１ｄ，１２１ｅ，１２１ｆ，１２１ｇ，１２１ｈ及び１２１ｉの各々には、ひとつの直列接続回路が実装される。

【0096】

基板１２１ａ，１２１ｂ，１２１ｃ，１２１ｄ，１２１ｅ，１２１ｆ，１２１ｇ，１２１ｈ及び１２１ｉは、放射状に配置される。これにより、直列接続回路８１ａ，８１ｂ，８１ｃ，８１ｄ，８１ｅ，８１ｆ，８１ｇ，８１ｈ及び８１ｉのインピーダンスが均一になる。したがって、整合を良好に行うことができる。

【0097】

１．７ 整合範囲
図７は、第２実施形態のインピーダンス整合装置に備えられるπ型インピーダンス整合回路の解析モデルを図示する回路図である。

【0098】

図７に図示される解析モデル１３１は、図２に図示されるπ型インピーダンス整合回路５１と同様に、インダクタ４５、可変キャパシタ４６ｐ及び可変キャパシタ４６ｑを備える。また、解析モデル１３１は、インダクタ１４１、インダクタ１４２、インダクタ１４３、インダクタ１４４、キャパシタ１４５、キャパシタ１４６、キャパシタ１４７及びキャパシタ１４８をさらに備える。

【0099】

インダクタ１４１、インダクタ１４２、インダクタ１４３及びインダクタ１４４は、浮遊インダクタンスを示す。キャパシタ１４５、キャパシタ１４６、キャパシタ１４７及びキャパシタ１４８は、浮遊キャパシタンスを示す。

【0100】

解析モデル１３１が整合を行う周波数ｆ（ＭＨｚ）は、２００ＭＨｚである。入力端子４１と入力端子４２との間に入力される高周波電力３１の電力値は、１０００Ｗである。高周波電源２１の内部インピーダンスは、５０Ωである。インダクタ４５のインダクタンスは、０．０５μＨである。インダクタ１４１のインダクタンスは、０．０１μＨである。インダクタ１４２のインダクタンスは、０．０１μＨである。インダクタ１４３のインダクタンスは、０．０５μＨである。インダクタ１４４のインダクタンスは、０．０３μＨである。可変キャパシタ４６ｐのキャパシタンスの最小値及び最大値は、それぞれ１０ｐＦ及び５０ｐＦである。可変キャパシタ４６ｑのキャパシタンスの最小値及び最大値は、それぞれ１０ｐＦ及び５０ｐＦである。キャパシタ１４５のキャパシタンスは、１０ｐＦである。キャパシタ１４６のキャパシタンスは、２５ｐＦである。キャパシタ１４７のキャパシタンスは、５０ｐＦである。キャパシタ１４８のキャパシタンスは、５ｐＦである。

【0101】

図８は、図７に図示される、第２実施形態のインピーダンス整合装置に備えられるπ型インピーダンス整合回路の解析モデルのインピーダンス整合範囲を図示するスミスチャートである。

【0102】

図８に図示されるインピーダンス整合範囲１５１は、図７に図示される解析モデル１３１を用いてシミュレーションを行うことにより得られる。

【0103】

１．８ 刻み幅
図９は、図７に図示される、第２実施形態のインピーダンス整合装置に備えられるπ型インピーダンス整合回路の解析モデルにおいて各可変キャパシタのキャパシタンスの刻み幅が１ｐＦである場合の反射係数をプロットした散布図である。図１０は、図７に図示される、第２実施形態のインピーダンス整合装置に備えられるπ型インピーダンス整合回路の解析モデルにおいて各可変キャパシタのキャパシタンスの刻み幅が０．５ｐＦである場合の反射係数をプロットした散布図である。図１１は、図７に図示される、第２実施形態のインピーダンス整合装置に備えられるπ型インピーダンス整合回路の解析モデルにおいて各可変キャパシタのキャパシタンスの刻み幅が０．２５ｐＦである場合の反射係数をプロットした散布図である。図９、図１０及び図１１においては、横軸に反射係数Γの実数成分Γｘがとられており、縦軸に反射係数Γの虚数成分Γｙがとられている。

【0104】

図９、図１０及び図１１には、反射率が１％以下となる範囲１６１も描かれている。反射率が１％以下となる範囲１６１に含まれる反射係数の数が多いことは、反射率が１％以下となる整合が容易であることを示す。

【0105】

図１２は、図７に図示される、第２実施形態のインピーダンス整合装置に備えられるπ型インピーダンス整合回路の解析モデルにおける、各可変キャパシタのキャパシタンスの刻み幅と反射係数が１％以下となる反射係数の数との関係を示すグラフである。図１２においては、横軸に各可変キャパシタのキャパシタンスの刻み幅がとられており、縦軸に反射係数が１％以下となる反射係数の数がとられている。

【0106】

図１２に図示される関係は、図９、図１０及び図１１に描かれる、反射率が１％以下となる範囲１６１に含まれる反射係数の数から得られる。

【0107】

図１２からは、各可変キャパシタ４６のキャパシタンスの刻み幅ΔＣが小さくなるほど反射係数が１％以下となる反射係数の数が多くなり、各可変キャパシタのキャパシタンスの刻み幅が概ね０．５ｐＦ以下である場合に反射係数が１％以下となる反射係数の数が著しく多くなることを理解することができる。このことは、各可変キャパシタ４６のキャパシタンスの刻み幅ΔＣが小さくなるほど反射率が１％以下となる整合が容易になり、各可変キャパシタ４６のキャパシタンスの刻み幅ΔＣが概ね０．５ｐＦ以下である場合に反射率が１％以下となる整合が著しく容易になることを意味する。

【0108】

１．９ 直列接続回路の設計
図１３は、第２実施形態のインピーダンス整合装置に備えられる制御単位の各々の解析モデルを図示する回路図である。

【0109】

図１３に図示される解析モデル１７１は、制御単位１０１ｓ，１０１ｔ，１０１ｕ，１０１ｖ及び１０１ｗの各々の解析モデルである。解析モデル１７１は、制御単位１０１ｓ，１０１ｔ，１０１ｕ，１０１ｖ及び１０１ｗの各々の等価回路となっている。

【0110】

解析モデル１７１は、図５に図示される直列接続回路８１ａ，８１ｂ，８１ｃ，８１ｄ，８１ｅ，８１ｆ，８１ｇ，８１ｈ及び８１ｉの各々と同様に、固定キャパシタ９１及び半導体スイッチ９２を備える。また、解析モデル１７１は、インダクタ１８１をさらに備える。解析モデル１７１においては、半導体スイッチ９２は、オンバイアスが入力された場合は、抵抗１８２として扱われ、オフバイアスが入力された場合は、キャパシタ１８３として扱われる。

【0111】

解析モデル１３１のオン時キャパシタンスは、固定キャパシタ９１のキャパシタンス、インダクタ１８１のインダクタンス及び抵抗１８２のレジスタンスからシミュレーションにより計算される。解析モデル１３１のオフ時キャパシタンスは、固定キャパシタ９１のキャパシタンス、インダクタ１８１のインダクタンス及びキャパシタ１８３のキャパシタンスからシミュレーションにより計算される。

【0112】

直列接続回路８１ａ，８１ｂ，８１ｃ，８１ｄ，８１ｅ，８１ｆ，８１ｇ，８１ｈ及び８１ｉに備えられる固定キャパシタ９１のキャパシタンスは、必要な刻み幅ΔＣを有する切り替え可能な離散的なキャパシタンスを各可変キャパシタ４６が有するように、解析モデル１３１を用いて計算される。

【0113】

表１は、制御単位１０１ｓ，１０１ｔ，１０１ｕ，１０１ｖ及び１０１ｗの固定キャパシタ９１のキャパシタンスＣＥ（ｐＦ）、インダクタ１８１のインダクタンスＬＬ（μＨ）、抵抗１８２のレジスタンスＲＤ（Ω）、キャパシタ１８３のキャパシタンスＣＰ（ｐＦ）、オフ時キャパシタンスＣ_ＯＦＦ（ｐＦ）及びオン時キャパシタンスＣ_ＯＮ（ｐＦ）の計算例を示す。

【0114】

【表1】

【0115】

図１４は、第２実施形態のインピーダンス整合装置におけるバイアスのＮ値と各可変キャパシタのキャパシタンスとの関係を示すグラフである。図１４においては、横軸にバイアスのＮ値がとられており、縦軸に各可変キャパシタのキャパシタンスがとられている。

【0116】

バイアスのＮ値は、バイアスの内容を示す５ビットのビット長を有するビット列を１０進法値に変換した値である。ビット列の１列目、２列目、３列目、４列目及び５列目の値が１であることは、それぞれ制御単位１０１ｓ，１０１ｔ，１０１ｕ，１０１ｖ及び１０１ｗに入力されるバイアスがオンバイアスであることを示す。ビット列の１列目、２列目、３列目、４列目及び５列目の値が０であることは、それぞれ制御単位１０１ｓ，１０１ｔ，１０１ｕ，１０１ｖ及び１０１ｗに入力されるバイアスがオフバイアスであることを示す。

【0117】

図１５は、第２実施形態のインピーダンス整合装置におけるバイアスのＮ値と各可変キャパシタのキャパシタンスの差分との関係を示すグラフである。図１５においては、横軸にバイアスのＮ値がとられており、縦軸に各可変キャパシタのキャパシタンスの差分がとられている。

【0118】

図１４及び図１５は、制御単位１０１ｓ，１０１ｔ，１０１ｕ，１０１ｖ及び１０１ｗの固定キャパシタ９１のキャパシタンスＣＥ（ｐＦ）、インダクタ１８１のインダクタンスＬＬ（μＨ）、抵抗１８２のレジスタンスＲＤ（Ω）、及びキャパシタ１８３のキャパシタンスＣＰ（ｐＦ）、オフ時キャパシタンスＣ_ＯＦＦ（ｐＦ）及びオン時キャパシタンスＣ_ＯＮ（ｐＦ）が表１に示される計算例である場合の関係を示す。

【0119】

図１５からは、表１に示される計算例によれば、各可変キャパシタ４６のキャパシタンスの差分すなわち各可変キャパシタ４６のキャパシタンスの刻み幅ΔＣが概ね０．３７ｐＦになり、反射率が１％以下となる整合を容易に行うことができることを理解することができる。

【0120】

この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。

【符号の説明】

【0121】

１ 高周波装置
１１ 高周波電力出力装置
１２ 負荷
２１ 高周波電源
２２ インピーダンス整合装置
２３ 検出回路
４５ インダクタ
４６ｐ 可変キャパシタ
４６ｑ 可変キャパシタ
５１ π型インピーダンス整合回路
５２ バイアス回路
８１ａ，８１ｂ，８１ｃ，８１ｄ，８１ｅ，８１ｆ，８１ｇ，８１ｈ，８１ｉ 直列接続回路
９１ 固定キャパシタ
９２ 半導体スイッチ
１１１ 第１のダイオード
１１２ 第２のダイオード
１２１ａ，１２１ｂ，１２１ｃ，１２１ｄ，１２１ｅ，１２１ｆ，１２１ｇ，１２１ｈ，１２１ｉ 基板

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】