特許 7404600 半導体集積回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-12-18

(45)【発行日】2023-12-26

(54)【発明の名称】半導体集積回路

(51)【国際特許分類】

   H01L 29/861 20060101AFI20231219BHJP

   H01L 29/868 20060101ALI20231219BHJP

   H01L 21/329 20060101ALI20231219BHJP

   H01L 29/87 20060101ALI20231219BHJP

   H01L 29/06 20060101ALI20231219BHJP

【ＦＩ】

H01L29/91 D

H01L29/90 Z

H01L29/06 301M

H01L29/06 301G

【請求項の数】 6

(21)【出願番号】P 2019200243

(22)【出願日】2019-11-01

(65)【公開番号】P2021072426

(43)【公開日】2021-05-06

【審査請求日】2022-05-27

(73)【特許権者】

【識別番号】000003551

【氏名又は名称】株式会社東海理化電機製作所

(74)【代理人】

【識別番号】100084995

【弁理士】

【氏名又は名称】加藤 和詳

(74)【代理人】

【識別番号】100099025

【弁理士】

【氏名又は名称】福田 浩志

(72)【発明者】

【氏名】島 健悟

(72)【発明者】

【氏名】片岡 良一

(72)【発明者】

【氏名】足立 和也

(72)【発明者】

【氏名】袴田 悠斗

【審査官】石塚 健太郎

(56)【参考文献】

【文献】特開平０５－１３６４３６（ＪＰ，Ａ）

【文献】特開平０１－１０３８５１（ＪＰ，Ａ）

【文献】特開２０１３－０８４９０３（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２９／８６１

Ｈ０１Ｌ ２９／８６８

Ｈ０１Ｌ ２１／３２９

Ｈ０１Ｌ ２９／８７

Ｈ０１Ｌ ２９／０６

(57)【特許請求の範囲】

【請求項1】

第１導電型の基板と、
前記基板上に設けられた埋め込み絶縁膜と、
前記埋め込み絶縁膜上に設けられた第１導電型の活性層と、
前記活性層内に形成された第２導電型の第１不純物領域と、
前記第１不純物領域を囲んで前記活性層内に前記第１不純物領域と離隔して形成された第２導電型の電界緩和層と、
前記電界緩和層を囲んで前記活性層内に形成された第１導電型の第２不純物領域と、
前記第２不純物領域を囲んで形成され、前記埋め込み絶縁膜に達する溝と、
を含む半導体集積回路。

【請求項2】

第１導電型の基板と、
前記基板上に設けられた埋め込み絶縁膜と、
前記埋め込み絶縁膜上に設けられた第１導電型の活性層と、
前記活性層内に形成された第２導電型のコンタクト領域と、
前記活性層内に形成され、前記コンタクト領域に接続された第２導電型の第１不純物領域と、
前記第１不純物領域を囲んで前記活性層内に形成された第２導電型の電界緩和層と、
前記電界緩和層を囲んで前記活性層内に形成された第１導電型の第２不純物領域と、
前記第２不純物領域を囲んで形成され、前記埋め込み絶縁膜に達する溝と、
を含む半導体集積回路。

【請求項3】

前記溝の内面に形成された酸化膜と、
前記第２不純物領域を囲むとともに前記酸化膜に隣接して前記活性層内に形成された第２導電型の第３不純物領域と、をさらに含む
請求項１または２に記載の半導体集積回路。

【請求項4】

前記酸化膜を介して前記溝の内部に形成された導電体をさらに含み、
前記基板、前記第１不純物領域、および前記導電体に第１電位を付与し、前記第２不純物領域に前記第１電位より低い第２電位を付与した場合に、前記活性層の全体に亘って空乏層が形成される
請求項３に記載の半導体集積回路。

【請求項5】

前記基板の平面視での外形形状がトラック形状であり、
前記電界緩和層、前記第２不純物領域、前記溝、および前記第３不純物領域の各々が、前記基板の外形形状に沿ってトラック形状に形成されている
請求項３または請求項４に記載の半導体集積回路。

【請求項6】

前記第１導電型がＰ型であり、前記第２導電型がＮ型である
請求項１から請求項５のいずれか１項に記載の半導体集積回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体集積回路、特に、ＳＯＩ構造を有する高耐圧ダイオードを含む半導体集積回路に関する。

【背景技術】

【0002】

高耐圧ダイオードに関する従来技術として、例えば特許文献１に開示された半導体装置が知られている。特許文献１に記載に係る半導体装置は、ＢＯＸ（Ｂｕｒｉｅｄ Ｏｘｉｄｅ：埋め込み絶縁膜）層２上の半導体層１０に、第１のＰ型領域１１、Ｎ＋型領域１２、Ｎ－型領域１３から成るダイオードが形成されている。半導体層１０の底部には第２のＰ型領域１４が形成され、当該第２のＰ型領域１４は絶縁酸化膜２１により複数に分割されている。本構成において、ダイオードが逆バイアス状態にあるとき、Ｎ＋型領域１２真下の第２のＰ型領域１４はほぼ第１のＮ＋型領域１２と同一の電圧となる。そして第１のＰ型領域１１に近づくにつれて第２のＰ型領域１４の電位が低くなる。その結果、半導体層１０とＢＯＸ層２との界面における電界集中が緩和され、当該ダイオードの高耐圧化を図ることができるとしている。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２００４－３３５９２２号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、上記特許文献１に係る半導体装置では、絶縁酸化膜２１により複数に分割された第２のＰ型領域１４という特殊な構造が必要になるため、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）ウェハの製造工程が複雑になり、その結果コストが高くなる、という問題がある。また、特許文献１に係る半導体装置は、構造が複雑なので、小型化の観点からも改善の余地がある。さらに、Ｎ－型領域１３がＢＯＸ層２と接触する構造となっているため、ダイオードに負バイアスを印加した際に空乏化せず、ＢＯＸ層２の膜厚が薄い場合には、耐圧を確保することが困難となるという問題がある。

【0005】

一般に、ＢＯＸ層の許容電圧はＢＯＸ層の膜厚に依存し、膜厚が厚い方が許容電圧が大きい。一方、ＢＯＸ層の膜厚は製造プロセス等に依存し、採用できる膜厚には自ずと限界がある。すなわち、ＢＯＸ層が負担できる電圧にも限界がある。この点、特許文献１に係るダイオードでは、ＢＯＸ層の負担電圧以上の耐圧を確保することが困難となっているため、ＢＯＸ層の膜厚を厚くせざるをえない（例えば、６μｍ程度）という問題があった。

【0006】

従って、ＢＯＸ層の膜厚を抑えたＳＯＩ構造を有する半導体集積回路において、小型化が可能な簡易な構成で、例えば負バイアスを印加した際に、十分な耐圧を確保することができる半導体集積回路、特にダイオードが求められていた。

【0007】

本発明は、上記事実を考慮し、簡易な構成で耐圧を向上させ、小型化が可能な半導体集積回路を提供することを目的とする。

【課題を解決するための手段】

【0008】

本発明の第１実施態様に係る半導体集積回路は、第１導電型の基板と、基板上に設けられた埋め込み絶縁膜と、埋め込み絶縁膜上に設けられた第１導電型の活性層と、活性層内に形成された第２導電型の第１不純物領域と、第１不純物領域を囲んで活性層内に形成された第２導電型の電界緩和層と、電界緩和層を囲んで活性層内に形成された第１導電型の第２不純物領域と、第２不純物領域を囲んで形成され、前記埋め込み絶縁膜に達する溝と、を含んでいる。

【0009】

第１実施態様に係る半導体集積回路は、埋め込み絶縁膜と、埋め込み絶縁膜上に形成された第１導電型の活性層と、活性層内に形成された第２導電型の第１不純物領域と、を含む。

【0010】

ここで、第１導電型の活性層と第２導電型の第１不純物領域の界面にはＰＮ接合が存在し、ダイオードが形成されている。そして、第２導電型の電界緩和層が第１不純物領域を囲んでさらに設けられているので空乏層が拡張され、その結果耐圧の向上を図ることができる。

【0011】

本発明の第２実施態様に係る半導体集積回路では、第１実施態様に係る半導体集積回路において、溝の内面に形成された酸化膜と、第２不純物領域を囲むとともに酸化膜に隣接して活性層内に形成された第２導電型の第３不純物領域と、をさらに含んでいる。

【0012】

第２実施態様に係る半導体集積回路によれば、酸化膜と、第２不純物領域を囲むとともに酸化膜に隣接して活性層内に形成された第２導電型の第３不純物領域と、をさらに含んでいる。そして、第３不純物領域がチャネルストッパとして機能するので、耐圧の低下が抑制される。

【0013】

本発明の第３実施態様に係る半導体集積回路では、第２実施態様に係る半導体集積回路において、酸化膜を介して溝の内部に形成された導電体をさらに含み、第１不純物領域および導電体に第１電位を付与し、第２不純物領域に第１電位より低い第２電位を付与した場合に、活性層の全体に亘って空乏層が形成される。

【0014】

第３実施態様に係る半導体集積回路によれば、第１不純物領域および導電体に第１電位を付与し、第２不純物領域に第１電位より低い第２電位を付与した場合に、活性層の全体に亘って空乏層が形成される。このため、負バイアスを印加した場合に、活性層全体が空乏化され、さらに効率的に耐圧の向上を図ることができる。

【0015】

本発明の第４実施態様に係る半導体集積回路では、第２実施態様または第３実施態様に係る半導体集積回路において、基板の平面視での外形形状がトラック形状であり、電界緩和層、第２不純物領域、溝、および第３不純物領域の各々が、基板の外形形状に沿ってトラック形状に形成されている。

【0016】

第４実施態様に係る半導体集積回路によれば、半導体集積回路全体がトラック形状に形成されている。このため、半導体集積回路の断面方向に依存することなく耐圧の向上を図ることができる。

【0017】

本発明の第５実施態様に係る半導体集積回路では、第１実施態様から第４実施態様のいずれか１つに係る半導体集積回路において、第１導電型がＰ型であり、第２導電型がＮ型である。

【0018】

第５実施態様に係る半導体集積回路によれば、活性層がＰ型となる。このため、カソード領域を囲んでアノード領域が配置された半導体集積回路を構成することができる。

【発明の効果】

【0019】

本発明によれば、簡易な構成で耐圧を向上させ、小型化が可能な半導体集積回路を提供することができる、という優れた効果を奏する。

【図面の簡単な説明】

【0020】

【図1】本発明の実施の形態に係る半導体集積回路の構成の一例を示す、（ａ）は断面図、（ｂ）は平面図である。

【図2】本発明の実施の形態に係る半導体集積回路の、バイアスの印加方法を示す断面図である。

【発明を実施するための形態】

【0021】

以下、図１および図２を参照して、本発明の一実施の形態に係る半導体集積回路について説明する。以下の実施の形態では、本発明に係る半導体集積回路を高耐圧ダイオードに適用した形態を例示して説明する。また、本実施の形態に係る半導体集積回路は、一例としてＳＯＩウェハを用いたＤＴＩ（Ｄｅｅｐ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）技術を採用して製造される。つまり、本実施の形態に係る半導体集積回路は、ＳＯＩウェハのＢＯＸ層に達するトレンチ（溝）を備えている。ここで、本実施の形態では、「高耐圧」の具体的な電圧の一例として、６００Ｖ以上を想定している。なお、各図面において同一または等価な構成要素および部分には同一の参照符号を付与し、重複する説明は適宜省略する。

【0022】

図１（ａ）は、本実施の形態に係る半導体集積回路１０の断面図の一例を、図１（ｂ）は半導体集積回路１０の平面図の一例を示している。図１（ａ）は、図１（ｂ）に示すＡ－Ａ’線で切断した半導体集積回路１０の断面図である。ただし、図１（ｂ）では、図１（ａ）に示す構成の一部を省略して図示している。図１（ａ）に示すように、半導体集積回路１０は、半導体基板１２、埋め込み絶縁膜１４、Ｐ型不純物領域１６、Ｎ型不純物領域１８、アノード電極２０、およびカソード電極２２を含んで構成されている。

【0023】

本実施の形態に係る半導体集積回路１０は、上述したように、一例としてＳＯＩウェハを用いて製造されている。すなわち、半導体基板１２は、一例としてＰ型（Ｐ－）のシリコン基板とされて、埋め込み絶縁膜１４はいわゆるＢＯＸ層である。Ｐ型不純物領域１６（Ｐ－）、Ｎ型不純物領域１８（Ｎ－）の各々は、ＳＯＩウェハに含まれるシリコン半導体層に形成されている。Ｐ型不純物領域１６は半導体集積回路１０のアノードを構成する層の一部であり、Ｐ＋コンタクト領域２６を介してアノード電極２０に接続されている。
Ｎ型不純物領域１８は半導体集積回路１０のカソードを構成する層の一部であり、Ｎ＋コンタクト領域３４を介してカソード電極２２に接続されている。Ｐ型不純物領域１６とＮ型不純物領域１８との界面には、ＰＮ接合が形成されている。ここで、本実施の形態では、Ｐ－は比較的低い濃度のＰ型不純物領域を、Ｐ＋は比較的濃度の高いＰ型不純物領域を、Ｎ－は比較的低い濃度のＮ型不純物領域を、Ｎ＋は比較的濃度の高いＮ型不純物領域を、各々意味している。

【0024】

半導体集積回路１０は、さらに、ポリシリコン２４、および酸化膜２８を含んでいる。
ポリシリコン２４は、ＳＯＩウェハのシリコン半導体層に形成されたトレンチ２９（溝）を充填して形成されている。本実施の形態に係るトレンチ２９は、一例として、埋め込み絶縁膜１４に到達する深さを有している。酸化膜２８は、例えばシリコン酸化膜（ＳｉＯ２）を用いてトレンチ２９の底部を含む内壁に形成されている。トレンチ２９によって、例えば半導体集積回路１０を他の回路素子から容易に分離することができる。ポリシリコン２４をトレンチ２９に充填することにより、後述するように埋め込み絶縁膜１４に連なるポリシリコン２４にバイアス電圧（本実施の形態では接地電位）を印加することができる。なお、「ポリシリコン２４」は、本発明に係る「導電体」の一例である。

【0025】

半導体集積回路１０は、さらにＮ－不純物領域３０、およびＮ－不純物領域３２を含んで構成されているが、Ｎ－不純物領域３０、およびＮ－不純物領域３２の詳細については後述する。

【0026】

図１（ｂ）に示すように、本実施の形態に係る半導体集積回路１０は、平面視で、矩形部分の両側に半円形を接続した、トラック形状をなしている。そして、Ｎ－不純物領域３０はＮ型不純物領域１８を囲んで形成され、Ｐ＋コンタクト領域２６はＮ－不純物領域３０を囲んで形成され、ポリシリコン２４はＰ＋コンタクト領域２６を囲んで形成されている。なお、図１（ｂ）で図示を省略しているＮ－不純物領域３２も、Ｐ＋コンタクト領域２６を囲んで、Ｐ＋コンタクト領域２６とポリシリコン２４の間に形成されている。

【0027】

図１（ｂ）に示すように、半導体集積回路１０では、カソード電極２２が複数の不純物領域で囲まれて配置されている。従って、半導体集積回路１０をパッケージ等に実装する場合には、カソード電極２２は例えばボンディングワイヤを用いて外部端子と接続される。つまり、カソード電極２２は、電極パッドの機能を有する。これに対しアノード電極２０は、図１（ｂ）に示すように、半導体集積回路１０の外部まで延伸された構成となっていおり、延伸先で電極パッドに接続される。

【0028】

次に、図２を参照して、半導体集積回路１０へのバイアス電圧の印加方法について説明する。図２は、バイアス電圧の印加方法の一例として、負バイアス（逆バイアス）を印加する場合の電源３６の接続方法を示している。すなわち、図２に示すように、電源３６の正極を、ＧＮＤ（グランド）に接続されたカソード電極２２に接続し、負極をアノード電極２０に接続する。この際、半導体基板１２、およびポリシリコン２４もＧＮＤに接続する。

【0029】

この場合、電源３６の電圧をＶｂとすると、アノード電極２０には電圧－Ｖｂが印加され、カソード電極２２の電位が０Ｖであることから、ダイオードとしての半導体集積回路１０の端子間の電位差はＶｂとなる。なお、図２に示す半導体集積回路１０への負バイアスの印加は、例えば半導体集積回路１０を静電保護素子として用いる場合に行う。

【0030】

ここで、半導体集積回路１０では、Ｐ型不純物領域１６とＮ型不純物領域１８との界面にＰＮ接合が形成されている。図２に示すように、半導体集積回路１０に負バイアスを印加すると、該ＰＮ接合を起点として空乏層ＤＬＴが形成される。半導体集積回路１０では、ダイオードを形成する半導体層（活性層）がＰ型のＰ型不純物領域１６とされている。
そのため、埋め込み絶縁膜１４を挟んで対向するＧＮＤ電位の半導体基板１２に対して負バイアスが印加されると、Ｐ型不純物領域１６が埋め込み絶縁膜１４と接する界面付近まで空乏化し、半導体基板１２とＰ型不純物領域１６との間の電位差に起因するブレークダウンが抑制される。このため、埋め込み絶縁膜１４（ＢＯＸ層）の膜厚を従来技術に比較して薄くする（例えば、４μｍ程度まで薄くする）ことが可能となっている。この点が、ＢＯＸ層２と接する絶縁構造で耐圧を確保する構造となっている、上述の特許文献１に係る半導体装置と根本的に異なる点である。

【0031】

また、半導体集積回路１０では、上記効果と同様に、トレンチ２９の近傍でもブレークダウンが抑制される構成となっている。すなわち、Ｐ型不純物領域１６に負電位が印加され、ポリシリコン２４がＧＮＤに接続されているので、酸化膜２８を介してＰ型不純物領域１６が空乏化され、Ｐ型不純物領域１６の周縁部でのブレークダウンが抑制されている。すなわち、半導体集積回路１０では、Ｐ型不純物領域１６の全体に亘って空乏層が形成されるように構成されている。その結果、従来技術より膜厚の薄い（例えば、４μｍ）埋め込み絶縁膜１４（ＢＯＸ層）でも高耐圧を確保することができる。

【0032】

図２に示すＮ－不純物領域３０は、電界緩和層としての機能を有する。すなわち、Ｎ－不純物領域３０は空乏層ＤＬＴに対してＮ型不純物領域１８と同様の作用を有し、空乏層ＤＬＴを拡大する作用を奏する。つまり、Ｎ－不純物領域３０は、Ｎ型不純物領域１８に対して形成された空乏層ＤＬＴと一体化され、さらに上述したトレンチ２９の近傍の空乏層と結合され、空乏層ＤＬＴを横方向（図２の紙面左右方向）に広げる作用を有する。なお、Ｎ－不純物領域３０は、半導体集積回路１０に求められる耐圧等を勘案して設ければよいもので、必須のものではない。

【0033】

アノード電極２０の配線には負バイアスが印加されており、半導体集積回路１０の表面付近のＰ＋層（Ｐ＋コンタクト領域２６）、およびＰ－層（Ｐ型不純物領域１６）は、等電位となっている。そのため、本実施の形態に係る半導体集積回路１０では、配線（アノード電極２０）によるバイアス効果は受けにくい。ただし、半導体集積回路１０の周縁部では、Ｐ型不純物領域１６の電位がアノード電極２０の配線と比較して高く（ＧＮＤに近く）なっている。そのため、Ｐ型蓄積効果が発生し、該Ｐ型蓄積効果領域がトレンチ２９の周辺部における空乏層ＤＬＴと接することによって、半導体集積回路１０の耐圧が低下することも想定される。半導体集積回路１０では、このメカニズムのよるブレークダウンを抑制するため、トレンチ２９の周辺部にＮ－不純物領域３２を形成している。つまり、Ｎ－不純物領域３２はチャネルストッパとしての機能を有する。ここで、「バイアス効果」、あるいは「蓄積効果」とは、「ＭＯＳ効果」ともよばれ、配線の下部の半導体層に電荷の反転層が形成されることをいう。なお、Ｎ－不純物領域３２は、半導体集積回路１０に求められる耐圧等を勘案して設ければよいもので、必須のものではない。

【0034】

本実施の形態に係る半導体集積回路１０は、上述した構造による効果を有効あらしめるために、平面視での形状を図１（ｂ）に示すようなトラック形状としている。すなわち、半導体集積回路１０をトラック形状とすることで、様々な方向の断面構造を図１（ａ）に示す断面構造とすることができる。つまり、半導体集積回路１０の断面構造の方向依存性をなくすことにより、空乏層ＤＬＴが等方的に拡がり、どの方向に対しても等しく耐圧向上の効果を発揮させることができる。なお、本実施の形態では、半導体集積回路１０の平面視での形状をトラック形状とする形態を例示して説明したが、これに限られず、円形状、楕円形状等他の形状を用いた形態としてもよい。ただし、当該形状は角を有さないことが好ましい。

【0035】

以上詳述したように、上記構成を有する本実施の形態に係る半導体集積回路によれば、従来技術のようにＳＯＩウェハの構造を複雑な構造とすることなく、また、占有面積のより小さい構造で高耐圧を確保することが可能な半導体集積回路（ダイオード）を構成することができる。

【0036】

なお、上記実施の形態では、Ｐ型の半導体基板を用いた形態を例示して説明したが、Ｎ型基板を用いた形態としてもよい。この場合は、上記において、Ｐ型をＮ型に、Ｎ型をＰ型に読み替えればよい。

【符号の説明】

【0037】

１０・・・半導体集積回路、１２・・・半導体基板、１４・・・埋め込み絶縁膜、１６・・・Ｐ型不純物領域、１８・・・Ｎ型不純物領域、２０・・・アノード電極、２２・・・カソード電極、２４・・・ポリシリコン、２６・・・Ｐ＋コンタクト領域、２８・・・酸化膜、２９・・・トレンチ、３０・・・Ｎ－不純物領域、３２・・・Ｎ－不純物領域、３４・・・Ｎ＋コンタクト領域、３６・・・電源、Ｖｂ・・・電圧、ＤＬＴ・・・空乏層

【図1】

【図2】