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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-12-18
(45)【発行日】2023-12-26
(54)【発明の名称】高電圧絶縁構造及び方法
(51)【国際特許分類】
H01L 21/822 20060101AFI20231219BHJP
H01L 27/04 20060101ALI20231219BHJP
H01G 4/33 20060101ALI20231219BHJP
【ＦＩ】
H01L27/04 C
H01G4/33 102
【請求項の数】
27
(21)【出願番号】P 2020536567
(86)(22)【出願日】2018-12-31
(65)【公表番号】
(43)【公表日】2021-03-25
(86)【国際出願番号】 US2018068121
(87)【国際公開番号】W WO2019133963
(87)【国際公開日】2019-07-04
【審査請求日】2021-12-27
(31)【優先権主張番号】15/857,778
(32)【優先日】2017-12-29
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】507107291
【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド
(74)【代理人】
【識別番号】230129078
【弁護士】
【氏名又は名称】佐藤 仁
(72)【発明者】
【氏名】トーマス ダイアー ボニフィールド
(72)【発明者】
【氏名】カナン サウンダラパンディアン
【審査官】鈴木 聡一郎
(56)【参考文献】
【文献】特開２０１４－２２９７１１（ＪＰ，Ａ）
【文献】特開２００４－２８８７８６（ＪＰ，Ａ）
【文献】特表２００８－５３２３０８（ＪＰ，Ａ）
【文献】特開２０１６－０２８４０７（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２１／８２２
Ｈ０１Ｌ ２７／０４
Ｈ０１Ｌ ２９／７８６
Ｈ０１Ｇ ４／３３
(57)【特許請求の範囲】
【請求項1】
マイクロ電子デバイスであって、第１の電圧構成要素の第１の電圧プレートであって、第１の側上の第１の端と反対の第２の側上の第２の端とを有する、前記第１の電圧プレートと、
前記第１の電圧構成要素の第２の電圧プレートであって、前記第１の側上の第１の端と前記第２の側上の第２の端とを有する、前記第２の電圧プレートと、
前記第１の電圧プレートと前記第２の電圧プレートとの間に配置される第１の誘電体層と、
前記第１の誘電体層と前記第１の電圧プレートとの間に配置されて浮遊している第１の導電性プレートであって、前記第１の側上の第１の端と前記第２の側上の第２の端とを有し、前記第１の導電性プレートの第１の端が前記第１の電圧プレートの第１の端を過ぎて延在し、前記第１の導電性プレートの第２の端が前記第１の電圧プレートの第２の端を過ぎて延在し、前記第２の電圧プレートの第１の端が前記第１の導電性プレートの第１の端を越えず、前記第２の電圧プレートの第２の端が前記第１の導電性プレートの第２の端を越えない、前記第１の導電性プレートと、
前記第１の導電性プレートと前記第１の電圧プレートとの間に配置される第２の誘電体層と、
絶縁破断であって、前記第１の誘電体層が前記絶縁破断で連続しないように前記第１の誘電体層内に形成され、前記第１の導電性プレートを囲む、前記絶縁破断と、
を含む、マイクロ電子デバイス。
【請求項2】
請求項１に記載のマイクロ電子デバイスであって、前記第１の電圧構成要素が高電圧コンデンサであり、前記第２の電圧プレートが前記高電圧コンデンサの下側プレートであり、前記第１の電圧プレートが前記高電圧コンデンサの上側プレートであり、前記第１の導電性プレートが前記第１の電圧プレートと前記第２の電圧プレートとから電気的に絶縁される、マイクロ電子デバイス。
【請求項3】
請求項１に記載のマイクロ電子デバイスであって、前記第１の誘電体層が第１の厚みを有し、前記第２の誘電体層が第２の厚みを有し、前記第１の厚みが前記第２の厚みとは異なる、マイクロ電子デバイス。
【請求項4】
請求項１に記載のマイクロ電子デバイスであって、前記第１の誘電体層が、二酸化シリコンベースの誘電体材料を含む複数の誘電体層を含む、マイクロ電子デバイス。
【請求項5】
請求項１に記載のマイクロ電子デバイスであって、前記絶縁破断の外に配置される第２の電圧構成要素を更に含む、マイクロ電子デバイス。
【請求項6】
請求項１に記載のマイクロ電子デバイスであって、前記第１の誘電体層が、その中に埋め込まれた相互接続構造とビアとを有する、マイクロ電子デバイス。
【請求項7】
請求項１に記載のマイクロ電子デバイスであって、前記第１の誘電体層が、各々がその中に埋め込まれた相互接続構造とビアとを備える多数の誘電体層を含む、マイクロ電子デバイス。
【請求項8】
請求項１に記載のマイクロ電子デバイスであって、
前記第１の導電性プレートと前記第１の誘電体層との間に配置される第２の導電性プレートと、
前記第１の導電性プレートと前記第２の導電性プレートとの間に配置される第３の誘電体層と、
を更に含む、マイクロ電子デバイス。
【請求項9】
請求項８に記載のマイクロ電子デバイスであって、前記第１の導電性プレートが第１の横方向寸法を有し、前記第２の導電性プレートが前記第１の横方向寸法と異なる第２の横方向寸法を有する、マイクロ電子デバイス。
デバイス。
【請求項10】
キャパシタであって、基板の上に配置される第１の導電性キャパシタプレートであって、第１の側上の第１の端と反対の第２の側上の第２の端とを有し、前記基板に形成された内部回路に電気的に結合される、前記第１の導電性キャパシタプレートと、
前記第１の導電性キャパシタプレートの上に配置される第１の誘電体層と、
前記第１の誘電体層の上に配置される第１の導電性浮遊プレートであって、前記第１の側上の第１の端と前記第２の側上の第２の端とを有し、前記第１の導電性キャパシタプレートから電気的に絶縁される、前記第１の導電性浮遊プレートと、
前記第１の導電性浮遊プレートの上に配置される第２の誘電体層と、
前記第２の誘電体層の上に配置される第２の導電性キャパシタプレートであって、前記第１の側上の第１の端と前記第２の側上の第２の端とを有し、第１の導電性浮遊プレートから電気的に絶縁され、外部回路に電気的に結合されるように構成される、前記第２の導電性キャパシタプレートと、
を含み、
前記第１の導電性浮遊プレートの第１の端が前記第２の導電性キャパシタプレートの第１の端を越えて前記第１の導電性キャパシタプレートの第１の端の範囲まで延在し、前記第１の導電性浮遊プレートの第２の端が前記第２の導電性キャパシタプレートの第２の端を越えて前記第１の導電性キャパシタプレートの第２の端の範囲まで延在する、キャパシタ。
【請求項11】
請求項１０に記載のキャパシタであって、前記第１の誘電体層が第１の厚みを有し、前記第２の誘電体層が第２の厚みを有し、前記第１の厚みが前記第２の厚みとは異なる、キャパシタ。
【請求項12】
請求項１０に記載のキャパシタであって、前記第１の導電性浮遊プレートが、前記第１の導電性キャパシタプレートの横方向寸法とは異なる横方向寸法を有する、キャパシタ。
【請求項13】
請求項１０に記載のキャパシタであって、前記第１の誘電体層が、二酸化シリコンベースの誘電体材料を含む複数の誘電体層を含む、キャパシタ。
【請求項14】
請求項１０に記載のキャパシタであって、前記第１の誘電体層が、その中に埋め込まれた相互接続構造とビアとを有する、キャパシタ。
【請求項15】
請求項１０に記載のキャパシタであって、前記第１の誘電体層が、各々がその中に埋め込まれた相互接続構造とビアとを備える多数の誘電体層を含む、キャパシタ。
【請求項16】
請求項１０に記載のキャパシタであって、
前記第１の導電性浮遊プレートと前記第１の誘電体層との間に配置される第２の導電性浮遊プレートであって、前記第１及び第２の導電性キャパシタプレートから電気的に絶縁される、前記第２の導電性浮遊プレートと、
前記第１の導電性浮遊プレートと前記第２の導電性浮遊プレートとの間に配置される第３の誘電体層と、
を更に含む、キャパシタ。
【請求項17】
請求項１６に記載のキャパシタであって、
前記第２の導電性浮遊プレートが、前記第１の導電性浮遊プレートの横方向寸法と異なる横方向寸法を有する、キャパシタ。
【請求項18】
マイクロ電子デバイスであって、キャパシタであって、
基板の上に配置される第１のキャパシタプレートであって、第１の方向における第１の横方向寸法を有する、前記第１のキャパシタプレートと、
前記第１のキャパシタプレートの上に配置される第１の誘電体層と、
前記第１の誘電体層の上に配置されて前記第１のキャパシタプレートから電気的に絶縁される第１の導電性浮遊プレートであって、前記第１の方向における第２の横方向寸法を有し、前記第１のキャパシタプレートが前記第１の導電性浮遊プレートを越えて延在しない、前記第１の導電性浮遊プレートと、
前記第１の導電性浮遊プレートの上に配置される第２の誘電体層と、
前記第２の誘電体層の上に配置されて前記第１のキャパシタプレートと前記第１の導電性浮遊プレートとから電気的に絶縁される第２のキャパシタプレートであって、前記第１の方向における第３の横方向寸法を有し、前記第１の導電性浮遊プレートが前記第１の方向に沿った２つの対向する側上に前記第２のキャパシタプレートを過ぎて延在する、前記第２のキャパシタプレートと、
を含む、前記キャパシタを含み、
前記第２の横方向寸法が、前記第３の横方向寸法より大きく、前記第１の横方向寸法と同じ長さである、マイクロ電子デバイス。
【請求項19】
請求項１８に記載のマイクロ電子デバイスであって、前記第１の誘電体層が、その中に埋め込まれた相互接続構造とビアとを有する、マイクロ電子デバイス。
【請求項20】
請求項１８に記載のマイクロ電子デバイスであって、前記第１の誘電体層が、各々がその中に埋め込まれた相互接続構造とビアとを備える多数の誘電体層を含む、マイクロ電子デバイス。
【請求項21】
マイクロ電子デバイスであって、キャパシタであって、
基板の上に配置される第１のキャパシタプレートであって、第１の方向における第１の横方向寸法を有する、前記第１のキャパシタプレートと、
前記第１のキャパシタプレートの上に配置される第１の誘電体層と、
前記第１の誘電体層の上に配置される第１の導電性浮遊プレートであって、前記第１の方向における第２の横方向寸法を有し、前記第１のキャパシタプレートから電気的に絶縁される、前記第１の導電性浮遊プレートと、
前記第１の導電性浮遊プレートの上に配置される第２の誘電体層と、
前記第２の誘電体層の上に配置される第２のキャパシタプレートであって、前記第１の方向における第３の横方向寸法を有し、前記第１のキャパシタプレートと前記第１の導電性浮遊プレートとから電気的に絶縁される、前記第２のキャパシタプレートと、
を含み、
前記第１の方向に沿った２つの反対方向で、前記第１のキャパシタプレートが前記第１の導電性浮遊プレートを超えて延在せず、前記第１の導電性浮遊プレートが前記第２のキャパシタプレートを過ぎて延在し、
前記第２の横方向寸法が少なくとも前記第１の横方向寸法と同じぐらいに前記第３の横方向寸法より大きい、前記キャパシタを含む、マイクロ電子デバイス。
【請求項22】
請求項２１に記載のマイクロ電子デバイスであって、
前記第１の誘電体層が、その中に埋め込まれた相互接続構造とビアとを有する、マイクロ電子デバイス。
【請求項23】
請求項２１に記載のマイクロ電子デバイスであって、
前記第１の誘電体層が、各々がその中に埋め込まれた相互接続構造とビアとを備える多数の誘電体層を含む、マイクロ電子デバイス。
【請求項24】
請求項２３に記載のマイクロ電子デバイスであって、
前記多数の誘電体層に埋め込まれた前記相互接続構造と前記ビアとが、少なくとも部分的に前記キャパシタを囲むファラデーケージ構造を形成する、マイクロ電子デバイス。
【請求項25】
請求項２４に記載のマイクロ電子デバイスであって、
前記基板上に形成される１つ又はそれ以上の構成要素であって、前記ファラデーケージ構造の外に配置される、前記１つ又はそれ以上の構成要素を更に含む、マイクロ電子デバイス。
【請求項26】
請求項２１に記載のマイクロ電子デバイスであって、
前記第１のキャパシタプレートと前記第１の誘電体層との間に配置される第２の導電性浮遊プレートと、
前記第１の導電性浮遊プレートと前記第２の導電性浮遊プレートとの間に配置される第３の誘電体層と、
を更に含む、マイクロ電子デバイス。
【請求項27】
請求項２６に記載のマイクロ電子デバイスであって、
前記第２の導電性浮遊プレートが、前記第１の方向において前記第２の横方向寸法と異なる第４の横方向寸法を有する、マイクロ電子デバイス。
【発明の詳細な説明】
【技術分野】
【0001】
高電圧絶縁コンデンサは、高電圧コンデンサ金属を形成する金属の底部端で生じる高電界によって定格電圧が制限される。誘電体破壊を防止するために、高電圧コンデンサは、所定の動作電圧レベルの要件に対して過大サイズにされ得る。しかし、過大サイズのコンデンサ又は他の高電圧構成要素は、過剰なマイクロ電子デバイス面積を占有する。
【発明の概要】
【0002】
記載される例は、高電圧ノードと、低電圧ノードと、高電圧ノード及び低電圧ノード間の第１の誘電体と、第１の誘電体及び高電圧ノード間の第１の導電プレートと、第１の導電プレート及び高電圧ノード間に配置される第２の誘電体とを含む高電圧構成要素を備える、マイクロ電子デバイスを提供する。
【0003】
更なる記載される例は、基板の上に配置される導電性の第１のコンデンサプレートと、導電性下側プレートの上に配置される第１の誘電体と、第１の誘電体の上に配置される導電性の第１の浮遊プレートとを含むコンデンサを提供する。第１の浮遊プレートは、第１のコンデンサプレートから電気的に絶縁される。また、コンデンサは、第１の浮遊プレートの上に配置される第２の誘電体、及び、第２の誘電体の上に配置される導電性の第２のコンデンサプレートを含み、第２のコンデンサプレートは、第１の浮遊プレートから電気的に絶縁されている。
【0004】
更なる例は、基板の上に導電性の第１のコンデンサプレートを形成すること、導電性の下側プレートの上に第１の誘電体を形成すること、第１の誘電体の上に導電性の第１の浮遊プレートを形成すること、第１の浮遊プレートの上に第２の誘電体を形成すること、第２の誘電体の上に導電性の第２のコンデンサプレートを形成することを含む、マイクロ電子デバイスを形成する方法を提供する。
【図面の簡単な説明】
【0005】
【図1】高及び低電圧間の浮遊プレート、及び、上側及び下側コンデンサプレートを備える高電圧コンデンサを含む、例示のマイクロ電子デバイスの部分的断面側部立面図である。
【0006】
【図2】高電圧コンデンサプレートの角部において高電界強度を示す等電位ラインを図示する高電圧コンデンサを備える、別のマイクロ電子デバイスの部分的断面側部立面図である。
【0007】
【0008】
【図4】等電位ラインを図示する、高及び低電圧間の浮遊プレート、及び、上側及び下側コンデンサプレートを備える高電圧コンデンサを含む、別の例示のマイクロ電子デバイスを示す部分的断面側部立面図である。
【0009】
【0010】
【図6】等電位ラインを図示する、高及び低電圧間の浮遊プレート、及び、上側及び下側コンデンサプレートを備える高電圧コンデンサを含む、別の例示のマイクロ電子デバイスを示す部分的断面側部立面図である。
【0011】
【0012】
【図8】等電位ラインを図示する、高及び低電圧の間の多数の浮遊プレート、上側及び下側コンデンサプレートを有する高電圧コンデンサを含む、更に別の例示のマイクロ電子デバイスを示す部分的断面側部立面図である。
【発明を実施するための形態】
【0013】
図面において、全体を通して同様の参照番号は同様の要素を示し、種々の特徴は必ずしも一定の縮尺で描いてはいない。
【0014】
図１は、高電圧構成要素１０１を含むマイクロ電子デバイス１００を示す。一例において、高電圧構成要素１０１は、１つ又は複数の追加構成要素とともに集積回路（ＩＣ）デバイスに形成される垂直高電圧コンデンサである。幾つかの例において、コンデンサ１０１は、ハイブリッド回路の独立した構成要素、又はその一部である。図１におけるデバイス１００は、例えば、シリコンウェハ、ＳＯＩ（ｓｉｌｉｃｏｎ‐ｏｎ‐ｉｎｓｕｌａｔｏｒ）基板、又は他の半導体構造などの、半導体基板１０２上に形成される。１つ又はそれ以上の絶縁構造１０３が、基板１０２の上側表面の選択部分上に形成される。絶縁構造１０３は、幾つかの例でシャロートレンチアイソレーション（ＳＴＩ）特徴又はフィールド酸化物（ＦＯＸ）構造とされ得る。一例において、高電圧コンデンサ１０１は、基板１０２の上の多層メタライゼーション構造に形成される。メタライゼーション構造は、基板１０２の上に形成される第１の誘電体構造１０４を含む。一例において、第１の誘電体１０４は多層構造である。一例の第１の誘電体１０４は、プレメタル誘電体（ＰＭＤ）層１０６の上に配置される。一例において、ＰＭＤ層１０６は、基板１０２及びフィールド酸化物構造１０３の上に堆積される二酸化シリコン（ＳｉＯ２）を含む。図示した例において、導電性のファラデーケージ構造１０７が、基板１０２の上に形成されて、高電圧コンデンサデバイス１０１の全て又は一部を囲んでいる。ファラデーケージ構造１０７は第１の誘電体１０４において絶縁破断を形成し、その結果、第１の誘電体１０４は絶縁破断において連続しない。一例において、絶縁破断ファラデーケージ構造１０７は、高電圧コンデンサ１０１の全て又は少なくとも一部を横方向に囲んでいる。
【0015】
一例において、第１の誘電体１０４は多層構造である。一例において、多層構造は、集積回路製造処理を用いて多層メタライゼーション構造として形成される。図１は、本明細書では層間又はレベル間誘電体（ＩＬＤ）層と称される第１の層１０８を含む、例示の６層誘電体構造を示す。他の実装において、異なる数層が用いられ得る。一例において、第１の誘電体の個々の層は、二酸化シリコン（ＳｉＯ２）又は他の適切な誘電体材料で形成される。ある実装では、多層の第１の誘電体１０４の個々の層は、金属間誘電体（ＩＭＤ）サブ層と、ＩＭＤサブ層の上にあるＩＬＤサブ層とを含む２段で形成される。個々のＩＭＤ及びＩＬＤサブ層は、ＳｉＯ２ベースの誘電体材料などの、任意の適切な1つ又は複数の誘電体材料で形成され得る。例示のマイクロ電子デバイス１００は、高電圧コンデンサ構成要素１０１と、基板１０２上又は基板１０２内に形成される金属酸化物半導体（ＭＯＳ）トランジスタ１０９などの１つ又はそれ以上の低電圧構成要素とを含む集積回路である。タングステン又は他の導電性コンタクト１１０が、基板１０２へのファラデーケージ構造１０７の底部接続を形成するためのコンタクト、ならびにトランジスタ１０９の端子へのコンタクトを含む、ＰＭＤ層１０６の選択的部分を介して形成される。
【0016】
高電圧コンデンサ１０１の低電圧ノード１１１が、基板１０２の上に導電性の第１のコンデンサプレートとして形成される。低電圧ノード１１１は、例示の垂直コンデンサ構造１０１における底部コンデンサプレートを提供する。一例の低電圧ノード１１１は、集積回路製造の間、マルチレベルメタライゼーションプロセスの一部として、ＰＭＤ層１０６の一部の上に形成されるアルミニウム又は他の適切な導電性材料である。第１の誘電体構造１０４の第１の層１０８は、導電性の低電圧ノード１１１を覆う。或る実装の低電圧ノード１１１は、マイクロ電子デバイス１００内の１つ又はそれ以上の付加的な回路構成要素に電気的に接続される。一例において、コンデンサ１０１は、外部回路（図示せず）と通信するための絶縁コンデンサとして用いられ、下側電圧コンデンサプレートは、マイクロ電子デバイス１００内のトランシーバー回路要素（図示せず）に接続される。この例では、以下に更に説明する高電圧コンデンサプレートが外部回路に接続され、電圧電位障壁を介する通信を可能にする。低電圧ノード１１１は、図５に示されるような第１のレベル又は方法から、又は様々な実装において任意の他の金属層で形成され得る。
【0017】
第１のＩＬＤ層１０８、及び、多層の第１の誘電体構造１０４における後続のＩＬＤ層は、下にある層の頂部表面上に形成されるアルミニウムなどの、メタライゼーション相互接続構造１１２を含む。この例では、第１の層１０８は、層１０８のメタライゼーション特徴１１２から、上にあるメタライゼーション層への電気的接続を提供する、タングステンなどの導電性ビア１１３も含む。図１は７層メタライゼーション構造を示しているが、任意の数のメタライゼーション層も用いられ得る。図示した例において、第２の層１１４が、第１の層１０８の上に形成され、導電性の相互接続構造１１２及びビア１１３を含む。図示された構造は、対応する誘電体層１１５、１１６、１１７、及び１１８を備えるメタライゼーションレベルを更に含む。個々の層１１５～１１８は、導電性の相互接続構造１１２及び関連するビア１１３を含む。この例では、ファラデーケージ構造１０７は、タングステンコンタクト１１０、相互接続構造１１２、及びビア１１３を介して、基板１０２の連続的接続によって形成されて、高電圧コンデンサ１０１を概して囲み、マイクロ電子デバイス１００内の他の回路から電気的に絶縁する。このようにして、トランジスタ１０９及び他の低電圧構成要素は、コンデンサ１０１の高電圧ノード及び他の高電圧特徴から電気的に絶縁され得る。また、ファラデーケージ構造１０７の導電性構造１１０、１１２及び１１３によって提供される絶縁遮断内の層１０８及び１１４～１１７を含む第１の誘電体１０４は、高電圧コンデンサ１０１のための第１の誘電体を提供する。
【0018】
コンデンサ１０１は、第１の誘電体１０４の上に配置される導電性の第１の浮遊プレート１２０を更に含む。図示した例において、第１の浮遊プレート１２０は、アルミニウムなどの導電プレートであり、誘電体レベル１１８におけるメタライゼーションレベル特徴の一部として形成される。導電性の浮遊プレート１２０は、マイクロ電子デバイスの静電容量密度を高める。第１の浮遊プレート１２０は、第１コンデンサプレート１１１と上側コンデンサプレートから電気的に絶縁される。一例において、浮遊プレート１２０は、誘電体材料層１１７及び１１８によって完全に封止される。この例の第１誘電体１０４は、浮遊プレート１２０の下側表面と低電圧ノード１１１の上側表面との間（図１のＹ方向）に第１の厚み１２１を有する。
【0019】
高電圧コンデンサ１０１は、第１の浮遊プレート１２０の上に配置される第２の誘電体１２３を更に含む。この例では、第２の誘電体１２３は、第１の浮遊プレート１２０に重なる誘電体層１１８の部分によって形成される。また、コンデンサ１０１は、第２の誘電体１２３の上に配置される導電性の第２の又は上側コンデンサプレート１３０を含む。図示した例において、第２のコンデンサプレート１３０は、第２の誘電体１２３の頂部表面の上に形成される、アルミニウムなどの導電プレートである。第２コンデンサプレート１３０は、第１コンデンサプレート１１１及び浮遊プレート１２０から電気的に絶縁される。浮遊プレート１２０の上にある第２の誘電体１２３は、第１の浮遊プレート１２０の上側表面と高電圧ノード１３０の下側表面との間に（Ｙ方向に沿って）厚み１２２を有する。第１及び第２の厚み１２１及び１２２は同じであってもよい。或る例では、第１の厚み１２１は第２の厚み１２２とは異なる。図１の例では、第１の厚み１２１は第２の厚み１２２よりも著しく大きい。一例において、コンデンサ誘電体１０４、１２３の厚み１２１及び１２２は、少なくとも２μｍであり、低電圧ノード１１１及び場合によっては基板１０２に対する、高電圧ノード１３０の所望の動作電圧によって決定され得る。例えば、高電圧ノード１３０が１０００ボルトで動作するように設計される高電圧コンデンサ１０１のバージョンが、５ミクロン～２０ミクロンの層１２１及び１２２の組み合わせ厚みを有するコンデンサ誘電体１０４、１２３を有し得る。
【0020】
マイクロ電子デバイス１００は更に、上側ＩＭＤ誘電体層１２４と、例えば、シリコン窒化物（ＳｉＮ）、シリコンオキシナイトライド（ＳｉＯｘＮｙ）、又は二酸化シリコン（ＳｉＯ２）などの保護オーバーコート（ＰＯ）層１２６及び１２８とを含む。一例において、層１２４、１２６、及び１２８は、外部回路（図示せず）に接続される第２のコンデンサプレート１３０の上側表面へのボンドワイヤ構造１３４の接続を可能にする開口を含む。この例では、第２のコンデンサプレート１３０は、高電圧コンデンサ１０１の高電圧ノードを提供する。
【0021】
図１に示されるように、高電圧コンデンサ１０１は、低電圧ノード１１１と高電圧ノード１３０との間に配置される第１の誘電体１０４によって分離される、高電圧ノード１３０（例えば、導電性上側コンデンサプレート）及び低電圧ノード１１１（例えば、導電性下側コンデンサプレート）を含む。図１の高電圧構成要素１０１は、第１の誘電体１０４と高電圧ノード１３０との間に配置される第１の導電プレート１２０を含む。また、高電圧構成要素１０１は、第１の導電プレート１２０と高電圧ノード１３０との間に配置される第２の誘電体１２３を含む。一例において、第１の導電プレート１２０は浮遊しており、低電圧ノード１１１及び高電圧ノード１３０から電気的に絶縁される。
【0022】
高電圧ノード１３０は、第１及び第２の誘電体１０４及び１２３によって低電圧ノード１１１から絶縁されており、コンデンサ構造１０１は、高電圧ノード１３０と低電圧ノード１１１との間の付加された浮遊プレート１２０を含む。オペレーションにおいて、コンデンサプレート１１１及び１３０間に導電性浮遊プレート１２０を設けることによって、コンデンサ誘電体材料１０４及び１２３における電界分配が改変される。
【0023】
図２及び図３も参照すると、図２は、上側コンデンサプレート２０２、下側導電性コンデンサプレート２０４、及び介在誘電体材料２０６によって形成される高電圧コンデンサを有するマイクロ電子デバイス２００を示す。図２におけるコンデンサは、下側コンデンサプレート２０４の下にフィールド酸化物構造２１０を備える基板２０８の上に形成される。ファラデーケージ構造２１２が、コンデンサの側面から離間されている。図２は、上側コンデンサプレート２０２が下側コンデンサプレート２０４の電圧に対して高電圧であるときの、例示的な等電位ライン２１４を示す。電界強度は、等電位ライン２１４が上側コンデンサプレート２０２の横方向底部端付近の誘電体材料２０６において互いに近接しているところで高くなる。図３は、電界強度３０１が上側コンデンサプレート２０２の横方向端において距離Ｄ１で有意なピークに達する電界強度曲線３０１を示すグラフ３００を示す。誘電体材料破壊を回避するため、図２のコンデンサは、曲線３０１のピークが誘電体材料２０６の降伏電圧閾値を下回るように、所与の破壊定格電圧に対して過大サイズにされる。
【0024】
図１に戻り、浮遊プレート１２０を高電圧構成要素１０１内に設けることは、浮遊プレート１２０を備えないコンデンサ設計（例えば、図２）と比較して、高電圧ノード１３０の底部角部付近の電界レベルを有利に減少させる。高電圧ノード１３０は第１の横方向寸法１３１（例えば、図１のＸ方向に沿った幅）を有する。低電圧ノード１１１は第２の横寸法１３２を有し、第１の導電プレート１２０は、第３の横寸法１３３を有する。図１の例では、浮遊プレート１２０は高電圧ノード１３０より広い（浮遊プレート幅寸法１３３は上側コンデンサプレート幅寸法１３１より大きい）。また、浮遊プレート１２０は、下側コンデンサプレート１１１よりも上側コンデンサプレート１３０に近い。種々の実装において、コンデンサプレート１１１及び１３０に対する浮遊プレート１２０の相対的なサイズ及び位置は、コンデンサ１０１を過大サイズにすることを必要とせずに所与の電圧破壊定格レベルを満たすように、第１及び第２の誘電体材料１０４及び１２３における電界強度を制御するように調整され得る。これは、スタンドアロン高電圧構成要素製品であろうと集積回路であろうと、マイクロ電子デバイス１００における面積を有利に節約する。
【0025】
図４は、高電圧ノード１３０と低電圧ノード１１１との間に浮遊プレート１２０を備える高電圧コンデンサ１０１を含む、別の例示のマイクロ電子デバイス４００を示す。また、図４は、高電圧ノード１３０が低電圧ノード１１１の電圧に対して高電圧である場合の等電位ライン４０２を示す。コンデンサ１０１は概して上述の通りである。この例では、浮遊プレート１２０は、高電圧ノード１３０よりも低電圧ノード１１１に近い。（Ｙ方向に沿った）第２の誘電体１２３の厚み寸法１２２は、第１の誘電体１０４の厚み寸法１２１よりも大きい。また、浮遊プレート１２０（図４のＸ方向に沿った）横方向幅寸法１３３は、高及び低電圧ノード１３０及び１１１の横方向幅寸法１３１及び１３２よりも大きい
【0026】
図５は、図４のコンデンサにおけるコンデンサ誘電体１２３及び１０４における横方向位置（Ｘ方向に沿った）の関数として、２つの例示的な誘電体位置における対応する電界強度を示すグラフ５００を提供する。特に、図５の第１の曲線５０１は、高電圧ノード１３０のすぐ下の第２の誘電体１２３における垂直位置４０４（図４）におけるＸ方向位置の関数としての電界強度を示す。曲線５０１は、高電圧ノード１３０の横方向端に対応する第１の距離Ｄｌにおけるピークを含む。図５の第２の曲線５０２は、浮遊プレート１２０のすぐ下の第１の誘電体１０４における第２の垂直位置４０６（図４）におけるＸ方向位置の関数としての電界強度を示す。曲線５０２は、浮遊プレート１２０の横方向端に対応する第２の距離Ｄ２におけるピークを含む。この例の、より広い浮遊プレート１２０（上述した図１の例に類似）は、等電位ライン４０２を横方向外側に伸ばして、高電圧ノード１３０の底部横方向端付近の等電位ライン密集を減少させる傾向がある。浮遊プレート１２０の横方向の広がりは、コンデンサ誘電体１０４及び１２３の電界強度のピークを調整するために調節することができ、その結果、すべてのピークレベル（例えば、曲線５０１及び５０２におけるピークを含む）が所与の誘電体材料及び所与の動作の定格電圧に対する破壊公差レベル未満になるように、コンデンサ１０１が調整され得る。
【0027】
図６及び図７を参照すると、別の例示のマイクロ電子デバイス６００が、高電圧ノード１３０と、低電圧ノード１１１と、第１及び第２誘電体１０４及び１２３と、概して上述のような浮遊プレート１２０とを含む高電圧コンデンサ１０１を含んで示される。また、図６は、高電圧ノード１３０が低電圧ノード１１１より高電圧である場合の等電位ライン６０２を示す。この例では、浮遊プレート１２０は、低電圧ノード１１１よりも高電圧ノード１３０に近い。（Ｙ方向に沿った）第２の誘電体１２３の厚み寸法１２２は、第１の誘電体１０４の厚み寸法１２１よりも小さい。図４の例と同様に、浮遊プレート１２０の（図６のＸ方向に沿った）横方向幅寸法１３３は、高及び低電圧ノード１３０、１１１の横方向幅寸法１３１、１３２よりも大きい。
【0028】
図７は、図６におけるコンデンサ誘電体１２３及び１０４における（Ｘ方向に沿った）横方向位置の関数として、２つの例示的な誘電体位置６０４及び６０６における電界強度のグラフ７００を示す。グラフ７００は、高電圧ノード１３０のすぐ下の第２の誘電体１２３における垂直位置６０４（図４）における電界強度を示す第１の曲線７０１を含む。第１の曲線７０１は、高電圧ノード１３０の横方向端に対応する第１の距離Ｄｌにおけるピークを含む。グラフ７００は、浮遊プレート１２０のすぐ下の第１の誘電体１０４における第２の垂直位置６０６における電界強度を示す第２の曲線７０２を含む。曲線７０２は、浮遊プレート１２０の横方向端に対応する第２の距離Ｄ２におけるピークを含む。図６における浮遊プレート１２０は、等電位ライン６０２を横方向外側に伸ばして、高電圧ノード１３０の底部横方向端付近の等電位ライン密集を減少させる。この場合、浮遊プレート１２０の下の第１の誘電体１０４における曲線７０２の電界強度ピークは、高電圧ノード１３０の下の曲線７０１のピークよりも高くなる。
【0029】
図８を参照すると、更なる例において、２つ又はそれ以上の浮遊プレートを、高及び低電圧ノード１３０と１１１との間に含めることができる。図８は、概して上述したような高電圧コンデンサ１０１を備える、別の例示のマイクロ電子デバイスを示す。この例では、高電圧コンデンサ１０１は、コンデンサプレート１３０と１１１との間に、複数の浮遊プレート８００、８０２、及び１２０を含む。この例はまた、更なる誘電体層８０４及び８０６を含む。また、浮遊プレート８００、８０２、及び１２０は、それぞれ、異なる横方向長さ１３３、８０３、及び８０１を有する。この例では、コンデンサ１０１は、低電圧ノード１１１と最も下の浮遊プレート８００との間に深さ寸法１２１を有する第１の誘電体１０４を含む。また、第２の誘電体１２３は、厚み寸法１２２で、高電圧ノード１３０と第１の浮遊プレート１２０との間に配置される。この例における第２の浮遊プレート８０２は、第１の浮遊プレート１２０と第１の誘電体１０４との間に配置される。また、この例における第２の浮遊プレート８０２は、第１の浮遊プレート１２０よりも長い横方向寸法８０３を有する。厚み寸法８０７を有する第３の誘電体８０６が、第１の浮遊プレート１２０と第２の浮遊プレート８０２との間に配置される。第３の浮遊プレート８００は、第２の浮遊プレート８０２よりも長い横方向寸法８０１を有する。第２及び第３の浮遊プレート８０２と８００との間に、厚み寸法８０５を有する第４のコンデンサ誘電体８０４が形成される。図８は、低電圧ノード１１１よりも高い電圧で高電圧ノード１３０とのオペレーションのための等電位ライン８０８を示す。図８における等電位ライン８０８は、浮遊プレート８００、８０２、及び１２０の横方向端において高電界強度を示す密集を示す。また、上記の例のように、浮遊プレート８００、８０２、及び１２０の存在は、高電圧ノード１３０の横方向端付近の等電位ライン密集を減少させる傾向がある。
【0030】
上記の例における１つ又はそれ以上の浮遊プレート１２０、８００、８０２の使用は、高電圧電子構成要素１０１の電界分布を有利に制御する。具体的な設計は、得られる高電圧コンデンサ１０１の最大定格電圧を改善するため、及び／又は、所与の最大定格電圧に対するコンデンサ１０１のサイズを低減するために、コンデンサ１０１における高電界点の大きさを減少させるように調整され得る。このようにして、導電性浮遊プレート１２０を形成することは、マイクロ電子デバイスの静電容量密度を高める。また、浮遊プレートを用いる或る実装が、プレート間の電界を有利に増大させることができ、その横方向端から離すことにより、高電圧構成要素１０１の静電容量を増大させることができる。記載される例は、任意の一つ又は複数のタイプのコンデンサ誘電体材料及び任意の適切な導電プレート材料に関連して用いられ得る。いくつかの実施例は集積回路製造プロセスの一部として製造することができ、１つ又は複数のメタライゼーション層マスクが、選択されたメタライゼーション層又はレベル間に、１つ又は複数の浮遊プレート１２０、８００、８０２を提供するように選択的に改変される。また、そのようなマスク変形は、特定の誘電体材料破壊定格電圧及びコンデンサ動作電圧レベルのための所与の設計を調整するために、任意の所望の横方向浮遊プレート寸法を提供するように設計され得る。一例において、上述のマイクロ電子デバイスは、導電性の第１のコンデンサプレート（例えば、低電圧ノード１１１）を基板（例えば、半導体基板１０２）の上に形成すること、及び、第１の誘電体（例えば、誘電体１０４）を導電性下側プレート１１１の上に形成することによって製造され得る。第１の誘電体は複数の誘電体層（例えば、１０８、１１４～１１７）として形成され得る。この例の製造プロセスは、第１の誘電体１０４の上に導電性第１の浮遊プレート（例えば、浮遊プレート１２０）を形成すること、第１の浮遊プレート１２０の上に第２の誘電体（例えば、１２３）を形成すること、第２の誘電体１２３の上に導電性第２のコンデンサプレート（例えば、高電圧ノード１３０）を形成することを更に含む。図１において上述したように、この製造プロセスはまた、第１の誘電体１０４に絶縁破断１０７を形成して、第１の誘電体１０４が絶縁破断において連続しないようにし、絶縁破断１０７が第１の浮遊プレート１２０を囲むようにすることを含み得る。或る実施例において、この製造プロセスは、基板１０２上又は基板１０２内に１つ又はそれ以上の低電圧構成要素（例えば、図１１０９のトランジスタ）を形成することも含み得る。
【0031】
本発明の特許請求の範囲内で、説明した例示の実施例において、改変が成され得、他の実施例が可能である。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】