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特許7404743Ａ／Ｄ変換回路

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

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(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-12-18

(45)【発行日】2023-12-26

(54)【発明の名称】Ａ／Ｄ変換回路

(51)【国際特許分類】

H03M 1/50 20060101AFI20231219BHJP

【ＦＩ】

H03M1/50

【請求項の数】 9

(21)【出願番号】P 2019178864

(22)【出願日】2019-09-30

(65)【公開番号】P2021057745

(43)【公開日】2021-04-08

【審査請求日】2022-08-03

(73)【特許権者】

【識別番号】000002369

【氏名又は名称】セイコーエプソン株式会社

(74)【代理人】

【識別番号】100179475

【弁理士】

【氏名又は名称】仲井智至

(74)【代理人】

【識別番号】100216253

【弁理士】

【氏名又は名称】松岡宏紀

(74)【代理人】

【識別番号】100225901

【弁理士】

【氏名又は名称】今村真之

(72)【発明者】

【氏名】轟原正義

【審査官】工藤一光

(56)【参考文献】

【文献】特開２０１３－１１０６８３（ＪＰ，Ａ）

【文献】特開２０１８－１６３０３０（ＪＰ，Ａ）

【文献】特開２００４－７３８５（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｍ１／１２－１／６４

Ｈ０３Ｋ５／２６

(57)【特許請求の範囲】

【請求項1】

サンプリングクロック信号に同期する特定の波形の比較対象信号を生成する比較対象信号生成部と、
入力信号の電圧と前記比較対象信号の電圧とを比較することにより第１のトリガー信号を生成する比較器と、
基準クロック信号と前記第１のトリガー信号との位相差に対応する第１の時間デジタル値を算出する第１の時間デジタル変換器と、
前記第１の時間デジタル値と、前記基準クロック信号と前記サンプリングクロック信号に基づく第２のトリガー信号との位相差に対応する第２の時間デジタル値とに基づいて、前記入力信号の電圧に対応するデジタル信号を生成するデジタル信号生成部と、を備え、
前記第１の時間デジタル変換器は、
前記第１のトリガー信号に基づいて状態の遷移を開始し、前記状態を示す第１の状態情報を出力する第１の状態遷移部と、
前記基準クロック信号に同期して、前記第１の状態情報に基づく値に時間経過に応じた重み付けを行って所定の演算を行うことにより、前記第１の状態遷移部の前記状態の遷移回数に応じた前記第１の時間デジタル値を算出する第１の重み付け演算部と、を含む、Ａ／Ｄ変換回路。

【請求項2】

前記第１の状態遷移部は、前記第２のトリガー信号に基づいて前記状態の遷移を開始し、前記状態を示す第２の状態情報を出力し、
前記第１の重み付け演算部は、
前記基準クロック信号に同期して、前記第２の状態情報に基づく値に時間経過に応じた重み付けを行って前記演算を行うことにより、前記第１の状態遷移部の前記状態の遷移回数に応じた前記第２の時間デジタル値を算出する、請求項１に記載のＡ／Ｄ変換回路。

【請求項3】

前記第２の時間デジタル値を算出する第２の時間デジタル変換器を備え、
前記第２の時間デジタル変換器は、
前記第２のトリガー信号に基づいて状態の遷移を開始し、前記状態を示す第２の状態情報を出力する第２の状態遷移部と、
前記基準クロック信号に同期して、前記第２の状態情報に基づく値に時間経過に応じた重み付けを行って前記演算を行うことにより、前記第２の状態遷移部の前記状態の遷移回数に応じた前記第２の時間デジタル値を算出する第２の重み付け演算部と、を含む、請求項１に記載のＡ／Ｄ変換回路。

【請求項4】

前記基準クロック信号と前記第１のトリガー信号に同期する第３のトリガー信号との位相差に対応する第３の時間デジタル値を算出する第３の時間デジタル変換器を備え、
前記第３の時間デジタル変換器は、
前記第３のトリガー信号に基づいて状態の遷移を開始し、前記状態を示す第３の状態情報を出力する第３の状態遷移部と、
前記基準クロック信号に同期して、前記第３の状態情報に基づく値に時間経過に応じた重み付けを行って前記演算を行うことにより、前記第３の状態遷移部の前記状態の遷移回数に応じた前記第３の時間デジタル値を算出する第３の重み付け演算部と、を含み、
前記デジタル信号生成部は、
前記第１の時間デジタル値と、前記第２の時間デジタル値と、前記第３の時間デジタル値とに基づいて、前記デジタル信号を生成する、請求項３に記載のＡ／Ｄ変換回路。

【請求項5】

前記比較対象信号生成部は、
前記サンプリングクロック信号を積分する積分回路を備え、前記積分回路の出力信号に基づいて前記比較対象信号を生成する、請求項１乃至４のいずれか一項に記載のＡ／Ｄ変換回路。

【請求項6】

前記デジタル信号生成部は、
前記第１の時間デジタル値と、前記第２の時間デジタル値と、前記基準クロック信号と前記第１のトリガー信号に同期する第３のトリガー信号との位相差に対応する第３の時間デジタル値とに基づいて、前記積分回路の時定数の変動量を算出し、前記変動量が補償された前記デジタル信号を生成する、請求項５に記載のＡ／Ｄ変換回路。

【請求項7】

前記サンプリングクロック信号に基づいて前記入力信号をサンプリングして保持するサンプルホールド回路を備え、
前記比較器は、前記サンプルホールド回路によって保持された前記入力信号の電圧と前記比較対象信号の電圧とを比較することにより前記第１のトリガー信号を生成する、請求項１乃至６のいずれか一項に記載のＡ／Ｄ変換回路。

【請求項8】

前記サンプリングクロック信号は、前記基準クロック信号に同期している、請求項１乃至７のいずれか一項に記載のＡ／Ｄ変換回路。

【請求項9】

前記デジタル信号生成部は、
前記第１の時間デジタル値からオフセット値を減算し、前記オフセット値が減算された前記第１の時間デジタル値に基づいて、前記デジタル信号を生成する、請求項１乃至８のいずれか一項に記載のＡ／Ｄ変換回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、Ａ／Ｄ変換回路に関する。

【背景技術】

【0002】

特許文献１には、パルス遅延回路を構成する複数の遅延ユニットに入力信号を供給することで各遅延ユニットの遅延時間を変調し、サンプリングクロックの１周期当たりにパルス信号が通過した遅延ユニットの個数であるパルス位置を数値化することにより、入力信号をＡ／Ｄ変換するＡ／Ｄ変換装置が記載されている。特許文献１に記載のＡ／Ｄ変換装置は、複数のパルス位置数値化部の各々が、互いに位相の異なる複数のサンプリングクロックの各々が入力されてパルス位置の数値化を行い、各パルス位置数値化部で得られた数値データを平均化して最終的なＡ／Ｄ変換結果を表す数値データを生成する。したがって、特許文献１に記載のＡ／Ｄ変換装置によれば、複数の遅延ユニットの遅延量のばらつきによる精度劣化が低減され、アナログ信号を高精度にデジタル値に変換することができる。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２００４－７３８５号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、特許文献１に記載のＡ／Ｄ変換装置では、複数の遅延ユニットの遅延量のばらつきによる精度劣化を低減するために、複数のパルス位置数値化部や互いに位相の異なる複数のサンプリングクロックを生成する回路が必要であり、回路を複雑化する必要があった。

【課題を解決するための手段】

【0005】

本発明に係るＡ／Ｄ変換回路の一態様は、
サンプリングクロック信号に同期する特定の波形の比較対象信号を生成する比較対象信号生成部と、
入力信号の電圧と前記比較対象信号の電圧とを比較することにより第１のトリガー信号を生成する比較器と、
基準クロック信号と前記第１のトリガー信号との位相差に対応する第１の時間デジタル値を算出する第１の時間デジタル変換器と、
前記第１の時間デジタル値と、前記基準クロック信号と前記サンプリングクロック信号に基づく第２のトリガー信号との位相差に対応する第２の時間デジタル値とに基づいて、前記入力信号の電圧に対応するデジタル信号を生成するデジタル信号生成部と、を備え、
前記第１の時間デジタル変換器は、
前記第１のトリガー信号に基づいて状態の遷移を開始し、前記状態を示す第１の状態情報を出力する第１の状態遷移部と、
前記基準クロック信号に同期して、前記第１の状態情報に基づく値に時間経過に応じた重み付けを行って所定の演算を行うことにより、前記第１の状態遷移部の前記状態の遷移回数に応じた前記第１の時間デジタル値を算出する第１の重み付け演算部と、を含む。

【0006】

前記Ａ／Ｄ変換回路の一態様において、
前記第１の状態遷移部は、前記第２のトリガー信号に基づいて前記状態の遷移を開始し、前記状態を示す第２の状態情報を出力し、
前記第１の重み付け演算部は、
前記基準クロック信号に同期して、前記第２の状態情報に基づく値に時間経過に応じた重み付けを行って前記演算を行うことにより、前記第１の状態遷移部の前記状態の遷移回数に応じた前記第２の時間デジタル値を算出してもよい。

【0007】

前記Ａ／Ｄ変換回路の一態様は、
前記第２の時間デジタル値を算出する第２の時間デジタル変換器を備え、
前記第２の時間デジタル変換器は、
前記第２のトリガー信号に基づいて状態の遷移を開始し、前記状態を示す第２の状態情報を出力する第２の状態遷移部と、
前記基準クロック信号に同期して、前記第２の状態情報に基づく値に時間経過に応じた重み付けを行って前記演算を行うことにより、前記第２の状態遷移部の前記状態の遷移回数に応じた前記第２の時間デジタル値を算出する第２の重み付け演算部と、を含んでもよい。

【0008】

前記Ａ／Ｄ変換回路の一態様は、
前記基準クロック信号と前記第１のトリガー信号に同期する第３のトリガー信号との位相差に対応する第３の時間デジタル値を算出する第３の時間デジタル変換器を備え、
前記第３の時間デジタル変換器は、
前記第３のトリガー信号に基づいて状態の遷移を開始し、前記状態を示す第３の状態情報を出力する第３の状態遷移部と、
前記基準クロック信号に同期して、前記第３の状態情報に基づく値に時間経過に応じた重み付けを行って前記演算を行うことにより、前記第３の状態遷移部の前記状態の遷移回数に応じた前記第３の時間デジタル値を算出する第３の重み付け演算部と、を含み、
前記デジタル信号生成部は、
前記第１の時間デジタル値と、前記第２の時間デジタル値と、前記第３の時間デジタル値とに基づいて、前記デジタル信号を生成してもよい。

【0009】

前記Ａ／Ｄ変換回路の一態様において、
前記比較対象信号生成部は、
前記サンプリングクロック信号を積分する積分回路を備え、前記積分回路の出力信号に基づいて前記比較対象信号を生成してもよい。

【0010】

前記Ａ／Ｄ変換回路の一態様において、
前記デジタル信号生成部は、
前記第１の時間デジタル値と、前記第２の時間デジタル値と、前記基準クロック信号と前記第１のトリガー信号に同期する第３のトリガー信号との位相差に対応する第３の時間デジタル値とに基づいて、前記積分回路の時定数の変動量を算出し、前記変動量が補償された前記デジタル信号を生成してもよい。

【0011】

前記Ａ／Ｄ変換回路の一態様は、
前記サンプリングクロック信号に基づいて前記入力信号をサンプリングして保持するサンプルホールド回路を備え、
前記比較器は、前記サンプルホールド回路によって保持された前記入力信号の電圧と前記比較対象信号の電圧とを比較することにより前記第１のトリガー信号を生成してもよい。

【0012】

前記Ａ／Ｄ変換回路の一態様において、
前記サンプリングクロック信号は、前記基準クロック信号に同期していてもよい。

【0013】

前記Ａ／Ｄ変換回路の一態様において、
前記デジタル信号生成部は、
前記第１の時間デジタル値からオフセット値を減算し、前記オフセット値が減算された前記第１の時間デジタル値に基づいて、前記デジタル信号を生成してもよい。

【図面の簡単な説明】

【0014】

【図1】第１実施形態のＡ／Ｄ変換回路の構成を示す図。

【図2】時間デジタル変換器の構成例を示す図。

【図3】状態遷移部の構成例を示す図。

【図4】発振部の構成例を示す図。

【図5】発振部の動作タイミングの一例を示すタイミングチャート図。

【図6】重み付け演算部の構成例を示す図。

【図7】時間デジタル変換器の動作タイミングの一例を示すタイミングチャート図。

【図8】時間デジタル変換器の動作タイミングの一例を示すタイミングチャート図。

【図9】時間デジタル変換器の変形例の構成を示す図。

【図10】時間デジタル変換器の変形例の動作タイミングの一例を示すタイミングチャート図。

【図11】時間デジタル変換器の変形例の動作タイミングの一例を示すタイミングチャート図。

【図12】位相差ＰＤと状態値ＳＴ及び時間デジタル値ＴＤとの関係を示す図。

【図13】位相差ＰＤと時間デジタル値ＴＤとの関係を示す図。

【図14】第１実施形態のＡ／Ｄ変換回路の動作タイミングの一例を示すタイミングチャート図。

【図15】第２実施形態のＡ／Ｄ変換回路の構成を示す図。

【図16】第２実施形態のＡ／Ｄ変換回路の動作タイミングの一例を示すタイミングチャート図。

【図17】第３実施形態のＡ／Ｄ変換回路の構成を示す図。

【図18】第３実施形態のＡ／Ｄ変換回路の動作タイミングの一例を示すタイミングチャート図。

【図19】第４実施形態のＡ／Ｄ変換回路の構成を示す図。

【図20】第４実施形態のＡ／Ｄ変換回路の動作タイミングの一例を示すタイミングチャート図。

【図21】状態遷移部及び遷移状態取得部の変形例の構成を示す図。

【図22】状態遷移部の各信号の波形の一例を示す図。

【図23】状態遷移部及び遷移状態取得部の変形例の構成を示す図。

【図24】同期遷移部の状態遷移表を示す図。

【図25】状態遷移部の各信号の波形の一例を示す図。

【発明を実施するための形態】

【0015】

以下、本発明の好適な実施形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。

【0016】

１．第１実施形態
１－１．Ａ／Ｄ変換回路の構成
図１は、第１実施形態のＡ／Ｄ変換回路の構成を示す図である。図１に示すように、第１実施形態のＡ／Ｄ変換回路１は、比較対象信号生成部１０、比較器２０、タイミング生成部３０、デジタル信号生成部４０、及び時間デジタル変換器１００Ａ，１００Ｂを備える。

【0017】

比較対象信号生成部１０は、サンプリングクロック信号ＣＬＫ_ｓａｍｐに同期する特定の波形の比較対象信号Ｓｃを生成する。本実施形態では、比較対象信号生成部１０は、抵抗１１とコンデンサー１２とを含む。抵抗１１の一端とコンデンサー１２の一端とが電気的に接続され、コンデンサー１２の他端は接地され、抵抗１１の他端にサンプリングクロック信号ＣＬＫ_ｓａｍｐが入力される。抵抗１１とコンデンサー１２とによってサンプリングクロック信号ＣＬＫ_ｓａｍｐを積分する積分回路が構成される。このように、本実施形態では、比較対象信号生成部１０は、サンプリングクロック信号ＣＬＫ_ｓａｍｐを積分する積分回路を含み、当該積分回路の出力信号に基づいて比較対象信号Ｓｃを生成する。例えば、比較対象信号Ｓｃは、当該積分回路の出力信号そのものであってもよいし、当該積分回路の出力信号をバッファリングした信号であってもよいし、当該積分回路の出力信号の論理を反転した信号であってもよい。

【0018】

比較器２０は、アナログ信号である入力信号Ｓｉｎの電圧と比較対象信号Ｓｃの電圧とを比較することによりトリガー信号ＴＲＧ１を生成する。

【0019】

タイミング生成部３０は、トリガー信号ＴＲＧ１に基づいて、時間デジタル変換器１００Ａの動作タイミングを指示するためのトリガー信号ＴＲＧ１ｎを生成する。

【0020】

時間デジタル変換器１００Ａは、基準クロック信号ＣＬＫ_ｒｅｆとトリガー信号ＴＲＧ１ｎとが入力され、基準クロック信号ＣＬＫ_ｒｅｆとトリガー信号ＴＲＧ１ｎとの位相差に対応する時間デジタル値ＴＤ１を算出する。具体的には、時間デジタル変換器１００Ａは、基準クロック信号ＣＬＫ_ｒｅｆの基準となる時間イベントとトリガー信号ＴＲＧ１ｎの時間イベントとの位相差ＰＤ１に応じた時間デジタル値ＴＤ１を算出する。

【0021】

トリガー信号ＴＲＧ１ｎの時間イベントとは、トリガー信号ＴＲＧ１ｎが変化するタイミングであり、例えば、トリガー信号ＴＲＧ１ｎの立ち上がりエッジ又は立ち下がりエッジであってもよいし、トリガー信号ＴＲＧ１ｎの立ち上がりエッジ及び立ち下がりエッジであってもよい。

【0022】

基準クロック信号ＣＬＫ_ｒｅｆの時間イベントとは、基準クロック信号ＣＬＫ_ｒｅｆが変化するタイミングであり、例えば、基準クロック信号ＣＬＫ_ｒｅｆの立ち上がりエッジ又は立ち下がりエッジであってもよいし、基準クロック信号ＣＬＫ_ｒｅｆの立ち上がりエッジ及び立ち下がりエッジであってもよい。

【0023】

基準クロック信号ＣＬＫ_ｒｅｆの基準となる時間イベントは、例えば、トリガー信号ＴＲＧ１ｎの時間イベントが発生する前であって、かつ、後述するトリガー信号ＴＲＧ２の時間イベントが発生する前の基準クロック信号ＣＬＫ_ｒｅｆの時間イベントであってもよい。

【0024】

本実施形態では、トリガー信号ＴＲＧ１ｎの時間イベントはトリガー信号ＴＲＧ１の時間イベントとほぼ同じタイミングである。例えば、トリガー信号ＴＲＧ１ｎの時間イベントが立ち上がりエッジであり、トリガー信号ＴＲＧ１の時間イベントが立ち上がりエッジである場合、トリガー信号ＴＲＧ１ｎの立ち上がりエッジは、トリガー信号ＴＲＧ１の立ち上がりエッジとほぼ同じタイミングである。したがって、時間デジタル変換器１００Ａは、基準クロック信号ＣＬＫ_ｒｅｆとトリガー信号ＴＲＧ１との位相差ＰＤ１に対応する時間デジタル値ＴＤ１を算出すると言える。

【0025】

時間デジタル変換器１００Ｂは、基準クロック信号ＣＬＫ_ｒｅｆとトリガー信号ＴＲＧ２とが入力され、基準クロック信号ＣＬＫ_ｒｅｆとトリガー信号ＴＲＧ２との位相差に対応する時間デジタル値ＴＤ２を算出する。具体的には、時間デジタル変換器１００Ａは、基準クロック信号ＣＬＫ_ｒｅｆの基準となる時間イベントとトリガー信号ＴＲＧ２の時間イベントとの位相差ＰＤ２に応じた時間デジタル値ＴＤ２を算出する。

【0026】

トリガー信号ＴＲＧ２は、サンプリングクロック信号ＣＬＫ_ｓａｍｐに基づく信号であり、例えば、サンプリングクロック信号ＣＬＫ_ｓａｍｐそのものであってもよいし、サンプリングクロック信号ＣＬＫ_ｓａｍｐをバッファリングした信号であってもよいし、サンプリングクロック信号ＣＬＫ_ｓａｍｐの論理を反転した信号であってもよい。

【0027】

トリガー信号ＴＲＧ２の時間イベントとは、トリガー信号ＴＲＧ２が変化するタイミングであり、例えば、トリガー信号ＴＲＧ２の立ち上がりエッジ又は立ち下がりエッジであってもよいし、トリガー信号ＴＲＧ２の立ち上がりエッジ及び立ち下がりエッジであってもよい。

【0028】

デジタル信号生成部４０は、時間デジタル値ＴＤ１と、時間デジタル値ＴＤ２とに基づいて、入力信号Ｓｉｎの電圧に対応するデジタル信号ＤＯを生成する。デジタル信号生成部４０がデジタル信号ＤＯを生成するための演算の詳細については後述する。

【0029】

図１において、トリガー信号ＴＲＧ１は「第１のトリガー信号」に相当し、トリガー信号ＴＲＧ２は「第２のトリガー信号」に相当する。また、時間デジタル値ＴＤ１は「第１の時間デジタル値」に相当し、時間デジタル値ＴＤ２は「第２の時間デジタル値」に相当する。また、時間デジタル変換器１００Ａは「第１の時間デジタル変換器」に相当し、時間デジタル変換器１００Ｂは「第２の時間デジタル変換器」に相当する。

【0030】

１－２．時間デジタル変換器の構成
本実施形態では、前述の時間デジタル変換器１００Ａ及び時間デジタル変換器１００Ｂは同じ構成であり、入力される信号が異なる。したがって、以下では、時間デジタル変換器１００Ａ又は時間デジタル変換器１００Ｂである時間デジタル変換器１００の構成例について説明する。

【0031】

図２は、時間デジタル変換器１００の構成例を示す図である。図２に示す時間デジタル変換器１００は、基準クロック信号ＣＬＫ_ｒｅｆとトリガー信号ＴＲＧとの位相差に対応する時間デジタル値ＴＤを生成する。トリガー信号ＴＲＧはトリガー信号ＴＲＧ１又はトリガー信号ＴＲＧ２であり、時間デジタル値ＴＤは時間デジタル値ＴＤ１又は時間デジタル値ＴＤ２である。

【0032】

図２に示すように、時間デジタル変換器１００は、状態遷移部１１０及び重み付け演算部１２０を含む。

【0033】

状態遷移部１１０は、トリガー信号ＴＲＧに基づいて状態の遷移を開始し、状態を示す状態値ＳＴを出力する。

【0034】

重み付け演算部１２０は、基準クロック信号ＣＬＫ_ｒｅｆに同期して、状態値ＳＴに基づく値に時間経過に応じた重み付けを行って所定の演算を行うことにより、状態遷移部１１０の状態の遷移回数に応じた時間デジタル値ＴＤを算出する。本実施形態では、時間経過に応じた重み付けは、基準クロック信号ＣＬＫ_ｒｅｆの時間イベントの数に応じた重み付けである。重み付け演算部１２０は、遷移状態取得部１３０及び演算部１４０を含んでもよい。遷移状態取得部１３０は、基準クロック信号ＣＬＫ_ｒｅｆの時間イベントが発生する毎に状態値ＳＴを取得して保持し、保持する値を状態値ＬＳＴとして出力する。演算部１４０は、状態値ＳＴに基づく状態値ＬＳＴに、基準クロック信号ＣＬＫ_ｒｅｆの時間イベントの数に応じた重み付けを行って所定の演算を行うことにより、時間デジタル値ＴＤを生成する。

【0035】

なお、時間デジタル変換器１００Ａの状態遷移部１１０は「第１の状態遷移部」に相当し、時間デジタル変換器１００Ｂの状態遷移部１１０は「第２の状態遷移部」に相当する。また、時間デジタル変換器１００Ａの状態遷移部１１０から出力される状態値ＳＴは「第１の状態情報」に相当し、時間デジタル変換器１００Ｂの状態遷移部１１０から出力される状態値ＳＴは「第２の状態情報」に相当する。また、時間デジタル変換器１００Ａの重み付け演算部１２０は「第１の重み付け演算部」に相当し、時間デジタル変換器１００Ｂの重み付け演算部１２０は「第２の重み付け演算部」に相当する。

【0036】

図３は、状態遷移部１１０の構成例を示す図である。図３に示すように、状態遷移部１１０は、発振部１１１及び積算器１１２を含む。

【0037】

発振部１１１は、トリガー信号ＴＲＧの時間イベントに基づいて発振を開始し、所定数のパルスを含むクロック信号ＣＫを出力する。

【0038】

積算器１１２は、クロック信号ＣＫの時間イベントが発生する毎に、１を積算して状態値ＳＴを出力する。換言すれば、積算器１１２は、クロック信号ＣＫの時間イベントを計数して状態値ＳＴを出力する。

【0039】

クロック信号ＣＫの時間イベントが発生する毎に状態遷移部１１０の状態が遷移すると考えると、状態値ＳＴは状態遷移部１１０の状態遷移数に相当する。

【0040】

図４は、発振部１１１の構成例を示す図である。図４に示すように、発振部１１１は、排他的論理和回路２０１、反転論理積回路２０２、積算器２０３、モジュロ演算器２０４、量子化器２０５及びバッファー回路２０６を含む。

【0041】

排他的論理和回路２０１は、トリガー信号ＴＲＧと量子化器２０５から出力される量子化信号ＱＴとの排他的論理和信号ＥＸを出力する。排他的論理和信号ＥＸは、トリガー信号ＴＲＧの論理レベルと量子化信号ＱＴの論理レベルが異なるときにハイレベルとなり、トリガー信号ＴＲＧの論理レベルと量子化信号ＱＴの論理レベルが同じであるときにローレベルとなる。

【0042】

反転論理積回路２０２は、排他的論理和信号ＥＸとバッファー回路２０６の出力信号との反転論理積信号であるクロック信号ＣＫを出力する。クロック信号ＣＫは、排他的論理和信号ＥＸとバッファー回路２０６の出力信号がともにハイレベルであるときにローレベルとなり、排他的論理和信号ＥＸとバッファー回路２０６の出力信号の少なくとも一方がローレベルであるときにハイレベルとなる。

【0043】

積算器２０３は、クロック信号ＣＫの時間イベントが発生する毎に、１を積算して積算値ＣＥを出力する。換言すれば、積算器２０３は、クロック信号ＣＫの時間イベントを計数して積算値ＣＥを出力する。クロック信号ＣＫの時間イベントは、立ち上がりエッジでもよいし、立ち下がりエッジでもよいし、立ち上がりエッジと立ち下がりエッジの両方でもよい。

【0044】

モジュロ演算器２０４は、積算値ＣＥを被除数とし、所定の値を除数としてモジュロ演算を行う。すなわち、モジュロ演算器２０４は、積算値ＣＥを被除数とし、所定の値を除数として除算したときの剰余値ＭＤを出力する。除数である所定の値は適宜設定される。

【0045】

量子化器２０５は、剰余値ＭＤを所定の閾値と比較することにより、剰余値ＭＤを量子化した量子化信号ＱＴを出力する。換言すれば、量子化器２０５は、剰余値ＭＤを被除数とし、閾値を除数として除算した商を量子化信号ＱＴとして出力する。

【0046】

バッファー回路２０６は、クロック信号ＣＫをバッファリングした信号を出力する。バッファー回路２０６の出力信号は、クロック信号ＣＫを遅延させた信号である。

【0047】

図５は、図４に示す発振部１１１の動作タイミングの一例を示すタイミングチャート図である。図５は、モジュロ演算器２０４によるモジュロ演算における除数が１６であり、量子化器２０５による量子化の閾値が８である場合の例である。

【0048】

図５の例では、トリガー信号ＴＲＧの論理レベルが変化すると、排他的論理和信号ＥＸがローレベルからハイレベルに変化し、排他的論理和信号ＥＸがハイレベルの期間にクロック信号ＣＫのパルスが連続して発生する。積算値ＣＥは、クロック信号ＣＫの立ち上がりエッジ毎に１ずつ増加していき、剰余値ＭＤは、積算値ＣＥの増加とともに増加していき、積算値ＣＥが１６の整数倍となる毎に０に初期化される。量子化信号ＱＴは、剰余値ＭＤが７以下のときはローレベルとなり、剰余値ＭＤが８以上のときはハイレベルとなる。量子化信号ＱＴの論理レベルが変化すると、排他的論理和信号ＥＸがハイレベルからローレベルに変化し、クロック信号ＣＫのパルスの発生が停止する。

【0049】

図５の例では、トリガー信号ＴＲＧの論理レベルが変化する毎に、発振部１１１が８回発振し、クロック信号ＣＫの論理レベルが１６回反転してパルスが８回発生しているが、モジュロ演算器２０４によるモジュロ演算における除数と量子化器２０５による量子化の閾値を変えれば、発振部１１１の発振回数が変わり、クロック信号ＣＫのパルス数も変わる。例えば、モジュロ演算器２０４によるモジュロ演算における除数が２ｐであり、量子化器２０５による量子化の閾値がｐである場合は、トリガー信号ＴＲＧの論理レベルが変化する毎に、発振部１１１がｐ回発振し、クロック信号ＣＫの論理レベルが２ｐ回反転してパルスがｐ回発生する。この場合、状態遷移部１１０の状態遷移数に相当する状態値ＳＴの上限値はｐとなる。

【0050】

図６は、重み付け演算部１２０の構成例を示す図である。図６に示すように、重み付け演算部１２０は、レジスター１３１、レジスター１４１、減算器１４２、積算器１４３、乗算器１４４及び積算器１４５を含む。

【0051】

レジスター１３１は、基準クロック信号ＣＬＫ_ｒｅｆの時間イベントに同期して、状態値ＳＴを取り込み、状態値ＬＳＴとして保持する。レジスター１３１は、例えば、１又は複数のＤ型フリップフロップで構成される。

【0052】

レジスター１４１は、基準クロック信号ＣＬＫ_ｒｅｆの時間イベントに同期して、状態値ＬＳＴを取り込んで保持する。レジスター１４１は、例えば、１又は複数のＤ型フリップフロップで構成される。

【0053】

減算器１４２は、状態値ＬＳＴから、レジスター１４１が保持する値を減算してカウント値ＣＮＴを出力する。カウント値ＣＮＴは、基準クロック信号ＣＬＫ_ｒｅｆの連続する２つの時間イベントの間における状態値ＬＳＴの増加分に相当する。例えば、基準クロック信号ＣＬＫ_ｒｅｆの時間イベントが立ち上がりエッジであれば、カウント値ＣＮＴは、基準クロック信号ＣＬＫ_ｒｅｆの１周期の間における状態遷移部１１０の状態遷移数に相当する。

【0054】

このように、レジスター１４１及び減算器１４２は、状態遷移部１１０の状態遷移数を計数する状態遷移計数部１５０を構成する。

【0055】

積算器１４３は、初期値に対して、基準クロック信号ＣＬＫ_ｒｅｆの時間イベントが発生する毎に－１を積算して重み係数値ＷＣを出力する。換言すれば、積算器１４３は、基準クロック信号ＣＬＫ_ｒｅｆの時間イベントが発生する毎に、初期値から１ずつ減少する重み係数値ＷＣを出力する。なお、重み係数値ＷＣの初期値は、適宜設定される。

【0056】

乗算器１４４は、カウント値ＣＮＴに重み係数値ＷＣを乗算して重み付けカウント値ＷＣＮＴを出力する。

【0057】

このように、積算器１４３及び乗算器１４４は、カウント値ＣＮＴに基準クロック信号ＣＬＫ_ｒｅｆの時間イベントの数に応じた重み付けを行う重み付け部１６０を構成する。

【0058】

積算器１４５は、基準クロック信号ＣＬＫ_ｒｅｆの時間イベントが発生する毎に、重み付けカウント値ＷＣＮＴを積算して時間デジタル値ＴＤを出力する。このように、積算器１４５は、重み付けカウント値ＷＣＮＴを積算する積算部１７０を構成する。

【0059】

なお、レジスター１３１は、図２の遷移状態取得部１３０に相当する。また、状態遷移計数部１５０、重み付け部１６０及び積算部１７０は、図２の演算部１４０に相当する。

【0060】

このように構成されている時間デジタル変換器１００において、ｉ番目のカウント値ＣＮＴ、すなわち、基準クロック信号ＣＬＫ_ｒｅｆのｉ番目の１周期の間における状態遷移部１１０の状態遷移数をｍ_ｉとし、基準クロック信号ＣＬＫ_ｒｅｆのｉ番目の１周期の間における重み係数値ＷＣをｗ_ｉとすると、基準クロック信号ＣＬＫ_ｒｅｆのＮ周期後の時間デジタル値ＴＤは次式（１）で表される。

【0061】

【数1】

【0062】

この時間デジタル値ＴＤは、基準クロック信号ＣＬＫ_ｒｅｆの時間イベントとトリガー信号ＴＲＧの時間イベントとの位相差ＰＤに応じた値となる。なお、位相差ＰＤは、前述の位相差ＰＤ１又は位相差ＰＤ２である。

【0063】

図７及び図８は、時間デジタル変換器１００の動作タイミングの一例を示すタイミングチャート図である。図７及び図８において、基準クロック信号ＣＬＫ_ｒｅｆの時間イベントは立ち上がりエッジである。また、基準クロック信号ＣＬＫ_ｒｅｆの１周期の時間Ｔに対して、基準クロック信号ＣＬＫ_ｒｅｆの時間イベントとトリガー信号ＴＲＧの時間イベントとの位相差ＰＤは、図７の例ではＴ×０．５であり、図８の例ではＴ×０．７である。図７の例では、トリガー信号ＴＲＧの時間イベントが発生すると、基準クロック信号ＣＬＫ_ｒｅｆの時間イベントが発生する毎に、時間デジタル値ＴＤが０、１６、４０、５６、６５、・・・のように増加していく。また、図８の例では、トリガー信号ＴＲＧの時間イベントが発生すると、基準クロック信号ＣＬＫ_ｒｅｆの時間イベントが発生する毎に、時間デジタル値ＴＤが０、８、３２、５０、５８、・・・のように増加していく。図７と図８を比較すると、位相差ＰＤがより大きい図８の例における時間デジタル値ＴＤは、位相差ＰＤがより小さい図７の例における時間デジタル値ＴＤよりも小さい値となっている。すなわち、時間デジタル変換器１００は、位相差ＰＤが大きいほど小さい値となる時間デジタル値ＴＤを出力する。ただし、時間デジタル変換器１００は、位相差ＰＤが大きいほど大きい値となる時間デジタル値ＴＤを出力してもよい。

【0064】

なお、図３及び図６では図示を省略しているが、状態値ＳＴが上限値に達した後、トリガー信号ＴＲＧの論理レベルが次に変化するまでの所定のタイミングで、状態値ＳＴ及び時間デジタル値ＴＤが０にリセットされる。

【0065】

以上に説明した時間デジタル変換器１００は、状態遷移部１１０の状態遷移数をカウントした状態値ＳＴの差分を時間によって重み付けして積算することにより時間デジタル値ＴＤを生成する重み付きΔΣカウント値積算型の時間デジタル変換器であり、デルタシグマ変調による高いノイズシェーピング効果が発揮され、Ｓ／Ｎ比の高い時間デジタル値ＴＤが得られる。

【0066】

１－３．時間デジタル変換器の変形例
図９は、図２、図３及び図６に示した上述の時間デジタル変換器１００の変形例の構成を示す図である。

【0067】

図９に示す時間デジタル変換器１００は、発振部１１１、積算器１１２及び積算器１２１を含む。

【0068】

発振部１１１は、トリガー信号ＴＲＧの時間イベントに基づいて発振を開始し、所定数のパルスを含むクロック信号ＣＫを出力する。発振部１１１は、例えば、図４と同様の構成である。

【0069】

積算器１１２は、クロック信号ＣＫの時間イベントが発生する毎に、１を積算して状態値ＳＴを出力する。換言すれば、積算器１１２は、クロック信号ＣＫの時間イベントを計数して状態値ＳＴを出力する。前述の通り、状態値ＳＴは状態遷移部１１０の状態遷移数に相当する。

【0070】

積算器１２１は、クロック信号ＣＫの時間イベントが発生する毎に、状態値ＳＴを積算して時間デジタル値ＴＤを出力する。時間デジタル値ＴＤは、状態遷移部１１０の状態遷移数の積算値に相当する。

【0071】

なお、発振部１１１及び積算器１１２は、図２の状態遷移部１１０に相当する。また、積算器１１２は、図２の重み付け演算部１２０に相当する。

【0072】

このように構成されている時間デジタル変換器１００において、基準クロック信号ＣＬＫ_ｒｅｆのｉ周期後の状態値ＳＴ、すなわち、基準クロック信号ＣＬＫ_ｒｅｆの１番目からｉ番目までの各周期における状態遷移部１１０の状態遷移数の積算値Ｍ_ｉは、次式（２）で表される。

【0073】

【数2】

【0074】

したがって、基準クロック信号ＣＬＫ_ｒｅｆのＮ周期後の時間デジタル値ＴＤは、次式（３）で表される。

【0075】

【数3】

【0076】

式（３）に式（２）を代入すると次式（４）が得られる。

【0077】

【数4】

【0078】

式（４）を式（１）と比較すると、Ｎ＋１－ｉは、基準クロック信号ＣＬＫ_ｒｅｆのｉ番目の１周期の間における重み係数値ｗ_ｉに相当する。したがって、図９に示した時間デジタル変換器１００が生成する時間デジタル値ＴＤは、図２、図３及び図６に示した時間デジタル変換器１００と同様であり、基準クロック信号ＣＬＫ_ｒｅｆの時間イベントとトリガー信号ＴＲＧの時間イベントとの位相差ＰＤに応じた値となる。

【0079】

図１０及び図１１は、図９に示した時間デジタル変換器１００の動作タイミングの一例を示すタイミングチャート図である。図１０及び図１１において、基準クロック信号ＣＬＫ_ｒｅｆの時間イベントは立ち上がりエッジである。また、基準クロック信号ＣＬＫ_ｒｅｆの１周期の時間Ｔに対して、基準クロック信号ＣＬＫ_ｒｅｆの時間イベントとトリガー信号ＴＲＧの時間イベントとの位相差ＰＤは、図１０の例ではＴ×０．５であり、図１１の例ではＴ×０．７である。図１０の例では、トリガー信号ＴＲＧの時間イベントが発生すると、基準クロック信号ＣＬＫ_ｒｅｆの時間イベントが発生する毎に、時間デジタル値ＴＤが４、１６、３６、６５、１０２、・・・のように増加していく。また、図１１の例では、トリガー信号ＴＲＧの時間イベントが発生すると、基準クロック信号ＣＬＫ_ｒｅｆの時間イベントが発生する毎に、時間デジタル値ＴＤが２、１２、３１、５８、９３、・・・のように増加していく。図１０と図１１を比較すると、位相差ＰＤがより大きい図１１の例における時間デジタル値ＴＤは、位相差ＰＤがより小さい図１０の例における時間デジタル値ＴＤよりも小さい値となっている。すなわち、図９に示した時間デジタル変換器１００は、図２、図３及び図６に示した時間デジタル変換器１００と同様、位相差ＰＤが大きいほど小さい値となる時間デジタル値ＴＤを出力する。

【0080】

なお、図９では図示を省略しているが、状態値ＳＴが上限値に達した後、トリガー信号ＴＲＧの論理レベルが次に変化するまでの所定のタイミングで、状態値ＳＴ及び時間デジタル値ＴＤが０にリセットされる。

【0081】

図１２は、位相差ＰＤと状態値ＳＴ及び時間デジタル値ＴＤとの関係を示す図である。図１２では、状態値ＳＴの上限値が６４である。図１２に示すように、基準クロック信号ＣＬＫ_ｒｅｆの時間イベントが発生する毎に、状態値ＳＴが積算されて時間デジタル値ＴＤが増加する。基準クロック信号ＣＬＫ_ｒｅｆの時間イベントを０番目の立ち上がりエッジとしたとき、位相差ＰＤがＴ×０．５、Ｔ×０．７の場合は９番目の立ち上がりエッジで状態値ＳＴが上限値である６４に達している。また、位相差ＰＤがＴ×１．７、Ｔ×２．７、Ｔ×３．７の場合は、それぞれ１０番目、１１番目、１２番目の立ち上がりエッジで状態値ＳＴが上限値である６４に達している。

【0082】

図１３は、図１２において位相差ＰＤと状態値ＳＴが上限値に達した後の１２番目の立ち上がりエッジで得られる時間デジタル値ＴＤとの関係を示す図である。位相差ＰＤがＴ×０．５、Ｔ×０．７、Ｔ×１．７、Ｔ×２．７、Ｔ×３．７の場合の時間デジタル値ＴＤはそれぞれ５１９、５０５、４４１，３７７、３１３であり、時間デジタル値ＴＤの差分値ΔＴＤはそれぞれ－１４、－６４、－６４、－６４である。すなわち、位相差ＰＤが大きいほど、状態値ＳＴが上限値である６４に達するのが遅くなるため、時間デジタル値ＴＤは小さい値となり、位相差ＰＤが基準クロック信号ＣＬＫ_ｒｅｆの１周期の時間Ｔだけ増加すると、時間デジタル値ＴＤは状態値ＳＴの上限値である６４だけ減少する。

【0083】

１－４．デジタル信号生成部の演算
図１４を用いて、デジタル信号生成部４０がデジタル信号ＤＯを求める演算の一例について説明する。図１４は、第１実施形態のＡ／Ｄ変換回路１の動作タイミングの一例を示すタイミングチャート図である。

【0084】

図１４に示すように、比較対象信号Ｓｃの電圧はサンプリングクロック信号ＣＬＫ_ｓａｍｐの立ち上がりに同期して、抵抗１１の抵抗値Ｒとコンデンサー１２の容量値Ｃとの積ＲＣで決まる時定数で増加する。

【0085】

したがって、サンプリングクロック信号ＣＬＫ_ｓａｍｐの立ち上がりエッジからの経過時間をｔとすると、サンプリングクロック信号ＣＬＫ_ｓａｍｐがハイレベルの期間における比較対象信号Ｓｃの電圧Ｖ_ｃは、式（５）で表される。式（５）において、基準電圧Ｖ_ｒｅｆは、例えば、電圧Ｖ_ｃの最大電圧である。

【0086】

【数5】

【0087】

図１４に示すように、サンプリングクロック信号ＣＬＫ_ｓａｍｐの立ち上がりエッジからの経過時間ｔ_ａにおいて、比較対象信号Ｓｃの電圧Ｖ_ｃが入力信号Ｓｉｎの電圧Ｖ_ｉｎと交差する場合、電圧Ｖ_ｉｎは式（６）で表される。

【0088】

【数6】

【0089】

式（６）において、基準電圧Ｖ_ｒｅｆ、抵抗１１の抵抗値Ｒ及びコンデンサー１２の容量値Ｃは既知であるから、これらのデジタル値も既知であり、経過時間ｔ_ａのデジタル値が求まれば、入力信号Ｓｉｎの電圧Ｖ_ｉｎのデジタル値が求まる。

【0090】

図１４に示すように、入力信号Ｓｉｎの電圧Ｖ_ｉｎが比較対象信号Ｓｃの電圧Ｖ_ｃよりも高いときにトリガー信号ＴＲＧ１がハイレベルとなる。トリガー信号ＴＲＧ１ｎの立ち上がりエッジはトリガー信号ＴＲＧ１の立ち上がりエッジとほぼ同じタイミングで発生する。そして、前述の通り、時間デジタル変換器１００Ａは、トリガー信号ＴＲＧ１ｎがハイレベルの期間にクロック信号ＣＫのパルスをｐ回発生させて、基準クロック信号ＣＬＫ_ｒｅｆの基準となる時間イベントとトリガー信号ＴＲＧ１の時間イベントとの位相差ＰＤ１に対応する時間デジタル値ＴＤ１を生成する。

【0091】

また、図１４に示すように、トリガー信号ＴＲＧ２はサンプリングクロック信号ＣＬＫ_ｓａｍｐそのものである。そして、前述の通り、時間デジタル変換器１００Ｂは、トリガー信号ＴＲＧ２がハイレベルの期間にクロック信号ＣＫのパルスをｐ回発生させて、基準クロック信号ＣＬＫ_ｒｅｆの基準となる時間イベントとトリガー信号ＴＲＧ２の時間イベントとの位相差ＰＤ２に対応する時間デジタル値ＴＤ２を生成する。

【0092】

図１４の例では、時間デジタル変換器１００Ａ，１００Ｂの状態遷移部１１０が状態遷移を開始してから時間デジタル値ＴＤ１，ＴＤ２が得られるまでに要する時間がサンプリングクロック信号ＣＬＫ_ｓａｍｐの半周期の時間を超えないように設定されている。このように設定することで、時間デジタル変換器１００Ａ，１００Ｂが時間デジタル値ＴＤ１，ＴＤ２をそれぞれ連続して生成する場合でも、状態遷移部１１０が次の状態遷移を始めるまでに現在の状態遷移を終えることができる。

【0093】

図１４に示すように、経過時間ｔ_ａは位相差ＰＤ１と位相差ＰＤ２との差分に等しいので、時間デジタル値ＴＤ１と時間デジタル値ＴＤ２との差分は、経過時間ｔ_ａに対応する時間デジタル値である。したがって、デジタル信号生成部４０は、時間デジタル値ＴＤ１と時間デジタル値ＴＤ２とに基づいて経過時間ｔ_ａに対応する時間デジタル値を算出することができる。そして、デジタル信号生成部４０は、経過時間ｔ_ａに対応する時間デジタル値を用いて入力信号Ｓｉｎの電圧Ｖ_ｉｎのデジタル値を求め、当該デジタル値を有するデジタル信号ＤＯを生成することができる。

【0094】

なお、経過時間ｔ_ａを求めるためには、式（６）における時定数ＲＣが既知であることが必要であるが、例えば、電圧Ｖｉｎが既知である入力信号Ｓｉｎを用いて得られる時間デジタル値ＴＤ１，ＴＤ２から経過時間ｔ_ａを計算し、経過時間ｔ_ａから、あらかじめ時定数ＲＣを求めておくことができる。

【0095】

ここで、時間デジタル値ＴＤ１，ＴＤ２には、トリガー信号ＴＲＧ１，ＴＲＧ２が時間デジタル変換器１００Ａ，１００Ｂに伝搬する際の配線による遅延等に起因するオフセット値ＯＦ１，ＯＦ２がそれぞれ重畳される。オフセット値ＯＦ１，ＯＦ２は、電圧Ｖｉｎが既知である入力信号Ｓｉｎを用いて得られる時間デジタル値ＴＤ１，ＴＤ２と理論値との差分から、あらかじめ求めておくことができる。そして、デジタル信号生成部４０は、時間デジタル値ＴＤ１からオフセット値ＯＦ１を減算し、時間デジタル値ＴＤ２からオフセット値ＯＦ２を減算し、オフセット値ＯＦ１が減算された時間デジタル値ＴＤ１と、オフセット値ＯＦ２が減算された時間デジタル値ＴＤ２とに基づいて、デジタル信号ＤＯを生成してもよい。このようにすれば、時間デジタル値ＴＤ１，ＴＤ２に重畳されるオフセット値ＯＦ１，ＯＦ２に起因するＡ／Ｄ変換誤差が低減され、Ａ／Ｄ変換精度が向上する。

【0096】

１－５．作用効果
以上に説明したように、第１実施形態のＡ／Ｄ変換回路１では、比較対象信号生成部１０がサンプリングクロック信号ＣＬＫ_ｓａｍｐに同期する特定の波形の比較対象信号Ｓｃを生成し、比較器２０が入力信号Ｓｉｎの電圧Ｖｉｎと比較対象信号Ｓｃの電圧Ｖｃとを比較することによりトリガー信号ＴＲＧ１を生成するので、入力信号Ｓｉｎの電圧Ｖｉｎの電圧に応じて、サンプリングクロック信号ＣＬＫ_ｓａｍｐに対するトリガー信号ＴＲＧ１の発生タイミングが変化する。一方、トリガー信号ＴＲＧ２は、サンプリングクロック信号ＣＬＫ_ｓａｍｐに基づく信号なので、サンプリングクロック信号ＣＬＫ_ｓａｍｐに対するトリガー信号ＴＲＧ２の発生タイミングは、入力信号Ｓｉｎの電圧Ｖｉｎの電圧によらず一定である。したがって、トリガー信号ＴＲＧ１とトリガー信号ＴＲＧ２との位相差は、入力信号Ｓｉｎの電圧Ｖｉｎの電圧に応じて変化することになる。

【0097】

そして、時間デジタル変換器１００Ａは、基準クロック信号ＣＬＫ_ｒｅｆとトリガー信号ＴＲＧ１との位相差ＰＤ１に対応する時間デジタル値ＴＤ１を算出し、時間デジタル変換器１００Ｂは、基準クロック信号ＣＬＫ_ｒｅｆとトリガー信号ＴＲＧ２との位相差ＰＤ２に対応する時間デジタル値ＴＤ２を算出する。したがって、時間デジタル値ＴＤ１と時間デジタル値ＴＤ２との差分は、トリガー信号ＴＲＧ１とトリガー信号ＴＲＧ２との位相差、すなわち、入力信号Ｓｉｎの電圧Ｖｉｎの電圧に対応する値となり、デジタル信号生成部４０は、時間デジタル値ＴＤ１，ＴＤ２に基づいて、入力信号Ｓｉｎの電圧Ｖｉｎに対応するデジタル信号ＤＯを生成することができる。

【0098】

ここで、時間デジタル変換器１００Ａ，１００Ｂでは、状態遷移部１１０がトリガー信号ＴＲＧ１，ＴＲＧ２に基づいて状態の遷移を開始し、状態値ＳＴを出力し、重み付け演算部１２０が基準クロック信号ＣＬＫ_ｒｅｆに同期して、状態値ＳＴに基づく値に時間経過に応じた重み付けを行って所定の演算を行うことにより、状態遷移部１１０の状態の遷移回数に応じた時間デジタル値ＴＤ１，ＴＤ２を算出する。これにより、ノイズシェーピング効果が発揮され、Ａ／Ｄ変換回路１を構成する各素子の遅延量のばらつき等に起因するノイズ成分が高周波数帯域にシフトし、Ｓ／Ｎ比の高い時間デジタル値ＴＤ１，ＴＤ２が得られる。

【0099】

このように、第１実施形態のＡ／Ｄ変換回路１によれば、時間デジタル変換器１００Ａ，１００Ｂを用いることで、Ｓ／Ｎ比の高い時間デジタル値ＴＤ１，ＴＤ２が得られるので、回路を複雑化しなくても高精度にＡ／Ｄ変換を行うことができる。

【0100】

２．第２実施形態
以下、第２実施形態のＡ／Ｄ変換回路について、第１実施形態と同様の構成要素には同じ符号を付してその説明を省略又は簡略し、主に第１実施形態と異なる内容について説明する。

【0101】

図１５は、第２実施形態のＡ／Ｄ変換回路の構成を示す図である。図１５に示すように、第２実施形態のＡ／Ｄ変換回路１は、比較対象信号生成部１０、比較器２０、タイミング生成部３０，３１、デジタル信号生成部４１、分周回路５０、サンプルホールド回路５２、論理反転回路５４，５６及び時間デジタル変換器１００Ａ，１００Ｂ，１００Ｃを備える。

【0102】

分周回路５０は、基準クロック信号ＣＬＫ_ｒｅｆを分周してサンプリングクロック信号ＣＬＫ_ｓａｍｐを生成する。したがって、本実施形態では、サンプリングクロック信号ＣＬＫ_ｓａｍｐは、基準クロック信号ＣＬＫ_ｒｅｆに同期している。

【0103】

論理反転回路５４は、サンプリングクロック信号ＣＬＫ_ｓａｍｐの論理レベルを反転したトリガー信号ＴＲＧ２を出力する。したがって、サンプリングクロック信号ＣＬＫ_ｓａｍｐの論理レベルが変化すると、トリガー信号ＴＲＧ２の論理レベルも変化するので、トリガー信号ＴＲＧ２はサンプリングクロック信号ＣＬＫ_ｓａｍｐに同期する信号である。

【0104】

サンプルホールド回路５２は、サンプリングクロック信号ＣＬＫ_ｓａｍｐに基づいて入力信号Ｓｉｎをサンプリングして保持し、保持信号Ｓｉｎｘを出力する。

【0105】

比較対象信号生成部１０は、サンプリングクロック信号ＣＬＫ_ｓａｍｐに同期する特定の波形の比較対象信号Ｓｃを生成する。第２実施形態でも、第１実施形態と同様、比較対象信号生成部１０は、サンプリングクロック信号ＣＬＫ_ｓａｍｐを積分する積分回路を構成する抵抗１１及びコンデンサー１２を含み、当該積分回路の出力信号に基づいて比較対象信号Ｓｃを生成する。なお、分周回路５０の分周比は、当該積分回路の時定数に応じて適宜設定される。

【0106】

比較器２０は、サンプルホールド回路５２によって保持された入力信号Ｓｉｎである保持信号Ｓｉｎｘの電圧と比較対象信号Ｓｃの電圧とを比較することによりトリガー信号ＴＲＧ１を生成する。

【0107】

【0108】

論理反転回路５６は、トリガー信号ＴＲＧ１の論理レベルを反転したトリガー信号ＴＲＧ３を出力する。したがって、トリガー信号ＴＲＧ１の論理レベルが変化すると、トリガー信号ＴＲＧ３の論理レベルも変化するので、トリガー信号ＴＲＧ３はトリガー信号ＴＲＧ１に同期する信号である。

【0109】

タイミング生成部３１は、トリガー信号ＴＲＧ３に基づいて、時間デジタル変換器１００Ｃの動作タイミングを指示するためのトリガー信号ＴＲＧ３ｎを生成する。

【0110】

【0111】

【0112】

時間デジタル変換器１００Ｃは、基準クロック信号ＣＬＫ_ｒｅｆとトリガー信号ＴＲＧ３ｎとが入力され、基準クロック信号ＣＬＫ_ｒｅｆとトリガー信号ＴＲＧ３ｎとの位相差に対応する時間デジタル値ＴＤ３を算出する。具体的には、時間デジタル変換器１００Ｃは、基準クロック信号ＣＬＫ_ｒｅｆの基準となる時間イベントとトリガー信号ＴＲＧ３ｎの時間イベントとの位相差ＰＤ３に応じた時間デジタル値ＴＤ３を算出する。

【0113】

本実施形態では、トリガー信号ＴＲＧ３ｎの時間イベントはトリガー信号ＴＲＧ３の時間イベントとほぼ同じタイミングである。例えば、トリガー信号ＴＲＧ３ｎの時間イベントが立ち上がりエッジであり、トリガー信号ＴＲＧ３の時間イベントが立ち上がりエッジである場合、トリガー信号ＴＲＧ３ｎの立ち上がりエッジは、トリガー信号ＴＲＧ３の立ち上がりエッジとほぼ同じタイミングである。したがって、時間デジタル変換器１００Ａは、基準クロック信号ＣＬＫ_ｒｅｆとトリガー信号ＴＲＧ３との位相差ＰＤ３に対応する時間デジタル値ＴＤ３を算出すると言える。

【0114】

デジタル信号生成部４１は、時間デジタル値ＴＤ１と、時間デジタル値ＴＤ２と、時間デジタル値ＴＤ３とに基づいて、入力信号Ｓｉｎの電圧に対応するデジタル信号ＤＯを生成する。

【0115】

図１５において、トリガー信号ＴＲＧ１は「第１のトリガー信号」に相当し、トリガー信号ＴＲＧ２は「第２のトリガー信号」に相当し、トリガー信号ＴＲＧ３は「第３のトリガー信号」に相当する。また、時間デジタル値ＴＤ１は「第１の時間デジタル値」に相当し、時間デジタル値ＴＤ２は「第２の時間デジタル値」に相当し、時間デジタル値ＴＤ３は「第３の時間デジタル値」に相当する。また、時間デジタル変換器１００Ａは「第１の時間デジタル変換器」に相当し、時間デジタル変換器１００Ｂは「第２の時間デジタル変換器」に相当し、時間デジタル変換器１００Ｃは「第３の時間デジタル変換器」に相当する。

【0116】

なお、本実施形態では、時間デジタル変換器１００Ａ、時間デジタル変換器１００Ｂ及び時間デジタル変換器１００Ｃは同じ構成であり、入力される信号が異なる。そして、時間デジタル変換器１００Ａ、時間デジタル変換器１００Ｂ又は時間デジタル変換器１００Ｃである時間デジタル変換器１００の構成及び動作は、前述の図２～図１３で説明した通りである。

【0117】

時間デジタル変換器１００Ａの状態遷移部１１０は「第１の状態遷移部」に相当し、時間デジタル変換器１００Ｂの状態遷移部１１０は「第２の状態遷移部」に相当し、時間デジタル変換器１００Ｃの状態遷移部１１０は「第３の状態遷移部」に相当する。また、時間デジタル変換器１００Ａの状態遷移部１１０から出力される状態値ＳＴは「第１の状態情報」に相当し、時間デジタル変換器１００Ｂの状態遷移部１１０から出力される状態値ＳＴは「第２の状態情報」に相当し、時間デジタル変換器１００Ｃの状態遷移部１１０から出力される状態値ＳＴは「第３の状態情報」に相当する。また、時間デジタル変換器１００Ａの重み付け演算部１２０は「第１の重み付け演算部」に相当し、時間デジタル変換器１００Ｂの重み付け演算部１２０は「第２の重み付け演算部」に相当し、時間デジタル変換器１００Ｃの重み付け演算部１２０は「第３の重み付け演算部」に相当する。

【0118】

図１６は、第２実施形態のＡ／Ｄ変換回路１の動作タイミングの一例を示すタイミングチャート図である。

【0119】

図１６に示すように、比較対象信号Ｓｃの電圧はサンプリングクロック信号ＣＬＫ_ｓａｍｐの立ち上がり及び立ち上がりに同期して、抵抗１１の抵抗値Ｒとコンデンサー１２の容量値Ｃとの積ＲＣで決まる時定数ＲＣで増加又は減少する。

【0120】

したがって、サンプリングクロック信号ＣＬＫ_ｓａｍｐの論理反転後の経過時間をｔとすると、サンプリングクロック信号ＣＬＫ_ｓａｍｐがハイレベルの期間における比較対象信号Ｓｃの電圧Ｖ_ｃは、前述の式（５）で表される。また、サンプリングクロック信号ＣＬＫ_ｓａｍｐがローレベルの期間における比較対象信号Ｓｃの電圧Ｖ_ｃは、式（７）で表される。

【0121】

【数7】

【0122】

図１６に示すように、サンプリングクロック信号ＣＬＫ_ｓａｍｐの立ち上がりエッジからの経過時間ｔ_ａにおいて、比較対象信号Ｓｃの電圧Ｖ_ｃが保持信号Ｓｉｎｘの電圧Ｖ_ｉｎと交差する場合、電圧Ｖ_ｉｎは前述の式（６）で表される。また、サンプリングクロック信号ＣＬＫ_ｓａｍｐの立ち下がりエッジからの経過時間ｔ_ｂにおいて、比較対象信号Ｓｃの電圧Ｖ_ｃが保持信号Ｓｉｎｘの電圧Ｖ_ｉｎと交差する場合、電圧Ｖ_ｉｎは式（８）で表される。

【0123】

【数8】

【0124】

式（６）及び式（８）において、基準電圧Ｖ_ｒｅｆは既知であり、時定数ＲＣが既知であれば、これらのデジタル値も既知であり、経過時間ｔ_ａのデジタル値及び経過時間ｔ_ｂのデジタル値が求まれば、保持信号Ｓｉｎｘの電圧Ｖ_ｉｎのデジタル値が求まる。そして、例えば、式（６）から求められる保持信号Ｓｉｎｘの電圧Ｖ_ｉｎのデジタル値と式（８）から求められる保持信号Ｓｉｎｘの電圧Ｖ_ｉｎのデジタル値の平均値を入力信号Ｓｉｎの電圧としてもよい。

【0125】

また、保持信号Ｓｉｎｘの電圧Ｖ_ｉｎの確からしさは一定ではないので、経過時間ｔ_ａ，ｔ_ｂにおける比較対象信号Ｓｃの電圧Ｖ_ｃの傾きの絶対値と、式（６），式（８）から求められる保持信号Ｓｉｎｘの電圧Ｖ_ｉｎの確からしさとには相関があると考えられる。例えば、比較対象信号Ｓｃの電圧Ｖ_ｃの傾きの絶対値が小さいほど保持信号Ｓｉｎｘの電圧Ｖ_ｉｎの確からしさが高い場合を想定すると、経過時間ｔ_ａにおける電圧Ｖ_ｃの傾きの絶対値が経過時間ｔ_ｂにおける電圧Ｖ_ｃの傾きの絶対値よりも小さい場合は、式（６）から求められる保持信号Ｓｉｎｘの電圧Ｖ_ｉｎのデジタル値を入力信号Ｓｉｎの電圧のデジタル値とし、経過時間ｔ_ｂにおける電圧Ｖ_ｃの傾きの絶対値が経過時間ｔ_ａにおける電圧Ｖ_ｃの傾きの絶対値よりも小さい場合は、式（８）から求められる保持信号Ｓｉｎｘの電圧Ｖ_ｉｎのデジタル値を入力信号Ｓｉｎの電圧のデジタル値としてもよい。

【0126】

あるいは、入力信号Ｓｉｎの電圧のデジタル値を以下のように求めてもよい。式（５）の両辺を時間ｔで微分すると、式（９）により、サンプリングクロック信号ＣＬＫ_ｓａｍｐがハイレベルの期間における比較対象信号Ｓｃの電圧Ｖ_ｃの傾きが求められる。同様に、式（７）の両辺を時間ｔで微分すると、式（１０）により、サンプリングクロック信号ＣＬＫ_ｓａｍｐがローレベルの期間における比較対象信号Ｓｃの電圧Ｖ_ｃの傾きが求められる。

【0127】

【数9】

【0128】

【数10】

【0129】

比較対象信号Ｓｃの電圧Ｖ_ｃの傾きの絶対値を用いた加重平均値は式（１１）により求められる。

【0130】

【数11】

【0131】

式（１１）に式（９）及び式（１０）を代入して整理すると式（１２）が得られる。

【0132】

【数12】

【0133】

式（１２）より求められる加重平均値を入力信号Ｓｉｎの電圧のデジタル値としてもよい。

【0134】

図１６に示すように、保持信号Ｓｉｎｘの電圧Ｖ_ｉｎが比較対象信号Ｓｃの電圧Ｖ_ｃよりも高いときにトリガー信号ＴＲＧ１がハイレベルとなる。トリガー信号ＴＲＧ１ｎの立ち上がりエッジはトリガー信号ＴＲＧ１の立ち上がりエッジとほぼ同じタイミングで発生する。そして、時間デジタル変換器１００Ａは、トリガー信号ＴＲＧ１ｎがハイレベルの期間にクロック信号ＣＫのパルスをｐ回発生させて、基準クロック信号ＣＬＫ_ｒｅｆの基準となる時間イベントとトリガー信号ＴＲＧ１の時間イベントとの位相差ＰＤ１に対応する時間デジタル値ＴＤ１を生成する。

【0135】

また、図１６に示すように、トリガー信号ＴＲＧ２は、サンプリングクロック信号ＣＬＫ_ｓａｍｐの論理反転信号である。そして、時間デジタル変換器１００Ｂは、トリガー信号ＴＲＧ２がハイレベルの期間にクロック信号ＣＫのパルスをｐ回発生させて、基準クロック信号ＣＬＫｒｅｆの基準となる時間イベントとトリガー信号ＴＲＧ２の時間イベントとの位相差ＰＤ２に対応する時間デジタル値ＴＤ２を生成する。

【0136】

また、図１６に示すように、トリガー信号ＴＲＧ３はトリガー信号ＴＲＧ１の論理反転信号である。トリガー信号ＴＲＧ３ｎの立ち上がりエッジはトリガー信号ＴＲＧ３の立ち上がりエッジとほぼ同じタイミングで発生する。そして、時間デジタル変換器１００Ｃは、トリガー信号ＴＲＧ３ｎがハイレベルの期間にクロック信号ＣＫのパルスをｐ回発生させて、基準クロック信号ＣＬＫ_ｒｅｆの基準となる時間イベントとトリガー信号ＴＲＧ３の時間イベントとの位相差ＰＤ３に対応する時間デジタル値ＴＤ３を生成する。

【0137】

図１６の例では、時間デジタル変換器１００Ａ，１００Ｂ，１００Ｃの状態遷移部１１０が状態遷移を開始してから時間デジタル値ＴＤ１，ＴＤ２，ＴＤ３が得られるまでに要する時間がサンプリングクロック信号ＣＬＫ_ｓａｍｐの半周期の時間を超えないように設定されている。このように設定することで、時間デジタル変換器１００Ａ，１００Ｂ，１００Ｃが時間デジタル値ＴＤ１，ＴＤ２，ＴＤ３をそれぞれ連続して生成する場合でも、状態遷移部１１０が次の状態遷移を始めるまでに現在の状態遷移を終えることができる。

【0138】

図１６に示すように、時間デジタル値ＴＤ２と時間デジタル値ＴＤ１との差分は、位相差ＰＤ２と位相差ＰＤ１との差分に相当する時間τ_ａに対応する時間デジタル値である。サンプリングクロック信号ＣＬＫ_ｓａｍｐの１周期の時間は既知であり、経過時間ｔ_ａは、サンプリングクロック信号ＣＬＫ_ｓａｍｐの半周期の時間から時間τ_ａを減算した時間に等しいので、経過時間ｔ_ａに対応する時間デジタル値が求まる。また、経過時間ｔ_ｂは位相差ＰＤ３と位相差ＰＤ２との差分に等しいので、時間デジタル値ＴＤ３と時間デジタル値ＴＤ２との差分は、経過時間ｔ_ｂに対応する時間デジタル値である。したがって、デジタル信号生成部４１は、時間デジタル値ＴＤ１、時間デジタル値ＴＤ２及び時間デジタル値ＴＤ３に基づいて経過時間ｔ_ａ，ｔ_ｂに対応する時間デジタル値を算出することができる。そして、デジタル信号生成部４１は、経過時間ｔ_ａ，ｔ_ｂに対応する時間デジタル値を用いて入力信号Ｓｉｎの電圧のデジタル値を求め、当該デジタル値を有するデジタル信号ＤＯを生成することができる。

【0139】

なお、経過時間ｔ_ａ，ｔ_ｂを求めるためには、式（６）及び式（８）における時定数ＲＣが既知であることが必要であるが、例えば、電圧Ｖｉｎが既知である入力信号Ｓｉｎを用いて得られる時間デジタル値ＴＤ１，ＴＤ２，ＴＤ３から経過時間ｔ_ａ，ｔ_ｂを計算し、経過時間ｔ_ａ，ｔ_ｂから、あらかじめ時定数ＲＣを求めておくことができる。

【0140】

ここで、時間デジタル値ＴＤ１，ＴＤ２，ＴＤ３には、トリガー信号ＴＲＧ１，ＴＲＧ２，ＴＲＧ３が時間デジタル変換器１００Ａ，１００Ｂ，１００Ｃに伝搬する際の配線による遅延等に起因するオフセット値ＯＦ１，ＯＦ２，ＯＦ３がそれぞれ重畳される。オフセット値ＯＦ１，ＯＦ２，ＯＦ３は、電圧Ｖｉｎが既知である入力信号Ｓｉｎを用いて得られる時間デジタル値ＴＤ１，ＴＤ２，ＴＤ３と理論値との差分から、あらかじめ求めておくことができる。そして、デジタル信号生成部４１は、時間デジタル値ＴＤ１からオフセット値ＯＦ１を減算し、時間デジタル値ＴＤ２からオフセット値ＯＦ２を減算し、時間デジタル値ＴＤ３からオフセット値ＯＦ３を減算し、オフセット値ＯＦ１が減算された時間デジタル値ＴＤ１と、オフセット値ＯＦ２が減算された時間デジタル値ＴＤ２と、オフセット値ＯＦ３が減算された時間デジタル値ＴＤ３とに基づいて、デジタル信号ＤＯを生成してもよい。このようにすれば、時間デジタル値ＴＤ１，ＴＤ２，ＴＤ３に重畳されるオフセット値ＯＦ１，ＯＦ２，ＯＦ３に起因するＡ／Ｄ変換誤差が低減され、Ａ／Ｄ変換精度が向上する。

【0141】

また、温度変化や経時変化等により、抵抗１１とコンデンサー１２とによって構成される積分回路の時定数ＲＣが変動する場合、時定数ＲＣの変動に応じて経過時間ｔ_ａ，ｔ_ｂも変動してしまい、Ａ／Ｄ変換精度の低下の原因となる。そこで、本実施形態では、サンプルホールド回路５２により入力信号Ｓｉｎが保持されるため、保持信号Ｓｉｎｘの電圧Ｖｉｎが経過時間ｔ_ａ，ｔ_ｂの計測中に変化しないことを利用し、以下のようにして時定数ＲＣの変動を補償する。

【0142】

まず、準備として関数ｆ（ｘ）＝ｅｘｐ（－ｔ／ｘ）のテイラー展開を考える。ｆ（ｘ）のＲＣのまわりでのテイラー展開は、式（１３）によって与えられる。

【0143】

【数13】

【0144】

式（１３）の１次までのテイラー展開を考えると、ｆ’（ｘ）～ｔ／ｘ^２・ｅｘｐ（－ｔ／ｘ）であることから、式（１４）が導かれる。

【0145】

【数14】

【0146】

ＲＣがεだけ変化してＲ’Ｃ’＝ＲＣ＋εになったと仮定し、式（６）と式（８）が等しいとすると、式（１５）が得られる。

【0147】

【数15】

【0148】

式（１４）を用いて式（１５）をテイラー展開するとexp の項を展開すると、式（１６）が得られる。

【0149】

【数16】

【0150】

式（１６）を変動量εについて解くと式（１７）が得られる。

【0151】

【数17】

【0152】

式（１７）において、時定数ＲＣは既知であり、経過時間ｔ_ａ，ｔ_ｂのデジタル値が求まれば、変動量εが求まる。

【0153】

前述の通り、デジタル信号生成部４１は、時間デジタル値ＴＤ１、時間デジタル値ＴＤ２及び時間デジタル値ＴＤ３に基づいて経過時間ｔ_ａ，ｔ_ｂに対応する時間デジタル値を算出することができる。したがって、デジタル信号生成部４１は、時間デジタル値ＴＤ１と、時間デジタル値ＴＤ２と、時間デジタル値ＴＤ３とに基づいて、時定数ＲＣの変動量εを算出し、変動量εが補償されたデジタル信号ＤＯを生成してもよい。このようにすれば、時定数ＲＣの変動量が補償され、Ａ／Ｄ変換精度が向上する。

【0154】

なお、εの値はオンラインで逐次更新されてもよいし、オフラインで更新されてもよい。また、デジタル信号生成部４１は、複数のεの値をフィルター処理したものや統計処理したものを用いて時定数ＲＣの変動量を補償してもよい。また、上記の例では式（１３）の１次までのテイラー展開を考えたが、デジタル信号生成部４１は、式（１３）の高次のテイラー展開を考慮して時定数ＲＣの変動量を補償してもよい。

【0155】

以上に説明したように、第２実施形態のＡ／Ｄ変換回路１では、サンプルホールド回路５２がサンプリングクロック信号ＣＬＫ_ｓａｍｐに基づいて入力信号Ｓｉｎをサンプリングして保持し、比較対象信号生成部１０がサンプリングクロック信号ＣＬＫ_ｓａｍｐに同期する特定の波形の比較対象信号Ｓｃを生成し、比較器２０が保持信号Ｓｉｎｘの電圧Ｖｉｎと比較対象信号Ｓｃの電圧Ｖｃとを比較することによりトリガー信号ＴＲＧ１を生成する。また、トリガー信号ＴＲＧ３は、トリガー信号ＴＲＧ１に同期している。したがって、保持信号Ｓｉｎｘの電圧Ｖｉｎの電圧に応じて、サンプリングクロック信号ＣＬＫ_ｓａｍｐに対するトリガー信号ＴＲＧ１，ＴＲＧ３の発生タイミングが変化する。一方、トリガー信号ＴＲＧ２は、サンプリングクロック信号ＣＬＫ_ｓａｍｐに基づく信号なので、サンプリングクロック信号ＣＬＫ_ｓａｍｐに対するトリガー信号ＴＲＧ２の発生タイミングは、保持信号Ｓｉｎｘの電圧Ｖｉｎの電圧によらず一定である。したがって、トリガー信号ＴＲＧ１，ＴＲＧ３とトリガー信号ＴＲＧ２との位相差は、保持信号Ｓｉｎｘの電圧Ｖｉｎの電圧に応じて変化することになる。

【0156】

そして、時間デジタル変換器１００Ａは、基準クロック信号ＣＬＫ_ｒｅｆとトリガー信号ＴＲＧ１との位相差ＰＤ１に対応する時間デジタル値ＴＤ１を算出し、時間デジタル変換器１００Ｂは、基準クロック信号ＣＬＫ_ｒｅｆとトリガー信号ＴＲＧ２との位相差ＰＤ２に対応する時間デジタル値ＴＤ２を算出し、時間デジタル変換器１００Ｃは、基準クロック信号ＣＬＫ_ｒｅｆとトリガー信号ＴＲＧ３との位相差ＰＤ３に対応する時間デジタル値ＴＤ３を算出する。したがって、時間デジタル値ＴＤ１と時間デジタル値ＴＤ２との差分は、トリガー信号ＴＲＧ１とトリガー信号ＴＲＧ２との位相差、すなわち、保持信号Ｓｉｎｘの電圧Ｖｉｎの電圧に対応する値となる。また、時間デジタル値ＴＤ３と時間デジタル値ＴＤ２との差分は、トリガー信号ＴＲＧ３とトリガー信号ＴＲＧ２との位相差、すなわち、保持信号Ｓｉｎｘの電圧Ｖｉｎの電圧に対応する値となる。したがって、デジタル信号生成部４１は、時間デジタル値ＴＤ１，ＴＤ２，ＴＤ３に基づいて、保持信号Ｓｉｎｘの電圧Ｖｉｎに対応するデジタル信号ＤＯを生成することができる。

【0157】

ここで、時間デジタル変換器１００Ａ，１００Ｂ，１００Ｃでは、状態遷移部１１０がトリガー信号ＴＲＧ１，ＴＲＧ２，ＴＲＧ３に基づいて状態の遷移を開始し、状態値ＳＴを出力し、重み付け演算部１２０が基準クロック信号ＣＬＫ_ｒｅｆに同期して、状態値ＳＴに基づく値に時間経過に応じた重み付けを行って所定の演算を行うことにより、状態遷移部１１０の状態の遷移回数に応じた時間デジタル値ＴＤ１，ＴＤ２，ＴＤ３を算出する。これにより、ノイズシェーピング効果が発揮され、Ａ／Ｄ変換回路１を構成する各素子の遅延量のばらつき等に起因するノイズ成分が高周波数帯域にシフトし、Ｓ／Ｎ比の高い時間デジタル値ＴＤ１，ＴＤ２，ＴＤ３が得られる。

【0158】

このように、第２実施形態のＡ／Ｄ変換回路１によれば、時間デジタル変換器１００Ａ，１００Ｂ、１００Ｃを用いることで、Ｓ／Ｎ比の高い時間デジタル値ＴＤ１，ＴＤ２，ＴＤ３が得られるので、回路を複雑化しなくても高精度にＡ／Ｄ変換を行うことができる。

【0159】

また、第２実施形態のＡ／Ｄ変換回路１では、サンプルホールド回路５２がサンプリングクロック信号ＣＬＫ_ｓａｍｐに基づいて入力信号Ｓｉｎをサンプリングして保持し、保持信号Ｓｉｎｘに基づくデジタル信号ＤＯが得られる。したがって、第２実施形態のＡ／Ｄ変換回路１によれば、入力信号Ｓｉｎの電圧が変動しても保持信号Ｓｉｎｘの電圧は一定であるので、入力信号Ｓｉｎの電圧に応じたサンプリングタイミングの揺らぎが低減され、高精度にＡ／Ｄ変換を行うことができる。

【0160】

なお、第２実施形態のＡ／Ｄ変換回路１では、分周回路５０が基準クロック信号ＣＬＫ_ｒｅｆを分周してサンプリングクロック信号ＣＬＫ_ｓａｍｐを生成するので、サンプリングクロック信号ＣＬＫ_ｓａｍｐは基準クロック信号ＣＬＫ_ｒｅｆに同期している。そのため、基準クロック信号ＣＬＫ_ｒｅｆとサンプリングクロック信号ＣＬＫ_ｓａｍｐとの位相差は一定であり、位相差ＰＤ２に対応する時間デジタル値ＴＤ２が既知の一定値であるものとして、論理反転回路５４及び時間デジタル変換器１００Ｂを省いてもよい。このようにすれば、Ａ／Ｄ変換回路１のサイズを小さくすることができる。

【0161】

３．第３実施形態
以下、第３実施形態のＡ／Ｄ変換回路について、第１実施形態又は第２実施形態と同様の構成要素には同じ符号を付してその説明を省略又は簡略し、主に第１実施形態及び第２実施形態と異なる内容について説明する。

【0162】

図１７は、第３実施形態のＡ／Ｄ変換回路の構成を示す図である。図１７に示すように、第３実施形態のＡ／Ｄ変換回路１は、比較対象信号生成部１０、比較器２０、タイミング生成部３２、デジタル信号生成部４２、サンプルホールド回路５２及び時間デジタル変換器１００Ａを備える。

【0163】

【0164】

比較対象信号生成部１０は、サンプリングクロック信号ＣＬＫ_ｓａｍｐに同期する特定の波形の比較対象信号Ｓｃを生成する。第３実施形態でも、第１実施形態及び第２実施形態と同様、比較対象信号生成部１０は、サンプリングクロック信号ＣＬＫ_ｓａｍｐを積分する積分回路を構成する抵抗１１及びコンデンサー１２を含み、当該積分回路の出力信号に基づいて比較対象信号Ｓｃを生成する。

【0165】

【0166】

タイミング生成部３２は、トリガー信号ＴＲＧ１及びサンプリングクロック信号ＣＬＫ_ｓａｍｐに基づいて、時間デジタル変換器１００Ａの動作タイミングを指示するためのトリガー信号ＴＲＧ１ｎを生成する。具体的には、タイミング生成部３２は、トリガー信号ＴＲＧ１の時間イベントに基づいてトリガー信号ＴＲＧ１ｎの時間イベントを発生させ、さらに、サンプリングクロック信号ＣＬＫ_ｓａｍｐの時間イベントに基づいてトリガー信号ＴＲＧ１ｎの次の時間イベントを発生させる。

【0167】

時間デジタル変換器１００Ａは、基準クロック信号ＣＬＫ_ｒｅｆとトリガー信号ＴＲＧ１ｎとが入力され、基準クロック信号ＣＬＫ_ｒｅｆとトリガー信号ＴＲＧ１ｎとの位相差に対応する時間デジタル値ＴＤ１ｎを算出する。具体的には、時間デジタル変換器１００Ａは、基準クロック信号ＣＬＫ_ｒｅｆの基準となる時間イベントとトリガー信号ＴＲＧ１ｎの時間イベントとの位相差ＰＤ１に応じた時間デジタル値ＴＤ１ｎを算出する。さらに、時間デジタル変換器１００Ａは、基準クロック信号ＣＬＫ_ｒｅｆの基準となる時間イベントとトリガー信号ＴＲＧ１ｎの次の時間イベントとの位相差ＰＤ２に応じた時間デジタル値ＴＤ１ｎを算出する。

【0168】

本実施形態では、トリガー信号ＴＲＧ１ｎの所定の時間イベントはトリガー信号ＴＲＧ１の時間イベントとほぼ同じタイミングである。例えば、トリガー信号ＴＲＧ１ｎの時間イベントが立ち上がりエッジであり、トリガー信号ＴＲＧ１の時間イベントが立ち上がりエッジである場合、トリガー信号ＴＲＧ１ｎの立ち上がりエッジは、トリガー信号ＴＲＧ１の立ち上がりエッジとほぼ同じタイミングである。また、トリガー信号ＴＲＧ１ｎの次の時間イベントはサンプリングクロック信号ＣＬＫ_ｓａｍｐの時間イベントとほぼ同じタイミングである。例えば、トリガー信号ＴＲＧ１ｎの時間イベントが立ち上がりエッジであり、サンプリングクロック信号ＣＬＫ_ｓａｍｐの時間イベントが立ち上がりエッジである場合、トリガー信号ＴＲＧ１ｎの立ち上がりエッジは、サンプリングクロック信号ＣＬＫ_ｓａｍｐの立ち上がりエッジとほぼ同じタイミングである。したがって、時間デジタル変換器１００Ａは、基準クロック信号ＣＬＫ_ｒｅｆとトリガー信号ＴＲＧ１との位相差ＰＤ１に対応する時間デジタル値ＴＤ１ｎを算出し、さらに、基準クロック信号ＣＬＫ_ｒｅｆとサンプリングクロック信号ＣＬＫ_ｓａｍｐとの位相差ＰＤ２に対応する時間デジタル値ＴＤ１ｎを算出すると言える。

【0169】

デジタル信号生成部４２は、位相差ＰＤ１に応じた時間デジタル値ＴＤ１ｎと、位相差ＰＤ２に応じた時間デジタル値ＴＤ１ｎとに基づいて、入力信号Ｓｉｎの電圧に対応するデジタル信号ＤＯを生成する。

【0170】

図１７において、トリガー信号ＴＲＧ１は「第１のトリガー信号」に相当し、サンプリングクロック信号ＣＬＫ_ｓａｍｐは「第２のトリガー信号」に相当する。また、位相差ＰＤ１に対応する時間デジタル値ＴＤ１ｎは「第１の時間デジタル値」に相当し、位相差ＰＤ２に対応する時間デジタル値ＴＤ１ｎは「第２の時間デジタル値」に相当する。また、時間デジタル変換器１００Ａは「第１の時間デジタル変換器」に相当する。

【0171】

なお、本実施形態では、時間デジタル変換器１００Ａの構成及び機能は、前述の図２～図１３で説明した通りである。

【0172】

ただし、本実施形態では、状態遷移部１１０は、トリガー信号ＴＲＧ１ｎに基づいて状態の遷移を開始し、状態を示す状態値ＳＴ１を出力し、さらに、トリガー信号ＴＲＧ１ｎに基づいて状態の遷移を開始し、状態を示す状態値ＳＴ２を出力する。具体的には、状態遷移部１１０は、トリガー信号ＴＲＧ１ｎの時間イベントにより状態の遷移を開始して状態を示す状態値ＳＴ１を出力し、さらに、トリガー信号ＴＲＧ１ｎの次の時間イベントにより状態の遷移を開始して次の状態を示す状態値ＳＴ２を出力する。

【0173】

また、重み付け演算部１２０は、基準クロック信号ＣＬＫ_ｒｅｆに同期して、状態値ＳＴ１に基づく値に時間経過に応じた重み付けを行って所定の演算を行うことにより、状態遷移部１１０の状態の遷移回数に応じた時間デジタル値ＴＤ１ｎを算出し、さらに、基準クロック信号ＣＬＫ_ｒｅｆに同期して、状態値ＳＴ２に基づく値に時間経過に応じた重み付けを行って所定の演算を行うことにより、状態遷移部１１０の状態の遷移回数に応じた時間デジタル値ＴＤ１ｎを算出する。具体的には、重み付け演算部１２０は、状態値ＳＴ１に基づいて位相差ＰＤ１に応じた時間デジタル値ＴＤ１ｎを算出し、さらに、状態値ＳＴ２に基づいて位相差ＰＤ２に応じた時間デジタル値ＴＤ１ｎを算出する。

【0174】

時間デジタル変換器１００Ａの状態遷移部１１０は「第１の状態遷移部」に相当する。また、時間デジタル変換器１００Ａの状態遷移部１１０から出力される状態値ＳＴ１は「第１の状態情報」に相当し、時間デジタル変換器１００Ｂの状態遷移部１１０から出力される状態値ＳＴ２は「第２の状態情報」に相当する。また、時間デジタル変換器１００Ａの重み付け演算部１２０は「第１の重み付け演算部」に相当する。

【0175】

図１８は、第３実施形態のＡ／Ｄ変換回路１の動作タイミングの一例を示すタイミングチャート図である。

【0176】

図１８に示すように、比較対象信号Ｓｃの電圧はサンプリングクロック信号ＣＬＫ_ｓａｍｐの立ち上がりに同期して、抵抗１１の抵抗値Ｒとコンデンサー１２の容量値Ｃとの積ＲＣで決まる時定数で増加する。

【0177】

サンプリングクロック信号ＣＬＫ_ｓａｍｐの立ち上がりエッジからの経過時間ｔ_ａにおいて、比較対象信号Ｓｃの電圧Ｖ_ｃが入力信号Ｓｉｎの電圧Ｖ_ｉｎと交差する場合、電圧Ｖ_ｉｎは前述の式（６）で表される。式（６）において、基準電圧Ｖ_ｒｅｆ、抵抗１１の抵抗値Ｒ及びコンデンサー１２の容量値Ｃは既知であるから、これらのデジタル値も既知であり、経過時間ｔ_ａのデジタル値が求まれば、保持信号Ｓｉｎｘの電圧Ｖ_ｉｎのデジタル値が求まる。

【0178】

図１８に示すように、保持信号Ｓｉｎｘの電圧Ｖ_ｉｎが比較対象信号Ｓｃの電圧Ｖ_ｃよりも高いときにトリガー信号ＴＲＧ１がハイレベルとなる。トリガー信号ＴＲＧ１ｎの１回目の立ち上がりエッジはトリガー信号ＴＲＧ１の立ち上がりエッジとほぼ同じタイミングで発生し、トリガー信号ＴＲＧ１ｎの２回目の立ち上がりエッジはサンプリングクロック信号ＣＬＫ_ｓａｍｐの立ち上がりエッジとほぼ同じタイミングで発生する。そして、時間デジタル変換器１００Ａは、トリガー信号ＴＲＧ１ｎがハイレベルの期間にクロック信号ＣＫのパルスをｐ回発生させて、基準クロック信号ＣＬＫ_ｒｅｆの基準となる時間イベントとトリガー信号ＴＲＧ１の時間イベントとの位相差ＰＤ１に対応する時間デジタル値ＴＤ１ｎを生成する。また、時間デジタル変換器１００Ａは、トリガー信号ＴＲＧ１ｎがハイレベルの期間にクロック信号ＣＫのパルスをｐ回発生させて、基準クロック信号ＣＬＫ_ｒｅｆの基準となる時間イベントとサンプリングクロック信号ＣＬＫ_ｓａｍｐの時間イベントとの位相差ＰＤ２に対応する時間デジタル値ＴＤ１ｎを生成する。

【0179】

図１８の例では、時間デジタル変換器１００Ａの状態遷移部１１０が状態遷移を開始してから時間デジタル値ＴＤ１ｎが得られるまでに要する時間がサンプリングクロック信号ＣＬＫ_ｓａｍｐの半周期の時間を超えないように設定されている。このように設定することで、時間デジタル変換器１００Ａが時間デジタル値ＴＤ１ｎを連続して生成する場合でも、状態遷移部１１０が次の状態遷移を始めるまでに現在の状態遷移を終えることができる。

【0180】

図１８に示すように、位相差ＰＤ２に対応する時間デジタル値ＴＤ１ｎと位相差ＰＤ１に対応する時間デジタル値ＴＤ１ｎとの差分は、位相差ＰＤ２と位相差ＰＤ１との差分に相当する時間τ_ａに対応する時間デジタル値である。サンプリングクロック信号ＣＬＫ_ｓａｍｐの１周期の時間は既知であり、経過時間ｔ_ａは、サンプリングクロック信号ＣＬＫ_ｓａｍｐの１周期の時間から時間τ_ａを減算した時間に等しいので、経過時間ｔ_ａに対応する時間デジタル値が求まる。したがって、デジタル信号生成部４２は、時間デジタル値ＴＤ１ｎに基づいて経過時間ｔ_ａに対応する時間デジタル値を算出することができる。そして、デジタル信号生成部４２は、経過時間ｔ_ａに対応する時間デジタル値を用いて入力信号Ｓｉｎの電圧のデジタル値を求め、当該デジタル値を有するデジタル信号ＤＯを生成することができる。

【0181】

【0182】

ここで、位相差ＰＤ１，ＰＤ２にそれぞれ対応する時間デジタル値ＴＤ１ｎには、トリガー信号ＴＲＧ１及びサンプリングクロック信号ＣＬＫ_ｓａｍｐが時間デジタル変換器１００Ａに伝搬する際の配線による遅延等に起因するオフセット値ＯＦ１，ＯＦ２がそれぞれ重畳される。オフセット値ＯＦ１，ＯＦ２は、電圧Ｖｉｎが既知である入力信号Ｓｉｎを用いて得られる位相差ＰＤ１，ＰＤ２にそれぞれ対応する時間デジタル値ＴＤ１ｎと理論値との差分から、あらかじめ求めておくことができる。そして、デジタル信号生成部４２は、位相差ＰＤ１に対応する時間デジタル値ＴＤ１ｎからオフセット値ＯＦ１を減算し、位相差ＰＤ２に対応する時間デジタル値ＴＤ１ｎからオフセット値ＯＦ２を減算し、オフセット値ＯＦ１が減算された時間デジタル値ＴＤ１ｎと、オフセット値ＯＦ２が減算された時間デジタル値ＴＤ１ｎとに基づいて、デジタル信号ＤＯを生成してもよい。このようにすれば、時間デジタル値ＴＤ１ｎに重畳されるオフセット値ＯＦ１，ＯＦ２に起因するＡ／Ｄ変換誤差が低減され、Ａ／Ｄ変換精度が向上する。

【0183】

以上に説明したように、第３実施形態のＡ／Ｄ変換回路１では、サンプルホールド回路５２がサンプリングクロック信号ＣＬＫ_ｓａｍｐに基づいて入力信号Ｓｉｎをサンプリングして保持し、比較対象信号生成部１０がサンプリングクロック信号ＣＬＫ_ｓａｍｐに同期する特定の波形の比較対象信号Ｓｃを生成し、比較器２０が保持信号Ｓｉｎｘの電圧Ｖｉｎと比較対象信号Ｓｃの電圧Ｖｃとを比較することによりトリガー信号ＴＲＧ１を生成する。したがって、保持信号Ｓｉｎｘの電圧Ｖｉｎの電圧に応じて、サンプリングクロック信号ＣＬＫ_ｓａｍｐに対するトリガー信号ＴＲＧ１の発生タイミングが変化し、トリガー信号ＴＲＧ１に基づいて生成されるトリガー信号ＴＲＧ１ｎの発生タイミングも変化する。一方、サンプリングクロック信号ＣＬＫ_ｓａｍｐに基づいて生成されるトリガー信号ＴＲＧ１ｎの発生タイミングは、保持信号Ｓｉｎｘの電圧Ｖｉｎの電圧によらず一定である。したがって、トリガー信号ＴＲＧ１に基づいて生成されるトリガー信号ＴＲＧ１ｎとサンプリングクロック信号ＣＬＫ_ｓａｍｐに基づいて生成されるトリガー信号ＴＲＧ１ｎとの位相差は、保持信号Ｓｉｎｘの電圧Ｖｉｎの電圧に応じて変化することになる。

【0184】

そして、時間デジタル変換器１００Ａは、トリガー信号ＴＲＧ１ｎに基づいて、基準クロック信号ＣＬＫ_ｒｅｆとトリガー信号ＴＲＧ１との位相差ＰＤ１に対応する時間デジタル値ＴＤ１ｎを算出し、さらに、基準クロック信号ＣＬＫ_ｒｅｆとサンプリングクロック信号ＣＬＫ_ｓａｍｐとの位相差ＰＤ２に対応する時間デジタル値ＴＤ１ｎを算出する。

【0185】

したがって、位相差ＰＤ１に対応する時間デジタル値ＴＤ１ｎと位相差ＰＤ２に対応する時間デジタル値ＴＤ１ｎとの差分は、トリガー信号ＴＲＧ１とサンプリングクロック信号ＣＬＫ_ｓａｍｐとの位相差、すなわち、保持信号Ｓｉｎｘの電圧Ｖｉｎの電圧に対応する値となる。したがって、デジタル信号生成部４２は、時間デジタル値ＴＤ１ｎに基づいて、保持信号Ｓｉｎｘの電圧Ｖｉｎに対応するデジタル信号ＤＯを生成することができる。

【0186】

ここで、時間デジタル変換器１００Ａでは、状態遷移部１１０がトリガー信号ＴＲＧ１に基づいて状態の遷移を開始して状態値ＳＴ１を出力し、重み付け演算部１２０が基準クロック信号ＣＬＫ_ｒｅｆに同期して、状態値ＳＴ１に基づく値に時間経過に応じた重み付けを行って所定の演算を行うことにより、状態遷移部１１０の状態の遷移回数に応じた時間デジタル値ＴＤ１ｎを算出する。また、状態遷移部１１０がサンプリングクロック信号ＣＬＫ_ｓａｍｐに基づいて状態の遷移を開始して状態値ＳＴ２を出力し、重み付け演算部１２０が基準クロック信号ＣＬＫ_ｒｅｆに同期して、状態値ＳＴ２に基づく値に時間経過に応じた重み付けを行って所定の演算を行うことにより、状態遷移部１１０の状態の遷移回数に応じた時間デジタル値ＴＤ１ｎを算出する。これにより、ノイズシェーピング効果が発揮され、Ａ／Ｄ変換回路１を構成する各素子の遅延量のばらつき等に起因するノイズ成分が高周波数帯域にシフトし、Ｓ／Ｎ比の高い時間デジタル値ＴＤ１ｎが得られる。

【0187】

このように、第３実施形態のＡ／Ｄ変換回路１によれば、時間デジタル変換器１００Ａを用いることで、Ｓ／Ｎ比の高い時間デジタル値ＴＤ１ｎが得られるので、回路を複雑化しなくても高精度にＡ／Ｄ変換を行うことができる。

【0188】

また、第３実施形態のＡ／Ｄ変換回路１では、サンプルホールド回路５２がサンプリングクロック信号ＣＬＫ_ｓａｍｐに基づいて入力信号Ｓｉｎをサンプリングして保持し、保持信号Ｓｉｎｘに基づくデジタル信号ＤＯが得られる。したがって、第３実施形態のＡ／Ｄ変換回路１によれば、入力信号Ｓｉｎの電圧が変動しても保持信号Ｓｉｎｘの電圧は一定であるので、入力信号Ｓｉｎの電圧に応じたサンプリングタイミングの揺らぎが低減され、高精度にＡ／Ｄ変換を行うことができる。

【0189】

また、第３実施形態のＡ／Ｄ変換回路１によれば、１つの時間デジタル変換器１００Ａを用いてＡ／Ｄ変換を行うので、２つの時間デジタル変換器１００Ａ，１００Ｂを用いる第１実施形態のＡ／Ｄ変換回路１や３つの時間デジタル変換器１００Ａ，１００Ｂ，１００Ｃを用いる第２実施形態のＡ／Ｄ変換回路１よりもサイズを小さくすることができる。

【0190】

４．第４実施形態
以下、第４実施形態のＡ／Ｄ変換回路について、第１実施形態、第２実施形態又は第３実施形態と同様の構成要素には同じ符号を付してその説明を省略又は簡略し、主に第１実施形態、第２実施形態及び第３実施形態と異なる内容について説明する。

【0191】

図１９は、第４実施形態のＡ／Ｄ変換回路の構成を示す図である。図１９に示すように、第４実施形態のＡ／Ｄ変換回路１は、比較対象信号生成部１０、比較器２０、タイミング生成部３０、デジタル信号生成部４３、分周回路５０、サンプルホールド回路５２、及び時間デジタル変換器１００Ａを備える。

【0192】

【0193】

【0194】

比較対象信号生成部１０は、サンプリングクロック信号ＣＬＫ_ｓａｍｐに同期する特定の波形の比較対象信号Ｓｃを生成する。第４実施形態でも、第１実施形態、第２実施形態及び第３実施形態と同様、比較対象信号生成部１０は、サンプリングクロック信号ＣＬＫ_ｓａｍｐを積分する積分回路を構成する抵抗１１及びコンデンサー１２を含み、当該積分回路の出力信号に基づいて比較対象信号Ｓｃを生成する。なお、分周回路５０の分周比は、当該積分回路の時定数に応じて適宜設定される。

【0195】

【0196】

【0197】

【0198】

本実施形態では、サンプリングクロック信号ＣＬＫ_ｓａｍｐは、基準クロック信号ＣＬＫ_ｒｅｆに同期しているから、基準クロック信号ＣＬＫ_ｒｅｆの基準となる時間イベントとサンプリングクロック信号ＣＬＫ_ｓａｍｐの時間イベントとの位相差ＰＤ２は既知である。したがって、位相差ＰＤ２に対応する時間デジタル値ＴＤ２も既知である。

【0199】

デジタル信号生成部４３は、時間デジタル値ＴＤ１と、既知の時間デジタル値ＴＤ２とに基づいて、入力信号Ｓｉｎの電圧に対応するデジタル信号ＤＯを生成する。

【0200】

図１９において、トリガー信号ＴＲＧ１は「第１のトリガー信号」に相当し、サンプリングクロック信号ＣＬＫ_ｓａｍｐは「第２のトリガー信号」に相当する。また、時間デジタル値ＴＤ１は「第１の時間デジタル値」に相当し、時間デジタル値ＴＤ２は「第２の時間デジタル値」に相当する。また、時間デジタル変換器１００Ａは「第１の時間デジタル変換器」に相当する。

【0201】

なお、本実施形態では、時間デジタル変換器１００Ａの構成及び機能は、前述の図２～図１３で説明した通りである。

【0202】

時間デジタル変換器１００Ａの状態遷移部１１０は「第１の状態遷移部」に相当する。また、時間デジタル変換器１００Ａの状態遷移部１１０から出力される状態値ＳＴ１は「第１の状態情報」に相当する。また、時間デジタル変換器１００Ａの重み付け演算部１２０は「第１の重み付け演算部」に相当する。

【0203】

図２０は、第４実施形態のＡ／Ｄ変換回路１の動作タイミングの一例を示すタイミングチャート図である。

【0204】

図２０に示すように、比較対象信号Ｓｃの電圧はサンプリングクロック信号ＣＬＫ_ｓａｍｐの立ち上がりに同期して、抵抗１１の抵抗値Ｒとコンデンサー１２の容量値Ｃとの積ＲＣで決まる時定数で増加する。

【0205】

【0206】

図２０に示すように、入力信号Ｓｉｎの電圧Ｖ_ｉｎが比較対象信号Ｓｃの電圧Ｖ_ｃよりも高いときにトリガー信号ＴＲＧ１がハイレベルとなる。トリガー信号ＴＲＧ１ｎの立ち上がりエッジはトリガー信号ＴＲＧ１の立ち上がりエッジとほぼ同じタイミングで発生する。そして、前述の通り、時間デジタル変換器１００Ａは、トリガー信号ＴＲＧ１ｎがハイレベルの期間にクロック信号ＣＫのパルスをｐ回発生させて、基準クロック信号ＣＬＫ_ｒｅｆの基準となる時間イベントとトリガー信号ＴＲＧ１の時間イベントとの位相差ＰＤ１に対応する時間デジタル値ＴＤ１を生成する。

【0207】

また、前述の通り、サンプリングクロック信号ＣＬＫ_ｓａｍｐは、基準クロック信号ＣＬＫ_ｒｅｆに同期しているから、基準クロック信号ＣＬＫ_ｒｅｆの基準となる時間イベントとサンプリングクロック信号ＣＬＫ_ｓａｍｐの時間イベントとの位相差ＰＤ２に対応する時間デジタル値ＴＤ２は既知である。

【0208】

図２０の例では、時間デジタル変換器１００Ａの状態遷移部１１０が状態遷移を開始してから時間デジタル値ＴＤ１が得られるまでに要する時間がサンプリングクロック信号ＣＬＫ_ｓａｍｐの半周期の時間を超えないように設定されている。このように設定することで、時間デジタル変換器１００Ａが時間デジタル値ＴＤ１を連続して生成する場合でも、状態遷移部１１０が次の状態遷移を始めるまでに現在の状態遷移を終えることができる。

【0209】

図２０に示すように、経過時間ｔ_ａは位相差ＰＤ１と位相差ＰＤ２との差分に等しいので、時間デジタル値ＴＤ１と時間デジタル値ＴＤ２との差分は、経過時間ｔ_ａに対応する時間デジタル値である。したがって、デジタル信号生成部４３は、時間デジタル値ＴＤ１と既知の時間デジタル値ＴＤ２とに基づいて経過時間ｔ_ａに対応する時間デジタル値を算出することができる。そして、デジタル信号生成部４３は、経過時間ｔ_ａに対応する時間デジタル値を用いて入力信号Ｓｉｎの電圧のデジタル値を求め、当該デジタル値を有するデジタル信号ＤＯを生成することができる。

【0210】

なお、経過時間ｔ_ａを求めるためには、式（６）における時定数ＲＣが既知であることが必要であるが、例えば、電圧Ｖｉｎが既知である入力信号Ｓｉｎを用いて得られる時間デジタル値ＴＤ１及び既知の時間デジタル値ＴＤ２から経過時間ｔ_ａを計算し、経過時間ｔ_ａから、あらかじめ時定数ＲＣを求めておくことができる。

【0211】

ここで、時間デジタル値ＴＤ１には、トリガー信号ＴＲＧ１が時間デジタル変換器１００Ａに伝搬する際の配線による遅延等に起因するオフセット値ＯＦ１が重畳される。オフセット値ＯＦ１は、電圧Ｖｉｎが既知である入力信号Ｓｉｎを用いて得られる時間デジタル値ＴＤ１と理論値との差分から、あらかじめ求めておくことができる。そして、デジタル信号生成部４３は、時間デジタル値ＴＤ１からオフセット値ＯＦ１を減算し、オフセット値ＯＦ１が減算された時間デジタル値ＴＤ１と、既知の時間デジタル値ＴＤ２とに基づいて、デジタル信号ＤＯを生成してもよい。このようにすれば、時間デジタル値ＴＤ１に重畳されるオフセット値ＯＦ１に起因するＡ／Ｄ変換誤差が低減され、Ａ／Ｄ変換精度が向上する。

【0212】

以上に説明したように、第４実施形態のＡ／Ｄ変換回路１では、サンプルホールド回路５２がサンプリングクロック信号ＣＬＫ_ｓａｍｐに基づいて入力信号Ｓｉｎをサンプリングして保持し、比較対象信号生成部１０がサンプリングクロック信号ＣＬＫ_ｓａｍｐに同期する特定の波形の比較対象信号Ｓｃを生成し、比較器２０が保持信号Ｓｉｎｘの電圧Ｖｉｎと比較対象信号Ｓｃの電圧Ｖｃとを比較することによりトリガー信号ＴＲＧ１を生成する。したがって、保持信号Ｓｉｎｘの電圧Ｖｉｎの電圧に応じて、サンプリングクロック信号ＣＬＫ_ｓａｍｐに対するトリガー信号ＴＲＧ１の発生タイミングが変化する。したがって、トリガー信号ＴＲＧ１とサンプリングクロック信号ＣＬＫ_ｓａｍｐとの位相差は、保持信号Ｓｉｎｘの電圧Ｖｉｎの電圧に応じて変化することになる。

【0213】

そして、時間デジタル変換器１００Ａは、基準クロック信号ＣＬＫ_ｒｅｆとトリガー信号ＴＲＧ１との位相差ＰＤ１に対応する時間デジタル値ＴＤ１を算出する。また、分周回路５０が基準クロック信号ＣＬＫ_ｒｅｆを分周してサンプリングクロック信号ＣＬＫ_ｓａｍｐを生成するので、サンプリングクロック信号ＣＬＫ_ｓａｍｐは基準クロック信号ＣＬＫ_ｒｅｆに同期している。そのため、基準クロック信号ＣＬＫ_ｒｅｆとサンプリングクロック信号ＣＬＫ_ｓａｍｐとの位相差に対応する時間デジタル値ＴＤ２は既知の一定値である。そのため、時間デジタル値ＴＤ１と時間デジタル値ＴＤ２との差分は、トリガー信号ＴＲＧ１とサンプリングクロック信号ＣＬＫ_ｓａｍｐとの位相差、すなわち、保持信号Ｓｉｎｘの電圧Ｖｉｎの電圧に対応する値となる。したがって、デジタル信号生成部４３は、時間デジタル値ＴＤ１と既知の時間デジタル値ＴＤ２とに基づいて、保持信号Ｓｉｎｘの電圧Ｖｉｎに対応するデジタル信号ＤＯを生成することができる。

【0214】

ここで、時間デジタル変換器１００Ａでは、状態遷移部１１０がトリガー信号ＴＲＧ１に基づいて状態の遷移を開始し、状態値ＳＴを出力し、重み付け演算部１２０が基準クロック信号ＣＬＫ_ｒｅｆに同期して、状態値ＳＴに基づく値に時間経過に応じた重み付けを行って所定の演算を行うことにより、状態遷移部１１０の状態の遷移回数に応じた時間デジタル値ＴＤ１を算出する。これにより、ノイズシェーピング効果が発揮され、Ａ／Ｄ変換回路１を構成する各素子の遅延量のばらつき等に起因するノイズ成分が高周波数帯域にシフトし、Ｓ／Ｎ比の高い時間デジタル値ＴＤ１が得られる。

【0215】

このように、第４実施形態のＡ／Ｄ変換回路１によれば、時間デジタル変換器１００Ａを用いることで、Ｓ／Ｎ比の高い時間デジタル値ＴＤ１が得られるので、回路を複雑化しなくても高精度にＡ／Ｄ変換を行うことができる。

【0216】

また、第４実施形態のＡ／Ｄ変換回路１では、サンプルホールド回路５２がサンプリングクロック信号ＣＬＫ_ｓａｍｐに基づいて入力信号Ｓｉｎをサンプリングして保持し、保持信号Ｓｉｎｘに基づくデジタル信号ＤＯが得られる。したがって、第４実施形態のＡ／Ｄ変換回路１によれば、入力信号Ｓｉｎの電圧が変動しても保持信号Ｓｉｎｘの電圧は一定であるので、入力信号Ｓｉｎの電圧に応じたサンプリングタイミングの揺らぎが低減され、高精度にＡ／Ｄ変換を行うことができる。

【0217】

また、第４実施形態のＡ／Ｄ変換回路１によれば、１つの時間デジタル変換器１００Ａを用いてＡ／Ｄ変換を行うので、２つの時間デジタル変換器１００Ａ，１００Ｂを用いる第１実施形態のＡ／Ｄ変換回路１や３つの時間デジタル変換器１００Ａ，１００Ｂ，１００Ｃを用いる第２実施形態のＡ／Ｄ変換回路１よりもサイズを小さくすることができる。

【0218】

また、第４実施形態のＡ／Ｄ変換回路１によれば、サンプリングクロック信号ＣＬＫ_ｓａｍｐの１周期毎にＡ／Ｄ変換を行うことができるので、Ａ／Ｄ変換にサンプリングクロック信号ＣＬＫ_ｓａｍｐの２周期を必要とする第３実施形態のＡ／Ｄ変換回路１よりも高速にＡ／Ｄ変換を行うことができる。

【0219】

５．変形例
第１実施形態、第３実施形態又は第４実施形態のＡ／Ｄ変換回路１において、デジタル信号生成部４０，４２，４３は、それぞれ、サンプリングクロック信号ＣＬＫ_ｓａｍｐの立ち上がりエッジから、比較対象信号Ｓｃの電圧Ｖ_ｃが入力信号Ｓｉｎの電圧Ｖ_ｉｎと交差するまでの経過時間ｔ_ａに対応する時間デジタル値を算出しているが、サンプリングクロック信号ＣＬＫ_ｓａｍｐの立ち下がりエッジから、比較対象信号Ｓｃの電圧Ｖ_ｃが入力信号Ｓｉｎの電圧Ｖ_ｉｎと交差するまでの経過時間ｔ_ｂに対応する時間デジタル値を算出してもよい。入力信号Ｓｉｎの電圧Ｖ_ｉｎが低いほど経過時間ｔ_ｂが小さくなるので、デジタル信号生成部４０，４２，４３は、それぞれ、経過時間ｔ_ｂに対応する時間デジタル値を用いて入力信号Ｓｉｎの電圧Ｖ_ｉｎのデジタル値を求め、当該デジタル値を有するデジタル信号ＤＯを生成することができる。

【0220】

また、第２実施形態のＡ／Ｄ変換回路１と同様に、第１実施形態、第３実施形態又は第４実施形態のＡ／Ｄ変換回路１において、デジタル信号生成部４０，４２，４３は、それぞれ、時定数ＲＣの変動量εを算出し、変動量εが補償されたデジタル信号ＤＯを生成してもよい。

【0221】

また、上記の各実施形態において、状態遷移部１１０及び遷移状態取得部１３０を図２１に示すように変形してもよい。図２１の例では、状態遷移部１１０は、トリガー信号ＴＲＧに基づいて内部状態が遷移する状態遷移を開始し、内部状態を示す状態情報を出力する。図２１に示すように、状態遷移部１１０は、排他的論理和回路２１１、反転論理積回路２１２、積算器２１３、モジュロ演算器２１４、量子化器２１５、多段遅延線２１６及び積算器２１７を含む。

【0222】

排他的論理和回路２１１は、トリガー信号ＴＲＧと量子化器２１５から出力される量子化信号ＱＴとの排他的論理和信号ＥＸを出力する。排他的論理和信号ＥＸは、トリガー信号ＴＲＧの論理レベルと量子化信号ＱＴの論理レベルが異なるときにハイレベルとなり、トリガー信号ＴＲＧの論理レベルと量子化信号ＱＴの論理レベルが同じであるときにローレベルとなる。

【0223】

反転論理積回路２１２は、排他的論理和信号ＥＸと多段遅延線２１６から出力される信号Ｄ［ｎ］との反転論理積信号であるクロック信号ＣＫを出力する。クロック信号ＣＫは、排他的論理和信号ＥＸと信号Ｄ［ｎ］がともにハイレベルであるときにローレベルとなり、排他的論理和信号ＥＸと信号Ｄ［ｎ］の少なくとも一方がローレベルであるときにハイレベルとなる。

【0224】

積算器２１３は、クロック信号ＣＫの立ち上がりエッジが発生する毎に、１を積算して積算値ＣＥを出力する。換言すれば、積算器２１３は、クロック信号ＣＫの立ち上がりエッジを計数して積算値ＣＥを出力する。なお、積算器２１３は、クロック信号ＣＫの立ち下がりエッジを計数してもよい。

【0225】

モジュロ演算器２１４は、積算値ＣＥを被除数とし、所定の値を除数としてモジュロ演算を行う。すなわち、モジュロ演算器２１４は、積算値ＣＥを被除数とし、所定の値を除数として除算したときの剰余値ＭＤを出力する。除数である所定の値は適宜設定される。

【0226】

量子化器２１５は、剰余値ＭＤを所定の閾値と比較することにより、剰余値ＭＤを量子化した量子化信号ＱＴを出力する。換言すれば、量子化器２１５は、剰余値ＭＤを被除数とし、閾値を除数として除算した商を量子化信号ＱＴとして出力する。

【0227】

多段遅延線２１６は、複数の遅延素子、具体的にはｎ＋１個の遅延素子２１８－０～２１８－ｎを有する。ｎは１以上の整数である。多段遅延線２１６は、ｎ＋１個の遅延素子２１８－０～２１８－ｎがチェーン状に接続された遅延線であって、１つの入力端とｎ個の出力端とを有する。このような多段遅延線２１６は、タップ付き遅延線（ＴＤＬ：Tapped Delay Line）とも呼ばれる。遅延素子２１８－０～２１８－ｎは、それぞれ、バッファー素子や論理反転素子である。以下では、遅延素子２１８－０～２１８－ｎがすべてバッファー素子であるものとして説明する。

【0228】

多段遅延線２１６の先頭の遅延素子２１８－０の入力端は、多段遅延線２１６の入力端となる。また、遅延素子２１８－０～２１８－ｎの各々の出力端は、多段遅延線２１６のｎ個の出力端となる。多段遅延線２１６のｎ個の出力端からは、多段遅延線２１６の入力端側から順に、信号Ｄ［０］～Ｄ［ｎ］が出力される。

【0229】

多段遅延線２１６の入力端にはクロック信号ＣＫが入力される。クロック信号ＣＫがローレベルからハイレベルに変化し、ハイレベルのクロック信号ＣＫが遅延素子２１８－０を伝搬することで信号Ｄ［０］がローレベルからハイレベルに変化する。そして、ハイレベルの信号Ｄ［ｉ－１］が遅延素子２１８－ｉを伝搬することで信号Ｄ［ｉ］がローレベルからハイレベルに変化する。ｉは１以上ｎ以下の任意の整数である。すなわち、ハイレベルの信号が遅延素子２１８－０～２１８－ｎを順番に伝搬していき、信号Ｄ［０］～Ｄ［ｎ］が順番にローレベルからハイレベルに変化する。

【0230】

同様に、クロック信号ＣＫがハイレベルからローレベルに変化し、ローレベルのクロック信号ＣＫが遅延素子２１８－０を伝搬することで信号Ｄ［０］がハイレベルからローレベルに変化する。そして、ローレベルの信号Ｄ［ｉ－１］が遅延素子２１８－ｉを伝搬することで信号Ｄ［ｉ］がハイレベルからローレベルに変化する。ｉは１以上ｎ以下の任意の整数である。すなわち、ローレベルの信号が遅延素子２１８－０～２１８－ｎを順番に伝搬していき、信号Ｄ［０］～Ｄ［ｎ＋１］が順番にハイレベルからローレベルに変化する。

【0231】

積算器２１７は、クロック信号ＣＫの立ち上がりエッジが発生する毎に、１を積算してｍ＋１ビットの信号ｑ［ｍ：０］を出力する。ｍは０以上の整数である。換言すれば、積算器２１７は、クロック信号ＣＫの立ち上がりエッジを計数して信号ｑ［ｍ：０］を出力する。すなわち、信号ｑ［ｍ：０］はクロック信号ＣＫのエッジのカウント情報に対応する。なお、積算器２１７は、クロック信号ＣＫの立ち下がりエッジを計数してもよい。

【0232】

図２２は、状態遷移部１１０の各信号の波形の一例を示す図である。図２２は、ｎが６であり、ｍが２であり、モジュロ演算器２０４によるモジュロ演算における除数が１６であり、量子化器２０５による量子化の閾値が８である場合の例である。

【0233】

図２２の例では、トリガー信号ＴＲＧの論理レベルが変化すると、排他的論理和信号ＥＸがローレベルからハイレベルに変化し、排他的論理和信号ＥＸがハイレベルの期間にクロック信号ＣＫのパルスが連続して発生する。積算値ＣＥは、クロック信号ＣＫの立ち上がりエッジ毎に１ずつ増加していき、剰余値ＭＤは、積算値ＣＥの増加とともに増加していき、積算値ＣＥが１６の整数倍となる毎に０に初期化される。量子化信号ＱＴは、剰余値ＭＤが７以下のときはローレベルとなり、剰余値ＭＤが８以上のときはハイレベルとなる。量子化信号ＱＴの論理レベルが変化すると、排他的論理和信号ＥＸがハイレベルからローレベルに変化し、クロック信号ＣＫのパルスの発生が停止する。

【0234】

図２２の例では、トリガー信号ＴＲＧの論理レベルが変化する毎に、クロック信号ＣＫの論理レベルが１６回反転してパルスが８回発生するが、モジュロ演算器２０４によるモジュロ演算における除数と量子化器２０５による量子化の閾値を変えれば、クロック信号ＣＫのパルス数も変わる。例えば、モジュロ演算器２０４によるモジュロ演算における除数が２ｐであり、量子化器２０５による量子化の閾値がｐである場合は、トリガー信号ＴＲＧの論理レベルが変化する毎に、クロック信号ＣＫの論理レベルが２ｐ回反転してパルスがｐ回発生する。そして、クロック信号ＣＫの論理レベルが変化する毎に、信号ｑ［２：０］が１ずつ増加する。また、クロック信号ＣＫの論理レベルが変化する毎に、信号Ｄ［６：０］の各ビットが順番に変化する。

【0235】

ここで、信号ｑ［２：０］と信号Ｄ［６：０］とで構成される１０ビットの信号の値は、時間の経過に伴って変化していく。したがって、この１０ビットの信号の値に対応づけて状態遷移部１１０の内部状態を定義すると、状態遷移部１１０は、トリガー信号ＴＲＧに基づいて内部状態が遷移する状態遷移を開始し、内部状態を示す状態情報として、積算器２１７から出力される信号ｑ［２：０］と多段遅延線２１６から出力される信号Ｄ［６：０］とで構成される状態値ＳＴを出力することになる。

【0236】

図２１の説明に戻り、遷移状態取得部１３０は、ラッチ信号に基づいて、状態遷移部１１０が出力する状態情報をラッチして保持するラッチ回路である。ラッチ信号はクロック信号ＣＬＫ_ｒｅｆであり、状態情報は、信号ｑ［ｍ：０］と信号Ｄ［ｎ：０］とで構成される状態値ＳＴである。図２１に示すように、遷移状態取得部１３０は、ｎ＋１個のＤフリップフロップ２３１－０～２３１－ｎと、ｍ＋１個のＤフリップフロップからなるｍ＋１ビットのレジスター２３２と、を含む。

【0237】

Ｄフリップフロップ２３１－０～２３１－ｎの各々は、クロック信号ＣＬＫ_ｒｅｆの立ち上がりエッジに同期して、信号Ｄ［０］～Ｄ［ｎ］の各々を取得し、信号Ｄ［０］～Ｄ［ｎ］の各々の論理レベルに応じた信号Ｓ［０］～Ｓ［ｎ］を保持する。

【0238】

また、レジスター２３２は、クロック信号ＣＬＫ_ｒｅｆの立ち上がりエッジに同期して、信号ｑ［ｍ：０］を取得し、信号ｑ［２：０］の値に応じた信号Ｑ［ｍ：０］を保持する。

【0239】

このように構成されている遷移状態取得部１３０は、クロック信号ＣＬＫ_ｒｅｆの立ち上がりエッジのタイミングで、状態遷移部１１０の内部状態を示す状態値ＳＴをラッチして保持するラッチ回路として機能する。そして、遷移状態取得部１３０は、信号Ｑ［ｍ：０］と信号Ｓ［ｎ：０］とで構成される状態値ＬＳＴを出力する。

【0240】

ここで、信号Ｓ［０］の値が１である場合、信号Ｓ［ｍ：０］に含まれる値が１であるビット数は、クロック信号ＣＬＫ_ｒｅｆの立ち上がりエッジのタイミングで多段遅延線２１６を伝搬しているハイレベルのクロック信号ＣＫの位置を示す。同様に、信号Ｓ［０］の値が０である場合、信号Ｓ［ｍ：０］に含まれる値が０であるビット数は、クロック信号ＣＬＫ_ｒｅｆの立ち上がりエッジのタイミングで多段遅延線２１６を伝搬しているローレベルのクロック信号ＣＫの位置を示す。また、信号Ｑ［ｍ：０］の値は、クロック信号ＣＬＫ_ｒｅｆの立ち上がりエッジ数を示す。

【0241】

したがって、図示を省略するが、遷移状態取得部１３０の後段の状態遷移計数部１５０は、状態値ＬＳＴに対して所定の演算を行うことでトリガー信号ＴＲＧの時間イベントが発生してからの状態遷移部１１０の状態遷移回数を算出し、連続する２つの状態遷移回数の算出値の差分を計算することでカウント値ＣＮＴを算出することができる。

【0242】

また、上記の各実施形態において、状態遷移部１１０及び遷移状態取得部１３０を図２３に示すように変形してもよい。図２３の例では、状態遷移部１１０は、トリガー信号ＴＲＧに基づいて内部状態が遷移する状態遷移を開始し、内部状態を示す状態情報を出力する。図２３に示すように、状態遷移部１１０は、排他的論理和回路２１１、反転論理積回路２１２、積算器２１３、モジュロ演算器２１４、量子化器２１５、多段遅延線２１６及び同期遷移部２１９を含む。

【0243】

排他的論理和回路２１１及び反転論理積回路２１２の機能は図２１と同じであるため、その説明を省略する。

【0244】

同期遷移部２１９は、反転論理積回路２１２から出力されるクロック信号ＣＫのエッジをカウントする。同期遷移部２１９は、クロック信号ＣＫに同期して状態が遷移するステートマシンであり、同期遷移部２１９から出力されるｍ＋１ビットの信号ｑ［ｍ：０］は状態を示す信号である。ｍは０以上の整数である。同期遷移部２１９は、クロック信号ＣＫの論理レベルが反転する毎に状態が遷移するので、信号ｑ［ｍ：０］はクロック信号ＣＫのエッジのカウント情報に対応する。また、同期遷移部２１９は、多段遅延線２１６の入力端に供給される信号ｄｏｕｔを出力する。

【0245】

同期遷移部２１９は、任意の状態から次の状態に遷移するときに信号ｑ［ｍ：０］のｍ＋１ビットのうちの１ビットのみ変化する。すなわち、同期遷移部２１９の状態遷移の前後における信号ｑ［ｍ：０］のハミング距離は１である。例えば、同期遷移部２１９は、グレイコードカウンターであってもよい。

【0246】

図２４に、同期遷移部２１９がグレイコードカウンターであって、ｍが２の場合の状態遷移表を示す。なお、図２４及び以下の説明では、ローレベル、ハイレベルをそれぞれ０、１と表記する。図２４の例では、同期遷移部２１９はＴ０～Ｔ７の８個の状態を有している。そして、同期遷移部２１９は、信号ｑ［２：０］が”０００”である状態Ｔ０において、クロック信号ＣＫがローレベルであれば状態Ｔ０を維持し、クロック信号ＣＫがローレベルであれば、信号ｑ［２：０］のビット０が０から１に変化して状態Ｔ１に遷移する。また、同期遷移部２１９は、信号ｑ［２：０］が”００１”である状態Ｔ１において、クロック信号ＣＫがローレベルであれば、信号ｑ［２：０］のビット１が０から１に変化して状態Ｔ２に遷移し、クロック信号ＣＫがハイレベルであれば状態Ｔ１を維持する。また、同期遷移部２１９は、信号ｑ［２：０］が”０１１”である状態Ｔ２において、クロック信号ＣＫがローレベルであれば状態Ｔ２を維持し、クロック信号ＣＫがハイレベルであれば、信号ｑ［２：０］のビット０が１から０に変化して状態Ｔ３に遷移する。また、同期遷移部２１９は、信号ｑ［２：０］が”０１０”である状態Ｔ３において、クロック信号ＣＫがローレベルであれば、信号ｑ［２：０］のビット２が０から１に変化して状態Ｔ４に遷移し、クロック信号ＣＫがハイレベルであれば状態Ｔ３を維持する。また、同期遷移部２１９は、信号ｑ［２：０］が”１１０”である状態Ｔ４において、クロック信号ＣＫがローレベルであれば状態Ｔ４を維持し、クロック信号ＣＫがハイレベルであれば、信号ｑ［２：０］のビット０が０から１に変化して状態Ｔ５に遷移する。また、同期遷移部２１９は、信号ｑ［２：０］が”１１１”である状態Ｔ５において、クロック信号ＣＫがローレベルであれば、信号ｑ［２：０］のビット１が１から０に変化して状態Ｔ６に遷移し、クロック信号ＣＫがハイレベルであれば状態Ｔ５を維持する。また、同期遷移部２１９は、信号ｑ［２：０］が”１０１”である状態Ｔ６において、クロック信号ＣＫがローレベルであれば状態Ｔ６を維持し、クロック信号ＣＫがハイレベルであれば、信号ｑ［２：０］のビット０が１から０に変化して状態Ｔ７に遷移する。また、同期遷移部２１９は、信号ｑ［２：０］が”１００”である状態Ｔ７において、クロック信号ＣＫがローレベルであれば、信号ｑ［２：０］のビット２が１から０に変化して状態Ｔ０に遷移し、クロック信号ＣＫがハイレベルであれば状態Ｔ７を維持する。

【0247】

図２４の例では、同期遷移部２１９は、状態Ｔ０から状態Ｔ７まで遷移した後、状態Ｔ０に戻るが、いずれの状態遷移においても信号ｑ［２：０］が１ビットのみ変化している。したがって、同期遷移部２１９の状態遷移の前後における信号ｑ［２：０］のハミング距離は１である。

【0248】

また、図２４の例では、信号ｄｏｕｔは、状態Ｔ０、状態Ｔ２、状態Ｔ４及び状態Ｔ６では０であり、状態Ｔ１、状態Ｔ３、状態Ｔ５及び状態Ｔ７では１である。したがって、状態が遷移する毎に信号ｄｏｕｔの論理レベルが反転する。

【0249】

図２３の説明に戻り、積算器２１３は、信号ｄｏｕｔの立ち上がりエッジが発生する毎に、１を積算して積算値ＣＥを出力する。換言すれば、積算器２１３は、信号ｄｏｕｔの立ち上がりエッジを計数して積算値ＣＥを出力する。なお、積算器２１３は、信号ｄｏｕｔの立ち下がりエッジを計数してもよい。

【0250】

モジュロ演算器２１４及び量子化器２１５の機能は図２１と同じであるため、その説明を省略する。また、入力される信号がクロック信号ＣＫではなくて信号ｄｏｕｔであるが、多段遅延線２１６の構成及び機能は図２１と同じであるため、その説明を省略する。

【0251】

図２５は、状態遷移部１１０の各信号の波形の一例を示す図である。図２５は、ｎが６であり、ｍが２であり、モジュロ演算器２０４によるモジュロ演算における除数が１６であり、量子化器２０５による量子化の閾値が８である場合の例である。

【0252】

図２５の例では、トリガー信号ＴＲＧの論理レベルが変化すると、排他的論理和信号ＥＸがローレベルからハイレベルに変化し、排他的論理和信号ＥＸがハイレベルの期間にクロック信号ＣＫのパルスが連続して発生する。積算値ＣＥは、クロック信号ＣＫの立ち上がりエッジ毎に１ずつ増加していき、剰余値ＭＤは、積算値ＣＥの増加とともに増加していき、積算値ＣＥが１６の整数倍となる毎に０に初期化される。量子化信号ＱＴは、剰余値ＭＤが７以下のときはローレベルとなり、剰余値ＭＤが８以上のときはハイレベルとなる。量子化信号ＱＴの論理レベルが変化すると、排他的論理和信号ＥＸがハイレベルからローレベルに変化し、クロック信号ＣＫのパルスの発生が停止する。

【0253】

図２５の例では、トリガー信号ＴＲＧの論理レベルが変化する毎に、クロック信号ＣＫの論理レベルが１６回反転してパルスが８回発生するが、モジュロ演算器２０４によるモジュロ演算における除数と量子化器２０５による量子化の閾値を変えれば、クロック信号ＣＫのパルス数も変わる。例えば、モジュロ演算器２０４によるモジュロ演算における除数が２ｐであり、量子化器２０５による量子化の閾値がｐである場合は、トリガー信号ＴＲＧの論理レベルが変化する毎に、クロック信号ＣＫの論理レベルが２ｐ回反転してパルスがｐ回発生する。そして、クロック信号ＣＫの論理レベルが変化する毎に、同期遷移部２１９の状態、すなわち信号ｑ［２：０］の１ビットが変化し、信号ｄｏｕｔの論理レベルも変化する。また、信号ｄｏｕｔの論理レベルが変化する毎に、信号Ｄ［６：０］の各ビットが順番に変化する。

【0254】

ここで、信号ｑ［２：０］と信号Ｄ［６：０］とで構成される１０ビットの信号の値は、時間の経過に伴って変化していく。したがって、この１０ビットの信号の値に対応づけて状態遷移部１１０の内部状態を定義すると、状態遷移部１１０は、トリガー信号ＴＲＧに基づいて内部状態が遷移する状態遷移を開始し、内部状態を示す状態情報として、同期遷移部２１９から出力される信号ｑ［２：０］と多段遅延線２１６から出力される信号Ｄ［６：０］とで構成される状態値ＳＴを出力することになる。

【0255】

図２３の説明の戻り、遷移状態取得部１３０は、クロック信号ＣＬＫ_ｒｅｆの立ち上がりエッジのタイミングで、状態遷移部１１０の内部状態を示す状態値ＳＴをラッチして保持するラッチ回路として機能する。そして、遷移状態取得部１３０は、信号Ｑ［ｍ：０］と信号Ｓ［ｎ：０］とで構成される状態値ＬＳＴを出力する。遷移状態取得部１３０の機能は図２１と同じであるため、その詳細な説明を省略する。

【0256】

ここで、信号Ｓ［０］の値が１である場合、信号Ｓ［ｍ：０］に含まれる値が１であるビット数は、クロック信号ＣＬＫ_ｒｅｆの立ち上がりエッジのタイミングで多段遅延線２１６を伝搬しているハイレベルの信号ｄｏｕｔの位置を示す。同様に、信号Ｓ［０］の値が０である場合、信号Ｓ［ｍ：０］に含まれる値が０であるビット数は、クロック信号ＣＬＫ_ｒｅｆの立ち上がりエッジのタイミングで多段遅延線２１６を伝搬しているローレベルの信号ｄｏｕｔの位置を示す。また、信号Ｑ［ｍ：０］の値は、クロック信号ＣＬＫ_ｒｅｆのエッジ数を示す。

【0257】

【0258】

また、状態遷移部１１０の内部状態が任意の状態から次の状態に遷移するときに、信号ｑ［ｍ：０］と信号Ｄ［ｎ：０］とで構成される状態値ＳＴは１ビットのみ変化する。すなわち、状態遷移部１１０の状態遷移の前後における状態情報のハミング距離は１である。そのため、状態遷移部１１０が任意の状態から次の状態に遷移する際に他の状態を経由しないので、クロック信号ＣＬＫ_ｒｅｆの立ち上がりエッジのタイミングと状態遷移部１１０の状態遷移のタイミングとがほぼ一致した場合でも、遷移状態取得部１３０は、状態遷移の前後の２つの状態のいずれかに対応する状態値ＳＴをラッチすることできる。したがって、遷移状態取得部１３０が誤った状態情報を取得するおそれが低減される。

【0259】

本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。

【0260】

例えば、第１実施形態の一部を、適宜、第２実施形態～第４実施形態のいずれかの一部に置き換えてもよい。同様に、第２実施形態の一部を、適宜、第１実施形態、第３実施形態、第４実施形態のいずれかの一部に置き換えてもよい。同様に、第３実施形態の一部を、適宜、第１実施形態、第２実施形態、第４実施形態のいずれかの一部に置き換えてもよい。同様に、第４実施形態の一部を、適宜、第１実施形態～第３実施形態のいずれかの一部に置き換えてもよい。

【0261】

上述した実施形態および変形例は一例であって、これらに限定されるわけではない。例えば、各実施形態および各変形例を適宜組み合わせることも可能である。

【0262】

本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。

【符号の説明】

【0263】

１…Ａ／Ｄ変換回路、１０…比較対象信号生成部、１１…抵抗、１２…コンデンサー、２０…比較器、３０，３１，３２…タイミング生成部、４０，４１，４２，４３…デジタル信号生成部、５０…分周回路、５２…サンプルホールド回路、５４，５６…論理反転回路、１００，１００Ａ，１００Ｂ，１００Ｃ…時間デジタル変換器、１１０…状態遷移部、１１１…発振部、１１２…積算器、１２０…重み付け演算部、１２１…積算器、１３０…遷移状態取得部、１３１…レジスター、１４０…演算部、１４１…レジスター、１４２…減算器、１４３…積算器、１４４…乗算器、１４５…積算器、１５０…状態遷移計数部、１６０…重み付け部、１７０…積算部、２０１…排他的論理和回路、２０２…反転論理積回路、２０３…積算器、２０４…モジュロ演算器、２０５…量子化器、２０６…バッファー回路、２１１…排他的論理和回路、２１２…反転論理積回路、２１３…積算器、２１４…モジュロ演算器、２１５…量子化器、２１６…多段遅延線、２１７…積算器、２１８－０～２１８－ｎ…遅延素子、２１９…同期遷移部、２３１－０～２３１－ｎ…Ｄフリップフロップ、２３２…レジスター

【図1】