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  • 特許-回路基板および電子部品の製造方法 図1
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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B1)
(11)【特許番号】
(24)【登録日】2023-12-18
(45)【発行日】2023-12-26
(54)【発明の名称】回路基板および電子部品の製造方法
(51)【国際特許分類】
   H05K 1/14 20060101AFI20231219BHJP
【FI】
H05K1/14 A
【請求項の数】 4
(21)【出願番号】P 2022107938
(22)【出願日】2022-07-04
【審査請求日】2022-07-04
(73)【特許権者】
【識別番号】000227205
【氏名又は名称】NECプラットフォームズ株式会社
(74)【代理人】
【識別番号】100106909
【弁理士】
【氏名又は名称】棚井 澄雄
(74)【代理人】
【識別番号】100134544
【弁理士】
【氏名又は名称】森 隆一郎
(74)【代理人】
【識別番号】100149548
【弁理士】
【氏名又は名称】松沼 泰史
(74)【代理人】
【識別番号】100162868
【弁理士】
【氏名又は名称】伊藤 英輔
(72)【発明者】
【氏名】林 朋広
【審査官】齊藤 健一
(56)【参考文献】
【文献】特開2007-335618(JP,A)
【文献】特開2007-123591(JP,A)
【文献】特開昭63-132415(JP,A)
【文献】特開2015-149409(JP,A)
【文献】実開昭61-4456(JP,U)
【文献】特開昭62-242350(JP,A)
【文献】米国特許第4658327(US,A)
(58)【調査した分野】(Int.Cl.,DB名)
H01L 23/12
H05K 1/00―3/46
(57)【特許請求の範囲】
【請求項1】
一方の面に電子部品が実装された第1の基板と、
該第1の基板の他方の面の側に配置され、前記第1の基板に接続される第2の基板と、
を備え、
前記第1の基板は、該第1の基板を厚さ方向に貫通するスルーホールを所定の配置で複数備え、
前記第2の基板は、前記第1の基板の他方の面の側に重ねて配置されるものであって、前記スルーホールの少なくとも一部と重なる位置に配置された接続ピンを一方の面に備え、該接続ピンに接続された大静電容量のコンデンサが他方の面に実装され、
前記第2の基板は、静電容量が異なることにより異なる外形寸法を有する、複数の大静電容量のコンデンサを備える回路基板であり、
前記接続ピンは、前記スルーホールへの挿入長さを所定の長さに制限するために、先端から所定距離だけ離れた位置が大径に形成され、
前記第1の基板の他方の面は、前記大静電容量のコンデンサより静電容量が小さい小静電容量のコンデンサを備え、
前記接続ピンは、前記小静電容量のコンデンサの高さより大きな間隔を前記第1の基板と第2の基板との間に形成する位置に前記大径の部分を有する、
回路基板。
【請求項2】
前記接続ピンは、前記スルーホールに抜き差し可能に挿入されることを特徴とする、
請求項1に記載の回路基板。
【請求項3】
前記第2の基板には、互いに絶縁された二つの導体回路が埋め込まれ、
前記コンデンサの一端が前記導体回路の一方に接続され、前記コンデンサの他端が前記導体回路の他方に接続された、
請求項1に記載の回路基板。
【請求項4】
第1の基板の一方の面に電子部品を実装する工程と、
該第1の基板の前記電子部品に接続されるコンデンサを複数備えた第2の基板であって、前記コンデンサの静電容量が互いに異なるものを準備する工程と、
前記第2の基板の複数のコンデンサから、前記電子部品の仕様に適用するものを選択する工程と、
前記第2の基板の一方の面に形成され、複数の前記コンデンサに接続された接続ピンを前記第1の基板の他方の面のスルーホールに挿入することにより、複数の前記コンデンサの少なくとも一部を前記電子部品に接続する工程と、
を有し、
前記第2の基板は、静電容量が異なることにより異なる外形寸法を有する複数の大静電容量のコンデンサを備え、
前記接続ピンは、前記スルーホールへの挿入長さを所定の長さに制限するために、先端から所定距離だけ離れた位置が大径に形成され、
前記第1の基板の他方の面は、前記大静電容量のコンデンサより静電容量が小さい小静電容量のコンデンサを備え、
前記接続ピンの大径の部分を前記スルーホールに接触させることにより、前記第1の基板との間に前記小静電容量のコンデンサが介在し得る位置に前記第2の基板を取り付ける工程を有する、
電子部品の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、回路基板および電子部品の製造方法に関する。
【背景技術】
【0002】
例えばLSI(Large Scale Integrate)が実装された回路基板にあっては、該LSIに供給する電源の過渡的な変動(ノイズ)を抑制するための対策として、回路基板の電源線(電源に接続された導体パターン)とグランド線(グランドに接続された導体パターン)との間に、所定の静電容量を有するコンデンサを挿入する構成を採用している。このような目的に用いられるコンデンサは、回路基板の一方の面(例えば上面)のLSIの周辺、およびまたは回路基板の他方の面(例えば裏面)の前記LSIの直下となる位置に実装される。
前記コンデンサは、その静電容量により、特定の周波数で共振する特性を持ち、それぞれの共振周波数によって、ノイズを低減することができる周波数帯域が異なっているため、低減したい周波数帯域の共振特性を持つ静電容量のコンデンサを使用する必要がある。
一般的には、高い周波数のノイズを低減するためには、小さなサイズで静電容量の値も小さいコンデンサが使用されている。また、このような静電容量の小さいコンデンサは、LSIからコンデンサまでの配線経路のインピーダンスを小さくするために、LSIの直近に配置することが望ましい。
これに対して、低い周波数のノイズを低減するためには、大きな静電容量のコンデンサが必要であるため、静電容量が大きくなるに伴い、大きなサイズのコンデンサが使用される。このようなコンデンサもまた、LSIの周辺の回路基板に実装されるのが一般的である。
【0003】
本発明に関連する回路基板へのコンデンサの実装に関する技術として、下記の特許文献1、2、3が知られている。
【先行技術文献】
【特許文献】
【0004】
【文献】特開2007-335618号公報
【文献】特開2006-228915号公報
【文献】特開平5-218615号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
しかしながら、コンデンサを回路基板上に表面実装すると、搭載する部品のサイズ分だけ回路基板上に占める面積大きくなり、所望のインピーダンス特性を達成するために必要な静電容量を備えたコンデンサを搭載することにより、回路基板のサイズが大きくなってしまうという課題がある。
【0006】
本発明に関連する特許文献1には、発熱部品が実装された回路基板とコンデンサが実装された回路基板とを別体にして、親となる回路基板に搭載する技術が開示されている。
本発明に関連する特許文献2には、発熱部品が実装された回路基板の裏面にコンデンサを実装し、回路基板に設けたスルーホールを介してこれらを接続する構成が開示されている。
本発明に関連する特許文献3には、発熱部品が実装された回路基板の中にコンデンサを埋め込むことにより、回路基板の実装面積を確保する構成が開示されている。
【0007】
特許文献1に開示された技術は、発熱部品が実装された回路基板の面積を小さくすることはできても、親となる回路基板の面積を小さくすることはできない。
特許文献2、3に開示された技術は、発熱部品が実装された回路基板の実装された側の面の実装面積を小さくすることができるものの、発熱部品の仕様変更に伴うコンデンサの静電容量の調整を柔軟に行うことは難しい。
【0008】
本発明は、発熱部品が実装される回路基板に占める各種静電容量のコンデンサの実装面積を小さくすることを目的とする。
【課題を解決するための手段】
【0009】
上記課題を解決するために、本発明にかかる回路基板は、一方の面に電子部品が実装された第1の基板と、該第1の基板の他方の面の側に配置され、前記第1の基板に接続される第2の基板とを備え、前記第1の基板は、該第1の基板を厚さ方向に貫通するスルーホールを所定の配置で複数備え、前記第2の基板は、前記第1の基板の他方の面の側に重ねて配置されるものであって、前記スルーホールの少なくとも一部と重なる位置に配置された接続ピンを一方の面に備え、該接続ピンに接続されたコンデンサが他方の面に実装されたことを特徴とする。
【0010】
また、本発明にかかる電子部品の製造方法は、第1の基板の一方の面に電子部品を実装する工程と、該第1の基板の前記電子部品に接続されるコンデンサを複数備えた第2の基板であって、前記コンデンサの静電容量が互いに異なるものを準備する工程と、前記第2の基板の複数のコンデンサから、前記電子部品の仕様に適用するものを選択する工程と、前記第2の基板の一方の面に形成され、複数の前記コンデンサに接続された接続ピンを前記第1の基板の他方の面のスルーホールに挿入することにより、複数の前記コンデンサの少なくとも一部を前記電子部品に接続する工程とを有する。
【発明の効果】
【0011】
本発明によれば、回路基板に占めるコンデンサの実装面積を小さくすることができる。
【図面の簡単な説明】
【0012】
図1】本発明の最小構成例の断面図である。
図2】本発明の第1実施形態の断面図である。
図3】本発明の第1実施形態の第1の回路基板の斜視図である。
図4】本発明の第1実施形態の第2の基板の斜視図である。
図5】本発明の第1実施形態の接続ピンとスルーホールとの接続部の一部を拡大した斜視図である。
図6】本発明の第1実施形態の第2の基板の断面図である。
図7】本発明の第2実施形態のピンとスルーホールとの接続部の一部を拡大した斜視図である。
図8】本発明の第2実施形態の断面図である。
図9】第1の基板の変形例の断面図である。
【発明を実施するための形態】
【0013】
本発明に係る回路基板の最小構成例について図1を参照して説明する。
第1の基板1の一方の面2に電子部品3が実装されている。該第1の基板1の他方の面4の側に配置され、前記第1の基板1に接続される第2の基板5を備える。前記第1の基板1は、該第1の基板1を厚さ方向に貫通するスルーホール6を所定の配置で複数備え、前記第2の基板5は、前記第1の基板1の他方の面の側に重ねて配置されるものであって、前記スルーホール6の少なくとも一部と重なる位置に配置された接続ピン7を一方の面8に備え、該接続ピン7に接続されたコンデンサ9が他方の面10に実装されている。
【0014】
以上のように構成された、本発明の最小構成例にかかる回路基板は、第1の基板1上に電子部品3のみを設け、第2の基板5にコンデンサ9を設けて構成されているので、第1の基板1と第2の基板5とを前記スルーホール6へピン7を挿入することによって任意に組み合わせることができる。したがって、電子部品3が求める特性に応じて第2の基板5を交換することにより、電子部品3に適切な静電容量のコンデンサ9を接続することができる。また、第1の基板1にコンデンサ9を設けていないので、例えば、静電容量が大きく、外形寸法が大きなコンデンサ9が必要な回路を構成しようとする場合であっても、第1の基板1の一方の面2の実装面積を広く確保することができ、例えば、前記電子部品3以外の電子部品をも設けることができる。
【0015】
また、本発明の最小構成例にかかる電子部品の製造方法は、第1の基板1の一方の面2に電子部品3を実装する工程と、該第1の基板1の前記電子部品3に接続されるコンデンサ9を複数備えた第2の基板5であって、前記コンデンサ9の静電容量が互いに異なるものを準備する工程と、前記第2の基板5の複数のコンデンサ9から、前記電子部品3の仕様に適用するものを選択する工程と、前記第2の基板5の一方の面に形成され、複数の前記コンデンサ9に接続された接続ピン7を前記第1の基板1の他方の面4のスルーホールに挿入することにより、複数の前記コンデンサ9の少なくとも一部を前記電子部品3に接続する工程とを有する。
【0016】
以上のように構成された、最小構成例にかかる製造方法によれば、静電容量の異なるコンデンサ9を備えた第2の基板5から、電子部品3の仕様に応じた適切な静電容量のコンデンサ9を選択して、接続ピン7をスルーホール6に挿入することにより、第1の基板1と第2の基板5とで所望の静電容量のコンデンサが接続された電子部品3を製造することができる。また第1の基板1には電子部品3のみを備えているので、コンデンサ9として静電容量が大きな大型のものを接続した場合であっても、第1の基板1上の実装面積を広く確保することができる。
【0017】
図2図6を参照して本発明の第1実施形態を説明する。なお、図2図6において図1と共通の構成には同一符号を付し、説明を簡略化する。
図2に示すように、第1の基板1Aは、絶縁層11内に薄板状の導電層12、13を埋め込んだ(あるいは積層した)構成を有する。これらの導電層12、13は、例えば、一方(例えば符号12)がグランド(GND)に接続され、他方(例えば符号13)が電源ライン(Vcc)に接続されるが、例えば、これらグランド、電源とは異なるバスライン等の所定の信号ラインに接続しても良い。
【0018】
前記第1の基板1Aの一方の面2には、電子部品3Aが実装されている。該電子部品3Aは、LSI等の半導体装置本体31と、該半導体装置本体31に接続され、外部配線との接続のための端子を備えたパッケージ部32とを備えている。前記半導体装置本体31ははんだ部(図示例では便宜上リフロー前のはんだボールを示している)33を介してパッケージ部32に接続され、また、パッケージ部32と前記第1の基板1Aの導体パターンとははんだ部(はんだボール)34を介して接続されている。
【0019】
前記第1の基板1Aは、平面視にて所定のパターン(例えば行列状)に配置されたスルーホール6を備え、該スルーホール6は、図示例の場合、例えばめっき等の処理による導電層を設けることにより、あるいは電極となる金属部品を挿入することにより、ビアとして構成されて、第1の基板1Aの導体パターンあるいは導電層12、13に電気的に接続することができるよう構成されている。
【0020】
図3、4に示すように、前記第2の基板5Aの一方の面8には、前記スルーホール6の配置に対応させて、接続ピン7が行列状に配置されている。また前記第2の基板5Aの他方の面10には、コンデンサ9A、9B、9Cが複数個ずつ配置されている。これらコンデンサ9A、9B、9Cは、それぞれ異なる静電容量を有し、各々の静電容量に応じた大きさの外形寸法に構成されている。
【0021】
また前記スルーホール6は、前記第1の基板1Aの内部の導電層12、13のいずれかに接続されている。すなわち第1実施形態にあっては、図6に示すように、接続ピン7(説明の便宜上、交互に7A、7Bの符号を付して区別する)の一部である符号7Aの接続ピンが導電層13に接続されて電源Vccの供給を受け、また他の一部である符号7Bの接続ピン7が導電層12に接続されてグランドGNDに接地される。
なお接続ピン7A、7Bを電源Vcc,グランドGNDにいかに接続するかは、接続ピ運7A、7Bが挿入されるスルーホール6を介していずれの電子部品3Aのいずれの接続端子に接続されるかにより適宜変更して設定されるべきものである。
【0022】
前記接続ピン7は、図5に示すようにスルーホール6に先端から挿入され、所定の深さまで挿入されることによって電気的に接続される。なお図5では、ビアとして使用されるスルーホール6の一部に形成された導電体部分を表現している。
【0023】
上記構成の回路基板にあっては、平面視で重なるように第1の基板1Aに第2の基板5Aを位置合わせし、スルーホール6に接続ピン7を挿入しながら二つの基板1A、5Aを合体させることにより、第1の基板1Aの電子部品3Aの所定の端子をコンデンサ9(9A、9B、9C)を介して導電層12、13に接続し、これら導電層12、13を介して電源VccとグランドGNDとにコンデンサ9を介在させた状態で接続することができる。
【0024】
ここで、スルーホール6と接続ピン7との接続を適宜選択することにより、いずれか最適な静電容量のコンデンサ9を電子部品3Aに接続することができる。なお前記第1の基板1Aに前記電子部品3A以外の他の電子部品が実装されている場合にあっては、当該電子部品の接続端子に対応する位置のスルーホール6およびこれに挿入される接続ピン7によって当該電子部品に必要な静電容量のコンデンサ9を接続することができる。なお第2の基板5Aに搭載された複数のコンデンサ9A~9Cを接続ピン7の導通等の手段より適宜組み合わせて所望の静電容量とし、これを電子部品3Aに接続しても良い。
【0025】
図7、8は、本発明の第2実施形態を示すものである。なお、図7図8において図1図6と共通の構成には同一符号を付し、説明を簡略化する。
この第2実施形態にあっては、図7に示すように、第2の基板5Aが備える接続ピン7Aとして、先端から所定距離だけ離れた位置に段部7aを備える構成を採用している。
すなわち前記段部7aは、スルーホール6の内径より大きな外径寸法を有し、この段部7aがスルーホール6に当接することによって、接続ピン7の挿入深さが所定の長さに規制される。
【0026】
すなわち、前記段部7aがスルーホール6に当接することによって、図8に示すように、第1の基板1Bの下面(他方の面4)と第2の基板5Aの上面(一方の面8)とが所定の間隔を維持することができる。すなわち、第1の基板1Bと第2の基板5Aとの間隔を所定以上に維持することができるので、例えば、図8に示すように、高周波用の小静電容量のコンデンサ9Dを第1の基板1Bの他方の面4のスルーホール6と重ならない位置に配置した場合に該コンデンサ9Dの第2の基板5Aとの干渉を避けることができる。
【0027】
なお図9に示すように、低周波へ対応する大静電容量のコンデンサ9A、9Bを第1の基板1Cの一方の面2に実装し、高周波へ対応する小静電容量のコンデンサ9Dを他方の面4に実装しても良い。
【0028】
なお第1、第2の基板に実装される電子部品の形状、寸法、スルーホールの配置、接続ピンの配置、長さが実施形態に限定されるものでないのはもちろんである。
【0029】
以上、本発明の実施形態について図面を参照して詳述したが、具体的な構成はこの実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
【産業上の利用可能性】
【0030】
本発明は、回路基板へのコンデンサの実装に利用することができる。
【符号の説明】
【0031】
1、1A 第1の基板
2 一方の面
3、3A 電子部品
4 他方の面
5 第2の基板
6 スルーホール
7 接続ピン
8 一方の面
9、9A、9B、9C,9D コンデンサ
10 他方の面
11 絶縁層
12、13 導電層
31 半導体装置本体
32 パッケージ部
33、34 はんだ部
【要約】
【課題】回路基板に占めるコンデンサの実装面積を小さくする技術に関する。
【解決手段】本発明の回路基板は、第1の基板1の一方の面2に電子部品3が実装されている。該第1の基板1の他方の面4の側に配置され、前記第1の基板1に接続される第2の基板5を備える。前記第1の基板1は、該第1の基板1を厚さ方向に貫通するスルーホール6を所定の配置で複数備え、前記第2の基板5は、前記第1の基板1の他方の面の側に重ねて配置されるものであって、前記スルーホール6の少なくとも一部と重なる位置に配置された接続ピン7を一方の面8に備え、該接続ピン7に接続されたコンデンサ9が他方の面10に実装されている。
【選択図】図1
図1
図2
図3
図4
図5
図6
図7
図8
図9