特許 7406055 指数関数発生回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-12-19

(45)【発行日】2023-12-27

(54)【発明の名称】指数関数発生回路

(51)【国際特許分類】

   G06F 1/06 20060101AFI20231220BHJP

   G06G 7/24 20060101ALI20231220BHJP

   H03B 5/20 20060101ALI20231220BHJP

【ＦＩ】

G06F1/06 510

G06G7/24 520

H03B5/20 A

【請求項の数】 3

(21)【出願番号】P 2019166647

(22)【出願日】2019-08-26

(65)【公開番号】P2021033989

(43)【公開日】2021-03-01

【審査請求日】2022-08-12

(73)【特許権者】

【識別番号】504237050

【氏名又は名称】独立行政法人国立高等専門学校機構

(72)【発明者】

【氏名】大田 一郎

(72)【発明者】

【氏名】寺田 晋也

【審査官】征矢 崇

(56)【参考文献】

【文献】特開２０１７－２０４９９５（ＪＰ，Ａ）

【文献】特許第６５５２１４８（ＪＰ，Ｂ１）

【文献】特開２００７－２４３９１１（ＪＰ，Ａ）

【文献】特開２０１２－８０３８２（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０６Ｆ１／０６

Ｇ０６Ｇ７／２４

Ｈ０３Ｂ５／００－５／２８

Ｈ０３Ｋ３／００－３／８６

(57)【特許請求の範囲】

【請求項1】

電圧制御発振器（ＶＣＯ）と、スイッチトキャパシタ（ＳＣ）積分器とを備え、
前記ＶＣＯの出力の２相クロックΦ１とΦ２で前記ＳＣ積分器内のスイッチを駆動し、
前記ＳＣ積分器の出力電圧Ｖ２をＶＣＯの入力に正帰還することにより、
正の冪状部の指数関数で増加する電圧Ｖ２および正の冪状部の指数関数で増加する周波数ｆの２相クロックΦ１とΦ２を同時に生成することを特徴とする指数関数発生回路。

【請求項3】

スタートパルスΦ０を高レベルから低レベルにすると、周波数ｆが設定した周波数ｆｍｉｎから冪状部が正で時間の経過と供に指数関数的に増加して、設定した最終時間ｔｍａｘで前記周波数ｆがｆｍａｘになる２相クロックΦ１とΦ２を生成することを特徴とする請求項１に記載の指数関数発生回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、正の冪状部の指数関数で増加する電圧および正の冪状部の指数関数で増加する周波数のクロックを同時に生成する回路に関する。

【背景技術】

【0002】

チャージポンプ回路でキャパシタを充電するとき、充電電圧の式は指数関数の冪状部が負となり、時間の経過と供に変化は緩やかになり定常値に近づく。キャパシタが大容量になると、突入電流が大きくなり、充電時間は長くなるという問題が生じる。通常のチャージポンプ回路では駆動するクロックの周波数は一定であるが、本発明では冪状部が正で時間の経過と供に指数関数的に増加する電圧およびクロックを同時に発生する回路を提供するものである。従来の方法でクロック周波数を指数関数的に増加するには次のように行なっている。まず、特許文献１に開示されているように、利得が入力の指数関数となる増幅器（逆対数増幅器）に、のこぎり波を入力して指数関数波形を発生させる。または、特許文献２に開示されているように、演算増幅器を用いたＲＣ積分器の出力電圧を入力に正帰還することで、冪乗部が正の指数関数で増加する電圧波形を発生させる。次に、得られた電圧を電圧制御発振器（ＶＣＯ）に加えて指数関数的に増加する周波数のクロックを生成する。

【0003】

一方回路が複雑で大きくなるが、デジタル的手法を用いると、より動作範囲が広く、安定で精度の高い指数関数信号を得ることができる。例えば、非特許文献１に開示されているように、Ｖ－Ｆ変換器、カウンタ、Ｄ－Ａ変換器、加算回路を組み合わせて構成する回路を図１１に示す。同図で、演算増幅器と１０ｋΩの抵抗で構成される加算回路により、出力電圧ｖＯは、次式で表される。

【0004】

【数1】

カウンタの出力を十進数でｎ、Ｄ－Ａ変換器のＬＳＢに対応する最小電圧刻みをΔｖとすると、ｖＯは、次式で表される。

【0005】

【数2】

Ｖ－Ｆ変換器の係数をαとすると、Ｖ－Ｆ変換器の出力周波数ｆＯはαｖＯとなるので、ｆＯのｎ番目のクロック周波数ｆｎとクロック周期Ｔｎはそれぞれ、次式で表される。

【0006】

【数3】

従って、各部の波形は図１２に示すようになる。同図から、時間ｔは次式で表される。

【0007】

【数4】

上式はｎが十分大きいと、下のように近似できる。

【0008】

【数5】

従って、出力電圧ｖＯとクロック周波数ｆｎは、次式のように正の冪状部の指数関数で増加するようになる。

【0009】

【数6】

【先行技術文献】

【特許文献】

【0010】

【文献】実開昭６１－０４６６４６号公報

【0011】

【文献】実開昭５３－１５１３３１号公報

【非特許文献】

【0012】

【文献】江村 稔、「電圧－周波数変換器を用いた非線形ＡＤ変換」、電子通信学会論文誌、ｖｏｌ．５６－Ｃ ｎｏ．１２、ｐｐ．６３１－６３６、１９７３年１２月

【発明の概要】

【発明が解決しようとする課題】

【0013】

上記の特許文献１や２は、正の冪状部をもつ指数関数の電圧のみを発生させる回路で、特許文献１の指数関数の利得をもつ増幅器はトランジスタ等の非線形特性を利用して擬似指数関数電圧を発生しているので、精度が低い。指数関数で増加する周波数のクロックを発生させるには、上記回路に電圧制御発振器（ＶＣＯ）を加える必要がある。また、上記の非特許文献１はデジタル的手法を用いているので、より動作範囲が広く、安定で精度の高い指数関数信号を得ることができるが、回路が複雑で高価となる。

【0014】

本発明は上記課題に鑑みなされたもので、従来に比べて少ない素子数で高精度の指数関数の電圧およびクロック周波数を同時に発生させる回路を提供することを目的とする。

【課題を解決するための手段】

【0015】

本発明の指数関数クロック発生回路は、上記目的を達成するために、２相クロックΦ１とΦ２を発生する電圧制御発振器（ＶＣＯ）と、スイッチトキャパシタ（ＳＣ）積分器と、を備え、前記ＶＣＯの２相クロックΦ１とΦ２で前記ＳＣ積分器内のスイッチを駆動し、前記ＳＣ積分器の出力電圧Ｖ２をＶＣＯの入力に正帰還することにより、正の冪状部をもつ指数関数の電圧およびクロックを同時に発生させることを特徴とする指数関数発生回路である。

【発明の効果】

【0016】

上記指数関数発生回路では、従来に比べて少ない素子数で簡単に指数関数の電圧およびクロックを同時に得ることができる。また、得られた２相クロックで、チャージポンプ回路を駆動すると、少ない突入電流で、より短い時間でキャパシタを充電できる。

【図面の簡単な説明】

【0017】

【図1】本発明のブロック構成とスイッチの動作タイミングを示す図である。

【図2】本発明の指数関数発生回路の回路構成の実施例を示す図である。

【図3】同上ＶＣＯにおける各部の波形を示す図である。

【図4】本発明の指数関数発生回路の素子値の決定例を示す表である。

【図5】本発明の解析により求めたクロック周波数ｆと出力電圧Ｖ２の時間変化を示す図である。

【図6】本発明の指数関数発生回路を試作して実験で得られた各部の測定波形を示す図である。

【図7】本発明の指数関数発生回路をＳＰＩＣＥでシミュレーションした波形を示す図である。

【図8】本発明の指数関数発生回路のクロック周波数ｆと出力電圧Ｖ２の測定値とシミュレーション値の比較を示すグラフである。

【図9】本発明の一応用例であるコッククロフト・ウォルトン（ＣＷ）回路の回路構成を示す図である。

【図10】上記ＣＷ回路を本発明のクロックと固定クロックで駆動した場合の出力電圧と入力電流のシミュレーション波形を示す図である。

【図11】従来例における指数関数発生回路の回路構成を示す図である。

【図12】同上の各部の波形を示す図である。

【発明を実施するための形態】

【0018】

以下、本発明の好ましい実施形態について、添付図面を参照しながら詳細に説明する。図１は、本実施例における指数関数発生回路のブロック構成と、スイッチの動作タイミングとを示している。同図のスイッチトキャパシタ（ＳＣ）積分器１０２には、指数関数電圧Ｖ２の初期値を与えるＶ２ｍｉｎと、Ｖ２の増分量に関係するΔＶと、スタートパルスΦ０と、２相クロック信号Φ１とΦ２が入力される。２８の直流電源Ｖ２ｍｉｎは入力端子２９に、２２の直流電源ΔＶは入力端子２３に接続される。ＳＣ積分器の出力端子２６は電圧制御発振器（ＶＣＯ）１０１の入力端子１０に接続される。ＶＣＯの出力端子２０と２１からはそれぞれ互いに重なり合わない２相クロック信号Φ１とΦ２が出力され、それらがＳＣ積分器１０２内のスイッチを駆動する。スタートパルスΦ０が高レベルのときは、ＳＣ積分器の出力Ｖ２が初期電圧Ｖ２ｍｉｎとなるように設定し、同時にＶＣＯの出力は停止し、Φ１が低レベルでΦ２が高レベルとなる。スタートパルスΦ０が低レベルになると、回路が動作し始め，ＶＣＯは入力電圧Ｖ２に比例した周波数のクロック信号Φ１とΦ２を出力する。便宜上、スタートパルスΦ０が高レベルから低レベルに変化するときの時間をｔ＝０とする。

【0019】

次に，図１のブロック構成の具体的な回路例を図２に示す。同図の四角で囲んだ記号「０」、「１」、「２」はＣＭＯＳアナログスイッチで、それぞれクロックΦ０、Φ１、Φ２が高レベル“Ｈ”のときオンする。なお，「０」の上部にバーを付けたスイッチはクロックΦ０が低レベル“Ｌ”のときオンする。クロックΦ０が“Ｌ”でΦ１が“Ｈ”で、Φ２が“Ｌ”の状態を状態１とし、クロックΦ０が“Ｌ”でΦ１が“Ｌ”で、Φ２が“Ｈ”の状態を状態２と呼ぶことにする。

【0020】

まず、同図１０１のＶＣＯの動作について説明する。図３はＶＣＯの各部の波形を示す。キャパシタＣ３の両端はｔ＜０の間スイッチＳ５で短絡されているので、ｔ＝０でのＣ３の初期電荷は０となり、演算増幅器Ｏｐ３の出力電圧Ｖ３は０となる。従って、コンパレータＯｐ４の出力電圧Ｖ４は負の直流電源電圧ＶＳＳに飽和している。また、ｔ＜０の間Ｔ－ＦＦは、Φ０でリセットされているので、ｔ＝０でのＴ－ＦＦの出力Φ１、Φ２はそれぞれ“Ｌ”、“Ｈ”となり、スイッチ「１」がオフ、スイッチ「２」がオンとなる。パルス幅Ｔｐの間は、入力電圧Ｖ２は殆ど変化しないので，正の直流電圧とみなせる。演算増幅器Ｏｐ３の反転入力端子１１は仮想接地されるので、抵抗Ｒ３には直流電流Ｖ２／Ｒ３が流れる。この電流がキャパシタＣ３に流入するので、電圧Ｖ３は次式で表される。

【0021】

【数7】

従って、図３に示すようにＶ３は０から傾き－Ｖ２／（Ｖ３Ｒ３）で直線的に低下する。Ｖ３が－Ｅｒより低下するとコンパレータＯｐ４の出力Ｖ４は正の直流電源電圧ＶＤＤに飽和し、Ｔ－ＦＦの出力Φ１とΦ２は反転する。すると、端子１１と１４の間に接続されるキャパシタＣ３が逆方向に接続されるので、Ｖ３は－Ｅｒから＋Ｅｒに急変し、Ｖ４は瞬時にＶＳＳに飽和する。この後、Ｖ３は＋Ｅｒから－Ｅｒまで再び直線的に低下し、上記の動作を繰り返すのこぎり波となる。図３より、パルス幅Ｔｐを求めると、次式で表される。

【0022】

【数8】

従って、クロックΦ１、Φ２の周波数ｆは、次式で表される。

【0023】

【数9】

上式から、入力電圧Ｖ２に比例するクロック周波数のＶＣＯが構成できている。初期値ｔ＝０と最終値ｔ＝ｔｍａｘでのＶ２とｆをそれぞれ、Ｖ２ｍｉｎ、ｆｍｉｎおよびＶ２ｍａｘ、ｆｍａｘとすると、次式が成り立つ。

【0024】

【数10】

両式から、Ｒ３とＶ２ｍｉｎは、次式で表される。

【0025】

【数11】

ここで、上式からＶ２ｍｉｎは任意に選ぶことはできなくなるが、指数クロックのみ利用する分には問題ない。なお、抵抗Ｒ３はＳＣ抵抗に置き換えることもできる。この場合はスイッチ素子とキャパシタのみから成る完全なスイッチトキャパシタ（ＳＣ）で回路を構成できる。

【0026】

次に、本発明の指数関数と理想指数関数との差を比較するため、理想指数関数のクロック周波数と出力電圧の式を次式で表す。

【0027】

【数12】

上式のτｆとτｖはそれぞれ周波数ｆと電圧Ｖの時定数である。最終値ｔ＝ｔｍａｘでのｆとＶ２は、それぞれｆｍａｘとＶ２ｍａｘとしているので、周波数の時定数τｆは、次式で表される。

【0028】

【数13】

同様に、電圧の時定数τｖは、次式で表される。

【0029】

【数14】

【0030】

次に、図２のＳＣ積分器１０２の動作について説明する。同図の端子２３の電圧Ｖ１は負の微小直流電圧２２が接続されて、－ΔＶとなる。ｔ＜０でキャパシタＣ２はスイッチＳ８、Ｓ９、Ｓ１０で直流電源２８のＶ２ｍｉｎのみと接続されるので、ｔ＝０のＣ２の初期電圧はＶ２ｍｉｎとなる。また、キャパシタＣ１の初期電圧はＳ７とＳ８で接地されて０となる。ｔ＞０で、最初の状態１でＳ６がオンしてＣ１はＶ１＝－ΔＶまで充電され、状態２でＳ７がオンすると、演算増幅器Ｏｐ２の反転入力端子２５は仮想接地されているので、Ｃ１の電荷－Ｃ１ΔＶはすべてＣ２に移動する。従って、クロックの１周期目の最終の演算増幅器Ｏｐ２の出力電圧Ｖ２は、次式で表される。

【0031】

【数15】

次の状態１でも、同様にＣ１は－ΔＶまで充電され、次の状態２で、Ｃ１の電荷－Ｃ１ΔＶはすべてＣ２に移動するので、クロックの２周期目の最終の出力電圧Ｖ２は、次式で表される。

【0032】

【数16】

以下、同様の動作を繰り返すとクロックのｎ周期目の最終の出力電圧Ｖ２は、次式で表される。

【0033】

【数17】

図２のＶＣＯにより、ｎ周期目のクロック周波数ｆ（ｎ）は前記式（９）より、次式で表される。

【0034】

【数18】

従って、ｎ周期目のクロック周期Ｔ（ｎ）は前記式（１７），（１８）より、次式で表される。

【0035】

【数19】

よって、時間ｔは上式の周期Ｔ（ｎ）を加算することで、次式で表される。

【0036】

【数20】

ここで、上式はｎが十分大きいと、上式は下のように近似できる。

【0037】

【数21】

ここで、前記式（１７）より、次式で表される。

【0038】

【数22】

上式より、Ｖ２（ｔ）を求めると、次式で表される。

【0039】

【数23】

ここで、電圧の時定数τは、次式で表される。

【0040】

【数24】

前記式（２３）をＶＣＯの式（９）に代入すると出力周波数ｆは、次式で表される。

【0041】

【数25】

上式から電圧と周波数の時定数τは同じになり、独立には設定できないが、指数クロックのみ利用する分には問題ない。

【0042】

次に、図４に本発明の指数関数発生回路の素子値の決定例を示す。同図の解析の列は回路が理想（理想スイッチと理想演算増幅器）の場合における素子値の例で、実験の列は（スイッチや演算増幅器が理想に近い状態で動作できるようにした）試作回路の素子値の例である。

【0043】

まず、これまで述べた回路動作と理論式から、回路が理想の場合の回路バラメータの決定方法について説明する。図４の太文字でない素子値は任意に与える素子値の例で、太文字の素子値は、回路の出力が理想指数関数になるように、以降の式で決定される値である。最終値ｔ＝ｔｍａｘでクロックがｎｍａｘ回目になるとすると前記式（１７）より、Ｖ２ｍａｘは次式で表される。

【0044】

【数26】

これからＣ１は、次式で表される。

【0045】

【数27】

また、前記式（２４）の時定数τは理想指数関数の前記式（１３）に一致するように決めると、次式で表される。

【0046】

【数28】

前記式（２７）と（２８）から、ｎｍａｘは、次式で表される。

【0047】

【数29】

【0048】

以上の結果を元に、図４の太文字の素子値を計算し、本発明の回路の特性と理想指数関数のグラフを比較する。ここでは、前記式（２１）のｌｏｇｅの近似式を用いずに、各状態の継続時間Ｔ（ｎ）を前記式（１９）で計算して、時間ｔを前記式（２０）で加算して厳密に求めている。図５に、それぞれクロック周波数ｆおよび出力電圧Ｖ２の変化をｔ＝０からｔｍａｘ＝５００ｍｓまで描いている。同図から、本発明の回路のｆおよびＶ２は理想指数関数と一致しており、良好な指数関数の特性であることが分かる。

【0049】

次に、図２の回路を個別部品で試作して実験により、理論解析の結果を確かめる。また、同時に汎用回路解析プログラムＳＰＩＣＥでシミュレーションした波形でも確認する。実験では、スイッチ素子のオン抵抗が無視でき、且つ、演算増幅器が理想に近い状態で動作できるように回路のパラメータを図４の実験の列の値に設定している。

【0050】

図６と図７に、それぞれ測定波形とＳＰＩＣＥのシミュレーション波形を示す。両図より、スタートパルスΦ０が立ち下がると出力電圧Ｖ２がＶ２ｍｉｎから指数関数的に増加して、ｔｍａｘの５０ｍｓ後にＶ２ｍａｘの７．９Ｖに達している。のこぎり波Ｖ３の振幅はＥｒの３Ｖで、クロックΦ１の周期が次第に短くなっているのが分かる。実験では図６に示すように、ｔ＝５０ｍｓの後、スタートパルスΦ０は再び高レベルになり、繰り返される。一方、ＳＰＩＣＥシミュレーションでは図７に示すように、Φ０のパルス幅は１０μｓで、シミュレーションは５０ｍｓで終了させている。また、ｔ＝０付近の波形を時間軸拡大すると、起動時のクロック周波数ｆは設定したｆｍｉｎの１ｋＨｚとなり、また、ｔ＝５０ｍｓ付近の波形を時間軸拡大すると、ｆは設定したｆｍａｘの２０ｋＨｚになっていることを確認している。以上より、測定波形およびＳＰＩＣＥのシミュレーション波形ともほぼ理論通りの結果が得られていることが分かる。

【0051】

図８にクロック周波数ｆの測定値とシミュレーション値の比較を示す。同図から、クロック周波数ｆの測定値およびＳＰＩＣＥシミュレーション値は、供に理論解析の特性に近い値が得られている。一方、出力電圧Ｖ２のシミュレーション値は理論特性とほぼ一致しているが、測定値は理論値より大きい電圧となっている。これは、以下の理由による。実験で使用したＣＭＯＳアナログスイッチＴＣ４０６６のオン抵抗は１００Ω程度あり、また、使用した演算増幅器やコンパレータの遅延時間により、得られるクロック周波数は低下する。実験ではΔＶの値を補正して、ｆｍａｘが２０ｋＨｚになるように設定したので、出力電圧Ｖ２が理論値より大きくなっている。なお、最終値のｔ＝５０ｍｓ付近で理論特性に近づいているのは、Ｖ２ｍａｘを演算増幅器Ｏｐ２の飽和電圧に設定しているためである。

【0052】

最後に、本発明の回路の応用の一例として、コッククロフト・ウォルトン（ＣＷ）回路のクロックに利用した結果について述べる。図９にＣＷ回路の回路構成を示す。同図のスイッチＳ２１～Ｓ２４はパワーＭＯＳＦＥＴでフルブリッジを構成している。「１」、「２」に２相クロックΦ１、Φ２を加え、フルブリッジの入力（端子３１と３２間）に直流電圧Ｖｉｎを加えると、フルブリッジの出力（端子３３と３４間）にはΦ１、Φ２のクロック周波数ｆで振幅Ｖｉｎの方形波が得られる。ダイオードＤ１～Ｄ４とキャパシタＣＷ１～ＣＷ４で整流平滑されて、定常状態でキャパシタＣＷ１はＶｉｎに、ＣＷ２～ＣＷ４は２Ｖｉｎまで充電される。従って、出力電圧Ｖｏｕｔは４Ｖｉｎになる。

【0053】

図１０に本発明のクロックと固定クロックで駆動したＣＷ回路の出力電圧Ｖｏｕｔと入力電流Ｉｉｎのシミュレーション波形を示す。ＣＷ回路の素子値は図１０中に示している。同図から、Ｖｏｕｔは固定クロックの場合の方が急速に上昇しているが、時間と供に増加の割合は低下している。一方、本発明のクロックの場合は緩やかに増加して早く定常値４Ｖｉｎ（＝５６４Ｖ）に達している。ｔ＝０での入力電流Ｉｉｎ（突入電流）を比較すると、固定クロックに対して本発明のクロックでは１／８に減少しており、Ｉｉｎの最大値で比較しても半分以下になっている。

【0054】

なお、本発明は上記実施例に限定されるものではなく、本発明の要旨の範囲において種々の変形実施が可能である。例えば、図２中の直流電源Ｖ２ｍｉｎ、ΔＶ、Ｅｒは回路全体の直流電源ＶＤＤやＶＳＳを利用して、抵抗とツェナーダイオードで構成できる。実施例中の回路はあくまでも一例であって、同様の機能や動作を達成するものであれば、適宜改変して構わない。

【符号の説明】

【0055】

Ｃ キャパシタ
Ｓ スイッチ
１０１ 電圧制御発振器（ＶＣＯ）
１０２ スイッチトキャパシタ（ＳＣ）積分器
３５ フルブリッジ回路（ＤＣ－ＡＣ変換器）
３６ コッククロフト・ウォルトン（ＣＷ）回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】