特許 7406336 半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-12-19

(45)【発行日】2023-12-27

(54)【発明の名称】半導体装置の製造方法

(51)【国際特許分類】

   H01L 21/60 20060101AFI20231220BHJP

   H01L 25/07 20060101ALI20231220BHJP

   H01L 25/065 20230101ALI20231220BHJP

   H01L 25/18 20230101ALI20231220BHJP

   H01L 23/29 20060101ALI20231220BHJP

   H01L 23/31 20060101ALI20231220BHJP

【ＦＩ】

H01L21/60 311Q

H01L25/08 C

H01L23/30 R

【請求項の数】 5

(21)【出願番号】P 2019187469

(22)【出願日】2019-10-11

(65)【公開番号】P2021064659

(43)【公開日】2021-04-22

【審査請求日】2022-07-27

(73)【特許権者】

【識別番号】390019839

【氏名又は名称】三星電子株式会社

【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．

【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ

(74)【代理人】

【識別番号】100103894

【弁理士】

【氏名又は名称】家入 健

(72)【発明者】

【氏名】石本 達也

(72)【発明者】

【氏名】徳宮 孝弘

【審査官】堀江 義隆

(56)【参考文献】

【文献】特開２０１６－０６６７８２（ＪＰ，Ａ）

【文献】特開２０１３－２３９４６９（ＪＰ，Ａ）

【文献】特開２０１２－１１９３５８（ＪＰ，Ａ）

【文献】特表２０１５－５０３２２０（ＪＰ，Ａ）

【文献】特開２００３－２４３４４７（ＪＰ，Ａ）

【文献】特開２００６－３５１５８９（ＪＰ，Ａ）

【文献】特開２０１８－１４１１０６（ＪＰ，Ａ）

【文献】特開２０１９－２２０６１９（ＪＰ，Ａ）

【文献】特開２０１２－１６０６６８（ＪＰ，Ａ）

【文献】国際公開第２０１３／１３７１３０（ＷＯ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／６０

Ｈ０１Ｌ ２５／０７

Ｈ０１Ｌ ２１／５６

Ｈ０１Ｌ ２３／２９

(57)【特許請求の範囲】

【請求項1】

複数の半導体チップを含むチップウェハ上に、封止材を塗布するステップと、
前記チップウェハ上に塗布された前記封止材をプレキュアによりＢステージ化するステップと、
Ｂステージ化された前記封止材とともに前記チップウェハをダイシングして、複数の前記半導体チップに分離するステップと、
ベースウェハに形成された接続用電極と、前記半導体チップのバンプ電極とが、導電性接着剤を介して対向するように、前記ベースウェハ上に前記半導体チップを積層させて、前記ベースウェハ及び前記ベースウェハ上の複数の前記半導体チップを含む積層チップを形成するステップと、
前記積層チップを、加圧されたガス中でリフロー処理を行うことにより、前記接続用電極と前記バンプ電極とを前記導電性接着剤を介して接合させるステップと、
前記接続用電極と前記バンプ電極とを前記導電性接着剤を介して接合させた前記積層チップを、加圧されたガス中でポストキュアを行うことにより、前記封止材をＣステージ化するステップと、
を備え、
前記リフロー処理及び前記ポストキュアは、１．０ＭＰａ以上に加圧されたガス中において行われ、
前記リフロー処理及び前記ポストキュアは、同じ圧力に加圧された前記ガス中において行われる、
半導体装置の製造方法。

【請求項2】

複数の半導体チップを含むチップウェハ上に、封止材を塗布するステップと、
前記チップウェハ上に塗布された前記封止材をプレキュアによりＢステージ化するステップと、
Ｂステージ化された前記封止材とともに前記チップウェハをダイシングして、複数の前記半導体チップに分離するステップと、
ベースウェハに形成された接続用電極と、前記半導体チップのバンプ電極とが、導電性接着剤を介して対向するように、前記ベースウェハ上に前記半導体チップを積層させて、前記ベースウェハ及び前記ベースウェハ上の複数の前記半導体チップを含む積層チップを形成するステップと、
前記積層チップを、加圧されたガス中でリフロー処理を行うことにより、前記接続用電極と前記バンプ電極とを前記導電性接着剤を介して接合させるステップと、
前記接続用電極と前記バンプ電極とを前記導電性接着剤を介して接合させた前記積層チップを、加圧されたガス中でポストキュアを行うことにより、前記封止材をＣステージ化するステップと、
を備え、
前記リフロー処理及び前記ポストキュアは、１．０ＭＰａ以上に加圧されたガス中において行われ、
前記リフロー処理における圧力は、前記ポストキュアにおける圧力よりも大きい、
半導体装置の製造方法。

【請求項3】

前記導電性接着剤を介して接合させるステップにおいて、
前記接続用電極と前記バンプ電極とをセルフアライメントさせる、
請求項１または２に記載の半導体装置の製造方法。

【請求項4】

複数の半導体チップを含むチップウェハ上に、封止材を塗布するステップと、
前記チップウェハ上に塗布された前記封止材をプレキュアによりＢステージ化するステップと、
Ｂステージ化された前記封止材とともに前記チップウェハをダイシングして、複数の前記半導体チップに分離するステップと、
ベースウェハに形成された接続用電極と、前記半導体チップのバンプ電極とが、導電性接着剤を介して対向するように、前記ベースウェハ上に前記半導体チップを積層させて、前記ベースウェハ及び前記ベースウェハ上の複数の前記半導体チップを含む積層チップを形成するステップと、
前記積層チップを、加圧されたガス中でリフロー処理を行うことにより、前記接続用電極と前記バンプ電極とを前記導電性接着剤を介して接合させるステップと、
前記接続用電極と前記バンプ電極とを前記導電性接着剤を介して接合させた前記積層チップを、加圧されたガス中でポストキュアを行うことにより、前記封止材をＣステージ化するステップと、
を備え、
前記リフロー処理及び前記ポストキュアは、１．０ＭＰａ以上に加圧されたガス中において行われ、
前記導電性接着剤を介して接合させるステップにおいて、
前記接続用電極と前記バンプ電極とをセルフアライメントさせる、
半導体装置の製造方法。

【請求項5】

前記封止材を塗布するステップにおいて、
スプレイにより前記封止材を塗布する、
請求項１～４のいずれか１項に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置の製造方法及び封止材に関し、例えば、ベースウェハに半導体チップを接合する半導体装置の製造方法及び封止材に関する。

【背景技術】

【0002】

半導体実装工程では、半導体チップとベースウェハとを接合する１つの方法として、アンダーフィルを用いる方法がある。アンダーフィルを用いる方法は、まず、半導体チップをベースウェハ上に搭載して、リフロー処理によるボンディングを行う。ボンディング後、半導体チップとベースウェハとの間のチップ間隙に封止材をアンダーフィルにより充填する。しかしながら、ＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）技術を用いた３次元積層化が進むと、アンダーフィルを用いる方法は困難になってくる。バンプが微細化することにより、チップ間隙が小さくなるからである。そこで、ＮＣＦ（Ｎｏｎ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）等、半導体チップを搭載する前の状態で、予め、封止材をフィルム状に先貼りする方法が確立されている。

【0003】

ＮＣＦの場合、封止材の量は、フィルムの厚さでのみ管理することが可能である。よって、パッキングのデザインや工程の変化により、フィルムの厚さを変更する必要が生じた場合には、フィルム製造工程を変更しなければならない。その他、フィルムを貼付ける工程において、空隙（Ｖｏｉｄ）が発生する問題、フィルムを厚めに設定せざるを得ず、積層時に封止材が多くはみ出るなど、ＮＣＦの場合には、問題が山積している。

【0004】

また、ＮＣＦを採用した場合には、リフローによるベースウェハの一括接合ではなく、ＴＣＢ（Ｔｈｅｒｍａｌ Ｃｏｍｐｒｅｓｓｉｏｎ Ｂｏｎｄｉｎｇ）となる。そうすると、半導体チップ一つずつに圧着のための時間を要する。このため、生産性（Ｔｈｒｏｕｇｈｐｕｔ）が低下する要因となっていた。

【0005】

そこで、ＮＣＦに置換え、液状の封止材を、スピンコート等により塗布し、加熱することで、気泡および溶剤を飛ばして、Ｂ－ステージ（半硬化）状態にする方法が提案されている。

【0006】

特許文献１には、封止材をＢ－ステージ化した複数の半導体チップとベースウェハとを一括に接合する方法が記載されている。Ｂ－ステージ化することで、ベースウェハへの半導体チップ搭載時に、封止材は、仮固定可能な粘着力を持つ。このため、その後、半導体チップを積層したベースウェハを、リフロー工程により、一括接合することができる。また、このＢ－ステージ化する液状の封止材の場合には、スピンコート等により、任意の封止材の膜厚管理も可能となり、封止材の効率も向上する。

【0007】

特許文献２には、特許文献１と同様のＢ－ステージ状態に変化する封止材が記載されている。

【先行技術文献】

【特許文献】

【0008】

【文献】特開２０１２－１１９３５８号公報

【文献】特許第５２７８４５７号公報

【非特許文献】

【0009】

【文献】66th Electronic Components and Technology Conference 予稿集（p.108, 2016）, “High-throughput Thermal Compression Bonding of 20μm Pitch Cu Pillar with Gas Pressure Bonder for 3D IC Stacking”, L. Xie, S. Wickramanayaka, S. C. Chong, V. N. Sekhar, D. I. Cerano, of IME, A*STAR

【発明の概要】

【発明が解決しようとする課題】

【0010】

しかしながら、特許文献１及び特許文献２の方法では、ベースウェハ上に多層に半導体チップを積層して実装する際に、リフロー工程において、層ごとの温度にばらつきが生じる。リフロー工程時には、加熱によって、封止材が熱膨張し、半導体チップ間の間隔が大きくなる。このため、半導体チップ間の間隔にもばらつきが生じ、バンプが接合しない層が生じる。これにより、半導体チップの反りやＴＳＶの上端及び下端の位置ずれの原因となり、半導体装置の品質が低下する。

【0011】

こうした問題に対して、非特許文献１には、リフロー工程を、ガス圧（Ｇａｓ Ｐｒｅｓｓｕｒｅ）雰囲気下で行うことで解決することが記載されている。非特許文献１には、ガス圧雰囲気下のリフロー工程により、封止材の熱膨張を抑制し、接合を均一化させ、位置精度を向上させることが記載されている。しかしながら、非特許文献１のプロセスでは、ベースウェハ上に塗布した封止材の膜厚を平坦化させるのに、バックグラインド（Ｂａｃｋ Ｇｒｉｎｄｉｎｇ）工程が必要である。よって、バックグラインド工程で生じた削りカスの洗浄とバンプの酸化膜除去に、表面洗浄及び還元（Ｓｕｒｆａｃｅ Ｃｌｅａｎｉｎｇ ＆ Ｄｅｏｘｉｄｉｚａｔｉｏｎ）の工程が必要となる。

【0012】

また、ＮＣＰというベースウェア側に封止材を塗布する方法もあるが、微細化が進み、バンプピッチが狭小となった半導体装置には、埋め込み性やボイドの抜けが極端に悪化する。そのため、ＮＣＰ工法では、バンプピッチが５０［μｍ］以下の製品に適用することが困難である。

【0013】

本発明は、このような問題を解決するためになされたものである。具体的には、本発明は、ＴＳＶを含むデバイスが形成された半導体チップをベースウェハに搭載する工程を備えた半導体装置の製造方法及び封止材に関する。本発明の半導体装置の製造方法は、微細配線が形成されたベースウェハにボイド（Ｖｏｉｄ）なく任意の膜厚で均一に封止材を塗布することができる。このため、封止材の膜厚平坦化工程を必要としない。また、本発明の封止材は、樹脂等の主成分及び硬化後架橋構造を持つフラックス成分を含有する。よって、本発明の封止材は、リフロー工程でも揮発しない。このため、当該封止材を用いた半導体装置の製造方法は、Ｂ－ステージ化された封止材を含む半導体チップを、ベースウェハへ積層した後に、酸化膜除去工程を必要としない。また、リフロー処理時に、ガス圧を１．０［ＭＰａ］以上としているので、バンプ数が増加しても押し付け力が不足することがない。さらに、リフロー処理においても、ボイドの発生、半導体チップの反りや位置ずれも抑制することができる。よって、本発明の半導体装置の製造方法は、ベースウェハ単位での一括バンプ接合可能である。このように、本発明は、品質を向上させることができる半導体装置の製造方法及び封止材を提供する。

【課題を解決するための手段】

【0014】

本発明にかかる半導体装置の製造方法は、複数の半導体チップを含むチップウェハ上に、封止材を塗布するステップと、前記チップウェハ上に塗布された前記封止材をプレキュアによりＢステージ化するステップと、Ｂステージ化された前記封止材とともに前記チップウェハをダイシングして、複数の前記半導体チップに分離するステップと、ベースウェハに形成された接続用電極と、前記半導体チップのバンプ電極とが、導電性接着剤を介して対向するように、前記ベースウェハ上に前記半導体チップを積層させて、前記ベースウェハ及び前記ベースウェハ上の複数の前記半導体チップを含む積層チップを形成するステップと、前記積層チップを、加圧されたガス中でリフロー処理を行うことにより、前記接続用電極と前記バンプ電極とを前記導電性接着剤を介して接合させるステップと、前記接続用電極と前記バンプ電極とを前記導電性接着剤を介して接合させた前記積層チップを、加圧されたガス中でポストキュアを行うことにより、前記封止材をＣステージ化するステップと、を備える。

【0015】

また、前記リフロー処理及び前記ポストキュアは、１．０［ＭＰａ］以上に加圧されたガス中において行われる。

【0016】

さらに、前記リフロー処理及び前記ポストキュアは、同じ圧力に加圧された前記ガス中において行われる。

【0017】

前記封止材を塗布するステップにおいて、スプレイにより前記封止材を塗布する。

【0018】

また、前記導電性接着剤を介して接合させるステップにおいて、前記接続用電極と前記バンプ電極とをセルフアライメントさせる。

【0019】

本発明にかかる封止材は、複数の半導体チップを含むチップウェハ上に塗布され、プレキュアによってＢステージ化する封止材であって、Ｂステージ化後に、前記チップウェハを複数の半導体チップに分離するために、前記チップウェハとともにダイシングされることが可能な前記封止材であり、ベースウェハに形成された接続用電極と、前記半導体チップのバンプ電極とが、導電性接着剤を介して対向するように、前記ベースウェハ上に前記半導体チップとともに積層される前記封止材であり、前記ベースウェハ及び前記ベースウェハ上の複数の前記半導体チップを含む積層チップを、加圧されたガス中でリフロー処理を行うことによって、前記接続用電極と前記バンプ電極とを前記導電性接着剤を介して接合させた後に、前記積層チップを加圧されたガス中でポストキュアを行うことによって、Ｃステージ化する。

【0020】

また、エポキシ樹脂及びフェノール樹脂を含み、前記ポストキュアによって架橋構造を形成する。

【0021】

さらに、前記リフロー処理において揮発しないフラックス成分を含む。

【0022】

前記リフロー処理において、重量減少率は、０．２％以下である。

【0023】

また、チキソトロピーは、１．１～３．５である。

【0024】

さらに、粒子径が１５μｍ以下のフィラーを含む。

【0025】

前記リフロー処理及び前記ポストキュアは、１．０［ＭＰａ］以上に加圧された窒素を含むガス中において行われる。

【発明の効果】

【0026】

本発明により、品質を向上させることができる半導体装置の製造方法及び封止材を提供することができる。具体的には、例えば、本発明の半導体装置の製造方法は、微細配線が形成されたベースウェハにボイド（Ｖｏｉｄ）なく任意の膜厚で均一に封止材を塗布することができる。このため、封止材の膜厚平坦化工程を必要としない。また、本発明の封止材は、樹脂等の主成分及び硬化後架橋構造を持つフラックス成分を含有するので、リフロー工程での揮発を抑制することができる。このため、当該封止材を用いた半導体装置の製造方法は、Ｂ－ステージ化された封止材を含む半導体チップを、ベースウェハへ積層した後に、酸化膜除去工程を必要としない。また、リフロー工程においても、ボイド（Ｖｏｉｄ）の発生を抑制し、半導体チップの反りや位置ずれを抑制することができる。よって、本発明の半導体装置の製造方法は、ベースウェハ単位での一括バンプ接合可能である。

【図面の簡単な説明】

【0027】

【図1】実施形態１に係る半導体装置を例示した側面図である。

【図2】実施形態１に係る半導体装置の製造方法を例示したフローチャート図である。

【図3】実施形態１に係る半導体装置の製造方法を例示した工程図である。

【図4】実施形態１に係る半導体装置の製造方法を例示した工程図である。

【図5】実施形態１に係る半導体装置の製造方法を例示した工程図である。

【図6】実施形態１に係る半導体装置の製造方法を例示した工程図である。

【図7】実施形態１に係る半導体装置の製造方法を例示した工程図である。

【図8】実施形態１に係る半導体装置の製造方法を例示した工程図である。

【発明を実施するための形態】

【0028】

説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。

【0029】

（実施形態１）
実施形態１に係る半導体装置及び半導体装置の製造方法を説明する。図１は、実施形態１に係る半導体装置を例示した側面図である。図１に示すように、半導体装置１は、複数の半導体チップ１０、ベースウェハ２０、封止材３０を備えている。

【0030】

複数の半導体チップ１０は、ベースウェハ２０上に多層に積層されている。例えば、複数の半導体チップ１０は、ＣｏＷ（Ｃｈｉｐ ｏｎ Ｗａｆｅｒ）工法により、ベースウェハ２０上に多層に積層されている。半導体チップ１０にはバンプ電極１１が形成されている。複数の半導体チップ１０は、ＴＳＶ技術を用いて、三次元積層体として形成されている。ＴＳＶにおける貫通電極は、バンプ電極１１に通電可能状態に接続されている。また、半導体チップ１０のバンプ電極１１が形成された面の反対側の面には、貫通電極が通電可能状態に接続された接続用電極１２が形成されてもよい。複数の半導体チップ１０は、例えば、複数の半導体チップ１０を含むチップウェハからダイシングにより分離されたものである。

【0031】

ベースウェハ２０は、上面に形成された複数の微細な配線及び配線に接続した接続用電極２１を有している。ベースウェハ２０に形成された接続用電極２１は、半導体チップ１０のバンプ電極１１に導電性接着剤を介して通電可能状態に接合されている。導電性接着剤は、例えば、ハンダである。また、半導体チップ１０の接続用電極１２は、他の半導体チップ１０のバンプ電極１１に導電性接着剤を介して通電可能状態に接合されている。ベースウェハ２０及びベースウェハ２０上に多層に積層された複数の半導体チップ１０を積層チップ５０と呼ぶ。積層チップ５０は、封止材３０により封止されている。

【0032】

封止材３０は、チップウェハ上に塗布される際は、液状のものが好ましい。これにより、チップウェハ上にボイドなく任意の膜厚で均一に塗布することができる。また、封止材３０は、チップウェハ上に塗布された後にプレキュアによってＢステージ化するものが好ましい。これにより、封止材３０は、Ｂ－ステージ化後に、チップウェハを複数の半導体チップ１０に分離するために、チップウェハとともにダイシングされることが可能である。また、ダイシングされた半導体チップ１０を、ベースウェハ２０上及び半導体チップ１０上に搭載時に仮固定することができる粘着性を持たせることができる。

【0033】

封止材３０は、ベースウェハ２０に形成された接続用電極２１と、半導体チップ１０のバンプ電極１１とが、導電性接着剤を介して対向するように、ベースウェハ２０上に半導体チップ１０とともに積層される。また、封止材３０は、半導体チップ１０に形成された接続用電極１２と、半導体チップ１０のバンプ電極１１とが、導電性接着剤を介して対向するように、他の半導体チップ１０上に半導体チップ１０とともに積層される。

【0034】

そして、封止材３０は、積層チップ５０を、加圧されたガス中でリフロー処理を行うことによって、接続用電極２１及び１２と、バンプ電極１１とを導電性接着剤を介して接合した後に、積層チップ５０を加圧されたガス中でポストキュアを行うことによって、Ｃステージ化する。リフロー処理及びポストキュアは、例えば、１．０［ＭＰａ］以上に加圧されたガス中において行われる。ガスは、例えば、不活性ガスであり、窒素でもよい。加圧されたガス中において、リフロー処理及びポストキュアを行うことにより、ボイドの発生、半導体チップ１０の反りや位置ずれを抑制することができる。

【0035】

封止材３０は、例えば、フィラー（Ｆｉｌｌｅｒ）が１０～４０％、エポキシ樹脂（Ｅｐｏｘｙ）が５～５０％、フェノール系水酸基を有するフェノール樹脂が１０～３０％、ＰＥＧＭＩＡ（Ｐｒｏｐｙｌｅｎｅ Ｇｌｙｃｏｌ Ｍｅｔｈｙｌ Ｅｔｈｅｒ Ａｃｅｔａｔｅ）溶媒が５～５０％、フラックスが１～５％含むものが好ましい。

【0036】

封止材３０は、エポキシ樹脂及びフェノール樹脂を含む。封止材３０は、例えば、ポストキュアによって架橋構造を形成する。封止材３０は、リフロー処理において揮発しないフラックス成分を含むものが好ましい。リフロー処理は、導電性接着剤であるハンダが溶融する温度以上で行われる。例えば、ハンダの融点は、ハンダの種類にもよるが、２２５～２５０［℃］である。例えば、封止材３０は、２４０℃で揮発しないフラックスを含む。これにより、ハンダ等の導電性接着剤の溶融時に、フラックスは、揮発せずベースウェハ２０の接続用電極、ハンダ、バンプ電極１１を覆うことができる。よって、酸化膜除去工程を不要とすることができる。

【0037】

封止材３０は、リフロー処理において軟化するものが好ましい。これにより、加圧されたガス中でのリフロー時に、接続用電極２１とバンプ電極１１とをセルフアライメントさせることができる。そして、接続用電極２１とバンプ電極１１とを一括接合させることができる。

【0038】

封止材３０は、Ｂ－ステージ状態（半硬化）からＣ－ステージ状態（全硬化）までの間の硬化遅延が長いことが好ましい。すなわち、封止材３０は、半導体チップ１０のベースウェハ２０上への搭載時及びリフロー処理時には、まだ硬化せず、リフロー処理後に、ポストキュアを行うことにより硬化する。これにより、リフロー時に接続用電極２１とバンプ電極１１とをセルフアライメントさせることができる。そして、接続用電極２１とバンプ電極１１とを一括接合させることができる。

【0039】

また、封止材３０は、リフロー処理において重量減少率が低いものが好ましい。リフロー処理において、フラックス及び溶媒は残留している。よって、エポキシ樹脂及びフェノール樹脂も残留していることが好ましい。封止材３０の重量減少率は、例えば、リフロー処理時の２５５［℃］において、ＴＧ－ＤＴＡで０．２［％］以下のものが好ましい。これにより、リフロー処理における半導体チップ１０の反りや位置ずれを抑制することができる。

【0040】

封止材３０は、チキソトロピー（Ｔｈｉｘｏｔｏｒｏｐｉｃ Ｉｎｄｅｘ）が所定の値のものが好ましい。塗布前の封止材３０のチキソトロピーは、１．１～３．５であることが好ましい。チキソトロピーが１．１よりも小さいと、粘度が下がらないので、封止材３０を、例えば、スプレイ装置で塗布する際に、スプレイ装置に目詰まりを起こしやすい。また、粘度が下がらないので、平坦化性（Ｌｅｖｅｌｉｎｇ）が不足する。

【0041】

一方、チキソトロピーが３．５よりも大きいと、粘度が下がりすぎるので、スプレイ装置による塗布は、霧化性を向上させるが、塗布後の粘度が低いため、厚膜塗布することができない。

【0042】

封止材３０は、フィラーを含むことが好ましい。フィラーを含むことによって、封止材３０の物性、例えば、粘度を調整する。封止材３０は、例えば、粒子径が１５［μｍ］以下のフィラーを含む。フィラーの粒子径が１５［μｍ］よりも大きいと、例えば、スプレイ装置により塗布することが困難になる。

【0043】

次に、半導体装置１の製造方法を説明する。図２は、実施形態１に係る半導体装置の製造方法を例示したフローチャート図である。図３～図８は、実施形態１に係る半導体装置の製造方法を例示した工程図である。

【0044】

図２のステップＳ１１及び図３に示すように、封止材３０の塗布を行う。具体的には、チップウェハ４０上に、例えば、スプレイ（Ｓｐｒａｙ）装置３１を用いて、封止材３０をスプレイにより塗布する。チップウェハ４０は、半導体チップ１０にダイシングされる前の複数の半導体チップ１０を含む。半導体チップ１０には、バンプ電極１１が形成されていてもよい。封止材３０は、ボイドがないように任意の膜厚で均一に塗布する。

【0045】

次に、図２のステップＳ１２及び図４に示すように、封止材３０のＢ－ステージ化を行う。具体的には、チップウェハ４０上に塗布された封止材３０をプレキュアによりＢ－ステージ化する。例えば、封止材３０を塗布後のチップウェハ４０を、オーブンを用いて、７０［℃］で１時間加熱して溶剤を蒸発させる。これにより、封止材３０をＢ－ステージ化する。封止材３０をＢ－ステージ化することにより、封止材３０は、半導体チップ１０とともにダイシングされることができるとともに、ダイシングされた半導体チップ１０をベースウェハ２０へ搭載する時に、仮固定をすることができる程度の粘着性を有するようになる。

【0046】

次に、図２のステップＳ１３及び図５に示すように、チップウェハ４０のダイシングを行う。例えば、チップウェハ４０の裏面を、裏面グラインド（ｂａｃｋ ｇｒｉｎｄｅ）する。チップウェハ４０の裏面は、パターン面の反対側の面である。チップウェハ４０のパターン面は、封止材３０が塗布された面であり、半導体チップ１０のバンプ電極１１等が形成された面である。裏面グラインドを、例えば、１００［μｍ］行った後で、ブレードダイシング（ｂｌａｄｅ ｄｉｃｉｎｇ）装置で、半導体チップ１０を個片化させる。このようにして、Ｂステージ化された封止材３０とともにチップウェハ４０をダイシングして、複数の半導体チップ１０に分離する。なお、ＴＳＶの貫通電極、接続用電極１２を形成してもよい。

【0047】

次に、図２のステップＳ１４及び図６に示すように、ベースウェハ２０上に半導体チップ１０を積層する。具体的には、ベースウェハ２０に形成された接続用電極２１と、半導体チップ１０のバンプ電極１１とが、導電性接着剤を介して対向するように、ベースウェハ２０上に半導体チップ１０を積層させる。また、半導体チップ１０に形成された接続用電極１２と、半導体チップ１０のバンプ電極１１とが、導電性接着剤を介して対向するように、他の半導体チップ１０上に半導体チップ１０を積層させる。

【0048】

例えば、ダイシングにより個片化させた半導体チップ１０を、フリップチップボンダーにより、ベースウェハ２０上に積層する。積層する際には、１００［℃］に加熱し、荷重８０［Ｎ］２秒間圧着することにより行う。これにより、ベースウェハ２０上に封止材３０の軟化温度で積層し、仮固定することができる。ベースウェハ２０及びベースウェハ２０上の複数の半導体チップ１０を含むものを積層チップ５０と呼ぶ。よって、本ステップでは、積層チップ５０が形成される。

【0049】

次に、図２のステップＳ１５及び図７に示すように、加圧ガス中でリフロー処理を行う。具体的には、積層チップ５０を、加圧されたガス中でリフロー処理を行うことにより、接続用電極２１及び１２と、バンプ電極１１とを導電性接着剤を介して接合させる。

【0050】

リフロー処理には、加圧オーブンを用いてもよい。すなわち、積層チップ５０を、例えば、窒素を充填させた加圧オーブンにおいて加熱する。ガス圧力は、例えば、１．０［ＭＰａ］以上である。これにより、積層チップ５０を、導電性接着剤であるハンダ融点まで加熱し、接続用電極２１及び１２と、バンプ電極１１とを接合させる。加圧ガスによるリフロー接合によって、ボイドの発生を抑制することができる。

【0051】

また、ガス加圧によるリフロー処理によって、接続用電極２１及び１２と、バンプ電極１１とをセルフアライメントさせることができる。リフロー処理の前において、仮に、接続用電極２１及び１２と、バンプ電極１１との位置がずれていても、加圧ガス中のリフロー処理においては、導電性接着剤は溶融し、封止材３０は軟化している。よって、接続用電極２１及び１２と、バンプ電極１１とは安定な位置に再配置される。

【0052】

これにより、接続用電極２１及び１２と、バンプ電極１１とをセルフアライメントさせることができる。さらに、半導体チップ１０の反りや位置ずれを抑制し、バンプ接合することができる。また、複数の半導体チップ１０のバンプ電極１１と、接続用電極２１及び１２とを一括に接合することができる。

【0053】

次に、図２のステップＳ１６及び図８に示すように、加圧ガス中でポストキュアを行う。具体的には、接続用電極２１及び１２と、バンプ電極１１とを導電性接着剤を介して接合させた積層チップ５０を、加圧されたガス中でポストキュアを行うことにより、封止材３０をＣステージ化する。例えば、積層チップ５０を、窒素を充填させた加圧オーブンにおいて加熱する。ガス圧力は、例えば、１．０［ＭＰａ］以上である。圧力を１．０［ＭＰａ］以上のままで１６０［℃］２時間保持する。このようにして、ポストキュアを行い、封止材３０を熱硬化させる。

【0054】

本実施形態の半導体装置１の製造方法では、リフロー処理及びポストキュアは、１．０［ＭＰａ］以上に加圧されたガス中において行われてもよい。また、リフロー処理及びポストキュアは、同じ圧力に加圧されたガス中において行われてもよい。例えば、リフロー処理を行った圧力条件のまま、ポストキュアを行うことにより、ガス圧の設定を簡略化することができる。

【0055】

また、リフロー処理における圧力が、ポストキュアにおける圧力よりも大きくしてもよい。これにより、リフロー処理において、封止材３０を半導体チップ１０の間隙に注入でき、封止材３０の硬化の前に、ボイドの抑制、セルフアラインを優先させ、ポストキュアにおいて、フラックス及び溶媒の蒸発を優先させることができる。さらに、封止材３０によっては、リフロー処理における圧力が、ポストキュアにおける圧力よりも小さくしてもよい。

【0056】

次に、本実施形態の半導体装置の製造方法を用いて製造した半導体装置において、塗布後の封止材３０の膜厚、塗布後の封止材３０のボイド、半導体チップ１０の接合性、反り（Ｗａｒｐａｇｅ）、半導体チップ１０の位置ずれ、ポストキュア後の封止材３０のボイドを測定した結果を説明する。

【0057】

＜塗布後の封止材３０の膜厚測定＞
チップウェハ４０上に封止材３０を塗布し、封止材３０の溶剤を乾燥した後のチップウェハ４０をブレードダイシング装置で切断し、封止材３０の膜厚を測定した。チップウェハ４０の中心部、端部ともに２０［μｍ］に対して、±１［μｍ］以内と均一な膜厚であり、エッジビードも存在しなかった。

【0058】

＜塗布後の封止材３０のボイド＞
チップウェハ４０上に封止材３０を塗布し、封止材３０の溶剤を乾燥した後のチップウェハ４０を、超音波映像装置で観察した。ボイドのサイズは最大で２０［μｍ］程度で、半導体チップ１０のチップ面積の１［％］に満たない。

【0059】

＜半導体チップ１０の接合性＞
半導体チップ１０をベースウェハ２０上に多層に積層した積層チップ５０をポストキュア後に積層方向に切断し、積層チップ５０の切断面をＳＥＭで観察することにより、バンプの接合性を確認した。未接合のバンプは存在しなかった。

【0060】

＜反り（Ｗａｒｐａｇｅ）＞
半導体チップ１０をベースウェハ２０上に多層に積層した積層チップ５０をポストキュア後に積層方向に切断し、積層チップ５０の切断面に対して積層された半導体チップ１０間のギャップ高さを測定した。積層チップ５０の中心部、端部ともに１８［μｍ］±１［μｍ］以内と均一なギャップ高さであり、積層チップ５０及び半導体チップ１０の反りは観察されなかった。

【0061】

＜半導体チップ１０の位置ずれ＞
半導体チップ１０をベースウェハ２０上に多層に積層した積層チップ５０をポストキュア後に積層方向に切断し、積層チップ５０の切断面をＳＥＭで観察し、積層チップ５０のバンプ電極１１と接続用電極２１及び１２との位置精度を測定したところ、±１．５［μｍ］以内の精度であった。

【0062】

＜ポストキュア後の封止材３０のボイド＞
半導体チップ１０をベースウェハ２０上に多層に積層した積層チップ５０をポストキュア後に超音波映像装置で観察した。ボイドのサイズは、最大３００［μｍ］程度で、半導体チップ１０のチップ面積の１［％］に満たなかった。

【0063】

次に、本実施形態の効果を説明する。
本実施形態の半導体装置１の製造方法は、加圧されたガス中でリフロー処理及びポストキュアを行う。これにより、三次元実装等の半導体チップ１０の間隙が小さい半導体装置１においても封止材３０を間隙に注入させることができ、半導体装置１の品質を向上させることができる。また、封止材３０を過不足なく半導体チップ１０の間隙に注入できるので、封止材３０の材料効率を向上させることができる。

【0064】

また、本実施形態の半導体装置１の製造方法は、封止材３０をスプレイ装置３１等により液状の状態で塗布するので、ＮＣＦよりも封止材３０の厚さの制御を容易にすることができる。封止材３０を半導体チップ１０のバンプ電極１１側に塗布し、ベースウェハ２０側に塗布していない。ベースウェハ２０に封止材３０を塗布すると、半導体チップ１０のバンプ電極１１が狭ピッチになった場合に、半導体チップ１０の間隙に封止材３０を注入するのが困難になる。一方、本実施形態では、封止材３０を半導体チップ１０のバンプ電極１１側に塗布しているので、バンプ電極１１が狭ピッチになった場合に、半導体チップ１０の間隙に封止材３０を注入することができる。さらに、１．０［ＭＰａ］以上にエア加圧しているので、半導体チップ１０の間隙に封止材３０を注入することができる。

【0065】

本実施形態の半導体装置１の製造方法は、半導体チップ１０をベースウェハ２０に１つずつ積層する際に、熱圧着するのではなく、Ｂ－ステージ化された封止材３０で仮固定する。そして、積層チップ５０を形成した後で、ガス加圧中でリフロー処理を行う。よって、接続用電極２１及び１２と、複数の半導体チップ１０のバンプ電極１１とを一括で接合することができる。

【0066】

熱圧着の場合には、接続用電極２１及び１２と、バンプ電極１１とを接合するのに一つ一つ正確に接合する必要があり、長時間を要する。よって、生産性を向上させることができない。一方、本実施形態のように、リフロー処理時に導電性接着剤を溶融させるとともに、封止材３０を軟化させるので、仮に、位置ずれが生じていても、セルフアライメントすることができ、一括で接合することができる。よって、接合の位置ずれを抑制し、生産性を向上させることができる。

【0067】

加圧されたガス中でリフロー処理及びポストキュアを行うので、封止材３０が積層チップの外部に、はみ出すエッチビードを抑制することができる。

【0068】

本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。

【符号の説明】

【0069】

１ 半導体装置
１０ 半導体チップ
１１ バンプ電極
１２ 接続用電極
２０ ベースウェハ
２１ 接続用電極
３０ 封止材
３１ スプレイ装置
４０ チップウェハ
５０ 積層チップ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】