特許 7407303 ＬＥＤ前駆体

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-12-20

(45)【発行日】2023-12-28

(54)【発明の名称】ＬＥＤ前駆体

(51)【国際特許分類】

   H01L 33/08 20100101AFI20231221BHJP

   H01L 33/12 20100101ALI20231221BHJP

   H01L 33/32 20100101ALI20231221BHJP

   H01L 21/205 20060101ALN20231221BHJP

【ＦＩ】

H01L33/08

H01L33/12

H01L33/32

H01L21/205

【請求項の数】 25

(21)【出願番号】P 2022559649

(86)(22)【出願日】2021-03-25

(65)【公表番号】

(43)【公表日】2023-05-15

(86)【国際出願番号】 EP2021057711

(87)【国際公開番号】W WO2021198008

(87)【国際公開日】2021-10-07

【審査請求日】2022-11-11

(31)【優先権主張番号】2004595.1

(32)【優先日】2020-03-30

(33)【優先権主張国・地域又は機関】GB

(73)【特許権者】

【識別番号】520445406

【氏名又は名称】プレッシー・セミコンダクターズ・リミテッド

【氏名又は名称原語表記】ＰＬＥＳＳＥＹ ＳＥＭＩＣＯＮＤＵＣＴＯＲＳ ＬＩＭＩＴＥＤ

(74)【代理人】

【識別番号】110001195

【氏名又は名称】弁理士法人深見特許事務所

(72)【発明者】

【氏名】ピノス，アンドレア

(72)【発明者】

【氏名】タン，ウェイ・シン

(72)【発明者】

【氏名】キム，ジュン－ヨン

(72)【発明者】

【氏名】ユィ，シアン

(72)【発明者】

【氏名】アシュトン，サイモン

(72)【発明者】

【氏名】メゾウアリ，サミル

【審査官】村井 友和

(56)【参考文献】

【文献】米国特許出願公開第２００９／０００１４１６（ＵＳ，Ａ１）

【文献】米国特許出願公開第２００９／０１４０２７４（ＵＳ，Ａ１）

【文献】特開平０７－２４９７９５（ＪＰ，Ａ）

【文献】特表２０１８－５１７２９５（ＪＰ，Ａ）

【文献】特開２０００－１０６３４８（ＪＰ，Ａ）

【文献】特表２０１５－５００５７３（ＪＰ，Ａ）

【文献】特表２０１５－５１４３１２（ＪＰ，Ａ）

【文献】特表２０１３－５１８４４７（ＪＰ，Ａ）

【文献】特開２０１１－１５５２４１（ＪＰ，Ａ）

【文献】特開２０００－２３２２３９（ＪＰ，Ａ）

【文献】特表２０１３－５１７６２２（ＪＰ，Ａ）

【文献】特開２００９－２７２６３７（ＪＰ，Ａ）

【文献】特表２０１５－５２４１７３（ＪＰ，Ａ）

【文献】国際公開第２０１５／１５２２２８（ＷＯ，Ａ１）

【文献】英国特許出願公開第０２５７５３１１（ＧＢ，Ａ）

【文献】中国特許出願公開第１０９８４１７１２（ＣＮ，Ａ）

【文献】特開２０１３－１４５８６７（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ３３／００－３３／６４

(57)【特許請求の範囲】

【請求項1】

成長表面を有するモノリシック成長スタックを形成することと、
前記モノリシック成長スタックの前記成長表面上にモノリシックＬＥＤスタックを形成することと
を含むＬＥＤ前駆体を製造する方法であって、
ａ）前記モノリシック成長スタックを形成することは、
ＩＩＩ族窒化物を含む第１の半導体層を形成することと、
前記第１の半導体層上に第２の半導体層を形成することであって、前記第２の半導体層は、前記第２の半導体層が少なくとも５×１０^１８ｃｍ^－３のドナー密度を有するようなドナードーパントを含む第１のＩＩＩ族窒化物を含む、第２の半導体層を形成することと、
前記第２の半導体層の前記第１の半導体層とは反対側に第３の半導体層を形成することであって、前記第３の半導体層は前記モノリシック成長スタックの前記成長表面を提供し、前記第３の半導体層は、前記第３の半導体層が圧縮歪み下で前記第２の半導体層上に形成されるように、前記第１のＩＩＩ族窒化物とは異なる第２のＩＩＩ族窒化物を含む、第３の半導体層を形成することと、
前記モノリシック成長スタックの前記成長表面が前記第３の半導体層のメサ表面と前記メサ表面を囲む前記第３の半導体層の側壁表面とを含むように、前記第３の半導体層の厚さにわたって前記第３の半導体層の一部を前記成長表面から選択的に除去することと
を含み、
前記第３の半導体層の形成に続いて、
前記第２の半導体層の面積多孔度を少なくとも１５％まで増大させるために、前記第２の半導体層は多孔度処理を受け、
前記メサ表面の面内格子定数が増大するように前記第３の半導体層が緩和するように前記第３の半導体層は歪み緩和温度まで加熱され、
ｂ）前記モノリシックＬＥＤスタックを形成することは、
前記モノリシック成長スタックの前記成長表面上にＩＩＩ族窒化物を含む第４の半導体層を形成することであって、前記第４の半導体層が前記第３の半導体層の前記メサ表面を覆うようにする、第４の半導体層を形成することと、
前記第４の半導体層上に活性層を形成することであって、前記活性層が複数の量子井戸層を備え、各量子井戸層がＩＩＩ族窒化物を含む、活性層を形成することと、
前記活性層上にＩＩＩ族窒化物を含むｐ型半導体層を形成することと
を含む、方法。

【請求項2】

前記第２の半導体層はＧａＮを含み、および／または
前記第３の半導体層はＩｎ_ＸＧａ_１－ＸＮを含み、０＜Ｘ≦１である、請求項１に記載の方法。

【請求項3】

前記活性層の各量子井戸層はＩｎ_ＺＧａ_１－ＺＮを含み、０．２＜Ｚ≦０．５である、請求項１または２に記載の方法。

【請求項4】

前記第２の半導体層は、前記成長表面から前記第３の半導体層の一部を選択的に除去する前に前記多孔度処理を受ける、請求項１から３のいずれか１項に記載の方法。

【請求項5】

前記モノリシック成長スタックの前記成長表面が前記第２の半導体層の表面を含むように、前記第３の半導体層は選択的に除去される、請求項１から４のいずれか１項に記載の方法。

【請求項6】

前記モノリシック成長スタックを形成することは、
前記モノリシック成長スタックの前記成長表面が前記第２の半導体層の側壁表面を含むように、前記第３の半導体層の選択的に除去された部分と整列した前記第２の半導体層の部分を選択的に除去することをさらに含む、請求項１から５のいずれか１項に記載の方法。

【請求項7】

前記第２の半導体層は、前記第２の半導体層の前記側壁表面が前記第３の半導体層の前記側壁表面と整列するように選択的に除去される、請求項６に記載の方法。

【請求項8】

前記第２の半導体層は、前記成長表面が前記第１の半導体層の表面の一部を含むように選択的に除去される、請求項６または７に記載の方法。

【請求項9】

前記第４の半導体層はＧａＮを含む、請求項１から８のいずれか１項に記載の方法。

【請求項10】

前記第４の半導体層は、前記第３の半導体層の前記メサ表面上の前記第４の半導体層のメサ部分から前記第２の半導体層に向かって延在する傾斜した側壁部分を提供するために、前記成長表面上に形成される、請求項１から９のいずれか１項に記載の方法。

【請求項11】

前記モノリシック成長スタックを形成することは、前記モノリシック成長スタックの前記成長表面上にマスキング層を選択的に形成することをさらに含み、前記マスキング層は、前記モノリシック成長スタックの前記メサ表面と整列した開口部を含む、請求項４から８のいずれか１項に記載の方法。

【請求項12】

前記モノリシックＬＥＤスタックは、前記モノリシック成長スタックの前記メサ表面上に選択的に形成され、前記マスキング層によって覆われた前記成長表面上には形成されない、請求項１１に記載の方法。

【請求項13】

成長表面を有するモノリシック成長スタックと、
前記モノリシック成長スタックの前記成長表面上に設けられたモノリシックＬＥＤスタックと
を備えるＬＥＤ前駆体であって、
ａ）前記モノリシック成長スタックは、
ＩＩＩ族窒化物を含む第１の半導体層と、
前記第１の半導体層上に設けられた第２の半導体層であって、前記第２の半導体層は、前記第２の半導体層が少なくとも５×１０^１８ｃｍ^－３のドナー密度を有するようなドナードーパントを含む第１のＩＩＩ族窒化物を含み、前記第２の半導体層は、少なくとも１５％の面積多孔度および第１の面内格子定数を有する、第２の半導体層と、
前記第２の半導体層の前記第１の半導体層とは反対側に設けられた第３の半導体層であって、前記第３の半導体層は、前記第１のＩＩＩ族窒化物とは異なる第２のＩＩＩ族窒化物を含む、第３の半導体層と
を備え、
前記モノリシック成長スタックは、前記成長表面が前記第３の半導体層のメサ表面と前記メサ表面を囲む前記第３の半導体層の側壁表面とを含み、前記第３の半導体層の前記側壁表面が前記メサ表面に対して傾斜するような、前記第３の半導体層を含むメサ構造を有し、
前記第３の半導体層の前記メサ表面は、前記第１の面内格子定数よりも大きい第２の面内格子定数を有し、
ｂ）前記モノリシックＬＥＤスタックは、
前記モノリシック成長スタックの前記成長表面上に設けられた第４の半導体層であって、前記第４の半導体層は、前記第３の半導体層の前記メサ表面および前記第３の半導体層の前記側壁表面を覆うようにされる、第４の半導体層と、
前記第４の半導体層上に設けられた活性層であって、前記活性層は複数の量子井戸層を備え、各量子井戸層はＩＩＩ族窒化物を含む、活性層と、
前記活性層上に設けられたＩＩＩ族窒化物を含むｐ型半導体層と
を備える、ＬＥＤ前駆体。

【請求項14】

前記第２の半導体層はＧａＮを含み、および／または
前記第３の半導体層はＩｎ_ＸＧａ_１－ＸＮを含み、０＜Ｘ≦１である、請求項１３に記載のＬＥＤ前駆体。

【請求項15】

前記活性層の各量子井戸層はＩｎ_ＺＧａ_１－ＺＮを含み、０．２＜Ｚ≦０．５である、請求項１３または１４に記載のＬＥＤ前駆体。

【請求項16】

前記第３の半導体層の前記側壁表面は、前記メサ表面を横切る方向に傾斜する、請求項１３から１５のいずれか１項に記載のＬＥＤ前駆体。

【請求項17】

前記メサ構造は、前記成長表面が前記第２の半導体層を含むように前記第２の半導体層から延在する、請求項１３から１６のいずれか１項に記載のＬＥＤ前駆体。

【請求項18】

前記モノリシック成長スタックの前記成長表面は、前記第３の半導体層の前記側壁表面と整列した前記第２の半導体層の側壁表面を含む、請求項１３から１７のいずれか１項に記載のＬＥＤ前駆体。

【請求項19】

前記メサ構造は、前記成長表面が前記第１の半導体層の表面の一部を含むように前記第１の半導体層から延在する、請求項１８に記載のＬＥＤ前駆体。

【請求項20】

第４の半導体層はＧａＮを含む、請求項１３から１９のいずれか１項に記載のＬＥＤ前駆体。

【請求項21】

前記第４の半導体層は、前記第３の半導体層の前記メサ表面上の前記第４の半導体層のメサ部分から前記第２の半導体層に向かって延在する傾斜した側壁部分を提供するために、前記成長表面上に設けられる、請求項１３から２０のいずれか１項に記載のＬＥＤ前駆体。

【請求項22】

前記モノリシック成長スタックは、前記モノリシック成長スタックの前記成長表面上に設けられたマスキング層をさらに備え、前記マスキング層は、前記モノリシック成長スタックの前記メサ表面と整列した開口部を含む、請求項１６から２１のいずれか１項に記載のＬＥＤ前駆体。

【請求項23】

前記モノリシックＬＥＤスタックは、前記モノリシック成長スタックの前記メサ表面上にのみ選択的に設けられる、請求項２２に記載のＬＥＤ前駆体。

【請求項24】

前記ＬＥＤ前駆体はマイクロＬＥＤ前駆体であり、前記モノリシックＬＥＤスタックは、１００μｍ×１００μｍ未満の前記第１の半導体層と整列した平面内の表面積寸法を有する、請求項１３から２３のいずれか１項に記載のＬＥＤ前駆体。

【請求項25】

請求項１３から２４のいずれか１項に記載の複数のＬＥＤ前駆体を備えるＬＥＤアレイ前駆体であって、前記複数のＬＥＤ前駆体は２次元アレイに配置される、ＬＥＤアレイ前駆体。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、発光ダイオード（ＬＥＤ）に関する。特に、本開示は、ＩＩＩ族窒化物を含むＬＥＤに関する。

【背景技術】

【0002】

マイクロＬＥＤアレイは、一般に、１００×１００μｍ２以下のサイズを有するＬＥＤとして定義される。マイクロＬＥＤは、２次元マイクロＬＥＤアレイを形成するように組み立てられ得る。マイクロＬＥＤアレイは、スマートウォッチ、ヘッドウェアディスプレイ、ヘッドアップディスプレイ、カムコーダ、ビューファインダ、マルチサイト励起源、およびピコプロジェクタなどの様々なデバイスでの使用に適し得る自発光ディスプレイまたはプロジェクタを形成することができる。

【0003】

多くの用途において、ある範囲の波長を有する光を出力することができるマイクロディスプレイ／プロジェクタを提供することが望ましい。例えば、多くのカラーディスプレイでは、赤色、緑色、および青色光の組合せを出力する能力を各ピクセルに提供することが一般的である。

【0004】

マイクロＬＥＤアレイの１つの既知の形態は、ＩＩＩ族窒化物から形成された複数のＬＥＤを備える。ＩＩＩ族窒化物ＬＥＤは、活性発光領域にＧａＮおよびそのＩｎＮとＡｌＮとの合金を含む無機半導体ＬＥＤである。ＩＩＩ族窒化物ＬＥＤは、従来の大面積ＬＥＤ、例えば発光層が有機化合物である有機発光ダイオード（ＯＬＥＤ）よりも著しく高い電流密度で駆動することができ、より高い光パワー密度を放出することができる。結果として、所与の方向における光源の単位面積当たりに放出される光の量として定義されるより高いルミナンス（輝度）は、高い輝度を必要とする、またはそれから利益を得る用途に適したマイクロＬＥＤを作る。例えば、高輝度から利益を得る用途は、高輝度環境のディスプレイまたはプロジェクタを含み得る。さらに、ＩＩＩ族窒化物マイクロＬＥＤは、他の従来の光源と比較して、ルーメン毎ワット（ｌｍ／Ｗ）で表される比較的高い発光効率を有することが知られている。ＩＩＩ族窒化物マイクロＬＥＤアレイの比較的高い発光効率は、他の光源と比較して電力使用を低減し、マイクロＬＥＤを携帯用デバイスに特に適したものにする。

【0005】

１つの既知のタイプのＩＩＩ族窒化物ＬＥＤは、Ｉｎ－Ｇａ－Ｎ合金系を利用して、ＬＥＤの活性領域内に複数の量子井戸を画定する。典型的には、ＧａＮおよびＩｎ_ＸＧａ_１－ＸＮの交互層が量子井戸を画定するために提供される。青色ＬＥＤの場合、インジウムモル分率Ｘは、典型的には０．２未満である。Ｉｎ_ＸＧａ_１－ＸＮ層に取り込まれるインジウムの量を増加させると、ポテンシャル井戸の深さが増加し、それによってＬＥＤによって放射される光の波長が増大する。

【0006】

例えば、ネイティブの緑色および赤色ＬＥＤを提供するために、インジウムモル分率Ｘを０．２より大きくすると、ＬＥＤの効率が大幅に低下することが知られている。基本的な問題の１つは、緩和または圧縮歪みＧａＮ上に堆積された場合のインジウムの低い取り込み効率である。高いＩｎ含有量のＩｎ_ＸＧａ_１－ＸＮ層（すなわち、Ｘ＞０．２）は、一般に、低い成長温度を使用して形成され、ＩＱＥに悪影響を及ぼす相偏析を起こしやすい（例えば、ＪＯＵＲＮＡＬ ＯＦ ＡＰＰＬＩＥＤ ＰＨＹＳＩＣＳ １２３，１６０９０１（２０１８））。

【0007】

特に、ネイティブ赤色ＬＥＤ（すなわち、６００ｎｍ～６８０ｎｍの範囲内のピーク放射波長を有するＬＥＤ）を形成するために、ＬＥＤの活性領域は、典型的には、Ｘ≧０．３のＩｎ_ＸＧａ_１－ＸＮ層を含む。このようなＩｎ含有量のＩｎ_ＸＧａ_１－ＸＮ層に起因する歪みは、欠陥の形成をもたらす可能性があり、それは結果としてＬＥＤの効率を低下させる。

【0008】

「（Ｉｎ，Ｇａ）Ｎ／ＧａＮナノストライプアレイ上への成長によるＩｎＧａＮ格子定数の設計」、Ｋｅｌｌｅｒ Ｓ．ら、Ｓｅｍｉｃｏｎｄ．Ｓｃｉ．Ｔｅｃｈｎｏｌ．、第３０巻、（２０１５）は、ＩｎＧａＮ／ＧａＮ多重量子井戸からなるナノストライプアレイ上に成長させた平面（Ｉｎ，Ｇａ）Ｎ層を開示している。ナノストライプアレイは、パターン作製後にストライプ方向に垂直な弾性緩和を示し、ストライプ方向に垂直なａ⊥格子定数がＧａＮベース層よりも大きくなった。

【発明の概要】

【発明が解決しようとする課題】

【0009】

本発明の目的は、ＬＥＤ前駆体を形成するための改善された方法、ならびに従来技術の方法およびアレイに関連する問題の少なくとも１つに対処する改善されたＬＥＤ前駆体、または少なくともそれに対する商業的に有用な代替物を提供することである。

【課題を解決するための手段】

【0010】

本発明者らは、ＩＩＩ族窒化物を含むＬＥＤの効率を改善するために、活性層と、活性層が堆積されるＬＥＤ前駆体の層との間の歪みに起因する欠陥の形成を低減すべきであることを認識した。本発明者らは、活性層の（歪みのない）面内格子定数により厳密に一致する面内格子定数を有する活性層のための歪み緩和成長面を提供することによって、界面における歪みが低減され得ることを認識した。これにより、界面での欠陥の形成が減少し、したがってＬＥＤ前駆体の効率が改善され得る。

【0011】

本開示の第１の態様によれば、ＬＥＤ前駆体が提供される。本方法は、ａ）成長表面を有するモノリシック成長スタックを形成することと、ｂ）モノリシック成長スタックの成長表面上にモノリシックＬＥＤスタックを形成することとを含む。

【0012】

モノリシック成長スタックを形成することは、ＩＩＩ族窒化物を含む第１の半導体層を形成することと、第１の半導体層上に第２の半導体層を形成することであって、第２の半導体層は、第２の半導体層が少なくとも５×１０^１８ｃｍ^－３のドナー密度を有するようなドナードーパントを含む第１のＩＩＩ族窒化物を含む、第２の半導体層を形成することと、第２の半導体層の第１の半導体層とは反対側に第３の半導体層を形成することとを含む。第３の半導体層の一部は、成長表面から選択的に除去される。第３の半導体層は、モノリシック成長スタックの成長表面が、第３の半導体層のメサ表面と、メサ表面を囲む第３の半導体層の側壁表面とを含むように、第３の半導体層の厚さにわたって選択的に除去される。第３の半導体層は、モノリシック成長スタックの成長表面を提供し、第３の半導体層は、第３の半導体層が圧縮歪み下で第２の半導体層上に形成されるように、第１のＩＩＩ族窒化物とは異なる第２のＩＩＩ族窒化物を含む。第３の半導体層の形成に続いて、第２の半導体層の面積多孔度を少なくとも１５％まで増大させるために、第２の半導体層は多孔度処理を受け、メサ表面の面内格子定数が増大するように第３の半導体層が緩和するように第３の半導体層は歪み緩和温度まで加熱される。

【0013】

モノリシックＬＥＤスタックを形成することは、モノリシック成長スタックの成長表面上にＩＩＩ族窒化物を含む第４の半導体層を形成することであって、第４の半導体層が第３の半導体層のメサ表面を覆うようにする、第４の半導体層を形成することと、第４の半導体層上に活性層を形成することであって、活性層が複数の量子井戸層を備え、各量子井戸層がＩＩＩ族窒化物を含む、活性層を形成することと、活性層上にＩＩＩ族窒化物を含むｐ型半導体層を形成することとを含む。

【0014】

本特許請求の範囲に記載の発明によるＬＥＤ前駆体は、成長表面を有するモノリシック成長スタックを提供する。成長スタックは、複数のＩＩＩ族窒化物層を含む。成長表面は、その上に複数のＩＩＩ族窒化物層を含むモノリシックＬＥＤスタックの形成に適している。特に、成長表面は、ネイティブ赤色または緑色ＬＥＤ用のモノリシックＬＥＤスタックの形成に適している。成長スタックは、３つの半導体層、すなわち第１、第２、および第３の半導体層を含む。第３の半導体層は、第３の半導体層がその上に形成される第２の半導体層とは異なる組成を有する。結果として、圧縮応力下で第２の半導体層上に第３の半導体層が形成される。すなわち、第３の半導体層の格子構造は、第２の半導体層の格子構造から圧縮歪みを受ける。

【0015】

第３の半導体層の選択的除去は、メサ表面を含む成長表面を提供する。このように、モノリシック成長スタックは、その上にモノリシックＬＥＤスタックを過成長させることができるメサ構造にパターニングされる。モノリシック成長スタックのメサ構造上にモノリシックＬＥＤスタックを過成長させることによって、ＬＥＤ接合部のエッチングを必要としない方法を使用してＬＥＤ前駆体を形成することができる。ＬＥＤ接合部の側壁表面をエッチングすることを回避するＬＥＤ前駆体を形成する方法は、ＬＥＤ接合部の側壁表面に形成される欠陥の低減または排除をもたらし、それによってＬＥＤのＥＱＥを改善することができる。

【0016】

熱処理プロセスは、第３の半導体層の面内格子定数が（堆積されたままの第３の半導体層の面内格子定数に対して）増大するように、第３の半導体層が多孔質半導体層における塑性変形によってその圧縮歪みを緩和することを可能にする。多孔質半導体層の塑性変形（ミスフィット転位の形成および移動）は、多孔質半導体層と半導体層との界面付近で生じる。空隙の存在およびダングリングボンドの存在は、ミスフィット転位の形成および移動を助ける多孔質半導体層の機械的靱性を低下させる。このため、第３の半導体層は、第２の半導体層上でより歪み緩和しやすい。モノリシック成長スタックの成長表面に増大した面内格子定数を提供することによって、成長表面の面内格子定数は、モノリシック成長スタックとモノリシックＬＥＤスタックとの間の界面における歪みを低減および／または排除することができる。したがって、界面での欠陥の形成を低減および／または排除し、それによってＬＥＤ前駆体の効率を改善することができる。

【0017】

熱処理ステップは、圧縮歪み下で形成された第３の半導体層の歪み緩和を生じさせるために設けられる。しかしながら、圧縮歪み層の過度の歪み緩和は、第２および第３の半導体層の歪みのない面内格子定数の差に起因して、圧縮歪み層の座屈および／または層間剥離をもたらす可能性がある。したがって、第１の態様による方法は、第２の半導体層と第３の半導体層との間の界面における座屈および／または層間剥離の発生を低減または排除しながら、歪み緩和を増大させる特徴を提供する。

【0018】

１つの重要な特徴は、第２の半導体層に少なくとも１５％の面積多孔度を提供するために、第２の半導体層がエッチング処理を受けることである。したがって、第２の半導体層は、比較的多孔質の層である。第２の半導体層の多孔度は、第２の半導体層と第３の半導体層との間の界面に、第３の半導体層の歪みが低減され得る局在化領域を提供する。重要なことに、多孔質半導体層１４’を設けることは、半ループ転位としての多孔質半導体層１４’内のミスフィット転位の伝播を可能にする。したがって、多孔質半導体層１４’は、熱処理ステップ中に塑性変形を受ける可能性があり、その結果、第３の半導体層１６内の貫通転位の伝播よりもむしろ、多孔質半導体層１４’内の半ループ転位の優先的な伝播がもたらされる。多孔質半導体層１４’内に半ループ転位を形成することにより、第３の半導体層１６が歪み緩和して、モノリシックＬＥＤスタックのための改善された成長表面を提供することが可能になる。

【0019】

本発明者らはまた、第２および第３の半導体層が、概して連続した層、例えば少なくとも３０×３０μｍの領域にわたって延在する層として形成され得るので、第３の半導体層が緩和するのに十分な空間を有することが重要であることを認識した。緩和（拡張）することができる十分な（横方向の）容積なしに歪み緩和させようとする層は、座屈を起こしやすい可能性がある。第３の半導体層の一部を選択的に除去することにより、第３の半導体層の残りの部分は、選択的除去プロセスから生じる自由空間内に緩和することができる。すなわち、第３の半導体層の側壁表面は、（横方向に）歪みが緩和する余地がある。

【0020】

いくつかの実施形態では、第２の半導体層はＧａＮを含む。例えば、いくつかの実施形態では、第２の半導体層は、実質的にドープされていないＧａＮ（すなわち、意図的にドープされていないＧａＮ）を含んでもよい。いくつかの実施形態では、第３の半導体層はＩｎ_ＸＧａ_１－ＸＮを含み、０＜Ｘ≦１である。したがって、いくつかの実施形態では、第３の半導体層が圧縮歪み下で第２の半導体層上に形成されるように、第２および第３の半導体層を設けることができる。圧縮歪み下で第３の半導体層を形成することによって、モノリシック成長スタックは、その後、歪み緩和された成長表面がモノリシックＬＥＤスタックの形成のために提供されるように、歪み緩和のために処理されてもよい。歪み緩和成長面は、特に少なくとも５２５ｎｍ（すなわち、緑色または赤色の可視光）の波長を有する光を放出するように構成された活性層について、活性層の歪みのない格子定数とより厳密に一致する面内格子定数を有することができる。

【0021】

例えば、いくつかの実施形態では、活性層の各量子井戸層は、Ｉｎ_ＺＧａ_１－ＺＮを含み、０．２≦Ｚ≦０．５である。したがって、活性層は、少なくとも５２５ｎｍのピーク放射波長を有する光を放射するように構成され得る。いくつかの実施形態では、活性層の各量子井戸層はＩｎ_ＺＧａ_１－ＺＮを含み、０．３≦Ｚ≦０．５である。したがって、活性層は、少なくとも６００ｎｍのピーク放射波長を有する光を放射するように構成され得る。

【0022】

いくつかの実施形態では、モノリシック成長スタックの成長表面に垂直な方向における第３の半導体層の厚さは、少なくとも２００ｎｍである。

【0023】

いくつかの実施形態では、第２の半導体層は、成長表面から第３の半導体層の一部を選択的に除去する前に多孔度処理を受ける。したがって、多孔度処理プロセスは、モノリシック成長スタックを形成する層の任意のパターニングの前に実行することができる。

【0024】

いくつかの実施形態では、モノリシック成長スタックの成長表面が第２の半導体層の表面を含むように、第３の半導体層が選択的に除去される。例えば、いくつかの実施形態では、モノリシック成長スタックは、第３の半導体層のメサ表面に略平行な第２の半導体層の表面を含むことができる。いくつかの実施形態では、第３の半導体層を選択的に除去することにより、メサ構造の形成を可能にすることができ、第３の半導体層は、側壁表面によって囲まれたメサ表面を含む。メサ構造の側壁表面は、第２の半導体層のバルク半導体表面によって囲まれてもよい。したがって、第３の半導体層のメサ表面および側壁表面ならびに第２の半導体層のバルク半導体表面は、モノリシックＬＥＤスタックを形成することができる成長表面を提供する。

【0025】

いくつかの実施形態では、モノリシック成長スタックを形成することは、モノリシック成長スタックの成長表面が第２半導体層の側壁表面を含むように、第３の半導体層の除去された部分と整列した第２の半導体層の部分を選択的に除去することをさらに含む。このように、第１の半導体層の表面から第１の半導体層の表面に略垂直な方向に延在するメサ構造を形成してもよい。

【0026】

いくつかの実施形態では、第２の半導体層は、第２の半導体層の側壁表面が第３の半導体層の側壁表面と整列するように選択的に除去される。したがって、第３の半導体層の側壁表面および第２の半導体層の側壁表面は、略同一平面方向に延在する。例えば、いくつかの実施形態では、第２の半導体層の側壁表面および第３の半導体層の側壁表面は、第３の半導体層のメサ表面に略垂直な方向に延在してもよい。

【0027】

いくつかの実施形態では、第２の半導体層は、成長表面が第１の半導体層の表面の一部を含むように選択的に除去される。

【0028】

いくつかの実施形態では、第４の半導体層はＧａＮを含む。いくつかの実施形態では、第４の半導体層はまた、第４の半導体層がｎ型半導体であるように、ｎ型ドーパントを含んでもよい。他の実施形態では、第４の半導体層は、ドープされていない半導体層（すなわち、意図的にドープされていない）であってもよい。

【0029】

いくつかの実施形態では、第４の半導体層は、第３の半導体層のメサ表面上の第４の半導体層の第１の部分から第２の半導体層に向かって延在する傾斜した側壁部分を提供するために、成長表面上に形成される。したがって、第４の半導体層は、略台形の断面を形成することができる。

【0030】

いくつかの実施形態では、モノリシック成長スタックを形成することは、モノリシック成長スタックの成長表面上にマスキング層を選択的に形成することをさらに含む。マスキング層は、モノリシック成長スタックのメサ表面と整列した開口部を含むことができる。したがって、成長表面の一部にマスキング層を設けることは、成長表面のメサ表面以外の領域上のモノリシックＬＥＤスタックの成長を防止または低減することができる。したがって、マスキング層を設けることは、モノリシックＬＥＤスタックのエッチングを用いてＬＥＤ接合部をパターニングすることを回避しながら、モノリシックＬＥＤスタックを形成する方法を提供することができる。

【0031】

いくつかの実施形態では、モノリシックＬＥＤスタックは、モノリシック成長スタックのメサ表面上に選択的に形成され、マスキング層によって覆われた成長表面上には形成されない。

【0032】

本開示の第２の態様によれば、ＬＥＤ前駆体が提供される。ＬＥＤ前駆体は、成長表面を有するモノリシック成長スタックと、モノリシック成長スタックの成長表面上に設けられたモノリシックＬＥＤスタックとを備える。モノリシック成長スタックは、第１の半導体層、第２の半導体層、および第３の半導体層を備える。第１の半導体層は、ＩＩＩ族窒化物を含む。第２の半導体層は、第１の半導体層上に設けられる。第２の半導体層は、第２の半導体層が少なくとも５×１０^１８ｃｍ^－３のドナー密度を有するようなドナードーパントを含む第１のＩＩＩ族窒化物を含む。第２の半導体層は、少なくとも１５％の面積多孔度および第１の面内格子定数を有する。第３の半導体層は、第２の半導体層の第１の半導体層とは反対側に設けられる。第３の半導体層は、第１のＩＩＩ族窒化物とは異なる第２のＩＩＩ族窒化物を含む。モノリシック成長スタックは、成長表面が第３の半導体層のメサ表面とメサ表面を囲む第３の半導体層の側壁表面とを含み、第３の半導体層の側壁表面がメサ表面に対して傾斜するような、第３の半導体層を含むメサ構造を有する。第３の半導体層のメサ表面は、第１の面内格子定数よりも大きい第２の面内格子定数を有する。モノリシックＬＥＤスタックは、第４の半導体層、活性層、およびｐ型半導体層を備える。第４の半導体層は、第３の半導体層のメサ表面および第３の半導体層の側壁表面を覆うように、モノリシック成長スタックの成長表面上に設けられる。活性層は複数の量子井戸層を備える。各量子井戸層はＩＩＩ族窒化物を含む。ｐ型半導体層は、活性層上に設けられたＩＩＩ族窒化物を含む。

【0033】

このように、本開示の第２の態様に係るＬＥＤ前駆体は、第１の態様の方法を使用して形成することができる。したがって、本開示の第２の態様によるＬＥＤ前駆体は、上述の第１の態様の利点および任意選択の特徴のすべてを含むことができる。

【0034】

特に、モノリシックＬＥＤスタックは、モノリシック成長スタックのメサ構造上にモノリシックＬＥＤスタックを過成長させることによって形成することができる。したがって、ＬＥＤ前駆体は、ＬＥＤ接合部の側壁表面のエッチングを必要としない方法を使用して形成することができる。ＬＥＤ接合部の側壁表面をエッチングすることを回避するＬＥＤ前駆体を形成する方法は、ＬＥＤ接合部の側壁表面に形成される欠陥の低減または排除をもたらし、それによってＬＥＤのＥＱＥを改善することができる。

【0035】

いくつかの実施形態では、第２の半導体層はＧａＮを含む。いくつかの実施形態では、第３の半導体層はＩｎ_ＸＧａ_１－ＸＮを含み、０＜Ｘ≦１である。したがって、いくつかの実施形態では、熱処理プロセス後に第３の半導体層に所望の面内格子定数を提供するために、第３の半導体層のＩｎ含有量（Ｘ）を制御することができる。特に、いくつかの実施形態では、第３の半導体層はＩｎ_ＸＧａ_１－ＸＮを含み、０．２≦Ｘ≦０．５であり、それにより第３の半導体層は、緑色または赤色可視光スペクトルにピーク放射波長（例えば、少なくとも５２５ｎｍのピーク放射波長）を有する活性層をその上に形成するのに特に適した成長表面を提供する。

【0036】

例えば、いくつかの実施形態では、活性層の各量子井戸層は、Ｉｎ_ＺＧａ_１－ＺＮを含み、０．２≦Ｚ≦０．５である。したがって、活性層は、少なくとも５２５ｎｍのピーク放射波長を有する光を放射するように構成され得る。いくつかの実施形態では、活性層の各量子井戸層はＩｎ_ＺＧａ_１－ＺＮを含み、０．３≦Ｚ≦０．５である。したがって、活性層は、少なくとも６００ｎｍのピーク放射波長を有する光を放射するように構成され得る。

【0037】

いくつかの実施形態では、第３の半導体層の側壁表面は、メサ表面を横切る方向に傾斜する。したがって、第３の半導体層の側壁表面は、第１の半導体層に対して略垂直な方向に延在してもよい。

【0038】

いくつかの実施形態では、メサ構造は、成長表面が多孔質半導体層を含むように多孔質半導体層から延在する。

【0039】

いくつかの実施形態では、モノリシック成長スタックの成長表面は、第３の半導体層の側壁表面と整列した多孔質半導体層の側壁表面を含む。

【0040】

いくつかの実施形態では、メサ構造は、成長表面が第１の半導体層の表面の一部を含むように第１の半導体層から延在する。

【0041】

いくつかの実施形態では、第４の半導体層はＧａＮを含む。
いくつかの実施形態では、第４の半導体層は、第３の半導体層のメサ表面上の第４の半導体層のメサ部分から第２の半導体層に向かって延在する傾斜した側壁部分を提供するために、成長表面上に設けられる。

【0042】

いくつかの実施形態では、モノリシック成長スタックは、モノリシック成長スタックの成長表面上に設けられたマスキング層をさらに備え、マスキング層は、モノリシック成長スタックのメサ表面と整列した開口部を含む。

【0043】

いくつかの実施形態では、モノリシックＬＥＤスタックは、モノリシック成長スタックのメサ表面上にのみ選択的に設けられる。

【0044】

本開示の第１および第２の態様によるＬＥＤ前駆体、およびＬＥＤ前駆体を形成する方法は、いくつかの実施形態では、複数のＬＥＤ前駆体を備えるＬＥＤアレイ前駆体およびその形成方法を提供することができる。複数のＬＥＤ前駆体は、ＬＥＤ前駆体の各々が他のＬＥＤ前駆体から離間した２次元アレイに配置されてもよい。

【0045】

いくつかの実施形態では、本開示の第１および第２の態様によるＬＥＤ前駆体、ＬＥＤアレイ前駆体、ならびにＬＥＤ前駆体およびＬＥＤアレイ前駆体を形成する方法は、マイクロＬＥＤ前駆体およびマイクロＬＥＤアレイ前駆体を提供することができる。マイクロＬＥＤアレイ前駆体は、マイクロＬＥＤ前駆体のアレイである。マイクロＬＥＤ前駆体は、１００μｍ×１００μｍ未満の第１の半導体層と整列した平面内の表面積寸法を有するモノリシックＬＥＤスタックを含んでもよい。例えば、いくつかの実施形態では、マイクロＬＥＤ前駆体は、１０^－８ｍ^２未満の表面積を有し得る。

【0046】

本開示は、以下の非限定的な図に関連して説明される。本開示のさらなる利点は、図面と併せて考慮すると、詳細な説明を参照することによって明らかである。

【図面の簡単な説明】

【0047】

【図1】本開示の第１の実施形態によるモノリシック成長スタックを形成する中間段階の図である。

【図2】本開示の第１の実施形態によるモノリシック成長スタックを形成する中間段階の図である。

【図3】本開示の第１の実施形態によるモノリシック成長スタックを形成する中間段階の図である。

【図4】本開示の実施形態による複数のモノリシック成長スタックの図である。

【図5】本開示の第１の実施形態による複数のＬＥＤ前駆体の図である。

【図6】本開示の第２の実施形態による複数のモノリシック成長スタックの図である。

【図7】本開示の第２の実施形態による複数のＬＥＤ前駆体の図である。

【図8】本開示の第３の実施形態による複数のモノリシック成長スタックの図である。

【図9】本開示の第３の実施形態による複数のＬＥＤ前駆体の図である。

【発明を実施するための形態】

【0048】

第１の実施形態によれば、ＬＥＤ前駆体１を形成するための方法が提供される。
ＬＥＤ前駆体における「前駆体」という用語は、記載されたＬＥＤ前駆体が、光の放射を可能にするようなＬＥＤ用の電気接点も、関連する回路も必ずしも含まないことに留意されたい。もちろん、第１の実施形態のＬＥＤ前駆体を形成する方法は、さらなる電気接点および関連する回路の追加を排除するものではない。したがって、本開示における前駆体という用語の使用は、最終製品（すなわち、ＬＥＤ、ＬＥＤアレイなど）を含むことを意図している。

【0049】

図１～図５は、第１の実施形態の方法に従って形成されるＬＥＤ前駆体の図を示す。第１の実施形態による方法は、モノリシック成長スタック１０およびモノリシックＬＥＤスタック２０を形成することを含む。モノリシックＬＥＤスタック２０は、モノリシック成長スタック１０の成長表面１１上に形成される。第１の実施形態の方法によれば、モノリシック成長スタック１０は、第１の半導体層１２、第２の半導体層１４、および第３の半導体層１６を備える。

【0050】

モノリシック成長スタックは、単一部品として形成されたＬＥＤの成長表面を形成する層のスタックの提供を指す。すなわち、モノリシック成長スタック１０は、単一部品として形成される。

【0051】

モノリシックＬＥＤスタックは、単一部品として形成されたＬＥＤを形成する層のスタックの提供を指す。すなわち、モノリシックＬＥＤスタックは、モノリシック成長スタック１０の成長表面１１上に単一部品として形成される。

【0052】

第１の実施形態の方法では、複数のＬＥＤ前駆体１が単一の形成プロセスで形成される。複数のＬＥＤ前駆体１は、ＬＥＤ前駆体のアレイとして形成される。したがって、第１の実施形態による方法は、複数のＬＥＤ前駆体を備えるＬＥＤアレイ前駆体を形成する方法を提供する。

【0053】

図１に示すように、モノリシック成長スタック１０を形成することは、第１の半導体層１２を形成することを含む。図１の実施形態では、第１の半導体層１２はＩＩＩ族窒化物を含む。例えば、第１の半導体層はＧａＮを含むことができる。いくつかの実施形態では、第１の半導体層は、ドープされていない半導体層（すなわち、意図的にドープされていない）であってもよい。他の実施形態では、第１の半導体層１２はドープ半導体層（例えば、Ｓｉなどのｎ型ドーパントを含む）であってもよい。

【0054】

第１の半導体層１２は、基板（図１には示されていない）上に形成されてもよい。基板は、第１の半導体層１２の成長表面を提供してもよい。基板は、実質的に平坦な基板であってもよい。基板は、格子不整合を低減するために第１の半導体層１２の面内格子定数に対応するように構成された面内格子定数を有してもよい。ＩＩＩ族窒化物を含む第１の半導体層１２の成長に適した様々な基板が当業者に知られている。例えば、基板は、サファイア基板であってもよいし、シリコン基板であってもよい。基板は、ＩＩＩ族窒化物層の形成に適した基板表面を提供するように構成された１つまたは複数のバッファ層を含むことができる。基板は、第１の半導体層１２の（０００１）結晶面が基板表面に揃うような基板上に第１の半導体層１２が成長するように設けられてもよい。このように、第１の半導体層１２は、（０００１）結晶面方位を有してもよい。

【0055】

第１の半導体層は、ＩＩＩ族窒化物半導体層を製造するための任意の適切なプロセスを使用して形成されてもよい。例えば、第１の半導体層１２は、有機金属化学気相成長法（ＭＯＣＶＤ）または分子線エピタキシー法（ＭＢＥ）を用いて形成されてもよい。

【0056】

図１に示すように、第１の半導体層１２上に第２の半導体層１４が形成される。第２の半導体層１４は、第１の半導体層１２の第１の表面１３上に形成される。第１の半導体表面１３は、第１の半導体層１２の基板とは反対側に設けられた第１の半導体層１２の表面である。このように、第１の半導体層１２は、第２の半導体層１４と基板との間に設けられる。

【0057】

第２の半導体層１４は、ＩＩＩ族窒化物を含む。第２の半導体層１４は、第２の半導体層が少なくとも５×１０^１８ｃｍ^－３のドナー密度を有するようなドナードーパントを含む第１の組成を有する。いくつかの実施形態では、第２の半導体層のドナー密度は、少なくとも１×１０^１９ｃｍ^－３、３×１０^１９ｃｍ^－３、５×１０^１９ｃｍ^－３、７×１０^１９ｃｍ^－３、または１×１０^２０ｃｍ^－３であってもよい。このように、第２の半導体層１４はｎ型半導体層である。特に、第２の半導体層１４は、第１の半導体層１２よりも高いドナードーパント密度を有する。第２の半導体層１４は、任意の適切なドナードーパントを含んでもよい。例えば、第２の半導体層１４は、ＳｉおよびＧｅの少なくとも一方を含むドナードーパントを含んでもよい。第２の半導体層１４には、後述する多孔度処理ステップにおいて目的とする細孔形成を可能とするために、比較的高いドナー密度が設けられる。比較的高いドナードーパント密度を有する第２の半導体層１４を提供することによって、多孔度処理は第２の半導体層１４を選択的に対象とする。

【0058】

第２の半導体層１４は、第１の半導体層１２の主表面を横切る実質的に連続した層に形成されてもよい。したがって、第１および第２の半導体層１２、１４は、基板を横切って実質的に連続的に設けられてもよい。第２の半導体層１４は、第２の半導体層１４の第１の半導体層１２とは反対側の第２の表面１５を有する。

【0059】

第２の半導体層１４の第２の表面１５は、第１の面内格子定数を有する。第２の半導体層１４は、ウルツ鉱型結晶構造を有してもよい。いくつかの実施形態では、第２の半導体層１４は、第１の表面１３に平行に設けられた（０００１）結晶面を有する第１の半導体層１２上に形成されてもよい。そのため、（０００１）結晶面に配向した第２の表面を有する第２の半導体層１４の面内格子定数は、ａ（またはｂ）格子定数を反映した定数であってもよい。

【0060】

いくつかの実施形態では、第２の半導体層１４は、基板に垂直な方向に、または少なくとも５０ｎｍの厚さを有してもよい。いくつかの実施形態では、第２の半導体層１４は、２０００ｎｍ以下の厚さを有してもよい。

【0061】

いくつかの実施形態では、第１の半導体層１２は、少なくとも１００ｎｍの厚さを有してもよい。いくつかの実施形態では、第１の半導体層１２は、２０００ｎｍ以下の厚さを有してもよい。

【0062】

第２の半導体層１４は、ＩＩＩ族窒化物半導体層を製造するための任意の適切なプロセスを使用して形成されてもよい。例えば、ＭＯＣＶＤ法またはＭＢＥ法である。したがって、第２の半導体層１４は、第１の半導体層１２と同様の方法で、同様の装置を用いて形成されてもよい。

【0063】

図２に示すように、第２の半導体層１４の形成に続いて、第２の半導体層１４の主表面上に第３の半導体層１６が形成される。このように、第３の半導体層１６は、第２の半導体層１４の第１の半導体層１２とは反対側に形成される。第３の半導体層１６は、モノリシック成長スタック１０の成長表面１１を提供する。

【0064】

第３の半導体層１６は、ＩＩＩ族窒化物を含む。第３の半導体層１６は、第２の半導体層１４の第１の組成とは異なる第２の組成を有する。第２の半導体層１４と第３の半導体層１６との組成の違いにより、圧縮歪み下で第３の半導体層１６が形成される。すなわち、第２および第３の半導体層の面内格子定数の差により、形成中の第３の半導体層１６が圧縮歪みを受ける。したがって、（第３の半導体層１６の）第２の組成を有する歪みのない薄膜の面内格子定数は、（第２の半導体層１４の）第１の組成を有する歪みのない薄膜の面内格子定数より大きい。

【0065】

第３の半導体層１６は、第２の半導体層１４とコヒーレントであってもよい結晶構造で形成される。したがって、第３の半導体層１６と第２の半導体層１４との界面は、コヒーレント界面であってもよい。熱処理プロセス（以下により詳細に説明する）に続いて、第３の半導体層１６は緩和して歪み緩和された第３の半導体層１６を形成する。歪み緩和された第３の半導体層１６は、第２の面内格子定数を有するモノリシック成長スタック１０の成長表面１１の一部を形成する歪み緩和表面を有する。第２の面内格子定数は、第２の半導体層１４の第１の面内格子定数よりも大きい。いくつかの実施形態では、歪み緩和された第３の半導体層１６は、第１の半導体層１２および第２の半導体層１４と同様のウルツ鉱型結晶構造を有してもよい。いくつかの実施形態では、第３の半導体層１６は、第１および第２の表面１３、１５に平行に設けられた（０００１）結晶面を有する第１および第２の半導体層１２、１４上に形成されてもよい。

【0066】

例えば、図２の実施形態では、第３の半導体層１６は、Ｉｎ_ＸＧａ_１－ＸＮを含んでもよく、０＜Ｘ≦１である。特に、いくつかの実施形態では、第３の半導体層１６はＩｎ_ＸＧａ_１－ＸＮを含んでもよく、０．０３＜Ｘ≦０．２である。したがって、第３の半導体層１６のＩｎ含有率は、所望の面内格子定数を有するメサ表面を与えるように選択すればよい。

【0067】

図２の実施形態では、第２の半導体層１４の第１の組成はＧａＮを含む。第３の半導体層１６の第２の組成はＩｎ_ＸＧａ_１－ＸＮを含んでもよく、０＜Ｘ≦１である。したがって、第２の組成を有する第３の半導体層１６と第１の組成を有する第２の半導体層１４とを形成することにより、第２の半導体層１２上に第３の半導体層１６が圧縮歪み下で形成される。

【0068】

いくつかの実施形態では、第３の半導体層１６は実質的にドープされていない層であってもよい。すなわち、第３の半導体層１６は、意図的なドーピングを行わずに形成されてもよい。例えば、第１の実施形態の形成方法では、第３の半導体層１６は、実質的にドープされていない層である。いくつかの実施形態では、第３の半導体層１６は、ドーパント、例えばドナードーパントを含んでもよい。第３の半導体層がドーパントを含む実施形態では、第３の半導体層は、第２の半導体層１４のドナー密度以下のドナー密度でドープされてもよい。例えば、いくつかの実施形態では、第３の半導体層１５のドナー密度は、第２の半導体層１４のドナー密度の５０％、２５％、１０％、５％、１％または０．１％以下であってもよい。

【0069】

いくつかの実施形態では、第３の半導体層１６は、少なくとも２００ｎｍの厚さを有してもよい。いくつかの実施形態では、第３の半導体層１６は、１０μｍ以下の厚さを有してもよい。例えば、図２の第３の半導体層１６は、少なくとも１μｍの厚さおよび１０μｍ以下の厚さを有することができる。

【0070】

図２に示すように、第３の半導体層１６は、実質的に連続したＩＩＩ族窒化物半導体の層から形成されたバルク半導体層である。モノリシックＬＥＤスタック２０を形成するための歪み緩和表面（成長表面１１）を形成するために、第３の半導体層１６が設けられることが理解されよう。他の実施形態では、第３の半導体層１６は、超格子構造を形成する複数のＩＩＩ族窒化物層を備えてもよい。例えば、第３の半導体層１６は、交互スタック内に配置された複数の第１および第２のＩＩＩ族窒化物層を備えてもよく、第１および第２のＩＩＩ族窒化物層は異なる格子定数を有する。例えば、超格子構造の一例は、Ｉｎ_ＹＧａ_１－ＹＮの層とＧａＮの層との交互スタックであり、０＜Ｙ≦１である。

【0071】

第３の半導体層１６の形成に続いて、第２の半導体層１４の面積多孔度を少なくとも１５％まで増大させるために、第２の半導体層１４は多孔度処理プロセスを受ける。ＩＩＩ族窒化物層の多孔度を増大させる方法は、当業者に知られている。例えば、「Ｉｎ－ｐｌａｎｅ ｂａｎｄｇａｐ ｃｏｎｔｒｏｌ ｉｎ ｐｏｒｏｕｓ ＧａＮ ｔｈｒｏｕｇｈ ｅｌｅｃｔｒｏｌｅｓｓ ｗｅｔ ｃｈｅｍｉｃａｌ ｅｔｃｈｉｎｇ」、Ｘｉｕｌｉｎｇ Ｌｉ，Ｙｏｕｎｇ Ｗｏｏｎ－Ｋｉｍら、Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ、第８巻第６号、２００２年２月１１日は、ｎ型ドープＩＩＩ族窒化物層の多孔度を増大させるためのいくつかのプロセスを記載している。

【0072】

本開示による方法では、少なくとも５×１０^１８ｃｍ^－３のドナー密度を有する第２の半導体層１４に選択的に多孔度処理を施して、第２の半導体層の面積多孔度を増大させることができる。第２の半導体層のドナー密度は、多孔度処理プロセスが第２の半導体層１４の多孔度を選択的に増大させることを可能にする。

【0073】

例えば、多孔度処理は、モノリシック成長スタックの層に電気化学的処理プロセスを施すことを含み得る。電気化学的処理プロセスは、シュウ酸浴にモノリシック成長スタックを浸漬することを含み得る。シュウ酸浴とモノリシック成長スタック１０との間に電気的接続が行われる。第２の半導体層１４内に細孔を電気化学的に形成するために、シュウ酸浴の電気接点とモノリシック成長スタックとの間に電流が流される。いくつかの実施形態では、シュウ酸浴は、０．０３Ｍ～０．３Ｍの濃度を有するシュウ酸溶液を含む。他の実施形態では、シュウ酸浴は、ＫＯＨまたはＨＣｌなどの他の電解質の代わりに使用されてもよい。電気化学プロセスに印加される電気バイアスのレベルは、使用される電気化学溶液、ならびに浴およびモノリシック成長スタック１０の相対的な寸法に依存する。多孔度処理のさらなる例は、ＡＣＳ Ａｐｐｌｉｅｄ Ｎａｎｏ Ｍａｔｅｒｉａｌｓ、２０２０、３、３９９－４０２および米国特許出願公開第２０１７／０２３７２３４号に記載されている。

【0074】

多孔度処理プロセスは、第２の半導体層１４に存在する細孔の形成またはサイズの増大をもたらす。第２の半導体層１４の多孔度は、面積多孔度によって特徴付けることができる。面積多孔度は、材料を通る（すなわち、第２の半導体層１４を通る）断面に存在する細孔の面積分率である。いくつかの実施形態では、多孔質半導体層１４’は、少なくとも１５％の面積多孔度を有する。いくつかの実施形態では、多孔質半導体層１４’は、少なくとも３０％の面積多孔度を有する。多孔質半導体層１４’にそのような面積多孔度を提供することにより、第３の半導体は、その後の熱処理プロセス中により大きな程度まで歪み緩和することができる。重要なことに、多孔質半導体層１４’を設けることは、半ループ転位としての多孔質半導体層１４’内のミスフィット転位の伝播を可能にする。したがって、第３の半導体層１６の歪み緩和は、第３の半導体層１６における貫通転位の伝播よりもむしろ、多孔質半導体層１４’における半ループ転位の優先的な伝播をもたらす。したがって、多孔質半導体層１４’を設けることにより、第３の半導体層１６の欠陥密度を低減することができる。

【0075】

いくつかの実施形態では、多孔質半導体層１４’は、８０％以下の面積多孔度を有する。いくつかの実施形態では、多孔質半導体層１４’は、５０％以下の面積多孔度を有する。したがって、多孔質半導体層１４’の構造的完全性は、多孔度処理プロセス後に維持され得る。

【0076】

図３に示すように、多孔度処理プロセス後、第２の半導体層１４は多孔質半導体層１４’である。したがって、モノリシック成長スタック１０は、第１の半導体層１２および第３の半導体層１６から形成され、第１の半導体層１２と第３の半導体層１６との間に多孔質半導体層１４’が設けられている。

【0077】

第１の実施形態による方法では、ＬＥＤアレイ前駆体の各ＬＥＤ前駆体１に対してメサ構造を画定するために、第３の半導体層１６がさらに処理される。第１の実施形態の形成方法では、多孔度処理プロセスの後にメサ構造を形成する。もちろん、他の実施形態では、メサ構造の形成後に多孔度処理プロセスを実行することができる。したがって、図４に示すように、複数のモノリシック成長スタック１０が設けられ、ＬＥＤアレイ前駆体の各ＬＥＤ前駆体１に対して１つのモノリシック成長スタック１０が設けられる。

【0078】

図４に示すように、複数のモノリシック成長スタック１０が形成される（図４に破線で示す）。複数のモノリシック成長スタック１０は、互いに離間してモノリシック成長スタック１０のアレイを形成する。モノリシック成長スタック１０のアレイは、２次元アレイで第１の半導体層１２を横切って離間されてもよい。複数のモノリシック成長スタック１０は、例えば正方形の充填配置、または代替的に六角形の充填配置を有する２次元アレイで離間されてもよい。モノリシック成長スタック１０のアレイは、ＬＥＤアレイ前駆体におけるＬＥＤ前駆体の配置を画定する。したがって、第１の実施形態による方法は、第１の半導体層１２にわたってアレイとして配置された複数のＬＥＤ前駆体を製造するために使用されてもよいことが理解されよう。

【0079】

図４に示すように、第１の実施形態のモノリシック成長スタック１０は、第３の半導体層１６の厚さにわたって第３の半導体層１６の一部を成長表面１１から選択的に除去することによって形成される。したがって、各モノリシック成長スタック１０の成長表面１１は、第３の半導体層１６のメサ表面３０と、メサ表面３０を囲む第３の半導体層１６の側壁表面３２とを含む。図４において、第３の半導体層１６は、モノリシック成長スタック１０の成長表面１１が多孔質半導体層１４’の表面を含むように、その厚さ全体にわたって（成長表面１１に垂直な厚さ方向に）選択的に除去される。したがって、モノリシック成長スタック１０の成長表面１１は、第３の半導体層１６を含むメサ構造を画定するように成形される。

【0080】

第１の実施形態の方法によれば、選択的除去プロセスは、熱処理プロセスの前に実行される。熱処理プロセスの前に選択的除去プロセスを実行することによって、各メサ構造には、熱処理プロセス中に第３の半導体層１６が歪み緩和し得る各メサ構造間の追加の空間体積が設けられる。第３の半導体層１６に歪み緩和可能な追加体積を設けることで、メサ表面の面内格子定数の増大をより大きくすることができる。これにより、デバイスの活性層を形成するときに形成される歪みを低減することができ、それによってＬＥＤ効率を改善することができる。

【0081】

第３の半導体層１６のメサ構造は、選択的除去プロセスを用いて成形されてもよい。このように、第３の半導体層１６の一部を選択的に除去して、図４に示すメサ構造を形成してもよい。例えば、図４において、成長表面１１は、エッチングプロセスを使用して成形することができる。エッチングプロセスにおいて、メサ画定マスク層（図示せず）が第３の半導体層１６の表面上に堆積されてもよい。メサ画定マスク層は、モノリシック成長スタック１０のメサ表面３０を形成するように意図された第３の半導体層１６の部分をマスクするように構成されてもよい。次いで、第３の半導体層１６のマスクされていない部分を、エッチング剤を使用して選択的に除去することができる。エッチング剤は、第３の半導体層１６の一部をエッチング除去して多孔質半導体層１４’の表面を露出させてもよい。もちろん、他の実施形態では、エッチング剤は、下の多孔質半導体層１４’を露出させるように第３の半導体層の厚さを完全にエッチングしなくてもよい。次いで、メサ画定マスク層を第３の半導体層１６から除去することができる。上記のプロセスに従うことによって、第３の半導体層１６は、メサ表面３０と、第３の半導体層１６によって形成された側壁表面３２とを含む成長表面１１を提供するように成形されてもよい。

【0082】

各モノリシック成長スタックのメサ表面３０は、所望の任意の形状を有することができる。各メサ表面３０の形状は、メサ画定マスク層の形状によって決定されてもよい。例えば、メサ表面３０は、楕円形、三角形、長方形、または六角形、または実際には任意の規則的または不規則な多角形形状を有することができる。いくつかの実施形態では、ＬＥＤアレイ前駆体の各メサ表面３０は同じ形状を有することができ、それによってモノリシック成長スタックの比較的均一なアレイを提供する。もちろん、他の実施形態では、メサ表面３０は異なる形状を有してもよい。

【0083】

メサ表面３０（すなわち、メサ表面３０の周囲）の形状は、第３の半導体層１６の側壁表面３２の形状に影響を与える。例えば、メサ表面３０が楕円形状である場合、側壁表面３２は、単一の連続表面として設けられてもよい。他の実施形態では、例えば、メサ表面３０が規則的または不規則な多角形形状を有する場合、複数の側壁表面３２があってもよく、一方の表面は、メサ表面３０の規則的または不規則な多角形形状の各辺に対応する。

【0084】

図４では、モノリシック成長スタック１０は、第３の半導体層１６のメサ表面３０に対して実質的に垂直に延在する側壁表面３２を有して示されている。他の実施形態では、メサ構造の側壁表面は、メサ表面３０に対して異なる角度傾斜で形成されてもよい。すなわち、側壁表面３２は傾斜していてもよい。このように、第３の半導体層１６によって形成されるメサ構造は、メサ表面３０に垂直な面において台形状の断面を有してもよい。

【0085】

図４の図において、メサ構造は、多孔質半導体層１４’から１００μｍ以下の距離だけ延在してもよい。したがって、いくつかの実施形態では、第３の半導体層１６は、１０μｍ以下のメサ表面に垂直な方向の厚さを有してもよい。特に、いくつかの実施形態では、メサ構造は、多孔質半導体層１４’から１μｍ～５μｍの距離だけ延在してもよい。したがって、いくつかの実施形態では、第３の半導体層１６は、約１μｍ～５μｍのメサ表面に垂直な方向の厚さを有してもよい。

【0086】

本開示のいくつかの実施形態では、メサ表面３０は各々、少なくとも１μｍ×１μｍの表面積寸法を有することができる。したがって、メサ表面が完全に緩和するためには、弾性変形メカニズムは十分ではない。すなわち、ミスフィット転位の伝播は、メサ表面が所望の格子定数に歪み緩和することができるメカニズムを提供することができる。重要なことに、多孔質半導体層１４’の存在は、ミスフィット転位が半ループ転位として優先的に伝播する領域を提供し、それによって欠陥密度が低減されたメサ構造を提供する。ＩＩＩ族窒化物ヘテロ界面におけるミスフィット転位に関するさらなる情報は、少なくとも「Ｂａｓａｌ－ｐｌａｎｅ Ｓｌｉｐ ｉｎ ＩｎＧａＮ／ＧａＮ Ｈｅｔｅｒｏ Ｓｔｒｕｃｔｕｒｅｓ ｉｎ ｔｈｅ Ｐｒｅｓｅｎｃｅ ｏｆ Ｔｈｒｅａｄｉｎｇ Ｄｉｓｌｏｃａｔｉｏｎｓ」、Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ、第９０巻、２００７年、に見出すことができる。

【0087】

いくつかの実施形態では、メサ表面３０は各々、１００μｍ×１００μｍ以下の表面積寸法を有することができる。

【0088】

第３の半導体層１６内にメサ構造を形成した後、モノリシック成長スタック１０の成長表面の面内格子定数を増大させるために、モノリシック成長スタックの層は熱処理プロセスを受ける。

【0089】

熱処理プロセスは、モノリシック成長スタック１０の第３の半導体層１６を歪み緩和温度まで加熱することを含む。歪み緩和温度は、第３の半導体層１６を多孔質半導体層１４’上で歪み緩和させる。したがって、熱処理プロセスに続いて、第３の半導体層１６の成長表面１１の面内格子定数が増大する。

【0090】

熱処理プロセスは、第３の半導体層１６の面内格子定数が、堆積中の第３の半導体層１６の面内格子定数に対して増大するように、第３の半導体層１６が歪み緩和することを可能にする。

【0091】

いくつかの実施形態では、熱処理プロセスは、第３の半導体層１６を室温から歪み緩和温度まで加熱することを含む。歪み緩和温度は、圧縮歪みを受けた第３の半導体層１６を変形させるのに十分な温度である。例えば、いくつかの実施形態では、歪み緩和温度は、少なくとも５００°Ｃの温度であってもよい。したがって、第３の半導体層は、第３の半導体層が圧縮されることから生じる機械的ポテンシャルエネルギーを放出する温度まで加熱されてもよい。

【0092】

第３の半導体層１６の歪み緩和は、第３の半導体層１６と第２の半導体層１４との界面に向かって（ミスフィット）転位の形成をもたらし得る。熱処理プロセスの結果として、歪み緩和は、ｃ面を横断する方向ではなく、実質的に多孔質半導体層１４’のｃ面を横切って界面に向かって、または多孔質半導体層１４’と第３の半導体層１６との間の界面でミスフィット転位が伝播する（すなわち、ミスフィット転位はｃ面内で滑る）ことによって起こり得る。転位の伝播は、第３の半導体層１６の歪みが緩和するように、形成中の第３の半導体層１６の歪みの少なくとも一部を緩和する。したがって、第３の半導体層１６の歪みは、貫通転位の伝播ではなく、ミスフィット転位の伝播によって緩和する。その結果、熱処理プロセスは、転位が伝播する狭いバンドの上方の第３の半導体層１６の領域における歪みを低減することができる。多孔質半導体層１４’内に空隙およびダングリングボンドが存在すると、多孔質半導体層１４’内のミスフィット転位の伝播が改善される。したがって、第３の半導体層１６は、多孔質半導体層１４’の上で効果的に歪み緩和する（すなわち、滑る）。ミスフィット転位の伝播のさらなる議論は、少なくともＭｅｉら、Ｂａｓａｌ－ｐｌａｎｅ Ｓｌｉｐ ｉｎ ＩｎＧａＮ／ＧａＮ Ｈｅｔｅｒｏ Ｓｔｒｕｃｔｕｒｅｓ ｉｎ ｔｈｅ Ｐｒｅｓｅｎｃｅ ｏｆ Ｔｈｒｅａｄｉｎｇ Ｄｉｓｌｏｃａｔｉｏｎｓ、Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ、第９０巻、２００７年、およびＦｌｏｒｏ Ｊ．Ａ．ら、Ｍｉｓｆｉｔ Ｄｉｓｌｏｃａｔｉｏｎ Ｆｏｒｍａｔｉｏｎ ｉｎ ｔｈｅ ＡｌＧａＮ／ＧａＮ Ｈｅｔｅｒｏｉｎｔｅｒｆａｃｅ、Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ、第９６巻、２００４年、に見出すことができる。

【0093】

第３の半導体層１６が第２の半導体層１４とコヒーレント界面を形成する実施形態では、熱処理プロセスにより、第２の半導体層１４と第３の半導体層１６との間の界面はコヒーレント界面ではなくなることが理解されよう。

【0094】

熱処理プロセスは、材料をアニーリングするための任意の適切な方法によって提供されてもよい。例えば、熱処理ステップは、第３の半導体層１６を室温から第１の歪み緩和温度まで加熱してもよい。第３の半導体層１６は、第１の歪み緩和温度で第１の期間保持されてもよい。次いで、第３の半導体層１６を室温に冷却してもよい。熱処理ステップは、空気中で、例えばホットプレート上で、またはオーブン内で行われてもよい。熱処理プロセスはまた、制御雰囲気中で行われてもよい。制御雰囲気では、酸素および水などの大気化合物は、大幅に低減または完全に排除され得る。例えば、制御雰囲気は、ＮＨ_３、Ａｒ、またはＮ_２雰囲気であってもよい。いくつかの実施形態では、熱処理プロセスは、Ｎ_２およびＮＨ_３を含む制御雰囲気下で形成されてもよい。制御雰囲気下で熱処理プロセスを実行することにより、熱処理プロセス中に第３の半導体層１６の表面で起こる望ましくない化学反応を低減または排除することができる。例えば、いくつかの実施形態では、熱処理プロセスは、モノリシックＬＥＤスタックを形成するプロセスの直前に（すなわち、ＭＯＣＶＤ反応器内でその場で）実行することができる。

【0095】

いくつかの実施形態では、熱処理プロセスは、第３の半導体層を少なくとも５００°Ｃの第１の歪み緩和温度まで加熱することができる。いくつかの実施形態では、第１の歪み緩和温度は、少なくとも８００°Ｃ、９５０°Ｃ、１０００°Ｃ、または１０５０°Ｃであってもよい。第１の期間は、少なくとも５分であってもよい。いくつかの実施形態では、第１の期間は、少なくとも１０分、２０分、３０分または１時間であってもよい。例えば、いくつかの実施形態では、熱処理ステップは、第３の半導体層１６を８００°Ｃに加熱し、第３の半導体層をこの温度に１時間保持し、続いて室温に冷却することを含んでもよい。より高い第１の歪み緩和温度では、第１の期間を短縮することができる。

【0096】

多孔度処理プロセスに続いて熱処理ステップを実行することにより、第３の半導体層１６と第２の半導体層１４との界面を伝播するミスフィット転位は、第２の半導体層１４に細孔が存在することに起因して、より一層伝播し易くなる。

【0097】

次に、モノリシック成長スタック１０の各々の成長表面１１上にモノリシックＬＥＤスタック２０を形成することができる。

【0098】

各ＬＥＤ前駆体１について、モノリシックＬＥＤスタック２０が成長表面１１上に形成される。図５に示すように、モノリシックＬＥＤスタック２０は、メサ表面３０および側壁表面３２を覆う。モノリシックＬＥＤスタック２０は、複数の層を含み、各層はＩＩＩ族窒化物を含む。いくつかの実施形態では、ＩＩＩ族窒化物層は、ＡｌＩｎＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、およびＧａＮのうちの１つまたは複数を含む。図５に示す第１の実施形態では、モノリシックＬＥＤスタック２０は、第４の半導体層４０、活性層２２、およびｐ型半導体層２４を備える。

【0099】

図５に示すように、モノリシック成長スタック１０の成長表面１１上に第４の半導体層４０が形成される。これにより、第４の半導体層４０は、第３の半導体層１６のメサ表面３０および第３の半導体層１６の側壁表面３２を覆う。このように、第４の半導体層４０は、第３の半導体層１６の多孔質半導体層１４’とは反対側の第３の半導体層１６上に形成される。

【0100】

第４の半導体層４０は、ＩＩＩ族窒化物の成長のための任意の適切な方法によって成長表面１１上に形成されてもよい。図５の実施形態において、第４の半導体層４０は、成長表面１１の上にモノリシックに形成される（すなわち、過成長法）。図５に示すように、第４の半導体層４０は、成長表面１１の全体を実質的に覆う略連続した層として形成されてもよい。

【0101】

図５に示すように、第４の半導体層４０は、第３の半導体層１６のメサ表面３０上の第４の半導体層４０のメサ部分４４から多孔質半導体層１４’に向かって延在する略傾斜した側壁部分４２を形成するように、成長表面１１上に形成される。第４の半導体層４０はまた、各モノリシックＬＥＤ前駆体１の傾斜した側壁部分４２の間の多孔質半導体層１４’の表面上に延在するバルク部分４６を含む。

【0102】

したがって、第３の半導体層１６のメサ構造上に第４の半導体層４０を過成長させて、傾斜した側壁表面４２によって囲まれた第４の半導体層のメサ表面４４を含むＩＩＩ族窒化物半導体層を設けることができる。このように、第４の半導体層４０は、第３の半導体層１６のメサ構造上に過成長して、メサ表面３０に垂直な平面内に規則的な台形断面を有するカラムを形成してもよく、第４の半導体層のメサ表面４４は台形断面の実質的に平坦な上面を形成する。規則的な台形断面とは、カラムが底部よりも頂部で狭く、側面に傾斜を有する実質的に平坦な上面を有することを意味する。これは、円錐台形状、または３つ以上の辺、典型的には６つの辺を有する円錐台形状をもたらし得る。

【0103】

いくつかの実施形態では、例えば図５に示すように、第４の半導体層４０の側壁部分４２は、成長表面１１のメサ表面３０に平行な面に対して実質的に一定の角（α）を有する。すなわち、第４の半導体層４０の側壁表面とメサ表面３０に平行な面とのなす角αは大きく変化しない。例えば、いくつかの実施形態では、角αは、７０度以下で少なくとも５０度であってもよく、いくつかの実施形態では、角αは、５８度～６４度であってもよい。

【0104】

したがって、いくつかの実施形態では、第４の半導体層の側壁部分４２は、第３の半導体層１６の結晶構造の（０００１）面に対して傾斜していてもよい。傾斜した側壁は、一般に、ウルツ鉱型結晶の

【数1】

に沿って配向されてもよく、Ｃ面表面（半極性表面）と比較して偏光場が減少する。

【0105】

あるいは、例えば、第２の実施形態に関連して説明したように、第４の半導体層４０は、各モノリシック成長スタック１０のメサ表面３０および側壁表面３２を覆い、第３の半導体層１６のメサ構造を囲む多孔質半導体層１４’の領域にわたって延在する、略不連続な層として形成されてもよい。第４の半導体層４０は、ＩＩＩ族窒化物膜を製造するための任意の適切なプロセス、例えばＭＯＣＶＤまたはＭＢＥを使用して堆積されてもよい。

【0106】

第４の半導体層４０は、ＩＩＩ族窒化物を含む。図５の実施形態において、第４の半導体層４０はＧａＮを含む。いくつかの実施形態では、第４の半導体層４０はｎ型ドープされてもよい。第４の半導体層４０は、適切なドーパント、例えばＳｉまたはＧｅを使用してｎ型ドープされてもよい。図５の実施形態では、第４の半導体層４０は意図的にドープされていない。したがって、第４の半導体層４０は（実質的に）ドープされていない層であってもよい。実質的にドープされていないことにより、ＩＩＩ族窒化物は、有意な量のドーパント元素を含まないが、製造プロセスの結果としていくらかの不純物が存在し得ることが理解される。ドープされていない半導体から第４の半導体層４０を形成することによって、ＬＥＤ前駆体を通る電荷キャリアの流れをメサ構造内により効率的に閉じ込めることができる。

【0107】

第３の半導体層１６によって提供される成長表面上に第４の半導体層４０を成長させることによって、第４の半導体層４０は、第３の半導体層１６の結晶構造とコヒーレントな結晶構造を有してもよい。例えば、第３の半導体層１６のメサ表面３０がＩＩＩ族窒化物の（０００１）面に配向している場合、メサ表面３０上に形成される第４の半導体層４０は、コヒーレント界面を形成し、同様の（０００１）結晶方位を有していてもよい。このように、メサ表面３０における第４の半導体層４０の面内格子定数は、メサ表面３０における第３の半導体層１６の面内格子定数に対応してもよい。

【0108】

次に、図５に示すように、第４の半導体層４０上に活性層２２が形成されてもよい。活性層２２は、モノリシックＬＥＤスタック２０の一部として第１の波長の光を生成するように構成される。

【0109】

活性層２２は、モノリシックＬＥＤスタック２０の一部として第１の波長の光を生成するように構成される。図５の実施形態では、活性層２２は、１つまたは複数の量子井戸層（図示せず）を含むことができる。したがって、活性層２２は多重量子井戸層であってもよい。活性層２２内の量子井戸層は各々、ＩＩＩ族窒化物半導体、例えばＩｎを含むＩＩＩ族窒化物合金を含むことができる。図５の実施形態では、活性層２２は、ＧａＮとＩｎ_ＺＧａ_１－Ｚ Ｎとの交互層を含み、０＜Ｚ≦１である。特に、いくつかの実施形態では、活性層は、Ｉｎ_ＺＧａ_１－ＺＮ層を含み、０．２≦Ｚ≦０．５であってもよい。したがって、モノリシックＬＥＤスタックの活性層２２は、少なくとも５２５ｎｍの波長を有する光を出力するように構成されてもよい。量子井戸層の厚さおよびＩｎ含有率は、活性層２２によって生成される光の波長を制御するために制御されてもよい。活性層２２は、露出した成長表面の実質的な部分を覆う連続層として形成されてもよい。活性層２２は、ＩＩＩ族窒化物薄膜を製造するための任意の適切なプロセス、例えばＭＯＣＶＤまたはＭＢＥを使用して堆積されてもよい。

【0110】

いくつかの実施形態では、活性層２２は、歪み界面層（図示せず）を備えてもよい。当該技術分野で知られているように、歪み界面層は、成長表面１１と多重量子井戸構造との間に形成されてもよい。

【0111】

第４の半導体層４０上への活性層２２の堆積は、第４の半導体層のメサ部分４４では比較的高い堆積速度で、第４の半導体層４２の傾斜した側壁部分では著しく低い堆積速度で起こり得る。この効果は、様々な表面の異なる結晶面配向から生じ、傾斜した側壁部分４２上よりもメサ表面３０上の活性層２２が厚くなる。この効果は、英国特許第１８１１１９０．６号明細書にさらに詳細に記載されている。

【0112】

したがって、活性層２２は、第４の半導体層４０のメサ部分４４の上に延在する活性層メサ部分２３を含んでもよい。活性層２２はまた、第４の半導体層４０の側壁部分４２の上に延在する活性層側壁部分２８を含んでもよい。活性層側壁部分２８は、活性層メサ部分２３を囲み、活性層メサ部分２３から多孔質半導体層１４’に向かって延在する。したがって、活性層側壁部分２８は、第４の半導体層の傾斜した側壁部分４２と略整列する。

【0113】

活性層２２はまた、各モノリシックＬＥＤ前駆体１の活性層側壁部分２８の間の第４の半導体層４０のバルク部分４６の上に延在する活性層バルク部分２９を含むことができる。

【0114】

活性層２２を含むモノリシックＬＥＤスタック２０を形成するための様々な方法論が当業者に知られていることが理解されよう。したがって、図１～図５に関連して説明された方法論は、モノリシックＬＥＤスタック２０を形成する可能な方法論の一例にすぎないことが理解されるであろう。例えば、図５の実施形態では、活性層２２は、少なくとも３０ｎｍおよび１５０ｎｍ以下の成長表面にほぼ垂直な方向の厚さを有することができる。いくつかの実施形態では、活性層２２は、少なくとも４０ｎｍから６０ｎｍ以下の厚さ方向の厚さを有することができる。

【0115】

次いで、モノリシックＬＥＤスタック２０のさらなる層を、活性層２２のモノリシック成長スタック１０とは反対側の活性層２２上に堆積させることができる。例えば、図５に示すように、続いて、活性層２２上にｐ型半導体層２４が形成される。

【0116】

図５に示すように、ｐ型半導体層２４は活性層２２上に設けられる。ｐ型半導体層２４は、ＩＩＩ族窒化物を含む。ｐ型半導体層２４は、適切な電子アクセプタ、例えばＭｇでドープされる。ｐ型半導体層２４は、活性層２４の露出表面の実質的な部分（例えば、すべて）を覆う実質的に連続した層として形成されてもよい。ｐ型半導体層は、ＩＩＩ族窒化物薄膜を製造するための任意の適切なプロセス、例えばＭＯＣＶＤまたはＭＢＥを使用して形成されてもよい。

【0117】

図５に示すように、ｐ型半導体層２４は、活性層２２の露出表面上に形成される。したがって、図５の実施形態では、ｐ型半導体層２４は、略連続した層である。もちろん、他の実施形態では、ｐ型半導体層２４は不連続層として形成されてもよい。

【0118】

ｐ型半導体層２４は、少なくとも５０ｎｍ、６０ｎｍ、７０ｎｍ、８０ｎｍ、または１００ｎｍの（メサ表面３０に垂直な厚さ方向の）厚さを有することができる。さらに、ｐ型半導体層２４は、３００ｎｍ、２５０ｎｍ、または２００ｎｍ以下の厚さを有することができる。例えば、図５の実施形態では、ｐ型半導体層２４は、約１００ｎｍの厚さを有することができる。

【0119】

各ＬＥＤ前駆体のｐ型半導体層２４は、ｐ型メサ部分２５と、１つまたは複数のｐ型側壁部分２６とを含むことができる。ｐ型メサ部分２５は、モノリシック成長スタック１０のメサ表面３０と実質的に整列してもよい。ｐ型側壁部分２６は、ｐ型メサ部分２５を囲み、ｐ型メサ部分２５から多孔質半導体層１４’に向かって延在する。したがって、ｐ型側壁部分２６は、第４の半導体層４２の傾斜側壁部分と略整列する。ｐ型半導体層２４はまた、各モノリシックＬＥＤ前駆体１のｐ型側壁部分２６の間の活性層バルク部分２９上に延在するｐ型バルク部分２７を含むことができる。

【0120】

したがって、図５は、本開示によるＬＥＤアレイ前駆体の一実施形態を示す。ＬＥＤアレイ前駆体は、上述の方法に従って製造することができる。本開示における前駆体という用語の定義によれば、図５のＬＥＤアレイ前駆体は、ＬＥＤ前駆体の各々への電気接点を形成するためにさらなる製造ステップを受けることができることが理解されよう。したがって、ＬＥＤおよび／またはＬＥＤアレイを提供するために、ＬＥＤアレイ前駆体がさらなる製造ステップを受けてもよいことが理解されよう。

【0121】

例えば、第１の実施形態によるモノリシックＬＥＤ前駆体のうちの１つの独立した制御を提供するために、少なくともｐ型メサ部分２５の一部、またはメサ表面３０を囲むｐ型側壁部分２６を選択的に除去することができる。したがって、各モノリシックＬＥＤ前駆体１のｐ型メサ部分２５には、他のｐ型メサ部分２５とは独立して電力（すなわち、電流／電圧）を供給することができる。そのような選択的除去プロセスは、モノリシックＬＥＤ前駆体１への電気接点を形成するプロセスの一部として実行することができる。

【0122】

特に、いくつかの実施形態では、モノリシック成長スタック１０は、マイクロＬＥＤ前駆体および／またはマイクロＬＥＤアレイ前駆体を提供するためのサイズにすることができる。例えば、いくつかの実施形態では、各マイクロＬＥＤ前駆体のモノリシックＬＥＤスタック２０は、第１の半導体層１２上のフットプリントが１００μｍ×１００μｍ未満であってもよい。したがって、各ＬＥＤ前駆体は、モノリシックＬＥＤスタック２０が１００μｍ×１００μｍ未満の第１の半導体層１２と整列した平面内の表面積寸法を有するマイクロＬＥＤ前駆体であってもよい。

【0123】

図１～図５を参照して説明した方法によれば、ＬＥＤ前駆体１が提供される。したがって、本開示によるＬＥＤ前駆体１の一実施形態を図５に示す。図５のＬＥＤ前駆体１は、モノリシック成長スタック１０およびモノリシックＬＥＤスタック２０を備える。モノリシック成長スタック１０は、第１の半導体層１２、第２の半導体層１４、および第３の半導体層１６を備える。モノリシックＬＥＤスタックは、活性層２２およびｐ型半導体層２４を備える。モノリシック成長スタック１０およびモノリシックＬＥＤスタック２０の各層は、上述のＬＥＤ前駆体１を形成する方法の説明による特性を有することができる。

【0124】

本開示の第２の実施形態によれば、ＬＥＤ前駆体１が提供される。いくつかの実施形態では、ＬＥＤアレイ前駆体を形成するように配置された複数のＬＥＤ前駆体１が提供されてもよい。例えば、第２の実施形態による複数のＬＥＤ前駆体を含むＬＥＤアレイ前駆体は、図３、図６、および図７に示す方法を使用して形成することができる。

【0125】

本開示の第２の実施形態による方法は、各ＬＥＤ前駆体１についてモノリシック成長スタック１０およびモノリシックＬＥＤスタック２０を形成することを含む。第１の実施形態と同様に、モノリシックＬＥＤスタック２０は、それぞれのモノリシック成長スタック１０の成長表面１１上に形成される。第１、第２の実施形態の同様の特徴は、対応する参照番号を有する。図３は、第２の実施形態のモノリシック成長スタック１０を形成するために使用される層の図を示す。図３に示すように、モノリシック成長スタック１０は、第１の半導体層１２、多孔質半導体層１４’、および第３の半導体層１６から形成される。前述のように、図３の多孔質半導体層１４’は、多孔度処理プロセスを受けた第２の半導体層１４から形成される。

【0126】

第３の半導体層１６は、第１の実施形態の方法と同様に、複数のメサ構造を形成するために、熱処理プロセスの前に選択的除去プロセスを受ける。選択的除去ステップを使用して形成された各メサ構造は、ＬＥＤアレイ前駆体のＬＥＤ前駆体を画定するために使用されてもよい。メサ構造は、上記の第１の実施形態について説明したように、２次元アレイに配置されてもよい。第２の実施形態の方法が第１の実施形態の方法と異なる点は、選択的除去ステップが、第３の半導体層１６の一部と、各メサ構造を囲む多孔質半導体層１４’の一部とを除去する点である。

【0127】

例えば、図６に示すように、選択的除去プロセスは、第３の半導体層１６の（メサ表面３０に垂直な厚さ方向における）厚さおよび多孔質半導体層１４’の厚さにわたって、成長表面１１から第３の半導体層１６の一部を選択的に除去している。したがって、モノリシック成長スタック１０の各々の成長表面１１は、第３の半導体層１６のメサ表面、第３の半導体層１６の側壁表面３２、および多孔質半導体層１４’の多孔質側壁表面３４を含む。したがって、図６に示すように、第３の半導体層１６および多孔質半導体層１４’は、第１の半導体層１２の第１の表面１３が各メサ構造の間に露出するように、それらの厚さ全体にわたって選択的に除去される。選択的除去プロセスは、第１の実施形態について上述した選択的除去プロセスと同様の方法でエッチング剤を使用して実行することができる。いくつかの実施形態では、選択的除去プロセスはまた、第１の半導体層１２の一部を選択的に除去してもよい。したがって、メサ構造は、モノリシック成長スタック１０（図６に破線で示す）によって画定することができる。

【0128】

第１の実施形態と同様に、第３の実施形態におけるメサ表面３０の形状は任意の形状であってよい。さらに、側壁表面３２および多孔質側壁表面３４は、メサ表面３０に対して任意の傾斜角で形成されてもよい。このように、第３の半導体層１６および多孔質半導体層１４’によって形成されるメサ構造は、メサ表面３０に垂直な面において台形状の断面を有してもよい。

【0129】

メサ構造の形成に続いて、熱処理プロセスが実行される。熱処理プロセスは、実質的に第１の実施形態について説明したように実行することができる。熱処理プロセスは、第３の半導体層１６の歪み緩和を可能にし、成長表面の面内格子定数が増大する。歪み緩和の後、第３の半導体層１６と多孔質半導体層１４’との界面はもはやコヒーレントではない。

【0130】

次に、モノリシック成長スタック１０の各々の成長表面１１上にモノリシックＬＥＤスタック２０を形成することができる。

【0131】

いくつかの実施形態では、モノリシックＬＥＤスタック２０は、例えば、第１の実施形態に関して上述したように、実質的に連続した層として成長させることができる。

【0132】

他の実施形態では、例えば第２の実施形態に示すように、モノリシック成長スタック２０は、略不連続な層として形成されてもよい。

【0133】

図６に示すように、モノリシック成長スタック１０の形成に続いて、多孔質半導体層１４’の露出表面上にマスキング層５０が設けられる。マスキング層５０は、マスキング層５０上で核生成（すなわち、開始）する第４の半導体層４０の成長を防止するか、または大幅に低減するように構成される。マスキング層は、各モノリシック成長スタック１０の成長表面１１を、メサ表面３０およびモノリシック成長スタック１０の側壁表面に制限するように構成される。このように、第２の実施形態におけるマスキング層５０は、第４の半導体層４０のバルク部分４６の形成を低減または防止するように構成される。したがって、マスキング層５０の使用は、不連続なモノリシックＬＥＤスタック２０を形成する方法の一例である。

【0134】

いくつかの実施形態では、マスキング層５０は、ＳｉＯ_２、ＳｉＮ_Ｘ、または誘電体材料（すなわち、誘電体層）などの任意の他の適切なマスキング材料から形成することができる。いくつかの実施形態では、マスキング層５０は、少なくとも５０ｎｍのメサ表面３０に垂直な方向の厚さを有することができる。いくつかの実施形態では、マスキング層５０のメサ表面３０に垂直な方向の厚さは、５００ｎｍ以下であってもよい。

【0135】

次に、モノリシック成長スタック１０のアレイの（不連続な）成長表面１１上にモノリシックＬＥＤスタック２０を形成することができる。結果として得られる構造を図７に示す。第４の半導体層４０は、第３の半導体層１６のメサ表面３０上の第４の半導体層４０のメサ部分４４から多孔質半導体層１４’に向かって延在する略傾斜した側壁部分４２を形成するように、成長表面１１上に形成される。第４の半導体層４０は、マスキング層５０上で成長しないか、または著しく減少した速度で成長する。マスキング層５０に重なる第４の半導体層４０の領域は、メサ構造の側壁表面３２から延在する第４の半導体層４０の成長から生じることが理解されよう。

【0136】

したがって、第３の半導体層１６のメサ構造上に第４の半導体層４０を過成長させて、傾斜した側壁表面４２によって囲まれた第４の半導体層のメサ表面４４を含むＩＩＩ族窒化物半導体層を設けることができる。このように、第４の半導体層４０は、第３の半導体層１６のメサ構造上に過成長して、メサ表面３０に垂直な平面内に規則的な台形断面を有するカラムを形成してもよく、第４の半導体層のメサ表面４４は台形断面の実質的に平坦な上面を形成する。規則的な台形断面とは、カラムが底部よりも頂部で狭く、側面に傾斜を有する実質的に平坦な上面を有することを意味する。これは、円錐台形状、または３つ以上の辺、典型的には６つの辺を有する円錐台形状をもたらし得る。

【0137】

第４の半導体層４０は、第１の実施形態で使用されたのと同様の材料から、上述したのと同様のプロセスを用いて形成されてもよい。

【0138】

次いで、活性層２２およびｐ型半導体層２４を第４の半導体層４０上に形成することができる。

【0139】

図７に示すように、活性層２２は、各モノリシックＬＥＤ前駆体１について、活性層メサ部分２３と、活性層側壁部分２８とを含む。活性層２２は、第１の実施形態で説明したのと同様のプロセスを用いて形成することができる。

【0140】

図７に示すように、ｐ型半導体層２４は、ｐ型メサ部分２５とｐ型側壁部分２６とを含む。ｐ型半導体層２４は、第１の実施形態で説明したのと同様のプロセスを用いて形成することができる。

【0141】

したがって、本開示の第２の実施形態による複数のＬＥＤ前駆体１を含むＬＥＤアレイ前駆体は、上述の方法によって形成することができる。

【0142】

本開示の第３の実施形態によれば、複数のＬＥＤ前駆体１を含むＬＥＤアレイ前駆体を形成する方法が提供される。図３、図８および図９は、第３実施形態によるＬＥＤアレイ前駆体を形成するプロセスを説明する図を示す。第３の実施形態による方法は、各ＬＥＤ前駆体についてモノリシック成長スタック１０およびモノリシックＬＥＤスタック２０を形成することを含む。第１および第２の実施形態と同様に、モノリシックＬＥＤスタック２０は、それぞれのモノリシック成長スタック１０の成長表面１１上に形成される。第１、第２、および第３の実施形態の同様の特徴は、対応する参照番号を有する。前述のように、図３は、モノリシック成長スタック１０を形成するために使用される層の図を示す。図３に示すように、第２の半導体層１４は、第２の半導体層１４が多孔質半導体層１４’となるような多孔度処理プロセスを受けている。

【0143】

第３の実施形態による方法では、各ＬＥＤ前駆体に対してメサ構造を画定するために、第３の半導体層１６がさらに処理される。第３の実施形態の方法によれば、選択的除去プロセスは、実質的に図４および第１の実施形態に関連して説明したように、または実質的に図６および本開示の第２の実施形態に関連して説明したように実行することができる。第４の実施形態の方法が第３の実施形態に関連して説明された選択的除去プロセスに等しく適用可能であることを当業者は理解するであろうが、以下の説明は、第１の実施形態および図４に示されるように実施される選択的除去プロセスに焦点を当てる。

【0144】

選択的除去ステップに続いて、モノリシック成長スタック１０は、第３の半導体層１６を歪み緩和するために熱処理プロセスを受ける。熱処理プロセスは、本開示の他の実施形態に関して実質的に上述したように実行することができる。

【0145】

熱処理ステップに続いて、モノリシック成長スタック１０の成長表面１１上にマスキング層を選択的に形成することができ、マスキング層５０は、各モノリシック成長スタック１０のメサ表面３０と整列した開口部を含む。このように、マスキング層５０は、各メサ構造の側壁表面３２を覆うが、第３の半導体層１６のメサ表面３０を覆わないように設けられる。実効的には、マスキング層は、モノリシックＬＥＤスタックの成長を各モノリシック成長スタック１０の露出したメサ表面３０に制限するように作用する。

【0146】

例えば、図８に示されるように、マスキング層５０は、第３の半導体層の側壁表面３２上に形成されるとともに、多孔質半導体層１４’の多孔質表面１５上にも形成される。したがって、マスキング層５０は、第３の半導体層１６の側壁部分を覆う側壁部分５２と、多孔質半導体表面１５の先に露出した表面を横切って延在する充填部分５４とを備える。図８の実施形態では、マスキング層５０は、メサ構造のメサ表面３０の各々に対して複数の開口部を含む単一の連続層であってもよいことが理解されよう。メサ表面３０の各々のための開口部は、メサ表面３０上へのマスキング層５０の形成を防止するためにマスク層を使用することによって形成されてもよい。例えば、いくつかの実施形態では、メサ構造の各々を画定するために使用されるマスク層（図示せず）を画定するメサを使用して、マスキング層５０の開口部を画定することもできる。

【0147】

すなわち、（メサ構造を形成するための）選択的除去プロセスおよびマスキング層５０の形成の両方を、マスク層を画定するメサを除去する前に実行することができる。あるいは、マスク層を画定する別個のメサが、選択的除去プロセスおよびマスキング層５０の形成のために使用されてもよい。

【0148】

いくつかの実施形態では、マスキング層５０は、ＳｉＯ_２、ＳｉＮ_Ｘ、または誘電体材料（すなわち、誘電体層）などの任意の他の適切なマスキング材料から形成することができる。いくつかの実施形態では、マスキング層５０の充填部分５４は、少なくとも５０ｎｍのメサ表面に垂直な方向の厚さを有することができる。いくつかの実施形態では、マスキング層５０の充填部分のメサ表面３０に垂直な方向の厚さは、５００ｎｍ以下であってもよい。マスキング層５０の側壁部分５２は、充填部分５４に対してそれらが形成される表面に垂直な同様の厚さを有することができることが理解されよう。もちろん、側壁部分５２の異なる配向に起因して、マスキング層５０の側壁部分５２の厚さは、充填部分５４よりも厚くても薄くてもわずかに異なっていてもよいことが理解されよう。

【0149】

次に、モノリシック成長スタック１０の成長表面上にモノリシックＬＥＤスタック２０を形成することができる。図９に示すように、各モノリシック成長スタック１０の成長表面１１は、メサ表面３０に制限される。マスキング層５０の存在は、マスキング層５０上のモノリシックＬＥＤスタック２０の成長を防止するか、または大幅に低減する。

【0150】

したがって、図９に示すように、モノリシック成長スタック２０は、モノリシック成長スタック１０の成長表面１１の各々に形成される。図９に示すように、モノリシックＬＥＤスタック２０は、各メサ表面３０を覆う。第２および第３の実施形態とは対照的に、モノリシックＬＥＤスタック２０は、第３の半導体層１６の側壁表面３２上に延在しない。第１、第２および第３の実施形態と同様に、モノリシックＬＥＤスタック２０は複数の層を備える。モノリシックＬＥＤスタック２０の各層は、ＩＩＩ族窒化物を含む。ＩＩＩ族窒化物層のいくつかの実施形態は、ＡｌＩｎＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、およびＧａＮのうちの１つまたは複数を含む。図９に示す第４の実施形態では、モノリシックＬＥＤスタック２０は、活性層２２、およびｐ型半導体層２４を備える。

【0151】

活性層２２は、第１、第２および第３の実施形態で説明した方法と同様の方法で形成することができる。

【0152】

ｐ型半導体層２４は、第１、第２および第３の実施形態で説明したｐ型層２４と同様に形成することができる。

【0153】

したがって、複数のＬＥＤ前駆体を含むＬＥＤアレイ前駆体を、第４の実施形態の方法に従って形成することができる。第４の実施形態の方法によれば、モノリシックＬＥＤスタックは、モノリシック成長スタック１０のメサ表面３０上に選択的に形成され、マスキング層５０によって覆われた成長表面１１の領域上には形成されない。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】