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特許7407535表示ドライバＩＣチップ、表示モジュール及び表示パネルの駆動方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-12-21
(45)【発行日】2024-01-04
(54)【発明の名称】表示ドライバＩＣチップ、表示モジュール及び表示パネルの駆動方法
(51)【国際特許分類】
G09G 3/20 20060101AFI20231222BHJP
G09G 3/36 20060101ALI20231222BHJP
G09G 3/3275 20160101ALI20231222BHJP
【ＦＩ】
G09G3/20 621M
G09G3/20 623V
G09G3/20 623B
G09G3/20 631R
G09G3/36
G09G3/3275
G09G3/20 642K
【請求項の数】
9
(21)【出願番号】P 2019137636
(22)【出願日】2019-07-26
(65)【公開番号】P2021021814
(43)【公開日】2021-02-18
【審査請求日】2022-07-15
(73)【特許権者】
【識別番号】502161508
【氏名又は名称】シナプティクス インコーポレイテッド
(74)【代理人】
【識別番号】100205350
【弁理士】
【氏名又は名称】狩野 芳正
(74)【代理人】
【識別番号】100117617
【弁理士】
【氏名又は名称】中尾 圭策
(72)【発明者】
【氏名】鈴木 健太郎
(72)【発明者】
【氏名】太田 茂
(72)【発明者】
【氏名】岩崎 良貴
【審査官】塚本 丈二
(56)【参考文献】
【文献】特開２０１５－２１０３２４（ＪＰ，Ａ）
【文献】特開２０１４－０８１４９８（ＪＰ，Ａ）
【文献】特開平０８－２４８９２７（ＪＰ，Ａ）
【文献】特開２０１５－１２９９０７（ＪＰ，Ａ）
【文献】特開平０４－３２６３２３（ＪＰ，Ａ）
【文献】特開平１１－０４５０７６（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０９Ｇ ３／２０－３／３８
(57)【特許請求の範囲】
【請求項1】
第１フレーム画像に対応する第１フレーム画像データを受け取るように構成されたインターフェース回路部と、前記第１フレーム画像データから、前記第１フレーム画像の第１画像領域について規定された第１画像領域画像データと第１境界画像データとを抽出し、前記第１画像領域画像データと前記第１境界画像データとに基づいて、ジグザグ画素配置を有する複数の画素を備える表示パネルの複数の表示領域のうちの第１表示領域に対応する第１表示画像データを供給するように構成された画像データ処理回路部と、
前記第１表示画像データに基づいて前記第１表示領域の副画素を駆動するように構成された駆動回路部と
を備え、
前記複数の画素の各画素は、第１種類、第２種類及び第３種類の副画素の組を備え、
前記ジグザグ画素配置では、前記複数の画素が、前記表示パネルにおいて、水平方向において直線状の複数行に配置され、かつ、垂直方向においてジグザグの複数列に、前記ジグザグの複数列のそれぞれにおいて前記第１種類の隣接する副画素の間で物理的に水平方向のオフセットがあるように配置され、
前記第１境界画像データは、前記第１フレーム画像の第２画像領域の第１部分に位置する前記複数の画素の第１サブセットに対応する画素データを備え、
前記第２画像領域は、前記第１画像領域に隣接しており、
前記第１部分が、前記第１画像領域と前記第２画像領域の間の境界に接している
表示ドライバＩＣチップ。
【請求項2】
前記画像データ処理回路部が、前記第１画像領域画像データと前記第１境界画像データとを格納するように構成されたバッファメモリを備える
請求項１に記載の表示ドライバＩＣチップ。
【請求項3】
前記バッファメモリが、複数の水平ラインに対応する前記第１画像領域画像データと前記第１境界画像データとを格納するように構成され、前記画像データ処理回路部が、更に、ラインメモリを備え、
前記第１画像領域画像データを順次に格納し、
前記第１画像領域画像データと前記第１境界画像データとを前記ラインメモリから前記バッファメモリに転送するように構成された
請求項２に記載の表示ドライバＩＣチップ。
【請求項4】
前記画像データ処理回路部が、前記バッファメモリに格納された前記第１画像領域画像データと前記第１境界画像データとに対して画像処理を行うことによって、それぞれ処理後第１画像領域画像データと処理後第１境界画像データとを生成し、
前記処理後第１画像領域画像データと前記処理後第１境界画像データとに基づいて前記第１表示画像データを前記駆動回路部に供給するように構成された
請求項２に記載の表示ドライバＩＣチップ。
【請求項5】
前記画像データ処理回路部は、当該表示ドライバＩＣチップが第１動作モードに設定されたとき、前記第１フレーム画像データから前記第１画像領域画像データと前記第１境界画像データとを抽出し、
前記第１画像領域画像データと前記第１境界画像データとを前記バッファメモリに格納し、
前記バッファメモリに格納された前記第１画像領域画像データと前記第１境界画像データとに基づいて前記第１表示画像データを前記駆動回路部に供給するように構成され、
前記画像データ処理回路部は、当該表示ドライバＩＣチップが第２動作モードに設定されたとき、
前記第１フレーム画像データから第２画像領域画像データと第２境界画像データとを抽出し、
前記第２画像領域画像データと前記第２境界画像データとを前記バッファメモリに格納し、
前記バッファメモリに格納された前記第２画像領域画像データと前記第２境界画像データとに基づいて、前記複数の表示領域のうちの第２表示領域に対応する第２表示画像データを前記駆動回路部に供給するように構成され、
前記第２画像領域画像データが、前記第２画像領域に対応する画像データを備え、
前記第２境界画像データが前記第１画像領域の第２部分に位置する前記複数の画素の第２サブセットに対応する画素データを備え、
前記第２部分が、前記第１画像領域と前記第２画像領域との間の境界に接している
請求項２に記載の表示ドライバＩＣチップ。
【請求項6】
前記複数の表示領域の数が３以上であり、前記第１画像領域が、前記第１フレーム画像の端に位置し、
前記第２画像領域が、前記第１フレーム画像の中間に位置し、
前記画像データ処理回路部は、当該表示ドライバＩＣチップが第１動作モードに設定されたとき、
前記第１フレーム画像データから、前記第１画像領域画像データと前記第１境界画像データとを抽出し、
前記第１画像領域画像データと前記第１境界画像データとを前記バッファメモリに格納し、
前記バッファメモリに格納された前記第１画像領域画像データと前記第１境界画像データとに基づいて前記第１表示画像データを前記駆動回路部に供給するように構成され、
前記画像データ処理回路部は、当該表示ドライバＩＣチップが第２動作モードに設定されたとき、
前記第１フレーム画像データから、第２画像領域画像データと第２境界画像データと第３境界画像データとを抽出し、
前記第２画像領域画像データと前記第２境界画像データと前記第３境界画像データとを前記バッファメモリに格納し、
前記バッファメモリに格納された前記第２画像領域画像データと前記第２境界画像データと前記第３境界画像データとに基づいて、前記複数の表示領域のうちの第２表示領域に対応する第２表示画像データを前記駆動回路部に供給するように構成され、
前記第２画像領域画像データは、前記第２画像領域に対応する画素データを備え、
前記第２境界画像データは、前記第１フレーム画像の前記第２画像領域に隣接する第３画像領域の第２部分に位置する前記複数の画素の第２サブセットに対応する画素データを備え、
前記第２部分は、前記第２画像領域と前記第３画像領域との間の境界に接しており、
前記第３境界画像データは、前記第１フレーム画像の前記第３画像領域と反対側で前記第２画像領域に隣接する第４画像領域の第３部分に位置する前記複数の画素の第３サブセットに対応する画素データを備え、
前記第３部分が前記第２画像領域と前記第４画像領域の間の境界に接している
請求項２に記載の表示ドライバＩＣチップ。
【請求項7】
表示ドライバＩＣチップであって、
第１水平方向解像度を有する第１フレーム画像に対応する第１フレーム画像データを受け取るように構成されたインターフェース回路部と、
バッファメモリを備える画像データ処理回路部であって、
前記第１フレーム画像データから、前記第１フレーム画像の第１画像領域について規定された第１画像領域画像データと、第１境界画像データとを抽出し、
前記第１画像領域画像データと前記第１境界画像データとを前記バッファメモリに格納し、
前記バッファメモリに格納された前記第１画像領域画像データと前記第１境界画像データとに基づいて、ジグザグ画素配置を有する表示パネルの複数の表示領域のうちの第１表示領域に対応する第１表示画像データを供給するように構成された画像データ処理回路部と、
前記第１表示画像データに基づいて前記第１表示領域の表示素子を駆動するように構成された駆動回路部と、
を備え、
前記画像データ処理回路部は、
当該表示ドライバＩＣチップが、前記第１フレーム画像の前記第１水平方向解像度の半分である第２水平方向解像度の第２フレーム画像を表示する単独動作モードに設定されたとき、前記第２フレーム画像に対応する第２フレーム画像データを受け取り、
当該表示ドライバＩＣチップが前記単独動作モードに設定されたとき、前記インターフェース回路部が受け取った前記第２フレーム画像データの全部を前記バッファメモリに格納するように構成され、
前記駆動回路部は、当該表示ドライバＩＣチップが前記単独動作モードに設定されたとき、前記バッファメモリに格納された前記第２フレーム画像データに基づいて第２の表示パネルを駆動するように構成された
表示ドライバＩＣチップ。
【請求項8】
ジグザグ画素配置を有する複数の画素を備え、複数の表示領域を備える表示パネルと、前記複数の表示領域を駆動するように構成された複数の表示ドライバＩＣチップと
を備え、
前記複数の画素の各画素は、第１種類、第２種類及び第３種類の副画素の組を備え、
前記ジグザグ画素配置では、前記複数の画素が、前記表示パネルにおいて、水平方向において直線状の複数行に配置され、かつ、垂直方向においてジグザグの複数列に、前記ジグザグの複数列のそれぞれにおいて前記第１種類の隣接する副画素の間で物理的に水平方向のオフセットがあるように配置され、
前記複数の表示ドライバＩＣチップのうちの第１表示ドライバＩＣチップが、
第１フレーム画像に対応する第１フレーム画像データを受け取るように構成された第１インターフェース回路部と、
前記第１フレーム画像データから、前記第１フレーム画像の第１画像領域について規定された第１画像領域画像データと、第１境界画像データとを抽出し、前記第１画像領域画像データと前記第１境界画像データとに基づいて第１表示画像データを供給するように構成された第１画像データ処理回路部と、
前記第１表示画像データに基づいて、前記複数の表示領域のうちの第１表示領域の副画素を駆動するように構成された第１駆動回路部と
を備え、
前記第１境界画像データは、前記第１フレーム画像の前記第１画像領域に隣接する第２画像領域の第１部分に位置する前記複数の画素のサブセットに対応する画素データを備え、
前記第１部分が、前記第１画像領域と前記第２画像領域の間の境界に接している
表示モジュール。
【請求項9】
複数の画素を備える表示パネルを駆動する方法であって、第１フレーム画像に対応する第１フレーム画像データを第１表示ドライバＩＣチップで受け取ることと、
前記第１表示ドライバＩＣチップにより、前記第１フレーム画像データから、前記第１フレーム画像の第１画像領域について規定された第１画像領域画像データと、第１境界画像データとを抽出することと、
前記第１表示ドライバＩＣチップにより、前記第１画像領域画像データと前記第１境界画像データとに基づいて、前記表示パネルの複数の表示領域のうちの第１表示領域に対応する第１表示画像データを生成することと、
前記第１表示ドライバＩＣチップにより、前記第１表示画像データに基づいて前記第１表示領域の表示素子を駆動することと
を含み、
前記複数の画素の各画素は、第１種類、第２種類及び第３種類の副画素の組を備え、
前記表示パネルの前記複数の画素は、ジグザグ画素配置を有しており、
前記ジグザグ画素配置では、前記複数の画素が、前記表示パネルにおいて、水平方向において直線状の複数行に配置され、かつ、垂直方向においてジグザグの複数列に、前記ジグザグの複数列のそれぞれにおいて前記第１種類の隣接する副画素の間で物理的に水平方向のオフセットがあるように配置され、
前記第１境界画像データが、前記複数の画素のうちの、前記第１フレーム画像の前記第１画像領域に隣接する第２画像領域の第１部分に位置する画素に対応する画素データを備え、
前記第１部分が、前記第１画像領域と前記第２画像領域の間の境界に接している
方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、表示ドライバＩＣチップ、表示モジュール及び表示パネルの駆動方法に関する。
【背景技術】
【0002】
表示パネルは、隣接する水平ラインの間で画素の配列がずれているジグザグ配置を採用することがある。一方で、特に表示パネルが大型の場合、表示パネルを複数の表示ドライバＩＣチップを用いて駆動することがある。この場合、該複数の表示ドライバＩＣチップは、ジグザグ配置に対応する動作を行うことがある。
【発明の概要】
【0003】
一実施形態では、表示ドライバＩＣチップが、第１フレーム画像を表す第１フレーム画像データを受け取るように構成されたインターフェース回路部と、前記第１フレーム画像データのうちの少なくとも一部の画像データを格納するように構成されたバッファメモリを備え、前記バッファメモリに格納された前記少なくとも一部の画像データに基づいて、ジグザグ配置を採用する表示パネルの複数の表示領域のうちの第１表示領域に対応する第１表示画像データを供給するように構成された画像データ処理回路部と、前記第１表示画像データに基づいて前記第１表示領域の表示素子を駆動するように構成された駆動回路部とを備える。
【0004】
一実施形態では、表示モジュールが、ジグザグ配置を採用しており、複数の表示領域を備える表示パネルと、前記複数の表示領域をそれぞれに駆動する複数の表示ドライバＩＣチップとを備えている。前記複数の表示ドライバＩＣチップのうちの第１表示ドライバＩＣチップが、第１フレーム画像を表す第１フレーム画像データを受け取るように構成された第１インターフェース回路部と、前記第１フレーム画像データから、前記第１フレーム画像の第１画像領域に対応する第１画像領域画像データと、第１境界画像データとを抽出して第１バッファメモリに格納し、前記バッファメモリに格納された前記第１画像領域画像データと前記第１境界画像データとに基づいて第１表示画像データを供給する第１画像データ処理回路部と、前記第１表示画像データに基づいて、前記複数の表示領域のうちの第１表示領域の表示素子を駆動するように構成された第１駆動回路部とを備えている。前記第１境界画像データは、前記第１フレーム画像の前記第１画像領域に隣接する第２画像領域の、前記第１画像領域との境界に接する部分に位置する画素に対応する画素データを備えている。
【0005】
一実施形態では、表示パネルの駆動方法が、第１フレーム画像を表す第１フレーム画像データを第１表示ドライバＩＣチップで受け取ることと、前記第１表示ドライバＩＣチップにおいて、前記第１フレーム画像データから、前記第１フレーム画像の第１画像領域に対応する第１画像領域画像データと、前記第１フレーム画像の前記第１画像領域に隣接する第２画像領域の、前記第１画像領域との境界に接する部分に位置する画素に対応する画素データを備える第１境界画像データとを抽出して第１バッファメモリに格納することと、前記第１表示ドライバＩＣチップにおいて、前記第１バッファメモリに格納された前記第１画像領域画像データと前記第１境界画像データとに基づいて、ジグザグ配置を採用する表示パネルの複数の表示領域のうちの第１表示領域に対応する第１表示画像データを生成することと、前記第１表示ドライバＩＣチップにより、前記第１表示画像データに基づいて前記第１表示領域の表示素子を駆動することとを含む。
【図面の簡単な説明】
【0006】
【図1】一実施形態における表示モジュールの構成を示している。
【図2】一実施形態における表示パネルの構成を示している。
【図3】一実施形態における表示パネルの構成を示している。
【図4】一実施形態における表示ドライバＩＣチップの構成及び動作を示している。
【図5】一実施形態における表示ドライバＩＣチップの構成及び動作を示している。
【図6】一実施形態におけるデータ抽出回路部の動作例を示している。
【図7】一実施形態における表示モジュールの構成を示している。
【図8】一実施形態における表示ドライバＩＣチップの動作を示している。
【図9】一実施形態における表示モジュールの構成を示している。
【図10】一実施形態における表示ドライバＩＣチップの構成及び動作を示している。
【発明を実施するための形態】
【0007】
以下、添付図面を参照して本開示の実施形態を説明する。以下において、同一の構成要素を同一の参照符号で示すことがある。また、同一の構成要素を区別する場合、添字を用いることがある。
【0008】
一実施形態では、図１に示すように、表示モジュール１００が、水平方向の解像度が３８４０画素であるフレーム画像の表示に対応するように構成される。一実施形態では、表示モジュール１００が、表示パネル１と複数の表示ドライバＩＣチップ２とを備えている。
【0009】
一実施形態では、表示パネル１が、表示ドライバＩＣチップ２の数と同数の表示領域３に区分される。一実施形態では、表示ドライバＩＣチップ２の数が２であり、該２つの表示ドライバＩＣチップ２が同一構成を有している。一実施形態では、表示領域３は、水平方向に並んで配置された、左側領域３１と右側領域３２とを備えている。図１では、水平方向が、ｘｙ座標系のｘ軸で示されている。一実施形態では、左側領域３１と右側領域３２とは、表示パネル１の中央に位置する境界１ａで隣接している。一実施形態では、左側領域３１にフレーム画像の左側半分の画像領域が表示され、右側領域３２にフレーム画像の右側半分の画像領域が表示される。
【0010】
一実施形態では、表示ドライバＩＣチップ２が、表示パネル１の左側領域３１に配置された表示素子を駆動する左チップ２１と、右側領域３２に配置された表示素子を駆動する右チップ２２とを備えている。
【0011】
一実施形態では、左チップ２１及び右チップ２２は、バス５を介したマルチドロップ通信をホスト４との間で行うように構成されている。一実施形態では、フレーム画像全体を表すフレーム画像データが、該マルチドロップ通信によって左チップ２１及び右チップ２２の両方に送られる。一実施形態では、フレーム画像データが、フレーム画像の各画素について各色の階調値を記述する画素データを備えている。左チップ２１は、受け取ったフレーム画像データに基づいて左側領域３１に配置された表示素子を駆動し、右チップ２２は、受け取った画像データに基づいて右側領域３２に配置された表示素子を駆動する。
【0012】
図２に示すように、一実施形態では、複数の画素６が表示パネル１に配置される。一実施形態では、各画素６が、Ｒ副画素７Ｒと、Ｇ副画素７Ｇと、Ｂ副画素７Ｂとを備えている。図２において、Ｒ副画素７Ｒ、Ｇ副画素７Ｇ及びＢ副画素７Ｂは、それぞれ、記号“Ｒ”、“Ｇ”、“Ｂ”で示されている。以下において、色を考慮しない場合、Ｒ副画素７Ｒと、Ｇ副画素７Ｇ及びＢ副画素７Ｂを副画素７と総称することがある。
【0013】
一実施形態では、Ｒ副画素７Ｒと、Ｇ副画素７Ｇ及びＢ副画素７Ｂが、それぞれ、赤色、緑色及び青色を表示する表示素子を備えている。表示パネル１としてＯＬＥＤ(organic light emitting diode display)表示パネルが用いられる場合、一実施形態では、各表示素子が、発光素子、選択トランジスタ及び保持容量を備えていてもよい。表示パネル１として液晶表示パネルが用いられる場合、一実施形態では、各表示素子が、画素電極、選択トランジスタ及び保持容量を備えていてもよい。一実施形態では、各画素６は、赤色、緑色、青色以外の色を表示する副画素７を備えていてもよい。
【0014】
一実施形態では、表示パネル１にジグザグ配置が採用される。一実施形態では、表示パネル１が、隣接する水平ラインの間で画素６の配置がシフトしているように構成される。一実施形態では、図２に示すように、偶数番目の水平ラインの画素６の配置が、奇数番目の水平ラインの画素６の配置に対して、１個の副画素７の分だけ左方向にシフトしている。
【0015】
画素６の配置がシフトする方向及びシフトする量は、様々に変更可能である。一実施形態では、図３に示すように、偶数番目の水平ラインの画素６の配置が、奇数番目の水平ラインの画素６の配置に対して、１個の副画素７の分だけ右方向にシフトしていてもよい。左方向、右方向のいずれのシフトについても、シフトする量は、２個の副画素７であってもよい。
【0016】
一実施形態では、表示パネル１にジグザグ配置が採用される場合、左側領域３１の境界１ａの近傍にある副画素７が、元のフレーム画像において右側半分の画像領域にある画素の画素データに応じて駆動されることがある。一実施形態では、図２に示されている表示パネル１に画像が表示される場合に、符号８で示された偶数番目の水平ラインに位置するＲ副画素７Ｒは、左側領域３１に位置しているにも拘らず、元のフレーム画像の右側の画像領域の、左側の画像領域との境界に接する画素の画素データの赤色の階調値に応じて駆動される。
【0017】
一実施形態では、右側領域３２の境界１ａの近傍にある副画素７が、元のフレーム画像において左側半分の画像領域にある画素に対応する画素データに応じて駆動されることがある。一実施形態では、図３に示されている表示パネル１に画像が表示される場合に、符号９で示された偶数番目の水平ラインに位置するＢ副画素７Ｂは、右側領域３２に位置しているにも拘らず、元のフレーム画像の左側半分の画像領域の、右側半分の画像領域との境界に接する画素の画素データの青色の階調値に応じて駆動される。
【0018】
一実施形態では、図４に示すように、左チップ２１、右チップ２２が同一構成を有している。一実施形態では、表示ドライバＩＣチップ２が、左チップ２１、右チップ２２のいずれとしても動作可能である。一実施形態では、表示ドライバＩＣチップ２が、左動作モードに設定されると、左チップ２１として動作し、右動作モードに設定されると、右チップ２２として動作する。
【0019】
一実施形態では、左チップ２１、右チップ２２のそれぞれが、インターフェース回路部１１と、画像データ処理回路部１２と、駆動回路部１３とを備えている。
【0020】
一実施形態では、インターフェース回路部１１は、ホスト４から画像データを受け取って画像データ処理回路部１２に転送する。一実施形態では、表示ドライバＩＣチップ２とホスト４との間の通信がＬＶＤＳ（low voltage differential signaling）によって行われ、インターフェース回路部１１が、ＬＶＤＳインターフェースを備えている。一実施形態では、インターフェース回路部１１が各垂直同期期間に受け取り、画像データ処理回路部１２に転送するフレーム画像データ３１は、１フレーム画像の全ての画素に対応する画素データを備えている。
【0021】
一実施形態では、フレーム画像データ３１が、左側画像データ３２と、右側画像データ３３を備えている。一実施形態では、左側画像データ３２が、フレーム画像の左側の画像領域に対応しており、左側の画像領域の画素の各色の階調値を記述している。一実施形態では、右側画像データ３３が、フレーム画像の右側の画像領域に対応しており、右側の画像領域の画素の各色の階調値を記述している。
【0022】
一実施形態では、１水平ラインに対応する左側画像データ３２が、フレーム画像の水平方向解像度の半分の画素に対応する画素データを備えている。一実施形態では、フレーム画像の水平方向解像度が３８４０画素であり、１水平ラインに対応する左側画像データ３２は、１９２０画素に対応する画素データを備えている。一実施形態では、１水平ラインに対応する右側画像データ３３が、同様に、フレーム画像の水平方向解像度の半数の画素に対応する画素データを備えている。一実施形態では、１水平ラインに対応する右側画像データ３３が、１９２０画素に対応する画素データを備えている。
【0023】
一実施形態では、画像データ処理回路部１２は、インターフェース回路部１１から受け取ったフレーム画像データ３１に基づいて、駆動回路部１３が表示パネル１の駆動に用いる表示画像データ３４を生成する。図４において、左チップ２１の画像データ処理回路部１２によって生成される表示画像データ３４は、添字が添付された符号３４１によって示されており、右チップ２２の画像データ処理回路部１２によって生成される表示画像データ３４は、添字が添付された符号３４２によって示されている。
【0024】
一実施形態では、左チップ２１の駆動回路部１３が、画像データ処理回路部１２から受け取った表示画像データ３４１に応じて表示パネル１の左側領域３１の表示素子を駆動し、右チップ２２の駆動回路部１３が、画像データ処理回路部１２から受け取った表示画像データ３４２に応じて表示パネル１の右側領域３２の表示素子を駆動する。
【0025】
一実施形態では、画像データ処理回路部１２が、ラインメモリ２１と、バッファメモリ２２と、画像処理ＩＰ(intellectual property)コア２３と、ＩＰ制御回路部２４と、ラインラッチ２５とを備えている。
【0026】
一実施形態では、ラインメモリ２１が、インターフェース回路部１１から受け取った１水平ライン分のフレーム画像データ３１を格納するように構成される。一実施形態では、元のフレーム画像の水平方向の解像度が３８４０画素であり、ラインメモリ２１が、３８４０画素に対応するフレーム画像データ３１を格納する容量を有している。
【0027】
一実施形態では、バッファメモリ２２が、ラインメモリ２１から逐次にフレーム画像データ３１を受け取り、受け取ったフレーム画像データ３１を格納するように構成される。一実施形態では、バッファメモリ２２が、複数水平ライン分のフレーム画像データ３１を格納するように構成されている。図４には、バッファメモリ２２が６８水平ラインのフレーム画像データ３１を格納する構成が図示されている。一実施形態では、バッファメモリ２２がＦＩＦＯ（first-in-first out）動作を行い、新しい１水平ラインのフレーム画像データを受け取ると、最も古い水平ラインのフレーム画像データを出力する。
【0028】
一実施形態では、左チップ２１、右チップ２２のそれぞれに、タッチパネルへの物体の接触又は近接を検出する近接検出を行うためのタッチコントローラ（図示されない）が設けられる。このような場合、一実施形態では、バッファメモリ２２がフレーム画像データ３１を格納する水平ラインの数が、各水平同期期間においてタッチコントローラによる近接検出のための時間を確保するために十分であるように選択される。
【0029】
一実施形態では、画像処理ＩＰコア２３が、バッファメモリ２２から受け取ったフレーム画像データ３１に対して所望の処理を行って処理後画像データ３５を生成する。図４において、左チップ２１の画像データ処理回路部１２によって生成される処理後画像データ３５は、添字が添付された符号３５１によって示されており、右チップ２２の画像データ処理回路部１２によって生成される処理後画像データ３５は、添字が添付された符号３５２によって示されている。一実施形態では、画像処理ＩＰコア２３によって行われる処理が、ＩＰ制御回路部２４によって制御される。
【0030】
一実施形態では、左チップ２１の画像処理ＩＰコア２３によって生成される処理後画像データ３５１が、処理後左側画像データ３６と処理後右境界画像データ３７とを備えている。一実施形態では、処理後左側画像データ３６が、フレーム画像データ３１のうちの左側画像データ３２に基づいて生成される。一実施形態では、処理後左側画像データ３６は、左側画像データ３２に対して所望の画像処理を行うことで生成される。一実施形態では、その代わりに、フレーム画像データ３１から抽出された左側画像データ３２が、そのまま処理後左側画像データ３６として用いられる。一実施形態では、処理後右境界画像データ３７が、右側画像データ３３の、フレーム画像の右側の画像領域の、左側の画像領域との境界に接する部分に位置する画素に対応する画素データに基づいて生成される。一実施形態では、右側画像データ３３から、フレーム画像の右側の画像領域の、左側の画像領域との境界に接する部分に位置する画素に対応する画素データが抽出され、抽出された画像データに対して画像処理を行うことで処理後右境界画像データ３７が生成される。一実施形態では、その代わりに、右側画像データ３３から抽出された当該画素データが、そのまま、処理後右境界画像データ３７として用いられる。
【0031】
一実施形態では、右チップ２２の画像処理ＩＰコア２３によって生成される処理後画像データ３５２が、処理後右側画像データ３８と処理後左境界画像データ３９とを備えている。一実施形態では、処理後右側画像データ３８が、フレーム画像データ３１のうちの右側画像データ３３に基づいて生成される。一実施形態では、処理後右側画像データ３８が、右側画像データ３３に対して所望の画像処理を行うことで生成される。一実施形態では、その代わりに、フレーム画像データ３１から抽出された右側画像データ３３が、そのまま処理後右側画像データ３８として用いられる。一実施形態では、処理後左境界画像データ３９が、左側画像データ３２のうち、フレーム画像の左側の画像領域の、右側の画像領域との境界に接する部分に位置する画素に対応する画素データに基づいて生成される。一実施形態では、左側画像データ３２から、フレーム画像の左側の画像領域の、右側の画像領域との境界に接する部分に位置する画素に対応する画素データが抽出され、抽出された画像データに対して画像処理を行うことで処理後左境界画像データ３９が生成される。一実施形態では、その代わりに、左側画像データ３２から抽出された当該画像データが、そのまま、処理後左境界画像データ３９として用いられる。
【0032】
一実施形態では、ラインラッチ２５が、１水平ラインに対応する処理後画像データ３５を格納するように構成される。一実施形態では、左チップ２１のラインラッチ２５が、処理後画像データ３５１を格納するように構成され、右チップ２２のラインラッチ２５が、処理後画像データ３５２を格納するように構成される。一実施形態では、ラインラッチ２５は、駆動回路部１３にデータ転送が可能であるように構成される。
【0033】
一実施形態では、ラインラッチ２５から駆動回路部１３へのデータ転送においてデータ並び替えが行われ、これにより表示画像データ３４が駆動回路部１３に供給される。データ並び替えは、表示パネル１の画素６の配置に合わせて行われる。一実施形態では、左チップ２１においてラインラッチ２５に格納された処理後画像データ３５１のうち、左側領域３１の表示素子の駆動に用いられる画像データが、表示パネル１の画素６の配置に応じて選択され、駆動回路部１３に転送される。一実施形態では、駆動回路部１３に転送された当該画像データが、表示画像データ３４１として用いられる。一実施形態では、同様に、右チップ２２においてラインラッチ２５に格納された処理後画像データ３５２のうち、右側領域３２の表示素子の駆動に用いられる画像データが、表示パネル１の画素６の配置に応じて選択され、駆動回路部１３に転送される。一実施形態では、駆動回路部１３に転送された当該画像データが、表示画像データ３４２として用いられる。
【0034】
一実施形態では、左チップ２１において生成される処理後画像データ３５１が、フレーム画像の全ての水平ラインについて処理後右境界画像データ３７を備えており、右チップ２２において生成される処理後画像データ３５２が、フレーム画像の全ての水平ラインについて処理後左境界画像データ３９を備えている。このような実施形態では、ラインラッチ２５から駆動回路部１３へのデータ転送におけるデータ並び替えを変更することで、表示パネル１の様々な画素６の配置に適合した表示画像データ３４１、３４２を生成することができる。
【0035】
一実施形態では、図５に示すように、各表示ドライバＩＣチップ２の画像データ処理回路部１２Ａが、データ抽出回路部４１と、ラインメモリ４２と、バッファメモリ４３と、画像処理ＩＰコア４４と、ＩＰ制御回路部４５と、ラインラッチ４６とを備えている。
【0036】
一実施形態では、インターフェース回路部１１が各垂直同期期間に受け取るフレーム画像データ３１が１フレーム画像の全ての画素に対応する画素データを備えており、データ抽出回路部４１は、インターフェース回路部１１から受け取ったフレーム画像データ３１のうちから、ラインメモリ４２とバッファメモリ４３とに格納すべき画像データを抽出する。一実施形態では、抽出された画像データが、ラインメモリ４２に転送される。
【0037】
一実施形態では、左チップ２１のデータ抽出回路部４１は、インターフェース回路部１１から受け取ったフレーム画像データ３１のうちから、左側画像データ３２と、右境界画像データ５１とを抽出する。一実施形態では、右境界画像データ５１は、フレーム画像の右側の画像領域のうち、左側の画像領域に接する部分に位置する画素に対応する画素データを備えている。一実施形態では、抽出された左側画像データ３２及び右境界画像データ５１が、左チップ２１のラインメモリ４２に転送される。
【0038】
一実施形態では、右チップ２２のデータ抽出回路部４１は、インターフェース回路部１１から受け取ったフレーム画像データ３１のうちから、右側画像データ３３と左境界画像データ５２とを抽出する。一実施形態では、左境界画像データ５２は、フレーム画像の左側の画像領域のうち、右側の画像領域に接する部分に位置する画素に対応する画素データを備えている。一実施形態では、抽出された右側画像データ３３及び左境界画像データ５２が、右チップ２２のラインメモリ４２に転送される。
【0039】
一実施形態では、１水平ラインに対応する右境界画像データ５１及び左境界画像データ５２は、画像処理ＩＰコア４４において行われる画像処理に応じて決められた数の画素の画素データを含んでいる。一実施形態では、画像処理ＩＰコア４４が、同一水平ラインに位置するα個の画素（αは、２以上の自然数）で構成されるブロックを単位として画像処理を行うように構成されており、１水平ラインに対応する右境界画像データ５１及び左境界画像データ５２は、それぞれ、１ブロックのα個の画素に対応する画素データを含んでいる。図５には、１ブロックが８個の画素で構成される場合が図示されている。
【0040】
一実施形態では、左チップ２１のラインメモリ４２は、データ抽出回路部４１から受け取った左側画像データ３２と右境界画像データ５１を順次に格納し、バッファメモリ４３に順次に転送する。一実施形態では、右チップ２２のラインメモリ４２は、データ抽出回路部４１から受け取った右側画像データ３３と左境界画像データ５２とを順次に格納し、バッファメモリ４３に順次に転送する。
【0041】
データ抽出回路部４１の動作例を示す図６を参照して、一実施形態では、水平同期期間が開始されると、フレーム画像データ３１の画素データが、順次にホスト４から左チップ２１及び右チップ２２のインターフェース回路部１１に送信される。図６においてフレーム画像の左からｉ番目の画素の画素データが、記号“＃ｉ”で示されている。フレーム画像の水平方向解像度が３８４０画素である一実施形態では、まず、左側画像データ３２を構成する画素データ＃１～＃１９２０が順次にインターフェース回路部１１に送信され、続いて、右側画像データ３３を構成する画素データ＃１９２１～＃３８４０が順次にインターフェース回路部１１に送信される。
【0042】
一実施形態では、左チップ２１のデータ抽出回路部４１が、画素データ＃１～＃１９２０を、左側画像データ３２として抽出し、更に、画素データ＃１９２１～＃１９２８を、右境界画像データ５１として抽出する。このような実施形態は、画像処理ＩＰコア４４が、同一水平ラインに位置する８個の画素で構成されるブロックを単位として画像処理を行うように構成される場合に対応している。一実施形態では、抽出された左側画像データ３２及び右境界画像データ５１が、ラインメモリ４２に転送されて格納される。一実施形態では、ラインメモリ４２に格納された左側画像データ３２及び右境界画像データ５１は、次の水平同期期間においてバッファメモリ４３に転送される。
【0043】
一実施形態では、右チップ２２のデータ抽出回路部４１が、画素データ＃１９１３～＃１９２０を、左境界画像データ５２として抽出し、更に、画素データ＃１９２１～＃３８４０を、右側画像データ３３として抽出する。一実施形態では、抽出された左境界画像データ５２及び右側画像データ３３が、ラインメモリ４２に転送されて格納される。一実施形態では、ラインメモリ４２に転送されて格納された左境界画像データ５２及び右側画像データ３３は、次の水平同期期間においてバッファメモリ４３に転送される。
【0044】
図６に示すようなデータ抽出回路部４１の動作は、ジグザグ配置を採用する表示パネル１の駆動を可能にする一方で、ラインメモリ４２及びバッファメモリ４３の容量の低減に有用である。
【0045】
図５に戻り、一実施形態では、左チップ２１の画像処理ＩＰコア４４が、バッファメモリ４３から左側画像データ３２及び右境界画像データ５１を受け取り、受け取った左側画像データ３２及び右境界画像データ５１に基づいて処理後画像データ３５１を生成する。一実施形態では、処理後画像データ３５１が処理後左側画像データ３６と処理後右境界画像データ３７とを備えている。一実施形態では、処理後左側画像データ３６が、フレーム画像データ３１の左側画像データ３２に基づいて生成され、処理後右境界画像データ３７が、右境界画像データ５１に基づいて生成される。一実施形態では、処理後左側画像データ３６は、左側画像データ３２に対して所望の画像処理を行うことで生成される。一実施形態では、左側画像データ３２がそのまま処理後左側画像データ３６として用いられる。一実施形態では、処理後右境界画像データ３７が、右境界画像データ５１に基づいて生成される。一実施形態では、右境界画像データ５１に対して画像処理を行うことで処理後右境界画像データ３７が生成される。一実施形態では、右境界画像データ５１が、そのまま、処理後右境界画像データ３７として用いられる。
【0046】
一実施形態では、右チップ２２の画像処理ＩＰコア４４が、バッファメモリ４３から右側画像データ３３及び左境界画像データ５２を受け取り、受け取った右側画像データ３３及び左境界画像データ５２に基づいて処理後画像データ３５２を生成する。一実施形態では、処理後画像データ３５２が処理後右側画像データ３８と処理後左境界画像データ３９とを備えている。一実施形態では、処理後右側画像データ３８が、フレーム画像データ３１のうちの右側画像データ３３に基づいて生成され、処理後左境界画像データ３９が、左境界画像データ５２に基づいて生成される。一実施形態では、処理後右側画像データ３８は、右側画像データ３３に対して所望の画像処理を行うことで生成される。一実施形態では、右側画像データ３３がそのまま処理後右側画像データ３８として用いられる。一実施形態では、処理後左境界画像データ３９が、左境界画像データ５２に基づいて生成される。一実施形態では、左境界画像データ５２に対して画像処理を行うことで処理後左境界画像データ３９が生成される。一実施形態では、左境界画像データ５２が、そのまま、処理後左境界画像データ３９として用いられる。
【0047】
一実施形態では、左チップ２１の画像処理ＩＰコア４４と、右チップ２２の画像処理ＩＰコア４４とが、画像処理に用いる制御データを交換してもよい。一実施形態では、左チップ２１の画像処理ＩＰコア４４は、左側画像データ３２に基づいてフレーム画像の左側の画像領域の特徴量を算出し、算出した特徴量を右チップ２２の画像処理ＩＰコア４４に送信する。一実施形態では、右チップ２２の画像処理ＩＰコア４４は、左側画像データ３２に基づいてフレーム画像の左側の画像領域の特徴量、例えばＡＰＬ（average picture level）を算出し、算出した特徴量を左チップ２１の画像処理ＩＰコア４４に送信する。一実施形態では、左チップ２１の画像処理ＩＰコア４４が、自身が算出した特徴量と右チップ２２が算出した特徴量とに基づいてフレーム画像全体の特徴量を算出し、算出したフレーム画像全体の特徴量に基づいて画像処理を行う。一実施形態では、右チップ２２の画像処理ＩＰコア４４が、自身が算出した特徴量と左チップ２１が算出した特徴量とに基づいてフレーム画像全体の特徴量を算出し、算出したフレーム画像全体の特徴量に基づいて画像処理を行う。このような動作は、左チップ２１、右チップ２２の画像処理ＩＰコア４４の両方が、フレーム画像全体の特徴量、例えば、ＡＰＬに基づく画像処理を行うことを可能にする。
【0048】
一実施形態では、処理後画像データ３５１、３５２に対して図４に示す構成と同様のデータ転送が行われ、駆動回路部１３に表示画像データ３４１、３４２が供給される。一実施形態では、このデータ転送において、表示パネル１の画素６の配置に合わせたデータ並び替えが行われる。一実施形態では、左チップ２１の駆動回路部１３が、画像データ処理回路部１２から受け取った表示画像データ３４１に応じて表示パネル１の左側領域３１の表示素子を駆動し、右チップ２２の駆動回路部１３が、画像データ処理回路部１２から受け取った表示画像データ３４２に応じて表示パネル１の右側領域３２の表示素子を駆動する。
【0049】
【0050】
一実施形態では、図７に示すように、表示ドライバＩＣチップ２が、更に、水平方向の解像度が図１に示す表示パネル１の半分である表示パネル１Ａを駆動する単独動作モードを有している。このような実施形態では、表示ドライバＩＣチップ２は、表示モジュール１００Ａにおいて単独で表示パネル１Ａを駆動可能である。
【0051】
図８に示すように、一実施形態では、表示ドライバＩＣチップ２が単独動作モードに設定されると、データ抽出回路部４１の動作が停止され、インターフェース回路部１１は、ホスト４から受け取ったフレーム画像データ５３を、そのままラインメモリ４２に順次に転送する。一実施形態では、ラインメモリ４２に転送されたフレーム画像データ５３が、更に、バッファメモリ４３に転送されて格納される。一実施形態では、画像処理ＩＰコア４４は、バッファメモリ４３からフレーム画像データ５３を受け取り、受け取ったフレーム画像データ５３に対して画像処理を行って処理後画像データ５４を生成する。一実施形態では、処理後画像データ５４は、ラインラッチ４６に転送され、更に、駆動回路部１３に転送される。一実施形態では、駆動回路部１３は、処理後画像データ５４に基づいて表示パネル１Ａの表示素子を駆動する。
【0052】
一実施形態では、表示ドライバＩＣチップ２が単独動作モードに設定されると、左動作モード又は右動作モードに設定された場合と比べ、バッファメモリ４３に格納される画像データの一水平ライン当たりの画素数が低減される。一実施形態では、表示ドライバＩＣチップ２が単独動作モードに設定されると、バッファメモリ４３に画像データが格納される水平ラインの数が増加される。このような動作は、例えば、表示ドライバＩＣチップ２にタッチコントローラ（図示されない）が集積化される場合に有用である。一実施形態では、より多くの水平ラインに対応する画像データをバッファメモリ４３に格納することは、各水平同期期間においてタッチコントローラによる近接検出のための時間を十分に確保するために有用である。
【0053】
一実施形態では、表示ドライバＩＣチップ２が左動作モードに設定されると、ｐ水平ラインに対応する左側画像データ３２及び右境界画像データ５１がバッファメモリ４３に格納される。ｐは、２以上の自然数であり、図５に示す実施形態では、ｐが６６である。一実施形態では、ｐが、バッファメモリ４３の容量及び水平方向の解像度に基づいて決定される。一実施形態では、１水平ラインに対応する左側画像データ３２が、１９２０画素に対応する画素データを備えており、一水平ラインに対応する右境界画像データ５１が８画素に対応する画素データを備えている。このような実施形態では、左動作モードにおいてバッファメモリ４３が各水平ラインについて画像データを格納する画素の数は、１９２８である。
【0054】
一実施形態では、表示ドライバＩＣチップ２が右動作モードに設定された場合、ｐ水平ラインに対応する右側画像データ３３及び左境界画像データ５２がバッファメモリ４３に格納される。一実施形態では、１水平ラインに対応する右側画像データ３３が、１９２０画素に対応する画素データを備えており、一水平ラインに対応する左境界画像データ５２が８画素に対応する画素データを備えている。このような実施形態では、右動作モードにおいてバッファメモリ４３が各水平ラインについて画像データを格納する画素の数は、１９２８である。
【0055】
一実施形態では、表示ドライバＩＣチップ２が単独動作モードに設定されると、ｑ水平ラインに対応するフレーム画像データ５３がバッファメモリ４３に格納される。ここで、ｑは、ｐよりも大きい自然数である。図８に示す実施形態ではｑが６８である。一実施形態では、１水平ラインに対応するフレーム画像データ５３が、１９２０画素に対応する画素データを備えている。このような実施形態では、単独動作モードにおいてバッファメモリ４３が各水平ラインについて画像データを格納する画素の数は、１９２０である。
【0056】
一実施形態では、図９に示すように、表示モジュール１００Ｂにおいて、表示パネル１が３個の表示ドライバＩＣチップ２によって駆動される。一実施形態では、表示パネル１が水平方向に並ぶ３つの表示領域３に区分される。一実施形態では、該３つの表示領域３が、左側領域３１と右側領域３２と中間領域３３とを備えている。左側領域３１と中間領域３３とは、境界１ｂを挟んで隣接しており、中間領域３３と右側領域３２とは、境界１ｃを挟んで隣接している。一実施形態では、３個の表示ドライバＩＣチップ２が、左側領域３１を駆動する左チップ２１と、右側領域３２を駆動する右チップ２２と、中間領域３３を駆動する中間チップ２３とを備えている。
【0057】
一実施形態では、左チップ２１、右チップ２２及び中間チップ２３が同一構成を有している。一実施形態では、表示ドライバＩＣチップ２がそれぞれ左動作モード、右動作モード、中間動作モードに設定されると、当該表示ドライバＩＣチップ２が、それぞれ、左チップ２１、右チップ２２、中間チップ２３として動作する。
【0058】
一実施形態では、図１０に示すように、左チップ２１、右チップ２２、中間チップ２３それぞれの画像データ処理回路部１２Ａが、データ抽出回路部４１Ａと、ラインメモリ４２と、バッファメモリ４３と、画像処理ＩＰコア４４と、ラインラッチ４６とを備えている。
【0059】
一実施形態では、インターフェース回路部１１が各垂直同期期間に受け取るフレーム画像データ６１が１フレーム画像の全ての画素に対応する画素データを備えており、データ抽出回路部４１Ａは、インターフェース回路部１１から受け取ったフレーム画像データ６１のうちから、ラインメモリ４２とバッファメモリ４３とに格納すべき画像データを抽出する。一実施形態では、抽出された画像データが、ラインメモリ４２に転送される。
【0060】
一実施形態では、フレーム画像データ６１が、左側画像データ６２と、右側画像データ６３と、中間画像データ６４とを備えている。一実施形態では、左側画像データ６２が、フレーム画像の左端の画像領域に対応しており、左端の画像領域の画素の各色の階調値を記述している。一実施形態では、右側画像データ６３が、フレーム画像の右端の画像領域に対応しており、右端の画像領域の画素の各色の階調値を記述している。一実施形態では中間画像データ６４が、フレーム画像の中間の画像領域に対応しており、中間の画像領域の画素の各色の階調値を記述している。
【0061】
一実施形態では、１水平ラインに対応する左側画像データ６２が、フレーム画像の水平方向解像度の３分の１の画素に対応する画素データを備えている。一実施形態では、フレーム画像の水平方向解像度が３８４０画素であり、１水平ラインに対応する左側画像データ６２が、１２８０画素に対応する画素データを備えている。一実施形態では、１水平ラインに対応する右側画像データ６３及び中間画像データ６４が、同様に、フレーム画像の水平方向解像度の３分の１の画素に対応する画素データを備えている。一実施形態では、１水平ラインに対応する右側画像データ６３及び中間画像データ６４が、いずれも、１２８０画素に対応する画素データを備えている。
【0062】
一実施形態では、左チップ２１のデータ抽出回路部４１Ａが、インターフェース回路部１１から受け取ったフレーム画像データ６１から、左側画像データ６２と第１右境界画像データ６５とを抽出する。一実施形態では、第１右境界画像データ６５は、フレーム画像の中間の画像領域のうち左端の画像領域に接する部分に位置する画素に対応する画素データを備えている。一実施形態では、抽出された左側画像データ６２及び第１右境界画像データ６５が、左チップ２１のラインメモリ４２に転送される。
【0063】
一実施形態では、右チップ２２のデータ抽出回路部４１Ａが、インターフェース回路部１１から受け取ったフレーム画像データ６１から、右側画像データ６３と第１左境界画像データ６６とを抽出する。一実施形態では、第１左境界画像データ６６は、中間の画像領域のうち右端の画像領域に接する部分に位置する画素に対応する画素データを備えている。一実施形態では、抽出された右側画像データ６３及び第１左境界画像データ６６が、右チップ２２のラインメモリ４２に転送される。
【0064】
一実施形態では、中間チップ２３のデータ抽出回路部４１Ａが、インターフェース回路部１１から受け取ったフレーム画像データ６１のうちから、中間画像データ６４と第２左境界画像データ６７と第２右境界画像データ６８とを抽出する。一実施形態では、第２左境界画像データ６７は、左端の画像領域のうち中間の画像領域に接する部分に位置する画素に対応する画素データを備えている。一実施形態では、第２右境界画像データ６８は、右端の画像領域のうち中間の画像領域に接する部分に位置する画素に対応する画素データを備えている。一実施形態では、抽出された中間画像データ６４、第２左境界画像データ６７及び第２右境界画像データ６８が、中間チップ２３のラインメモリ４２に転送される。
【0065】
このようなデータ抽出回路部４１Ａの動作は、ジグザグ配置を採用する表示パネル１の駆動を可能にする一方で、ラインメモリ４２及びバッファメモリ４３の容量の低減に有用である。
【0066】
一実施形態では、１水平ラインに対応する第１右境界画像データ６５、第１左境界画像データ６６、第２左境界画像データ６７及び第２右境界画像データ６８が、画像処理ＩＰコア４４において行われる画像処理に応じて決められた数の画素の画素データを含んでいる。一実施形態では、画像処理ＩＰコア４４が、同一水平ラインに位置するα個の画素（αは、２以上の自然数）で構成されるブロックを単位として画像処理を行うように構成されており、１水平ラインに対応する第１右境界画像データ６５、第１左境界画像データ６６、第２左境界画像データ６７及び第２右境界画像データ６８は、それぞれ、１ブロックのα個の画素に対応する画素データを含んでいる。図１０には、１ブロックが８個の画素で構成される場合が図示されている。
【0067】
一実施形態では、左チップ２１のラインメモリ４２が、データ抽出回路部４１Ａから受け取った左側画像データ６２と第１右境界画像データ６５を順次に格納し、バッファメモリ４３に順次に転送する。一実施形態では、右チップ２２のラインメモリ４２が、データ抽出回路部４１Ａから受け取った右側画像データ６３と第１左境界画像データ６６とを順次に格納し、バッファメモリ４３に順次に転送する。一実施形態では、中間チップ２３のラインメモリ４２が、データ抽出回路部４１Ａから受け取った中間画像データ６４と第２左境界画像データ６７と第２右境界画像データ６８とを順次に格納し、バッファメモリ４３に順次に転送する。
【0068】
一実施形態では、左チップ２１の画像処理ＩＰコア４４が、バッファメモリ４３から受け取った左側画像データ６２と第１右境界画像データ６５とに対して所望の処理を行い、処理後画像データ６９１を生成する。一実施形態では、処理後画像データ６９１は、処理後左側画像データ７１と第１処理後右境界画像データ７２とを備えている。一実施形態では、左チップ２１の画像処理ＩＰコア４４が、左側画像データ６２と第１右境界画像データ６５とに対して所望の画像処理を行い、それぞれ、処理後左側画像データ７１と第１処理後右境界画像データ７２とを生成する。一実施形態では、生成された処理後画像データ６９１が、左チップ２１のラインラッチ４６に転送される。
【0069】
一実施形態では、右チップ２２の画像処理ＩＰコア４４が、バッファメモリ４３から受け取った右側画像データ６３と第１左境界画像データ６６とに対して所望の処理を行い、処理後画像データ６９２を生成する。一実施形態では、処理後画像データ６９２は、処理後右側画像データ７３と第１処理後左境界画像データ７４とを備えている。一実施形態では、右チップ２２の画像処理ＩＰコア４４が、右側画像データ６３と第１左境界画像データ６６とに対して所望の画像処理を行い、それぞれ、処理後右側画像データ７３と第１処理後左境界画像データ７４とを生成する。一実施形態では、生成された処理後画像データ６９２が、右チップ２２のラインラッチ４６に転送される。
【0070】
一実施形態では、中間チップ２３の画像処理ＩＰコア４４が、バッファメモリ４３から受け取った中間画像データ６４と第２左境界画像データ６７と第２右境界画像データ６８とに対して所望の処理を行い、処理後画像データ６９３を生成する。一実施形態では、処理後画像データ６９３は、処理後中間画像データ７５と第２処理後左境界画像データ７６と第２処理後右境界画像データ７７とを備えている。一実施形態では、中間チップ２３の画像処理ＩＰコア４４が、中間画像データ６４、第２左境界画像データ６７及び第２右境界画像データ６８に対して所望の画像処理を行い、それぞれ、処理後中間画像データ７５、第２処理後左境界画像データ７６及び第２処理後右境界画像データ７７を生成する。一実施形態では、生成された処理後画像データ６９３が、中間チップ２３のラインラッチ４６に転送される。
【0071】
一実施形態では、ラインラッチ４６は、駆動回路部１３にデータ転送が可能であるように構成される。一実施形態では、ラインラッチ４６から駆動回路部１３へのデータ転送においてデータ並び替えが行われ、これにより表示画像データ７０が駆動回路部１３に供給される。データ並び替えは、表示パネル１の画素６の配置に合わせて行われる。
【0072】
一実施形態では、左チップ２１においてラインラッチ４６に格納された処理後画像データ６９１のうちから、左側領域３１の表示素子の駆動に用いられる画像データが選択され、駆動回路部１３に転送される。一実施形態では、左チップ２１の駆動回路部１３に転送された画像データが、表示画像データ７０１として用いられる。
【0073】
一実施形態では、右チップ２２においてラインラッチ４６に格納された処理後画像データ６９２のうちから、右側領域３２の表示素子の駆動に用いられる画像データが選択され、駆動回路部１３に転送される。一実施形態では、右チップ２２の駆動回路部１３に転送された画像データが、表示画像データ７０２として用いられる。
【0074】
一実施形態では、中間チップ２３においてラインラッチ４６に格納された処理後画像データ６９３のうちから、中間領域３３の表示素子の駆動に用いられる画像データが選択され、駆動回路部１３に転送される。一実施形態では、中間チップ２３の駆動回路部１３に転送された画像データが、表示画像データ７０３として用いられる。
【0075】
一実施形態では、左チップ２１の駆動回路部１３が、表示画像データ７０１に応じて表示パネル１の左側領域３１の表示素子を駆動し、右チップ２２の駆動回路部１３が、表示画像データ７０２に応じて表示パネル１の右側領域３２の表示素子を駆動し、中間チップ２３の駆動回路部１３が、表示画像データ７０３に応じて表示パネル１の中間領域３３の表示素子を駆動する。
【0076】
一実施形態では、表示パネル１が、Ｍ個の表示ドライバＩＣチップ２（Ｍは、３以上の整数）によって駆動される。このような実施形態では、表示パネル１が、Ｍ個の表示領域３に区分される。一実施形態では、Ｍ個の表示領域３のうちの左端の表示領域３を駆動する表示ドライバＩＣチップ２が、図９に示す左チップ２１と同様に動作し、右端の表示領域３を駆動する表示ドライバＩＣチップ２が図９に示す右チップ２２と同様に動作する。一実施形態では、中間の表示領域３を駆動するＭ－２個の表示ドライバＩＣチップ２が、図９に示す中間チップ２３と同様に動作する。
【0077】
以上には、本開示の様々な実施形態が具体的に記載されているが、本開示に記載された技術は、様々な変更と共に実施され得る。
【符号の説明】
【0078】
１００、１００Ａ、１００Ｂ：表示モジュール
１、１Ａ：表示パネル
１ａ ：境界
１ｂ ：境界
１ｃ ：境界
２ ：表示ドライバＩＣチップ
２１ ：左チップ
２２ ：右チップ
２３ ：中間チップ
３ ：表示領域
３１ ：左側領域
３２ ：右側領域
３３ ：中間領域
４ ：ホスト
５ ：バス
６ ：画素
７ ：副画素
７Ｂ ：Ｂ副画素
７Ｇ ：Ｇ副画素
７Ｒ ：Ｒ副画素
１１ ：インターフェース回路部
１２、１２Ａ：画像データ処理回路部
１３ ：駆動回路部
２１ ：ラインメモリ
２２ ：バッファメモリ
２３ ：画像処理ＩＰコア
２４ ：ＩＰ制御回路部
２５ ：ラインラッチ
３１ ：フレーム画像データ
３２ ：左側画像データ
３３ ：右側画像データ
３４１、３４２：表示画像データ
３５１、３５２：処理後画像データ
３６ ：処理後左側画像データ
３７ ：処理後右境界画像データ
３８ ：処理後右側画像データ
３９ ：処理後左境界画像データ
４１、４１Ａ：データ抽出回路部
４２ ：ラインメモリ
４３ ：バッファメモリ
４４ ：画像処理ＩＰコア
４５ ：ＩＰ制御回路部
４６ ：ラインラッチ
５１ ：右境界画像データ
５２ ：左境界画像データ
５３ ：フレーム画像データ
５４ ：処理後画像データ
６１ ：フレーム画像データ
６２ ：左側画像データ
６３ ：右側画像データ
６４ ：中間画像データ
６５ ：第１右境界画像データ
６６ ：第１左境界画像データ
６７ ：第２左境界画像データ
６８ ：第２右境界画像データ
６９１、６９２、６９３：処理後画像データ
７０１、７０２、７０３：表示画像データ
７１ ：処理後左側画像データ
７２ ：第１処理後右境界画像データ
７３ ：処理後右側画像データ
７４ ：第１処理後左境界画像データ
７５ ：処理後中間画像データ
７６ ：第２処理後左境界画像データ
７７ ：第２処理後右境界画像データ
１、１Ａ：表示パネル
１ａ ：境界
１ｂ ：境界
１ｃ ：境界
２ ：表示ドライバＩＣチップ
２１ ：左チップ
２２ ：右チップ
２３ ：中間チップ
３ ：表示領域
３１ ：左側領域
３２ ：右側領域
３３ ：中間領域
４ ：ホスト
５ ：バス
６ ：画素
７ ：副画素
７Ｂ ：Ｂ副画素
７Ｇ ：Ｇ副画素
７Ｒ ：Ｒ副画素
１１ ：インターフェース回路部
１２、１２Ａ：画像データ処理回路部
１３ ：駆動回路部
２１ ：ラインメモリ
２２ ：バッファメモリ
２３ ：画像処理ＩＰコア
２４ ：ＩＰ制御回路部
２５ ：ラインラッチ
３１ ：フレーム画像データ
３２ ：左側画像データ
３３ ：右側画像データ
３４１、３４２：表示画像データ
３５１、３５２：処理後画像データ
３６ ：処理後左側画像データ
３７ ：処理後右境界画像データ
３８ ：処理後右側画像データ
３９ ：処理後左境界画像データ
４１、４１Ａ：データ抽出回路部
４２ ：ラインメモリ
４３ ：バッファメモリ
４４ ：画像処理ＩＰコア
４５ ：ＩＰ制御回路部
４６ ：ラインラッチ
５１ ：右境界画像データ
５２ ：左境界画像データ
５３ ：フレーム画像データ
５４ ：処理後画像データ
６１ ：フレーム画像データ
６２ ：左側画像データ
６３ ：右側画像データ
６４ ：中間画像データ
６５ ：第１右境界画像データ
６６ ：第１左境界画像データ
６７ ：第２左境界画像データ
６８ ：第２右境界画像データ
６９１、６９２、６９３：処理後画像データ
７０１、７０２、７０３：表示画像データ
７１ ：処理後左側画像データ
７２ ：第１処理後右境界画像データ
７３ ：処理後右側画像データ
７４ ：第１処理後左境界画像データ
７５ ：処理後中間画像データ
７６ ：第２処理後左境界画像データ
７７ ：第２処理後右境界画像データ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】