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特許7407809不揮発性フラッシュメモリデバイスにおいて使用される改善されたチャージポンプ
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-12-21
(45)【発行日】2024-01-04
(54)【発明の名称】不揮発性フラッシュメモリデバイスにおいて使用される改善されたチャージポンプ
(51)【国際特許分類】
G11C 5/14 20060101AFI20231222BHJP
H02M 3/07 20060101ALI20231222BHJP
G11C 16/30 20060101ALI20231222BHJP
【ＦＩ】
G11C5/14 400
H02M3/07
G11C16/30 100
【請求項の数】
6
(21)【出願番号】P 2021520984
(86)(22)【出願日】2019-07-25
(65)【公表番号】
(43)【公表日】2022-01-14
(86)【国際出願番号】 US2019043468
(87)【国際公開番号】W WO2020081139
(87)【国際公開日】2020-04-23
【審査請求日】2022-04-21
(31)【優先権主張番号】62/746,408
(32)【優先日】2018-10-16
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】16/219,424
(32)【優先日】2018-12-13
(33)【優先権主張国・地域又は機関】US
【前置審査】
(73)【特許権者】
【識別番号】500147506
【氏名又は名称】シリコン ストーリッジ テクノロージー インコーポレイテッド
【氏名又は名称原語表記】ＳＩＬＩＣＯＮ ＳＴＯＲＡＧＥ ＴＥＣＨＮＯＬＯＧＹ， ＩＮＣ．
(74)【代理人】
【識別番号】110000626
【氏名又は名称】弁理士法人英知国際特許商標事務所
(72)【発明者】
【氏名】トラン、ヒュー、バン
(72)【発明者】
【氏名】リ、アン
(72)【発明者】
【氏名】ブー、サン
(72)【発明者】
【氏名】ニュエン、カ
(72)【発明者】
【氏名】パム、ヒエン
(72)【発明者】
【氏名】ホン、スタンレー
(72)【発明者】
【氏名】トリン、ステファン、ティー．
【審査官】後藤 彰
(56)【参考文献】
【文献】米国特許第０５９８２２２３（ＵＳ，Ａ）
【文献】米国特許出願公開第２００５／０２４８３８６（ＵＳ，Ａ１）
【文献】米国特許第０６９１４７９１（ＵＳ，Ｂ１）
【文献】特開２０００－１２３５８７（ＪＰ，Ａ）
【文献】特開２０００－１７３２８８（ＪＰ，Ａ）
【文献】国際公開第２００４／０４７２７４（ＷＯ，Ａ１）
【文献】特開２０００－３２４８０５（ＪＰ，Ａ）
【文献】特開２００５－３３９６５８（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ１１Ｃ １６／３０
Ｇ１１Ｃ ５／１４
Ｈ０２Ｍ ３／０７
(57)【特許請求の範囲】
【請求項1】
入力電圧を受け取り、出力電圧を生成するためのチャージポンプであって、前記チャージポンプは、第１のタイプのＮ個のブースト段であって、前記Ｎ個のブースト段のそれぞれは、
前記ブースト段のための入力ノードと、
前記ブースト段のための出力ノードと、
第１のクロック信号を受け取るための入力端子と、前記入力ノードに結合された出力端子とを含む第１のコンデンサと、
第２のクロック信号を受け取るための入力端子と、出力端子とを含む第２のコンデンサと、
第１の導電型のトランジスタを含むパスゲートであって、前記トランジスタは、前記入力ノードに結合された第１の端子と、前記出力ノードに結合された第２の端子と、前記第２のコンデンサの前記出力端子に結合されたゲートとを含む、パスゲートと、
前記第１の導電型のトランジスタを含むブーストゲートであって、前記トランジスタは、前記入力ノードと前記出力ノードのうちの一方に結合された第１の端子と、前記第２のコンデンサの前記出力端子に結合された第２の端子と、前記入力ノードと前記出力ノードのうちの他方に結合されたゲートとを含む、ブーストゲートと、を含み、
前記ブースト段のための前記入力ノードは、前記Ｎ個のブースト段内の別のブースト段の出力ノードに又は前記入力電圧を提供するソースに結合され、
前記ブースト段のための前記出力ノードは、前記Ｎ個のブースト段内の別のブースト段の入力ノードに又はＭ個のブースト段内のブースト段に結合される、第１のタイプのＮ個のブースト段と、
第２のタイプのＭ個のブースト段であって、前記Ｍ個のブースト段のそれぞれは、
前記ブースト段のための入力ノードと、
前記ブースト段のための出力ノードと、
第１のクロック信号を受け取るための入力端子と、前記入力ノードに結合された出力端子とを含む第１のコンデンサと、
第２のクロック信号を受け取るための入力端子と、出力端子とを含む第２のコンデンサと、
第２の導電型のトランジスタを含むパスゲートであって、前記トランジスタは、前記入力ノードに結合された第１の端子と、前記出力ノードに結合された第２の端子と、前記第２のコンデンサの前記出力端子に結合されたゲートとを含む、パスゲートと、
第２の導電型のトランジスタを含むブーストゲートであって、前記トランジスタは、前記入力ノードと前記出力ノードのうちの前記他方に結合された第１の端子と、前記第２のコンデンサの前記出力端子に結合された第２の端子と、前記入力ノードと前記出力ノードのうちの前記一方に結合されたゲートとを含む、ブーストゲートと、を含み、
前記ブースト段のための前記入力ノードは、前記Ｍ個のブースト段内の別のブースト段の出力ノードに又は前記Ｎ個のブースト段内のブースト段の出力ノードに結合され、
前記ブースト段のための前記出力ノードは、前記Ｍ個のブースト段内の別のブースト段の入力ノードに結合されるか、又は前記出力電圧を提供する、第２のタイプのＭ個のブースト段と、を含む、チャージポンプ。
【請求項2】
前記Ｎ個のブースト段のそれぞれ及び前記Ｍ個のブースト段のそれぞれは、プリチャージ電圧ソースに結合された第１の端子と、前記第１の端子に結合されたゲートと、前記出力ノードに結合された第２の端子とを含むプリチャージゲートを更に含む、請求項１に記載のチャージポンプ。
【請求項3】
前記第１の導電型はｐチャネルであり、前記第２の導電型はｎチャネルである、請求項１に記載のチャージポンプ。
【請求項4】
前記第１の導電型はｎチャネルであり、前記第２の導電型はｐチャネルである、請求項１に記載のチャージポンプ。
【請求項5】
前記第１の導電型はｐチャネルであり、前記第２の導電型はｎチャネルである、請求項２に記載のチャージポンプ。
【請求項6】
前記第１の導電型はｎチャネルであり、前記第２の導電型はｐチャネルである、請求項２に記載のチャージポンプ。
【発明の詳細な説明】
【技術分野】
【0001】
（優先権の主張）
本出願は、２０１８年１０月１６日に出願された「Ｉｍｐｒｏｖｅｄ Ｃｈａｒｇｅ Ｐｕｍｐ ｆｏｒ Ｕｓｅ ｉｎ Ｎｏｎ－Ｖｏｌａｔｉｌｅ Ｆｌａｓｈ Ｍｅｍｏｒｙ Ｄｅｖｉｃｅｓ」と題する米国特許仮出願第６２／７４６，４０８号、及び２０１８年１２月１３日に出願された「Ｉｍｐｒｏｖｅｄ Ｃｈａｒｇｅ Ｐｕｍｐ ｆｏｒ Ｕｓｅ ｉｎ Ｎｏｎ－ｖｏｌａｔｉｌｅ Ｆｌａｓｈ Ｍｅｍｏｒｙ Ｄｅｖｉｃｅｓ」と題する米国特許出願第１６／２１９，４２４号に対する優先権を主張する。
本出願は、２０１８年１０月１６日に出願された「Ｉｍｐｒｏｖｅｄ Ｃｈａｒｇｅ Ｐｕｍｐ ｆｏｒ Ｕｓｅ ｉｎ Ｎｏｎ－Ｖｏｌａｔｉｌｅ Ｆｌａｓｈ Ｍｅｍｏｒｙ Ｄｅｖｉｃｅｓ」と題する米国特許仮出願第６２／７４６，４０８号、及び２０１８年１２月１３日に出願された「Ｉｍｐｒｏｖｅｄ Ｃｈａｒｇｅ Ｐｕｍｐ ｆｏｒ Ｕｓｅ ｉｎ Ｎｏｎ－ｖｏｌａｔｉｌｅ Ｆｌａｓｈ Ｍｅｍｏｒｙ Ｄｅｖｉｃｅｓ」と題する米国特許出願第１６／２１９，４２４号に対する優先権を主張する。
【0002】
（発明の分野）
不揮発性フラッシュメモリデバイスにおいて消去動作及びプログラム動作を実行するために必要な高電圧を生成するための改善されたチャージポンプ設計の多数の実施形態が開示される。これらの実施形態では、チャージポンプ内の各ブースト段は、電圧が最終ブースト段で実際に低下する先行技術のチャージポンプの欠点を克服するように修正される。
不揮発性フラッシュメモリデバイスにおいて消去動作及びプログラム動作を実行するために必要な高電圧を生成するための改善されたチャージポンプ設計の多数の実施形態が開示される。これらの実施形態では、チャージポンプ内の各ブースト段は、電圧が最終ブースト段で実際に低下する先行技術のチャージポンプの欠点を克服するように修正される。
【背景技術】
【0003】
デジタル不揮発性メモリは、周知である。例えば、米国特許第５，０２９，１３０号（「’１３０号特許」）は、フラッシュメモリセルの一種であるスプリットゲート不揮発性メモリセルのアレイを開示し、これは、あらゆる目的のために参照により本明細書に組み込まれる。このようなメモリセル１１０を図１に示す。各メモリセル１１０は、半導体基板１２内に形成されたソース領域１４及びドレイン領域１６を含み、これらの領域の間にチャネル領域１８が存在する。浮遊ゲート２０は、チャネル領域１８の第１の部分の上方に形成され、かつチャネル領域１８の第１の部分から絶縁されており（かつチャネル領域１８の第１の部分の導電性を制御する）、かつソース領域１４の一部分の上方にある。ワード線端子２２（典型的には、ワード線に結合される）は、チャネル領域１８の第２の部分の上方に配設され、かつチャネル領域１８の第２の部分から絶縁されている（かつチャネル領域１８の第２の部分の導電性を制御する）第１の部分と、浮遊ゲート２０の上方で浮遊ゲート２０に向かって延在する第２の部分と、を有する。浮遊ゲート２０及びワード線端子２２は、ゲート酸化物によって基板１２から絶縁されている。ビット線２４はドレイン領域１６に結合される。
【0004】
メモリセル１１０は、ワード線端子２２に高い正電圧を印加することによって消去され（ここで電子は、浮遊ゲートから除去される）、それにより、ファウラーノルドハイムトンネリングによって浮遊ゲート２０からワード線端子２２まで中間絶縁体を通って浮遊ゲート２０の電子をトンネリングさせる。
【0005】
メモリセル１１０は、ワード線端子２２に正電圧、及びソース領域１４に正電圧を印加することによってプログラムされる（電子が浮遊ゲートに印加される）。電子は、ソース領域１４からドレイン領域１６に向かって流れる。電子は、ワード線端子２２と浮遊ゲート２０との間の間隙に達すると、加速し発熱する。熱せられた電子の一部が、浮遊ゲート２０からの静電引力に起因して、浮遊ゲート２０にゲート酸化物を介して注入される。
【0006】
メモリセル１１０は、ドレイン領域１６及びワード線端子２２に（ワード線端子の下方のチャネル領域１８の部分をオンにする）正の読み出し電圧を印加することによって、読み出される。浮遊ゲート２０が正に帯電する（すなわち、電子を消去する）と、浮遊ゲート２０の下方のチャネル領域１８の部分も同様にオンになり、電流はチャネル領域１８を流れ、これは、消去された状態つまり「１」の状態として検知される。浮遊ゲート２０が負に帯電する（すなわち、電子でプログラムされる）場合、次に浮遊ゲート２０下のチャネル領域の部分は、ほとんど又は完全にオフになり、電流は、チャネル領域１８を流れず（又はほとんど流れない）、プログラムされた状態又は「０」の状態として検出される。
【0007】
【0008】
他の種類のフラッシュメモリセルとして、他のスプリットゲートメモリセル構成も知られている。例えば、図２は、ソース領域１４と、ドレイン領域１６と、チャネル領域１８の第１の部分の上方にある浮遊ゲート２０と、チャネル領域１８の第２の部分の上方にある選択ゲート２２（典型的には、ワード線、ＷＬ、に結合される）と、浮遊ゲート２０の上方にある制御ゲート２８と、ソース領域１４の上方にある消去ゲート３０と、を含む４ゲートメモリセル２１０を示す。この構成は、米国特許第６，７４７，３１０号に記載され、この米国特許は、あらゆる目的のため参照により本明細書に組み込まれる。ここで、全てのゲートは、浮遊ゲート２０を除いて、非浮遊ゲートであり、それらは電圧ソースに電気的に接続される又は接続可能であることを意味する。プログラミングは、熱せられた電子がチャネル領域１８から浮遊ゲート２０にその電子自体を注入することによって実行される。消去は、電子が浮遊ゲート２０から消去ゲート３０へトンネリングすることによって実行される。
【0009】
【0010】
図３は、別の種類のフラッシュメモリセルである、３ゲートメモリセル３１０を示す。メモリセル３１０は、メモリセル３１０が別個の制御ゲートを有しないことを除いて、図２のメモリセル２１０と同一である。消去動作（消去ゲートの使用を通して消去が起こる）及び読み出し動作は、制御ゲートバイアスが印加されないことを除いて、メモリセル２１０のものと同様である。プログラミング動作もまた、制御ゲートバイアスなしで行われるため、結果として、プログラム動作中は、制御ゲートバイアスの不足を補償するため、より高い電圧がソース線に印加されなければならない。
【0011】
【0012】
図４は、別の種類のフラッシュメモリセルである、積層ゲートメモリセル４１０を示す。メモリセル４１０は、浮遊ゲート２０がチャネル領域１８全体の上方にわたって延在し、制御ゲート２２（ワード線に結合される）が絶縁層（図示せず）によって分離された浮遊ゲート２０の上方に延在することを除いて、図１のメモリセル１１０と同様である。消去動作、プログラミング動作、及び読み出し動作は、メモリセル１１０について前述したものと同様の方法で動作する。
【0013】
【0014】
図５は、二次元の先行技術のフラッシュメモリシステムのための典型的な先行技術アーキテクチャを示す。ダイ５００は、それぞれにデータを記憶するためのメモリアレイ５０１及びメモリアレイ５０２であって、各メモリアレイ５０１及び５０２は、メモリセルの行及び列を含み、各メモリセルは、任意追加的に、図１にメモリセル１１０として、図２にメモリセル２１０として、図３にメモリセル３１０として、及び図４にメモリセル４１０として示されるタイプのうちの１つである、メモリアレイ５０１及びメモリアレイ５０２と、ダイ５００の他のコンポーネントと、典型的には、ピン（図示せず）に接続するワイヤボンド（図示せず）又はパッケージ化されたダイ５００の外側からダイ５００にアクセスするために使用されるパッケージバンプとの間の電気通信を可能にするためのパッド５０３及びパッド５０４と、正及び負の電圧供給をフラッシュメモリシステムに提供するために使用される高電圧回路５０５と、冗長性及び組み込み自己試験機能などの様々な制御機能を提供するための制御論理５０６と、アナログ論理５０７と、メモリアレイ５０１及びメモリアレイ５０２からデータをそれぞれ読み出すために使用される複数の感知回路５０８及び５０９と、メモリアレイ５０１及びメモリアレイ５０２の選択された行にそれぞれアクセスして、読み出し及び書き込みを行なうために使用される、それぞれＸＤＥＣと表示されている行デコーダ回路５１０及び行デコーダ回路５１１と、メモリアレイ５０１及びメモリアレイ５０２の選択された列にそれぞれアクセスして、読み出し及び書き込みを行なうために使用される、それぞれＹＭＵＸと表示されている列デコーダ５１２及び列デコーダ５１３と、プログラム動作及び消去動作のための増加した電圧をメモリアレイ５０１及びメモリアレイ５０２にそれぞれ提供するために使用されるチャージポンプ回路５１４及びチャージポンプ回路５１５と、読み出し及び書き込み（消去／プログラム）動作用にメモリアレイ５０１及びメモリアレイ５０２によって共有される、ＮＣＧと表示されている高電圧ドライバ回路５１６と、読み出し及び書き込み動作中にメモリアレイ５０１によって使用される、ＷＳＨＤＲＨＡＬＦＶと表示されている高電圧ドライバ回路５１７及び読み出し及び書き込み（消去／プログラム）動作中にメモリアレイ５０２によって使用される、ＷＳＨＤＲＨＡＬＦＶと表示されている高電圧ドライバ回路５１８と、メモリアレイ５０１及びメモリアレイ５２０の書き込み動作中にそれぞれプログラムされることを意図しないビット線を非選択にするために使用されるビット線禁止電圧回路５１９及びビット線禁止電圧回路５２０と、を含む。これらの機能ブロックは当業者によって理解されるものであり、図５に示すブロックレイアウトは当該技術分野において周知である。
【0015】
上記から分かるように、フラッシュメモリセルのためのプログラム動作及び消去動作には高電圧が必要である。これらの高電圧は、典型的には、外部の電圧供給から受け取った電圧を必要なレベルに昇圧するチャージポンプ５１４及び５１５などのチャージポンプによって生成される。
【0016】
図６は、先行技術のチャージポンプ６００を示す。チャージポンプ６００は、入力電圧ＶINを受け取り、出力電圧ＶOUTを生成する。チャージポンプ６００は、段６０１－１、．．．、段６０１－Ｎとラベル付けされた、Ｎ個のブースト段を含み、各ブースト段は、入力電圧を受け取り、入力電圧を特定の量だけ上回る出力電圧を生成する。各段をチャージポンプ６００に追加することにより、出力電圧ＶOUTを、所望の電圧を達成するように増加することができる。
【0017】
図７は、図６の段６０１－１、．．．、６０１－Ｎに使用することができるブースト段の一例である、先行技術のブースト段７００ｉを示す。ここで、ｉは１～Ｎの整数である。ブースト段７００ｉは、電圧入力ＶＩＮｉを受け取り、電圧出力ＶＯＵＴｉを生成する。ブースト段７００ｉは、コンデンサ７０１及び７０２、グローバルプリチャージゲート（トランジスタ）７０３、ブーストゲート（トランジスタ）７０４、及びパスゲート（トランジスタ）７０５を含む。トランジスタ７０３、７０４、及び７０５は、ＮＭＯＳトランジスタである。コンデンサ７０１及び７０２は、ＮＭＯＳトランジスタで構成され、ソース及びドレインは相互接続されている。
【0018】
グローバルプリチャージフェーズ中、プリチャージゲート７０３はオンであり、ＶＯＵＴｉを電圧ＶＢ－ＶＴまでリチャージし、ＶＴはＮＭＯＳトランジスタの閾値電圧であり、ＶＢはプリチャージゲート７０３のための供給ドレイン電圧である。各クロックポンピングサイクルには、（ローカル）プリチャージ期間（クロックが低であるとき）及びチャージポンピング期間（クロックが低から高に遷移するとき）が存在する。プリチャージ期間中、コンデンサ７０１の上部プレートは、ＣＬＫＰが低のときに電圧ＶＩＮｉである。ＣＬＫＰ及びＣＬＫＢは、一般に、非重複の同相クロック信号であり、典型的には、ＣＬＫＰが高になり、次いでＣＬＫＢが高にかつＣＬＫＢが低になり、次いでＣＬＫＰが低になる。チャージポンピング期間中、ＣＬＫＰは高になり、コンデンサ７０１の上部プレートの電圧は、ＶＩＮｉ＋ＶＤＤに昇圧される（ＶＤＤは、ＣＬＫＰの高状態電圧と低状態電圧との電圧差である）。
【0019】
パスゲート７０５は、そのゲートに印加される電圧がそのソースの電圧（ＶＯＵＴｉ）をパスゲート７０５の閾値電圧ＶＴだけ上回る場合にのみ導通するので、ブースト段７００ｉを直列方式で共に追加することの１つの固有の課題は、ＶＩＮｉが後続の各ブースト段で増加するにつれて、パスゲート７０５をオンにするためにパスゲート７０５のゲートに印加しなければならない電圧もまた、増加することである。パスゲート７０５及びブーストゲート７０４の閾値電圧ＶＴは、ＮＭＯＳ本体効果に起因して後続の段で漸進的に高くなり、したがって、より高い電圧の段の間で効率的にポンピングすることはより難しくなる。
【0020】
プリチャージ期間中、コンデンサ７０２の上部プレートであるノードＩＮＧは、トランジスタ７０４の作用からのＶＩＮｉになる（トランジスタ７０４のゲートのＶＯＵＴｉにより、ＩＮＧ＝ＶＩＮｉとなる）。次いでＣＬＫＢが高になると、すなわち、接地からＶＤＤｂｏｏｓｔになると、ここで、ＶＤＤｂｏｏｓｔはＣＬＫＢの高電圧状態、例えば、ＶＤＤｂｏｏｓｔ＝約２*ＶＤＤであり、ＩＮＧは、ＶＩＮｉ＋ＶＤＤｂｏｏｓｔ（ＣＬＫＢの高電圧）まで増加する。この時点で、パスゲート７０５は、ＶＩＮｉノードにおける電荷（これは、ＣＬＫＰが前に高になっていることに起因してこのときは＝前のＶＩＮｉ＋ＶＤＤである）を出力ノードＶＯＵＴｉに導通及び転送する。その時点で、ＶＯＵＴｉは、パスゲート７０５が完全に導通している場合、ほぼ現在のＶＩＮｉであり、ノードＩＮＧにおける電圧（＝前のＶＩＮｉ＋ＶＤＤｂｏｏｓｔ）が、この時点において＞＝ＶＯＵＴｉ＋ＶＴであることを意味する。これは、次の段ではＶＩＮｉ＋１になる。ノードＩＮＧにおける電圧（＝前のＶＩＮｉ＋ＶＤＤｂｏｏｓｔ）がこの時点で＜ＶＯＵＴｉ＋ＶＴである場合、ノードＶＩＮｉからノードＶＯＵＴｉへの電荷転送は不完全であり、この時点でＶＩＮｉ＜ＶＯＵＴｉであることを意味する。これは、例えば、低ＶＤＤ供給において又は高ＶＴ値において起こる。したがって、改善は、ＶＤＤが低く、かつＶＴが高い状況に対して特に必要とされる。
【0021】
更に、図６及び図７の設計を使用する先行技術のチャージポンプは、チャージポンプの最後の段、すなわち、段６０１－Ｎにおいて欠点を有する。全ての先行する段とは異なり、Ｎ番目の段（最後の段）は、その後に段を有さず、したがって、ＶＯＵＴNは、後続の段のコンデンサ７０１に接続されていない。その結果、ノードＶＯＵＴｉの電圧を昇圧するのを助けるために出力に接続されるコンデンサ７０１が存在しないため、トランジスタ７０４のゲート（＝ＶＯＵＴＮ）がより低い電圧に固定されることにより、ノードＩＮＧは、より低い電圧に固定され得る。より低いＩＮＧ電圧は、パスゲート７０５を早期に遮断させ、ＶＯＵＴＮを、所望されるよりも低い出力電圧にする。
【0022】
これを図８にグラフで示す。ここで、チャート８００は、各段の後のＶＯＵＴＰＵＴを示す。この例では、Ｎ＝１５である。Ｎ番目の段（チャージポンプの最後の段）において、所望の出力は、前の段の出力を上回る増加した電圧を表すことが分かる。その代わりに、出力は、実際には前の段の出力よりも下に減少する。これは、先行技術のチャージポンプ６００及び先行技術のブースト段７００の固有の問題である。
【0023】
先行技術の設計の最後の段におけるパスゲートトランジスタの望ましくない遮断及び後続の電圧散逸を排除する改善されたチャージポンプ及びブースト段設計が必要とされている。
【発明の概要】
【0024】
先行技術のチャージポンプに特有の最後のブースト段における垂下電圧の問題を排除する改善されたブースト段設計が、本明細書に開示される。これらの設計は、クロック倍増回路、ローカル自己プリチャージ回路、フィードフォワードプリチャージ回路、フィードバックワードプリチャージ回路、トランジスタ及びダイオードを含むハイブリッド回路、並びにＰＭＯＳトランジスタ、ＤＩＯＤＥトランジスタ、及びＮＭＯＳトランジスタを含む回路のうちの１つ以上の追加を含む。
【0025】
【0026】
【0027】
【0028】
【0029】
【0030】
【0031】
【0032】
【0033】
【0034】
【0035】
【0036】
【0037】
【0038】
【0039】
【0040】
【0041】
【0042】
【図面の簡単な説明】
【0043】
【図1】先行技術のスプリットゲートフラッシュメモリセルを示す。
【図2】別の先行技術のスプリットゲートフラッシュメモリセルを示す。
【図3】別の先行技術のスプリットゲートフラッシュメモリセルを示す。
【図4】別の先行技術のスプリットゲートフラッシュメモリセルを示す。
【図5】先行技術のフラッシュメモリデバイスのレイアウトを示す。
【図6】Ｎ個のブースト段を含む先行技術のチャージポンプを示す。
【図7】先行技術のチャージポンプにおけるブースト段を示す。
【図9】クロック倍増回路を示す。
【図10】ローカルフィードフォワードプリチャージ回路を含むブースト段を示す。
【図11】フィードフォワードプリチャージ回路を含むブースト段を示す。
【図12】フィードバックワードプリチャージ回路を含むブースト段を示す。
【図13】トランジスタ及びダイオードを利用するハイブリッドブースト段の第１の実施形態を示す。
【図14】トランジスタ及びダイオードを利用するハイブリッドブースト段の第２の実施形態を示す。
【図15】ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを含むブースト段の第１の実施形態を示す。
【図16】ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを含むブースト段の第２の実施形態を示す。
【図17】ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを含むブースト段の第３の実施形態を示す。
【図18】第１のクロック倍増回路に結合されたＮ個のブースト段と、第２のクロック倍増回路に結合されたＭ個のブースト段とを含むチャージポンプの実施形態を示す。
【図19】第１のタイプのＮ個のブースト段及び第２のタイプのＭ個のブースト段を含むチャージポンプの実施形態を示す。
【発明を実施するための形態】
【0044】
一実施形態では、コンデンサに提供されるクロック信号の振幅は、クロック信号の通常の動作電圧を超えて増加され、これにより、ブースト電圧の増加及びパスゲートに印加される電圧の増加が引き起こされる。図９は、入力ＣＬＫ＿ＩＮ（典型的には「１」の値のＶＤＤを有する）を受け取り、ＣＬＫ＿ＩＮの大きさの２倍（２＊ＶＤＤなど）を有する出力ＣＬＫ２Ｘ＿ＯＵＴを生成する、クロック倍増回路９００を示す。クロック倍増回路９００は、インバータを共に形成するＰＭＯＳトランジスタ９０１及びＮＭＯＳトランジスタ９０２と、ダブラコンデンサ９０３と、ＰＭＯＳトランジスタ９０４及び９０５と、ＮＭＯＳトランジスタ９０６とを含む。ダブラコンデンサ９０３は、第１の端子と第２の端子と基板とが互いに結ばれた状態のＰＭＯＳトランジスタを含む。ＰＭＯＳトランジスタ９０４では、第１の端子はＶＤＤに結合され、第２の端子は基板に、並びにＰＭＯＳトランジスタ９０５の第１の端子及び基板に結合されている。ＰＭＯＳトランジスタ９０５では、第１の端子及び基板は、ＰＭＯＳトランジスタ９０４の第２の端子に結合され、第２の端子は、ＮＭＯＳトランジスタ９０６の第１の端子に結合され、出力ＣＬＫ２Ｘ＿ＯＵＴを提供する。ダブラコンデンサ９０３の第１の端子（ゲート）への入力は、ＣＬＫ＿ＩＮの反転バージョンである。コンデンサ９０３は、ＣＬＫ＿ＩＮの大きさのほぼ２倍である最大電荷を達成する。例えば、ＣＬＫ＿ＩＮが０ＶとＶＤＤとの間で振動し、ＰＭＯＳトランジスタ９０１及び９０４のそれぞれへの電圧供給がＶＤＤである場合、コンデンサ９０３の第２の端子（ソース／ドレイン／バルク）の電圧は、２＊ＶＤＤのピークに達する。
【0045】
次に、クロック倍増回路９００の動作に関する更なる詳細を提供する。ＣＬＫ＿ＩＮが高のとき、ＮＭＯＳトランジスタ９０２及び９０６はオンになり、ＣＬＫ２Ｘ＿ＯＵＴは低にプルされ、それにより、ＰＭＯＳトランジスタ９０４がオンになり、したがって、ダブラコンデンサ９０３の第２のプレートがＶＤＤに設定されるが、ダブラコンデンサ９０３の第１のプレートは接地電位にある。ＣＬＫ＿ＩＮが低のとき、ＮＭＯＳトランジスタ９０２及び９０６はオフになり、ＰＭＯＳトランジスタ９０１及び９０５はオンになり、ダブラコンデンサ９０３の第１のプレートはＶＤＤに設定され、したがって、ダブラコンデンサ９０３の第２のプレートは２*ＶＤＤにあり、ＣＬＫ２Ｘ＿ＯＵＴはコンデンサ９０３の電圧に等しくなる。したがって、ＣＬＫ２Ｘ＿ＯＵＴは、ＣＬＫ＿ＩＮと同じ周波数及び位相を有するが、その大きさは２倍である。
【0046】
したがって、図７を参照すると、ＣＬＫＰ及び／又はＣＬＫＢの大きさを２倍にしてから、それらをコンデンサ７０１及び７０２にそれぞれ印加することができる。ＣＬＫ２Ｘ＿ＯＵＴの電圧は、コンデンサ７０１及び／又は７０２を介して各コンデンサの他方の側の内部ポンプノード（コンデンサ７０２の場合はノードＩＮＧ）に転送され、転送される電圧は、ダブラコンデンサ９０３とＣＬＫ２Ｘ＿ＯＵＴを受け取るコンデンサ（コンデンサ７０１及び／又は７０２）の値との比に依存する。ＣＬＫ２Ｘ＿ＯＵＴをコンデンサ７０１に印加することは、ＶＩＮｉに対してより大きなブーストを引き起こし、後者は、より大きな電圧をパスゲート７０５のゲートに印加してそれをオンに保つ。
【0047】
他の実施形態では、完全な電荷転送のためにパスゲート７０５をオンに保ち、それによって、先行技術で見られるようなパスゲート７０５の早期遮断を防止しするために、及び／又はブースト段の入力電圧と少なくとも同じ高さの電圧レベルにブースト段の出力電圧を維持するために、回路が追加される。
【0048】
図１０は、ローカルフォワードプリチャージ回路を含むブースト段１０００ｉを示す。ブースト段１０００ｉは、入力ＶＩＮｉを受け取り、出力ＶＯＵＴｉを生成し、チャージポンプ内のｉ番目のブースト段である。ブースト段１０００ｉはコンデンサ１００１及び１００２を含み、これらのコンデンサは、それぞれ、その第１の端子において入力ＣＬＫＰ及びＣＬＫＢを受け取る。ブースト段１０００ｉは、プリチャージゲート１００３、ブーストゲート１００４、パスゲート１００５、及びローカルフィードフォワードプリチャージトランジスタ１００６を更に含む。ここで、ローカルフィードフォワードプリチャージトランジスタ１００６は、ダイオードとして構成されている。プリチャージゲート１００３、ブーストゲート１００４、パスゲート１００５、及びローカルフィードフォワードプリチャージトランジスタ１００６は、ネイティブＮＭＯＳトランジスタである。コンデンサ１００１及び１００２は、ネイティブＮＭＯＳトランジスタから構成される。ネイティブＮＭＯＳのＶＴは、ほぼ０Ｖである。
【0049】
代替実施形態では、トランジスタ１００４は除去される。
【0050】
初期グローバルプリチャージフェーズでは、プリチャージゲート１００３はオンであり、ＶＯＵＴｉを電圧ＶＢ－ＶＴまでプリチャージする。ブースト段１０００ｉは、トランジスタ１００６の動作を除いて、先行技術のブースト段７００ｉと同じ方法で動作する。ここで、トランジスタ１００６は、ダイオードとして構成されており（ゲート及びドレインが互いに接続されている）、ノードＩＮＧが常に、クロックポンピングサイクルのプリチャージ期間においてＶＩＮｉ－ＶＴと少なくとも同じ高さであり、チャージポンピング（転送）期間においてＶＩＮｉ＋ＶＤＤ－ＶＴ＋ＶＤＤｂｏｏｓｔと少なくとも同じ高さであることを保証する（＋ＶＤＤはＣＬＫＰの高状態値であり、＋ＶＤＤｂｏｏｓｔはＣＬＫＢの高状態値である）。これは、パスゲート１００５のゲートが、チャージポンピング期間中にＶＩＮｉ＋ＶＤＤ－ＶＴ＋ＶＤＤｂｏｏｓｔと少なくとも同じ高さの電圧を常に受け取り、その結果、ＶＯＵＴｉがＶＩＮｉよりも低くならないことを意味する。したがって、Ｎ段のチャージポンプにおけるＮ番目の段の出力電圧は、ＶＩＮNよりも低くなることはない。これは、垂下効果を制限し、最後の段の出力電圧が最後から２番目の段の出力電圧と少なくとも同じ高さになることを保証する。更に、電圧ＩＮＧは、ＣＬＫＰが高になると、トランジスタ１００６を介してＶＩＮｉから追加のブーストを得るので（＝ＶＩＮｉ＋ＶＤＤ－ＶＴ＋ＶＤＤｂｏｏｓｔ）、ＶＩＮｉからＶＯＵＴｉへの電荷転送は、特に低ＶＤＤ及び／又は高ＶＴにおいて、より一層効率的であり、これは先行技術に比べて実質的な改善である。
【0051】
図１１は、ローカルフォワードフィーディングプリチャージ及び駆動回路を含むブースト段１１００ｉを示す。ブースト段１１００ｉは、入力ＶＩＮｉを受け取り、出力ＶＯＵＴｉを生成し、チャージポンプ内のｉ番目のブースト段である。ブースト段１１００ｉはコンデンサ１１０１及び１１０２を含み、これらのコンデンサは、そのそれぞれの第１の端子において、入力ＣＬＫＰ及びＣＬＫＢを受け取る。ブースト段１１００ｉは、グローバルプリチャージゲート１１０３、ブーストゲート１１０４、並びにトランジスタ１１０５、１１０６、及び１１０７を更に含む。ブースト段１１００ｉは、フォワード駆動ネイティブＮＭＯＳトランジスタ１１０７の追加を除いて、ブースト段１０００ｉと同様である。ここで、トランジスタ１１０７は、パスゲート１１０５と並列にダイオードとして構成されている。
【0052】
初期グローバルプリチャージフェーズでは、プリチャージゲート１１０３はオンであり、ＶＯＵＴｉを電圧ＶＢまでプリチャージする。ローカルフィードフォワードプリチャージトランジスタ１１０６は、ダイオードとして構成されており、ノードＩＮＧが常に、クロックポンピングサイクルのプリチャージ期間中にＶＩＮｉ－ＶＴと少なくとも同じ高さであり、電荷転送期間中にＶＩＮｉ＋ＶＤＤ－ＶＴ＋ＶＤＤｂｏｏｓｔと少なくとも同じ高さであることを保証する。これは、パスゲート１１０５のゲートが、ＶＩＮｉ＋ＶＤＤ－ＶＴ＋ＶＤＤｂｏｏｓｔと少なくとも同じ高さの電圧を常に受け取ることを意味する。加えて、トランジスタ１１０７もまた、トランジスタ１１０７がダイオードとして作用しているので、ＶＯＵＴｉがＶＩＮｉ－ＶＴよりも低くならないことを保証する。したがって、Ｎ段のチャージポンプにおけるＮ番目の段の出力電圧は、Ｎ－１番目の段の出力電圧であるＶＩＮｉよりも低くなることはない。これは、垂下効果を制限し、最後の段の出力電圧が最後から２番目の段の出力電圧と少なくとも同じ高さになることを保証する。これらの改善は、ＶＩＮｉからＶＯＵＴｉへのより効率的な電荷転送をもたらす。代替実施形態は、ブースト１１００ｉと同じであるが、トランジスタ１１０６を除去する。
【0053】
別の代替実施形態では、トランジスタ１１０４は除去される。
【0054】
図１２は、フィードバックワードプリチャージ回路を含むブースト段１２００ｉを示す。ブースト段１２００ｉは、入力ＶＩＮｉを受け取り、出力ＶＯＵＴｉを生成し、チャージポンプ内のｉ番目のブースト段である。ブースト段１２００ｉはコンデンサ１２０１及び１２０２を含み、これらのコンデンサは、それぞれ、入力ＣＬＫＰ及びＣＬＫＢを受け取る。ブースト段１２００ｉは、プリチャージゲート１２０３、ブーストゲート１００４、及びパスゲート１２０５を更に含む。ブースト段１２００ｉは、ローカルフィードバックプリチャージトランジスタ１２０６を更に含み、ローカルフィードバックプリチャージトランジスタ１２０６は、チャージポンプ内の次の隣接する段から、又は最後のブースト段の場合にはＩＮＧ＿ＰＲＥとラベル付けされた別個の電圧ソースからプリチャージされるダイオードとして構成されている。
【0055】
初期グローバルプリチャージフェーズでは、プリチャージゲート１２０３はオンであり、ＶＯＵＴｉを電圧ＶＢまでプリチャージし、またプリチャージゲート１２０６はオンであり、ノードＩＮＧをＩＮＧ＿ＰＲＥ－ＶＴまでプリチャージする。ブースト段１２００ｉは、プリチャージトランジスタ１２０６を除いて、先行技術のブースト段７００ｉと同じ方法で動作する。これは、パスゲート１２０５のゲートが、ＩＮＧ＿ＰＲＥ－ＶＴと少なくとも同じ高さの電圧を常に受け取ることを保証する。ＶＩＮｉとほぼ同じ又はそれよりも高くなるようにＩＮＧ＿ＰＲＥを選択することにより、ＶＯＵＴｉは、ＶＩＮｉよりも低くならないと保証することができる。したがって、Ｎ段のチャージポンプにおけるＮ番目の段の出力電圧は、Ｎ－１番目の段の出力であるＶＩＮＮよりも低くなることはない。これは、垂下効果を制限し、最後の段の出力電圧が最後から２番目の段の出力電圧と少なくとも同じ高さになることを保証する。更に、トランジスタ１２０６の作用は、ＩＮＧを昇圧するのを助け、チャージポンピングをより効果的に向上させる。
【0056】
代替実施形態では、トランジスタ１２０４は除去される。
【0057】
代替実施形態では、トランジスタ１２０６は、ダイオード（ショットキーダイオード又はｐ／ｎ接合ダイオードなど）で置き換えられる。ショットキーダイオードの順電圧（ＶＤ）は、典型的には約０．２～０．４Ｖであり、ｐ／ｎ接合ダイオードの順電圧（ＶＤ）は、典型的には０．４～０．６Ｖである。
【0058】
別の代替実施形態では、トランジスタ１２０６は、ダイオード（ショットキーダイオード又はｐ／ｎ接合ダイオードなど）で置き換えられ、トランジスタ１２０４は除去される。
【0059】
図１３は、トランジスタ及びダイオードを含むハイブリッド回路であるブースト段１３００ｉを示す。ブースト段１３００ｉは、入力ＶＩＮｉを受け取り、出力ＶＯＵＴｉを生成し、チャージポンプ内のｉ番目のブースト段である。ブースト段１３００ｉはコンデンサ１３０１及び１３０２を含み、これらのコンデンサは、それぞれ、入力ＣＬＫＰ及びＣＬＫＢを受け取る。ブースト段１３００ｉは、プリチャージゲート１３０３、ブーストゲート１３０４、パスゲート１３０５、及びフィードフォワード駆動ダイオード１３０６を更に含む。フィードフォワード駆動ダイオード１３０６は、ショットキーダイオード又はｐ／ｎ接合ダイオードを任意追加的に含む。ブースト段１３００ｉは、トランジスタ１１０７がダイオード１３０６で置き換えられていることを除いて、ブースト段１１００ｉと同じである。
【0060】
初期グローバルプリチャージフェーズでは、プリチャージゲート１３０３はオンであり、ＶＯＵＴｉを電圧ＶＢまでプリチャージする。ダイオード１３０６は、ＶＯＵＴｉがＶＩＮｉ－ＶＴよりも低くならないことを保証する。したがって、Ｎ段のチャージポンプにおけるＮ番目の段の出力電圧は、Ｎ－１番目の段の出力であるＶＩＮｉ－ＶＴよりも低くなることはない。これは、垂下効果を制限し、最後の段の出力電圧が最後から２番目の段の出力電圧と少なくとも同じ高さになることを保証する。フォワード駆動ダイオード１３０６は、特にトランジスタ１３０５の閾値電圧が高い場合に、チャージポンピングをより効果的に向上させる。
【0061】
図１４は、トランジスタ及びダイオードを含むハイブリッド回路であるブースト段１４００ｉを示す。ブースト段１４００ｉは、入力ＶＩＮｉを受け取り、出力ＶＯＵＴｉを生成し、チャージポンプ内のｉ番目のブースト段である。ブースト段１４００ｉはコンデンサ１４０１及び１４０２を含み、これらのコンデンサは、それぞれ、入力ＣＬＫＰ及びＣＬＫＢを受け取る。ブースト段１４００ｉは、プリチャージゲート１４０３、ブーストゲート１４０４、パスゲート１４０５、及びローカルプリチャージダイオード１４０６を更に含む。ローカルプリチャージダイオード１４０６は、ショットキーダイオード又はｐ／ｎ接合ダイオードを任意追加的に含む。ブースト段１４００ｉは、トランジスタ１１０６がダイオード１４０６で置き換えられていることを除いて、ブースト段１１００ｉと同様である。フォワードプリチャージダイオード１４０６は、ノードＩＮＧをより高い電圧までプリチャージするのを助けるので、チャージポンピングをより効果的に向上させる。
【0062】
初期グローバルプリチャージフェーズでは、プリチャージゲート１４０３はオンであり、ＶＯＵＴｉを電圧ＶＢまでプリチャージする。ここで、ローカルプリチャージダイオード１４０６は、ノードＩＮＧが常に、ＶＩＮｉ－ＶＤ（ダイオード順電圧）と少なくとも同じ高さであることを保証する。これは、パスゲート１４０５のゲートがＶＩＮｉ－ＶＤと少なくとも同じ高さの電圧を常に受け取ること、及びＶＯＵＴｉがＶＩＮｉよりも低くならないことを意味する。したがって、Ｎ段のチャージポンプにおけるＮ番目の段の出力電圧は、ＶＩＮＮよりも低くなることはない。これは、垂下効果を制限する。
【0063】
代替実施形態では、トランジスタ１４０４はブースト段１４００ｉから除去される。
【0064】
図１５は、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを利用するブースト段１５００ｉを示す。ブースト段１５００ｉは、入力ＶＩＮｉを受け取り、出力ＶＯＵＴｉを生成し、チャージポンプ内のｉ番目のブースト段である。ブースト段１５００ｉはコンデンサ１５０１及び１５０２を含み、これらのコンデンサは、それぞれ、入力ＣＬＫＰ及びＣＬＫＢを受け取る。ブースト段１５００ｉは、プリチャージゲート１５０３、ブーストゲート１５０４、及びパスゲート１５０５を更に含む。プリチャージゲート１５０３、コンデンサ１５０１及び１５０２は、ＮＭＯＳトランジスタから構成されている。ブーストゲート１５０４及びパスゲート１５０５は、そのソースがそのバルクに接続された状態のＰＭＯＳトランジスタである。
【0065】
初期グローバルプリチャージフェーズでは、プリチャージゲート１５０３はオンであり、ＶＯＵＴｉを電圧ＶＢまでプリチャージする。ブースト段１５００ｉは、パスゲート１５０５及びブーストゲート１５０４に対するＰＭＯＳトランジスタの使用が、ＶＯＵＴｉがＶＩＮｉよりも低くならないことを確実にするのを助けることを除いて、先行技術のブースト段７００ｉと同じ方法で動作する。これは、ＰＭＯＳトランジスタの閾値電圧ＶＴが典型的には約０．６Ｖであり、かつＰＭＯＳトランジスタが本体効果を有さず（ソース－バルク間の電圧が０Ｖである）、かつＰＭＯＳのためのＶＴが一般にＶＤＤよりもはるかに低いからである。したがって、最後の段では、ＶＯＵＴＮは、パスゲート１５０５により、前の段の出力電圧であるＶＩＮｉよりも低くならない。これは、垂下効果を制限し、最後の段の出力電圧が最後から２番目の段の出力電圧と少なくとも同じ高さになることを保証する。
【0066】
代替実施形態では、図１５又は図１６のブースト段１５００ｉ又は１６００ｉは、図１０～図１４を参照して先に論じたローカルフィードフォワードプリチャージデバイス又はフィードバックワードプリチャージデバイス（例えば、ショットキーダイオード、ｐ／ｎ接合ダイオード、又はダイオード接続トランジスタ）の追加と共に使用される。
【0067】
図１６は、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを利用するブースト段１６００ｉを示す。ブースト段１６００ｉは、入力ＶＩＮｉを受け取り、出力ＶＯＵＴｉを生成し、チャージポンプ内のｉ番目のブースト段である。ブースト段１６００ｉはコンデンサ１６０１及び１６０２を含み、これらのコンデンサは、それぞれ、入力ＣＬＫＰ及びＣＬＫＢを受け取る。ブースト段１６００ｉは、プリチャージゲート１６０３、ブーストゲート１６０４、及びパスゲート１６０５を更に含む。トランジスタ１６０３、コンデンサ１６０１及び１６０２は、ネイティブＮＭＯＳトランジスタを構成する。トランジスタ１６０４及び１６０５はＰＭＯＳトランジスタであり、それらのバルクは、任意の所与の時間においてＶＩＮｉ又はＶＯＵＴｉからの最高電圧に切り替えられる。ブースト段１６００ｉは、図示のように構成されたバルクスイッチングＰＭＯＳトランジスタ１６０６及び１６０７を更に含む。
【0068】
初期グローバルプリチャージフェーズでは、プリチャージゲート１６０３はオンであり、ＶＯＵＴｉを電圧ＶＢ－ＶＴまでプリチャージする。パスゲート１６０５及びブーストゲート１６０４に対するＰＭＯＳトランジスタの使用は、ＶＯＵＴｉがＶＩＮｉよりも低くならないことを確実にするのを助ける。また、クロス結合されたＰＭＯＳトランジスタ１６０６及び１６０７の使用は、ＰＭＯＳトランジスタ１６０４及び１６０５のバルクがＶＩＮｉ又はＶＯＵＴｉよりも低くならないことを保証する。したがって、最後の段では、ＶＯＵＴNは、前の段の出力電圧であるＶＩＮNよりも低くならない。これは、垂下効果を制限し、最後の段の出力電圧が最後から２番目の段の出力電圧と少なくとも同じ高さになることを保証する。本体効果のない低ＶＴを有するＰＭＯＳトランジスタの使用は、チャージポンプの効率を向上させる。
【0069】
図１７は、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを利用するブースト段１７００ｉを示す。ブースト段１７００ｉは、入力ＶＩＮｉを受け取り、出力ＶＯＵＴｉを生成し、チャージポンプ内のｉ番目のブースト段である。ブースト段１７００ｉはコンデンサ１７０１及び１７０２を含み、これらのコンデンサは、それぞれ、入力ＣＬＫＰ及びＣＬＫＢを受け取る。ブースト段１７００ｉは、プリチャージゲート１７０３、ブーストゲート１７０４、及びパスゲート１７０５を更に含む。ブースト段１７００ｉは、図示のように構成されたＰＭＯＳトランジスタ１７０６及び１７０７を更に含む。ブースト段１７００ｉは、コンデンサ１６０２（トランジスタから作製されている）がＭＯＭ（金属－酸化物－金属）又はＭＩＭ（金属－絶縁体－金属）コンデンサ１７０２で置き換えられていることを除いて、ブースト段１６００ｉと同じである。トランジスタの代わりにＭＯＭ又はＭＩＭコンデンサを使用することは、ＭＯＳトランジスタがコンデンサとして使用される場合のＭＯＳトランジスタのターンオン電圧ＶＴに固有の問題の回避に有利である。ＭＯＳコンデンサの両端間の電圧が＜ＶＴである場合、静電容量はごくわずかである。これは、チャージポンプの最初の数段、例えば、特に低ＶＤＤ電圧の段１、２、及び３において、有利である。トレードオフは、ＭＯＭ又はＭＩＭコンデンサがトランジスタよりも大きい面積を必要とすることである。
【0070】
クロック倍増回路９００及びブースト段１０００ｉ、１１００ｉ、１２００ｉ、１３００ｉ、１４００ｉ、１５００ｉ、１６００ｉ、及び１７００ｉは、複数のブースト段を含むチャージポンプを作製するために、様々な組み合わせで使用することができる。
【0071】
例えば、複数のブースト段は、図６に示されるように連続的な方式で互いに結合することができ、この複数のブースト段内の複数のブースト段のそれぞれは、ブースト段１０００ｉ、１１００ｉ、１２００ｉ、１３００ｉ、１４００ｉ、１５００ｉ、１６００ｉ、及び１７００ｉの設計のいずれかなど、同じブースト段設計に基づく。このような構成では、最初の段のＶＩＮ1は、ＶＩＮ（チャージポンプによって受け取られた入力電圧ソース）に結合され、Ｎ番目の段のＶＯＵＴNは、ＶＯＵＴ（チャージポンプの出力電圧）を提供し、他のブースト段のそれぞれのＶＯＵＴｉは、次の後続のブースト段のＶＩＮｉ＋１に結合さる。
【0072】
図１８は、チャージポンプの別の実施形態を示す。チャージポンプ１８００は、段１８０１－１～１８０１－Ｎとラベル付けされた、Ｎ個のブースト段のセット１８０１（第１のセット）を含む。チャージポンプ１８００は、段１８０２－１～１８０２－Ｍとラベル付けされた、Ｍ個のブースト段のセット１８０２（第２のセット）を更に含む。適応型クロックダブラ回路１８０５は、クロックダブラ回路１８０３及びクロックダブラ回路１８０４を含む。段１８０１－１～１８０１－Ｎは、クロックダブラ回路１８０３によって駆動され、段１８０２－１～１８０２－Ｍは、クロックダブラ回路１８０４によって駆動される。クロックダブラ回路１８０３及びクロックダブラ回路１８０４はそれぞれ、図９を参照して上述したクロックダブラ回路９００を含むことができる。
【0073】
チャージポンプ１８００内の各後続段は、漸進的により高い入力電圧ＶＩＮｉを受け取り、したがって、パス及びブーストゲートのＶＴは、漸進的により高くなる本体効果に起因して漸進的に高くなる。適応型クロックダブラ回路１８０５は、この現象を補償するように設計されている。チャージポンプの最初の数段は、より低いＶＴを経験するため、クロックダブラ回路１８０３は、より低い静電容量値のダブラコンデンサ（例えば、図９のダブラコンデンサ９０３）を使用してもよい。次の段は、より高いＶＴを経験し、したがって、クロックダブラ回路１８０４は、より高い静電容量値のダブラコンデンサ（例えば、図９のダブラコンデンサ９０３）を使用して、ＩＮＧノードをより効果的に昇圧してもよい。
【0074】
クロックダブラ回路１８０３は、ＣＬＫＢ１を入力として受け取り、ＣＬＫＢ１－２Ｘを出力として生成し、ＣＬＫＢ１－２Ｘは、ＣＬＫＢ１の大きさのほぼ２倍となる大きさを有する。同様に、クロックダブラ回路１８０４は、ＣＬＫＢ２を入力として受け取り、ＣＬＫＢ２－２Ｘを出力として生成し、ＣＬＫＢ２－２Ｘは、ＣＬＫＢ２の大きさのほぼ２倍となる大きさを有する。クロックダブラ回路１８０３のダブラコンデンサ（例えば、図９のダブラコンデンサ９０３）は、クロックダブラ回路１８０４のダブラコンデンサ（例えば、図９のダブラコンデンサ９０３）よりも低い静電容量を有する。次いで、ＣＬＫＢ１－２Ｘは、ブースト段１８０１－１～１８０１－Ｎによって「ＣＬＫＢ」信号として使用され、次いで、ＣＬＫＢ２－２Ｘは、ブースト段１８０２－１～１８０２－Ｍによって「ＣＬＫＢ」信号として使用される（「ＣＬＫＢ」信号は、図７及び図１０～図１７に示される信号である）。したがって、チャージポンプ１８００内で、Ｎ個のブースト段はＣＬＫＢ１に応答して動作し、Ｍ個のブースト段はＣＬＫＢ２に応答して動作する。ＣＬＫＢ１及びＣＬＫＢ２は、任意追加的に、周波数、位相、又は振幅に関して異なることができる。
【0075】
図１９は、チャージポンプの別の実施形態を示す。チャージポンプ１９００は、段１９０１－１～１９０１－Ｎとラベル付けされた、Ｎ個のブースト段のセット１９０１（第１のセット）を含む。チャージポンプ１９００は、段１９０２－１～１９０２－Ｍとラベル付けされた、Ｍ個のブースト段のセット１９０２（第２のセット）を更に含む。段１９０１－１～１９０１－Ｎはそれぞれ、第１のタイプのブースト段を含むブースト段とすることができ、段１９０２－１～１９０２－Ｍはそれぞれ、第２のタイプのブースト段とすることができ、様々なタイプは、図７及び図１０～図１７に示されるブースト段タイプ、並びに当業者に既知の他のタイプを含む。第１のタイプと第２のタイプのペアリングの例は、ＮＭＯＳトランジスタのみからなるブースト段（ブースト段１０００ｉ、１１００ｉ、１２００ｉなど）と、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの両方からなるブースト段（ブースト段１５００ｉ、１６００ｉ、及び１７００ｉなど）、又はＮＭＯＳトランジスタのみからなるブースト段（ブースト段１０００ｉ、１１００ｉ、及び１２００ｉなど）と、ＮＭＯＳトランジスタ及びダイオードからなるブースト段（ブースト段１３００ｉ及び１４００ｉなど）であり得る。
【0076】
本明細書における本発明に対する言及は、いかなる特許請求項又は特許請求項の用語の範囲も限定することを意図するものではなく、代わりに特許請求項の１つ以上によって包含されることがある１つ以上の特徴に言及することを意図するにすぎない。上記で説明した材料、プロセス、及び数値の実施例は、単に例示的なものであり、特許請求の範囲を限定するものとみなされるべきではない。本明細書で使用される、用語「の上方に（ｏｖｅｒ）」及び「に（ｏｎ）」は共に、「上に直接」（中間材料、要素、又は間隙がそれらの間に配設されていない）及び「上に間接的に」（中間材料、要素、又は間隙がそれらの間に配設されている）を包括的に含むことに留意されるべきである。同様に、用語「隣接する」は、「直接的に隣接する」（中間の材料、要素、又は間隙が間に配設されていない）及び「間接的に隣接する」（中間の材料、要素、又は間隙が間に配設されている）を含む。例えば、「基板の上方に」要素を形成することは、中間材料／要素が介在せずに直接基板にその要素を形成することも、１つ以上の中間材料／要素が介在して間接的に基板にその要素を形成することも含み得る。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】