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特許7408022容量結合書き込み動作を用いたコンピュートインメモリビットセル
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B1)
(11)【特許番号】
(24)【登録日】2023-12-21
(45)【発行日】2024-01-04
(54)【発明の名称】容量結合書き込み動作を用いたコンピュートインメモリビットセル
(51)【国際特許分類】
G06G 7/16 20060101AFI20231222BHJP
【ＦＩ】
G06G7/16 510
【請求項の数】
29
(21)【出願番号】P 2023541959
(86)(22)【出願日】2022-01-05
(86)【国際出願番号】 US2022011345
(87)【国際公開番号】W WO2022159272
(87)【国際公開日】2022-07-28
【審査請求日】2023-07-11
(31)【優先権主張番号】17/152,564
(32)【優先日】2021-01-19
(33)【優先権主張国・地域又は機関】US
【早期審査対象出願】
(73)【特許権者】
【識別番号】595020643
【氏名又は名称】クゥアルコム・インコーポレイテッド
【氏名又は名称原語表記】ＱＵＡＬＣＯＭＭ ＩＮＣＯＲＰＯＲＡＴＥＤ
(74)【代理人】
【識別番号】110003708
【氏名又は名称】弁理士法人鈴榮特許綜合事務所
(72)【発明者】
【氏名】ミルハジ、サイード・アラシュ
(72)【発明者】
【氏名】チェン、シャオナン
(72)【発明者】
【氏名】スリバスタバ、アンキット
(72)【発明者】
【氏名】ワファ、サミール
(72)【発明者】
【氏名】ワン、ジョンゾー
【審査官】佐賀野 秀一
(56)【参考文献】
【文献】米国特許出願公開第２０２１／００５２３０（ＵＳ，Ａ１）
【文献】特開２００５－１９１４５４（ＪＰ，Ａ）
【文献】特表２０１５－５３４６７５（ＪＰ，Ａ）
【文献】特開２０１８－１２９０４６（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０６Ｇ １／００－９９／００
(57)【特許請求の範囲】
【請求項1】
ビットセルであって、書き込みドライバと、
ビットノードおよびコンプリメントビットノードを有する交差結合インバータのペアと、
出力ノードと、
読み出しビット線と、
前記読み出しビット線と前記出力ノードとの間に結合されたキャパシタと、
前記ビットノードと前記出力ノードとの間に結合された第１のスイッチと、前記第１のスイッチは、前記書き込みドライバに応答して、オンおよびオフに切り替わるように構成されており、
前記コンプリメントビットノードと前記出力ノードとの間に結合された第２のスイッチと、前記第２のスイッチは、前記書き込みドライバに応答して、オンおよびオフに切り替わるように構成されており、ここにおいて、前記第１のスイッチおよび前記第２のスイッチは、前記出力ノードに結合された唯一のスイッチである、
を備えるビットセル。
【請求項2】
前記第１のスイッチは、第１のトランスミッションゲートを備え、前記第２のスイッチは、第２のトランスミッションゲートを備える、請求項１に記載のビットセル。
【請求項3】
前記第１のスイッチは、第１のスイッチトランジスタを備え、前記第２のスイッチは、第２のスイッチトランジスタを備える、請求項１に記載のビットセル。
【請求項4】
前記書き込みドライバは、前記第１のスイッチおよび前記第２のスイッチを相補的なスイッチング状態に切り替えるように構成される、請求項１に記載のビットセル。
【請求項5】
前記書き込みドライバは、前記書き込み動作中に前記出力ノードの電圧を低減するために、前記書き込み動作中に前記読み出しビット線の電圧をディスチャージするようにさらに構成される、請求項４に記載のビットセル。
【請求項6】
前記書き込みドライバは、前記書き込み動作中に前記交差結合インバータのための電源電圧をディスチャージするようにさらに構成される、請求項５に記載のビットセル。
【請求項7】
前記書き込みドライバは、前記書き込み動作中に前記出力ノードの電圧を増大させるために、前記読み出しビット線の電圧を、接地から電源電圧までチャージするようにさらに構成される、請求項４に記載のビットセル。
【請求項8】
前記書き込みドライバは、前記書き込み動作中に前記交差結合インバータのための電源電圧をディスチャージするようにさらに構成される、請求項７に記載のビットセル。
【請求項9】
前記ビットセルは、積和演算ＭＡＣ回路を形成するために、追加のビットセルの列に含まれる、請求項１に記載のビットセル。
【請求項10】
前記ＭＡＣ回路は、追加のＭＡＣ回路のアレイと共に含まれる、請求項９に記載のビットセル。
【請求項11】
前記ビットセルは、セルラ電話内に統合される、請求項１に記載のビットセル。
【請求項12】
前記ビットセルは、半導体ダイ上で４本のポリシリコン線のピッチ内に統合される、請求項１に記載のビットセル。
【請求項13】
ビットセルへの書き込み動作のための方法であって、ビットノードおよびコンプリメントビットノードを駆動する交差結合インバータのペアのための電源電圧をデフォルト値から低減することと、
前記電源電圧が前記デフォルト値から低減されている間、前記ビットノードと出力ノードとの間に結合された第１のスイッチを閉じ、前記コンプリメントビットノードと前記出力ノードとの間に結合された第２のスイッチを閉じることと、
前記第１のスイッチおよび前記第２のスイッチを相補的なスイッチング状態に置くために、前記書き込み動作のためのビットのバイナリ値に応答して、前記第１のスイッチまたは前記第２のスイッチのいずれかを選択的に開くことと、
前記出力ノードに容量結合された読み出しビット線の電圧を調整することと、
前記書き込み動作を完了するために、前記電源電圧を前記デフォルト値に復元することと、
を備える方法。
【請求項14】
前記電源電圧を前記低減することは、前記電源電圧を接地にディスチャージすることを備える、請求項１３に記載の方法。
【請求項15】
前記読み出しビット線の前記電圧を前記調整することは、前記相補的なスイッチング状態の間に、前記読み出しビット線の前記電圧を、接地から電源電圧レベルまでチャージすることを備える、請求項１３に記載の方法。
【請求項16】
前記電源電圧を前記低減することは、前記電源電圧を、前記デフォルト値からトランジスタ閾値電圧に略等しくなるまでディスチャージすることを備える、請求項１３に記載の方法。
【請求項17】
前記読み出しビット線の前記電圧を前記調整することは、前記相補的なスイッチング状態に先立って、前記読み出しビット線の前記電圧を接地にディスチャージすることを備える、請求項１６に記載の方法。
【請求項18】
前記第１のスイッチまたは前記第２のスイッチのいずれかを前記選択的に開くことは、前記バイナリ値がバイナリ１値であることに応答して、前記第１のスイッチを開くことを備える、請求項１７に記載の方法。
【請求項19】
前記第１のスイッチまたは前記第２のスイッチのいずれかを前記選択的に開くことは、前記バイナリ値がバイナリ０値であることに応答して、前記第２のスイッチを開くことを備える、請求項１７に記載の方法。
【請求項20】
ビットセルへの書き込み動作のための方法であって、ビットノードおよびコンプリメントビットノードを駆動する交差結合インバータのペアのための電源電圧をデフォルト値から接地にディスチャージすることと、
前記電源電圧が低減されている間、前記ビットノードと出力ノードとの間に結合された第１のスイッチを閉じ、前記コンプリメントビットノードと前記出力ノードとの間に結合された第２のスイッチを閉じることと、
前記第１のスイッチおよび前記第２のスイッチを相補的なスイッチング状態に置くために、前記ビットセルに書き込まれるべきビットのバイナリ値に応答して、前記第１のスイッチまたは前記第２のスイッチのいずれかを選択的に開くことと、
前記相補的なスイッチング状態の間に、前記書き込み動作を完了するために、前記電源電圧を前記デフォルト値に復元することと、
を備える方法。
【請求項21】
前記第１のスイッチまたは前記第２のスイッチを選択的に開くことは、前記ビットの前記バイナリ値がバイナリ１値であることに応答して、前記第１のスイッチを開くことを備える、請求項２０に記載の方法。
【請求項22】
前記第１のスイッチまたは前記第２のスイッチを選択的に開くことは、前記ビットの前記バイナリ値がバイナリ０値であることに応答して、前記第２のスイッチを開くことを備える、請求項２０に記載の方法。
【請求項23】
前記書き込み動作中に、前記出力ノードに容量結合された読み出しビット線の電圧をデフォルト値に維持することをさらに備える、請求項２０に記載の方法。
【請求項24】
前記第１のスイッチまたは前記第２のスイッチを選択的に開くことは、第１のトランスミッションゲートまたは第２のトランスミッションゲートのいずれかを選択的に開くことを備える、請求項２０に記載の方法。
【請求項25】
メモリであって、ビットノードおよびコンプリメントビットノードを有する交差結合インバータのペアと、
出力ノードと、
読み出しビット線と、
前記読み出しビット線と前記出力ノードとの間に結合されたキャパシタと、
前記ビットノードと前記出力ノードとの間に結合された第１のスイッチと、
前記コンプリメントビットノードと前記出力ノードとの間に結合された第２のスイッチと、
前記交差結合インバータに書き込まれるべきバイナリ値に応答して、前記読み出しビット線からの電圧を、前記ビットノードおよび前記コンプリメントビットノードから選択されたノードに容量結合するために、前記読み出しビット線の電圧を調整するように構成された書き込みドライバと、
を備えるメモリ。
【請求項26】
前記第１のスイッチは、第１のトランスミッションゲートを備え、前記第２のスイッチは、第２のトランスミッションゲートを備える、請求項２５に記載のメモリ。
【請求項27】
前記第１のスイッチは、第１のスイッチトランジスタを備え、前記第２のスイッチは、第２のスイッチトランジスタを備える、請求項２５に記載のメモリ。
【請求項28】
前記書き込みドライバは、前記書き込み動作中に前記交差結合インバータのための電源電圧を接地にディスチャージするようにさらに構成される、請求項２５に記載のメモリ。
【請求項29】
前記書き込みドライバは、前記書き込み動作中に前記交差結合インバータのための電源電圧を接地に部分的にディスチャージするようにさらに構成される、請求項２５に記載のメモリ。
【発明の詳細な説明】
【関連出願の相互参照】
【0001】
[0001] 本願は、２０２１年１月１９日に出願された米国特許出願第１７／１５２，５６４号の優先権および利益を主張し、その全体が参照により本明細書に組み込まれる。
【技術分野】
【0002】
[0002] 本願は、コンピュートインメモリ（compute-in-memories）に関し、より詳細には、容量結合書き込み動作（capacitively-coupled write operation）を用いたコンピュートインメモリビットセル（compute-in-memory bitcell）に関する。
【背景技術】
【0003】
[0003] データのコンピュータ処理は、典型的に、算術論理演算ユニットにおいて処理されるべきデータがメモリから取り出されるフォンノイマン（Von Neumann）アーキテクチャを使用する。機械学習などの計算集約的なアプリケーションでは、メモリからのおよびメモリへのデータフローは、処理速度に対するボトルネックになる。このデータ移動のボトルネックに対処するために、データ処理ハードウェアがビットセル（bitcell）にわたって分散されるコンピュートインメモリアーキテクチャが開発されてきた。
【0004】
[0004] 特に有利なコンピュートインメモリビットセルが、フィルタ重みビットノード上にフィルタ重みビット（filter weight bit）を記憶し、コンプリメントフィルタ重みビットノード（complement filter weight bit node）上にコンプリメントフィルタ重みビットを記憶するための交差結合インバータ（cross-coupled inverter）のペア（pair）を含む。フィルタ重みビットノードは、第１のスイッチ（first switch）を通じて出力ノード（output node）に結合する。同様に、コンプリメントフィルタ重みビットノードは、第２のスイッチ（second switch）を通じて出力ノードに結合する。入力ベクトルビット（input vector bit）が、評価フェーズ中に相補的なやり方で、２つのスイッチを制御する。出力ノードは、キャパシタ（capacitor）を通じて読み出しビット線（read bit line）に結合する。キャパシタ上に結果として生じる電荷は、記憶されたフィルタ重みビットと入力ベクトルビットとのバイナリ乗算を表す。その利点にもかかわらず、このようなコンピュートインメモリビットセルのアーキテクチャは、コンピュートインメモリビットセルへのフィルタ重みビットの書き込み動作（write operation）をイネーブルにすることに関する問題を抱えている。例えば、出力ノードと接地（ground）との間に結合するリセットトランジスタを含むことが従来から行われており、これにより、バイナリ０が、フィルタ重みビットをビットセルに書き込むために、接地からリセットトランジスタおよび２つのスイッチのうちの閉じられた１つを通って渡され得る。リセットトランジスタは、密度を低下させる。
【発明の概要】
【0005】
[0005] コンピュートインメモリビットセルが提供され、このコンピュートインメモリビットセルは、ビットノード（bit node）およびコンプリメントビットノード（complement bit node）を有する交差結合インバータのペアと、出力ノードと、読み出しビット線と、読み出しビット線と出力ノードとの間に結合されたキャパシタと、ビットノードと出力ノードとの間に結合された第１のスイッチと、コンプリメントビット出力ノードと出力ノードとの間に結合された第２のスイッチと、第１のスイッチおよび第２のスイッチは、出力ノードに結合された唯一のスイッチである、を含む。
【0006】
[0006] 加えて、ビットセルへの書き込み動作のための方法が提供され、この方法は、ビットノード（bit node）およびコンプリメントビットノードを駆動する交差結合インバータのペアのための電源電圧（power supply voltage）をデフォルト値（default value）から低減（reduce）することと、電源電圧がデフォルト値から低減されている間、ビットノードと出力ノードとの間に結合された第１のスイッチを閉じ、コンプリメントビットノードと出力ノードとの間に結合された第２のスイッチを閉じることと、第１のスイッチおよび第２のスイッチを相補的なスイッチング状態（complementary switching state）に置くために、ビットセルに書き込まれるべきビットのバイナリ値（binary value）に応答して、第１のスイッチまたは第２のスイッチのいずれかを選択的に開くことと、書き込み動作を完了するために、電源電圧をデフォルト値に復元する（restore）ことと、を含む。
【0007】
[0007] さらに、ビットセルへの書き込み動作のための方法が提供され、この方法は、ビットノードおよびコンプリメントビットノードを駆動する交差結合インバータのペアのための電源電圧をデフォルト値から接地にディスチャージ（discharge）することと、電源電圧がディスチャージされている間、ビットノードと出力ノードとの間に結合された第１のスイッチを閉じ、コンプリメントビットノードと出力ノードとの間に結合された第２のスイッチを閉じることと、第１のスイッチおよび第２のスイッチを相補的なスイッチング状態に置くために、ビットセルに書き込まれるべきビットのバイナリ値に応答して、第１のスイッチまたは第２のスイッチのいずれかを選択的に開くことと、相補的なスイッチング状態の間に、書き込み動作を完了するために、電源電圧をデフォルト値に復元することと、を含む。
【0008】
[0008] 最後に、メモリが提供され、このメモリは、ビットノードおよびコンプリメントビットノードを有する交差結合インバータのペアと、出力ノードと、読み出しビット線と、読み出しビット線と出力ノードとの間に結合されたキャパシタと、ビットノードと出力ノードとの間に結合された第１のスイッチと、コンプリメントビット出力ノードと出力ノードとの間に結合された第２のスイッチと、交差結合インバータに書き込まれるべきバイナリ値に応答して、読み出しビット線からの電圧（voltage）を、ビットノードおよびコンプリメントビットノードから選択されたノードに容量結合するために、書き込み動作中に、相補的なスイッチング状態へと第１のスイッチおよび第２のスイッチを駆動するように構成された書き込みドライバ（write driver）と、を含む。
【0009】
[0009] これらおよび他の有利な特徴は、以下の詳細な説明を通してより良く理解され得る。
【図面の簡単な説明】
【0010】
【発明を実施するための形態】
【0011】
[0018] 本開示の実施形態およびそれらの利点は、以下に続く詳細な説明を参照することによって最良に理解される。同様の参照番号は、図のうちの１つまたは複数に例示される同様の要素を識別するために使用されることを理解されたい。
【0012】
[0019] 深層学習および他の機械学習アプリケーションでは、畳み込み層は基礎となる構成ブロック（fundamental building block）である。畳み込み層は、フィルタ重みを前の層からの（または分析されている画像などの入力データからの）入力ベクトルと乗算（multiply）するためのノードの集合を含む。ノードは、ニューロンとも呼ばれ得る。処理速度を上げるために、ノードは、コンピュートインメモリビットセルを使用して実装される。本明細書で開示されるコンピュートインメモリビットセルは、フィルタ重みを記憶するだけでなく、記憶されたバイナリフィルタ重みと対応する入力ビットとの乗算を行うための論理ゲート（logic gate）も含む。例となるコンピュートインメモリ（ＣｉＭ：compute-in-memory）ビットセル１００が、図１Ａに示されている。論理ゲートは、第１のトランスミッションゲート（first transmission gate）Ｔ１などの第１のスイッチと、トランスミッションゲートＴ２などの第２のスイッチとを使用して形成され得る。評価モードまたはフェーズ中、第１および第２のスイッチは、入力ビットによって制御される。交差結合インバータ１２０および１２５のペアが、フィルタ重みビットノードｗｔ上にフィルタ重みビットを記憶する。同様に、交差結合インバータのペアは、コンプリメントフィルタ重みビットノードｗｔｂ上にコンプリメントフィルタ重みビット（フィルタ重みビットのコンプリメント）を記憶する。第１のスイッチは、フィルタ重みビットノードｗｔと出力ノード１０５との間に結合する。同様に、第２のスイッチは、コンプリメントフィルタ重みビットノードｗｔｂと出力ノード１０５との間に結合する。キャパシタが、出力ノード１０５と読み出しビット線（ＲＢＬ：read bit line）との間に結合する。
【0013】
[0020] 第１および第２のスイッチは、それぞれトランスミッションゲート（transmission gate）Ｔ１およびＴ２によって形成されるが、代替の実装形態では、スイッチトランジスタ（switch transistor）などの他のタイプのスイッチが、トランスミッションゲートＴ１およびＴ２に取って代わり得ることが理解されよう。インバータ１２０および１２５は、図１Ｂにより詳細に示されている。インバータ１２０は、ＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１によって形成される。トランジスタＰ１のソースは、電源電圧ＶＤＤのための電源ノードに接続し、一方、トランジスタＰ１のドレインは、トランジスタＮ１のドレインに接続し、これは、順に、そのソースを接地に接続される。トランジスタＰ１およびＮ１のドレインは、フィルタ重みビットノードｗｔを形成する。インバータ１２５は、ＰＭＯＳトランジスタＰ２およびＮＭＯＳトランジスタＮ２によって形成されるので、インバータ１２５も類似している。トランジスタＰ２のソースは、電源ノードに接続し、一方、トランジスタＰ２のドレインは、トランジスタＮ２のドレインに接続し、これは、順に、そのソースを接地に接続される。トランジスタＰ２およびＮ２のドレインは、コンプリメントフィルタ重みビットノードｗｔｂを形成する。インバータ１２０および１２５の交差結合を完成するために、フィルタ重みビットノードｗｔは、トランジスタＰ２およびＮ２のゲートに接続され、一方、コンプリメントフィルタ重みビットノードｗｔｂは、トランジスタＰ１およびＮ１のゲートに接続される。
【0014】
[0021] 再び図１Ａを参照すると、トランスミッションゲートＴ１は、ＰＭＯＳトランジスタＰ３およびＮＭＯＳトランジスタＮ３の並列組合せによって形成される。トランジスタＰ３およびＮ３のソースは、フィルタ重みビットノードｗｔに接続し、一方、それらのドレインは、出力ノード１０５に接続する。同様に、トランスミッションゲートＴ２は、ＰＭＯＳトランジスタＰ４およびＮＭＯＳトランジスタＮ４の並列組合せによって形成される。トランジスタＰ４およびＮ４のソースは、コンプリメントフィルタ重みビットノードｗｔｂに接続し、一方、それらのドレインは、出力ノード１０５に接続する。
【0015】
[0022] 出力ノード１０５に接続している唯一のスイッチは、トランスミッションゲートＴ１およびＴ２によって形成されるような第１および第２のスイッチである。出力ノード１０５と接地との間に接続する、いかなるリセットスイッチトランジスタまたは読み出しワード線も存在しない。このリセットスイッチトランジスタが存在しないことは、ＣｉＭビットセル１００の密度に関して非常に有利である。従来のスタティックランダムアクセスメモリ（ＳＲＡＭ）ビットセルは、６つのトランジスタ（６Ｔ）を使用して形成されることに留意されたい。このような従来の６Ｔビットセルは、４本のポリシリコン線を使用して半導体基板上に形成され得る。読み出しワード線スイッチトランジスタを排除することによって、ビットセル１００もまた、４本のポリシリコン（ポリ）線を使用して実装され得る。したがって、ビットセル１００は、４本のポリシリコン線のピッチ（four polysilicon line pitch）内に収まる。次に、ビットセル１００の例となるレイアウトについてより詳細に説明する。トランジスタＰ１、Ｎ１、Ｐ２、Ｎ２、Ｐ３、Ｎ３、Ｐ４、およびＮ４は、ビットセル部分２００を形成するために、図２に示されるように４ポリピッチ（4-poly pitch）内で半導体基板上にレイアウトされ得る。これらのトランジスタのポリ線は、１から４まで番号付けされている。ＰＭＯＳトランジスタは、ＰＭＯＳ拡散領域上に形成され、一方、ＮＭＯＳトランジスタは、ＮＭＯＳ拡散領域上に形成される。ポリ線とＮＭＯＳまたはＰＭＯＳ拡散領域との交差部（intersection）は、それぞれ対応するＮＭＯＳまたはＰＭＯＳトランジスタのためのゲートを形成する。再び図１Ｂを参照すると、インバータ１２０におけるトランジスタＰ１のためのゲートは、ポリゲート領域ＬＰ１に対応するものとして指定され得る。同様に、インバータ１２０におけるトランジスタＮ１のためのゲートは、ポリゲート領域ＬＮ１に対応するものとして指定されている。これと同じ名称が、図２でも使用されている。したがって、ビットセル１００におけるトランジスタＰ１のためのゲートが、ポリ線１におけるポリゲート領域ＬＰ１によって形成される。ポリゲート領域ＬＰ１に隣接するＰＭＯＳ拡散領域におけるＶＤＤノードは、トランジスタＰ１のためのソースを形成し、一方、ポリゲート領域ＬＰ１に隣接するＰＭＯＳ拡散領域におけるフィルタ重みビットノードｗｔは、ドレインを形成する。ビットセル１００において、フィルタ重みビットノードｗｔは、インバータ１２０のための出力ノードである。インバータ１２０のためのトランジスタＮ１は、そのゲートがポリ線１におけるポリゲート領域ＬＮ１によって形成される点で類似している。図示されていないポリカット（poly cut）が、ポリ線１におけるポリゲート領域ＬＰ１およびＬＮ１を分離することに留意されたい。同様のポリカットが、同様に残りのポリ線も分離する。トランジスタＮ１のソースは、ポリ線１に隣接するＮＭＯＳ拡散領域におけるＶＳＳ（接地）ノードによって形成される。同様に、トランジスタＮ１のドレインは、ポリ線１の他方の側のＮＭＯＳ拡散領域におけるフィルタ重みビットノードｗｔによって形成される。
【0016】
[0023] 再び図１Ｂを参照すると、インバータ１２５におけるトランジスタＰ２のためのゲートは、ポリゲート領域ＬＰ２に対応するものとしてラベル付けされ得る。同様に、インバータ１２５におけるトランジスタＮ２のゲートは、ポリゲート領域ＬＮ２に対応するものとしてラベル付けされている。これと同じ名称が、先と同様に図２でも使用されている。したがって、トランジスタＰ２のためのゲートが、ビットセル１００のためのポリ線４におけるポリゲート領域ＬＰ２によって形成される。このポリゲート領域ＬＰ２に隣接するＰＭＯＳ拡散領域におけるＶＤＤノードが、このトランジスタＰ２のためのソースを形成し、一方、ポリゲート領域ＬＰ２に隣接するＰＭＯＳ拡散領域におけるコンプリメントフィルタ重みビットノード（ｗｔｂ）が、ドレインを形成する。インバータ１２５のためのトランジスタＮ２は、そのゲートがポリ線４におけるポリゲート領域ＬＮ２によって形成される点で類似している。トランジスタＮ２のソースが、ポリ線４の一方の側のＮＭＯＳ拡散領域におけるＶＳＳ（接地）ノードによって形成され、一方、トランジスタＮ２のためのドレインが、ポリ線４の他方の側のＮＭＯＳ拡散領域におけるコンプリメントフィルタ重み出力ノード（ｗｔｂ）によって形成される。
【0017】
[0024] 再び図１Ａを参照すると、トランスミッションゲートＴ１におけるトランジスタＰ３のためのゲートノードが、ＴＰ１として示され得る。同様に、トランスミッションゲートＴ１におけるトランジスタＮ３のためのゲートノードが、ＴＮ１として示され得る。したがって、図３のビットセル１００のためのポリ線２は、トランジスタＰ３のための対応するポリゲート領域ＴＰ１を形成し、トランジスタＮ３のための対応するポリゲート領域ＴＮ１を形成する。図１Ａに見られるように、トランスミッションゲートＴ２におけるトランジスタＰ４のためのゲートノードが、ＴＰ２として示され得、一方、トランスミッションゲートＴ２における各トランジスタＮ４のためのゲートノードが、ＴＮ２として示され得る。したがって、図２のビットセル１００のためのポリ線３は、トランジスタＰ４のための対応するポリゲート領域ＴＰ２を形成し、トランジスタＮ４のための対応するポリゲート領域ＴＮ２を形成する。
【0018】
[0025] ＣｉＭビットセル１００は、少なくとも３つのフェーズまたはモードで動作する。まず、コントローラまたは書き込みドライバが、書き込み動作中に、フィルタ重みビットをＣｉＭビットセル１００に書き込む。書き込み動作後、キャパシタは、リセットフェーズとしても示され得るプリチャージフェーズにおいてプリチャージされる。キャパシタがプリチャージされた状態で（with）、評価フェーズが行われ得、ここで、入力ビットが第１および第２のスイッチを制御する。フィルタ重みビットおよび入力ビットの状態に応じて、次いで、第１および第２のスイッチは、キャパシタとの組み合わせで、評価フェーズ中に論理ゲートとして機能して、入力ビットとフィルタ重みビットの有効バイナリ乗算（effective binary multiplication）に応答して、読み出しビット線の電圧を調整（adjust）する。以下の説明は、書き込み動作の実装形態に向けられる。
【0019】
[0026] 従来の６－Ｔ ＳＲＡＭビットセルにおいて書き込み動作を行うためには、アクセストランジスタのペアがオンに切り替えられて、その交差結合インバータをビット線のペアに結合する。２つのアクセストランジスタに加えて、交差結合インバータからの４つのトランジスタは、従来のＳＲＡＭビットセルを完成する６つのトランジスタである。交差結合インバータには２本のポリ線が必要であり、アクセストランジスタのペアにはさらに２本のポリ線が必要であり、これにより、従来のＳＲＡＭビットセルもまた、４ポリピッチ内に収まる。しかし、ＣｉＭビットセル１００においてアクセストランジスタの等価物は存在しない（関連するビット線のペアの等価物も存在しない）。アクセストランジスタを使用する代わりに、出力ノードと接地との間に結合されたリセットトランジスタを閉じることを通じて出力ノードを接地することが知られてきた。次いで、出力ノード上のこの論理０は、第１のスイッチまたは第２のスイッチのうちの対応する１つを閉じることを通じて、ビットセルに書き込まれ得る。しかし、ＣｉＭビットセル１００には、このようなリセットスイッチトランジスタがない。いかなるアクセストランジスタ（およびそれらのビット線）も必要とせず、リセットスイッチトランジスタも必要としない書き込み動作が本明細書で開示される。これは、密度（半導体ダイ領域空間（semiconductor die area space)）の所与の領域内のビットセルの数）を増大させる際に非常に有利である。書き込み動作には、２つの主な実装形態がある。以下の説明は、最初に容量結合書き込み動作に向けられ、次に非容量結合書き込み動作について説明する。
【0020】
［容量結合書き込み動作］
【0021】
[0027] 容量結合書き込み動作が、第１および第２のスイッチが一般的な形態で示されているＣｉＭビットセルを参照して説明される。これらのスイッチは、ＣｉＭビットセル１００について説明したようにトランスミッションゲートＴ１およびＴ２を使用して、または個々のスイッチトランジスタ（ＰＭＯＳまたはＮＭＯＳのいずれか）を通じて実装され得る。一般的なＣｉＭビットセル３００および対応する書き込みドライバ（またはコントローラ）３０５が、図３に示されている。容量結合書き込み動作は、いくつかの異なる方法で行われ得る。第１の技法では、書き込みドライバ３０５は、第１のスイッチおよび第２のスイッチが両方とも開いている間に、電源電圧ＶＤＤを、例えば、それぞれインバータ１２０および１２５におけるトランジスタＮ１およびＮ２のための略閾値電圧Ｖｔｈまで低下させる。この電源電圧の低下に先立って、フィルタ重みビットノードｗｔは、ビットセルの前に記憶された（previously-stored）バイナリ値に応じて、電源電圧ＶＤＤにチャージされるか、または接地にディスチャージされるかのいずれかである。コンプリメントフィルタ重みビットノードｗｔｂは、相補的な電圧を有し、これにより、それは、ディスチャージされる（フィルタ重みビットノードｗｔはチャージされる）か、または電源電圧ＶＤＤにチャージされる（フィルタ重みビットノードｗｔはディスチャージされる）かのいずれかである以下の説明では、電源電圧ＶＤＤにチャージされたノードをハイノード（high node）と呼び、一方、接地にディスチャージされたノードをローノード（low node）と呼ぶ。電源電圧ＶＤＤの低下は、ハイノードを略閾値電圧までディスチャージさせる。このとき、ローノードは、ディスチャージされたままである。
【0022】
[0028] 電力スイッチ電圧ＶＤＤのこの低下は、インバータ１２０および１２５のみに適用されることに留意されたい。例えば、書き込みドライバ３０５への電源電圧（図示せず）は、この低下の影響を受けない。電源電圧ＶＤＤの降下に先立って、読み出しビット線ＲＢＬは、読み出しビット線ＲＢＬと対応する電圧供給ノードとの間に結合するＰＭＯＳトランジスタＰ５をオンに切り替えることによって、電源電圧に（またはコモンモード電圧に）チャージされた。例えば、コントローラ３０５は、読み出しビット線をチャージ（charge）するために、アクティブローのプリチャージ信号（プリチャージ＿ｎ）をディスチャージし得る。
【0023】
[0029] 電源電圧ＶＤＤが低下した後、次いで、書き込みドライバ３０５は、第１のスイッチと第２のスイッチとの両方を閉じる。したがって、フィルタ重みビットノードｗｔおよびコンプリメントフィルタ重みビットノード（ならびに出力ノード１０５）の両方が、前に記憶されたバイナリ値がバイナリ１であったかバイナリ０であったかにかかわらず、閾値電圧Ｖｔｈの略２分の１にチャージされることになる。第１および第２のスイッチが閉じられた状態で、次いで、書き込みドライバ３０５は、トランジスタＰ５をオフに切り替え、接地と読み出しビット線ＲＢＬとの間に結合するＮＭＯＳトランジスタＮ５をオンに切り替えることなどによって、読み出しビット線ＲＢＬをディスチャージし得る。例えば、書き込みドライバ３０５は、読み出しビット線ＲＢＬをディスチャージするためにトランジスタＮ５のゲートを駆動するアクティブハイディスチャージ信号をアサート（assert）するとともに、トランジスタＰ５をオフに切り替えるためのプリチャージ＿ｎ信号もチャージし得る。読み出しビット線のこのディスチャージは、キャパシタを介して容量結合して、出力ノード１０５、フィルタ重みビットノードｗｔ、およびコンプリメントフィルタ重みビットノードｗｔｂを略０ボルトにディスチャージする。
【0024】
[0030] 出力ノード１０５がディスチャージされた状態で、次いで、この「バイナリ０」は、第１および第２のスイッチについての対応する相補的なスイッチング状態によって、フィルタ重みビットについての所望のバイナリ値をＣｉＭビットセル３００に書き込むために、適切なフィルタ重みビットノードに書き込まれ得る。例えば、書き込みドライバ３０５がバイナリハイ値をＣｉＭビットセル３００に書き込むと仮定する。その場合、書き込みドライバ３０５は、電源電圧ＶＤＤがそのデフォルト値に復元される間、第２のスイッチを閉じたままにし、第１のスイッチを開くことによって、バイナリ０を相補的なフィルタ重みビットノードｗｔｂに印加する。したがって、ビットセル１００において、書き込みドライバは、電源電圧ＶＤＤが同じバイナリ値を書き込むために復元される間、第２のトランスミッションゲート（second transmission gate）を閉じ、第１のトランスミッションゲートを開くことになる。逆に、書き込みドライバ３０５が、電源電圧ＶＤＤがそのデフォルト値に復元される間、代わりに第２のスイッチを開き、第１のスイッチを閉じたままにする場合、フィルタ重みビットについてのバイナリ１値（binary one value）が、ＣｉＭビットセル３００に書き込まれている。フィルタ書き込みビットがビットセル３００に書き込まれている状態で、次いで、ドライバ３０５は、読み出しビット線を、電源電圧（またはコモンモード電圧）にチャージされているそのデフォルト状態に戻すように復元し得る。
【0025】
[0031] 代替の容量結合書き込み動作では、書き込みドライバ３０５は、代わりに、電源電圧ＶＤＤを部分的にディスチャージするだけでなく、電源電圧ＶＤＤを完全にディスチャージし、読み出しビット線ＲＢＬをディスチャージし、第１のスイッチおよび第２のスイッチを閉じ得る。したがって、出力ノード１０５の電圧は、前述したように略Ｖｔｈ／２までディスチャージされる。書き込まれるべきバイナリ値に応じて、次いで、書き込みドライバ３０５は、第１および第２のスイッチを相補的なスイッチング状態に構成し、読み出しビット線ＲＢＬを電源電圧ＶＤＤに戻すように復元する。読み出しビット線電圧のこの昇圧は、キャパシタを介して容量結合して、出力ノード１０５の電圧を、例えば、電源電圧ＶＤＤの略４分の１に昇圧する。出力ノード１０５の電圧のこの正の昇圧は、対応するフィルタ重みビットノードの電圧を昇圧させるために、スイッチのうちの閉じられた１つを介して結合する。例えば、相補的なスイッチング状態において、第１のスイッチが閉じられ、第２のスイッチが開かれる場合、フィルタ重みビットノードｗｔは、電源電圧ＶＤＤの略４分の１に充電されることになる。フィルタ重みビットノードｗｔの電圧のこの昇圧は、インバータ１２５におけるトランジスタＮ２をわずかにオンにして、コンプリメントフィルタ重みビットノードｗｔｂの電圧をディスチャージさせる。次いで、書き込みドライバ３０５は、インバータ１２０および１２５への電源電圧ＶＤＤを復元して、ＣｉＭビットセル３００へのバイナリ１値の書き込みを完了し得る。代わりに、第２のスイッチが閉じられ、第１のスイッチが開かれた場合、バイナリ０値（binary zero value）がＣｉＭビットセル３００に書き込まれることになる。フィルタ重みビットがＣｉＭビットセル３００に書き込まれた状態で、次いで、書き込みドライバ３０５は、読み出しビット線電圧をそのデフォルト値に戻すように復元し得る。
【0026】
[0032] 前述の容量結合書き込み動作は、読み出しビット線ＲＢＬのディスチャージをそれぞれ伴っている。読み出しビット線ＲＢＬは、複数のＣｉＭビットセル（例えば、ビットセルの列）にわたって延在するので、読み出しビット線ＲＢＬのキャパシタンスは、読み出しビット線電圧のディスチャージおよびその復元がかなりの量の電力を消費するように、大きい場合がある。この電力消費を回避するために、読み出しビット線ＲＢＬ電圧がそのデフォルト値に維持されるように、読み出しビット線ＲＢＬからの容量結合を使用しない「アンカー」書き込み動作が代わりに行われ得る。次に、アンカー書き込み動作についてより詳細に説明する。
【0027】
［アンカー書き込み動作］
【0028】
[0033] アンカー書き込み動作では、書き込みドライバ３０５は、読み出しビット線電圧をそのデフォルト値に維持し、第１および第２のスイッチが閉じている間に電源電圧ＶＤＤを接地にディスチャージすることによって開始する。したがって、出力ノード１０５の電圧は、閾値電圧Ｖｔｈの略２分の１まで降下することになる。次いで、書き込みドライバ３０５は、フィルタ重みビットのバイナリ値に応じて、スイッチを相補的なスイッチング状態に構成する。バイナリ値がバイナリ１である場合、第１のスイッチが閉じられ、一方、第２のスイッチは開かれる。その場合、出力ノード１０５上の残留電荷は、コンプリメントフィルタ重みビットノードｗｔｂを接地するために、インバータ１２５におけるトランジスタＮ２を弱くオンにさせる（weakly turn on）。次いで、書き込みドライバ３０５は、バイナリ１値の書き込みを完了するために、フィルタ重みビットノードｗｔが電源電圧ＶＤＤにチャージされるように、電源電圧ＶＤＤを復元する。逆に、バイナリ値がバイナリ０である場合、電源電圧ＶＤＤの復元に先立って、第２のスイッチが閉じられ、一方、第１のスイッチは開かれる。アンカー書き込み動作は、読み出しビット線上の電荷を保存するが、書き込みマージンは、容量結合書き込み動作に対して生じるほどロバストではない場合がある。次に、本明細書に開示されるＣｉＭビットセルのいくつかの例となる編成またはアレイについて説明する。
【0029】
［いくつかの例となるＣｉＭビットセルアレイ］
【0030】
[0034] 本明細書で開示されるＣｉＭビットセルは、積和演算（ＭＡＣ）回路を形成するように編成され得る。次に、図４に示す例となるＭＡＣ回路４００について説明する。ＭＡＣ回路４００は、ＣｉＭビットセル１００または３００について説明したように配列された複数のＣｉＭビットセルを含む。一般に、ＭＡＣ回路４００に含まれるビットセルの数は、フィルタサイズに依存することになる。例示の明確さのために、ＭＡＣ回路４００は、０番目のフィルタ重みビットＷ０を記憶する０番目のビットセルから６番目のフィルタ重みビットＷ６を記憶する６番目のビットセルまでの範囲にわたるちょうど７つのＣｉＭビットセルを含むように示されている。各ビットセルは、書き込みドライバ（図示せず）によって制御されるように、書き込み動作中に、ビットセル１００または３００に関して説明したように動作する。
【0031】
[0035] 複数のＭＡＣ回路が、図５に示されるようなメモリアレイ５００を形成するように配列され得る。ビットセル１００または３００の各列は、対応するＭＡＣ回路を形成する。例えば、フィルタサイズは、アレイ５００において１２８であり、これにより、アレイ５００における各列は、１２８個のビットセル１００または３００を有する。したがって、入力ベクトル５２０は、１番目のアクティベーションビットｄｉｎ１から１２８番目のアクティベーションビットｄｉｎ１２８までの範囲にわたる１２８個の入力ビット（これらは、アクティベーションビットとしても示され得る）を有することになる。フィルタ重みビットをメモリアレイ５００に書き込むための書き込み動作後、入力ベクトル５２０は順次変化し、これにより、各ＭＡＣ回路は、ＣｉＭビットセルにおけるキャパシタがプリチャージされるリセットフェーズと、それに続く、アクティベーションビットが対応するフィルタ重みビットによって乗算される計算フェーズと、を行う。計算フェーズは、入力ベクトル５２０の各サンプルに対する累積フェーズによって後続され得る。ｄｉｎ１などの各入力サンプルは、マルチビット入力サンプルであり得ることに留意されたい。例えば、ｄｉｎ１は、３ビット幅のサンプルｄｉｎ１であり得る。各ＣｉＭビットセルがバイナリ乗算を行うので、マルチビット入力サンプルにおける様々なビットは、アレイ５００における各ＭＡＣ回路によって順次処理される。したがって、各ＭＡＣ回路についての順次積分器５０５は、マルチビット入力サンプルの重みに従って、累積結果を重み付けするように機能する。例えば、入力ベクトル５２０の各サンプルが、最下位ビット（ＬＳＢ）サンプルから最上位ビット（ＭＳＢ）サンプルまでの範囲にわたる３ビット幅のサンプルであると仮定する。したがって、各順次積分器５０５は、それらのビット重みに従って累積結果を合計する。加えて、フィルタ重み自体が、マルチビットフィルタ重みであり得る。各差動ビットセル（each differential bitcell）がバイナリフィルタ重みを記憶するので、１つのＭＡＣ回路が、１つのフィルタ重みビット（例えば、ＬＳＢ重み）のために使用され得、隣接するＭＡＣ回路が、次の最上位フィルタ重みビットのために使用され得、以下同様である。このような実施形態では、３つの隣接するＭＡＣ回路が、３ビット幅のフィルタ重みの実施形態のために使用されることになる。マルチビット重み合計回路（multi-bit weight summation circuit）５１０が、（マルチビット入力サンプルの場合に必要に応じて対応する順次積分器５０５を通して処理されるような）対応するＭＡＣ累積値を累積し、フィルタ重みビットのバイナリ重みに従ってＭＡＣ累積値を合計する。最後に、アナログデジタル変換器（ＡＤＣ）５１５は、最終累積結果をデジタル化する。しかしながら、このデジタル化は、ニューロンバイアスを本質的にキャンセルする各ＭＡＣ回路についての差動読み出しビット線電圧により、大幅に簡略化される。
【0032】
[0036] 次に、図６のフローチャートを参照して、ＣｉＭビットセルへの例となる容量結合書き込み方法について説明する。方法は、ビットノードおよびコンプリメントビットノードを駆動する交差結合インバータのペアのための電源電圧をデフォルト値から低減する動作６００を含む。閾値電圧（threshold voltage）または接地のいずれかへの電源電圧の低減は、動作６００の一例である。方法はまた、電源電圧が低減されている間に行われる動作６０５を含み、ビットノードと出力ノードとの間に結合された第１のスイッチを閉じ、コンプリメントビットノードと出力ノードとの間に結合された第２のスイッチを閉じることを含む。ビットセル１００における両方のトランスミッションゲートまたはビットセル３００におけるこれらスイッチの両方を閉じることは、動作６０５の一例である。方法は、第１のスイッチおよび第２のスイッチを相補的なスイッチング状態に置くために、ビットセルに書き込まれるべきビットのバイナリ値に応答して、第１のスイッチまたは第２のスイッチのいずれかを選択的に開く動作６１０をさらに含む。容量結合書き込み動作中にいずれかのスイッチを選択的に開くことは、動作６１０の一例である。加えて、方法は、出力ノードに容量結合された読み出しビット線の電圧を調整する動作６１５を含む。読み出しビット線電圧の接地へのディスチャージ（または読み出しビット線電圧の電源電圧レベルへのチャージ）は、動作６１５の一例である。最後に、方法は、前述したように、書き込み動作を完了するために、電源電圧をデフォルト値に復元する動作６２０を含む。
【0033】
[0037] 本明細書で開示されるようなコンピュートインメモリビットセルは、有利には、任意の好適なモバイルデバイスまたは電子システムに組み込まれ得る。例えば、図７に示すように、セルラ電話（cellular telephone）７００、ラップトップコンピュータ７０５、およびタブレットＰＣ７１０はすべて、本開示による機械学習アプリケーションなどのためのコンピュートインメモリビットセルを有するコンピュートインメモリを含み得る。音楽プレーヤ、ビデオプレーヤ、通信デバイス、およびパーソナルコンピュータなどの他の例示的な電子システムもまた、本開示に従って構築されたコンピュートインメモリを用いて構成され得る。
【0034】
[0038]多くの修正、置換および変形が、本開示の範囲から逸脱することなく、本開示のデバイスの材料、装置、構成および使用方法において、ならびにそれらに対して、行われ得ることが理解されよう。この点を踏まえると、本開示の範囲は、本明細書に例示および説明された特定の実施形態のものに限定されるべきではなく、これは、それらが単にそれのいくつかの例にすぎないためであり、むしろ、以下に添付された特許請求の範囲およびそれらの機能的な同等物の範囲に完全に相応すべきである。
以下に本願の出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］ ビットセルであって、
ビットノードおよびコンプリメントビットノードを有する交差結合インバータのペアと、
出力ノードと、
読み出しビット線と、
前記読み出しビット線と前記出力ノードとの間に結合されたキャパシタと、
前記ビットノードと前記出力ノードとの間に結合された第１のスイッチと、
前記コンプリメントビットノードと前記出力ノードとの間に結合された第２のスイッチと、前記第１のスイッチおよび前記第２のスイッチは、前記出力ノードに結合された唯一のスイッチである、
を備えるビットセル。
［Ｃ２］ 前記第１のスイッチは、第１のトランスミッションゲートを備え、前記第２のスイッチは、第２のトランスミッションゲートを備える、Ｃ１に記載のビットセル。
［Ｃ３］ 前記第１のスイッチは、第１のスイッチトランジスタを備え、前記第２のスイッチは、第２のスイッチトランジスタを備える、Ｃ１に記載のビットセル。
［Ｃ４］ 前記第１のスイッチおよび前記第２のスイッチを相補的なスイッチング状態に切り替えるように構成された書き込みドライバをさらに備える、Ｃ１に記載のビットセル。
［Ｃ５］ 前記書き込みドライバは、前記書き込み動作中に前記出力ノードの電圧を低減するために、前記書き込み動作中に前記読み出しビット線の電圧をディスチャージするようにさらに構成される、Ｃ４に記載のビットセル。
［Ｃ６］ 前記書き込みドライバは、前記書き込み動作中に前記交差結合インバータのための電源電圧をディスチャージするようにさらに構成される、Ｃ５に記載のビットセル。
［Ｃ７］ 前記書き込みドライバは、前記書き込み動作中に前記出力ノードの電圧を増大させるために、前記読み出しビット線の電圧を、接地から電源電圧までチャージするようにさらに構成される、Ｃ４に記載のビットセル。
［Ｃ８］ 前記書き込みドライバは、前記書き込み動作中に前記交差結合インバータのための電源電圧をディスチャージするようにさらに構成される、Ｃ７に記載のビットセル。
［Ｃ９］ 前記ビットセルは、積和演算ＭＡＣ回路を形成するために、追加のビットセルの列に含まれる、Ｃ１に記載のビットセル。
［Ｃ１０］ 前記ＭＡＣ回路は、追加のＭＡＣ回路のアレイと共に含まれる、Ｃ９に記載のビットセル。
［Ｃ１１］ 前記ビットセルは、セルラ電話内に統合される、Ｃ１に記載のビットセル。
［Ｃ１２］ 前記ビットセルは、半導体ダイ上で４本のポリシリコン線のピッチ内に統合される、Ｃ１に記載のビットセル。
［Ｃ１３］ ビットセルへの書き込み動作のための方法であって、
ビットノードおよびコンプリメントビットノードを駆動する交差結合インバータのペアのための電源電圧をデフォルト値から低減することと、
前記電源電圧が前記デフォルト値から低減されている間、前記ビットノードと出力ノードとの間に結合された第１のスイッチを閉じ、前記コンプリメントビットノードと前記出力ノードとの間に結合された第２のスイッチを閉じることと、
前記第１のスイッチおよび前記第２のスイッチを相補的なスイッチング状態に置くために、前記書き込み動作のためのビットのバイナリ値に応答して、前記第１のスイッチまたは前記第２のスイッチのいずれかを選択的に開くことと、
前記出力ノードに容量結合された読み出しビット線の電圧を調整することと、
前記書き込み動作を完了するために、前記電源電圧を前記デフォルト値に復元することと、
を備える方法。
［Ｃ１４］ 前記電源電圧を前記低減することは、前記電源電圧を接地にディスチャージすることを備える、Ｃ１３に記載の方法。
［Ｃ１５］ 前記読み出しビット線の前記電圧を調整することは、前記相補的なスイッチング状態の間に、前記読み出しビット線の前記電圧を、接地から電源電圧レベルまでチャージすることを備える、Ｃ１５に記載の方法。
［Ｃ１６］ 前記電源電圧を前記低減することは、前記電源電圧を、前記デフォルト値からトランジスタ閾値電圧に略等しくなるまでディスチャージすることを備える、Ｃ１３に記載の方法。
［Ｃ１７］ 前記読み出しビット線の前記電圧を前記調整することは、前記相補的なスイッチング状態に先立って、前記読み出しビット線の前記電圧を接地にディスチャージすることを備える、Ｃ１６に記載の方法。
［Ｃ１８］ 前記第１のスイッチまたは前記第２のスイッチのいずれかを前記選択的に開くことは、前記バイナリ値がバイナリ１値であることに応答して、前記第１のスイッチを開くことを備える、Ｃ１７に記載の方法。
［Ｃ１９］ 前記第１のスイッチまたは前記第２のスイッチのいずれかを前記選択的に開くことは、前記バイナリ値がバイナリ０値であることに応答して、前記第２のスイッチを開くことを備える、Ｃ１７に記載の方法。
［Ｃ２０］ ビットセルへの書き込み動作のための方法であって、
ビットノードおよびコンプリメントビットノードを駆動する交差結合インバータのペアのための電源電圧をデフォルト値から接地にディスチャージすることと、
前記電源電圧が低減されている間、前記ビットノードと出力ノードとの間に結合された第１のスイッチを閉じ、前記コンプリメントビットノードと前記出力ノードとの間に結合された第２のスイッチを閉じることと、
前記第１のスイッチおよび前記第２のスイッチを相補的なスイッチング状態に置くために、前記ビットセルに書き込まれるべきビットのバイナリ値に応答して、前記第１のスイッチまたは前記第２のスイッチのいずれかを選択的に開くことと、
前記相補的なスイッチング状態の間に、前記書き込み動作を完了するために、前記電源電圧を前記デフォルト値に復元することと、
を備える方法。
［Ｃ２１］ 前記第１のスイッチまたは前記第２のスイッチを選択的に開くことは、前記ビットの前記バイナリ値がバイナリ１値であることに応答して、前記第１のスイッチを開くことを備える、Ｃ２０に記載の方法。
［Ｃ２２］ 前記第１のスイッチまたは前記第２のスイッチを選択的に開くことは、前記ビットの前記バイナリ値がバイナリ０値であることに応答して、前記第２のスイッチを開くことを備える、Ｃ２０に記載の方法。
［Ｃ２３］ 前記書き込み動作中に、前記出力ノードに容量結合された読み出しビット線の電圧をデフォルト値に維持することをさらに備える、Ｃ２０に記載の方法。
［Ｃ２４］ 前記第１のスイッチまたは前記第２のスイッチを選択的に開くことは、第１のトランスミッションゲートまたは第２のトランスミッションゲートのいずれかを選択的に開くことを備える、Ｃ２０に記載の方法。
［Ｃ２５］ メモリであって、
ビットノードおよびコンプリメントビットノードを有する交差結合インバータのペアと、
出力ノードと、
読み出しビット線と、
前記読み出しビット線と前記出力ノードとの間に結合されたキャパシタと、
前記ビットノードと前記出力ノードとの間に結合された第１のスイッチと、
前記コンプリメントビットノードと前記出力ノードとの間に結合された第２のスイッチと、
前記交差結合インバータに書き込まれるべきバイナリ値に応答して、前記読み出しビット線からの電圧を、前記ビットノードおよび前記コンプリメントビットノードから選択されたノードに容量結合するために、前記読み出しビット線の電圧を調整するように構成された書き込みドライバと、
を備えるメモリ。
［Ｃ２６］ 前記第１のスイッチは、第１のトランスミッションゲートを備え、前記第２のスイッチは、第２のトランスミッションゲートを備える、Ｃ２５に記載のメモリ。
［Ｃ２７］ 前記第１のスイッチは、第１のスイッチトランジスタを備え、前記第２のスイッチは、第２のスイッチトランジスタを備える、Ｃ２５に記載のメモリ。
［Ｃ２８］ 前記書き込みドライバは、前記書き込み動作中に前記交差結合インバータのための電源電圧を接地にディスチャージするようにさらに構成される、Ｃ２５に記載のメモリ。
［Ｃ２９］ 前記書き込みドライバは、前記書き込み動作中に前記交差結合インバータのための電源電圧を接地に部分的にディスチャージするようにさらに構成される、Ｃ２５に記載のメモリ。
以下に本願の出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］ ビットセルであって、
ビットノードおよびコンプリメントビットノードを有する交差結合インバータのペアと、
出力ノードと、
読み出しビット線と、
前記読み出しビット線と前記出力ノードとの間に結合されたキャパシタと、
前記ビットノードと前記出力ノードとの間に結合された第１のスイッチと、
前記コンプリメントビットノードと前記出力ノードとの間に結合された第２のスイッチと、前記第１のスイッチおよび前記第２のスイッチは、前記出力ノードに結合された唯一のスイッチである、
を備えるビットセル。
［Ｃ２］ 前記第１のスイッチは、第１のトランスミッションゲートを備え、前記第２のスイッチは、第２のトランスミッションゲートを備える、Ｃ１に記載のビットセル。
［Ｃ３］ 前記第１のスイッチは、第１のスイッチトランジスタを備え、前記第２のスイッチは、第２のスイッチトランジスタを備える、Ｃ１に記載のビットセル。
［Ｃ４］ 前記第１のスイッチおよび前記第２のスイッチを相補的なスイッチング状態に切り替えるように構成された書き込みドライバをさらに備える、Ｃ１に記載のビットセル。
［Ｃ５］ 前記書き込みドライバは、前記書き込み動作中に前記出力ノードの電圧を低減するために、前記書き込み動作中に前記読み出しビット線の電圧をディスチャージするようにさらに構成される、Ｃ４に記載のビットセル。
［Ｃ６］ 前記書き込みドライバは、前記書き込み動作中に前記交差結合インバータのための電源電圧をディスチャージするようにさらに構成される、Ｃ５に記載のビットセル。
［Ｃ７］ 前記書き込みドライバは、前記書き込み動作中に前記出力ノードの電圧を増大させるために、前記読み出しビット線の電圧を、接地から電源電圧までチャージするようにさらに構成される、Ｃ４に記載のビットセル。
［Ｃ８］ 前記書き込みドライバは、前記書き込み動作中に前記交差結合インバータのための電源電圧をディスチャージするようにさらに構成される、Ｃ７に記載のビットセル。
［Ｃ９］ 前記ビットセルは、積和演算ＭＡＣ回路を形成するために、追加のビットセルの列に含まれる、Ｃ１に記載のビットセル。
［Ｃ１０］ 前記ＭＡＣ回路は、追加のＭＡＣ回路のアレイと共に含まれる、Ｃ９に記載のビットセル。
［Ｃ１１］ 前記ビットセルは、セルラ電話内に統合される、Ｃ１に記載のビットセル。
［Ｃ１２］ 前記ビットセルは、半導体ダイ上で４本のポリシリコン線のピッチ内に統合される、Ｃ１に記載のビットセル。
［Ｃ１３］ ビットセルへの書き込み動作のための方法であって、
ビットノードおよびコンプリメントビットノードを駆動する交差結合インバータのペアのための電源電圧をデフォルト値から低減することと、
前記電源電圧が前記デフォルト値から低減されている間、前記ビットノードと出力ノードとの間に結合された第１のスイッチを閉じ、前記コンプリメントビットノードと前記出力ノードとの間に結合された第２のスイッチを閉じることと、
前記第１のスイッチおよび前記第２のスイッチを相補的なスイッチング状態に置くために、前記書き込み動作のためのビットのバイナリ値に応答して、前記第１のスイッチまたは前記第２のスイッチのいずれかを選択的に開くことと、
前記出力ノードに容量結合された読み出しビット線の電圧を調整することと、
前記書き込み動作を完了するために、前記電源電圧を前記デフォルト値に復元することと、
を備える方法。
［Ｃ１４］ 前記電源電圧を前記低減することは、前記電源電圧を接地にディスチャージすることを備える、Ｃ１３に記載の方法。
［Ｃ１５］ 前記読み出しビット線の前記電圧を調整することは、前記相補的なスイッチング状態の間に、前記読み出しビット線の前記電圧を、接地から電源電圧レベルまでチャージすることを備える、Ｃ１５に記載の方法。
［Ｃ１６］ 前記電源電圧を前記低減することは、前記電源電圧を、前記デフォルト値からトランジスタ閾値電圧に略等しくなるまでディスチャージすることを備える、Ｃ１３に記載の方法。
［Ｃ１７］ 前記読み出しビット線の前記電圧を前記調整することは、前記相補的なスイッチング状態に先立って、前記読み出しビット線の前記電圧を接地にディスチャージすることを備える、Ｃ１６に記載の方法。
［Ｃ１８］ 前記第１のスイッチまたは前記第２のスイッチのいずれかを前記選択的に開くことは、前記バイナリ値がバイナリ１値であることに応答して、前記第１のスイッチを開くことを備える、Ｃ１７に記載の方法。
［Ｃ１９］ 前記第１のスイッチまたは前記第２のスイッチのいずれかを前記選択的に開くことは、前記バイナリ値がバイナリ０値であることに応答して、前記第２のスイッチを開くことを備える、Ｃ１７に記載の方法。
［Ｃ２０］ ビットセルへの書き込み動作のための方法であって、
ビットノードおよびコンプリメントビットノードを駆動する交差結合インバータのペアのための電源電圧をデフォルト値から接地にディスチャージすることと、
前記電源電圧が低減されている間、前記ビットノードと出力ノードとの間に結合された第１のスイッチを閉じ、前記コンプリメントビットノードと前記出力ノードとの間に結合された第２のスイッチを閉じることと、
前記第１のスイッチおよび前記第２のスイッチを相補的なスイッチング状態に置くために、前記ビットセルに書き込まれるべきビットのバイナリ値に応答して、前記第１のスイッチまたは前記第２のスイッチのいずれかを選択的に開くことと、
前記相補的なスイッチング状態の間に、前記書き込み動作を完了するために、前記電源電圧を前記デフォルト値に復元することと、
を備える方法。
［Ｃ２１］ 前記第１のスイッチまたは前記第２のスイッチを選択的に開くことは、前記ビットの前記バイナリ値がバイナリ１値であることに応答して、前記第１のスイッチを開くことを備える、Ｃ２０に記載の方法。
［Ｃ２２］ 前記第１のスイッチまたは前記第２のスイッチを選択的に開くことは、前記ビットの前記バイナリ値がバイナリ０値であることに応答して、前記第２のスイッチを開くことを備える、Ｃ２０に記載の方法。
［Ｃ２３］ 前記書き込み動作中に、前記出力ノードに容量結合された読み出しビット線の電圧をデフォルト値に維持することをさらに備える、Ｃ２０に記載の方法。
［Ｃ２４］ 前記第１のスイッチまたは前記第２のスイッチを選択的に開くことは、第１のトランスミッションゲートまたは第２のトランスミッションゲートのいずれかを選択的に開くことを備える、Ｃ２０に記載の方法。
［Ｃ２５］ メモリであって、
ビットノードおよびコンプリメントビットノードを有する交差結合インバータのペアと、
出力ノードと、
読み出しビット線と、
前記読み出しビット線と前記出力ノードとの間に結合されたキャパシタと、
前記ビットノードと前記出力ノードとの間に結合された第１のスイッチと、
前記コンプリメントビットノードと前記出力ノードとの間に結合された第２のスイッチと、
前記交差結合インバータに書き込まれるべきバイナリ値に応答して、前記読み出しビット線からの電圧を、前記ビットノードおよび前記コンプリメントビットノードから選択されたノードに容量結合するために、前記読み出しビット線の電圧を調整するように構成された書き込みドライバと、
を備えるメモリ。
［Ｃ２６］ 前記第１のスイッチは、第１のトランスミッションゲートを備え、前記第２のスイッチは、第２のトランスミッションゲートを備える、Ｃ２５に記載のメモリ。
［Ｃ２７］ 前記第１のスイッチは、第１のスイッチトランジスタを備え、前記第２のスイッチは、第２のスイッチトランジスタを備える、Ｃ２５に記載のメモリ。
［Ｃ２８］ 前記書き込みドライバは、前記書き込み動作中に前記交差結合インバータのための電源電圧を接地にディスチャージするようにさらに構成される、Ｃ２５に記載のメモリ。
［Ｃ２９］ 前記書き込みドライバは、前記書き込み動作中に前記交差結合インバータのための電源電圧を接地に部分的にディスチャージするようにさらに構成される、Ｃ２５に記載のメモリ。
【要約】
記憶されたビットを記憶するための交差結合インバータのペアを含むコンピュートインメモリビットセルが提供される。コンピュートインメモリビットセルは、記憶されたビットを入力ベクトルビットと乗算するための論理ゲートを含む。論理ゲートのための出力ノードが、キャパシタの第２のプレートに接続する。キャパシタの第１のプレートは、読み出しビット線に接続する。書き込みドライバは、交差結合インバータ、第１のスイッチ、および第２のスイッチへの電源電圧を制御して、記憶されたビットを交差結合インバータのペアに容量的に書き込む。
【選択図】図１Ａ
【選択図】図１Ａ
【図1A】
【図1B】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】