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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-12-22
(45)【発行日】2024-01-05
(54)【発明の名称】保護回路
(51)【国際特許分類】
H01L 21/822 20060101AFI20231225BHJP
H01L 27/04 20060101ALI20231225BHJP
H01L 21/8234 20060101ALI20231225BHJP
H01L 27/06 20060101ALI20231225BHJP
H03K 19/003 20060101ALI20231225BHJP
【ＦＩ】
H01L27/04 H
H01L27/06 102A
H01L27/06 311A
H01L27/06 311B
H03K19/003 230
【請求項の数】
4
(21)【出願番号】P 2021057050
(22)【出願日】2021-03-30
(65)【公開番号】P2022154153
(43)【公開日】2022-10-13
【審査請求日】2023-01-27
(73)【特許権者】
【識別番号】000003078
【氏名又は名称】株式会社東芝
(73)【特許権者】
【識別番号】317011920
【氏名又は名称】東芝デバイス＆ストレージ株式会社
(74)【代理人】
【識別番号】100111121
【弁理士】
【氏名又は名称】原 拓実
(74)【代理人】
【識別番号】100200104
【弁理士】
【氏名又は名称】渡邊 実
(72)【発明者】
【氏名】酒井 志徳
(72)【発明者】
【氏名】藤井 真二
【審査官】上田 智志
(56)【参考文献】
【文献】特開２０１０－２８３２９９（ＪＰ，Ａ）
【文献】特開２００９－０８１３０７（ＪＰ，Ａ）
【文献】特開２００６－１２８４２２（ＪＰ，Ａ）
【文献】特表２０１９－５１７１２７（ＪＰ，Ａ）
【文献】特開２０１０－２３９０４６（ＪＰ，Ａ）
【文献】特開２０００－０１２７８８（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２１／８２２
Ｈ０１Ｌ ２７／０４、２７／０６
Ｈ０１Ｌ ２１／８２３４
Ｈ０３Ｋ １９／００３
(57)【特許請求の範囲】
【請求項1】
第１電源線と、信号ラインと、
第２電源線と、
カソード側端部が前記第１電源線と、アノード側端部が前記信号ラインと接続された
第１ダイオードと、
カソード側端部が前記信号ラインと、アノード側端部が前記第２電源線と接続された
第２ダイオードと、
一端が前記第１電源線に接続された抵抗素子と、
前記抵抗素子の他端と前記第２電源線との間に接続された容量素子と、
前記抵抗素子と前記容量素子の間に入力端子が接続された第１インバータと、
前記第１インバータの出力端子に入力端子が接続された第２インバータと、
前記第２インバータの出力端子に入力端子が接続された第３インバータと、
ゲートが前記第３インバータの出力端子に接続され、ドレインが前記第１電源線側に
接続され、ソースが前記第２電源線側に接続された第１トランジスタと、
カソード側端部が前記第１電源線側と、アノード側端部が前記第２電源線側と接続さ
れた第３ダイオードと、
を有する第１回路と、
ゲートに前記信号ラインが接続され、ボディが前記第１電源線に接続された第２トラ
ンジスタと、
ゲートに前記信号ラインが接続され、ドレインが前記第２トランジスタのドレインに
接続され、ボディが前記第２電源線に接続された第３トランジスタと、
ゲートが前記第１インバータの出力端子と第２インバータの入力端子の間に接続され
、ソースとボディが前記第１電源線に接続され、ドレインが前記第２トランジスタのソー
スと接続された第４トランジスタと、
ゲートが前記第２インバータの出力端子と第３インバータの入力端子の間に接続され
、ソースとボディが前記第２電源線に接続され、ドレインが前記第３トランジスタのソー
スと接続された第５トランジスタと、
を有する第２回路と、
を備えた保護回路。
【請求項2】
第１電源線と、信号ラインと、
第２電源線と、
カソード側端部が前記第１電源線と、アノード側端部が前記信号ラインと接続された
第１ダイオードと、
カソード側端部が前記信号ラインと、アノード側端部が前記第２電源線と接続された
第２ダイオードと、
一端が前記第１電源線に接続された抵抗素子と、
前記抵抗素子の他端と前記第２電源線との間に接続された容量素子と、
前記抵抗素子と前記容量素子の間に入力端子が接続された第１インバータと、
前記第１インバータの出力端子に入力端子が接続された第２インバータと、
前記第２インバータの出力端子に入力端子が接続された第３インバータと、
ゲートが前記第３インバータの出力端子に接続され、ドレインが前記第１電源線側に
接続され、ソースが前記第２電源線側に接続された第１トランジスタと、
カソード側端部が前記第１電源線側と、アノード側端部が前記第２電源線側と接続さ
れた第３ダイオードと、
を有する第１回路と、
前記信号ラインと接続された内部回路と、
ゲートが前記第１インバータの出力端子と第２インバータの入力端子の間に接続され
、ソースとボディが前記第１電源線に接続され、ドレインが前記内部回路と接続された第
４トランジスタと、
ゲートが前記第２インバータの出力端子と第３インバータの入力端子の間に接続され
、ソースとボディが前記第２電源線に接続され、ドレインが前記内部回路と接続された第
５トランジスタと、
を有する第２回路と、
を備えた保護回路。
【請求項3】
前記第１電源線と、前記第２電源線との間に並列に接続され、ゲートが前記第３インバータの出力端子に接続され、ドレインが前記第１電源線側に接続され、ソースが前記第２
電源線側に接続されたトランジスタを複数有する請求項１または２に記載の保護回路。
【請求項4】
前記第１ダイオード、及び前記第２ダイオードはダイオード接続されたＭＯＳトランジスタである請求項１乃至３いずれか１つに記載の保護回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、保護回路に関する。
【背景技術】
【0002】
電子回路には、電子回路を静電気放電（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒ
ｇｅ；ＥＳＤ）から保護するための保護回路が設けられている。
ｇｅ；ＥＳＤ）から保護するための保護回路が設けられている。
【0003】
ＥＳＤ保護回路には、ＥＳＤ耐量の向上が要求されている。
【先行技術文献】
【特許文献】
【0004】
【文献】特開２０１５－１０３６８９号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明が解決しようとする課題は、ＥＳＤ耐量の向上を可能とする保護回路を提供する
ことである。
ことである。
【課題を解決するための手段】
【0006】
実施形態の保護回路は、第１電源線と、信号ラインと、第２電源線と、第１回路と、第
２回路と、を有する。第１回路は、第１ダイオードと、第２ダイオードと、抵抗素子と、
容量素子と、第１インバータと、第２インバータと、第３インバータと、第１トランジス
タと、第３ダイオードと、を有する。第１ダイオードは、カソード側端部が第１電源線と
、アノード側端部が信号ラインと接続される。第２ダイオードは、カソード側端部が信号
ラインと、アノード側端部が第２電源線と接続される。抵抗素子は、一端が前記第１電源
線に接続される。容量素子は、抵抗素子の他端と第２電源線の間に接続される。第１イン
バータは、抵抗素子と容量素子の間に入力端子が接続される。第２インバータの入力端子
は、第１インバータの出力端子に接続される。第３インバータの入力端子は、第２インバ
ータの出力端子に接続される。第１トランジスタは、ゲートが第３インバータの出力端子
に接続され、ドレインが第１電源線側に接続され、ソースが第２電源線側に接続される。
第３ダイオードは、カソード側端部が第１電源線側と、アノード側端部が第２電源線側と
接続される。第２回路は、第２トランジスタと、第３トランジスタと、第４トランジスタ
と、第５トランジスタと、を有する。第２トランジスタは、ゲートに信号ラインが接続さ
れ、ボディが第１電源線に接続される。第３トランジスタは、ゲートに信号ラインが接続
され、ドレインが第２トランジスタのドレインに接続され、ボディが第２電源線に接続さ
れる。第４トランジスタは、ゲートが第１インバータの出力端子と第２インバータの入力
端子の間に接続され、ソースとボディが第１電源線に接続され、ドレインが第２トランジ
スタのソースと接続される。第５トランジスタは、ゲートが第２インバータの出力端子と
第３インバータの入力端子の間に接続され、ソースとボディが第２電源線に接続され、ド
レインが第３トランジスタのソースと接続される。
２回路と、を有する。第１回路は、第１ダイオードと、第２ダイオードと、抵抗素子と、
容量素子と、第１インバータと、第２インバータと、第３インバータと、第１トランジス
タと、第３ダイオードと、を有する。第１ダイオードは、カソード側端部が第１電源線と
、アノード側端部が信号ラインと接続される。第２ダイオードは、カソード側端部が信号
ラインと、アノード側端部が第２電源線と接続される。抵抗素子は、一端が前記第１電源
線に接続される。容量素子は、抵抗素子の他端と第２電源線の間に接続される。第１イン
バータは、抵抗素子と容量素子の間に入力端子が接続される。第２インバータの入力端子
は、第１インバータの出力端子に接続される。第３インバータの入力端子は、第２インバ
ータの出力端子に接続される。第１トランジスタは、ゲートが第３インバータの出力端子
に接続され、ドレインが第１電源線側に接続され、ソースが第２電源線側に接続される。
第３ダイオードは、カソード側端部が第１電源線側と、アノード側端部が第２電源線側と
接続される。第２回路は、第２トランジスタと、第３トランジスタと、第４トランジスタ
と、第５トランジスタと、を有する。第２トランジスタは、ゲートに信号ラインが接続さ
れ、ボディが第１電源線に接続される。第３トランジスタは、ゲートに信号ラインが接続
され、ドレインが第２トランジスタのドレインに接続され、ボディが第２電源線に接続さ
れる。第４トランジスタは、ゲートが第１インバータの出力端子と第２インバータの入力
端子の間に接続され、ソースとボディが第１電源線に接続され、ドレインが第２トランジ
スタのソースと接続される。第５トランジスタは、ゲートが第２インバータの出力端子と
第３インバータの入力端子の間に接続され、ソースとボディが第２電源線に接続され、ド
レインが第３トランジスタのソースと接続される。
【0007】
実施形態の保護回路は、第１電源線と、信号ラインと、第２電源線と、第１回路と、第
２回路と、を有する。第１回路は、第１ダイオードと、第２ダイオードと、抵抗素子と、
容量素子と、第１インバータと、第２インバータと、第３インバータと、第１トランジス
タと、第３ダイオードと、を有する。第１ダイオードは、カソード側端部が第１電源線と
、アノード側端部が信号ラインと接続される。第２ダイオードは、カソード側端部が信号
ラインと、アノード側端部が第２電源線と接続される。抵抗素子は、一端が前記第１電源
線に接続される。容量素子は、抵抗素子の他端と第２電源線の間に接続される。第１イン
バータは、抵抗素子と容量素子の間に入力端子が接続される。第２インバータの入力端子
は、第１インバータの出力端子に接続される。第３インバータの入力端子は、第２インバ
ータの出力端子に接続される。第１トランジスタは、ゲートが第３インバータの出力端子
に接続され、ドレインが第１電源線側に接続され、ソースが第２電源線側に接続される。
第３ダイオードは、カソード側端部が第１電源線側と、アノード側端部が第２電源線側と
接続される。第２回路は、内部回路と、第４トランジスタと、第５トランジスタと、を有
する。内部回路は、信号ラインと接続される。第４トランジスタは、ゲートが第１インバ
ータの出力端子と第２インバータの入力端子の間に接続され、ソースとボディが第１電源
線に接続され、ドレインが内部回路と接続される。第５トランジスタは、ゲートが第２イ
ンバータの出力端子と第３インバータの入力端子の間に接続され、ソースとボディが第２
電源線に接続され、ドレインが内部回路と接続される。
２回路と、を有する。第１回路は、第１ダイオードと、第２ダイオードと、抵抗素子と、
容量素子と、第１インバータと、第２インバータと、第３インバータと、第１トランジス
タと、第３ダイオードと、を有する。第１ダイオードは、カソード側端部が第１電源線と
、アノード側端部が信号ラインと接続される。第２ダイオードは、カソード側端部が信号
ラインと、アノード側端部が第２電源線と接続される。抵抗素子は、一端が前記第１電源
線に接続される。容量素子は、抵抗素子の他端と第２電源線の間に接続される。第１イン
バータは、抵抗素子と容量素子の間に入力端子が接続される。第２インバータの入力端子
は、第１インバータの出力端子に接続される。第３インバータの入力端子は、第２インバ
ータの出力端子に接続される。第１トランジスタは、ゲートが第３インバータの出力端子
に接続され、ドレインが第１電源線側に接続され、ソースが第２電源線側に接続される。
第３ダイオードは、カソード側端部が第１電源線側と、アノード側端部が第２電源線側と
接続される。第２回路は、内部回路と、第４トランジスタと、第５トランジスタと、を有
する。内部回路は、信号ラインと接続される。第４トランジスタは、ゲートが第１インバ
ータの出力端子と第２インバータの入力端子の間に接続され、ソースとボディが第１電源
線に接続され、ドレインが内部回路と接続される。第５トランジスタは、ゲートが第２イ
ンバータの出力端子と第３インバータの入力端子の間に接続され、ソースとボディが第２
電源線に接続され、ドレインが内部回路と接続される。
【図面の簡単な説明】
【0008】
【図1】第１の実施形態に係る保護回路１００の回路構成の一例を示す回路図。
【図2】第１の実施形態の変形例に係る保護回路１０１の回路構成の一例を示す回路図。
【図3】第１の実施形態に係る保護回路１００の動作を説明するためのテーブル。
【図4】比較例に係る保護回路２００の回路構成の一例を示す回路図。
【発明を実施するための形態】
【0009】
以下、本発明の実施形態について、図面を参照しながら説明する。この説明に際し、全
図にわたり、共通する部分には共通する符号を付す。また、図面の寸法比率は、図示の比
率に限定されるものではない。なお、本実施形態は、本発明を限定するものではない。
図にわたり、共通する部分には共通する符号を付す。また、図面の寸法比率は、図示の比
率に限定されるものではない。なお、本実施形態は、本発明を限定するものではない。
【0010】
【0011】
保護回路１００は、第１電源線ＰＷ１と、信号ラインＳＬ１と、第２電源線ＧＷ１と、
保護回路１１（第１回路）と、被保護回路１２（第２回路）と、を有する。
保護回路１１（第１回路）と、被保護回路１２（第２回路）と、を有する。
【0012】
第１電源線ＰＷ１は、第１電源（不図示）に接続され、第１電源電圧Ｖｄｄが印加され
る。信号ラインＳＬ１は、信号入力端子（不図示）と接続されている。第２電源線ＧＷ１
は、第２電源（不図示）に接続され、第２電源電圧Ｖｓｓが印加される。第１電源電圧Ｖ
ｄｄは、例えば５Ｖである。第２電源電圧Ｖｓｓは、第１電源電圧Ｖｄｄよりも低い電圧
である。本実施形態において、第２電源電圧Ｖｓｓは接地電位ＧＮＤとして説明する。
る。信号ラインＳＬ１は、信号入力端子（不図示）と接続されている。第２電源線ＧＷ１
は、第２電源（不図示）に接続され、第２電源電圧Ｖｓｓが印加される。第１電源電圧Ｖ
ｄｄは、例えば５Ｖである。第２電源電圧Ｖｓｓは、第１電源電圧Ｖｄｄよりも低い電圧
である。本実施形態において、第２電源電圧Ｖｓｓは接地電位ＧＮＤとして説明する。
【0013】
保護回路１１は、第１ダイオード２１と、第２ダイオード２２と、抵抗素子３１と、容
量素子３２と、第１インバータ４１と、第２インバータ４２と、第３インバータ４３と、
第１トランジスタ５１と、第３ダイオード２３と、を有する。
量素子３２と、第１インバータ４１と、第２インバータ４２と、第３インバータ４３と、
第１トランジスタ５１と、第３ダイオード２３と、を有する。
【0014】
第１ダイオード２１は、カソード側端部が第１電源線ＰＷ１と接続され、アノード側端
部が信号ラインＳＬ１と接続される。第２ダイオード２２は、カソード側端部が信号ライ
ンＳＬ１と、アノード側端部が第２電源線ＧＷ１と接続される。第１ダイオード２１、及
び第２ダイオード２２の代わりに、ダイオード接続されたＭＯＳトランジスタを設けても
よい。
部が信号ラインＳＬ１と接続される。第２ダイオード２２は、カソード側端部が信号ライ
ンＳＬ１と、アノード側端部が第２電源線ＧＷ１と接続される。第１ダイオード２１、及
び第２ダイオード２２の代わりに、ダイオード接続されたＭＯＳトランジスタを設けても
よい。
【0015】
抵抗素子３１は、一端が第１電源線ＰＷ１に接続される。容量素子３２は、抵抗素子３
１の他端と第２電源線ＧＷ１の間に接続される。すなわち、抵抗素子３１、及び容量素子
３２は、第１電源線ＰＷ１と第２電源線ＧＷ１の間に直列に接続される。抵抗素子３１が
有する抵抗値をＲ１、容量素子３２が有する容量をＣ２とする。
１の他端と第２電源線ＧＷ１の間に接続される。すなわち、抵抗素子３１、及び容量素子
３２は、第１電源線ＰＷ１と第２電源線ＧＷ１の間に直列に接続される。抵抗素子３１が
有する抵抗値をＲ１、容量素子３２が有する容量をＣ２とする。
【0016】
第１インバータ４１の入力端子は、抵抗素子３１と容量素子３２との間に接続される。
第２インバータ４２の入力端子は、第１インバータ４１の出力端子と接続される。第３イ
ンバータ４３の入力端子は、第２インバータ４２の出力端子と接続され、第３インバータ
４３の出力端子は、第１トランジスタ５１のゲートと接続されている。すなわち、第１イ
ンバータ４１乃至第３インバータ４３は、抵抗素子３１と容量素子３２との間と、第１ト
ランジスタ５１のゲートとの間に直列に接続されている。
第２インバータ４２の入力端子は、第１インバータ４１の出力端子と接続される。第３イ
ンバータ４３の入力端子は、第２インバータ４２の出力端子と接続され、第３インバータ
４３の出力端子は、第１トランジスタ５１のゲートと接続されている。すなわち、第１イ
ンバータ４１乃至第３インバータ４３は、抵抗素子３１と容量素子３２との間と、第１ト
ランジスタ５１のゲートとの間に直列に接続されている。
【0017】
第１トランジスタ５１は、ゲートが第３インバータ４３の出力端子に接続され、ドレイ
ンが第１電源線ＰＷ１に接続され、ソースが第２電源線ＧＷ１に接続される。第１トラン
ジスタ５１は、例えば、ｎチャネルＭＯＳトランジスタである。図１において、第１トラ
ンジスタ５１は、第１電源線ＰＷ１と第２電源線ＧＷ１との間に１つ設けられているよう
に示したが、ゲートが第３インバータ４３の出力端子に接続され、ドレインが第１電源線
ＰＷ１に接続され、ソースが第２電源線ＧＷ１に接続されたトランジスタが複数個、並列
接続されていてもよい。
ンが第１電源線ＰＷ１に接続され、ソースが第２電源線ＧＷ１に接続される。第１トラン
ジスタ５１は、例えば、ｎチャネルＭＯＳトランジスタである。図１において、第１トラ
ンジスタ５１は、第１電源線ＰＷ１と第２電源線ＧＷ１との間に１つ設けられているよう
に示したが、ゲートが第３インバータ４３の出力端子に接続され、ドレインが第１電源線
ＰＷ１に接続され、ソースが第２電源線ＧＷ１に接続されたトランジスタが複数個、並列
接続されていてもよい。
【0018】
第３ダイオード２３は、カソード側端部が第１電源線ＰＷ１と、アノード側端部が第２
電源線ＧＷ１と接続される。
電源線ＧＷ１と接続される。
【0019】
被保護回路１２は、第２トランジスタ５２と、第３トランジスタ５３と、第４トランジ
スタ５４と、第５トランジスタ５５と、を有する。
スタ５４と、第５トランジスタ５５と、を有する。
【0020】
第２トランジスタ５２は、ゲートに信号ラインＳＬ１が接続され、ボディが第１電源線
ＰＷ１に接続される。第３トランジスタ５３は、ゲートに信号ラインＳＬ１が接続され、
ドレインが第２トランジスタ５２のドレインに接続され、ボディが第２電源線ＧＷ１に接
続される。第４トランジスタ５４は、ゲートが第１インバータ４１の出力端子と第２イン
バータ４２の入力端子の間に接続され、ソースとボディとが第１電源線ＰＷ１に接続され
、ドレインが第２トランジスタ５２のソースと接続される。第５トランジスタ５５は、ゲ
ートが第２インバータ４２の出力端子と第３インバータ４３の入力端子の間に接続され、
ソースとボディが第２電源線ＧＷ１に接続され、ドレインが第３トランジスタ５３のソー
スと接続される。第２トランジスタ５２、及び第４トランジスタ５４は、例えば、ｐチャ
ネルＭＯＳトランジスタである。第１トランジスタ５１、第３トランジスタ５３、及び第
５トランジスタ５５は、例えば、ｎチャネルＭＯＳトランジスタである。本実施形態にお
いて、被保護回路１２のうち第２トランジスタ５２と、第３トランジスタ５３とがインバ
ータを形成しているように示したが、図２のように、内部回路１３として示す部分に他の
論理回路が形成されていてもよい。
ＰＷ１に接続される。第３トランジスタ５３は、ゲートに信号ラインＳＬ１が接続され、
ドレインが第２トランジスタ５２のドレインに接続され、ボディが第２電源線ＧＷ１に接
続される。第４トランジスタ５４は、ゲートが第１インバータ４１の出力端子と第２イン
バータ４２の入力端子の間に接続され、ソースとボディとが第１電源線ＰＷ１に接続され
、ドレインが第２トランジスタ５２のソースと接続される。第５トランジスタ５５は、ゲ
ートが第２インバータ４２の出力端子と第３インバータ４３の入力端子の間に接続され、
ソースとボディが第２電源線ＧＷ１に接続され、ドレインが第３トランジスタ５３のソー
スと接続される。第２トランジスタ５２、及び第４トランジスタ５４は、例えば、ｐチャ
ネルＭＯＳトランジスタである。第１トランジスタ５１、第３トランジスタ５３、及び第
５トランジスタ５５は、例えば、ｎチャネルＭＯＳトランジスタである。本実施形態にお
いて、被保護回路１２のうち第２トランジスタ５２と、第３トランジスタ５３とがインバ
ータを形成しているように示したが、図２のように、内部回路１３として示す部分に他の
論理回路が形成されていてもよい。
【0021】
【0022】
信号入力端子（不図示）より、信号ラインＳＬ１にＥＳＤによる正の電圧が印加される
と、サージ電流は第１ダイオード２１を通過し、第１電源線ＰＷ１へ到達する。第１電源
線ＰＷ１の電荷量が大きくなり、第１電源線ＰＷ１の電位が上がる。ここで、抵抗素子３
１の抵抗値Ｒ１、及び容量素子３２の容量Ｃ２の積Ｒ１×Ｃ２（ＲＣ時定数）よりもＥＳ
Ｄで生じる瞬間的なサージ電流流入の時間よりも十分長くなるように、Ｒ１とＣ２の値が
定められている。ＲＣ時定数の時間内では、抵抗素子３１と容量素子３２の間の電位は、
第１電源線ＰＷ１の電位よりも低くなる。そのため、第１インバータ４１の入力端子には
Ｌレベルが入力され、Ｈレベルが出力される。第２インバータ４２の入力端子にはＨレベ
ルが入力され、Ｌレベルが出力される。第３インバータ４３の入力端子にはＬレベルが入
力され、Ｈレベルが出力される。これにより、第１トランジスタ５１のゲートに電圧がか
かり、第１トランジスタ５１がオン状態になる。これにより、サージ電流は第１電源線Ｐ
Ｗ１から第１トランジスタ５１へ流れ、第２電源線ＧＷ１に到達したのち、第２電源（不
図示）へ排出される。また、第２インバータ４２の出力端はＬレベルであるため、第２イ
ンバータ４２の出力端と接続された第５トランジスタ５５のゲートには電圧が印加されな
い。そのため、ＥＳＤによる電圧印加時において、第５トランジスタ５５はオフ状態を維
持する。
と、サージ電流は第１ダイオード２１を通過し、第１電源線ＰＷ１へ到達する。第１電源
線ＰＷ１の電荷量が大きくなり、第１電源線ＰＷ１の電位が上がる。ここで、抵抗素子３
１の抵抗値Ｒ１、及び容量素子３２の容量Ｃ２の積Ｒ１×Ｃ２（ＲＣ時定数）よりもＥＳ
Ｄで生じる瞬間的なサージ電流流入の時間よりも十分長くなるように、Ｒ１とＣ２の値が
定められている。ＲＣ時定数の時間内では、抵抗素子３１と容量素子３２の間の電位は、
第１電源線ＰＷ１の電位よりも低くなる。そのため、第１インバータ４１の入力端子には
Ｌレベルが入力され、Ｈレベルが出力される。第２インバータ４２の入力端子にはＨレベ
ルが入力され、Ｌレベルが出力される。第３インバータ４３の入力端子にはＬレベルが入
力され、Ｈレベルが出力される。これにより、第１トランジスタ５１のゲートに電圧がか
かり、第１トランジスタ５１がオン状態になる。これにより、サージ電流は第１電源線Ｐ
Ｗ１から第１トランジスタ５１へ流れ、第２電源線ＧＷ１に到達したのち、第２電源（不
図示）へ排出される。また、第２インバータ４２の出力端はＬレベルであるため、第２イ
ンバータ４２の出力端と接続された第５トランジスタ５５のゲートには電圧が印加されな
い。そのため、ＥＳＤによる電圧印加時において、第５トランジスタ５５はオフ状態を維
持する。
【0023】
信号ラインＳＬ１にＥＳＤによるサージ電流が入力されたことにより、信号ラインＳＬ
１と、第２電源線ＧＷ１の間に生じる電圧差をクランプ電圧という。
１と、第２電源線ＧＷ１の間に生じる電圧差をクランプ電圧という。
【0024】
一方、信号ラインＳＬ１にＥＳＤによる電圧が印加されない通常動作時においては、第
１電源電圧Ｖｄｄは一定の値を維持する。そのため、容量素子３２には電荷が蓄積され、
抵抗素子３１と容量素子３２の間の電位は、第１電源線ＰＷ１の電位よりも高くなる。第
１インバータ４１の入力端子にはＨレベルが入力され、Ｌレベルが出力される。第２イン
バータ４２の入力端子にはＬレベルが入力され、Ｈレベルが出力される。第３インバータ
４３の入力端子にはＨレベルが入力され、Ｌレベルが出力される。これにより、第１トラ
ンジスタ５１のゲートには電圧が印加されず、第１トランジスタ５１オフ状態を維持する
。また、第２インバータ４２の出力端はＨレベルであるため、第２インバータ４２の出力
端と接続された第５トランジスタ５５のゲートには電圧が印加される。そのため、通常動
作時において、第５トランジスタ５５はオン状態を維持する。
１電源電圧Ｖｄｄは一定の値を維持する。そのため、容量素子３２には電荷が蓄積され、
抵抗素子３１と容量素子３２の間の電位は、第１電源線ＰＷ１の電位よりも高くなる。第
１インバータ４１の入力端子にはＨレベルが入力され、Ｌレベルが出力される。第２イン
バータ４２の入力端子にはＬレベルが入力され、Ｈレベルが出力される。第３インバータ
４３の入力端子にはＨレベルが入力され、Ｌレベルが出力される。これにより、第１トラ
ンジスタ５１のゲートには電圧が印加されず、第１トランジスタ５１オフ状態を維持する
。また、第２インバータ４２の出力端はＨレベルであるため、第２インバータ４２の出力
端と接続された第５トランジスタ５５のゲートには電圧が印加される。そのため、通常動
作時において、第５トランジスタ５５はオン状態を維持する。
【0025】
また、本実施形態において、第２電源電圧Ｖｓｓは、第１電源電圧Ｖｄｄよりも電圧が
低い。しかし、第２電源電圧Ｖｓｓの方が第１電源電圧Ｖｄｄよりも電圧が低くなった場
合、第２電源（不図示）から入力された電流は、第２電源線ＧＷ１、第３ダイオード２３
、第１電源線ＰＷ１の順に通過し、第１電源（不図示）へ排出される。
低い。しかし、第２電源電圧Ｖｓｓの方が第１電源電圧Ｖｄｄよりも電圧が低くなった場
合、第２電源（不図示）から入力された電流は、第２電源線ＧＷ１、第３ダイオード２３
、第１電源線ＰＷ１の順に通過し、第１電源（不図示）へ排出される。
【0026】
なお、通常動作時に信号ラインＳＬ１に信号が入力される場合、信号は第２トランジス
タ５２と第３トランジスタ５３とが形成している共通のドレインと接続された回路（不図
示）へ伝わる。
タ５２と第３トランジスタ５３とが形成している共通のドレインと接続された回路（不図
示）へ伝わる。
【0027】
（第１の実施形態の効果）
第１の実施形態に係る保護回路１００の効果について、比較例に係る保護回路２００を
用いて説明する。図４は、比較例に係る保護回路２００の回路構成の一例を示す回路図で
ある。第１の実施形態に係る保護回路１００と同じ部分については、同一の符号を付して
いる。
第１の実施形態に係る保護回路１００の効果について、比較例に係る保護回路２００を
用いて説明する。図４は、比較例に係る保護回路２００の回路構成の一例を示す回路図で
ある。第１の実施形態に係る保護回路１００と同じ部分については、同一の符号を付して
いる。
【0028】
比較例に係る保護回路２００において、第４トランジスタ５４のゲートは第２電源線Ｇ
Ｗ１に接続され、第５トランジスタ５５のゲートは第１電源線ＰＷ１に接続されている点
で第１の実施形態の保護回路１００と異なる。
Ｗ１に接続され、第５トランジスタ５５のゲートは第１電源線ＰＷ１に接続されている点
で第１の実施形態の保護回路１００と異なる。
【0029】
信号ラインＳＬ１にＥＳＤによる正の電圧が印加されると、クランプ電圧が上昇する。
クランプ電圧が上昇すると、第２トランジスタ５２、及び第３トランジスタ５３のソース
・ゲート間に電圧が印加される。この時、第５トランジスタ５５がない場合、クランプ電
圧が第２トランジスタ５２、及び第３トランジスタ５３のソース・ゲート間耐圧を超える
と、第２トランジスタ５２、及び第３トランジスタ５３が破壊されてしまう。
クランプ電圧が上昇すると、第２トランジスタ５２、及び第３トランジスタ５３のソース
・ゲート間に電圧が印加される。この時、第５トランジスタ５５がない場合、クランプ電
圧が第２トランジスタ５２、及び第３トランジスタ５３のソース・ゲート間耐圧を超える
と、第２トランジスタ５２、及び第３トランジスタ５３が破壊されてしまう。
【0030】
比較例に係る保護回路２００においては、第５トランジスタ５５が、第２トランジスタ
５２、及び第３トランジスタ５３と直列に接続されている。これにより、第２トランジス
タ５２、及び第３トランジスタ５３のソース・ゲート間にかかる電圧は、第５トランジス
タ５５のソース・ドレイン間電圧の値分だけ小さくなる。すなわち、第５トランジスタ５
５のソース・ドレイン間電圧の値分だけクランプ電圧に対する第３トランジスタ５３の耐
圧性が上昇する。
５２、及び第３トランジスタ５３と直列に接続されている。これにより、第２トランジス
タ５２、及び第３トランジスタ５３のソース・ゲート間にかかる電圧は、第５トランジス
タ５５のソース・ドレイン間電圧の値分だけ小さくなる。すなわち、第５トランジスタ５
５のソース・ドレイン間電圧の値分だけクランプ電圧に対する第３トランジスタ５３の耐
圧性が上昇する。
【0031】
比較例に係る保護回路２００において、通常時に信号ラインＳＬ１に信号が入力される
場合、第２トランジスタ５２、及び第３トランジスタ５３が形成するインバータを機能さ
せるため、第４トランジスタ５４、及び第５トランジスタ５５はオン状態である。さらに
、信号ラインＳＬ１にＥＳＤによる正の電圧が印加された場合であっても、第４トランジ
スタ５４のゲートは第２電源線ＧＷ１に接続され、第５トランジスタ５５のゲートは第１
電源線ＰＷ１に接続されているため、第５トランジスタ５５はオン状態である。
場合、第２トランジスタ５２、及び第３トランジスタ５３が形成するインバータを機能さ
せるため、第４トランジスタ５４、及び第５トランジスタ５５はオン状態である。さらに
、信号ラインＳＬ１にＥＳＤによる正の電圧が印加された場合であっても、第４トランジ
スタ５４のゲートは第２電源線ＧＷ１に接続され、第５トランジスタ５５のゲートは第１
電源線ＰＷ１に接続されているため、第５トランジスタ５５はオン状態である。
【0032】
しかし、トランジスタはオン状態よりもオフ状態の時の方が、第５トランジスタ５５の
ソース・ドレイン間耐圧が大きくなるため、クランプ電圧に対する第３トランジスタ５３
の耐圧性が上昇する。そのため、信号ラインＳＬ１にＥＳＤによる正の電圧が印加された
場合、第５トランジスタ５５はオフ状態となることが望ましい。
ソース・ドレイン間耐圧が大きくなるため、クランプ電圧に対する第３トランジスタ５３
の耐圧性が上昇する。そのため、信号ラインＳＬ１にＥＳＤによる正の電圧が印加された
場合、第５トランジスタ５５はオフ状態となることが望ましい。
【0033】
一方、第１の実施形態に係る保護回路１００は、第４トランジスタ５４のゲートが、第
１インバータ４１の出力端と第２インバータ４２の入力端との間と接続され、第５トラン
ジスタ５５のゲートが、第２インバータ４２の出力端と第３インバータ４３の入力端との
間と接続されている。
１インバータ４１の出力端と第２インバータ４２の入力端との間と接続され、第５トラン
ジスタ５５のゲートが、第２インバータ４２の出力端と第３インバータ４３の入力端との
間と接続されている。
【0034】
通常時に信号ラインＳＬ１に信号が入力される場合、第２インバータ４２の出力端には
Ｈレベルが出力される。そのため、第５トランジスタ５５のゲートに電圧が印加され、第
５トランジスタ５５はオン状態となる。
Ｈレベルが出力される。そのため、第５トランジスタ５５のゲートに電圧が印加され、第
５トランジスタ５５はオン状態となる。
【0035】
信号ラインＳＬ１にＥＳＤによる正の電圧が印加された場合、第２インバータ４２の出
力端にはＬレベルが出力される。そのため、第５トランジスタ５５のゲートには電圧が印
加されず、第５トランジスタ５５はオフ状態となる。これにより、比較例に係る保護回路
２００と比較すると、第５トランジスタ５５のソース・ドレイン間電圧の値が大きくなり
、トランジスタの耐圧性が上昇する。
力端にはＬレベルが出力される。そのため、第５トランジスタ５５のゲートには電圧が印
加されず、第５トランジスタ５５はオフ状態となる。これにより、比較例に係る保護回路
２００と比較すると、第５トランジスタ５５のソース・ドレイン間電圧の値が大きくなり
、トランジスタの耐圧性が上昇する。
【0036】
さらに、比較例に係る保護回路２００と比較して第５トランジスタ５５のソース・ドレ
イン間電圧の値が大きくなり、トランジスタの耐圧性が上昇したことにより、第１ダイオ
ード２１に流れる単位時間当たりの電流値の上限を小さくすることができる。すなわち、
第１ダイオード２１の面積を小さくすることができる。
イン間電圧の値が大きくなり、トランジスタの耐圧性が上昇したことにより、第１ダイオ
ード２１に流れる単位時間当たりの電流値の上限を小さくすることができる。すなわち、
第１ダイオード２１の面積を小さくすることができる。
【0037】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したも
のであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その
他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の
省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や
要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる
。
のであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その
他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の
省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や
要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる
。
【符号の説明】
【0038】
１００、１０１、２００ 保護回路
１１ 保護回路（第１回路）
１２ 被保護回路（第２回路）
１３ 内部回路
２１ 第１ダイオード
２２ 第２ダイオード
２３ 第３ダイオード
３１ 抵抗素子
３２ 容量素子
４１ 第１インバータ
４２ 第２インバータ
４３ 第３インバータ
５１ 第１トランジスタ
５２ 第２トランジスタ
５３ 第３トランジスタ
５４ 第４トランジスタ
５５ 第５トランジスタ
ＰＷ１ 第１電源線
ＳＬ１ 信号ライン
ＧＷ１ 第２電源線
１１ 保護回路（第１回路）
１２ 被保護回路（第２回路）
１３ 内部回路
２１ 第１ダイオード
２２ 第２ダイオード
２３ 第３ダイオード
３１ 抵抗素子
３２ 容量素子
４１ 第１インバータ
４２ 第２インバータ
４３ 第３インバータ
５１ 第１トランジスタ
５２ 第２トランジスタ
５３ 第３トランジスタ
５４ 第４トランジスタ
５５ 第５トランジスタ
ＰＷ１ 第１電源線
ＳＬ１ 信号ライン
ＧＷ１ 第２電源線
【図1】
【図2】
【図3】
【図4】