特許 7408722 誤り訂正装置、符号化装置および通信システム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-12-22

(45)【発行日】2024-01-05

(54)【発明の名称】誤り訂正装置、符号化装置および通信システム

(51)【国際特許分類】

   H03M 13/29 20060101AFI20231225BHJP

   H04L 27/00 20060101ALI20231225BHJP

【ＦＩ】

H03M13/29

H04L27/00 B

【請求項の数】 8

(21)【出願番号】P 2022081606

(22)【出願日】2022-05-18

(65)【公開番号】P2023170117

(43)【公開日】2023-12-01

【審査請求日】2022-05-18

(73)【特許権者】

【識別番号】591230295

【氏名又は名称】ＮＴＴイノベーティブデバイス株式会社

(74)【代理人】

【識別番号】100098394

【弁理士】

【氏名又は名称】山川 茂樹

(74)【代理人】

【識別番号】100121669

【弁理士】

【氏名又は名称】本山 泰

(74)【代理人】

【識別番号】100153006

【弁理士】

【氏名又は名称】小池 勇三

(72)【発明者】

【氏名】遠藤 靖行

【審査官】谷岡 佳彦

(56)【参考文献】

【文献】特表２０１３－５０２０９５（ＪＰ，Ａ）

【文献】特開２００７－３０６４６９（ＪＰ，Ａ）

【文献】特開２００４－０２３６９１（ＪＰ，Ａ）

【文献】特開２０１８－０３７７４９（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｍ １３／２９

Ｈ０４Ｌ ２７／００

(57)【特許請求の範囲】

【請求項1】

多値変調のシンボルデマッピング処理によって復調された受信データのうち送信側で第１の符号化と第２の符号化が行われた第１のビット列の誤り訂正を、前記第２の符号化によって前記第１のビット列に付加された第２の冗長ビットに基づいて行うように構成された第１の誤り訂正復号部と、
前記復調された受信データのうち送信側で前記第１の符号化と第３の符号化が行われた第２のビット列の誤り訂正を、前記第３の符号化によって前記第２のビット列に付加された第３の冗長ビットに基づいて行うように構成された第２の誤り訂正復号部と、
前記誤り訂正が行われた第１、第２のビット列に含まれる情報ビットの誤り訂正を、前記第１の符号化によって前記情報ビットに付加された第１の冗長ビットに基づいて行うように構成された第３の誤り訂正復号部とを備え、
前記第２のビット列は、多値変調のシンボルに対応する複数ビットのうち、前記第１のビット列が割り当てられたビットよりも下位側のビットに割り当てられる第３のビット列と、前記シンボルに対応する複数ビットのうち、前記第３のビット列が割り当てられたビットよりも下位側のビットに割り当てられる第４のビット列の２つに分かれ、
前記第２の誤り訂正復号部は、
前記第３のビット列の誤り訂正を、前記第３の符号化によって前記第３のビット列に付加された第３の冗長ビットに基づいて行うように構成された第４の誤り訂正復号部と、
前記第４のビット列の誤り訂正を、前記第３の符号化によって前記第４のビット列に付加された第３の冗長ビットに基づいて行うように構成された第５の誤り訂正復号部の２つを含み、
前記第３のビット列に対する前記第３の符号化の冗長度は、前記第２の符号化の冗長度の２倍であり、前記第４のビット列に対する前記第３の符号化の冗長度は、前記第２の符号化の冗長度の４倍であり、
前記第１の誤り訂正復号部の出力ビット数と前記第２の誤り訂正復号部の出力ビット数の合計は、前記第３の誤り訂正復号部の入力ビット数と一致することを特徴とする誤り訂正装置。

【請求項2】

多値変調のシンボルデマッピング処理によって復調された受信データのうち送信側で第１の符号化と第２の符号化が行われた第１のビット列の誤り訂正を、前記第２の符号化によって前記第１のビット列に付加された第２の冗長ビットに基づいて行うように構成された第１の誤り訂正復号部と、
前記復調された受信データのうち送信側で前記第１の符号化と第３の符号化が行われた第２のビット列の誤り訂正を、前記第３の符号化によって前記第２のビット列に付加された第３の冗長ビットに基づいて行うように構成された第２の誤り訂正復号部と、
前記誤り訂正が行われた第１、第２のビット列に含まれる情報ビットの誤り訂正を、前記第１の符号化によって前記情報ビットに付加された第１の冗長ビットに基づいて行うように構成された第３の誤り訂正復号部とを備え、
前記第２のビット列は、多値変調のシンボルに対応する複数ビットのうち、前記第１のビット列が割り当てられたビットよりも下位側のビットに割り当てられたビット列であり、
前記第３の符号化の冗長度は、前記第２の符号化の冗長度の所定数（所定数は０より大きい実数）倍であり、
前記第１の誤り訂正復号部の出力ビット数と前記第２の誤り訂正復号部の出力ビット数の合計は、前記第３の誤り訂正復号部の入力ビット数と一致し、
前記第１の符号化は、前記第１、第２のビット列に含まれる情報ビットに対して列毎に行方向に前記第１の冗長ビットを付加する処理であり、
前記第２の符号化は、前記第１のビット列に含まれる情報ビットとこの情報ビットに付加された前記第１の冗長ビットのそれぞれに対して列方向に前記第２の冗長ビットを付加する処理であり、
前記第３の符号化は、前記第２のビット列に含まれる情報ビットとこの情報ビットに付加された前記第１の冗長ビットのそれぞれに対して列方向に前記第３の冗長ビットを付加する処理であり、
前記復調された受信データの構成において前記第１の冗長ビットの配列方向と前記第２、第３の冗長ビットの配列方向とが直交していることを特徴とする誤り訂正装置。

【請求項3】

請求項２記載の誤り訂正装置において、
前記第３の符号化の冗長度は、前記第２の符号化の冗長度の２倍であることを特徴とする誤り訂正装置。

【請求項4】

送信データに対して第１の符号化を行うように構成された第１の符号化部と、
前記第１の符号化部によって符号化された送信データのうちの第１のビット列に対して第２の符号化を行うように構成された第２の符号化部と、
前記第１の符号化部によって符号化された送信データのうちの第２のビット列に対して第３の符号化を行うように構成された第３の符号化部とを備え、
前記第２のビット列は、前記第２、第３の符号化部の出力を多値変調する際に、多値変調のシンボルに対応する複数ビットのうち、前記第１のビット列が割り当てられたビットよりも下位側のビットに割り当てられる第３のビット列と、前記シンボルに対応する複数ビットのうち、前記第３のビット列が割り当てられたビットよりも下位側のビットに割り当てられる第４のビット列の２つに分かれ、
前記第３の符号化部は、
前記第３のビット列に対して前記第３の符号化を行うように構成された第４の符号化部と、
前記第４のビット列に対して前記第３の符号化を行うように構成された第５の符号化部の２つを含み、
前記第３のビット列に対する前記第３の符号化の冗長度は、前記第２の符号化の冗長度の２倍であり、前記第４のビット列に対する前記第３の符号化の冗長度は、前記第２の符号化の冗長度の４倍であることを特徴とする符号化装置。

【請求項5】

送信データに対して第１の符号化を行うように構成された第１の符号化部と、
前記第１の符号化部によって符号化された送信データのうちの第１のビット列に対して第２の符号化を行うように構成された第２の符号化部と、
前記第１の符号化部によって符号化された送信データのうちの第２のビット列に対して第３の符号化を行うように構成された第３の符号化部とを備え、
前記第２のビット列は、前記第２、第３の符号化部の出力を多値変調する際に、多値変調のシンボルに対応する複数ビットのうち、前記第１のビット列が割り当てられたビットよりも下位側のビットに割り当てられるビット列であり、
前記第３の符号化の冗長度は、前記第２の符号化の冗長度の所定数（所定数は０より大きい実数）倍であり、
前記第１の符号化は、前記第１、第２のビット列に含まれる情報ビットに対して列毎に行方向に第１の冗長ビットを付加する処理であり、
前記第２の符号化は、前記第１のビット列に含まれる情報ビットとこの情報ビットに付加された前記第１の冗長ビットのそれぞれに対して列方向に第２の冗長ビットを付加する処理であり、
前記第３の符号化は、前記第２のビット列に含まれる情報ビットとこの情報ビットに付加された前記第１の冗長ビットのそれぞれに対して列方向に第３の冗長ビットを付加する処理であり、
前記第２、第３の符号化部から出力されるデータの構成において前記第１の冗長ビットの配列方向と前記第２、第３の冗長ビットの配列方向とが直交していることを特徴とする符号化装置。

【請求項6】

請求項５記載の符号化装置において、
前記第３の符号化の冗長度は、前記第２の符号化の冗長度の２倍であることを特徴とする符号化装置。

【請求項7】

送信データの符号化を行うように構成された符号化装置と、前記符号化装置によって符号化されたデータの多値変調を実行するように構成されたシンボルマッピング装置とを備えた送信装置と、
前記送信装置から受信した信号から符号化されたデータを復調するように構成されたシンボルデマッピング装置と、前記シンボルデマッピング装置によって復調されたデータの誤り訂正を行うように構成された誤り訂正装置とを備え、
前記符号化装置は、前記送信データに対して第１の符号化を行うように構成された第１の符号化部と、
前記第１の符号化部によって符号化された送信データのうちの第１のビット列に対して第２の符号化を行うように構成された第２の符号化部と、
前記第１の符号化部によって符号化された送信データのうちの第２のビット列に対して第３の符号化を行うように構成された第３の符号化部とを備え、
前記誤り訂正装置は、
前記シンボルデマッピング装置によって復調されたデータのうち前記第１のビット列の誤り訂正を、前記第２の符号化によって前記第１のビット列に付加された第２の冗長ビットに基づいて行うように構成された第１の誤り訂正復号部と、
前記復調されたデータのうち前記第２のビット列の誤り訂正を、前記第３の符号化によって前記第２のビット列に付加された第３の冗長ビットに基づいて行うように構成された第２の誤り訂正復号部と、
前記誤り訂正が行われた第１、第２のビット列に含まれる情報ビットの誤り訂正を、前記第１の符号化によって前記情報ビットに付加された第１の冗長ビットに基づいて行うように構成された第３の誤り訂正復号部とを備え、
前記第２のビット列は、多値変調のシンボルに対応する複数ビットのうち、前記第１のビット列が割り当てられたビットよりも下位側のビットに割り当てられる第３のビット列と、前記シンボルに対応する複数ビットのうち、前記第３のビット列が割り当てられたビットよりも下位側のビットに割り当てられる第４のビット列の２つに分かれ、
前記第２の誤り訂正復号部は、
前記第３のビット列の誤り訂正を、前記第３の符号化によって前記第３のビット列に付加された第３の冗長ビットに基づいて行うように構成された第４の誤り訂正復号部と、
前記第４のビット列の誤り訂正を、前記第３の符号化によって前記第４のビット列に付加された第３の冗長ビットに基づいて行うように構成された第５の誤り訂正復号部の２つを含み、
前記第３のビット列に対する前記第３の符号化の冗長度は、前記第２の符号化の冗長度の２倍であり、前記第４のビット列に対する前記第３の符号化の冗長度は、前記第２の符号化の冗長度の４倍であり、
前記第１の誤り訂正復号部の出力ビット数と前記第２の誤り訂正復号部の出力ビット数の合計は、前記第３の誤り訂正復号部の入力ビット数と一致することを特徴とする通信システム。

【請求項8】

送信データの符号化を行うように構成された符号化装置と、前記符号化装置によって符号化されたデータの多値変調を実行するように構成されたシンボルマッピング装置とを備えた送信装置と、
前記送信装置から受信した信号から符号化されたデータを復調するように構成されたシンボルデマッピング装置と、前記シンボルデマッピング装置によって復調されたデータの誤り訂正を行うように構成された誤り訂正装置とを備え、
前記符号化装置は、前記送信データに対して第１の符号化を行うように構成された第１の符号化部と、
前記第１の符号化部によって符号化された送信データのうちの第１のビット列に対して第２の符号化を行うように構成された第２の符号化部と、
前記第１の符号化部によって符号化された送信データのうちの第２のビット列に対して第３の符号化を行うように構成された第３の符号化部とを備え、
前記誤り訂正装置は、
前記シンボルデマッピング装置によって復調されたデータのうち前記第１のビット列の誤り訂正を、前記第２の符号化によって前記第１のビット列に付加された第２の冗長ビットに基づいて行うように構成された第１の誤り訂正復号部と、
前記復調されたデータのうち前記第２のビット列の誤り訂正を、前記第３の符号化によって前記第２のビット列に付加された第３の冗長ビットに基づいて行うように構成された第２の誤り訂正復号部と、
前記誤り訂正が行われた第１、第２のビット列に含まれる情報ビットの誤り訂正を、前記第１の符号化によって前記情報ビットに付加された第１の冗長ビットに基づいて行うように構成された第３の誤り訂正復号部とを備え、
前記第２のビット列は、多値変調のシンボルに対応する複数ビットのうち、前記第１のビット列が割り当てられたビットよりも下位側のビットに割り当てられるビット列であり、
前記第３の符号化の冗長度は、前記第２の符号化の冗長度の所定数（所定数は０より大きい実数）倍であり、
前記第１の誤り訂正復号部の出力ビット数と前記第２の誤り訂正復号部の出力ビット数の合計は、前記第３の誤り訂正復号部の入力ビット数と一致し、
前記第１の符号化は、前記第１、第２のビット列に含まれる情報ビットに対して列毎に行方向に前記第１の冗長ビットを付加する処理であり、
前記第２の符号化は、前記第１のビット列に含まれる情報ビットとこの情報ビットに付加された前記第１の冗長ビットのそれぞれに対して列方向に前記第２の冗長ビットを付加する処理であり、
前記第３の符号化は、前記第２のビット列に含まれる情報ビットとこの情報ビットに付加された前記第１の冗長ビットのそれぞれに対して列方向に前記第３の冗長ビットを付加する処理であり、
前記復調された受信データの構成において前記第１の冗長ビットの配列方向と前記第２、第３の冗長ビットの配列方向とが直交していることを特徴とする通信システム。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、通信システムにおいて、回路規模を抑えつつ誤り訂正能力を向上させることができる誤り訂正装置、符号化装置および通信システムに関するものである。

【背景技術】

【0002】

コヒーレント光通信では、伝送特性の向上のために、伝送途中に生じる歪及び周波数／位相変動をデジタル信号処理によって補償しており、更なる伝送特性向上のために、上記の補償機能に加えて、送受間に誤り訂正装置を設けて伝送特性におけるデータ誤りの低減を図っている。一般的には、送信側でデータに対して誤り訂正用符号化を行い、受信側でその符号化に応じて誤り訂正を行うことで、伝送特性の向上を図っている。

【0003】

また、従来よりデータ伝送の速度を上げる変調方式として例えば１６ＱＡＭ（Quadrature Amplitude Modulation）、６４ＱＡＭ等の多値変調によるディジタル伝送システムが実用化されている。ディジタル多値変調方式で用いられる誤り訂正の技術として、例えば特許文献１、特許文献２に開示された技術が知られている。

【0004】

特許文献１に開示された送信装置と受信装置では、多値変調におけるシンボルに割り当てたビット毎の信頼度に生じる偏りにより、誤り訂正効率が低下するという問題に対して、訂正能力の異なる２種類のＦＥＣ（Forward Error Correction）デコード処理を組み合わせることにより、訂正効率を改善するようにしている。

【0005】

しかしながら、特許文献１に開示された技術では、符号化率を求めそれに応じたビットサイズの調整処理を行うためのＦＥＣ分配処理が必要であり、このＦＥＣ分配処理が複雑であるため、処理時間の増大と回路規模の増大という問題があった。

【0006】

特許文献２に開示された伝送装置では、６４ＱＡＭの符号化において雑音等の影響で符号誤り発生の頻度が異なるため、１シンボル６ビットの符号のうち誤り発生頻度の高いビットの符号を、誤り訂正能力の高い冗長度を持つ誤り訂正符号で符号化し、誤り発生の頻度が低いビットの符号を、誤り訂正能力の低い冗長度を持つ誤り訂正符号で符号化することにより、誤り訂正能力を向上させるようにしている。

【0007】

しかしながら、特許文献２に開示された技術では、受信側で復号する際に、誤り訂正能力の高い訂正符号により復号した符号を、もう一方の誤り訂正能力の低い訂正符号の復号の処理で用いることで処理が複雑となるため、処理時間の増大と回路規模の増大という問題があった。

【先行技術文献】

【特許文献】

【0008】

【文献】国際公開ＷＯ２０１０／１４６６９４

【文献】特開２００２－０６４５７９号公報

【発明の概要】

【発明が解決しようとする課題】

【0009】

本発明は、上記課題を解決するためになされたもので、処理時間の増大と回路規模の増大を抑えつつ誤り訂正能力を向上させることができる誤り訂正装置、符号化装置および通信システムを提供することを目的とする。

【課題を解決するための手段】

【0010】

本発明の誤り訂正装置は、多値変調のシンボルデマッピング処理によって復調された受信データのうち送信側で第１の符号化と第２の符号化が行われた第１のビット列の誤り訂正を、前記第２の符号化によって前記第１のビット列に付加された第２の冗長ビットに基づいて行うように構成された第１の誤り訂正復号部と、前記復調された受信データのうち送信側で前記第１の符号化と第３の符号化が行われた第２のビット列の誤り訂正を、前記第３の符号化によって前記第２のビット列に付加された第３の冗長ビットに基づいて行うように構成された第２の誤り訂正復号部と、前記誤り訂正が行われた第１、第２のビット列に含まれる情報ビットの誤り訂正を、前記第１の符号化によって前記情報ビットに付加された第１の冗長ビットに基づいて行うように構成された第３の誤り訂正復号部とを備え、前記第２のビット列は、多値変調のシンボルに対応する複数ビットのうち、前記第１のビット列が割り当てられたビットよりも下位側のビットに割り当てられる第３のビット列と、前記シンボルに対応する複数ビットのうち、前記第３のビット列が割り当てられたビットよりも下位側のビットに割り当てられる第４のビット列の２つに分かれ、前記第２の誤り訂正復号部は、前記第３のビット列の誤り訂正を、前記第３の符号化によって前記第３のビット列に付加された第３の冗長ビットに基づいて行うように構成された第４の誤り訂正復号部と、前記第４のビット列の誤り訂正を、前記第３の符号化によって前記第４のビット列に付加された第３の冗長ビットに基づいて行うように構成された第５の誤り訂正復号部の２つを含み、前記第３のビット列に対する前記第３の符号化の冗長度は、前記第２の符号化の冗長度の２倍であり、前記第４のビット列に対する前記第３の符号化の冗長度は、前記第２の符号化の冗長度の４倍であり、前記第１の誤り訂正復号部の出力ビット数と前記第２の誤り訂正復号部の出力ビット数の合計は、前記第３の誤り訂正復号部の入力ビット数と一致することを特徴とするものである。

【0012】

また、本発明の誤り訂正装置は、多値変調のシンボルデマッピング処理によって復調された受信データのうち送信側で第１の符号化と第２の符号化が行われた第１のビット列の誤り訂正を、前記第２の符号化によって前記第１のビット列に付加された第２の冗長ビットに基づいて行うように構成された第１の誤り訂正復号部と、前記復調された受信データのうち送信側で前記第１の符号化と第３の符号化が行われた第２のビット列の誤り訂正を、前記第３の符号化によって前記第２のビット列に付加された第３の冗長ビットに基づいて行うように構成された第２の誤り訂正復号部と、前記誤り訂正が行われた第１、第２のビット列に含まれる情報ビットの誤り訂正を、前記第１の符号化によって前記情報ビットに付加された第１の冗長ビットに基づいて行うように構成された第３の誤り訂正復号部とを備え、前記第２のビット列は、多値変調のシンボルに対応する複数ビットのうち、前記第１のビット列が割り当てられたビットよりも下位側のビットに割り当てられたビット列であり、前記第３の符号化の冗長度は、前記第２の符号化の冗長度の所定数（所定数は０より大きい実数）倍であり、前記第１の誤り訂正復号部の出力ビット数と前記第２の誤り訂正復号部の出力ビット数の合計は、前記第３の誤り訂正復号部の入力ビット数と一致し、前記第１の符号化は、前記第１、第２のビット列に含まれる情報ビットに対して列毎に行方向に前記第１の冗長ビットを付加する処理であり、前記第２の符号化は、前記第１のビット列に含まれる情報ビットとこの情報ビットに付加された前記第１の冗長ビットのそれぞれに対して列方向に前記第２の冗長ビットを付加する処理であり、前記第３の符号化は、前記第２のビット列に含まれる情報ビットとこの情報ビットに付加された前記第１の冗長ビットのそれぞれに対して列方向に前記第３の冗長ビットを付加する処理であり、前記復調された受信データの構成において前記第１の冗長ビットの配列方向と前記第２、第３の冗長ビットの配列方向とが直交していることを特徴とするものである。
また、本発明の誤り訂正装置の１構成例において、前記第３の符号化の冗長度は、前記第２の符号化の冗長度の２倍である。

【0013】

また、本発明の符号化装置は、送信データに対して第１の符号化を行うように構成された第１の符号化部と、前記第１の符号化部によって符号化された送信データのうちの第１のビット列に対して第２の符号化を行うように構成された第２の符号化部と、前記第１の符号化部によって符号化された送信データのうちの第２のビット列に対して第３の符号化を行うように構成された第３の符号化部とを備え、前記第２のビット列は、前記第２、第３の符号化部の出力を多値変調する際に、多値変調のシンボルに対応する複数ビットのうち、前記第１のビット列が割り当てられたビットよりも下位側のビットに割り当てられる第３のビット列と、前記シンボルに対応する複数ビットのうち、前記第３のビット列が割り当てられたビットよりも下位側のビットに割り当てられる第４のビット列の２つに分かれ、前記第３の符号化部は、前記第３のビット列に対して前記第３の符号化を行うように構成された第４の符号化部と、前記第４のビット列に対して前記第３の符号化を行うように構成された第５の符号化部の２つを含み、前記第３のビット列に対する前記第３の符号化の冗長度は、前記第２の符号化の冗長度の２倍であり、前記第４のビット列に対する前記第３の符号化の冗長度は、前記第２の符号化の冗長度の４倍であることを特徴とするものである。

【0015】

また、本発明の符号化装置は、送信データに対して第１の符号化を行うように構成された第１の符号化部と、前記第１の符号化部によって符号化された送信データのうちの第１のビット列に対して第２の符号化を行うように構成された第２の符号化部と、前記第１の符号化部によって符号化された送信データのうちの第２のビット列に対して第３の符号化を行うように構成された第３の符号化部とを備え、前記第２のビット列は、前記第２、第３の符号化部の出力を多値変調する際に、多値変調のシンボルに対応する複数ビットのうち、前記第１のビット列が割り当てられたビットよりも下位側のビットに割り当てられるビット列であり、前記第３の符号化の冗長度は、前記第２の符号化の冗長度の所定数（所定数は０より大きい実数）倍であり、前記第１の符号化は、前記第１、第２のビット列に含まれる情報ビットに対して列毎に行方向に第１の冗長ビットを付加する処理であり、前記第２の符号化は、前記第１のビット列に含まれる情報ビットとこの情報ビットに付加された前記第１の冗長ビットのそれぞれに対して列方向に第２の冗長ビットを付加する処理であり、前記第３の符号化は、前記第２のビット列に含まれる情報ビットとこの情報ビットに付加された前記第１の冗長ビットのそれぞれに対して列方向に第３の冗長ビットを付加する処理であり、前記第２、第３の符号化部から出力されるデータの構成において前記第１の冗長ビットの配列方向と前記第２、第３の冗長ビットの配列方向とが直交していることを特徴とするものである。
また、本発明の符号化装置の１構成例において、前記第３の符号化の冗長度は、前記第２の符号化の冗長度の２倍である。

【0016】

また、本発明の通信システムは、送信データの符号化を行うように構成された符号化装置と、前記符号化装置によって符号化されたデータの多値変調を実行するように構成されたシンボルマッピング装置とを備えた送信装置と、前記送信装置から受信した信号から符号化されたデータを復調するように構成されたシンボルデマッピング装置と、前記シンボルデマッピング装置によって復調されたデータの誤り訂正を行うように構成された誤り訂正装置とを備え、前記符号化装置は、前記送信データに対して第１の符号化を行うように構成された第１の符号化部と、前記第１の符号化部によって符号化された送信データのうちの第１のビット列に対して第２の符号化を行うように構成された第２の符号化部と、前記第１の符号化部によって符号化された送信データのうちの第２のビット列に対して第３の符号化を行うように構成された第３の符号化部とを備え、前記誤り訂正装置は、前記シンボルデマッピング装置によって復調されたデータのうち前記第１のビット列の誤り訂正を、前記第２の符号化によって前記第１のビット列に付加された第２の冗長ビットに基づいて行うように構成された第１の誤り訂正復号部と、前記復調されたデータのうち前記第２のビット列の誤り訂正を、前記第３の符号化によって前記第２のビット列に付加された第３の冗長ビットに基づいて行うように構成された第２の誤り訂正復号部と、前記誤り訂正が行われた第１、第２のビット列に含まれる情報ビットの誤り訂正を、前記第１の符号化によって前記情報ビットに付加された第１の冗長ビットに基づいて行うように構成された第３の誤り訂正復号部とを備え、前記第２のビット列は、多値変調のシンボルに対応する複数ビットのうち、前記第１のビット列が割り当てられたビットよりも下位側のビットに割り当てられる第３のビット列と、前記シンボルに対応する複数ビットのうち、前記第３のビット列が割り当てられたビットよりも下位側のビットに割り当てられる第４のビット列の２つに分かれ、前記第２の誤り訂正復号部は、前記第３のビット列の誤り訂正を、前記第３の符号化によって前記第３のビット列に付加された第３の冗長ビットに基づいて行うように構成された第４の誤り訂正復号部と、前記第４のビット列の誤り訂正を、前記第３の符号化によって前記第４のビット列に付加された第３の冗長ビットに基づいて行うように構成された第５の誤り訂正復号部の２つを含み、前記第３のビット列に対する前記第３の符号化の冗長度は、前記第２の符号化の冗長度の２倍であり、前記第４のビット列に対する前記第３の符号化の冗長度は、前記第２の符号化の冗長度の４倍であり、前記第１の誤り訂正復号部の出力ビット数と前記第２の誤り訂正復号部の出力ビット数の合計は、前記第３の誤り訂正復号部の入力ビット数と一致することを特徴とするものである。
また、本発明の通信システムは、送信データの符号化を行うように構成された符号化装置と、前記符号化装置によって符号化されたデータの多値変調を実行するように構成されたシンボルマッピング装置とを備えた送信装置と、前記送信装置から受信した信号から符号化されたデータを復調するように構成されたシンボルデマッピング装置と、前記シンボルデマッピング装置によって復調されたデータの誤り訂正を行うように構成された誤り訂正装置とを備え、前記符号化装置は、前記送信データに対して第１の符号化を行うように構成された第１の符号化部と、前記第１の符号化部によって符号化された送信データのうちの第１のビット列に対して第２の符号化を行うように構成された第２の符号化部と、前記第１の符号化部によって符号化された送信データのうちの第２のビット列に対して第３の符号化を行うように構成された第３の符号化部とを備え、前記誤り訂正装置は、前記シンボルデマッピング装置によって復調されたデータのうち前記第１のビット列の誤り訂正を、前記第２の符号化によって前記第１のビット列に付加された第２の冗長ビットに基づいて行うように構成された第１の誤り訂正復号部と、前記復調されたデータのうち前記第２のビット列の誤り訂正を、前記第３の符号化によって前記第２のビット列に付加された第３の冗長ビットに基づいて行うように構成された第２の誤り訂正復号部と、前記誤り訂正が行われた第１、第２のビット列に含まれる情報ビットの誤り訂正を、前記第１の符号化によって前記情報ビットに付加された第１の冗長ビットに基づいて行うように構成された第３の誤り訂正復号部とを備え、前記第２のビット列は、多値変調のシンボルに対応する複数ビットのうち、前記第１のビット列が割り当てられたビットよりも下位側のビットに割り当てられるビット列であり、前記第３の符号化の冗長度は、前記第２の符号化の冗長度の所定数（所定数は０より大きい実数）倍であり、前記第１の誤り訂正復号部の出力ビット数と前記第２の誤り訂正復号部の出力ビット数の合計は、前記第３の誤り訂正復号部の入力ビット数と一致し、前記第１の符号化は、前記第１、第２のビット列に含まれる情報ビットに対して列毎に行方向に前記第１の冗長ビットを付加する処理であり、前記第２の符号化は、前記第１のビット列に含まれる情報ビットとこの情報ビットに付加された前記第１の冗長ビットのそれぞれに対して列方向に前記第２の冗長ビットを付加する処理であり、前記第３の符号化は、前記第２のビット列に含まれる情報ビットとこの情報ビットに付加された前記第１の冗長ビットのそれぞれに対して列方向に前記第３の冗長ビットを付加する処理であり、前記復調された受信データの構成において前記第１の冗長ビットの配列方向と前記第２、第３の冗長ビットの配列方向とが直交していることを特徴とするものである。

【発明の効果】

【0017】

本発明によれば、第１の誤り訂正復号部と第２の誤り訂正復号部と第３の誤り訂正復号部を設け、第２のビット列を、多値変調のシンボルに対応する複数ビットのうち、第１のビット列が割り当てられたビットよりも下位側のビットに割り当てられるビット列とし、第３の符号化の冗長度を、第２の符号化の冗長度の所定数倍とし、第１の誤り訂正復号部の出力ビット数と第２の誤り訂正復号部の出力ビット数の合計を、第３の誤り訂正復号部の入力ビット数と一致させることにより、処理時間の増大と回路規模の増大を抑えつつ誤り訂正能力を向上させることができる。

【図面の簡単な説明】

【0018】

【図1】図１は、本発明の第１の実施例に係る通信システムの構成を示すブロック図である。

【図2】図２は、本発明の第１の実施例に係る送信信号処理装置における符号化装置の構成を示すブロック図である。

【図3】図３は、本発明の第１の実施例に係る受信信号処理装置における誤り訂正装置の構成を示すブロック図である。

【図4】図４は、本発明の第１の実施例において送信信号処理装置における符号化装置によって符号化されたビット列、および受信信号処理装置におけるシンボルデマッピング装置によって復調されたビット列の構成を示す図である。

【図5】図５は、本発明の第２の実施例に係る送信信号処理装置における符号化装置の構成を示すブロック図である。

【図6】図６は、多値変調方式が１６ＱＡＭの場合のシンボルの配置例を示す図である。

【図7】図７は、多値変調方式が１６ＱＡＭの場合のシンボルマッピングの１例を示す図である。

【図8】図８は、本発明の第２の実施例に係る受信信号処理装置における誤り訂正装置の構成を示すブロック図である。

【図9】図９は、本発明の第３の実施例において送信信号処理装置における符号化装置によって符号化されたビット列、および受信信号処理装置におけるシンボルデマッピング装置によって復調されたビット列の構成を示す図である。

【図10】図１０は、本発明の第３の実施例に係る送信信号処理装置における符号化装置の構成を示すブロック図である。

【図11】図１１は、本発明の第３の実施例に係る受信信号処理装置における誤り訂正装置の構成を示すブロック図である。

【図12】図１２は、多値変調方式が６４ＱＡＭの場合のシンボルの配置例を示す図である。

【図13】図１３は、本発明の第４の実施例において送信信号処理装置における符号化装置によって符号化されたビット列、および受信信号処理装置におけるシンボルデマッピング装置によって復調されたビット列の構成を示す図である。

【図14】図１４は、本発明の第４の実施例に係る送信信号処理装置における符号化装置の構成を示すブロック図である。

【図15】図１５は、多値変調方式が６４ＱＡＭの場合のシンボルマッピングの１例を示す図である。

【図16】図１６は、本発明の第４の実施例に係る受信信号処理装置における誤り訂正装置の構成を示すブロック図である。

【図17】図１７は、本発明の第５の実施例において送信信号処理装置における符号化装置によって符号化されたビット列、および受信信号処理装置におけるシンボルデマッピング装置によって復調されたビット列の構成を示す図である。

【図18】図１８は、本発明の第５の実施例に係る送信信号処理装置における符号化装置の構成を示すブロック図である。

【図19】図１９は、本発明の第５の実施例に係る受信信号処理装置における誤り訂正装置の構成を示すブロック図である。

【発明を実施するための形態】

【0019】

［第１の実施例］
以下、本発明の実施例について図面を参照して説明する。図１は本発明の第１の実施例に係る通信システムの構成を示すブロック図である。図１は、本実施例に係る符号化装置１０および誤り訂正装置２０をコヒーレント光通信方式の通信システムに適用した構成例を示している。

【0020】

図１のコヒーレント光通信方式の通信システムにおいて、送信装置６は、送信信号処理装置１と、光送信モジュール３とを備えている。受信装置７は、光受信モジュール４と、受信信号処理装置２とを備えている。送信装置６と受信装置７とは、光ファイバ伝送路５を介して接続されている。送信信号処理装置１は、符号化装置１０を備え、受信信号処理装置２は、誤り訂正装置２０を備えている。

【0021】

送信信号処理装置１における符号化装置１０は、送信データに対して誤り訂正用の符号化を行う。光送信モジュール３は、誤り訂正用の符号化が行われた送信データに基づいて光信号を生成する。一般的なコヒーレント光通信では、水平偏波光信号Ｘと垂直偏波光信号Ｙとが合成されて伝送される。変調方式としてＱＡＭを用いた場合、送信データは、水平偏波光信号用データＸＩ，ＸＱと、垂直偏波光信号用データＹＩ，ＹＱとに分けられる。

【0022】

ＸＩは水平偏波光信号用データの、複素平面における水平軸上の座標、ＸＱは水平偏波光信号用データの、複素平面における直交軸上の座標を示す。また、ＹＩは垂直偏波光信号用データの、複素平面における水平軸上の座標、ＹＱは垂直偏波光信号用データの、複素平面における直交軸上の座標を示す。送信データは、搬送波の複素平面上の座標にマッピングされ、光ファイバ伝送路５を経由して受信側に伝送される。

【0023】

光受信モジュール４は、受信した光信号から受信データを生成する。光受信モジュール４は、水平偏波光信号用データＸＩ，ＸＱと、垂直偏波光信号用データＹＩ，ＹＱとを出力する。これらのデータＸＩ，ＸＱ，ＹＩ，ＹＱは、受信信号処理装置２においてデジタル信号に変換され、誤り訂正装置２０において誤り訂正処理が行われる。

【0024】

図２は本実施例に係る送信信号処理装置１における符号化装置１０の構成を示すブロック図である。符号化装置１０は、符号化部１００－Ａ（第２の符号化部）と、符号化部１００－Ｂ（第３の符号化部）と、符号化部１０１（第１の符号化部）とから構成される。

【0025】

符号化部１０１は、入力された送信データに対して第１の符号化を行う。具体的には、符号化部１０１は、送信データの情報ビットから、受信側で行なわれる誤り訂正用の第１の冗長ビットを生成して情報ビットと第１の冗長ビットとを出力する。

【0026】

符号化部１００－Ａは、符号化部１０１によって符号化された送信データに対して第２の符号化を行う。具体的には、符号化部１００－Ａは、符号化された送信データに含まれるビット列のうち、多値変調のシンボルに対応する複数ビットのうちの上位側ビットに割り当てられる第１のビット列から、受信側で行われる誤り訂正用の第２の冗長ビットを生成して第１のビット列と第２の冗長ビットとを出力する。第１のビット列には、送信データの情報ビットのみが含まれる場合と、情報ビットと前記の第１の冗長ビットが含まれる場合と、第１の冗長ビットのみが含まれる場合とがある。

【0027】

符号化部１００－Ｂは、符号化部１０１によって符号化された送信データに対して第３の符号化を行う。具体的には、符号化部１００－Ｂは、符号化された送信データに含まれるビット列のうち、多値変調のシンボルに対応する複数ビットのうちの下位側ビットに割り当てられる第２のビット列から、受信側で行われる誤り訂正用の第３の冗長ビットを生成して第２のビット列と第３の冗長ビットとを出力する。第２のビット列には、送信データの情報ビットのみが含まれる場合と、情報ビットと前記の第１の冗長ビットが含まれる場合と、第１の冗長ビットのみが含まれる場合とがある。符号化部１００－Ｂは、符号化部１００－Ａによる第２の符号化の冗長度に対して第３の符号化の冗長度を所定数（所定数は０より大きい実数で、例えば２）倍とする。

【0028】

こうして、送信データが符号化される。次に、送信信号処理装置１におけるシンボルマッピング装置１１は、符号化装置１０によって符号化された送信データを、所定のマッピング規則に従って、複素平面上のシンボル（信号点）にマッピングすることにより、送信データの多値変調を実行する。

【0029】

具体的には、シンボルマッピング装置１１は、符号化された送信データに含まれる前記第１のビット列と前記第２の冗長ビットとからなるビット列から例えば２ビットずつ順次抽出し、抽出した２ビットを、シンボルに対応する複数ビットのうちの上位側ビット（例えば１ビット目と２ビット目）に割り当てる。同時に、シンボルマッピング装置１１は、符号化された送信データに含まれる前記第２のビット列と前記第３の冗長ビットとからなるビット列から例えば２ビットずつ順次抽出し、抽出した２ビットを、シンボルに対応する複数ビットのうちの下位側ビット（例えば３ビット目と４ビット目）に割り当てる。

【0030】

例えば多値変調方式が１６ＱＡＭの場合、シンボルに対応する４ビットのうちの上位側２ビットをＸ偏波のＩ軸の値、Ｘ偏波のＱ軸の値としてＸ偏波のＩＱ平面の各象限の位置を表すビット列の情報としてマッピングし、シンボルに対応する４ビットのうちの下位側２ビットをＩＱ平面の各象限内に４か所あるシンボルの中でその位置を表すビット列のＩ軸の値及びＱ軸の値の情報としてマッピングする。これにより、Ｘ偏波の光信号用データとして、ＸＩ（２ビット），ＸＱ（２ビット）の合計４ビット分のデータを出力する。またＹ偏波の光信号用データについても、同様に１６ＱＡＭの多値変調方式によりＩＱ平面上でシンボルをマッピングすることにより、ＹＩ（２ビット）、ＹＱ（２ビット）の合計４ビットの分のデータを出力する。
以下では、Ｘ偏波（水平偏波）の光信号用データのマッピング、デマッピングの場合についての実施の例を説明するが、Ｙ偏波（垂直偏波）の光信号用データの場合についても同様に実施の例を考えることができる。
前記のとおり、光送信モジュール３は、シンボルマッピング装置１１から出力されたデータに基づいて光信号を生成する。

【0031】

図３は本実施例に係る受信信号処理装置２における誤り訂正装置２０の構成を示すブロック図である。誤り訂正装置２０は、誤り訂正復号部２００－Ａ（第１の誤り訂正復号部）と、誤り訂正復号部２００－Ｂ（第２の誤り訂正復号部）と、誤り訂正復号部２０１（第３の誤り訂正復号部）とから構成される。

【0032】

前記のとおり、光受信モジュール４は、受信した光信号から受信データＸＩ，ＸＱ，ＹＩ，ＹＱを生成する。
受信信号処理装置２におけるシンボルデマッピング装置２１は、受信データＸＩ，ＸＱのセット（及びＹＩ，ＹＱのセット）から、各々複素平面上のシンボル位置を求め、送信側と同じマッピング規則に従って、シンボルをビット列に変換することにより、情報ビットと第１、第２、第３の冗長ビットとが含まれるビット列を復調するシンボルデマッピング処理を行う。

【0033】

次に、誤り訂正復号部２００－Ａは、シンボルデマッピング装置２１の出力のうち第１のビット列の誤り訂正を、第１のビット列に付加された第２の冗長ビットに基づいて行い、誤り訂正後の第１のビット列を出力する。

【0034】

誤り訂正復号部２００－Ｂは、シンボルデマッピング装置２１の出力のうち第２のビット列の誤り訂正を、第２のビット列に付加された第３の冗長ビットに基づいて行い、誤り訂正後の第２のビット列を出力する。

【0035】

誤り訂正復号部２０１は、誤り訂正復号部２００－Ａによって誤り訂正が行われた第１のビット列に含まれる情報ビットの誤り訂正と誤り訂正復号部２００－Ｂによって誤り訂正が行われた第２のビット列に含まれる情報ビットの誤り訂正を、これらの情報ビットに付加された第１の冗長ビットに基づいて行う。第１の冗長ビットは、第１のビット列に含まれる情報ビットと第２のビット列に含まれる情報ビットの両方に付加されている場合と、第２のビット列に含まれる情報ビットのみに付加されている場合とがある。こうして、受信データを復号することができる。

【0036】

本実施例では、符号化部１００－Ａによる第２の符号化の冗長度に対して符号化部１００－Ｂによる第３の符号化の冗長度を所定数倍とすることにより、シンボルに対応する複数ビットのうち下位側ビットに割り当てられる第２のビット列に対する誤り訂正能力を向上させることができる。

【0037】

また、本実施例では、送信データの情報ビットを、シンボルに対応する複数ビットのうちの上位側ビットに割り当てられる第１のビット列と下位側ビットに割り当てられる第２のビット列に分割して、各々異なる符号化処理と復号処理を行うことにより、誤りを分散できるため、別のインターリーブ等の処理を付加しなくても、バースト誤り訂正能力を向上させることができる。

【0038】

本実施例のように、送信データの情報ビットを第１のビット列と第２のビット列に分割して、第２のビット列の符号長を短くする場合、誤り訂正能力低下の可能性があるが、後段の誤り訂正復号部２０１によって第１のビット列と第２のビット列に共通の誤り訂正復号処理を行うことにより、誤り訂正効率を向上させることができる。

【0039】

また、本実施例では、誤り訂正復号部２００－Ａの出力ビット数と誤り訂正復号部２００－Ｂの出力ビット数の合計を、誤り訂正復号部２０１の入力ビット数と一致させることで、第１のビット列と第２のビット列の分配処理が不要となるので、処理量を削減することができ、誤り訂正処理の高速化、低遅延化、および低電力化を実現することができる。

【0040】

［第２の実施例］
次に、本発明の第２の実施例について説明する。本実施例は、第１の実施例の具体例である。本実施例においても通信システムの構成は第１の実施例と同様であるので、図１の符号を用いて説明する。送信信号処理装置１における符号化装置によって符号化されたビット列、および受信信号処理装置２におけるシンボルデマッピング装置によって復調されたビット列の構成を図４に示す。

【0041】

図４の例では、シンボルに対応する複数ビットのうちの上位側ビットに割り当てられる第１のビット列に含まれる情報ビットをＤ１、シンボルに対応する複数ビットのうちの下位側ビットに割り当てられる第２のビット列に含まれる情報ビットをＤ２－１，Ｄ２－２、前記の第１の冗長ビットをＲ１、第２の冗長ビットをＲ２、第３の冗長ビットをＲ３－１，Ｒ３－２としている。

【0042】

本実施例では、情報ビットＤ１のブロックの構成を、列方向（図４横方向）の長さ１２０ビット、Ｍ行の構成としている。行数Ｍは、１以上の整数である。また、情報ビットＤ２－１のブロックの構成を、列方向の長さ５６ビット、Ｍ行の構成とし、情報ビットＤ２－２のブロックの構成を、列方向の長さ４８ビット、Ｍ行の構成としている。冗長ビットＲ１，Ｒ２，Ｒ３－１，Ｒ３－２の長さはそれぞれ８ビットである。

【0043】

図５は本実施例に係る送信信号処理装置１における符号化装置１０の構成を示すブロック図である。符号化装置１０は、符号化部１００ａ－Ａ（第２の符号化部）と、符号化部１００ａ－Ｂ（第３の符号化部）と、符号化部１０１ａ（第１の符号化部）とから構成される。

【0044】

符号化部１０１ａは、長さ２２４ビット×１行の情報ビットＤ１，Ｄ２－１，Ｄ２－２から長さ８ビットの冗長ビットＲ１を生成して、情報ビットＤ１，Ｄ２－１，Ｄ２－２と冗長ビットＲ１とを出力する。符号化部１０１ａは、このような符号化処理と処理結果の出力を図４に示した情報ビットＤ１，Ｄ２－１，Ｄ２－２の行毎に行う。符号化部１０１ａにおける符号長は、（Ｄ１，Ｄ２－１，Ｄ２－２の長さ＋Ｒ１の長さ）＝２２４＋８＝２３２ビットである。

【0045】

次に、符号化部１００ａ－Ａは、符号化部１０１ａの出力のうち長さ１２０ビット×１行の情報ビットＤ１から長さ８ビットの冗長ビットＲ２を生成して、情報ビットＤ１と冗長ビットＲ２とを出力する。符号化部１００ａ－Ａは、このような符号化処理と処理結果の出力を図４に示した情報ビットＤ１の行毎に行う。

【0046】

一方、符号化部１００ａ－Ｂは、符号化部１０１ａの出力のうち長さ５６ビット×１行の情報ビットＤ２－１から長さ８ビットの冗長ビットＲ３－１を生成し、長さ４８ビット×１行の情報ビットＤ２－２と長さ８ビット×１行の冗長ビットＲ１とから長さ８ビットの冗長ビットＲ３－２を生成して、情報ビットＤ２－１と冗長ビットＲ３－１と情報ビットＤ２－２と冗長ビットＲ１，Ｒ３－２とを出力する。符号化部１００ａ－Ｂは、このような符号化処理と処理結果の出力を図４に示した情報ビットＤ２－１，Ｄ２－２と冗長ビットＲ１の行毎に行う。

【0047】

符号化部１００ａ－Ａにおける符号長は、（Ｄ１の長さ＋Ｒ２の長さ）＝１２０＋８＝１２８ビットである。符号化部１００ａ－Ｂにおける符号長は、（Ｄ２－１の長さ＋Ｒ３－１の長さ）＝（Ｄ２－２の長さ＋Ｒ１の長さ＋Ｒ３－２の長さ）＝５６＋８＝６４ビットであり、符号化部１００ａ－Ａにおける符号長の１／２である。

【0048】

また、冗長ビットＲ２の冗長度は、（Ｒ２の長さ）／（Ｄ１の長さ＋Ｒ２の長さ）＝８／１２８である。冗長ビットＲ３－１，Ｒ３－２の冗長度は、（Ｒ３－１の長さ）／（Ｄ２－１の長さ＋Ｒ３－１の長さ）＝（Ｒ３－２の長さ）／（Ｄ２－２の長さ＋Ｒ１の長さ＋Ｒ３－２の長さ）＝８／６４であり、冗長ビットＲ２の冗長度の２倍である。

【0049】

次に、送信信号処理装置１におけるシンボルマッピング装置１１ａは、符号化装置１０によって符号化された送信データの多値変調を実行する。具体的には、シンボルマッピング装置１１ａは、符号化された送信データに含まれるＤ１，Ｒ２からなるビット列から例えば２ビットずつ順次抽出し、抽出した２ビットを、シンボルに対応する複数ビットのうちの上位側ビット（例えば１ビット目と２ビット目）に割り当てる。同時に、シンボルマッピング装置１１ａは、符号化された送信データに含まれるＤ２－１，Ｒ３－１，Ｄ２－２，Ｒ１，Ｒ３－２からなるビット列から例えば２ビットずつ順次抽出し、抽出した２ビットを、シンボルに対応する複数ビットのうちの下位側ビット（例えば３ビット目と４ビット目）に割り当てる。

【0050】

例えば多値変調方式が１６ＱＡＭの場合、シンボルに対応する４ビットのうちの上位側２ビットをＸ偏波のＩ軸の値及びＱ軸の値としてＩＱ平面上における各象限の位置を表すビット列の情報としてマッピングし、シンボルに対応する４ビットのうちの下位側２ビットをＸ偏波のＩＱ平面の各象限内に４か所あるシンボルの中でその位置を表すビット列のＩ軸の値及びＱ軸の値の情報としてマッピングする。これにより、シンボルマッピング装置１１ａは、ＸＩ，ＸＱのデータを出力し、またＹ偏波についても同様にしてＹＩ，ＹＱのデータを出力する。

【0051】

多値変調方式が１６ＱＡＭの場合のシンボルの配置例を図６に示す。図６の例では、シンボルに対応する４ビットのうちの上位から１ビット目をｄ４、２ビット目をｄ３、３ビット目をｄ２、４ビット目をｄ１としている。

【0052】

図７は多値変調方式が１６ＱＡＭの場合のシンボルマッピングの１例を示す図である。ビットｄ４＝“０”，ｄ３＝“０”の場合、シンボルマッピング装置１１ａが選択するシンボルは図７の第１象限３１内の４点のいずれかとなる。ｄ４＝“１”，ｄ３＝“０”の場合、シンボルは第２象限３２内の４点のいずれかとなる。ｄ４＝“１”，ｄ３＝“１”の場合、シンボルは第３象限３３内の４点のいずれかとなる。ｄ４＝“０”，ｄ３＝“１”の場合、シンボルは第４象限３４内の４点のいずれかとなる。さらに、ビットｄ２，ｄ１の値によって象限内の４点のうちいずれか１つが、ｄ４，ｄ３，ｄ２，ｄ１に対応するシンボルとして選択される。

【0053】

図８は本実施例に係る受信信号処理装置２における誤り訂正装置２０の構成を示すブロック図である。誤り訂正装置２０は、誤り訂正復号部２００ａ－Ａ（第１の誤り訂正復号部）と、誤り訂正復号部２００ａ－Ｂ（第２の誤り訂正復号部）と、誤り訂正復号部２０１ａ（第３の誤り訂正復号部）とから構成される。

【0054】

受信信号処理装置２におけるシンボルデマッピング装置２１ａは、受信データＸＩ，ＸＱ，ＹＩ，ＹＱから複素平面上のシンボル位置を求め、送信側と同じマッピング規則に従って、シンボルをビット列に変換することにより、図４に示した構成のビット列を復調する。

【0055】

次に、誤り訂正復号部２００ａ－Ａは、シンボルデマッピング装置２１ａの出力のうち長さ１２０ビットの情報ビットＤ１の誤り訂正を、Ｄ１に付加された冗長ビットＲ２に基づいて行い、誤り訂正後の情報ビットＤ１を出力する。誤り訂正復号部２００ａ－Ａは、このような誤り訂正復号処理と処理結果の出力を図４に示した情報ビットＤ１の行毎に行う。

【0056】

誤り訂正復号部２００ａ－Ｂは、シンボルデマッピング装置２１ａの出力のうち長さ５６ビットの情報ビットＤ２－１の誤り訂正を、Ｄ２－１に付加された冗長ビットＲ３－１に基づいて行い、さらに長さ４８ビットの情報ビットＤ２－２と長さ８ビットの冗長ビットＲ１の誤り訂正を、Ｄ２－２，Ｒ１に付加された冗長ビットＲ３－２に基づいて行い、誤り訂正後の情報ビットＤ２－１，Ｄ２－２と冗長ビットＲ１を出力する。誤り訂正復号部２００ａ－Ｂは、このような誤り訂正復号処理と処理結果の出力を図４に示した情報ビットＤ２－１，Ｄ２－２と冗長ビットＲ１の行毎に行う。

【0057】

誤り訂正復号部２０１ａは、誤り訂正復号部２００ａ－Ａから出力された情報ビットＤ１と誤り訂正復号部２００ａ－Ｂから出力された情報ビットＤ２－１，Ｄ２－２の誤り訂正を、Ｄ１，Ｄ２－１，Ｄ２－２に付加された冗長ビットＲ１に基づいて行い、誤り訂正後の情報ビットＤ１，Ｄ２－１，Ｄ２－２を出力する。誤り訂正復号部２０１ａは、このような誤り訂正復号処理と処理結果の出力を図４に示した情報ビットＤ１，Ｄ２－１，Ｄ２－２の行毎に行う。こうして、受信データを復号することができる。

【0058】

１６ＱＡＭの場合、各シンボルの送信信号座標に対する受信信号座標のずれが正規分布に従う場合、シンボルに対応する４ビットのうちの上位側ビットの誤り率と下位側ビットの誤り率の比は１：２となる。よって、冗長ビットＲ３－１，Ｒ３－２の冗長度と冗長ビットＲ２の冗長度の比を２：１に近づけることで、シンボルに対応する４ビットのうちの上位側ビットの誤り率と下位側ビットの誤り率とが同程度になるように誤り訂正を行うことができる。

【0059】

本実施例では、誤り訂正復号部２００ａ－Ａの出力ビット数（情報ビットＤ１の長さ１２０ビット）と誤り訂正復号部２００ａ－Ｂの出力ビット数（情報ビットＤ２－１，Ｄ２－２の長さ１０４ビット＋冗長ビットＲ１の長さ８ビット）の合計は、誤り訂正復号部２０１ａの入力ビット数２３２ビットと一致する。こうして、本実施例では、第１の実施例で説明した効果を得ることができる。

【0060】

［第３の実施例］
次に、本発明の第３の実施例について説明する。本実施例は、第１の実施例の別の具体例である。本実施例においても通信システムの構成は第１の実施例と同様であるので、図１の符号を用いて説明する。送信信号処理装置１における符号化装置によって符号化されたビット列、および受信信号処理装置２におけるシンボルデマッピング装置によって復調されたビット列の構成を図９に示す。

【0061】

図４と同様に、シンボルに対応する複数ビットのうちの上位側ビットに割り当てられる第１のビット列に含まれる情報ビットをＤ１、シンボルに対応する複数ビットのうちの下位側ビットに割り当てられる第２のビット列に含まれる情報ビットをＤ２－１，Ｄ２－２、第２の冗長ビットをＲ２、第３の冗長ビットをＲ３－１，Ｒ３－２とする。また、情報ビットＤ１に付加される第１の冗長ビットをＲ１－１、情報ビットＤ２－１，Ｄ２－２に付加される第１の冗長ビットをＲ１－２，Ｒ１－３とする。

【0062】

本実施例では、情報ビットＤ１のブロックの構成を、列方向（図９横方向）の長さ１２０ビット、Ｍ行の構成としている。行数Ｍは、１以上の整数である。また、情報ビットＤ２－１，Ｄ２－２のブロックの構成を、それぞれ列方向の長さ５６ビット、Ｍ行の構成としている。冗長ビットＲ１－１，Ｒ１－２，Ｒ１－３の長さをＲビット（例えば８ビット）とする。冗長ビットＲ２，Ｒ３－１，Ｒ３－２の長さはそれぞれ８ビットである。

【0063】

図１０は本実施例に係る送信信号処理装置１における符号化装置１０の構成を示すブロック図である。符号化装置１０は、符号化部１００ｂ－Ａ（第２の符号化部）と、符号化部１００ｂ－Ｂ（第３の符号化部）と、符号化部１０１ｂ（第１の符号化部）とから構成される。

【0064】

符号化部１０１ｂは、長さ１ビット×Ｍ行の情報ビットＤ１，Ｄ２－１，Ｄ２－２のそれぞれから長さＲビットの冗長ビットＲ１－１，Ｒ１－２，Ｒ１－３を生成して、情報ビットＤ１，Ｄ２－１，Ｄ２－２と冗長ビットＲ１－１，Ｒ１－２，Ｒ１－３とを出力する。符号化部１０１ｂは、このような符号化処理を図９に示した情報ビットＤ１，Ｄ２－１，Ｄ２－２の列毎に行い、処理結果を行毎に出力する。このとき、符号化部１０１ｂは、図９に示すように情報ビットＤ１，Ｄ２－１，Ｄ２－２の列毎に生成した冗長ビットＲ１－１，Ｒ１－２，Ｒ１－３が行方向に沿って配置されるような出力形態でビット列を出力する。符号化部１０１ｂが出力するビット列の長さは、（Ｄ１，Ｄ２－１，Ｄ２－２の長さ）＝１２０＋５６×２＝２３２ビットである。

【0065】

次に、符号化部１００ｂ－Ａは、符号化部１０１ｂから出力された長さ１２０ビット×１行の情報ビットＤ１から長さ８ビットの冗長ビットＲ２を生成して、情報ビットＤ１と冗長ビットＲ２とを出力する。また、符号化部１００ｂ－Ａは、情報ビットＤ１に付加された１２０列分の冗長ビットＲ１－１のうち、ｉ番目（ｉは１～Ｒの整数）のビット×１２０列のビット列から長さ８ビットの冗長ビットＲ２を生成して、冗長ビットＲ１－１のｉ番目のビット×１２０列のビット列と、冗長ビットＲ２とを出力する。符号化部１００ｂ－Ａは、このような符号化処理と処理結果の出力を図９に示した情報ビットＤ１の行毎、および冗長ビットＲ１－１のビット毎に行う。

【0066】

一方、符号化部１００ｂ－Ｂは、符号化部１０１ｂから出力された長さ５６ビット×１行の情報ビットＤ２－１，Ｄ２－２からそれぞれ長さ８ビットの冗長ビットＲ３－１，Ｒ３－２を生成する。符号化部１００ｂ－Ｂは、情報ビットＤ２－１と冗長ビットＲ３－１と情報ビットＤ２－２と冗長ビットＲ３－２とを出力する。

【0067】

また、符号化部１００ｂ－Ｂは、情報ビットＤ２－１に付加された５６列分の冗長ビットＲ１－２のうち、ｉ番目のビット×５６列のビット列から長さ８ビットの冗長ビットＲ３－１を生成し、情報ビットＤ２－２に付加された５６列分の冗長ビットＲ１－３のうち、ｉ番目のビット×５６列のビット列から長さ８ビットの冗長ビットＲ３－２を生成する。符号化部１００ｂ－Ｂは、冗長ビットＲ１－２のｉ番目のビット×５６列のビット列と、冗長ビットＲ３－１と、冗長ビットＲ１－３のｉ番目のビット×５６列のビット列と、冗長ビットＲ３－２とを出力する。符号化部１００ｂ－Ｂは、以上のような符号化処理と処理結果の出力を図９に示した情報ビットＤ２－１，Ｄ２－２の行毎、および冗長ビットＲ１－２，Ｒ１－３のビット毎に行う。

【0068】

符号化部１００ｂ－Ａにおける符号長は、（Ｄ１の長さ＋Ｒ２の長さ）＝１２０＋８＝１２８ビットである。符号化部１００ｂ－Ｂにおける符号長は、（Ｄ２－１の長さ＋Ｒ３－１の長さ）＝（Ｄ２－２の長さ＋Ｒ３－２の長さ）＝５６＋８＝６４ビットであり、符号化部１００ｂ－Ａにおける符号長の１／２である。

【0069】

また、冗長ビットＲ２の冗長度は、（Ｒ２の長さ）／（Ｄ１の長さ＋Ｒ２の長さ）＝８／１２８である。冗長ビットＲ３－１，Ｒ３－２の冗長度は、（Ｒ３－１の長さ）／（Ｄ２－１の長さ＋Ｒ３－１の長さ）＝（Ｒ３－２の長さ）／（Ｄ２－２の長さ＋Ｒ３－２の長さ）＝８／６４であり、冗長ビットＲ２の冗長度の２倍である。

【0070】

次に、送信信号処理装置１におけるシンボルマッピング装置１１ｂは、符号化装置１０によって符号化された送信データの多値変調を実行する。具体的には、シンボルマッピング装置１１ｂは、符号化された送信データに含まれるＤ１，Ｒ２からなるビット列から例えば２ビットずつ順次抽出し、抽出した２ビットを、シンボルに対応する複数ビットのうちの上位側ビット（例えば１ビット目と２ビット目）に割り当てる。同時に、シンボルマッピング装置１１ｂは、符号化された送信データに含まれるＤ２－１，Ｒ３－１，Ｄ２－２，Ｒ３－２からなるビット列から例えば２ビットずつ順次抽出し、抽出した２ビットを、シンボルに対応する複数ビットのうちの下位側ビット（例えば３ビット目と４ビット目）に割り当てる。

【0071】

また、シンボルマッピング装置１１ｂは、１２０列分の冗長ビットＲ１－１と冗長ビットＲ２とから例えば２ビットずつ順次抽出し、抽出した２ビットを、シンボルに対応する複数ビットのうちの上位側ビットに割り当てる。同時に、シンボルマッピング装置１１ｂは、５６列分の冗長ビットＲ１－２と冗長ビットＲ３－１と５６列分の冗長ビットＲ１－３と冗長ビットＲ３－２とから例えば２ビットずつ順次抽出し、抽出した２ビットを、シンボルに対応する複数ビットのうちの下位側ビットに割り当てる。

【0072】

図１１は本実施例に係る受信信号処理装置２における誤り訂正装置２０の構成を示すブロック図である。誤り訂正装置２０は、誤り訂正復号部２００ｂ－Ａ（第１の誤り訂正復号部）と、誤り訂正復号部２００ｂ－Ｂ（第２の誤り訂正復号部）と、誤り訂正復号部２０１ｂ（第３の誤り訂正復号部）とから構成される。

【0073】

受信信号処理装置２におけるシンボルデマッピング装置２１ｂは、受信データＸＩ，ＸＱ，ＹＩ，ＹＱから複素平面上のシンボル位置を求め、送信側と同じマッピング規則に従って、シンボルをビット列に変換することにより、図９に示した構成のビット列を復調する。

【0074】

次に、誤り訂正復号部２００ｂ－Ａは、シンボルデマッピング装置２１ｂの出力のうち長さ１２０ビットの情報ビットＤ１の誤り訂正を、Ｄ１に付加された冗長ビットＲ２に基づいて行い、誤り訂正後の情報ビットＤ１を出力する。また、誤り訂正復号部２００ｂ－Ａは、情報ビットＤ１に付加された１２０列分の冗長ビットＲ１－１のうち、ｉ番目（ｉは１～Ｒの整数）のビット×１２０列のビット列の誤り訂正を、このビット列に付加された冗長ビットＲ２に基づいて行い、誤り訂正したｉ番目のビット×１２０列のビット列を出力する。誤り訂正復号部２００ｂ－Ａは、このような誤り訂正復号処理と処理結果の出力を図９に示した情報ビットＤ１の行毎、および冗長ビットＲ１－１のビット毎に行う。

【0075】

誤り訂正復号部２００ｂ－Ｂは、シンボルデマッピング装置２１ｂの出力のうち長さ５６ビットの情報ビットＤ２－１，Ｄ２－２の誤り訂正を、それぞれＤ２－１，Ｄ２－２に付加された冗長ビットＲ３－１，Ｒ３－２に基づいて行い、誤り訂正後の情報ビットＤ２－１，Ｄ２－２を出力する。

【0076】

また、誤り訂正復号部２００ｂ－Ｂは、情報ビットＤ２－１に付加された５６列分の冗長ビットＲ１－２のうち、ｉ番目のビット×５６列のビット列の誤り訂正を、このビット列に付加された冗長ビットＲ３－１に基づいて行い、誤り訂正したｉ番目のビット×５６列のビット列を出力する。さらに、誤り訂正復号部２００ｂ－Ｂは、情報ビットＤ２－２に付加された５６列分の冗長ビットＲ１－３のうち、ｉ番目のビット×５６列のビット列の誤り訂正を、このビット列に付加された冗長ビットＲ３－２に基づいて行い、誤り訂正したｉ番目のビット×５６列のビット列を出力する。誤り訂正復号部２００ｂ－Ｂは、以上のような誤り訂正復号処理と処理結果の出力を図９に示した情報ビットＤ２－１，Ｄ２－２の行毎、および冗長ビットＲ１－２，Ｒ１－３のビット毎に行う。

【0077】

誤り訂正復号部２０１ｂは、誤り訂正復号部２００ｂ－Ａから出力された長さ１ビット×Ｍ行の情報ビットＤ１の誤り訂正を、この１列のＤ１に付加された行方向の冗長ビットＲ１－１に基づいて行い、誤り訂正後の情報ビットＤ１を出力する。また、誤り訂正復号部２０１ｂは、誤り訂正復号部２００ｂ－Ｂから出力された長さ１ビット×Ｍ行の情報ビットＤ２－１，Ｄ２－２の誤り訂正を、それぞれ１列のＤ２－１，Ｄ２－２に付加された行方向の冗長ビットＲ１－２，Ｒ１－３に基づいて行い、誤り訂正後の情報ビットＤ２－１，Ｄ２－２を出力する。誤り訂正復号部２０１ｂは、このような誤り訂正復号処理を図９に示した情報ビットＤ１，Ｄ２－１，Ｄ２－２の列毎に行い、処理結果を行毎に出力する。こうして、受信データを復号することができる。

【0078】

本実施例では、誤り訂正復号部２００ｂ－Ａの出力ビット数（情報ビットＤ１の長さ１２０ビット）と誤り訂正復号部２００ｂ－Ｂの出力ビット数（情報ビットＤ２－１，Ｄ２－２の長さ１１２ビット）の合計は、誤り訂正復号部２０１ｂの入力ビット数２３２ビットと一致する。こうして、本実施例では、第１の実施例で説明した効果を得ることができる。

【0079】

また、第２の実施例では、情報ビットＤ１，Ｄ２－１，Ｄ２－２に対して列方向に冗長ビットＲ１を付加し、さらに情報ビットＤ１，Ｄ２－１，Ｄ２－２と冗長ビットＲ１に対して列方向に冗長ビットＲ２，Ｒ３－１，Ｒ３－２を付加していた。

【0080】

これに対して、本実施例では、情報ビットＤ１，Ｄ２－１，Ｄ２－２に対して行方向に冗長ビットＲ１－１，Ｒ１－２，Ｒ１－３を付加し、さらに情報ビットＤ１，Ｄ２－１，Ｄ２－２と冗長ビットＲ１－１，Ｒ１－２，Ｒ１－３に対して列方向に冗長ビットＲ２，Ｒ３－１，Ｒ３－２を付加している。本実施例では、冗長ビットＲ１－１，Ｒ１－２，Ｒ１－３の配列方向と冗長ビットＲ２，Ｒ３－１，Ｒ３－２の配列方向を直交させることにより、冗長ビットＲ１－１，Ｒ１－２，Ｒ１－３と冗長ビットＲ２，Ｒ３－１，Ｒ３－２間で重なる誤りが最大１ビットとなるので、第２の実施例と比較して誤り訂正能力を更に向上させることができる。

【0081】

第２、第３の実施例では、多値変調方式が１６ＱＡＭの場合について説明しているが、第２、第３の実施例を例えば６４ＱＡＭに適用してもよい。多値変調方式が６４ＱＡＭの場合のシンボルの配置例を図１２に示す。図１２の例では、シンボルに対応する６ビットのうちの上位から１ビット目をｄ６、２ビット目をｄ５、３ビット目をｄ４、４ビット目をｄ３、５ビット目をｄ２、６ビット目をｄ１としている。

【0082】

［第４の実施例］
次に、本発明の第４の実施例について説明する。本実施例は、第１の実施例の別の具体例である。本実施例においても通信システムの構成は第１の実施例と同様であるので、図１の符号を用いて説明する。送信信号処理装置１における符号化装置によって符号化されたビット列、および受信信号処理装置２におけるシンボルデマッピング装置によって復調されたビット列の構成を図１３に示す。

【0083】

第２、第３の実施例では、多値変調のシンボルに対応する複数ビットのうちの上位側ビットに割り当てられる第１のビット列（第２の実施例ではＤ１、第３の実施例ではＤ１とそれに付加されるＲ１）に付加される第２の冗長ビットＲ２の冗長度に対して、シンボルに対応する複数ビットのうちの下位側ビットに割り当てられる第２のビット列（第２の実施例ではＤ２－１，Ｄ２－２，Ｒ１、第３の実施例ではＤ２－１とそれに付加されるＲ１、およびＤ２－２とそれに付加されるＲ１）に付加される第３の冗長ビットＲ３の冗長度を２倍としていた。

【0084】

これに対して、本実施例では、第２のビット列をさらに分割する。具体的には、シンボルに対応する複数ビットのうち中間側ビットに割り当てられるビット列（第３のビット列）と、下位側ビットに割り当てられるビット列（第４のビット列）とに分割する。

【0085】

図１３の例では、シンボルに対応する複数ビットのうちの上位側ビットに割り当てられる第１のビット列に含まれる情報ビットをＤ１、シンボルに対応する複数ビットのうちの中間側ビットに割り当てられる第３のビット列に含まれる情報ビットをＤ３－１，Ｄ３－２、シンボルに対応する複数ビットのうちの下位側ビットに割り当てられる第４のビット列に含まれる情報ビットをＤ４－１，Ｄ４－２，Ｄ４－３，Ｄ４－４とする。また、第１の冗長ビットをＲ１、情報ビットＤ１に付加される第２の冗長ビットをＲ２、情報ビットＤ３－１，Ｄ３－２に付加される第３の冗長ビットをＲ４－１，Ｒ４－２、情報ビットＤ４－１，Ｄ４－２，Ｄ４－３，Ｄ４－４に付加される第３の冗長ビットをＲ５－１，Ｒ５－２，Ｒ５－３，Ｒ５－４とする。ただし、本実施例の場合、冗長ビットＲ５－４は、情報ビットＤ４－４と冗長ビットＲ１に対して付加される。

【0086】

本実施例では、情報ビットＤ１のブロックの構成を、列方向（図１３横方向）の長さ１２０ビット、Ｍ行の構成としている。行数Ｍは、１以上の整数である。また、情報ビットＤ３－１，Ｄ３－２のブロックの構成を、それぞれ列方向の長さ５６ビット、Ｍ行の構成としている。また、情報ビットＤ４－１～Ｄ４－３のブロックの構成を、それぞれ列方向の長さ２４ビット、Ｍ行の構成とし、情報ビットＤ４－４のブロックの構成を、列方向の長さ１６ビット、Ｍ行の構成としている。冗長ビットＲ１，Ｒ２，Ｒ４－１，Ｒ４－２，Ｒ５－１～Ｒ５－４の長さはそれぞれ８ビットである。

【0087】

図１４は本実施例に係る送信信号処理装置１における符号化装置１０の構成を示すブロック図である。符号化装置１０は、符号化部１００ｃ－Ａ（第２の符号化部）と、符号化部１００ｃ－Ｂ（第４の符号化部）と、符号化部１００ｃ－Ｃ（第５の符号化部）と、符号化部１０１ｃ（第１の符号化部）とから構成される。

【0088】

符号化部１０１ｃは、長さ３２０ビット×１行の情報ビットＤ１，Ｄ３－１，Ｄ３－２，Ｄ４－１～Ｄ４－４から長さ８ビットの冗長ビットＲ１を生成して、情報ビットＤ１，Ｄ３－１，Ｄ３－２，Ｄ４－１～Ｄ４－４と冗長ビットＲ１とを出力する。符号化部１０１ｃは、このような符号化処理と処理結果の出力を図１３に示した情報ビットＤ１，Ｄ３－１，Ｄ３－２，Ｄ４－１～Ｄ４－４の行毎に行う。符号化部１０１ｃにおける符号長は、（Ｄ１，Ｄ３－１，Ｄ３－２，Ｄ４－１～Ｄ４－４の長さ＋Ｒ１の長さ）＝３２０＋８＝３２８ビットである。

【0089】

次に、符号化部１００ｃ－Ａは、符号化部１０１ｃの出力のうち長さ１２０ビット×１行の情報ビットＤ１から長さ８ビットの冗長ビットＲ２を生成して、情報ビットＤ１と冗長ビットＲ２とを出力する。符号化部１００ｃ－Ａは、このような符号化処理と処理結果の出力を図１３に示した情報ビットＤ１の行毎に行う。

【0090】

一方、符号化部１００ｃ－Ｂは、符号化部１０１ｃの出力のうち長さ５６ビット×１行の情報ビットＤ３－１，Ｄ３－２からそれぞれ長さ８ビットの冗長ビットＲ４－１，Ｒ４－２を生成して、情報ビットＤ３－１と冗長ビットＲ４－１と情報ビットＤ３－２と冗長ビットＲ４－２とを出力する。符号化部１００ｃ－Ｂは、このような符号化処理と処理結果の出力を図１３に示した情報ビットＤ３－１，Ｄ３－２の行毎に行う。

【0091】

符号化部１００ｃ－Ｃは、符号化部１０１ｃの出力のうち長さ２４ビット×１行の情報ビットＤ４－１，Ｄ４－２，Ｄ４－３からそれぞれ長さ８ビットの冗長ビットＲ５－１，Ｒ５－２，Ｒ５－３を生成し、長さ１６ビット×１行の情報ビットＤ４－４と長さ８ビット×１行の冗長ビットＲ１から長さ８ビットの冗長ビットＲ５－４を生成して、情報ビットＤ４－１と冗長ビットＲ５－１と情報ビットＤ４－２と冗長ビットＲ５－２と情報ビットＤ４－３と冗長ビットＲ５－３と情報ビットＤ４－４と冗長ビットＲ１，Ｒ５－４とを出力する。符号化部１００ｃ－Ｃは、このような符号化処理と処理結果の出力を図１３に示した情報ビットＤ４－１～Ｄ４－４と冗長ビットＲ１の行毎に行う。

【0092】

符号化部１００ｃ－Ａにおける符号長は、（Ｄ１の長さ＋Ｒ２の長さ）＝１２０＋８＝１２８ビットである。符号化部１００ｃ－Ｂにおける符号長は、（Ｄ３－１の長さ＋Ｒ４－１の長さ）＝（Ｄ３－２の長さ＋Ｒ４－２の長さ）＝５６＋８＝６４ビットであり、符号化部１００ｃ－Ａにおける符号長の１／２である。符号化部１００ｃ－Ｃにおける符号長は、（Ｄ４－１の長さ＋Ｒ５－１の長さ）＝（Ｄ４－２の長さ＋Ｒ５－２の長さ）＝（Ｄ４－３の長さ＋Ｒ５－３の長さ）＝（Ｄ４－４の長さ＋Ｒ１の長さ＋Ｒ５－４の長さ）＝２４＋８＝３２ビットであり、符号化部１００ｃ－Ｂにおける符号長の１／２（符号化部１００ｃ－Ａにおける符号長の１／４）である。

【0093】

また、冗長ビットＲ２の冗長度は、（Ｒ２の長さ）／（Ｄ１の長さ＋Ｒ２の長さ）＝８／１２８である。冗長ビットＲ４－１，Ｒ４－２の冗長度は、（Ｒ４－１の長さ）／（Ｄ３－１の長さ＋Ｒ４－１の長さ）＝（Ｒ４－２の長さ）／（Ｄ３－２の長さ＋Ｒ４－２の長さ）＝８／６４であり、冗長ビットＲ２の冗長度の２倍である。冗長ビットＲ５－１，Ｒ５－２，Ｒ５－３，Ｒ５－４の冗長度は、（Ｒ５－１の長さ）／（Ｄ４－１の長さ＋Ｒ５－１の長さ）＝（Ｒ５－２の長さ）／（Ｄ４－２の長さ＋Ｒ５－２の長さ）＝（Ｒ５－３の長さ）／（Ｄ４－３の長さ＋Ｒ５－３の長さ）＝（Ｒ５－４の長さ）／（Ｄ４－４の長さ＋Ｒ１の長さ＋Ｒ５－４の長さ）＝８／３２であり、冗長ビットＲ４－１，Ｒ４－２の冗長度の２倍（冗長ビットＲ２の冗長度の４倍）である。

【0094】

次に、送信信号処理装置１におけるシンボルマッピング装置１１ｃは、符号化装置１０によって符号化された送信データの多値変調を実行する。具体的には、シンボルマッピング装置１１ｃは、符号化された送信データに含まれる情報ビットＤ１と冗長ビットＲ２とからなるビット列から例えば２ビットずつ順次抽出し、抽出した２ビットを、シンボルに対応する複数ビットのうちの上位側ビット（例えば１ビット目と２ビット目）に割り当てる。また、シンボルマッピング装置１１ｃは、符号化された送信データに含まれる情報ビットＤ３－１と冗長ビットＲ４－１と情報ビットＤ３－２と冗長ビットＲ４－２とからなるビット列から例えば２ビットずつ順次抽出し、抽出した２ビットを、シンボルに対応する複数ビットのうちの中間側ビット（例えば３ビット目と４ビット目）に割り当てる。

【0095】

さらに、シンボルマッピング装置１１ｃは、符号化された送信データに含まれる情報ビットＤ４－１と冗長ビットＲ５－１と情報ビットＤ４－２と冗長ビットＲ５－２と情報ビットＤ４－３と冗長ビットＲ５－３と情報ビットＤ４－４と冗長ビットＲ１，Ｒ５－４とからなるビット列から例えば２ビットずつ順次抽出し、抽出した２ビットを、シンボルに対応する複数ビットのうちの下位側ビット（例えば５ビット目と６ビット目）に割り当てる。

【0096】

多値変調方式が６４ＱＡＭの場合のシンボルの配置例は図１２に示したとおりである。図１５は多値変調方式が６４ＱＡＭの場合のシンボルマッピングの１例を示す図である。ビットｄ６＝“０”，ｄ５＝“０”の場合、シンボルマッピング装置１１ｃが選択するシンボルは図１５の第１象限３１内の１６点のいずれかとなる。ｄ６＝“１”，ｄ５＝“０”の場合、シンボルは第２象限３２内の１６点のいずれかとなる。ｄ６＝“１”，ｄ５＝“１”の場合、シンボルは第３象限３３内の１６点のいずれかとなる。ｄ６＝“０”，ｄ５＝“１”の場合、シンボルは第４象限３４内の１６点のいずれかとなる。

【0097】

また、ビットｄ４＝“０”，ｄ３＝“０”の場合、シンボルマッピング装置１１ｃが選択するシンボルはビットｄ６，ｄ５によって決まる象限の枠４１内の４点のいずれかとなる。ｄ４＝“１”，ｄ３＝“０”の場合、シンボルはビットｄ６，ｄ５によって決まる象限の枠４２内の４点のいずれかとなる。ｄ４＝“１”，ｄ３＝“１”の場合、シンボルはビットｄ６，ｄ５によって決まる象限の枠４３内の４点のいずれかとなる。ｄ４＝“０”，ｄ３＝“１”の場合、シンボルはビットｄ６，ｄ５によって決まる象限の枠４４内の４点のいずれかとなる。さらに、ビットｄ２，ｄ１の値によって枠４１～４４内の４点のうちいずれか１つが、ｄ６，ｄ５，ｄ４，ｄ３，ｄ２，ｄ１に対応するシンボルとして選択される。

【0098】

図１６は本実施例に係る受信信号処理装置２における誤り訂正装置２０の構成を示すブロック図である。誤り訂正装置２０は、誤り訂正復号部２００ｃ－Ａ（第１の誤り訂正復号部）と、誤り訂正復号部２００ｃ－Ｂ（第４の誤り訂正復号部）と、誤り訂正復号部２００ｃ－Ｃ（第５の誤り訂正復号部）と、誤り訂正復号部２０１ｃ（第３の誤り訂正復号部）とから構成される。

【0099】

受信信号処理装置２におけるシンボルデマッピング装置２１ｃは、受信データＸＩ，ＸＱ，ＹＩ，ＹＱから複素平面上のシンボル位置を求め、送信側と同じマッピング規則に従って、シンボルをビット列に変換することにより、図１３に示した構成のビット列を復調する。

【0100】

次に、誤り訂正復号部２００ｃ－Ａは、シンボルデマッピング装置２１ｃの出力のうち長さ１２０ビットの情報ビットＤ１の誤り訂正を、Ｄ１に付加された冗長ビットＲ２に基づいて行い、誤り訂正後の情報ビットＤ１を出力する。誤り訂正復号部２００ｃ－Ａは、このような誤り訂正復号処理と処理結果の出力を図１３に示した情報ビットＤ１の行毎に行う。

【0101】

誤り訂正復号部２００ｃ－Ｂは、シンボルデマッピング装置２１ｃの出力のうち長さ５６ビットの情報ビットＤ３－１，Ｄ３－２の誤り訂正を、それぞれＤ３－１，Ｄ３－２に付加された冗長ビットＲ４－１，Ｒ４－２に基づいて行い、誤り訂正後の情報ビットＤ３－１，Ｄ３－２を出力する。誤り訂正復号部２００ｃ－Ｂは、このような誤り訂正復号処理と処理結果の出力を図１３に示した情報ビットＤ３－１，Ｄ３－２の行毎に行う。

【0102】

誤り訂正復号部２００ｃ－Ｃは、シンボルデマッピング装置２１ｃの出力のうち長さ２４ビットの情報ビットＤ４－１，Ｄ４－２，Ｄ４－３の誤り訂正を、それぞれＤ４－１，Ｄ４－２，Ｄ４－３に付加された冗長ビットＲ５－１，Ｒ５－２，Ｒ５－３に基づいて行い、さらに長さ１６ビットの情報ビットＤ４－４と長さ８ビットの冗長ビットＲ１の誤り訂正を、Ｄ４－４，Ｒ１に付加された冗長ビットＲ５－４に基づいて行い、誤り訂正後の情報ビットＤ４－１～Ｄ４－４と冗長ビットＲ１を出力する。誤り訂正復号部２００ｃ－Ｃは、このような誤り訂正復号処理と処理結果の出力を図１３に示した情報ビットＤ４－１～Ｄ４－４と冗長ビットＲ１の行毎に行う。

【0103】

誤り訂正復号部２０１ｃは、誤り訂正復号部２００ｃ－Ａから出力された情報ビットＤ１と誤り訂正復号部２００ｃ－Ｂから出力された情報ビットＤ３－１，Ｄ３－２と誤り訂正復号部２００ｃ－Ｃから出力された情報ビットＤ４－１～Ｄ４－４の誤り訂正を、Ｄ１，Ｄ３－１，Ｄ３－２，Ｄ４－１～Ｄ４－４に付加された冗長ビットＲ１に基づいて行い、誤り訂正後の情報ビットＤ１，Ｄ３－１，Ｄ３－２，Ｄ４－１～Ｄ４－４を出力する。誤り訂正復号部２０１ｃは、このような誤り訂正復号処理と処理結果の出力を図１３に示した情報ビットＤ１，Ｄ３－１，Ｄ３－２，Ｄ４－１～Ｄ４－４の行毎に行う。こうして、受信データを復号することができる。

【0104】

６４ＱＡＭの場合、各シンボルの送信信号座標に対する受信信号座標のずれが正規分布に従う場合、シンボルに対応する６ビットのうちの上位側ビット（上位２ビット）の誤り率と、中間側ビット（中間２ビット）の誤り率と、下位側ビット（下位２ビット）の誤り率との比は１：２：４となる。よって、冗長ビットＲ５－１，５－２，５－３，５－４の冗長度と冗長ビットＲ４－１，Ｒ４－２の冗長度と冗長ビットＲ２の冗長度との比を４：２：１に近づけることで、シンボルに対応する６ビットのうちの上位２ビットの誤り率と中間２ビットの誤り率と下位２ビットの誤り率とが同程度になるように誤り訂正を行うことができる。

【0105】

本実施例では、誤り訂正復号部２００ｃ－Ａの出力ビット数（情報ビットＤ１の長さ１２０ビット）と誤り訂正復号部２００ｃ－Ｂの出力ビット数（情報ビットＤ３－１，Ｄ３－２の長さ１１２ビット）と誤り訂正復号部２００ｃ－Ｃの出力ビット数（情報ビットＤ４－１～Ｄ４－４の長さ８８ビット＋冗長ビットＲ１の長さ８ビット）の合計は、誤り訂正復号部２０１ｃの入力ビット数３２８ビットと一致する。こうして、本実施例では、第１の実施例で説明した効果を得ることができる。

【0106】

［第５の実施例］
次に、本発明の第５の実施例について説明する。本実施例は、第１の実施例の別の具体例である。本実施例においても通信システムの構成は第１の実施例と同様であるので、図１の符号を用いて説明する。送信信号処理装置１における符号化装置によって符号化されたビット列、および受信信号処理装置２におけるシンボルデマッピング装置によって復調されたビット列の構成を図１７に示す。

【0107】

図１３と同様に、シンボルに対応する複数ビットのうちの上位側ビットに割り当てられる第１のビット列に含まれる情報ビットをＤ１、シンボルに対応する複数ビットのうちの中間側ビットに割り当てられる第３のビット列に含まれる情報ビットをＤ３－１，Ｄ３－２、シンボルに対応する複数ビットのうちの下位側ビットに割り当てられる第４のビット列に含まれる情報ビットをＤ４－１～Ｄ４－４とする。情報ビットＤ１に付加される第１の冗長ビットをＲ１－１、情報ビットＤ３－１，Ｄ３－２に付加される第１の冗長ビットをＲ１－２，Ｒ１－３、情報ビットＤ４－１，Ｄ４－２，Ｄ４－３，Ｄ４－４に付加される第１の冗長ビットをＲ１－４，Ｒ１－５，Ｒ１－６，Ｒ１－７とする。また、情報ビットＤ１に付加される第２の冗長ビットをＲ２、情報ビットＤ３－１，Ｄ３－２に付加される第３の冗長ビットをＲ４－１，Ｒ４－２、情報ビットＤ４－１，Ｄ４－２，Ｄ４－３，Ｄ４－４に付加される第３の冗長ビットをＲ５－１，Ｒ５－２，Ｒ５－３，Ｒ５－４とする。

【0108】

本実施例では、情報ビットＤ１のブロックの構成を、列方向（図１７横方向）の長さ１２０ビット、Ｍ行の構成としている。行数Ｍは、１以上の整数である。また、情報ビットＤ３－１，Ｄ３－２のブロックの構成を、それぞれ列方向の長さ５６ビット、Ｍ行の構成とし、情報ビットＤ４－１～Ｄ４－４のブロックの構成を、それぞれ列方向の長さ２４ビット、Ｍ行の構成としている。冗長ビットＲ１－１～Ｒ１－７の長さをＲビット（例えば８ビット）とする。冗長ビットＲ２，Ｒ４－１，Ｒ４－２，Ｒ５－１～Ｒ５－４の長さはそれぞれ８ビットである。

【0109】

図１８は本実施例に係る送信信号処理装置１における符号化装置１０の構成を示すブロック図である。符号化装置１０は、符号化部１００ｄ－Ａ（第２の符号化部）と、符号化部１００ｄ－Ｂ（第４の符号化部）と、符号化部１００ｄ－Ｃ（第５の符号化部）と、符号化部１０１ｄ（第１の符号化部）とから構成される。

【0110】

符号化部１０１ｄは、長さ１ビット×Ｍ行の情報ビットＤ１，Ｄ３－１，Ｄ３－２，Ｄ４－１，Ｄ４－２，Ｄ４－３，Ｄ４－４のそれぞれから長さＲビットの冗長ビットＲ１－１，Ｒ１－２，Ｒ１－３，Ｒ１－４，Ｒ１－５，Ｒ１－６，Ｒ１－７を生成して、情報ビットＤ１，Ｄ３－１，Ｄ３－２，Ｄ４－１～Ｄ４－４と冗長ビットＲ１－１～Ｒ１－７とを出力する。符号化部１０１ｄは、このような符号化処理を図１７に示した情報ビットＤ１，Ｄ３－１，Ｄ３－２，Ｄ４－１～Ｄ４－４の列毎に行い、処理結果を行毎に出力する。このとき、符号化部１０１ｄは、図１７に示すように情報ビットＤ１，Ｄ３－１，Ｄ３－２，Ｄ４－１～Ｄ４－４の列毎に生成した冗長ビットＲ１～Ｒ７が行方向に沿って配置されるような出力形態でビット列を出力する。符号化部１０１ｄが出力するビット列の長さは、（Ｄ１，Ｄ３－１，Ｄ３－２，Ｄ４－１～Ｄ４－４の長さ）＝１２０＋５６×２＋２４×４＝３２８ビットである。

【0111】

次に、符号化部１００ｄ－Ａは、符号化部１０１ｄから出力された長さ１２０ビット×１行の情報ビットＤ１から長さ８ビットの冗長ビットＲ２を生成して、情報ビットＤ１と冗長ビットＲ２とを出力する。また、符号化部１００ｄ－Ａは、情報ビットＤ１に付加された１２０列分の冗長ビットＲ１－１のうち、ｉ番目（ｉは１～Ｒの整数）のビット×１２０列のビット列から長さ８ビットの冗長ビットＲ２を生成して、冗長ビットＲ１－１のｉ番目のビット×１２０列のビット列と、冗長ビットＲ２とを出力する。符号化部１００ｄ－Ａは、このような符号化処理と処理結果の出力を図１７に示した情報ビットＤ１の行毎、および冗長ビットＲ１－１のビット毎に行う。

【0112】

一方、符号化部１００ｄ－Ｂは、符号化部１０１ｄから出力された長さ５６ビット×１行の情報ビットＤ３－１，Ｄ３－２からそれぞれ長さ８ビットの冗長ビットＲ４－１，Ｒ４－２を生成する。符号化部１００ｄ－Ｂは、情報ビットＤ３－１と冗長ビットＲ４－１と情報ビットＤ３－２と冗長ビットＲ４－２とを出力する。

【0113】

また、符号化部１００ｄ－Ｂは、情報ビットＤ３－１に付加された５６列分の冗長ビットＲ１－２のうち、ｉ番目のビット×５６列のビット列から長さ８ビットの冗長ビットＲ４－１を生成し、情報ビットＤ３－２に付加された５６列分の冗長ビットＲ１－３のうち、ｉ番目のビット×５６列のビット列から長さ８ビットの冗長ビットＲ４－２を生成する。符号化部１００ｄ－Ｂは、冗長ビットＲ１－２のｉ番目のビット×５６列のビット列と、冗長ビットＲ４－１と、冗長ビットＲ１－３のｉ番目のビット×５６列のビット列と、冗長ビットＲ４－２とを出力する。符号化部１００ｄ－Ｂは、以上のような符号化処理と処理結果の出力を図１７に示した情報ビットＤ３－１，Ｄ３－２の行毎、および冗長ビットＲ１－２，Ｒ１－３のビット毎に行う。

【0114】

符号化部１００ｄ－Ｃは、符号化部１０１ｄから出力された長さ２４ビット×１行の情報ビットＤ４－１，Ｄ４－２，Ｄ４－３，Ｄ４－４からそれぞれ長さ８ビットの冗長ビットＲ５－１，Ｒ５－２，Ｒ５－３，Ｒ５－４を生成する。符号化部１００ｄ－Ｂは、情報ビットＤ４－１と冗長ビットＲ５－１と情報ビットＤ４－２と冗長ビットＲ５－２と情報ビットＤ４－３と冗長ビットＲ５－３と情報ビットＤ４－４と冗長ビットＲ５－４とを出力する。

【0115】

また、符号化部１００ｄ－Ｃは、情報ビットＤ４－１に付加された２４列分の冗長ビットＲ１－４のうち、ｉ番目のビット×２４列のビット列から長さ８ビットの冗長ビットＲ４－１を生成し、情報ビットＤ４－２に付加された２４列分の冗長ビットＲ１－５のうち、ｉ番目のビット×２４列のビット列から長さ８ビットの冗長ビットＲ４－２を生成し、情報ビットＤ４－３に付加された２４列分の冗長ビットＲ１－６のうち、ｉ番目のビット×２４列のビット列から長さ８ビットの冗長ビットＲ４－３を生成し、情報ビットＤ４－４に付加された２４列分の冗長ビットＲ１－７のうち、ｉ番目のビット×２４列のビット列から長さ８ビットの冗長ビットＲ４－４を生成する。

【0116】

符号化部１００ｄ－Ｂは、冗長ビットＲ１－４のｉ番目のビット×２４列のビット列と、冗長ビットＲ５－１と、冗長ビットＲ１－５のｉ番目のビット×２４列のビット列と、冗長ビットＲ５－２と、冗長ビットＲ１－６のｉ番目のビット×２４列のビット列と、冗長ビットＲ５－３と、冗長ビットＲ１－７のｉ番目のビット×２４列のビット列と、冗長ビットＲ５－４とを出力する。符号化部１００ｄ－Ｃは、以上のような符号化処理と処理結果の出力を図１７に示した情報ビットＤ４－１，Ｄ４－２，Ｄ４－３，Ｄ４－４の行毎、および冗長ビットＲ１－４～Ｒ１－７のビット毎に行う。

【0117】

符号化部１００ｄ－Ａにおける符号長は、（Ｄ１の長さ＋Ｒ２の長さ）＝１２０＋８＝１２８ビットである。符号化部１００ｄ－Ｂにおける符号長は、（Ｄ３－１の長さ＋Ｒ４－１の長さ）＝（Ｄ３－２の長さ）＝５６＋８＝６４ビットであり、符号化部１００ｄ－Ａにおける符号長の１／２である。符号化部１００ｄ－Ｃにおける符号長は、（Ｄ４－１の長さ＋Ｒ５－１の長さ）＝（Ｄ４－２の長さ＋Ｒ５－２の長さ）＝（Ｄ４－３の長さ＋Ｒ５－３の長さ）＝（Ｄ４－４の長さ＋Ｒ５－４の長さ）＝２４＋８＝３２ビットであり、符号化部１００ｄ－Ｂにおける符号長の１／２（符号化部１００ｄ－Ａにおける符号長の１／４）である。

【0118】

また、冗長ビットＲ２の冗長度は、（Ｒ２の長さ）／（Ｄ１の長さ＋Ｒ２の長さ）＝８／１２８である。冗長ビットＲ４－１，Ｒ４－２の冗長度は、（Ｒ４－１の長さ）／（Ｄ３－１の長さ＋Ｒ４－１の長さ）＝（Ｒ４－２の長さ）／（Ｄ３－２の長さ＋Ｒ４－２の長さ）＝８／６４であり、冗長ビットＲ２の冗長度の２倍である。冗長ビットＲ５－１，Ｒ５－２，Ｒ５－３，Ｒ５－４の冗長度は、（Ｒ５－１の長さ）／（Ｄ４－１の長さ＋Ｒ５－１の長さ）＝（Ｒ５－２の長さ）／（Ｄ４－２の長さ＋Ｒ５－２の長さ）＝（Ｒ５－３の長さ）／（Ｄ４－３の長さ＋Ｒ５－３の長さ）＝（Ｒ５－４の長さ）／（Ｄ４－４の長さ＋Ｒ５－４の長さ）＝８／３２であり、冗長ビットＲ４－１，Ｒ４－２の冗長度の２倍（冗長ビットＲ２の冗長度の４倍）である。

【0119】

次に、送信信号処理装置１におけるシンボルマッピング装置１１ｄは、符号化装置１０によって符号化された送信データの多値変調を実行する。具体的には、シンボルマッピング装置１１ｄは、符号化された送信データに含まれるＤ１，Ｒ２からなるビット列から例えば２ビットずつ順次抽出し、抽出した２ビットを、シンボルに対応する複数ビットのうちの上位側ビット（例えば１ビット目と２ビット目）に割り当てる。同時に、シンボルマッピング装置１１ｄは、符号化された送信データに含まれるＤ３－１，Ｒ４－１，Ｄ３－２，Ｒ４－２からなるビット列から例えば２ビットずつ順次抽出し、抽出した２ビットを、シンボルに対応する複数ビットのうちの中間側ビット（例えば３ビット目と４ビット目）に割り当てる。さらに、シンボルマッピング装置１１ｄは、符号化された送信データに含まれるＤ４－１，Ｒ５－１，Ｄ４－２，Ｒ５－２，Ｄ４－３，Ｒ５－３，Ｄ４－４，Ｒ５－４からなるビット列から例えば２ビットずつ順次抽出し、抽出した２ビットを、シンボルに対応する複数ビットのうちの下位側ビット（例えば５ビット目と６ビット目）に割り当てる。

【0120】

また、シンボルマッピング装置１１ｄは、１２０列分の冗長ビットＲ１－１と冗長ビットＲ２とから例えば２ビットずつ順次抽出し、抽出した２ビットを、シンボルに対応する複数ビットのうちの上位側ビットに割り当てる。同時に、シンボルマッピング装置１１ｄは、５６列分の冗長ビットＲ１－２と冗長ビットＲ４－１と５６列分の冗長ビットＲ１－３と冗長ビットＲ４－２とから例えば２ビットずつ順次抽出し、抽出した２ビットを、シンボルに対応する複数ビットのうちの中間側ビットに割り当てる。さらに、シンボルマッピング装置１１ｄは、２４列分の冗長ビットＲ１－４と冗長ビットＲ５－１と２４列分の冗長ビットＲ１－５と冗長ビットＲ５－２と２４列分の冗長ビットＲ１－６と冗長ビットＲ５－３と２４列分の冗長ビットＲ１－７と冗長ビットＲ５－４とから例えば２ビットずつ順次抽出し、抽出した２ビットを、シンボルに対応する複数ビットのうちの下位側ビットに割り当てる。

【0121】

図１９は本実施例に係る受信信号処理装置２における誤り訂正装置２０の構成を示すブロック図である。誤り訂正装置２０は、誤り訂正復号部２００ｄ－Ａ（第１の誤り訂正復号部）と、誤り訂正復号部２００ｄ－Ｂ（第４の誤り訂正復号部）と、誤り訂正復号部２００ｄ－Ｃ（第５の誤り訂正復号部）と、誤り訂正復号部２０１ｄ（第３の誤り訂正復号部）とから構成される。

【0122】

受信信号処理装置２におけるシンボルデマッピング装置２１ｄは、受信データＸＩ，ＸＱ，ＹＩ，ＹＱから複素平面上のシンボル位置を求め、送信側と同じマッピング規則に従って、シンボルをビット列に変換することにより、図１７に示した構成のビット列を復調する。

【0123】

次に、誤り訂正復号部２００ｄ－Ａは、シンボルデマッピング装置２１ｄの出力のうち長さ１２０ビットの情報ビットＤ１の誤り訂正を、Ｄ１に付加された冗長ビットＲ２に基づいて行い、誤り訂正後の情報ビットＤ１を出力する。また、誤り訂正復号部２００ｄ－Ａは、情報ビットＤ１に付加された１２０列分の冗長ビットＲ１－１のうち、ｉ番目（ｉは１～Ｒの整数）のビット×１２０列のビット列の誤り訂正を、このビット列に付加された冗長ビットＲ２に基づいて行い、誤り訂正したｉ番目のビット×１２０列のビット列を出力する。誤り訂正復号部２００ｄ－Ａは、このような誤り訂正復号処理と処理結果の出力を図１７に示した情報ビットＤ１の行毎、および冗長ビットＲ１－１のビット毎に行う。

【0124】

誤り訂正復号部２００ｄ－Ｂは、シンボルデマッピング装置２１ｄの出力のうち長さ５６ビットの情報ビットＤ３－１，Ｄ３－２の誤り訂正を、それぞれＤ３－１，Ｄ３－２に付加された冗長ビットＲ４－１，Ｒ４－２に基づいて行い、誤り訂正後の情報ビットＤ３－１，Ｄ３－２を出力する。

【0125】

また、誤り訂正復号部２００ｄ－Ｂは、情報ビットＤ３－１に付加された５６列分の冗長ビットＲ１－２のうち、ｉ番目のビット×５６列のビット列の誤り訂正を、このビット列に付加された冗長ビットＲ４－１に基づいて行い、誤り訂正したｉ番目のビット×５６列のビット列を出力する。さらに、誤り訂正復号部２００ｄ－Ｂは、情報ビットＤ３－２に付加された５６列分の冗長ビットＲ１－３のうち、ｉ番目のビット×５６列のビット列の誤り訂正を、このビット列に付加された冗長ビットＲ４－２に基づいて行い、誤り訂正したｉ番目のビット×５６列のビット列を出力する。誤り訂正復号部２００ｄ－Ｂは、以上のような誤り訂正復号処理と処理結果の出力を図１７に示した情報ビットＤ３－１，Ｄ３－２の行毎、および冗長ビットＲ１－２，Ｒ１－３のビット毎に行う。

【0126】

誤り訂正復号部２００ｄ－Ｃは、シンボルデマッピング装置２１ｄの出力のうち長さ２４ビットの情報ビットＤ４－１，Ｄ４－２，Ｄ４－３，Ｄ４－４の誤り訂正を、それぞれＤ４－１，Ｄ４－２，Ｄ４－３，Ｄ４－４に付加された冗長ビットＲ５－１，Ｒ５－２，Ｒ５－３，Ｒ５－４に基づいて行い、誤り訂正後の情報ビットＤ４－１，Ｄ４－２，Ｄ４－３，Ｄ４－４を出力する。

【0127】

また、誤り訂正復号部２００ｄ－Ｃは、情報ビットＤ４－１に付加された２４列分の冗長ビットＲ１－４のうち、ｉ番目のビット×２４列のビット列の誤り訂正を、このビット列に付加された冗長ビットＲ５－１に基づいて行い、誤り訂正したｉ番目のビット×２４列のビット列を出力する。また、誤り訂正復号部２００ｄ－Ｃは、情報ビットＤ４－２に付加された２４列分の冗長ビットＲ１－５のうち、ｉ番目のビット×２４列のビット列の誤り訂正を、このビット列に付加された冗長ビットＲ５－２に基づいて行い、誤り訂正したｉ番目のビット×２４列のビット列を出力する。

【0128】

また、誤り訂正復号部２００ｄ－Ｃは、情報ビットＤ４－３に付加された２４列分の冗長ビットＲ１－６のうち、ｉ番目のビット×２４列のビット列の誤り訂正を、このビット列に付加された冗長ビットＲ５－３に基づいて行い、誤り訂正したｉ番目のビット×２４列のビット列を出力する。さらに、誤り訂正復号部２００ｄ－Ｃは、情報ビットＤ４－４に付加された２４列分の冗長ビットＲ１－７のうち、ｉ番目のビット×２４列のビット列の誤り訂正を、このビット列に付加された冗長ビットＲ５－４に基づいて行い、誤り訂正したｉ番目のビット×２４列のビット列を出力する。誤り訂正復号部２００ｄ－Ｃは、以上のような誤り訂正復号処理と処理結果の出力を図１７に示した情報ビットＤ４－１～Ｄ４－４の行毎、および冗長ビットＲ１－４～Ｒ１－７のビット毎に行う。

【0129】

誤り訂正復号部２０１ｄは、誤り訂正復号部２００ｄ－Ａから出力された長さ１ビット×Ｍ行の情報ビットＤ１の誤り訂正を、この１列のＤ１に付加された行方向の冗長ビットＲ１－１に基づいて行い、誤り訂正後の情報ビットＤ１を出力する。また、誤り訂正復号部２０１ｄは、誤り訂正復号部２００ｄ－Ｂから出力された長さ１ビット×Ｍ行の情報ビットＤ３－１，Ｄ３－２の誤り訂正を、それぞれ１列のＤ３－１，Ｄ３－２に付加された行方向の冗長ビットＲ１－２，Ｒ１－３に基づいて行い、誤り訂正後の情報ビットＤ３－１，Ｄ３－２を出力する。

【0130】

さらに、誤り訂正復号部２０１ｄは、誤り訂正復号部２００ｄ－Ｃから出力された長さ１ビット×Ｍ行の情報ビットＤ４－１，Ｄ４－２，Ｄ４－３，Ｄ４－４の誤り訂正を、それぞれ１列のＤ４－１，Ｄ４－２，Ｄ４－３，Ｄ４－４に付加された行方向の冗長ビットＲ１－４，Ｒ１－５，Ｒ１－６，Ｒ１－７に基づいて行い、誤り訂正後の情報ビットＤ４－１，Ｄ４－２，Ｄ４－３，Ｄ４－４を出力する。誤り訂正復号部２０１ｄは、以上のような誤り訂正復号処理を図１７に示した情報ビットＤ１，Ｄ３－１，Ｄ３－２，Ｄ４－１～Ｄ４－４の列毎に行い、処理結果を行毎に出力する。こうして、受信データを復号することができる。

【0131】

本実施例では、誤り訂正復号部２００ｄ－Ａの出力ビット数（情報ビットＤ１の長さ１２０ビット）と誤り訂正復号部２００ｄ－Ｂの出力ビット数（情報ビットＤ３－１，Ｄ３－２の長さ１１２ビット）と誤り訂正復号部２００ｄ－Ｃの出力ビット数（情報ビットＤ４－１～Ｄ４－４の長さ９６ビット）の合計は、誤り訂正復号部２０１ｄの入力ビット数３２８ビットと一致する。こうして、本実施例では、第１の実施例で説明した効果を得ることができる。

【0132】

また、第４の実施例では、情報ビットＤ１，Ｄ３－１，Ｄ３－２，Ｄ４－１～Ｄ４－４に対して列方向に冗長ビットＲ１を付加し、さらに情報ビットＤ１，Ｄ３－１，Ｄ３－２，Ｄ４－１～Ｄ４－４と冗長ビットＲ１に対して列方向に冗長ビットＲ２，Ｒ４－１，Ｒ４－２，Ｒ５－１～Ｒ５－４を付加していた。

【0133】

これに対して、本実施例では、情報ビットＤ１，Ｄ３－１，Ｄ３－２，Ｄ４－１～Ｄ４－４に対して行方向に冗長ビットＲ１－１～Ｒ１－７を付加し、さらに情報ビットＤ１，Ｄ３－１，Ｄ３－２，Ｄ４－１～Ｄ４－４と冗長ビットＲ１－１～Ｒ１－７に対して列方向に冗長ビットＲ２，Ｒ４－１，Ｒ４－２，Ｒ５－１～Ｒ５－４を付加している。本実施例では、冗長ビットＲ１－１～Ｒ１－７の配列方向と冗長ビットＲ２，Ｒ４－１，Ｒ４－２，Ｒ５－１～Ｒ５－４の配列方向を直交させることにより、冗長ビットＲ１と冗長ビットＲ２，Ｒ４－１，Ｒ４－２，Ｒ５－１～Ｒ５－４間で重なる誤りが最大１ビットとなるので、第４の実施例と比較して誤り訂正能力を更に向上させることができる。

【0134】

なお、第１～第６の実施例に適用可能な符号化方式としては、例えばＬＤＰＣ（Low Density Parity Check）符号、リードソロモン符号、ＢＣＨ（Bose-Chaudhuri-Hocquenghem）符号、ハミング符号、畳み込み符号、ターボ符号などがある。第１～第６の実施例では、情報ビットの長さが変化しない符号化を例に挙げて説明しているが、第３の符号化の冗長度が、第２の符号化の冗長度の所定数倍で、第１の誤り訂正復号部の出力ビット数と第２の誤り訂正復号部の出力ビット数の合計が、第３の誤り訂正復号部の入力ビット数と一致する場合であれば、情報ビットの長さが変換される符号化に本発明を適用してもよい。

【0135】

第１～第５の実施例で説明した送信信号処理装置１と受信信号処理装置２の各々は、ＣＰＵ（Central Processing Unit）、記憶装置及びインターフェースを備えたコンピュータと、これらのハードウェア資源を制御するプログラムによって実現することができる。各々の装置のＣＰＵは、記憶装置に格納されたプログラムに従って第１～第６の実施例で説明した処理を実行する。また、送信信号処理装置１と受信信号処理装置２の各々の少なくとも一部を例えばＡＳＩＣ（application specific integrated circuit）あるいはＦＰＧＡ（field-programmable gate array）などのハードウェアロジックで構成することも可能である。

【産業上の利用可能性】

【0136】

本発明は、例えばコヒーレント光通信システムに適用することができる。

【符号の説明】

【0137】

１…送信信号処理装置、２…受信信号処理装置、３…光送信モジュール、４…光受信モジュール、５…光ファイバ伝送路、６…送信装置、７…受信装置、１０…符号化装置、１１，１１ａ～１１ｄ…シンボルマッピング装置、２１，２１ａ～２１ｄ…シンボルデマッピング装置、２０…誤り訂正装置、１００－Ａ，１００ａ－Ａ～１００ｄ－Ａ，１００－Ｂ，１００ａ－Ｂ～１００ｄ－Ｂ，１００ｃ－Ｃ，１００ｄ－Ｃ，１０１，１０１ａ～１０１ｄ…符号化部、２００－Ａ，２００ａ－Ａ～２００ｄ－Ａ，２００－Ｂ，２００ａ－Ｂ～２００ｄ－Ｂ，２００ｃ－Ｃ，２００ｄ－Ｃ，２０１，２０１ａ～２０１ｄ…誤り訂正復号部。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】