特許 7410823 デジタルＰＬＬ回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-12-26

(45)【発行日】2024-01-10

(54)【発明の名称】デジタルＰＬＬ回路

(51)【国際特許分類】

   H03L 7/14 20060101AFI20231227BHJP

   G06F 1/08 20060101ALI20231227BHJP

【ＦＩ】

H03L7/14 160

G06F1/08 520

【請求項の数】 7

(21)【出願番号】P 2020141784

(22)【出願日】2020-08-25

(65)【公開番号】P2022037573

(43)【公開日】2022-03-09

【審査請求日】2022-07-01

(73)【特許権者】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(73)【特許権者】

【識別番号】317011920

【氏名又は名称】東芝デバイス＆ストレージ株式会社

(74)【代理人】

【識別番号】100091487

【弁理士】

【氏名又は名称】中村 行孝

(74)【代理人】

【識別番号】100105153

【弁理士】

【氏名又は名称】朝倉 悟

(74)【代理人】

【識別番号】100107582

【弁理士】

【氏名又は名称】関根 毅

(74)【代理人】

【識別番号】100118843

【弁理士】

【氏名又は名称】赤岡 明

(74)【代理人】

【識別番号】100103263

【弁理士】

【氏名又は名称】川崎 康

(72)【発明者】

【氏名】中村 徹哉

【審査官】志津木 康

(56)【参考文献】

【文献】米国特許出願公開第２０１７／００９３４１１（ＵＳ，Ａ１）

【文献】特開２０１３－１０２２５３（ＪＰ，Ａ）

【文献】国際公開第２０１１／００１６５２（ＷＯ，Ａ１）

【文献】米国特許出願公開第２０１９／０２１４９９９（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０６Ｆ１／０４－１／１４

Ｈ０３Ｌ１／００－９／００

(57)【特許請求の範囲】

【請求項1】

デジタルＰＬＬ回路であって、
入力クロック信号と出力クロック信号の位相差を演算して出力する、位相差演算回路と、
前記位相差と、前記出力クロック信号に関する制御目標の周波数である周波数制御入力とに基づいて、発振周波数を制御するための第１制御コードを生成して出力する、第１制御コード生成回路と、
所定のシーケンスに従って、発振周波数を制御するための第２制御コードを生成して出力する、第２制御コード生成回路であって、前記所定のシーケンスは、当該デジタルＰＬＬ回路の起動時に実行される起動シーケンスであり、当該デジタルＰＬＬ回路の起動時から前記出力クロック信号の周波数が段階的に上がるように、前記第２制御コードは段階的に上げられる、第２制御コード生成回路と、
前記第１制御コードと前記第２制御コードのうちの一方を選択して、選択制御コードとして出力する、選択回路と、
前記選択制御コードに応じた発振周波数の前記出力クロック信号を出力する、デジタル制御発振器と、
を備えるデジタルＰＬＬ回路。

【請求項2】

前記第２制御コード生成回路における前記所定のシーケンスが実行されている間は、前記選択回路は、前記第２制御コードを選択して、前記選択制御コードとして出力する、請求項１に記載のデジタルＰＬＬ回路。

【請求項3】

前記第２制御コード生成回路における前記所定のシーケンスが終了した後は、前記選択回路は、前記第１制御コードを選択して、前記選択制御コードとして出力する、請求項２に記載のデジタルＰＬＬ回路。

【請求項4】

前記選択回路が、前記第１制御コードを選択して前記選択制御コードとして出力するか、又は、前記第２制御コードを選択して前記選択制御コードとして出力するかは、前記第２制御コード生成回路が前記選択回路に出力する選択制御信号に基づいて定められる、請求項３に記載のデジタルＰＬＬ回路。

【請求項5】

前記第２制御コード生成回路における前記所定のシーケンスが終了した後は、前記選択回路は、前記第１制御コードと前記第２制御コードのうちのデジタル値が低い方を選択して、前記選択制御コードとして出力する、請求項１に記載のデジタルＰＬＬ回路。

【請求項6】

前記第２制御コード生成回路における前記所定のシーケンスが終了した後の前記第２制御コードは、前記デジタルＰＬＬ回路がデッドロックに陥った際に前記デジタル制御発振器に入力されていた制御コードに基づいて定められる、請求項５に記載のデジタルＰＬＬ回路。

【請求項7】

前記選択回路が、前記第２制御コードを選択して前記選択制御コードとして出力するか、又は、前記第１制御コードと前記第２制御コードのうちのデジタル値が低い方を選択して前記選択制御コードとして出力するかは、前記第２制御コード生成回路が前記選択回路に出力する選択制御信号に基づいて定められる、請求項６に記載のデジタルＰＬＬ回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、デジタルＰＬＬ回路に関する。

【背景技術】

【0002】

従来より、半導体集積回路において、ＰＬＬ（Phase Locked Loop）回路が所望の周波数のクロック信号を生成するために用いられている。このＰＬＬ回路は、これまでアナログ回路で構成されるアナログＰＬＬ回路が主流であったが、ＣＭＯＳ技術の微細化に伴い、デジタル回路でＰＬＬ回路を構成するデジタルＰＬＬ回路も開発されてきている。特に、アナログＰＬＬ回路のすべてをデジタル回路に置き換えたデジタルＰＬＬ回路を、完全デジタルＰＬＬ（All Digital Phase locked Loop）回路と呼んでいる。

【0003】

デジタルＰＬＬ回路は、デジタル制御発振器を備えている。このようなデジタル制御発振器を備えるデジタルＰＬＬ回路を起動する際には、デジタル制御発振器の起動特性に依存する発振周波数のオーバーシュートが生じる。しかし、このデジタル制御発振器が発振するクロック信号に発振周波数のオーバーシュートが生ずると、種々の問題が発生する。１つは、デジタルＰＬＬ回路を設計する際に、過剰なＳＴＡ（Static Timing Analysis）制約マージンが必要となることである。これは、製造プロセス（Ｐ）のばらつきや、使用環境下における電圧（Ｖ）や温度（Ｔ）のばらつきを考慮したＰＶＴ（Process-Voltage-Temperature）条件に基づいて、デジタルＰＬＬ回路の最大周波数を設計しなければならないためである。

【0004】

もう１つは、デジタルＰＬＬ回路の起動時におけるオーバーシュートを現実的な範囲に抑えるために、アナログ設計に関する工数が回路設計時に増大することである。これら２つの設計上の問題に加えて、デジタルＰＬＬ回路の動作特性に関しても、デジタル制御発振器の発振周波数のオーバーシュート量が大きくなると、デジタルＰＬＬ回路が出力するクロック信号が制御目標の周波数に到達するまでの時間が長くなり、その周波数の誤差が許容範囲になるロックアップタイムが、長く伸びてしまうという問題が生ずる。

【発明の概要】

【発明が解決しようとする課題】

【0005】

本実施形態の目的は、起動時における発振周波数のオーバーシュートを抑制可能なデジタルＰＬＬ回路を提供することである。

【課題を解決するための手段】

【0006】

本実施形態に係るデジタルＰＬＬ回路は、
入力クロック信号と出力クロック信号の位相差を演算して出力する、位相差演算回路と、
前記位相差と、前記出力クロック信号に関する制御目標の周波数である周波数制御入力とに基づいて、発振周波数を制御するための第１制御コードを生成して出力する、第１制御コード生成回路と、
所定のシーケンスに従って、発振周波数を制御するための第２制御コードを生成して出力する、第２制御コード生成回路と、
前記第１制御コードと前記第２制御コードのうちの一方を選択して、選択制御コードとして出力する、選択回路と、
前記選択制御コードに応じた発振周波数の前記出力クロック信号を出力する、デジタル制御発振器と、
を備える。

【図面の簡単な説明】

【0007】

【図1】第１実施形態に係るデジタルＰＬＬ回路の構成を説明するブロック図。

【図2】図１のデジタルＰＬＬ回路における入力クロック信号と出力クロック信号の信号波形の一例を示す図。

【図3】図１に示すデジタルＰＬＬ回路が起動時に実行するデジタルＰＬＬ起動処理の内容を説明するフローチャートを示す図。

【図4】（ａ）は、図１に示すデジタルＰＬＬ回路が実行する起動シーケンスにおける第２制御コードの経時的変化の一例を表すグラフを示す図、（ｂ）は、その時の出力クロック信号の周波数変化の一例を表すグラフを示す図。

【図5】比較例におけるデジタルＰＬＬ回路の起動時における、出力クロック信号の周波数の経時的変化を表すグラフを示す図。

【図6】第２実施形態に係るデジタルＰＬＬ回路の構成を説明するブロック図。

【図7】図６に示すデジタルＰＬＬ回路のデジタル制御発振器に入力される制御コードと、デジタル制御発振器から出力される出力クロック信号の周波数との関係の一例を表すグラフを示す図。

【発明を実施するための形態】

【0008】

以下、図面を参照しながら、本実施形態に係るデジタルＰＬＬ回路について説明をする。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行うこととする。

【0009】

〔第１実施形態〕
第１実施形態に係るデジタルＰＬＬ回路は、このデジタルＰＬＬ回路を起動する際に、デジタル制御発振器に入力される制御コードを、デジタル制御発振器が出力する出力クロック信号の発振周波数に拘わらずシーケンスにより固定的に制御することにより、出力クロック信号の発振周波数のオーバーシュートを抑えるようにしたものである。以下に、その詳細を説明する。

【0010】

図１は、本実施形態に係るデジタルＰＬＬ回路１の構成を説明するブロック図である。この図１に示すように、本実施形態に係るデジタルＰＬＬ回路１は、位相差演算回路１０と、デジタル演算回路１２と、選択回路１４と、デジタル制御発振器１６と、起動制御回路１８と、タイミング生成回路２０と、周波数制御回路２２とを、備えて構成されている。本実施形態においては、デジタルＰＬＬ回路１は、半導体集積回路の一部として、構成されている。

【0011】

位相差演算回路１０には、入力クロック信号Ｆｒｅｆと、出力クロック信号Ｆｏｕｔとが入力される。そして、位相差演算回路１０は、入力クロック信号Ｆｒｅｆと、出力クロック信号Ｆｏｕｔの位相差を演算して出力する。入力クロック信号Ｆｒｅｆは、このデジタルＰＬＬ回路１に入力される基準発振信号であり、例えば、半導体集積回路が備える水晶発振器により生成される。出力クロック信号は、このデジタルＰＬＬ回路１が出力する出力発振信号である。このことから分かるように、本実施形態に係るデジタルＰＬＬ回路１は、例えば、周波数Ｆ１の入力クロック信号Ｆｒｅｆを、この周波数Ｆ１より高い周波数Ｆ２の出力クロック信号に変換して出力する回路である。

【0012】

デジタル演算回路１２には、位相差演算回路１０で演算された位相差と、周波数制御入力ＦＣＷとが入力される。周波数制御入力ＦＣＷは、このデジタルＰＬＬ回路１が出力する出力クロック信号Ｆｏｕｔの制御目標とする周波数である。この周波数制御入力ＦＣＷは、Frequency Command Wordとも呼ばれ、デジタル値で表された制御目標の周波数である。デジタル演算回路１２では、周波数制御入力ＦＣＷと位相差とに基づいて、第１制御コードを生成する。

【0013】

具体的には、デジタル演算回路１２は、周波数制御入力ＦＣＷを時間積分して位相情報に変換する。そして、デジタル演算回路１２は、この算出された位相情報と、位相差演算回路１０が演算した位相差とを比較して、デジタル制御発振器１６の発振周波数を制御するための第１制御コードを生成する。つまり、デジタル演算回路１２は、入力クロック信号Ｆｒｅｆと出力クロック信号Ｆｏｕｔとの目的とする周波数比と、入力クロック信号Ｆｒｅｆと実際の出力クロック信号Ｆｏｕｔとの周波数比との差分を位相差として算出し、この位相差に基づいて、第１制御コードを生成する。このデジタル演算回路１２が、本実施形態における第１制御コード生成回路を構成している。

【0014】

選択回路１４には、デジタル演算回路１２が生成した第１制御コードが入力されるとともに、周波数制御回路２２から出力された第２制御コードが入力される。この第２制御コードも、デジタル制御発振器１６の発振周波数を制御するための制御コードである。また、周波数制御回路２２からは、選択回路１４に選択制御信号も入力される。選択回路１４は、この選択制御信号の制御に基づいて、入力された第１制御コードと第２制御コードのうちの一方を、選択制御コードとして出力する。この選択回路１４は、例えば、２入力１出力のマルチプレクサにより構成することができる。

【0015】

本実施形態においては、デジタルＰＬＬ回路１の起動時、つまりデジタル演算回路１２の起動時においては、選択回路１４が第２制御コードを選択するような選択制御信号が入力される。一方、デジタルＰＬＬ回路１の通常動作時においては、選択回路１４が第１制御コードを選択するような選択制御信号が入力される。このため、選択回路１４からは、通常動作時には第１制御コードが出力され、起動時には第２制御コードが出力される。

【0016】

デジタル制御発振器１６には、選択回路１４から出力された選択制御コードが入力される。選択制御コードが第１制御コードである場合でも、第２制御コードである場合でも、選択制御コードは、デジタル制御発振器１６の発振周波数を制御するためのコードである。つまり、選択制御コードは、デジタル制御発振器１６の発振周波数を指定するデジタル値である。デジタル制御発振器１６は、この入力された選択制御コードに応じた発振周波数の出力クロック信号Ｆｏｕｔを生成して出力する。このデジタル制御発振器１６は、例えば、ＤＣＯ（Digitally Controlled Oscillator）により構成することができる。

【0017】

デジタル制御発振器１６から出力された出力クロック信号Ｆｏｕｔは、このデジタルＰＬＬ回路１の出力発振信号となる。出力クロック信号Ｆｏｕｔは、このデジタルＰＬＬ回路１が形成されている半導体集積回路の必要箇所に供給されるとともに、位相差演算回路１０にフィードバック入力される。そして、上述したように、位相差演算回路１０は、入力クロック信号Ｆｒｅｆと、出力クロック信号Ｆｏｕｔの位相差を演算して出力するのである。

【0018】

位相差演算回路１０は、例えば、カウンタ回路１０ａとＴＤＣ（Time to Digital Converter）１０ｂとを少なくとも備えて構成されている。カウンタ回路１０ａは、出力クロック信号Ｆｏｕｔの周波数が入力クロック信号Ｆｒｅｆの周波数の何倍の整数値になるのかを算出する。ＴＤＣ１０は、その小数部分を算出する。そして、算出された整数値と小数部分とを合わせることにより、入力クロック信号Ｆｒｅｆと、出力クロック信号Ｆｏｕｔの位相差を求めることができる。

【0019】

図２は、入力クロック信号Ｆｒｅｆと出力クロック信号Ｆｏｕｔの信号波形の一例を示す図である。この図２に示すように、出力クロック信号Ｆｏｕｔの１周期の時間をＴｏｕｔとし、入力クロック信号Ｆｒｅｆの１周期の時間をＴｒｅｆとすると、出力クロック信号Ｆｏｕｔのクロック数をカウントするカウンタ回路１０ａは、時間Ｔｒｅｆの間に時間ｔａに包含されるクロック数をカウントすることとなる。このため、カウンタ回路１０ａのカウント動作により、整数値Ｒ＝ｔａ／Ｔｏｕｔを算出することができる。この整数値Ｒは、出力クロック信号Ｆｏｕｔの周波数が入力クロック信号Ｆｒｅｆの周波数の何倍の整数値になるのかを表している。

【0020】

また、カウンタ回路１０ａが計測した時間ｔａと入力クロック信号Ｆｒｅｆの１周期の時間Ｔｒｅｆとの差を時間ｔｂとすると、ＴＤＣ１０ｂの動作により、小数部分Ｄ＝ｔｂ／Ｔｏｕｔを算出することができる。このため、位相差演算回路１０が演算する位相差は、Ｒ－Ｄにより算出することができる。つまり、位相差演算回路１０は、入力クロック信号Ｆｒｅｆの周波数と実際の出力クロック信号Ｆｏｕｔの周波数との周波数比を、位相差として算出する。

【0021】

これらのことから分かるように、図１に示すデジタルＰＬＬ回路１は、周波数制御入力ＦＣＷで指定された周波数に、出力クロック信号Ｆｏｕｔの周波数が収束するように動作する。すなわち、図１に示すように、デジタルＰＬＬ回路１には、制御目標の周波数である周波数制御入力ＦＣＷと、入力クロック信号Ｆｒｅｆとが入力される。デジタルＰＬＬ回路１は、入力クロック信号Ｆｒｅｆに基づいて、出力クロック信号Ｆｏｕｔの周波数が周波数制御入力ＦＣＷとなるようにデジタル制御発振器１６の発振周波数を制御する。出力クロック信号Ｆｏｕｔをフィードバックすることにより、出力クロック信号Ｆｏｕｔの周波数と周波数制御入力ＦＣＷとの誤差は、プラス側とマイナス側に変動を繰り返しながら減少し、やがて周波数制御入力ＦＣＷで指定された周波数となる。

【0022】

具体的には、出力クロック信号Ｆｏｕｔの周波数が周波数制御入力ＦＣＷよりも低い場合には、デジタル演算回路１２は、出力クロック信号Ｆｏｕｔの周波数が高くなるように第１制御コードを調整する。一方、出力クロック信号Ｆｏｕｔの周波数が周波数制御入力ＦＣＷよりも高い場合には、デジタル演算回路１２は、出力クロック信号Ｆｏｕｔの周波数が低くなるように第１制御コードを調整する。

【0023】

さらに、図１に示すデジタルＰＬＬ回路１においては、起動制御回路１８が、このデジタルＰＬＬ回路１の起動時に、周波数制限信号をタイミング生成回路２０に出力する。具体的には、起動制御回路１８は、デジタルＰＬＬ回路１が起動される際に、周波数制限信号をイネーブルにして、タイミング生成回路２０に出力する。

【0024】

タイミング生成回路２０は、周波数制限信号がイネーブルとなると、周波数制御回路２２に、起動シーケンスの開始を指示する。また、タイミング生成回路２０は、位相差演算回路１０と周波数制御回路２２との動作タイミングを揃えるための制御信号も出力する。

【0025】

周波数制御回路２２は、起動シーケンスの開始指示を受けると、選択回路１４に第２制御コードを選択する選択制御信号を出力するとともに、デジタル制御発振器１６の発振周波数を制御するための第２制御コードが示す発振周波数を低い値から段階的に上げていく制御を行う。この周波数制御回路２２が、本実施形態に係る第２制御コード生成回路を構成している。

【0026】

周波数制御回路２２は、例えば、予め定められた高さの発振周波数に対応する制御コードまで、第２制御コードを段階的に上げて行き、その後、第１制御コードを選択する選択制御信号を選択回路１４に出力する。これにより、デジタルＰＬＬ回路１は、起動シーケンスが終了し、制御目標の周波数を有する通常の出力クロック信号Ｆｏｕｔを生成して出力する状態となる。

【0027】

或いは、周波数制御回路２２は、例えば、周波数制御入力ＦＣＷで指定された制御目標の周波数に対応するであろう制御コードまで、第２制御コードを段階的に上げていき、その後、第１制御コードを選択する選択制御信号を選択回路１４に出力する。これにより、デジタルＰＬＬ回路１は、起動シーケンスが終了し、制御目標の周波数を有する通常の出力クロック信号Ｆｏｕｔを生成して出力する状態となる。この場合、周波数制御入力ＦＣＷのデジタル値と、これに対応する制御コードとの概略的な対応関係は、予め、周波数制御回路２２が保持しておく必要がある。

【0028】

図３は、本実施形態に係るデジタルＰＬＬ回路１が起動時に実行するデジタルＰＬＬ起動処理の内容を説明するフローチャートを示す図である。このデジタルＰＬＬ起動処理は、デジタルＰＬＬ回路１が起動して出力クロック信号Ｆｏｕｔを出力する指示を受けた場合に、実行される処理である。

【0029】

この図３に示すように、このデジタルＰＬＬ起動処理が開始されると、まず、起動制御回路１８は、タイミング生成回路２０に出力される周波数制限信号をイネーブルにする（ステップＳ１０）。続いて、起動制御回路１８は、デジタルＰＬＬ回路１を起動する（ステップＳ１２）。

【0030】

次に、周波数制限信号がイネーブルとなったタイミング生成回路２０は、周波数制御回路２２に、起動シーケンスの開始を指示する（ステップＳ１４）。この起動シーケンスの開始を指示された周波数制御回路２２は、第２制御コードを選択する選択制御信号を選択回路１４に出力する（ステップＳ１６）。この第２制御コードを選択する選択制御信号が選択回路１４に出力されることにより、デジタル演算回路１２によるデジタル制御発振器１６の制御を、あたかも、周波数制御回路２２が乗っ取ったような状態となる。

【0031】

次に、周波数制御回路２２は、１段階目の発振周波数に対応する第２制御コードを、選択回路１４に出力する（ステップＳ１８）。これにより、デジタル制御発振器１６は、第２制御コードに応じた発振周波数の出力クロック信号Ｆｏｕｔを生成して出力するようになる。

【0032】

次に、周波数制御回路２２は、所定時間経過後に、デジタル制御発振器１６の発振周波数を制御する第２制御コードを１段階上げる（ステップＳ２０）。第２制御コードの上げ幅は、デジタル制御発振器１６やデジタルＰＬＬ回路１の特性に応じて任意に定めることができる。例えば、発振周波数として１０ＫＨｚずつ上げるような想定の第２制御コードを出力してもよいし、或いは、第２制御コードのデジタル値として１００ずつ上げるような第２制御コードを出力してもよい。

【0033】

次に、周波数制御回路２２は、この起動シーケンスが終了したかどうかを判断する（ステップＳ２２）。上述したように、例えば、予め定められた所定の高さの発振周波数に対応する制御コードまで第２制御コードを上げた場合や、周波数制御入力ＦＣＷで指定された制御目標の周波数に対応する制御コードまで第２制御コードを上げた場合に、周波数制御回路２２は、起動シーケンスが終了したと判断する。

【0034】

周波数制御回路２２は、起動シーケンスが終了していないと判断した場合（ステップＳ２２：Ｎｏ）には、ステップＳ２０に戻り、所定時間経過後に、再度、デジタル制御発振器１６の発振周波数を制御する第２制御コードを１段階上げる。一方、周波数制御回路２２は、起動シーケンスが終了したと判断した場合（ステップＳ２２：Ｙｅｓ）には、第１制御コードを選択する選択制御信号を選択回路１４に出力する（ステップＳ２４）。これにより、選択回路１４は、第１制御コードを選択して選択制御コードとして出力するようになり、デジタルＰＬＬ回路１におけるフィードバック制御が開始される。つまり、周波数制御入力ＦＣＷを制御目標の周波数とする出力クロック信号Ｆｏｕｔが出力される通常の動作状態となる。

【0035】

次に、起動制御回路１８は、タイミング生成回路２０に出力する周波数制限信号をディセーブルにする（ステップＳ２６）。これにより、本実施形態に係るデジタルＰＬＬ起動処理が終了する。

【0036】

なお、周波数制御回路２２が、ステップＳ１６で第２制御コードを選択する選択制御信号を出力した後、ステップＳ２４で第１制御コードを選択する選択制御信号を出力するまでの間、デジタル演算回路１２の演算を停止しても構わない。なぜなら、この間、選択回路１４は、第２制御コードを選択制御コードとして選択して出力するからである。これにより、デジタル演算回路１２における消費電力の削減を図ることができる。

【0037】

なお、周波数制御回路２２ではなく、起動制御回路１８が、起動シーケンスを終了すべきか否かを判断して、このデジタルＰＬＬ起動処理を終了するようにしてもよい。すなわち、起動制御回路１８が起動シーケンスを終了すべき条件に到達したと判断した場合に、周波数制限信号をディセーブルにし、この周波数制限信号がディセーブルになったことを受けて、タイミング生成回路２０が周波数制御回路２２に起動シーケンスの終了を指示するようにしてもよい。

【0038】

図４（ａ）は、起動シーケンスにおける第２制御コードの経時的変化の一例を表すグラフを示しており、図４（ｂ）は、その時の出力クロック信号Ｆｏｕｔの周波数変化の一例を表すグラフを示している。

【0039】

図４（ａ）に示すように、起動シーケンスが開始されると、周波数制御回路２２が出力する第２制御コードは段階的に上昇していく。この間、選択回路１４には、第２制御コードを選択する選択制御信号が周波数制御回路２２から出力される。このため、デジタル制御発振器１６は、第２制御コードに応じた発振周波数の出力発振信号を生成し、出力クロック信号Ｆｏｕｔとして出力する。

【0040】

図４（ｂ）に示すように、第２制御コードが段階的に上がっていくに従って、出力クロック信号Ｆｏｕｔの周波数も段階的に上がっていく。そして、所定の周波数まで出力クロック信号Ｆｏｕｔの周波数が上がると、選択回路１４に、第１制御コードを選択する選択制御信号が周波数制御回路２２から出力される。このため、周波数制御入力ＦＣＷを制御目標の周波数とするフィードバック制御に切り替わり、出力クロック信号Ｆｏｕｔの発振周波数が周波数制御入力ＦＣＷの周波数に収束していく。

【0041】

このとき、出力クロック信号Ｆｏｕｔの周波数は、制御目標の周波数の近傍まで段階的に上げられていることから、フィードバック制御に切り替わった際のオーバーシュートは抑制される。すなわち、出力クロック信号Ｆｏｕｔの周波数のオーバーシュートが小さくなる。

【0042】

図５は、比較例に係るデジタルＰＬＬ回路の起動時における、出力クロック信号Ｆｏｕｔの周波数の経時的変化を表すグラフの一例を示している。すなわち、この図５のグラフは、上記の図４（ｂ）に対応するグラフである。この図５の比較例におけるデジタルＰＬＬ回路では、デジタルＰＬＬ回路の起動時に、上述した実施形態のような制御コードを段階的に上げることはせず、周波数制御入力ＦＣＷを制御目標の周波数とするフィードバック制御により、デジタルＰＬＬ回路を立ち上げている。このため、出力クロック信号Ｆｏｕｔの周波数のオーバーシュートが大きくなり、デジタルＰＬＬ回路１の回路設計をする際に、大きなＳＴＡ制約マージンが必要になっている。

【0043】

一方、本実施形態に係るデジタルＰＬＬ回路１においては、図４から分かるように、制御目標となる周波数の近傍まで段階的に制御コードを上げることから、出力クロック信号Ｆｏｕｔの周波数のオーバーシュートを小さくすることができ、必要なＳＴＡ制約マージンを小さくすることができる。これにより、起動時のオーバーシュートを現実的な範囲に抑えるために、アナログ設計を繰り返すことによる工数の増加も、削減することができる。つまり、ＳＴＡ制約による周波数の過剰マージンを削減することにより、回路設計に要する費用や時間を削減することができる。ひいては、デジタルＰＬＬ回路１の起動時におけるオーバーシュートや不安定性を抑えるための設計工数を削減することができる。

【0044】

さらには、図４及び図５を比較すると分かるように、出力クロック信号Ｆｏｕｔの変動が周波数許容誤差の範囲内に収まるまでの時間であるロックアップタイムも、短くすることができる。つまり、オーバーシュートが小さくなることから、デジタルＰＬＬ回路１を起動してから短い時間で、出力クロック信号Ｆｏｕｔの使用が可能となる。

【0045】

これは、ＰＶＴ条件のばらつきに拘わらず、ロックアップタイムの短縮を図ることができる。すなわち、ファスト条件であっても、スロー条件であっても、出力クロック信号Ｆｏｕｔのロックアップタイムを短くすることができる。

【0046】

なお、図１に示すデジタルＰＬＬ回路１においては、起動制御回路１８と、タイミング生成回路２０と、周波数制御回路２２とが、このデジタルＰＬＬ回路１の内部に設けられているが、これらの回路は必ずしも、デジタルＰＬＬ回路１の内部に設けられている必要はない。すなわち、起動制御回路１８と、タイミング生成回路２０と、周波数制御回路２２とのうちの少なくとも１つを、デジタルＰＬＬ回路１の外部に設け、デジタルＰＬＬ回路１の外部から、このデジタルＰＬＬ回路１の内部に信号や指令が入力されるようにしてもよい。

【0047】

〔第２実施形態〕
第２実施形態に係るデジタルＰＬＬ回路１は、上述した第１実施形態に係るデジタルＰＬＬ回路１の起動が終了して通常の動作状態となった場合に、製造ばらつきに応じて、デジタル制御発振器１６に入力される制御コードの最大値に制限を設けることにより、デジタルＰＬＬ回路１がデッドロック状態に陥るのを回避せんとしたものである。以下、上述した第１実施形態と異なる部分を説明する。

【0048】

図６は、本実施形態に係るデジタルＰＬＬ回路１の構成を説明するブロック図である。この図６に示すように、本実施形態に係るデジタルＰＬＬ回路１の基本的構成は、上述した第１実施形態と同様であるが、周波数制御回路２２２と選択回路２１４の機能が異なっている。すなわち、周波数制御回路２２２は、第１実施形態における周波数制御回路２２に対応する回路であり、選択回路２１４は、第１実施形態における選択回路１４に対応する回路である。

【0049】

本実施形態に係るデジタルＰＬＬ回路１の周波数制御回路２２２においても、デジタルＰＬＬ回路１が通常の動作状態に至るまでの起動シーケンスは、上述した第１実施形態と同じである。但し、周波数制御回路２２２は、デジタルＰＬＬ回路１の起動シーケンスが終了した後、第１制御コードと第２制御コードのうちの低い方の制御コードを選択する選択制御信号を、選択回路２１４に出力する。すなわち、本実施形態においては、周波数制御回路２２２が出力する選択制御信号には、第２制御コードを選択する制御信号の状態と、第１制御コードと第２制御コードのうちの低い方を選択する制御信号の状態とがある。

【0050】

そして、デジタルＰＬＬ回路１が通常の動作状態となり、第１制御コードと第２制御コードのうちの低い方の制御コードを選択する選択制御信号が入力された選択回路２１４は、この選択制御信号の指示に基づいて、デジタル演算回路１２から入力された第１制御コードと、周波数制御回路２２２から入力された第２制御コードのうちの低い方の制御コードを選択して、選択制御コードとして、デジタル制御発振器１６に出力する。つまり、周波数制御回路２２２から入力される第２制御コードのデジタル値が、デジタル制御発振器１６に入力される制御コードのデジタル値の最大値となる。

【0051】

このため、本実施形態に係るデジタルＰＬＬ回路１おいては、図３に示したデジタルＰＬＬ起動処理を終えた後、周波数制御回路２２２が出力する第２制御コードは、デジタル制御発振器１６に入力される選択制御コードの最大値となる。つまり、この第２制御コードに対応する発振周波数が、このデジタルＰＬＬ回路１の最大発振周波数となる。本実施形態に係るデジタルＰＬＬ回路１では、この第２制御コードで定められる最大発振周波数を、ＳＴＡ制約の範囲内となるように設定することにより、通常の動作状態においてデジタルＰＬＬ回路１がデッドロック状態となるのを回避する。

【0052】

しかしながら、ＰＶＴ条件の変動より、ＳＴＡ制約の範囲は変動し得る。ここで、１つの完成品としての半導体集積回路におけるＳＴＡ制約の変動範囲は、電圧（Ｖ）と温度（Ｔ）に依存するが、製造プロセス（Ｐ）は既に確定しており依存しない。この特性を利用して、デジタルＰＬＬ回路１がデッドロック状態に陥った際にデジタル制御発振器１６に入力されていた制御コードに基づいて、製造プロセス（Ｐ）の条件を推定し、電圧（Ｖ）と温度（Ｔ）に依存して変動し得るＳＴＡ制約の範囲を算出する。そして、この算出結果に基づいて、デジタル制御発振器１６に入力される制御コードの最大値を設定し、これをデジタルＰＬＬ回路１の通常の動作状態における第２制御コード、つまり最大発振周波数とする。

【0053】

図７は、このことを説明するために、デジタル制御発振器１６に入力される制御コードと、デジタル制御発振器１６から出力されるクロック信号の周波数、つまり出力クロック信号Ｆｏｕｔの周波数との関係の一例を表すグラフを示している。この図７において、実線は製造プロセスがＦＡＳＴ条件となった場合の制御コードと周波数の関係の一例を示しており、一点鎖線は製造プロセスＳＬＯＷ条件となった場合の制御コードと周波数の関係の一例を示している。

【0054】

ＦＡＳＴ条件においては、制御コードがＣＯＤＥ１のときに、デジタル制御発振器１６の発振周波数が周波数制御入力ＦＣＷと合致した目標の周波数となる。このため、このデジタルＰＬＬ回路１の電圧（Ｖ）と温度（Ｔ）の変動を考慮した制御コードの最大値は、ＭＸＣＯＤＥ１となる。この制御コードの最大値ＭＸＣＯＤＥ１を周波数制御回路２２２に設定しておき、通常の動作状態におけるデジタルＰＬＬ回路１の最大発振周波数とする。

【0055】

一方、ＳＬＯＷ条件においては、制御コードがＣＯＤＥ２のときに、デジタル制御発振器１６の発振周波数が周波数制御入力ＦＣＷと合致した目標の周波数となる。このため、このデジタルＰＬＬ回路１の電圧（Ｖ）と温度（Ｔ）の変動を考慮した制御コードの最大値は、ＭＸＣＯＤＥ２となる。この制御コードの最大値ＭＸＣＯＤＥ２を周波数制御回路２２２に設定しておき、通常の動作状態におけるデジタルＰＬＬ回路１の最大発振周波数とする。

【0056】

デジタルＰＬＬ回路１がどのような条件となるのかは、このデジタルＰＬＬ回路１が搭載された半導体集積回路に依存する。このため、例えば、デジタルＰＬＬ回路１を一旦、デッドロック状態に陥らせて、このデッドロック状態となったときのデジタル制御発振器１６の周波数や制御コードに基づいて、そのデジタルＰＬＬ回路１がＦＡＳＴ条件なのか、ＳＬＯＷ条件なのか、それともこれらの中間のどの程度の条件にあるのかを推定する。そして、この推定結果に基づいて、通常の動作状態における第２制御コードを周波数制御回路２２２に設定する。

【0057】

この通常の動作状態における第２制御コードを周波数制御回路２２２に設定するタイミングは任意である。例えば、周波数制御入力ＦＣＷのデジタル値が変更された場合に、自動シーケンスにより通常の動作状態における第２制御コードを設定するようにしてもよいし、或いは、このデジタルＰＬＬ回路１が搭載された半導体集積回路の出荷時に工場で設定するようにしてもよい。

【0058】

以上のように、本実施形態に係るデジタルＰＬＬ回路１によれば、デジタルＰＬＬ回路１が起動シーケンスを終了して通常の動作状態になった場合でも、デジタルＰＬＬ回路１が生成する出力クロック信号Ｆｏｕｔの周波数の最大値を制限することができる。このため、デジタルＰＬＬ回路１がデッドロック状態になるのを回避することができる。これにより、想定外の外乱により、デジタルＰＬＬ回路１がＳＴＡ制約を超える周波数の出力クロック信号Ｆｏｕｔを生成しようとして、デッドロック状態に陥るのを回避することができる。

【0059】

なお、本実施形態に係るデジタルＰＬＬ回路１においても、上述した第１実施形態と同様に、デジタルＰＬＬ回路１の起動時には図３に示したデジタルＰＬＬ起動処理が実行されることから、起動時における出力クロック信号Ｆｏｕｔの周波数のオーバーシュートを抑制し、ロックアップタイムの短縮を図ることができる。

【0060】

以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。

【符号の説明】

【0061】

１ デジタルＰＬＬ回路
１０ 位相差演算回路
１０ａ カウンタ回路
１０ｂ ＴＤＣ
１２ デジタル演算回路
１４ 選択回路
１６ デジタル制御発振器
１８ 起動制御回路
２０ タイミング生成回路
２２ 周波数制御回路
２１４ 選択回路
２２２ 周波数制御回路
ＦＣＷ 周波数制御入力
Ｆｏｕｔ 出力クロック信号
Ｆｒｅｆ 入力クロック信号

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】