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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-12-26
(45)【発行日】2024-01-10
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 29/872 20060101AFI20231227BHJP
H01L 29/861 20060101ALI20231227BHJP
H01L 29/868 20060101ALI20231227BHJP
H01L 29/78 20060101ALI20231227BHJP
H01L 29/739 20060101ALI20231227BHJP
H01L 21/8234 20060101ALI20231227BHJP
H01L 27/06 20060101ALI20231227BHJP
H01L 21/336 20060101ALI20231227BHJP
【ＦＩ】
H01L29/86 301F
H01L29/91 K
H01L29/86 301D
H01L29/91 F
H01L29/78 653C
H01L29/78 655C
H01L29/78 655B
H01L29/78 657D
H01L27/06 102A
H01L27/06 311B
H01L29/78 301D
H01L29/78 301K
【請求項の数】
9
(21)【出願番号】P 2020154929
(22)【出願日】2020-09-15
(65)【公開番号】P2022048882
(43)【公開日】2022-03-28
【審査請求日】2022-06-23
(73)【特許権者】
【識別番号】000003078
【氏名又は名称】株式会社東芝
(73)【特許権者】
【識別番号】317011920
【氏名又は名称】東芝デバイス＆ストレージ株式会社
(74)【代理人】
【識別番号】110004026
【氏名又は名称】弁理士法人ｉＸ
(72)【発明者】
【氏名】花形 祥子
【審査官】岩本 勉
(56)【参考文献】
【文献】特開２０１４－１５７９３０（ＪＰ，Ａ）
【文献】特開２０１９－０９６７０８（ＪＰ，Ａ）
【文献】国際公開第２０１７／１４９６０７（ＷＯ，Ａ１）
【文献】特開２０１４－０６３９８０（ＪＰ，Ａ）
【文献】特開２０１６－０５８６５４（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１４／０２３１８６７（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１９／０１５７４６６（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１４／００６１８７５（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１６／００７９２３５（ＵＳ，Ａ１）
【文献】韓国公開特許第１０－２０１６－００３０８２３（ＫＲ，Ａ）
【文献】中国特許出願公開第１０９８１７６９７（ＣＮ，Ａ）
【文献】中国特許出願公開第１０８７０１７２２（ＣＮ，Ａ）
【文献】中国特許出願公開第１０３６８１７８６（ＣＮ，Ａ）
【文献】中国特許出願公開第１０５９９０４１１（ＣＮ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２９／８７２
Ｈ０１Ｌ ２９／８６１
Ｈ０１Ｌ ２９／７８
Ｈ０１Ｌ ２９／７３９
Ｈ０１Ｌ ２１／８２３４
Ｈ０１Ｌ ２７／０６
Ｈ０１Ｌ ２１／３３６
(57)【特許請求の範囲】
【請求項1】
第１電極と、前記第１電極の上に設けられた第１導電形の複数の第１半導体領域と、
前記第１電極の上に設けられ、前記第１電極から前記複数の第１半導体領域への第１方向に垂直な第２方向において前記複数の第１半導体領域と並び、前記第１方向及び前記第２方向に垂直な第３方向に延びる、第２導電形の複数の第２半導体領域と、
前記第１半導体領域及び前記複数の第２半導体領域の上に設けられ、前記第１半導体領域よりも低い第１導電形の不純物濃度を有する第１導電形の第３半導体領域と、
前記第３半導体領域の上に設けられた第２導電形の複数の第４半導体領域と、
前記第３半導体領域の上に設けられ、前記第２方向において前記複数の第４半導体領域と並び、前記第３方向に延び、前記複数の第４半導体領域よりも高い第２導電形の不純物濃度を有する第２導電形であり、少なくとも一部が前記複数の第２半導体領域のそれぞれの直上に位置する複数の第５半導体領域と、
前記複数の第４半導体領域及び前記複数の第５半導体領域の上に設けられた第２電極と、
を備え、
前記第５半導体領域の前記第２方向における幅は、前記第２半導体領域の前記第２方向における幅よりも狭く、
前記複数の第２半導体領域の前記第２方向におけるピッチは、前記複数の第５半導体領域の前記第２方向におけるピッチの自然数倍である、半導体装置。
【請求項2】
前記第２半導体領域の前記第２方向における中心の直上に、前記第５半導体領域が位置する、請求項１記載の半導体装置。
【請求項3】
前記複数の第２半導体領域は、前記第２方向において周期的に並び、前記複数の第５半導体領域は、前記第２方向において周期的に並ぶ、請求項１または２に記載の半導体装置。
【請求項4】
前記複数の第２半導体領域の前記第２方向における前記ピッチは、前記複数の第５半導体領域の前記第２方向における前記ピッチの１倍以上６倍以下である、請求項１記載の半導体装置。
【請求項5】
前記複数の第２半導体領域の１つの前記第２方向における長さは、２０μｍ以上１２０μｍ以下である、請求項１～４のいずれか１つに記載の半導体装置。
【請求項6】
前記複数の第１半導体領域の１つの前記第２方向における長さは、２４μｍ以上１４４μｍ以下である、請求項１～５のいずれか１つに記載の半導体装置。
【請求項7】
前記複数の第５半導体領域の下端は、前記複数の第４半導体領域よりも下方に位置する、請求項１～６のいずれか１つに記載の半導体装置。
【請求項8】
前記複数の第５半導体領域の上に設けられ、前記複数の第５半導体領域よりも高い第２導電形の不純物濃度を有する第２導電形の複数の第６半導体領域をさらに有し、前記複数の第２半導体領域のそれぞれの直上に、前記複数の第６半導体領域の少なくとも一部が位置する、請求項１～７のいずれか１つに記載の半導体装置。
【請求項9】
前記第１電極の上に設けられ、前記第１電極と電気的に接続された第２導電形の第７半導体領域と、前記第３半導体領域の上に設けられ、前記第７半導体領域の上に位置し、前記第２電極と電気的に接続された第２導電形の第８半導体領域と、
前記第８半導体領域の上に設けられた第１導電形の第９半導体領域と、
前記第８半導体領域とゲート絶縁層を介して対向するゲート電極と、
をさらに有する請求項１～８のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【0002】
ダイオードなどの半導体装置は、電力変換等の用途に用いられる。半導体装置において電流の遮断時の電気的特性の向上が求められている。
【先行技術文献】
【特許文献】
【0003】
【文献】特開２０１７-４５９４９号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明が解決しようとする課題は、電流の遮断時の電気的特性の向上が可能な半導体装置を提供することである。
【課題を解決するための手段】
【0005】
実施形態に係る半導体装置は、第１電極と、第１導電形の複数の第１半導体領域と、第２導電形の複数の第２半導体領域と、前記第１導電形の第３半導体領域と、第２導電形の複数の第４半導体領域と、第２導電形の複数の第５半導体領域と、第２電極と、を含む。前記複数の第１半導体領域は、前記第１電極の上に設けられる。前記複数の第２半導体領域は、前記第１電極の上に設けられ、前記第１電極から前記複数の第１半導体領域へ向かう第１方向に垂直な第２方向において前記複数の第１半導体領域と並び、前記前記第１方向及び前記第２方向に垂直な第３方向に延びる。前記第３半導体領域は、前記第１半導体領域及び前記複数の第２半導体領域の上に設けられ、前記第１半導体領域よりも低い第１導電形の不純物濃度を有する。前記複数の第４半導体領域は、前記第３半導体領域の上に設けられる。前記複数の第５半導体領域は、前記第３半導体領域の上に設けられ、前記第２方向において前記複数の第４半導体領域と並び、前記複数の第４半導体領域よりも高い第２導電形の不純物濃度を有する。前記複数の第２半導体領域のそれぞれの直上に、前記複数の第５半導体領域の少なくとも一部が位置する。前記第２電極は、前記複数の第４半導体領域及び前記複数の第５半導体領域の上に設けられる。
【図面の簡単な説明】
【0006】
【発明を実施するための形態】
【0007】
以下に、本発明の各実施形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下の説明及び図面において、ｎ＋、ｎ、ｎ－及びｐ＋＋、ｐ＋、ｐの表記は、各不純物濃度の相対的な高低を表す。すなわち、「＋＋」が付されている表記は、「＋」が付されている表記よりも不純物濃度が相対的に高いことを示す。「＋」が付されている表記は、「＋」及び「－」のいずれも付されていない表記よりも不純物濃度が相対的に高いことを示す。「－」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。これらの表記は、それぞれの領域にｐ形不純物とｎ形不純物の両方が含まれている場合には、それらの不純物が補償しあった後の正味の不純物濃度の相対的な高低を表す。
（第１実施形態）
図１は、第１実施形態に係る半導体装置を表す断面図である。
図１に表した第１実施形態に係る半導体装置１００は、ダイオードである。
半導体装置１００は、第１電極１１、第２電極１２、複数のｎ＋形カソード領域３１（複数の第１半導体領域）、複数のｐ＋形カソード領域３２（複数の第２半導体領域）、ｎ－形ドリフト領域３３（第３半導体領域）、複数のｐ形アノード領域３４（複数の第４半導体領域）及び複数のｐ＋形アノード領域３５（複数の第５半導体領域）を含む。この例では、さらに、半導体装置１００は、複数のｐ＋＋形アノード領域３６（複数の第６半導体領域）及びｎ形バッファ領域４０を含む。
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下の説明及び図面において、ｎ＋、ｎ、ｎ－及びｐ＋＋、ｐ＋、ｐの表記は、各不純物濃度の相対的な高低を表す。すなわち、「＋＋」が付されている表記は、「＋」が付されている表記よりも不純物濃度が相対的に高いことを示す。「＋」が付されている表記は、「＋」及び「－」のいずれも付されていない表記よりも不純物濃度が相対的に高いことを示す。「－」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。これらの表記は、それぞれの領域にｐ形不純物とｎ形不純物の両方が含まれている場合には、それらの不純物が補償しあった後の正味の不純物濃度の相対的な高低を表す。
（第１実施形態）
図１は、第１実施形態に係る半導体装置を表す断面図である。
図１に表した第１実施形態に係る半導体装置１００は、ダイオードである。
半導体装置１００は、第１電極１１、第２電極１２、複数のｎ＋形カソード領域３１（複数の第１半導体領域）、複数のｐ＋形カソード領域３２（複数の第２半導体領域）、ｎ－形ドリフト領域３３（第３半導体領域）、複数のｐ形アノード領域３４（複数の第４半導体領域）及び複数のｐ＋形アノード領域３５（複数の第５半導体領域）を含む。この例では、さらに、半導体装置１００は、複数のｐ＋＋形アノード領域３６（複数の第６半導体領域）及びｎ形バッファ領域４０を含む。
【0008】
ここでは、第１電極１１から複数のｎ＋形カソード領域３１に向かう方向を第１方向Ｄ１とする。第１方向Ｄ１は、例えば、第１電極１１の上面に垂直な方向である。第１方向Ｄ１に対して垂直であり、相互に直交する２方向を第２方向Ｄ２及び第３方向Ｄ３とする。また、説明のために、第１電極１１からｎ＋形カソード領域３１に向かう方向を「上」と言い、その反対方向を「下」と言う。これらの方向は、第１電極１１とｎ＋形カソード領域３１との相対的な位置関係に基づき、重力の方向とは無関係である。
【0009】
図２（ａ）及び図２（ｂ）は、第１実施形態に係る半導体装置を表す平面図である。
図２（ａ）は、図１に示す矢印ＡＡ１から半導体装置１００を見た平面図である。すなわち、図２（ａ）は、半導体装置１００の表面（上面）側を表す。図２（ｂ）は、図１に示す矢印ＡＡ２から半導体装置１００を見た平面図である。すなわち、図２（ｂ）は、半導体装置１００の裏面（下面）側を表す。図１は、図２（ａ）のＡ１－Ａ２断面図に対応し、図２（ｂ）のＢ１－Ｂ２断面図に対応する。なお、図２（ａ）では、第２電極１２、複数のＰ＋＋形アノード領域３６が省略されている。図２（ｂ）では、第１電極１１が省略されている。
図２（ａ）は、図１に示す矢印ＡＡ１から半導体装置１００を見た平面図である。すなわち、図２（ａ）は、半導体装置１００の表面（上面）側を表す。図２（ｂ）は、図１に示す矢印ＡＡ２から半導体装置１００を見た平面図である。すなわち、図２（ｂ）は、半導体装置１００の裏面（下面）側を表す。図１は、図２（ａ）のＡ１－Ａ２断面図に対応し、図２（ｂ）のＢ１－Ｂ２断面図に対応する。なお、図２（ａ）では、第２電極１２、複数のＰ＋＋形アノード領域３６が省略されている。図２（ｂ）では、第１電極１１が省略されている。
【0010】
例えば、図１に表したように、半導体装置１００の下面には、第１電極１１が設けられている。複数のｎ＋形カソード領域３１は、第１電極１１の上に設けられ、第１電極１１と電気的に接続されている。複数のｐ＋形カソード領域３２は、第１電極１１の上に設けられ、第２方向Ｄ２において複数のｎ＋形カソード領域３１と並び、第１電極１１と電気的に接続されている。
【0011】
ｎ形バッファ領域４０は、複数のｎ＋形カソード領域３１及び複数のｐ＋形カソード領域３２の上に設けられている。ｎ－形ドリフト領域３３は、ｎ形バッファ領域４０の上（すなわち、複数のｎ＋形カソード領域３１及び複数のｐ＋形カソード領域３２の上）に設けられている。ｎ形バッファ領域４０におけるｎ形不純物濃度は、ｎ＋形カソード領域３１におけるｎ形不純物濃度よりも低い。ｎ－形ドリフト領域３３におけるｎ形不純物濃度は、ｎ形バッファ領域４０におけるｎ形不純物濃度よりも低い。
【0012】
複数のｐ形アノード領域３４は、ｎ－形ドリフト領域３３の上に設けられている。複数のｐ＋形アノード領域３５は、ｎ－形ドリフト領域３３の上に設けられている。複数のｐ＋形アノード領域３５の上部は、第２方向Ｄ２において複数のｐ形アノード領域３４と並ぶ。複数のｐ＋形アノード領域３５におけるｐ形不純物濃度は、複数のｐ形アノード領域３４におけるｐ形不純物濃度よりも高い。複数のｐ＋形アノード領域３５の下端は、複数のｐ形アノード領域３４よりも下方に位置する。各ｐ＋形アノード領域３５は、複数のｐ形アノード領域３４よりも、下方に突出した形状である。各ｐ＋形アノード領域３５の下部は、ｎ－形ドリフト領域３３と第２方向において並び、ｎ－形ドリフト領域３３に囲まれている。
【0013】
複数のｐ＋＋形アノード領域３６は、複数のｐ＋形アノード領域３５の上に設けられている。複数のｐ＋＋形アノード領域３６の下方及び側方は、複数のｐ＋形アノード領域３５に囲まれている。複数のｐ＋＋形アノード領域３６におけるｐ形不純物濃度は、複数のｐ＋形アノード領域３５おけるｐ形不純物濃度よりも高い。
【0014】
第２電極１２は、複数のｐ形アノード領域３４、複数のｐ＋形アノード領域３５及び複数のｐ＋＋形アノード領域３６の上に設けられている。第２電極１２は、複数のｐ形アノード領域３４、複数のｐ＋形アノード領域３５及び複数のｐ＋＋形アノード領域３６と電気的に接続されている。複数のｐ形アノード領域３４と第２電極１２との間は、ショットキーコンタクトである。
【0015】
図２（ａ）に表したように、複数のｐ形アノード領域３４は、第２方向Ｄ２に並び、第３方向Ｄ３に延在する。例えば、複数のｐ形アノード領域３４は、第２方向Ｄ２において周期的に、または等間隔で並ぶ。各ｐ形アノード領域３４の幅（第２方向Ｄ２に沿った長さ）は、他のｐ形アノード領域３４の幅と同じでも良く、第３方向Ｄ３において一定でも良い。
【0016】
複数のｐ＋形アノード領域３５は、第２方向Ｄ２に並び、第３方向Ｄ３に延在する。例えば、複数のｐ＋形アノード領域３５は、第２方向Ｄ２において周期的に、または等間隔で並ぶ。各ｐ＋形アノード領域３５の幅は、他のｐ＋形アノード領域３５の幅と同じでも良く、第３方向Ｄ３において一定でも良い。ｐ＋形アノード領域３５の数は、例えば２４０以上６００以下である。複数のｐ＋＋形アノード領域３６（図１参照）についても、同様である。
【0017】
複数のｐ形アノード領域３４と複数のｐ＋形アノード領域３５とは、第２方向Ｄ２において交互に並ぶ。すなわち、ｐ＋形アノード領域３５の１つは、ｐ形アノード領域３４の１つと、ｐ形アノード領域３４の別の１つと、の間に位置する。また、ｐ形アノード領域３４の１つは、ｐ＋形アノード領域３５の１つと、ｐ＋形アノード領域３５の別の１つと、の間に位置する。
【0018】
図２（ｂ）に表したように、複数のｎ＋形カソード領域３１は、第２方向Ｄ２に並び、第３方向Ｄ３に延在する。例えば、複数のｎ＋形カソード領域３１は、第２方向Ｄ２において周期的に、または等間隔で並ぶ。各ｎ＋形カソード領域３１の幅は、他のｎ＋形カソード領域３１の幅と同じでも良く、第３方向Ｄ３において一定でも良い。
【0019】
複数のｐ＋形カソード領域３２は、第２方向Ｄ２に並び、第３方向Ｄ３に延在する。例えば、複数のｐ＋形カソード領域３２は、第２方向Ｄ２において周期的に、または等間隔で並ぶ。各ｐ＋形カソード領域３２の幅は、他のｐ＋形カソード領域３２の幅と同じでも良く、第３方向Ｄ３において一定でも良い。ｐ＋形カソード領域３２の数は、例えば１８以上１８０以下である。
【0020】
複数のｎ＋形カソード領域３１と複数のｐ＋形カソード領域３２とは、第２方向Ｄ２において交互に並ぶ。すなわち、ｎ＋形カソード領域３１の１つは、ｐ＋形カソード領域３２の１つと、ｐ＋形カソード領域３２の別の１つと、の間に位置する。また、ｐ＋形カソード領域３２の１つは、ｎ＋形カソード領域３１の１つと、ｎ＋形カソード領域３１の別の１つと、の間に位置する。
【0021】
例えば図１に表したように、複数のｐ＋形カソード領域３２のそれぞれの直上に、複数のｐ＋形アノード領域３５の少なくとも一部が位置する。例えば、１つのｐ＋形カソード領域３２の直上には、少なくとも１つのｐ＋形アノード領域３５が位置する。１つのｐ＋形カソード領域３２の直上に、２以上のｐ＋形アノード領域３５が配置されても良い。
【0022】
なお、「直上」とは、第１方向Ｄ１に平行に延びる直線上である。例えば、図１に表したように、ｐ＋形カソード領域３２の１つとｐ＋形アノード領域３５の１つとが、第１方向Ｄ１に平行な直線Ｌ１上に位置する。言い換えれば、各ｐ＋形カソード領域３２の少なくとも一部は、第１方向Ｄ１において、１以上のｐ＋形アノード領域３５の少なくとも一部と重なる。
【0023】
この例では、複数のｐ＋形カソード領域３２のそれぞれの、第２方向Ｄ２における中心３２ｃの直上に、複数のｐ＋形アノード領域３５の少なくとも一部及び複数のｐ＋＋形アノード領域３６の少なくとも一部が位置する。言い換えれば、各ｐ＋形カソード領域３２の中心３２ｃの少なくとも一部は、第１方向Ｄ１において、少なくとも１以上のｐ＋形アノード領域３５、及び、少なくとも１以上のｐ＋＋形アノード領域３６と重なる。
【0024】
なお「複数のｐ＋形カソード領域３２のそれぞれの直上に、複数のｐ＋形アノード領域３５（またはｐ＋＋形アノード領域３６）の少なくとも一部が位置する」とは、厳密に全てのｐ＋形カソード領域３２の直上にｐ＋形アノード領域３５（またはｐ＋＋形アノード領域３６）が位置しなくても良い。例えば第１方向Ｄ１に平行な断面を観察したときに、３個中１個以上のｐ＋形カソード領域３２の直上に、ｐ＋形アノード領域３５（またはｐ＋＋形アノード領域３６）が位置すれば良いものとする。
同様に「複数のｐ＋形カソード領域３２のそれぞれの中心の直上に、複数のｐ＋形アノード領域３５（またはｐ＋＋形アノード領域３６）の少なくとも一部が位置する」とは、厳密に全てのｐ＋形カソード領域３２の中心の直上に、ｐ＋形アノード領域３５（またはｐ＋＋形アノード領域３６）が位置しなくても良い。例えば第１方向Ｄ１に平行な断面を観察したときに、３個中１個以上のｐ＋形カソード領域３２の中心の直上に、ｐ＋形アノード領域３５（またはｐ＋＋形アノード領域３６）が位置すれば良いものとする。
同様に「複数のｐ＋形カソード領域３２のそれぞれの中心の直上に、複数のｐ＋形アノード領域３５（またはｐ＋＋形アノード領域３６）の少なくとも一部が位置する」とは、厳密に全てのｐ＋形カソード領域３２の中心の直上に、ｐ＋形アノード領域３５（またはｐ＋＋形アノード領域３６）が位置しなくても良い。例えば第１方向Ｄ１に平行な断面を観察したときに、３個中１個以上のｐ＋形カソード領域３２の中心の直上に、ｐ＋形アノード領域３５（またはｐ＋＋形アノード領域３６）が位置すれば良いものとする。
【0025】
複数のｐ＋形カソード領域３２の第２方向Ｄ２におけるピッチをピッチｐ３２とする。なお、「ピッチ」とは、位置の繰り返しの単位の長さである。ピッチｐ３２は、「複数のｐ＋形カソード領域３２の１つ」の第２方向Ｄ２における位置と、その「複数のｐ＋形カソード領域３２の１つ」の第２方向Ｄ２における隣の「複数のｐ＋形カソード領域３２の別の１つ」の第２方向Ｄ２における位置と、の間の第２方向Ｄ２に沿う長さに対応する。
【0026】
また、複数のｐ＋形アノード領域３５の第２方向Ｄ２におけるピッチをピッチｐ３５とする。ピッチｐ３５は、「複数のｐ＋形アノード領域３５の１つ」の第２方向Ｄ２における位置と、その「複数のｐ＋形アノード領域３５の１つ」の第２方向Ｄ２における隣の「複数のｐ＋形アノード領域３５の別の１つ」の第２方向Ｄ２における位置と、の間の第２方向Ｄ２に沿う長さに対応する。
【0027】
例えば、ピッチｐ３２は、ピッチｐ３５の自然数倍である。図１に示す例では、ピッチｐ３２は、ピッチｐ３５の２倍である。なお、「自然数倍」という範囲は、「実質的」に自然数倍であることを含むものとする。「実質的」とは、例えば製造誤差程度の範囲を含む。
【0028】
半導体装置１００の各構成要素の材料の一例を説明する。
複数のｎ＋形カソード領域３１、複数のｐ＋形カソード領域３２、ｎ形バッファ領域４０、ｎ－形ドリフト領域３３、複数のｐ形アノード領域３４、複数のｐ＋形アノード領域３５、及び、複数のｐ＋＋形アノード領域３６は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。半導体材料としてシリコンが用いられる場合、ｎ形不純物として、ヒ素、リン、またはアンチモンを用いることができる。ｐ形不純物として、ボロンを用いることができる。
複数のｎ＋形カソード領域３１、複数のｐ＋形カソード領域３２、ｎ形バッファ領域４０、ｎ－形ドリフト領域３３、複数のｐ形アノード領域３４、複数のｐ＋形アノード領域３５、及び、複数のｐ＋＋形アノード領域３６は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。半導体材料としてシリコンが用いられる場合、ｎ形不純物として、ヒ素、リン、またはアンチモンを用いることができる。ｐ形不純物として、ボロンを用いることができる。
【0029】
第１電極１１及び第２電極１２は、アルミニウムなどの金属を含む。例えば、第２電極１２が比較的仕事関数の大きい材料を含むとき、複数のｐ＋形アノード領域３５と第２電極１２との間にオーミック接触を形成するために、複数のｐ＋＋形アノード領域３６が設けられる。例えば、第２電極１２は、アルミニウム及びシリコンを含む。又は、第２電極１２は、チタン又はタングステンを含む。これらの場合、複数のｐ＋＋形アノード領域３６が設けられることが望ましい。
【0030】
半導体装置１００の動作を説明する。
第１電極１１に対して第２電極１２に正の電圧が印加されると、ｎ－形ドリフト領域３３と複数のｐ＋形アノード領域３５（キャリア注入領域）との間のｐｎ接合面に順方向電圧が加わる。複数のｐ＋形アノード領域３５からｎ－形ドリフト領域３３へ正孔が注入され、複数のｎ＋形カソード領域３１からｎ－形ドリフト領域３３へ電子が注入される。第２電極１２から第１電極１１へ電流が流れ、半導体装置１００がオン状態となる。オン状態では、ｎ－形ドリフト領域３３に正孔及び電子が蓄積され、ｎ－形ドリフト領域３３の電気抵抗が大きく低下する。なお、第２電極１２とのショットキーコンタクトにより、複数のｐ形アノード領域３４からはキャリアは注入されない。
第１電極１１に対して第２電極１２に正の電圧が印加されると、ｎ－形ドリフト領域３３と複数のｐ＋形アノード領域３５（キャリア注入領域）との間のｐｎ接合面に順方向電圧が加わる。複数のｐ＋形アノード領域３５からｎ－形ドリフト領域３３へ正孔が注入され、複数のｎ＋形カソード領域３１からｎ－形ドリフト領域３３へ電子が注入される。第２電極１２から第１電極１１へ電流が流れ、半導体装置１００がオン状態となる。オン状態では、ｎ－形ドリフト領域３３に正孔及び電子が蓄積され、ｎ－形ドリフト領域３３の電気抵抗が大きく低下する。なお、第２電極１２とのショットキーコンタクトにより、複数のｐ形アノード領域３４からはキャリアは注入されない。
【0031】
その後、第２電極１２に対して第１電極１１に正の電圧が印加されると、第２電極１２から第１電極１１へ流れていた電流が遮断され、半導体装置１００がオフ状態となる。ｎ－形ドリフト領域３３へ蓄積された正孔は、複数のｐ＋形アノード領域３５を通して第２電極１２へ排出される。蓄積された電子は、複数のｎ＋形カソード領域３１を通して第１電極１１へ排出される。ｎ－形ドリフト領域３３と複数のｐ＋形アノード領域３５とのｐｎ接合面から、電圧に応じてｎ－形ドリフト領域３３に空乏層が広がる。ｎ－形ドリフト領域３３に広がる空乏層により、耐圧が保持される。
【0032】
ｎ形バッファ領域４０におけるｎ形不純物濃度は、ｎ－形ドリフト領域３３におけるｎ形不純物濃度よりも高い。このため、空乏層が、第１方向Ｄ１においてｎ－形ドリフト領域３３の全体に亘って広がり、ｎ形バッファ領域４０に達すると、空乏層の広がりが抑えられる。これにより、空乏層が、ｎ＋形カソード領域３１に達することを防止できる。
【0033】
また、複数のｐ＋形アノード領域３５の下端が、複数のｐ形アノード領域３４よりも下方に突出していることで、半導体装置１００をオン状態からオフ状態に切り替えて電流を遮断したときに、複数のｐ形アノード領域３４の表面へのパンチスルーが生じ難くなり、半導体装置１００の遮断耐量が向上する。
【0034】
複数のｐ＋形カソード領域３２が設けられていると、半導体装置１００がターンオフしたときに、第１電極１１からｎ－形ドリフト領域３３へ、複数のｐ＋形カソード領域３２を通して正孔が注入される。これにより、例えば、ターンオフ時に、第１電極１１と第２電極１２との電位差の急峻な増大が抑制される。例えば、第１電極１１の電位の振動を抑制し、電位の振動によって生じるノイズを低減できる。
【0035】
第１実施形態の効果を説明する。
既に述べたとおり、実施形態においては、複数のｐ＋形カソード領域３２のそれぞれの直上に、複数のｐ＋形アノード領域３５の少なくとも一部が位置する。これにより、半導体装置１００をターンオフしたときに、第１電極１１と第２電極１２との間の電位差の振動が抑制される。例えば、ターンオフ時の第１電極１１の電位の振動、および、第１電極１１と第２電極との間を流れる電流の振動を抑制することができる。したがって、電流の遮断時（ターンオフ時）の電気的特性が向上できる。
既に述べたとおり、実施形態においては、複数のｐ＋形カソード領域３２のそれぞれの直上に、複数のｐ＋形アノード領域３５の少なくとも一部が位置する。これにより、半導体装置１００をターンオフしたときに、第１電極１１と第２電極１２との間の電位差の振動が抑制される。例えば、ターンオフ時の第１電極１１の電位の振動、および、第１電極１１と第２電極との間を流れる電流の振動を抑制することができる。したがって、電流の遮断時（ターンオフ時）の電気的特性が向上できる。
【0036】
例えば、半導体装置１００がオン状態のとき、キャリア注入箇所である複数のｐ＋形アノード領域３５の下には多くのキャリアが存在する。そのため、ターンオフ時にも、複数のｐ＋形アノード領域３５の下にも多くのキャリアが残存している。つまり、ｎ形ドリフト領域３３及びｎ形バッファ領域４０に多くのホールが存在する。この場合、ｐ＋形カソード領域３２からｎ形ドリフト領域３３及びｎ形バッファ領域４０への障壁が低くなる。そのため、複数のｐ＋形カソード領域３２の直上に、複数のｐ＋形アノード領域３５が位置することで、例えば、複数のｐ＋形カソード領域３２から複数のｐ＋形アノード領域３５へのＰＮＰ輸送効率が向上し、リカバリー時に、複数のｐ＋形カソード領域３２から正孔が注入されやすくなると考えられる。これにより、ターンオフ時の電位や電流の振動が抑制できると考えられる。
【0037】
図３（ａ）及び図３（ｂ）は、半導体装置を表す断面図である。
図３（ａ）は、第１の実施形態に係る半導体装置１０１を表す。図３（ｂ）は、比較例に係る半導体装置１９０を表す。
図４及び図５は、半導体装置１０１及び半導体装置１９０のシミュレーション結果を表すグラフ図である。
図３（ａ）は、第１の実施形態に係る半導体装置１０１を表す。図３（ｂ）は、比較例に係る半導体装置１９０を表す。
図４及び図５は、半導体装置１０１及び半導体装置１９０のシミュレーション結果を表すグラフ図である。
【0038】
図３（ａ）に表したように、半導体装置１０１においては、ピッチｐ３２（図１参照）は、ピッチｐ３５（図１参照）の１倍である。これ以外については、半導体装置１０１には、半導体装置１００と同様の説明を適用することができる。
図３（ｂ）に表したように、半導体装置１９０は、ｐ＋形カソード領域とｐ＋形アノード領域との位置関係において、半導体装置１０１と異なる。これ以外については、半導体装置１９０には、半導体装置１０１と同様の説明を適用できる。すなわち、半導体装置１９０においても、第１電極１１ｒ、ｎ＋形カソード領域３１ｒ、ｐ＋形カソード領域３２ｒ、ｎ形バッファ領域４０ｒ、ｎ－形ドリフト領域３３ｒ、ｐ形アノード領域３４ｒ、ｐ＋形アノード領域３５ｒ、ｐ＋＋形アノード領域３６ｒ及び第２電極１２ｒが設けられている。半導体装置１９０においては、ｐ＋形カソード領域３２ｒの直上には、ｐ＋形アノード領域３５ｒが位置しない。ｎ＋形カソード領域３１ｒの直上に、ｐ＋形アノード領域３５ｒが位置する。
図３（ｂ）に表したように、半導体装置１９０は、ｐ＋形カソード領域とｐ＋形アノード領域との位置関係において、半導体装置１０１と異なる。これ以外については、半導体装置１９０には、半導体装置１０１と同様の説明を適用できる。すなわち、半導体装置１９０においても、第１電極１１ｒ、ｎ＋形カソード領域３１ｒ、ｐ＋形カソード領域３２ｒ、ｎ形バッファ領域４０ｒ、ｎ－形ドリフト領域３３ｒ、ｐ形アノード領域３４ｒ、ｐ＋形アノード領域３５ｒ、ｐ＋＋形アノード領域３６ｒ及び第２電極１２ｒが設けられている。半導体装置１９０においては、ｐ＋形カソード領域３２ｒの直上には、ｐ＋形アノード領域３５ｒが位置しない。ｎ＋形カソード領域３１ｒの直上に、ｐ＋形アノード領域３５ｒが位置する。
【0039】
図４は、半導体装置における正孔電流密度Ｊ（Ａ／ｃｍ２）と、深さ方向の位置Ｙ（μｍ）と、の関係を表す。横軸の左側がアノード側に対応し、横軸の右側がカソード側に対応する。正孔電流密度Ｊ１０１は、半導体装置１０１の断面Ｃ１－Ｃ２（図３（ａ）参照）に沿った正孔電流密度である。正孔電流密度Ｊ１９０は、半導体装置１９０の断面Ｄ１－Ｄ２（図３（ｂ）参照）に沿った正孔電流密度である。半導体装置１０１の正孔電流密度は、半導体装置１９０の正孔電流密度よりも高い。
【0040】
図５（ａ）及び図５（ｂ）は、半導体装置の第１、２電極間における、ターンオフ時の電流ＩＦ（Ａ）及び電圧ＶＲ（Ｖ）の時間変化を表す。電圧Ｖ１０１及び電流Ｉ１０１は、半導体装置１０１の特性を示す。電圧Ｖ１９０及び電流Ｉ１９０は、半導体装置１９０の特性を示す。図５（ｂ）は、図５（ａ）の一部の拡大図である。図５（ａ）に示すように、半導体装置１０１の電圧Ｖ１０１の振動は、半導体装置１９０の電圧Ｖ１９０の振動よりも小さい。また、図５（ｂ）に示すように、半導体装置１０１の電流Ｉ１０１の振動は、半導体装置１９０の電流Ｉ１９０の振動よりも小さい。
【0041】
以上説明したように、半導体装置１０１においては、半導体装置１９０に比べて、正孔電流密度が高く、ターンオフ時の電流や電位の振動を抑制することができる。
【0042】
また、複数のｐ＋形カソード領域３２のそれぞれの第２方向Ｄ２の中心３２ｃ（図１参照）の直上に、ｐ＋形アノード領域３５（及びｐ＋＋形アノード領域３６）が位置する場合には、ターンオフ時に正孔がより注入されやすくなり、電位や電流の振動をより抑制できると考えられる。
【0043】
また、複数のｐ＋形アノード領域３５は、第２方向Ｄ２において周期的に並び、複数のｐ＋形カソード領域３２は、第２方向Ｄ２において周期的に並ぶ。このような周期的パターンにより、例えば、キャリア密度がコントロールしやすい。例えば、キャリア密度の均一性を制御して、電気的特性をより安定させることができる。
【0044】
さらに、複数のｐ＋形アノード領域３５の第２方向Ｄ２におけるピッチｐ３５は、複数のｐ＋形カソード領域３２の第２方向Ｄ２におけるピッチｐ３２の自然数倍である。このようにカソード側の周期パターンとアノード側の周期パターンとを揃えることで、各ｐ＋形カソード領域３２の直上に、より確実に複数のｐ＋形アノード領域３５が位置する。
【0045】
図６（ａ）～図６（ｄ）は、第１実施形態に係る半導体装置のシミュレーションを表す断面図である。
図６（ａ）に表した半導体装置１０２においては、ピッチｐ３２はピッチｐ３５（図１参照）の１倍である。ピッチｐ３２は３４μｍであり、ｐ＋形カソード幅Ｗ３２（複数のｐ＋形カソード領域３２の１つの第２方向Ｄ２における長さ）は、１０μｍである。
図６（ｂ）に表した半導体装置１０３においては、ピッチｐ３２はピッチｐ３５（図１参照）の２倍である。ピッチｐ３２は６８μｍであり、ｐ＋形カソード幅Ｗ３２は、２０μｍである。
図６（ｃ）に表した半導体装置１０４においては、ピッチｐ３２はピッチｐ３５（図１参照）の３倍である。ピッチｐ３２は１０２μｍであり、ｐ＋形カソード幅Ｗ３２は、３０μｍである。
図６（ｄ）に表した半導体装置１０５においては、ピッチｐ３２はピッチｐ３５（図１参照）の６倍である。ピッチｐ３２は２０４μｍであり、ｐ＋形カソード幅Ｗ３２は、６０μｍである。
これ以外については、半導体装置１０２～１０５には、半導体装置１００と同様の説明を適用できる。
図６（ａ）に表した半導体装置１０２においては、ピッチｐ３２はピッチｐ３５（図１参照）の１倍である。ピッチｐ３２は３４μｍであり、ｐ＋形カソード幅Ｗ３２（複数のｐ＋形カソード領域３２の１つの第２方向Ｄ２における長さ）は、１０μｍである。
図６（ｂ）に表した半導体装置１０３においては、ピッチｐ３２はピッチｐ３５（図１参照）の２倍である。ピッチｐ３２は６８μｍであり、ｐ＋形カソード幅Ｗ３２は、２０μｍである。
図６（ｃ）に表した半導体装置１０４においては、ピッチｐ３２はピッチｐ３５（図１参照）の３倍である。ピッチｐ３２は１０２μｍであり、ｐ＋形カソード幅Ｗ３２は、３０μｍである。
図６（ｄ）に表した半導体装置１０５においては、ピッチｐ３２はピッチｐ３５（図１参照）の６倍である。ピッチｐ３２は２０４μｍであり、ｐ＋形カソード幅Ｗ３２は、６０μｍである。
これ以外については、半導体装置１０２～１０５には、半導体装置１００と同様の説明を適用できる。
【0046】
図７は、第１実施形態に係る半導体装置のシミュレーション結果を表すグラフ図である。
図７は、図６（ａ）～図６（ｄ）に関して説明した半導体装置１０２～１０５におけるオン電圧ＶＦ（Ｖ）を示す。すなわち、電圧Ｖ１０２～Ｖ１０５は、それぞれ、導体装置１０２～１０５のオン電圧ＶＦを表す。
図７は、図６（ａ）～図６（ｄ）に関して説明した半導体装置１０２～１０５におけるオン電圧ＶＦ（Ｖ）を示す。すなわち、電圧Ｖ１０２～Ｖ１０５は、それぞれ、導体装置１０２～１０５のオン電圧ＶＦを表す。
【0047】
図７に示すように、ピッチｐ３２がピッチｐ３５の３倍である半導体装置１０４において、オン電圧ＶＦが極小となる。
【0048】
半導体装置１０４に比べて、ピッチｐ３２及びｐ＋形カソード幅Ｗ３２が広い半導体装置１０５においては、オン電圧ＶＦが増大する。これは、半導体装置１０５では、複数のｐ＋形カソード領域３２の上の領域において、キャリア密度が低くなるためと考えられる。
【0049】
一方、半導体装置１０４に比べて、ピッチｐ３２及びｐ＋形カソード幅Ｗ３２が狭い半導体装置１０２、１０３においても、オン電圧ＶＦが増大する。これは、半導体装置１０２、１０３では、カソード側からのキャリア注入量が減少するためと考えられる。
【0050】
オン電圧ＶＦの観点から、ピッチｐ３２は、ピッチｐ３５の１倍以上６倍以下が好ましく、２倍以上がより好ましい。また、ｐ＋形カソード幅Ｗ３２は、１０μｍ以上１２０μｍ以下が好ましく、２０μｍ以上６０μｍ以下がより好ましい。また、例えば、図６（ａ）～図６（ｄ）に示すように、ｐ＋形カソード幅Ｗ３２は、ｎ＋形カソード幅Ｗ３１（複数のｎ＋形カソード領域３１の１つの第２方向Ｄ２における長さ）よりも狭い。ｎ＋形カソード幅Ｗ３１は、２４μｍ以上１４４μｍ以下が好ましい。これにより、オン電圧ＶＦの増大を抑制することができる。
【0051】
例えば、電位や電流の振動を抑制するためにカソードの一部にｐ＋形半導体領域を設けると、カソードのｎ＋形半導体領域が減るため、導通時の特性の悪化（例えばオン電圧ＶＦの増大）が生じる場合がある。これに対して、実施形態においては、複数のｐ＋形カソード領域３２のそれぞれの直上に、ｐ＋形アノード領域３５が位置することで、電位や電流の振動をより抑制しやすい。そのため、複数のｐ＋形カソード領域３２を小さく抑えることができる。これにより、カソードの一部にｐ＋形半導体領域を設けることによる特性の悪化、すなわちカソードのｎ＋形半導体領域が減ることによる特性の悪化を抑制することができる。
【0052】
（変形例）
図８（ａ）及び図８（ｂ）は、第１実施形態の変形例に係る半導体装置を表す平面図である。
図８（ａ）、図８（ｂ）は、それぞれ、図２（ａ）、図２（ｂ）と同様に、半導体装置１０６の表面側、裏面側を表す。
変形例に係る半導体装置１０６は、アノード側の半導体領域の平面パターン及びカソード側の半導体領域の平面パターンにおいて、半導体装置１０１と異なる。これ以外については、半導体装置１０６には、半導体装置１０１と同様の説明を適用できる。
図８（ａ）及び図８（ｂ）は、第１実施形態の変形例に係る半導体装置を表す平面図である。
図８（ａ）、図８（ｂ）は、それぞれ、図２（ａ）、図２（ｂ）と同様に、半導体装置１０６の表面側、裏面側を表す。
変形例に係る半導体装置１０６は、アノード側の半導体領域の平面パターン及びカソード側の半導体領域の平面パターンにおいて、半導体装置１０１と異なる。これ以外については、半導体装置１０６には、半導体装置１０１と同様の説明を適用できる。
【0053】
図８（ａ）に表したように、半導体装置１０６においても、複数のｐ形アノード領域３４及び複数のｐ＋形アノード領域３５が設けられている。この例では、複数のｐ＋形アノード領域３５の１つと、複数のｐ＋形アノード領域３５の別の１つとが、平面視において連続しており、略矩形の環状を形成している。言い換えれば、複数のｐ＋形アノード領域３５は、平面視において環状のｐ＋形半導体領域の一部（第３方向Ｄ３に延びる部分）である。
【0054】
同様に、この例では、複数のｐ形アノード領域３４の１つと、複数のｐ形アノード領域３４の別の１つとが、平面視において連続しており、略矩形の環状を形成している。言い換えれば、複数のｐ形アノード領域３４は、平面視において環状のｐ形半導体領域の一部（第３方向に延びる部分）である。
【0055】
複数のｐ形アノード領域３４を含む環状のｐ形半導体領域と、複数のｐ＋形アノード領域３５を含む環状のｐ＋形半導体領域とが、同心状に交互に並んでいる。
【0056】
図８（ｂ）に表したように、半導体装置１０６においても、複数のｎ＋形カソード領域３１及び複数のｐ＋形カソード領域３２が設けられている。この例では、複数のｐ＋形カソード領域３２の１つと、複数のｐ＋形カソード領域３２の別の１つとが、平面視において連続しており、略矩形の環状を形成している。言い換えれば、複数のｐ＋形カソード領域３２は、平面視において環状のｐ＋形半導体領域の一部（第３方向Ｄ３に延びる部分）である。
【0057】
同様に、この例では、複数のｎ＋形カソード領域３１の１つと、複数のｎ＋形カソード領域３１の別の１つとが、平面視において連続しており、略矩形の環状を形成している。言い換えれば、複数のｎ＋形カソード領域３１は、平面視において環状のｎ＋形半導体領域の一部（第３方向に延びる部分）である。
【0058】
複数のｐ＋形カソード領域３２を含むｐ＋形半導体領域と、複数のｎ＋形カソード領域３１を含むｎ＋形半導体領域とが、同心状に交互に並んでいる。
【0059】
半導体装置１０６においても、複数のｐ＋形カソード領域３２のそれぞれの直上に、ｐ＋形アノード領域３５が位置する。これにより、ターンオフ時の第１電極１１の振動、および、第１電極１１と第２電極との間を流れる電流の振動を抑制することができる。したがって、電流の遮断時の電気的特性が向上できる。
【0060】
（第２実施形態）
図９は、第２実施形態に係る半導体装置を表す断面図である。
第２実施形態に係る半導体装置２００は、ＲＣ－ＩＧＢＴである。半導体装置２００は、図９に表したように、複数のｎ＋形カソード領域３１（第１半導体領域）、複数のｐ＋形カソード領域３２（第２半導体領域）、ｎ形バッファ領域４０、ｎ－形ドリフト領域３３（第３半導体領域）、複数のｐ形アノード領域３４（第４半導体領域）、複数のｐ＋形アノード領域３５（第５半導体領域）、第１電極１１、第２電極１２、絶縁層１５、ｐ＋形コレクタ領域３７（第７半導体領域）、ｐ形ベース領域３８（第８半導体領域）、ｎ＋形エミッタ領域３９（第９半導体領域）、及びゲート電極２４を含む。
図９は、第２実施形態に係る半導体装置を表す断面図である。
第２実施形態に係る半導体装置２００は、ＲＣ－ＩＧＢＴである。半導体装置２００は、図９に表したように、複数のｎ＋形カソード領域３１（第１半導体領域）、複数のｐ＋形カソード領域３２（第２半導体領域）、ｎ形バッファ領域４０、ｎ－形ドリフト領域３３（第３半導体領域）、複数のｐ形アノード領域３４（第４半導体領域）、複数のｐ＋形アノード領域３５（第５半導体領域）、第１電極１１、第２電極１２、絶縁層１５、ｐ＋形コレクタ領域３７（第７半導体領域）、ｐ形ベース領域３８（第８半導体領域）、ｎ＋形エミッタ領域３９（第９半導体領域）、及びゲート電極２４を含む。
【0061】
複数のｎ＋形カソード領域３１、複数のｐ＋形カソード領域３２、及びｐ＋形コレクタ領域３７は、第１電極１１の上に設けられ、第１電極１１と電気的に接続されている。ｐ＋形コレクタ領域３７は、第１方向Ｄ１に垂直な一方向において、複数のｎ＋形カソード領域３１と並んでいる。図示した例では、ｐ＋形コレクタ領域３７は、第２方向Ｄ２において、複数のｎ＋形カソード領域３１と並んでいる。
【0062】
ｎ形バッファ領域４０の一部は、第１方向Ｄ１に垂直な第１面に沿って複数のｎ＋形カソード領域３１、複数のｐ＋形カソード領域３２及びｐ＋形コレクタ領域３７の周りに設けられている。ｎ形バッファ領域４０の別の一部は、複数のｎ＋形カソード領域３１、複数のｐ＋形カソード領域３２及びｐ＋形コレクタ領域３７の上に設けられている。
【0063】
複数のｐ形アノード領域３４は、ｎ－形ドリフト領域３３の上に設けられ、複数のｎ＋形カソード領域３１及び複数のｐ＋形カソード領域３２の上に位置している。ｐ形ベース領域３８は、ｎ－形ドリフト領域３３の上に設けられ、ｐ＋形コレクタ領域３７の上に位置している。ｐ形ベース領域３８は、第１方向Ｄ１に垂直な一方向において、複数のｐ形アノード領域３４と並んでいる。図示した例では、ｐ形ベース領域３８は、第２方向Ｄ２において、複数のｐ形アノード領域３４と並んでいる。ｐ形ベース領域３８は、複数のｐ形アノード領域３４から離れていても良いし、複数のｐ形アノード領域３４と連続していても良い。
【0064】
ｎ＋形エミッタ領域３９は、ｐ形ベース領域３８の上に設けられている。第２電極１２は、複数のｐ形アノード領域３４、複数のｐ＋形アノード領域３５、ｐ形ベース領域３８、及びｎ＋形エミッタ領域３９と電気的に接続されている。ゲート電極２４は、ゲート絶縁層２４ａを介して、ｐ形ベース領域３８と対向している。図示した例では、ゲート電極２４は、第１方向Ｄ１に垂直な一方向において、ｐ形ベース領域３８と対向している。ゲート電極２４は、ｐ形ベース領域３８の上に設けられ、第１方向Ｄ１においてゲート絶縁層２４ａを介してｐ形ベース領域３８と対向していても良い。ゲート電極２４は、第２電極１２とは電気的に分離されている。
【0065】
半導体装置２００は、ダイオード領域Ｒ１及びＩＧＢＴ領域Ｒ２を含む。複数のｎ＋形カソード領域３１、複数のｐ＋形カソード領域３２、複数のｐ形アノード領域３４及び複数のｐ＋形アノード領域３５は、ダイオード領域Ｒ１に設けられている。ｐ＋形コレクタ領域３７、ｐ形ベース領域３８、ｎ＋形エミッタ領域３９、及びゲート電極２４は、ＩＧＢＴ領域Ｒ２に設けられている。半導体装置２００では、１つのダイオード領域Ｒ１及び１つのＩＧＢＴ領域Ｒ２が設けられている。
【0066】
半導体装置２００においても、複数のｐ＋形カソード領域３２のそれぞれの直上に、ｐ＋形アノード領域３５が位置する。これにより、ターンオフ時の第１電極１１の振動、および、第１電極１１と第２電極との間を流れる電流の振動を抑制することができる。したがって、電流の遮断時の電気的特性が向上できる。
【0067】
以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。また、各半導体領域における不純物濃度については、例えば、ＳＩＭＳ（二次イオン質量分析法）により測定することが可能である。
【0068】
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【0069】
１１ 第１電極、 １２ 第２電極、 １５ 絶縁層、 ２４ ゲート電極、 ２４ａ ゲート絶縁層、 ３１ ｎ＋形カソード領域、 ３２ ｐ＋形カソード領域、 ３２ｃ 中心、 ３３ ｎ－形ドリフト領域、 ３４ ｐ形アノード領域、 ３５ 形アノード領域、 ３６ ｐ＋＋形アノード領域、 ３７ ｐ＋形コレクタ領域、 ３８ ｐ形ベース領域、 ３９ ｎ＋形エミッタ領域、 ４０ ｎ形バッファ領域、 １００～１０６、１９０、２００ 半導体装置、 Ｉ１０１、Ｉ１９０、ＩＦ 電流、 Ｊ、Ｊ１０１、Ｊ１９０ 正孔電流密度、 Ｌ１ 直線、 Ｒ１ ダイオード領域、 Ｒ２ ＩＧＢＴ領域、 Ｖ１０１～Ｖ１０５、Ｖ１９０、ＶＲ 電圧、 ＶＦ オン電圧、 Ｗ３１ ｎ＋形カソード幅、 Ｗ３２ ｐ＋形カソード幅、 Ｙ 位置、 ｐ３２、ｐ３５ ピッチ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】