特許 7411811 等化回路、データ収集方法及びメモリ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-12-27

(45)【発行日】2024-01-11

(54)【発明の名称】等化回路、データ収集方法及びメモリ

(51)【国際特許分類】

   H04B 3/06 20060101AFI20231228BHJP

   H04L 25/03 20060101ALI20231228BHJP

【ＦＩ】

H04B3/06 Z

H04L25/03 C

【請求項の数】 15

(21)【出願番号】P 2022539727

(86)(22)【出願日】2021-05-31

(65)【公表番号】

(43)【公表日】2023-03-03

(86)【国際出願番号】 CN2021097401

(87)【国際公開番号】W WO2022062468

(87)【国際公開日】2022-03-31

【審査請求日】2022-06-28

(31)【優先権主張番号】202011018885.X

(32)【優先日】2020-09-24

(33)【優先権主張国・地域又は機関】CN

(73)【特許権者】

【識別番号】522246670

【氏名又は名称】チャンシン メモリー テクノロジーズ インコーポレイテッド

【氏名又は名称原語表記】ＣＨＡＮＧＸＩＮ ＭＥＭＯＲＹ ＴＥＣＨＮＯＬＯＧＩＥＳ，ＩＮＣ．

(74)【代理人】

【識別番号】100205659

【弁理士】

【氏名又は名称】齋藤 拓也

(74)【代理人】

【識別番号】100185269

【弁理士】

【氏名又は名称】小菅 一弘

(72)【発明者】

【氏名】チャン ジーチアン

【審査官】後澤 瑞征

(56)【参考文献】

【文献】特開２００９－１１０６４３（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０４Ｂ ３／０６

Ｈ０４Ｌ ２５／０３

(57)【特許請求の範囲】

【請求項1】

等化回路であって、
第１入力バッファ回路、第２入力バッファ回路及び選択サンプリング回路を含み、前記第１入力バッファ回路と前記第２入力バッファ回路がそれぞれ前記選択サンプリング回路に接続され、前記第１入力バッファ回路と前記第２入力バッファ回路に採用される基準電圧が異なり、
前記選択サンプリング回路は、前記等化回路が前回に出力したデータに基づいて、前記第１入力バッファ回路から出力されたデータ信号又は前記第２入力バッファ回路から出力されたデータ信号を選択してデータサンプリングを行って、収集されたデータを前記等化回路が現在出力するデータとし、
デュアル基準電圧発生器を更に含み、
前記第１入力バッファ回路の基準電圧入力端に接続される第１基準電圧出力端と、前記第２入力バッファ回路の基準電圧入力端に接続される第２基準電圧出力端とを備え、
前記第１入力バッファ回路は第１コンパレータ回路と第１遅延回路を含み、前記第１コンパレータ回路と前記第１遅延回路とが直列に接続され、前記第１コンパレータ回路の基準電圧入力端が前記第１基準電圧出力端に接続されており、
前記第２入力バッファ回路は第２コンパレータ回路と第２遅延回路を含み、前記第２コンパレータ回路と前記第２遅延回路とが直列に接続され、前記第２コンパレータ回路の基準電圧入力端が前記第２基準電圧出力端に接続されており、
前記第１コンパレータ回路の信号入力端と前記第２コンパレータ回路の信号入力端が同じ入力データ信号に接続されることを特徴とする、等化回路。

【請求項2】

前記選択サンプリング回路は選択回路とサンプリング回路を含み、前記選択回路と前記サンプリング回路が接続されており、
前記選択回路は、前記サンプリング回路から送信されたデータに基づいて、前記第１入力バッファ回路から出力されたデータ信号又は前記第２入力バッファ回路から出力されたデータ信号を選択して前記サンプリング回路に入力するように構成され、
前記サンプリング回路は、前記選択回路から入力されたデータ信号に対してデータサンプリングを行うように構成されることを特徴とする
請求項１に記載の等化回路。

【請求項3】

前記選択回路は第１選択回路と第２選択回路を含み、前記サンプリング回路は第１サンプリング回路と第２サンプリング回路を含み、
前記第１選択回路の２つの入力端はそれぞれ前記第１入力バッファ回路の出力端と前記第２入力バッファ回路の出力端に接続され、前記第２選択回路の２つの入力端はそれぞれ前記第１入力バッファ回路の出力端と前記第２入力バッファ回路の出力端に接続されており、
前記第１選択回路の出力端は前記第１サンプリング回路の入力端に接続され、前記第１選択回路の制御端は前記第２サンプリング回路の出力端に接続され、前記第２選択回路の出力端は前記第２サンプリング回路の入力端に接続され、前記第２選択回路の制御端は前記第１サンプリング回路の出力端に接続されていることを特徴とする
請求項２に記載の等化回路。

【請求項4】

前記第１サンプリング回路は、現在収集したデータを前記第２選択回路の制御端に送信し、前記第２選択回路は、前記第１サンプリング回路から送信されたデータに基づいて、前記第１入力バッファ回路又は前記第２入力バッファ回路内のデータを選択して前記第２サンプリング回路に入力し、
前記第２サンプリング回路は、現在収集したデータを前記第１選択回路の制御端に送信し、前記第１選択回路は、前記第２サンプリング回路から送信されたデータに基づいて、前記第１入力バッファ回路又は前記第２入力バッファ回路内のデータを選択して前記第１サンプリング回路に入力することを特徴とする
請求項３に記載の等化回路。

【請求項5】

前記第１サンプリング回路から前記第２選択回路の制御端に送信されたデータが１である場合、前記第２選択回路は前記第１入力バッファ回路の出力データを選択して前記第２サンプリング回路に入力し、前記第１サンプリング回路から前記第２選択回路の制御端に送信されたデータが０である場合、前記第２選択回路は前記第２入力バッファ回路の出力データを選択して前記第２サンプリング回路に入力し、
前記第２サンプリング回路から前記第１選択回路の制御端に送信されたデータが１である場合、前記第１選択回路は前記第１入力バッファ回路の出力データを選択して前記第１サンプリング回路に入力し、前記第２サンプリング回路から前記第１選択回路の制御端に送信されたデータが０である場合、前記第１選択回路は前記第２入力バッファ回路の出力データを選択して前記第１サンプリング回路に入力することを特徴とする
請求項４に記載の等化回路。

【請求項6】

サンプリングクロック入力回路を更に含み、
前記サンプリングクロック入力回路の出力端は、それぞれ前記第１サンプリング回路と前記第２サンプリング回路のサンプリングクロックの入力端に接続されており、
前記サンプリングクロック入力回路は、前記第１サンプリング回路と前記第２サンプリング回路にサンプリングクロック信号を提供するように構成されることを特徴とする
請求項５に記載の等化回路。

【請求項7】

前記第１サンプリング回路は、前記等化回路の受信したサンプリングクロック信号の立ち上がりエッジによって、前記第１選択回路から入力されたデータに対してデータサンプリングを行い、
前記第２サンプリング回路は、前記等化回路の受信したサンプリングクロック信号の立ち下がりエッジによって、前記第２選択回路から入力されたデータに対してデータサンプリングを行うことを特徴とする
請求項６に記載の等化回路。

【請求項8】

前記等化回路が現在出力するデータが、前記第１サンプリング回路が前記等化回路の受信したサンプリングクロック信号の立ち上がりエッジによって収集したデータである場合、前記等化回路が前回に出力したデータは、前記第２サンプリング回路が、前記等化回路の受信したサンプリングクロック信号の前記立ち上がりエッジの１つ前の隣接立ち下がりエッジによって収集したデータであり、
前記等化回路が現在出力するデータが、前記第２サンプリング回路が前記等化回路の受信したサンプリングクロック信号の立ち下がりエッジによって収集したデータである場合、前記等化回路が前回に出力したデータは、前記第１サンプリング回路が、前記等化回路の受信したサンプリングクロック信号の前記立ち下がりエッジの１つ前の隣接立ち上がりエッジによって収集したデータであることを特徴とする
請求項７に記載の等化回路。

【請求項9】

前記第１コンパレータ回路と前記第２コンパレータ回路に同じ回路構成が採用されることを特徴とする
請求項１に記載の等化回路。

【請求項10】

前記第１遅延回路と前記第２遅延回路に同じ回路構成が採用されることを特徴とする
請求項１に記載の等化回路。

【請求項11】

前記第１選択回路と前記第２選択回路に同じ回路構成が採用されることを特徴とする請求項３～８のいずれか一項に記載の等化回路。

【請求項12】

前記第１サンプリング回路と前記第２サンプリング回路に同じ回路構成が採用されることを特徴とする
請求項３～８のいずれか一項に記載の等化回路。

【請求項13】

前記第１入力バッファ回路に採用される基準電圧が前記第２入力バッファ回路に採用される基準電圧より大きいことを特徴とする
請求項１～８のいずれか一項に記載の等化回路。

【請求項14】

データ収集方法であって、等化回路に適用され、前記等化回路は、請求項１～１３のいずれか一項に記載の等化回路であり、前記データ収集方法は、
サンプリングクロック信号に応答して、前記等化回路が前回に出力したデータに基づいて、前記等化回路の第１入力バッファ回路と第２入力バッファ回路のうちの１つの入力バッファ回路から出力されたデータ信号を選択してデータサンプリングを行って、収集されたデータを前記等化回路が現在出力するデータとすることを含むことを特徴とする、データ収集方法。

【請求項15】

請求項１～１３のいずれか一項に記載の等化回路を含むことを特徴とする、メモリ。

【発明の詳細な説明】

【技術分野】

【0001】

（関連出願の相互参照）
本願は、２０２０年９月２４日に中国特許庁に提出された、出願番号が２０２０１１０１８８８５．Ｘであり、発明の名称が「等化回路、データ収集方法及びメモリ」の中国特許出願の優先権を主張し、その全ての内容は参照によって本願に組み込まれる。

【0002】

本願の実施例は、集積回路の技術分野に関し、特に、等化回路、データ収集方法及びメモリに関するものである。

【背景技術】

【0003】

コンピュータ高速リンクにおいて、データ信号の伝送速度がますます速くなるのに伴い、明らかな符号間干渉（Ｉｎｔｅｒ Ｓｙｍｂｏｌ Ｉｎｔｅｒｆｅｒｅｎｃｅ：ＩＳＩと略称する）の発生を回避することが困難になっている。従って、高速リンクデータ信号に対して等化処理を行い、それによって、使用可能なデータ信号を再度取得することが必要になる。

【0004】

メモリ受信器回路設計において、主に連続時間線形等化器（Ｃｏｎｔｉｎｕｏｕｓ Ｔｉｍｅ Ｌｉｎｅａｒ Ｅｑｕａｌｉｚｅｒ：ＣＴＬＥ）アーキテクチャを用いて等化処理を行い、その機能としては、チャンネルの減衰特性により信号補償を行ってデータ信号の品質を向上させることである。

【0005】

しかしながら、従来の等化処理方式は高速受信器の受信データ信号の品質要求を満たすことが困難である。従って、受信データ信号の品質をどのように更に向上させるかは、早急な解決の待たれる課題である。

【発明の概要】

【0006】

本願の実施例は、受信データ信号の品質を効果的に向上させることができる等化回路、データ収集方法及びメモリを提供する。

【0007】

第１様態においては、本願の実施例は、等化回路を提供し、等化回路は、第１入力バッファ回路、第２入力バッファ回路及び選択サンプリング回路を含み、第１入力バッファ回路と第２入力バッファ回路がそれぞれ選択サンプリング回路に接続され、第１入力バッファ回路と第２入力バッファ回路に採用される基準電圧が異なる。

【0008】

選択サンプリング回路は、等化回路が前回に出力したデータに基づいて、第１入力バッファ回路から出力されたデータ信号又は第２入力バッファ回路から出力されたデータ信号を選択してデータサンプリングを行って、収集されたデータを等化回路が現在出力するデータとする。

【0009】

本願の実施例による等化回路は、異なる基準電圧を採用する入力バッファ回路を２種含み、データ収集時、等化回路が前回に出力したデータに基づいて、上記２つの入力バッファ回路から適切な入力バッファ回路を１つ選択してから、選択された入力バッファ回路から出力されたデータ信号に対してデータサンプリングを行って、等化回路の入力電圧マージンを効果的に増加して、更に受信データ信号の品質を向上させることができる。

【0010】

実行可能な一実施形態では、デュアル基準電圧発生器を更に含み、前記第１入力バッファ回路の基準電圧入力端に接続される第１基準電圧出力端と、前記第２入力バッファ回路の基準電圧入力端に接続される第２基準電圧出力端とを備える。

【0011】

実行可能な一実施形態では、前記選択サンプリング回路は選択回路とサンプリング回路を含み、前記選択回路と前記サンプリング回路が接続されており、前記選択回路は、前記サンプリング回路から送信されたデータに基づいて、前記第１入力バッファ回路から出力されたデータ信号又は前記第２入力バッファ回路から出力されたデータ信号を選択して前記サンプリング回路に入力するように構成され、前記サンプリング回路は、前記選択回路から入力されたデータ信号に対してデータサンプリングを行うように構成される。

【0012】

実行可能な一実施形態では、前記選択回路は第１選択回路と第２選択回路を含み、前記サンプリング回路は第１サンプリング回路と第２サンプリング回路を含む。

【0013】

前記第１選択回路の２つの入力端はそれぞれ前記第１入力バッファ回路の出力端と前記第２入力バッファ回路の出力端に接続され、前記第２選択回路の２つの入力端はそれぞれ前記第１入力バッファ回路の出力端と前記第２入力バッファ回路の出力端に接続されている。

【0014】

前記第１選択回路の出力端は前記第１サンプリング回路の入力端に接続され、前記第１選択回路の制御端は前記第２サンプリング回路の出力端に接続され、前記第２選択回路の出力端は前記第２サンプリング回路の入力端に接続され、前記第２選択回路の制御端は前記第１サンプリング回路の出力端に接続されている。

【0015】

実行可能な一実施形態では、前記第１サンプリング回路は、現在収集したデータを前記第２選択回路の制御端に送信し、前記第２選択回路は、前記第１サンプリング回路から送信されたデータに基づいて、前記第１入力バッファ回路又は前記第２入力バッファ回路内のデータを選択して前記第２サンプリング回路に入力する。前記第２サンプリング回路は、現在収集したデータを前記第１選択回路の制御端に送信し、前記第１選択回路は、前記第２サンプリング回路から送信されたデータに基づいて、前記第１入力バッファ回路又は前記第２入力バッファ回路内のデータを選択して前記第１サンプリング回路に入力する。

【0016】

実行可能な一実施形態では、前記第１サンプリング回路から前記第２選択回路の制御端に送信されたデータが１である場合、前記第２選択回路は前記第１入力バッファ回路の出力データを選択して前記第２サンプリング回路に入力する。前記第１サンプリング回路から前記第２選択回路の制御端に送信されたデータが０である場合、前記第２選択回路は前記第２入力バッファ回路の出力データを選択して前記第２サンプリング回路に入力する。

【0017】

前記第２サンプリング回路から前記第１選択回路の制御端に送信されたデータが１である場合、前記第１選択回路は前記第１入力バッファ回路の出力データを選択して前記第１サンプリング回路に入力する。前記第２サンプリング回路から前記第１選択回路の制御端に送信されたデータが０である場合、前記第１選択回路は前記第２入力バッファ回路の出力データを選択して前記第１サンプリング回路に入力する。

【0018】

実行可能な一実施形態では、前記等化回路は、サンプリングクロック入力回路を更に含み、前記サンプリングクロック入力回路の出力端はそれぞれ前記第１サンプリング回路と前記第２サンプリング回路のサンプリングクロックの入力端に接続されており、前記サンプリングクロック入力回路は、前記第１サンプリング回路と前記第２サンプリング回路にサンプリングクロック信号を提供するように構成される。

【0019】

実行可能な一実施形態では、前記第１サンプリング回路は、前記等化回路の受信したサンプリングクロック信号の立ち上がりエッジによって、前記第１選択回路から入力されたデータに対してデータサンプリングを行う。前記第２サンプリング回路は、前記等化回路の受信したサンプリングクロック信号の立ち下がりエッジによって、前記第２選択回路から入力されたデータに対してデータサンプリングを行う。

【0020】

実行可能な一実施形態では、前記等化回路が現在出力するデータが、前記第１サンプリング回路が前記等化回路の受信したサンプリングクロック信号の立ち上がりエッジによって収集したデータである場合、前記等化回路が前回に出力したデータは、前記第２サンプリング回路が、前記等化回路の受信したサンプリングクロック信号の前記立ち上がりエッジの１つ前の隣接立ち下がりエッジによって収集したデータである。

【0021】

前記等化回路が現在出力するデータが、前記第２サンプリング回路が前記等化回路の受信したサンプリングクロック信号の立ち下がりエッジによって収集したデータである場合、前記等化回路が前回に出力したデータは、前記第１サンプリング回路が、前記等化回路の受信したサンプリングクロック信号の前記立ち下がりエッジの１つ前の隣接立ち上がりエッジによって収集したデータである。

【0022】

実行可能な一実施形態では、前記第１入力バッファ回路は第１コンパレータ回路と第１遅延回路を含み、前記第１コンパレータ回路と前記第１遅延回路とが直列に接続され、前記第１コンパレータ回路の基準電圧入力端が前記第１基準電圧出力端に接続されている。

【0023】

前記第２入力バッファ回路は第２コンパレータ回路と第２遅延回路を含み、前記第２コンパレータ回路と前記第２遅延回路とが直列に接続され、前記第２コンパレータ回路の基準電圧入力端が前記第２基準電圧出力端に接続されている。

【0024】

前記第１コンパレータ回路の信号入力端と前記第２コンパレータ回路の信号入力端が同じ入力データ信号に接続される。

【0025】

実行可能な一実施形態では、前記第１コンパレータ回路と前記第２コンパレータ回路に同じ回路構成が採用される。

【0026】

実行可能な一実施形態では、前記第１遅延回路と前記第２遅延回路に同じ回路構成が採用される。

【0027】

実行可能な一実施形態では、前記第１選択回路と前記第２選択回路に同じ回路構成が採用される。

【0028】

実行可能な一実施形態では、前記第１サンプリング回路と前記第２サンプリング回路に同じ回路構成が採用される。

【0029】

実行可能な一実施形態では、前記第１入力バッファ回路に採用される基準電圧が前記第２入力バッファ回路に採用される基準電圧より大きい。

【0030】

第２様態においては、本願の実施例は、採用される基準電圧が異なる２つの入力バッファ回路を含む等化回路に適用されるデータ収集方法を提供する。

【0031】

上記データ収集方法は、サンプリングクロック信号に応答して、前記等化回路が前回に出力したデータに基づいて、前記２つの入力バッファ回路のうちの１つの入力バッファ回路から出力されたデータ信号を選択してデータサンプリングを行って、収集されたデータを前記等化回路が現在出力するデータとするステップを含む。

【0032】

本願の実施例によるデータ収集方法は、データ収集時、等化回路が前回に出力したデータに基づいて、２つの異なる入力バッファ回路から適切な入力バッファ回路を１つ選択してから、選択された入力バッファ回路から出力されたデータ信号に対してデータサンプリングを行って、等化回路の入力電圧マージンを効果的に増加して、更に受信データ信号の品質を向上させることができる。

【0033】

第３様態においては、本願の実施例は、本願の実施例の第１様態で提供された等化回路を含むメモリを提供する。

【0034】

本願の実施例による等化回路、データ収集方法及びメモリにおいては、等化回路は異なる基準電圧を有する入力バッファ回路を２つ含み、選択サンプリング回路はデータ収集時、前倒してデータ等化処理を行うように、等化回路が前回に出力したデータに基づいて、上記２つの入力バッファ回路からそのうちの一方の出力データ信号を選択してデータ収集を行う必要があり、これによって、ＩＳＩをより効果的に除去して、受信データ信号の品質を向上させることができる。

【図面の簡単な説明】

【0035】

【図1】本願の実施例による等化回路の回路構成模式図である。

【図2】本願の実施例による別の等化回路の回路構成模式図である。

【図3】本願の実施例による等化回路のデータ収集過程でのオシログラムである。

【図4】本願の実施例による等化回路の等化処理効果模式図である。

【発明を実施するための形態】

【0036】

本願の実施例又は従来技術における技術的解決手段をより明確に説明するために、本願の実施例又は従来技術の記述に用いられる図面について簡単に説明するが、当然ながら、以下に記載する図面は単に本願の実施例の一部であり、当業者であれば、創造的な労力を要することなく、これらの図面に基づいて他の図面に想到し得る。

【0037】

本願の実施例の目的、技術的解決手段及び利点をより明確にするために、以下に本願の実施例における図面を参照し、本願の実施例における技術的解決手段を明確に、完全に説明し、当然ながら、説明される実施例は本願の実施例の一部に過ぎず、全ての実施例ではない。本願における実施例に基づき、当業者が創造的な労力を要することなく、得られた他の全ての実施例は、いずれも本願の保護範囲に属する。

【0038】

本願の実施例は、各種のメモリに適用することができる新たな等化回路を提供し、具体的には各種のメモリ製品内の受信器回路に適用することができ、例えば、ＤＤＲ４型メモリ内の受信器回路に適用することができる。

【0039】

また、高速受信器を設計する時にも本願の実施例に提供される等化回路を採用することができる。

【0040】

現在、メモリの受信器回路設計において、主にＣＴＬＥアーキテクチャを採用して等化処理を行い、その機能としては、チャンネルの減衰特性により信号補償を行って信号の品質を向上させる。しかし、従来のこのような等化処理方式は例えばＤＤＲ４型メモリに求められる信号品質を満たすことが困難である。

【0041】

信号品質を向上させるために、本願の実施例に提供される等化回路は、異なる基準電圧を有する２つの入力バッファ回路を含み、選択サンプリング回路はデータ収集時、前回に収集したデータに基づいて、上記２つの入力バッファ回路から適切な入力バッファ回路を１つ選択し、選択された入力バッファ回路から出力されたデータ信号に基づいてデータサンプリングを行い、それによって前倒してデータ等化処理を行い、ＩＳＩをより効果的に除去して、受信データ信号の品質を向上させることができる。

【0042】

本願の実施例による等化回路の回路構成模式図である図１を参照する。上記等化回路は、第１入力バッファ回路１０、第２入力バッファ回路２０及び選択サンプリング回路３０を含む。

【0043】

第１入力バッファ回路１０と第２入力バッファ回路２０がそれぞれ選択サンプリング回路３０に接続され、第１入力バッファ回路１０と第２入力バッファ回路２０に採用される基準電圧が異なる。

【0044】

選択サンプリング回路３０は、等化回路は、前回に出力したデータに基づいて、第１入力バッファ回路１０から出力されたデータ信号又は第２入力バッファ回路２０から出力されたデータ信号を選択してデータサンプリングを行って、収集されたデータを等化回路が現在出力するデータとする。

【0045】

一例として、等化回路が前回に出力したデータの値が１である場合、選択サンプリング回路３０は第１入力バッファ回路１０から出力されたデータ信号を選択してデータサンプリングを行って、収集されたデータを等化回路が現在出力するデータとする。等化回路が前回に出力したデータの値が０である場合、選択サンプリング回路３０は第２入力バッファ回路２０から出力されたデータ信号を選択してデータサンプリングを行って、収集されたデータを等化回路が現在出力するデータとする。

【0046】

第１入力バッファ回路１０と第２入力バッファ回路２０に採用される基準電圧が異なるため、第１入力バッファ回路１０と第２入力バッファ回路２０で受信データと基準電圧を比較する時の電圧マージンも異なることは理解可能である。選択サンプリング回路３０はデータ収集時、等化回路が前回に出力したデータに基づいて、第１入力バッファ回路１０から出力されたデータ信号からデータ収集を行うか、それとも、第２入力バッファ回路２０から出力されたデータ信号からデータ収集を行うかを選択し、これによって、上記等化回路は前回に出力したデータに基づいて前倒してデータ等化処理を行うことができ、ＩＳＩを除去して、受信データ信号の品質を向上させることに寄与する。

【0047】

更に、上記実施例で記述された内容に基づき、本願の実施例による別の等化回路の回路構成模式図である図２を参照する。本願の可能な一実施形態では、上記等化回路は基準電圧発生器４０を更に含み、
基準電圧発生器４０は第１基準電圧出力端Ｈと第２基準電圧出力端Ｌを含み、第１基準電圧出力端Ｈから出力される第１基準電圧は、第２基準電圧出力端Ｌから出力される第２基準電圧と異なる。

【0048】

選択可能に、第１基準電圧が第２基準電圧より大きい。

【0049】

第１基準電圧出力端Ｈが第１入力バッファ回路１０の基準電圧入力端に接続され、第２基準電圧出力端Ｌが第２入力バッファ回路２０の基準電圧入力端に接続されている。

【0050】

本願の実施例では、選択サンプリング回路３０は選択回路とサンプリング回路を含み、この選択回路とサンプリング回路とが接続されている。上記選択回路は、上記サンプリング回路から送信されたデータに基づいて、第１入力バッファ回路１０から出力されたデータ信号又は第２入力バッファ回路２０から出力されたデータ信号を選択して上記サンプリング回路に入力するように構成されてもよい。上記サンプリング回路はこの選択回路から入力されたデータ信号に対してデータサンプリングを行うように構成される。

【0051】

具体的には、また図２を参照し、上記選択回路は第１選択回路３１と第２選択回路３２を含み、上記サンプリング回路は第１サンプリング回路３３と第２サンプリング回路３４を含み、
第１選択回路３１は、２つの入力端ａとｂがそれぞれ第１入力バッファ回路１０の出力端と第２入力バッファ回路２０の出力端に接続され、第２選択回路３２は２つの入力端ａとｂがそれぞれ第１入力バッファ回路１０の出力端と第２入力バッファ回路２０の出力端に接続されている。

【0052】

第１選択回路３１は、出力端が第１サンプリング回路３３の入力端に接続され、制御端ｃが第２サンプリング回路３４の出力端に接続され、第２選択回路３２は、出力端が第２サンプリング回路３４の入力端に接続され、制御端ｃが第１サンプリング回路３３の出力端に接続されている。

【0053】

第１サンプリング回路３３は、現在収集したデータＤＱ＿ＲＩＳＥを第２選択回路３２の制御端ｃに送信するように構成され、第２選択回路３２は、第１サンプリング回路３３から送信されたデータＤＱ＿ＲＩＳＥに基づいて、第１入力バッファ回路１０又は第２入力バッファ回路２０内のデータを選択して第２サンプリング回路３４に入力する。

【0054】

第２サンプリング回路３４は、現在収集したデータＤＱ＿ＦＡＬＬを第１選択回路３１の制御端ｃに送信するように構成され、第１選択回路３１は、第２サンプリング回路３４から送信されたデータＤＱ＿ＦＡＬＬに基づいて、第１入力バッファ回路１０又は第２入力バッファ回路２０内のデータを選択して第１サンプリング回路３３に入力する。

【0055】

選択可能に、第１サンプリング回路３３から第２選択回路３２の制御端ｃに送信されたデータＤＱ＿ＲＩＳＥが１である場合、第２選択回路３２は第１入力バッファ回路１０の出力データを選択して第２サンプリング回路３４に入力する。第１サンプリング回路３３から第２選択回路３２の制御端ｃに送信されたデータＤＱ＿ＲＩＳＥが０である場合、第２選択回路３２は第２入力バッファ回路２０の出力データを選択して第２サンプリング回路３４に入力する。

【0056】

第２サンプリング回路３４から第１選択回路３１の制御端ｃに送信されたデータＤＱ＿ＦＡＬＬが１である場合、第１選択回路３１は第１入力バッファ回路１０の出力データを選択して第１サンプリング回路３３に入力する。第２サンプリング回路３４から第１選択回路３１の制御端ｃに送信されたデータＤＱ＿ＦＡＬＬが０である場合、第１選択回路３１は第２入力バッファ回路２０の出力データを選択して第１サンプリング回路３３に入力する。

【0057】

選択可能に、回路整合度を向上させて、回路設計コストを節約できるように、第１選択回路３１と第２選択回路３２は同じ回路構成を採用してもよい。

【0058】

選択可能に、回路整合度を向上させて、回路設計コストを節約するように、第１サンプリング回路３３と第２サンプリング回路３４は同じ回路構成を採用してもよい。

【0059】

更に、上記等化回路は、サンプリングクロック入力回路５０を更に含み、サンプリングクロック入力回路５０の出力端がそれぞれ第１サンプリング回路３３と第２サンプリング回路３４のサンプリングクロックの入力端に接続されており、且つ第１サンプリング回路３３と第２サンプリング回路３４にサンプリングクロック信号を提供することができる。

【0060】

ここで、サンプリングクロック入力回路５０は互いに逆方向であるサンプリングクロック信号ＤＱＳとＤＱＳＢを受信することができる。

【0061】

また、サンプリングクロック入力回路５０はコンパレータ回路と遅延回路を更に含む。遅延回路はコンパレータ回路から出力されるサンプリングクロック信号の位相を調節することができる。

【0062】

一例として、第１サンプリング回路３３は受信したサンプリングクロック信号ＤＱＳが立ち上がりエッジである場合、第１選択回路３１から出力されたデータ信号に基づいてデータサンプリングを行って、データＤＱ＿ＲＩＳＥを収集し、且つデータＤＱ＿ＲＩＳＥを第２選択回路３２に送信して、第２選択回路３２の制御信号とする。第２サンプリング回路３４は受信したサンプリングクロック信号ＤＱＳが立ち下がりエッジである場合、第２選択回路３２から出力されたデータ信号に基づいてデータサンプリングを行って、データＤＱ＿ＦＡＬＬを収集し、且つデータＤＱ＿ＦＡＬＬを第１選択回路３１に送信して、第１選択回路３１の制御信号とする。

【0063】

更に、また図２を参照し、第１入力バッファ回路１０は第１コンパレータ回路１１と第１遅延回路１２を含み、第１コンパレータ回路１１と第１遅延回路１２とが直列に接続され、第１コンパレータ回路１１の基準電圧入力端が第１基準電圧出力端Ｈに接続されている。

【0064】

第２入力バッファ回路２０は第２コンパレータ回路２１と第２遅延回路２２を含み、第２コンパレータ回路２１と第２遅延回路２２とが直列に接続され、第２コンパレータ回路２１の基準電圧入力端が第２基準電圧出力端Ｌに接続されている。

【0065】

第１コンパレータ回路１１の信号入力端と第２コンパレータ回路２１の信号入力端が同じ入力データ信号ＤＱに接続される。

【0066】

ここで、第１遅延素子１２は、ＤＱ信号の位相を調節して、第１サンプリング回路３３の受信するＤＱ信号をサンプリングクロック信号と同期させるためのものであり、これによって第１サンプリング回路３３はサンプリングクロック信号により正確なデータを収集することができる。第２遅延素子２２は同様にＤＱ信号の位相を調節して、第２サンプリング回路３４の受信するＤＱ信号をサンプリングクロック信号と同期させるためのものであり、これによって第２サンプリング回路３４はサンプリングクロック信号により正確なデータを収集することができる。

【0067】

選択可能に、回路整合度を向上させて、回路設計コストを節約するように、第１コンパレータ回路１１と第２コンパレータ回路２１は同じ回路構成を採用してもよい。

【0068】

選択可能に、回路整合度を向上させて、回路設計コストを節約するように、第１遅延回路１２と第２遅延回路２２は同じ回路構成を採用してもよい。

【0069】

等化回路が現在出力するデータが、サンプリングクロック信号ＤＱＳが立ち上がりエッジである時に第１サンプリング回路３３が収集したデータである場合、等化回路が前回に出力したデータは、サンプリングクロック信号ＤＱＳがこの立ち上がりエッジの１つ前の隣接立ち下がりエッジである時に第２サンプリング回路３４が収集したデータであり、等化回路が現在出力するデータが、サンプリングクロック信号ＤＱＳが立ち下がりエッジである時に第２サンプリング回路３４が収集したデータで場合、等化回路が前回に出力したデータは、サンプリングクロック信号ＤＱＳがこの立ち下がりエッジの１つ前の隣接する立ち上がりエッジである時に第１サンプリング回路３３が収集したデータであることは理解可能である。

【0070】

本願の実施例をより良好に理解するために、本願の実施例による等化回路のデータ収集過程でのオシログラムである図３を参照する。

【0071】

図３において、ＤＱ＿ＶＲＥＦＤＱＡＤＤは第１入力バッファ回路１０がＤＱ信号と第１基準電圧Ｈに基づいて出力するデータを示し、ＤＱ０、ＤＱ１、ＤＱ２…を含む。ＤＱ＿ＶＲＥＦＤＱＳＵＢは第２入力バッファ回路２０がＤＱ信号と第２基準電圧Ｌに基づいて出力するデータを示し、同様にＤＱ０、ＤＱ１、ＤＱ２…を含む。

【0072】

本願の実施例では、第１サンプリング回路３３の受信したサンプリングクロック信号ＤＱＳが立ち上がりエッジである時、データＤＱ０を収集し、且つＤＱ０を第２選択回路３２に送信し、データＤＱ０の値が１であれば、第２選択回路３２がその入力端ａによって、第１入力バッファ回路１０で発生したデータを第２サンプリング回路３４に出力し、第２サンプリング回路３４の受信したサンプリングクロック信号ＤＱＳが立ち下がりエッジである時、第１入力バッファ回路１０の出力するデータＤＱ１を収集することができ、データＤＱ０の値が０であれば、第２選択回路３２がその入力端ｂによって、第２入力バッファ回路２０で発生したデータを第２サンプリング回路３４に出力し、第２サンプリング回路３４の受信したサンプリングクロック信号ＤＱＳが立ち下がりエッジである時、第２入力バッファ回路２０の出力するデータＤＱ１を収集することができる。

【0073】

同じ原理によれば、第２サンプリング回路３４がデータＤＱ１を収集した後、ＤＱ１を第１選択回路３１に送信し、上記データＤＱ１の値が１であれば、第１選択回路３１がその入力端ａによって、第１入力バッファ回路１０で発生したデータを第１サンプリング回路３３に出力し、第１サンプリング回路３３の受信したサンプリングクロック信号ＤＱＳが立ち上がりエッジである時、第１入力バッファ回路１０の出力するデータＤＱ２を収集することができ、上記データＤＱ１の値が０であれば、第１選択回路３１がその入力端ｂによって、第２入力バッファ回路２０で発生したデータを第１サンプリング回路３３に出力し、第１サンプリング回路３３の受信したサンプリングクロック信号ＤＱＳが立ち上がりエッジである時、第２入力バッファ回路２０の出力するデータＤＱ２を収集することができる。

【0074】

上記実施例で記述された内容によれば、本願の可能な一実施形態では、第１基準電圧は標準的な基準電圧を強化したものであり、第２基準電圧は標準的な基準電圧を弱めたものである。従って、等化回路が前回に出力したデータが１の時、第１基準電圧を基準電圧とする第１入力バッファ回路から出力されたデータ信号を選択してデータサンプリングを行い、等化回路が前回に出力したデータが０の時、第２基準電圧を基準電圧とする第２入力バッファ回路から出力されたデータ信号を選択してデータサンプリングを行うことで、等化回路の入力電圧マージンを効果的に向上させることができ、更にＩＳＩを効果的に除去して、書込みデータのアイパターンの開口の大きさを向上させる。

【0075】

本願の実施例をより良好に理解するために、本願の実施例による等化回路の等化処理効果模式図である図４を参照する。

【0076】

図４から明らかなように、等化回路が前回に出力したデータＰｒｅ＿Ｄａｔａの値が１の時、第１基準電圧ＶＲＥＦＤＱ＿ＡＤＤを基準電圧とする第１入力バッファ回路から出力されたデータ信号を選択してデータサンプリングを行った場合に、等化回路の入力電圧マージン（黒色矢印で示す）が、標準的な基準電圧ＶＲＥＦＤＱを基準電圧とする入力バッファ回路から出力されたデータ信号によってデータサンプリングを行った時における上記等化回路の入力電圧マージン（灰色矢印で示す）を明らかに超えている。

【0077】

同じ原理によれば、等化回路が前回に出力したデータＰｒｅ＿Ｄａｔａの値が０の時、第２基準電圧ＶＲＥＦＤＱ＿ＳＵＢを基準電圧とする第２入力バッファ回路から出力されたデータ信号を選択してデータサンプリングを行った場合に、等化回路の入力電圧マージン（黒色矢印で示す）が、標準的な基準電圧ＶＲＥＦＤＱを基準電圧とする入力バッファ回路から出力されたデータ信号によってデータサンプリングを行った時における上記等化回路の入力電圧マージン（灰色矢印で示す）を明らかに超えている。

【0078】

本願の実施例による等化回路は、異なる基準電圧を採用する入力バッファ回路を２種含み、データ収集時、等化回路が前回に出力したデータに基づいて、上記２つの入力バッファ回路から適切な入力バッファ回路を１つ選択してから、選択された入力バッファ回路から出力されたデータ信号に対してデータサンプリングを行って、等化回路の入力電圧マージンを効果的に増加して、更に受信データ信号の品質を向上させることができる。

【0079】

更に、上記実施例で記述された等化回路に基づき、本願の実施例においては、更に、上記実施例で記述された等化回路に適用されるデータ収集方法であって、
サンプリングクロック信号に応答して、等化回路が前回に出力したデータに基づいて、２つの入力バッファ回路のうちの１つの入力バッファ回路から出力されたデータ信号を選択してデータサンプリングを行って、収集されたデータを等化回路が現在出力するデータとするステップを含むデータ収集方法を提供する。

【0080】

選択可能に、上記方法は等化回路内の選択サンプリング回路によって実行できる。例えば、等化回路は１回のデータ出力を行った後、出力したデータを選択サンプリング回路に送信し、この選択サンプリング回路は受信したサンプリングクロック信号が立ち上がりエッジ又は立ち下がりエッジである時、受信した等化回路の前回の出力データに基づいて、２つの入力バッファ回路のうちの１つの入力バッファ回路から出力されたデータ信号を選択してデータサンプリングを行って、収集されたデータを等化回路が現在出力するデータとする。

【0081】

即ち、本願の実施例によるデータ収集方法はデータ収集時、前倒してデータ等化処理を行うように、等化回路が前回に出力したデータに基づいて、等化回路の２つの入力バッファ回路からそのうちの一方の出力データ信号を選択してデータ収集を行い、これによって、ＩＳＩをより効果的に除去して、受信データ信号の品質を向上させることができる。

【0082】

上記データ収集方法に採用される処理方式については上記実施例で記述された等化回路の動作原理を参照でき、ここで繰り返して説明しないことは説明する必要がある。

【0083】

更に、上記実施例で記述された等化回路に基づき、本願の実施例においては、更に、上記実施例で記述された等化回路を含むメモリを提供する。具体的には上記実施例で記述された等化回路の動作原理を参照でき、ここで繰り返して説明しない。

【0084】

最後に以下のことを説明すべきである。以上の各実施例は本願の技術的手段を説明するためのものに過ぎず、それを限定するものではなく、上述した各実施例を参照して本願を詳細に説明したが、上述した各実施例に記載の技術的手段を修正するか、その術的特徴の一部又は全部に同等な取り替えを実施することも可能であり、これらの修正や取り替えによって、対応する技術的手段の本質が本願の各実施例の技術的手段の範囲から逸脱しないことは当業者に自明である。

【図1】

【図2】

【図3】

【図4】