特許 7411826 半導体構造及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-12-27

(45)【発行日】2024-01-11

(54)【発明の名称】半導体構造及びその製造方法

(51)【国際特許分類】

   G03F 9/00 20060101AFI20231228BHJP

【ＦＩ】

G03F9/00 H

【請求項の数】 13

(21)【出願番号】P 2022558353

(86)(22)【出願日】2021-03-09

(65)【公表番号】

(43)【公表日】2023-05-15

(86)【国際出願番号】 CN2021079803

(87)【国際公開番号】W WO2021196996

(87)【国際公開日】2021-10-07

【審査請求日】2022-10-31

(31)【優先権主張番号】202010236043.5

(32)【優先日】2020-03-30

(33)【優先権主張国・地域又は機関】CN

(73)【特許権者】

【識別番号】522246670

【氏名又は名称】チャンシン メモリー テクノロジーズ インコーポレイテッド

【氏名又は名称原語表記】ＣＨＡＮＧＸＩＮ ＭＥＭＯＲＹ ＴＥＣＨＮＯＬＯＧＩＥＳ，ＩＮＣ．

(74)【代理人】

【識別番号】100166338

【弁理士】

【氏名又は名称】関口 正夫

(72)【発明者】

【氏名】シア ユンシェン

(72)【発明者】

【氏名】ファン ジェン－チョウ

【審査官】大門 清

(56)【参考文献】

【文献】特開昭６０－２２９３３４（ＪＰ，Ａ）

【文献】米国特許第０６３０３４６０（ＵＳ，Ｂ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０３Ｆ ７／２０－７／２４

Ｇ０３Ｆ ９／００－９／０２

(57)【特許請求の範囲】

【請求項1】

半導体構造であって、
基板上に位置する機能構造及び第１マーク構造であって、前記機能構造と前記第１マーク構造の特徴サイズは同じであり、前記第１マーク構造は、前記機能構造と同じパターン形状を有する、機能構造及び第１マーク構造と、
前記機能構造及び前記第１マーク構造に位置する第１誘電体層であって、前記機能構造における前記第１誘電体層の厚さは、前記第１マーク構造における前記第１誘電体層の厚さとは異なる、第１誘電体層と、を備え、
前記機能構造及び前記第１マーク構造は、複数の鋸歯状の溝を含み、前記溝は、前記第１誘電体層で充填され、且つ前記機能構造の溝内の前記第１誘電体層の充填高さは、前記第１マーク構造の溝内の前記第１誘電体層の充填高さとは異なる、前記半導体構造。

【請求項2】

前記第１マーク構造における前記第１誘電体層の厚さの範囲は２５０ｎｍ～３５０ｎｍであり、
前記機能構造における前記第１誘電体層の厚さは、前記第１マーク構造における前記第１誘電体層の厚さより５０ｎｍ～１００ｎｍ小さい、
請求項１に記載の半導体構造。

【請求項3】

前記半導体構造は更に、
前記第１誘電体層を被覆する第２誘電体層を備え、
前記機能構造に位置する前記第１誘電体層と前記第２誘電体層の合計厚さは、前記第１マーク構造に位置する前記第１誘電体層と前記第２誘電体層の合計厚さと同じである、
請求項１に記載の半導体構造。

【請求項4】

前記機能構造の溝における前記第１誘電体層の充填高さは、前記第１マーク構造の溝における前記第１誘電体層の充填高さより小さく、
前記第１マーク構造の溝における前記第１誘電体層の充填高さは、前記第１マーク構造の溝の深度と同じである、
請求項１に記載の半導体構造。

【請求項5】

前記半導体構造は更に、
前記基板上に位置する第２マーク構造を備え、前記機能構造と前記第２マーク構造の特徴サイズは同じである、
請求項３に記載の半導体構造。

【請求項6】

前記半導体構造は更に、
前記機能構造における前記第２誘電体層を被覆し、且つ前記第２マーク構造における前記第２誘電体層を被覆しない、第３誘電体層を備える、
請求項５に記載の半導体構造。

【請求項7】

前記半導体構造は更に、
前記基板上に位置する第３マーク構造を備え、前記機能構造と前記第３マーク構造の特徴サイズは異なる、
請求項６に記載の半導体構造。

【請求項8】

前記第３マーク構造における前記第１誘電体層の厚さは、前記機能構造における前記第１誘電体層の厚さと同じであり、
前記第３マーク構造に位置する前記第１誘電体層と前記第２誘電体層の合計厚さは、前記機能構造に位置する前記第１誘電体層と前記第２誘電体層の合計厚さと同じであり、
前記第３マーク構造に位置する前記第３誘電体層は、前記第２誘電体層を被覆する、
請求項７に記載の半導体構造。

【請求項9】

半導体構造の製造方法であって、
基板を提供することと、
前記基板上に機能構造及び第１マーク構造を形成することであって、前記機能構造と前記第１マーク構造の特徴サイズは同じであり、前記第１マーク構造は、前記機能構造と同じパターン形状を有する、ことと、
前記機能構造及び前記第１マーク構造に、異なる厚さの第１誘電体層を形成することと、を含み、
前記機能構造及び前記第１マーク構造に、異なる厚さの第１誘電体層を形成することは、
前記基板上に第１誘電体層を形成することと、
前記第１誘電体層上にフォトレジスト層を形成し、製作工程により前記機能構造における前記フォトレジスト層を除去し、エッチング工程により前記機能構造における前記第１誘電体層の一部を除去して、前記機能構造における前記第１誘電体層の厚さが、前記第１マーク構造における前記第１誘電体層の厚さより小さい前記第１誘電体層を形成することと、を含む、前記半導体構造の製造方法。

【請求項10】

前記半導体構造の製造方法は、
前記基板上に第２マーク構造及び第３マーク構造を形成することを更に含み、前記第２マーク構造と前記機能構造の特徴サイズは同じであり、前記第３マーク構造と前記機能構造の特徴サイズは異なる、
請求項９に記載の半導体構造の製造方法。

【請求項11】

前記第１誘電体層は、前記第２マーク構造及び前記第３マーク構造にも形成され、且つ前記第２マーク構造に形成された前記第１誘電体層の厚さは、前記第１マーク構造に形成された前記第１誘電体層の厚さと同じであり、前記第３マーク構造に形成された前記第１誘電体層の厚さは、前記第２マーク構造に形成された前記第１誘電体層の厚さとは異なる、
請求項１０に記載の半導体構造の製造方法。

【請求項12】

前記半導体構造の製造方法は、
前記第１誘電体層上に第２誘電体層を形成することを更に含み、前記機能構造、前記第１マーク構造、前記第２マーク構造、及び前記第３マーク構造に形成された前記第１誘電体層と前記第２誘電体層の合計厚さは同じである、
請求項１１に記載の半導体構造の製造方法。

【請求項13】

前記半導体構造の製造方法は、
前記機能構造及び前記第３マーク構造に、前記第２誘電体層を被覆する第３誘電体層を形成し、前記第２マーク構造に、前記第２誘電体層を被覆する前記第３誘電体層を形成しないことを更に含み、
前記機能構造及び前記第３マーク構造に、前記第２誘電体層を被覆する第３誘電体層を形成し、前記第２マーク構造に、前記第２誘電体層を被覆する前記第３誘電体層を形成しないことは、
前記機能構造、前記第３マーク構造及び前記第２マーク構造における前記第２誘電体層上に第３誘電体層を形成することと、
前記第３誘電体層上にマスク層及びフォトレジスト層を順次形成し、製作工程により前記第２マーク構造における前記フォトレジスト層を除去し、エッチング工程により前記第２マーク構造における前記マスク層及び前記第３誘電体層を除去して、前記機能構造及び前記第３マーク構造における前記第２誘電体層を被覆する前記第３誘電体層を形成し、且つ前記第３誘電体層は、前記第２マーク構造における前記第２誘電体層を被覆しないことと、を含む、
請求項１２に記載の半導体構造の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

［関連出願への相互参照］
本願は、２０２０年０３月３０日に中国特許局に提出された、出願番号が２０２０１０２３６０４３．５であり、発明の名称が「半導体構造及びその製造方法」である中国特許出願の優先権を主張し、当該中国特許出願の全ての内容が参照によって本願に援用される。

【0002】

本発明の実施例は、半導体技術分野に関し、特に、半導体構造及びその製造方法に関する。

【背景技術】

【0003】

チップの集積度の向上に伴い、チップの製作工程は、ますます複雑になっている。集積回路の製作工程における重要な技術として、フォトリソグラフィ工程は、層間のアライメントに対する要件もますます高まっているが、工程の複雑さの増加及びフォトリソグラフィ層の数の増加に伴い、チップの機能構造とマーク構造をどのように最適化するかは喫緊の課題となっている。

【発明の概要】

【0004】

上記の問題を考慮して、本発明の実施例は、チップの機能構造及びマーク構造を最適化するための半導体構造及びその製造方法を提供する。

【0005】

第１態様によれば、本発明の実施例は、半導体構造を提供し、前記半導体構造は、基板上に位置する機能構造及び第１マーク構造と、第１誘電体層と、を備え、
前記機能構造と前記第１マーク構造の特徴サイズは同じであり、
前記第１誘電体層は、前記機能構造及び前記第１マーク構造に位置し、前記機能構造における前記第１誘電体層の厚さは、前記第１マーク構造における前記第１誘電体層の厚さとは異なる。

【0006】

第２態様によれば、本発明の実施例は更に、半導体構造の製造方法を提供し、前記方法は、
基板を提供することと、
前記基板上に機能構造及び第１マーク構造を形成することであって、前記機能構造と前記第１マーク構造の特徴サイズは同じであることと、
前記機能構造及び前記第１マーク構造に、異なる厚さの第１誘電体層を形成することと、を含む。

【0007】

本発明の実施例は、半導体構造及びその製造方法を提供し、第１マーク構造における第１誘電体層の厚さを、基板の機能構造に位置する第１誘電体層の厚さと異なるように設定することにより、当該第１マーク構造が半導体構造の製作工程のマークとして使用される際に、当該第１マーク構造が、より高いパターニングコントラストを有するようにし、それにより、フォトリソグラフィの精度を向上させるとともに、製品の歩留まり及び生産効率を向上させることができる。

【図面の簡単な説明】

【0008】

【図1】本発明の実施例による半導体構造の概略構造図である。

【図2】本発明の実施例による別の半導体構造の概略構造図である。

【図3】本発明の実施例による別の半導体構造の概略構造図である。

【図4】本発明の実施例による別の半導体構造の概略構造図である。

【図5】本発明の実施例による別の半導体構造の概略構造図である。

【図6】本発明の実施例による別の半導体構造の概略構造図である。

【図7】本発明の実施例による半導体構造の製造方法のフローチャートである。

【図8】本発明の実施例による別の半導体構造の製造方法のフローチャートである。

【図9】本発明の実施例による別の半導体構造の製造方法のフローチャートである。

【発明を実施するための形態】

【0009】

以下では、図面及び実施例を参照して、本発明について更に具体的に説明する。理解できるように、本明細書で説明される具体的な実施例は、本発明を説明するためのものに過ぎず、本発明を限定するものではない。更に留意されたいこととして、説明の便宜上、図面には、本発明に関連する構造の一部のみが示されており、構造のすべてが示されているわけではない。

【0010】

本発明の実施例は半導体構造を提供し、図１は、本発明の実施例による半導体構造の概略構造図である。図１に示すように、半導体構造１００は、基板１０上に位置する機能構造１１及び第１マーク構造１２１と、第１誘電体層２０と、を備え、機能構造１１と第１マーク構造１２１の特徴サイズは同じであり、第１誘電体層２０は、機能構造１１及び第１マーク構造１２１に位置し、且つ機能構造１１に位置する第１誘電体層２０の厚さは、第１マーク構造１２１に位置する第１誘電体層２０の厚さとは異なる。

【0011】

基板１０は、シリコン基板、窒化ガリウム基板、炭化シリコン基板又はＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などの半導体基板であってもよい。基板１０上の機能構造１１及び第１マーク構造１２１は、エッチング又はフォトリソグラフィによって形成されることができ、形成された機能構造１１と第１マーク構造１２１の特徴サイズは同じであり、当該特徴サイズは例えば、最小サイズ及び／又は最小間隔であり得る。ここで、機能構造は、対応するデバイスを形成することができ、第１マーク構造は、半導体構造の製作プロセスで使用されるマーク、例えば、リソグラフィ装置が露光する際のアライメントマーク又はオーバーレイ測定マークとして使用され、もちろん、フォトリソグラフィ工程に使用されるマークに限定されない。

【0012】

例示的に、図１に示すように、フォトリソグラフィ及びエッチング工程により基板１０をエッチングして機能構造１１及び第１マーク構造１２１を形成する。他の例では、基板１０上に誘電体層を形成し、当該誘電体層をエッチングして前記機能構造及び前記第１マーク構造を形成するか、前記基板及び前記誘電体層をエッチングして、前記機能構造及び前記第１マーク構造を形成することができる。機能構造１１及び第１マーク構造１２１は、複数の鋸歯状の溝（１０１及び１０２）を含み、具体的には、前記溝のサイズはすべて同じであり、及び／又は隣接する溝間の間隔も同じである。機能構造１１の特徴サイズは、隣接する２つの溝１０１間の間隔Ｌ１であり、第１マーク構造１２１の特徴サイズは、隣接する２つの溝１０２間の間隔Ｌ２である場合、Ｌ１はＬ２に等しく、即ち、第１マーク構造１２１は、機能構造１１と同じパターン形状を有することができる。

【0013】

機能構造１１及び第１マーク構造１２１は、自己整合二重パターニング（ＳＡＤＰ：Ｓｅｌｆ－ａｌｉｇｎｅｄ Ｄｏｕｂｌｅ Ｐａｔｔｅｒｎｉｎｇ）又はリバース自己整合二重パターニング（Ｒ－ＳＡＤＰ：Ｒｅｖｅｒｓｅ Ｓｅｌｆ－ａｌｉｇｎｅｄ Ｄｏｕｂｌｅ Ｐａｔｔｅｒｎｉｎｇ）により製造できる。ＳＡＤＰ／Ｒ－ＳＡＤＰ工程を採用する場合、非常に小さいサイズのパターン構造を形成することができ、例えば、溝１０１及び溝１０２のサイズ範囲は１ｎｍ～３０ｎｍ（例えば、１０ｎｍ、１５ｎｍ、２０ｎｍなど）であり得、溝１０１間の間隔Ｌ１及び溝１０２間の間隔Ｌ２のサイズ範囲は、１ｎｍ～３０ｎｍ（例えば、１０ｎｍ、１５ｎｍ、２０ｎｍ）であり得る。同じ工程により、特徴サイズが同じである機能構造及び第１マーク構造を製作することにより、第１マーク構造の検出又は測定結果が機能構造の実際の状況を反映できるようにし、それによって工程品質を向上させることができる。

【0014】

第１誘電体層２０は、前記機能構造１１及び前記第１マーク構造１２１に位置し、且つ前記機能構造１１における第１誘電体層２０の厚さは、前記第１マーク構造１２１における第１誘電体層２０の厚さとは異なり、即ち、第１マーク構造１２１における第１誘電体層２０の厚さＴ２は、機能構造１１における第１誘電体層２０の厚さＴ１（図１に示すように）より大きくてもよいし、又は第１マーク構造１２１における第１誘電体層２０の厚さＴ２は、機能構造１１における第１誘電体層２０の厚さＴ１（図２に示すように）より小さくてもよい。具体的には、第１誘電体層は、気相堆積法（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）又は原子層堆積法（ＡＬＤ：ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）などの方式によって形成することができ、第１誘電体層は、窒化シリコン又は酸化シリコンなどの単層構造であってもよく、又は第１誘電体層は、酸化シリコン及び窒化シリコンの複合層などの複合層構造であってもよい。前記第１誘電体層が絶縁機能を果たす場合、前記複合層構造は、より優れた絶縁効果をもたらすことができる。１つの例として、機能構造１１及び第１マーク構造１２１が、図１に示すような複数の鋸歯状の溝（１０１及び１０２）を含む場合、第１マーク構造１２１における第１誘電体層２０の厚さＴ２は、機能構造１１における第１誘電体層２０の厚さＴ１より大きい。好ましくは、第１マーク構造１２１における第１誘電体層２０の厚さＴ２の範囲は、例えば２５０ｎｍ～３５０ｎｍであってもよい。機能構造１１における第１誘電体層２０の厚さＴ１は、前記第１マーク構造１２１における第１誘電体層２０の厚さＴ２より５０ｎｍ～１００ｎｍ小さく、具体的には、前記機能構造１１における第１誘電体層２０の厚さＴ１は、１５０ｎｍ、２００ｎｍ、２５０ｎｍ又は３００ｎｍなどであり、これにより、機能構造が正常に機能することを保証しつつ、第１マーク構造１２１のパターニングコントラストを増加させることができる。例示的に、当該第１マーク構造１２１は、第１フォトリソグラフィ層による前記基板へのオーバーレイ測定マークとして、又はリソグラフィの露光時のアライメントマークとして使用することができる。

【0015】

本発明の実施例では、基板１０上に位置する機能構造１１及び第１マーク構造１２１に、それぞれ、異なる厚さの第１誘電体層２０を形成することにより、第１マーク構造１２１に位置する第１誘電体層２０の厚さが、アライメント又は測定プロセスにおける第１マーク構造のパターニング要件を満たすようになり、それによって、半導体構造１００において、第１マーク構造１２１を製作工程におけるアライメント又は測定マークとして使用する際に、より高いパターニングコントラストを有する第１マーク構造の画像を取得することができ、それにより、より高いパターニングコントラストを有する当該第１マーク構造１２１を使用して、製作工程におけるアライメント又は測定を実行することができ、即ち、アライメント又は測定の精度を向上させるとともに、製品の歩留まり及び生産効率を向上させることができる。

【0016】

１つの実施例において、図３は、本発明の実施例による別の半導体構造の概略構造図である。図３に示すように、基板１０の機能構造１１及び第１マーク構造１２１は両方とも、複数の鋸歯状の溝（１０１及び１０２）を含み、且つ機能構造１１の溝１０１及び第１マーク構造１２１は両方とも第１誘電体層２０で充填され、且つ機能構造１１の溝１０１における第１誘電体層２０の充填高さは、第１マーク構造１２１の溝１０２における第１誘電体層２０の充填高さとは異なる。

【0017】

例示的に、機能構造１１の溝１０１における第１誘電体層２０の充填高さＴ１は、第１マーク構造１２１の溝１０２における第１誘電体層２０の充填高さＴ２より小さい。この場合、基板の機能構造１１と第１マーク構造１２１の両方に第１誘電体層を形成し、当該第１誘電体層にフォトレジスト層を形成し、フォトリソグラフィ工程により機能構造１１でのフォトレジスト層を除去し、次に、エッチング工程により機能構造１１での第１誘電体層の一部を除去することにより、機能構造１１及び第１マーク構造１２１に、異なる厚さの第１誘電体層２０を形成する。このように、半導体構造１００の製造プロセスで、基板１０の機能構造１１における第１誘電体層２０をエッチバックし、基板１０の第１マーク構造１２１における第１誘電体層はエッチバックしないことにより、機能構造１１における第１誘電体層２０の厚さＴ１が、第１マーク構造１２１における第１誘電体層２０の厚さＴ２より小さくなるようにする。

【0018】

１つの実施例において、続いて図３を参照すると、機能構造１１及び第１マーク構造１２１が複数の鋸歯状の溝を含む場合、第１マーク構造１１の溝１０２における第１誘電体層２０の充填高さＴ２は、第１マーク構造１２１の溝１０２の深度と同じである。

【0019】

具体的には、溝１０２内に第１誘電体層２０の第１誘電体材料を充填し、充填された第１誘電体材料の厚さが溝１０２の深度と等しくなるようにし、即ち、第１マーク構造１２１に、第１マーク構造１２１の溝の深度と等しい厚さの第１誘電体層２０を形成し、それにより、フォトリソグラフィ及びエッチングなどのエッチバックス工程が不要であり、したがって、第１マーク構造１２１で行われる工程の数を減らすことができ、エッチバック不十分又は過剰エッチバックによる第１マーク構造１２１における第１誘電体層２０の厚さへの影響により、第１マーク構造１２１のパターニングコントラストに影響を及ぼすことを回避することができる。このように、第１マーク構造１１の溝１０２における第１誘電体層２０の充填高さＴ２が、第１マーク構造１２１の溝１０２の深度と同じである場合、工程難易度を低減し、製品の歩留まりを向上させることに有益である。

【0020】

説明の便宜上、本発明の実施例では、第１マーク構造１２１における第１誘電体層２０の厚さが、第１マーク構造１２１の溝１０２の深度と同じであることを例として、本発明の実施例の技術的解決策について例示的に説明する。

【0021】

図４は、本発明の実施例による別の半導体構造の概略構造図である。図４に示すように、第１誘電体層２０は更に、第２誘電体層３０で被覆されており、当該第２誘電体層３０の材料は、例えば、窒化シリコン、酸化シリコン、酸窒化シリコン又は炭窒化シリコンなどであってもよい。

【0022】

具体的には、機能構造１１での第１誘電体層２０及び第１マーク構造１２１での第１誘電体層２０の両方は、第２誘電体層３０で被覆されている。当該第２誘電体層３０は、機能構造１１及び第１マーク構造１２１を平坦化するために使用されることができる。この場合、機能構造１１に位置する第１誘電体層２０と第２誘電体層３０の合計厚さＴ３は、第１マーク構造１２１に位置する第１誘電体層２０と第２誘電体層３０の合計厚さＴ３’と同じである。即ち、機能構造１１における第１誘電体層２０の厚さＴ１が、第１マーク構造１２１における第１誘電体層２０の厚さＴ２より小さい場合、機能構造１１における第２誘電体層３０の厚さＴ４は、第１マーク構造１２１における第２誘電体層３０の厚さＴ５より大きく、それにより、機能構造１１に位置する第１誘電体層２０と第２誘電体層３０の合計厚さＴ３が、第１マーク構造１２１に位置する第１誘電体層２０と第２誘電体層３０の合計厚さＴ３’と同じになる。

【0023】

図５は、本発明の実施例による別の半導体構造の概略構造図である。図５に示すように、半導体構造１００は更に、基板１０上に位置する第２マーク構造１２２を備え、当該第２マーク構造１２２の特徴サイズは、機能構造１１の特徴サイズと同じであってもよく、即ち、第２マーク構造１２２の最小間隔及び／又は最小サイズは、機能構造１１の最小間隔及び／又は最小サイズと同じであってもよい。

【0024】

例示的に、図５に示すように、第２マーク構造１２２は複数の溝１０３を含み得、機能構造１１も複数の溝１０１を含み得、この場合、隣接する２つの溝１０１の間の間隔Ｌ１は、隣接する２つの溝１０３の間の最小間隔Ｌ３と等しくてもよい。ここで、第２マーク構造１２２全体のパターン形状は、機能構造１１全体のパターン形状と異なっていてもよい。例示的に、当該第２マーク構造１２２は、第２フォトリソグラフィ層による前記基板へのオーバーレイ測定マークとして、又はリソグラフィの露光時のアライメントマークとして使用することができる。

【0025】

１つの実施例において、続いて図５を参照すると、当該半導体構造１００は更に、第３誘電体層４０を含み得る。当該第３誘電体層４０は、機能構造１１における第２誘電体層３０しか被覆せず、第２マーク構造１２２における第２誘電体層３０を被覆しない。

【0026】

具体的には、第３誘電体層４０は、半導体構造１００の金属相互接続層であり、当該半導体構造１００内の各デバイス間の信号伝送を実現することができる。この場合、第３誘電体層４０は例えば、金属層であってもよく、当該金属層の材料は例えば、タングステン、コバルト又はアルミニウムであってもよい。第３誘電体層４０は、複合導電層であってもよく、例えば、窒化チタンとタングステンの複合層などであってもよい。第３誘電体層４０は、機能構造における第２誘電体層３０を被覆するが、第２マーク構造１２２における第２誘電体層３０を被覆せず、これにより、第２マーク構造１２２が製作工程を実行する際に、当該第２マーク構造１２２が第３誘電体層４０によって遮蔽されることにより、パターニングコントラストに影響を及ぼすことを回避することができる。このように、機能構造１１に第３誘電体層４０を形成し、第２マーク構造１２２に第３誘電体層４０を形成しないことにより、第２マーク構造１２２が、半導体構造１００の製作工程におけるパターニング要件を満たすようにし、それにより、第２マーク構造１２２が、より高いパターニングコントラストを有するようにすることができる。

【0027】

図６は、本発明の実施例による別の半導体構造の概略図構造である。図６に示すように、基板１０上には更に、第３マーク構造１２３が配置され、当該第３マーク構造１２３の特徴サイズは、機能構造１１の特徴サイズとは異なる。

【0028】

例示的に、図６に示すように、第３マーク構造１２３は溝構造を含むことができ、機能構造１１は、複数の鋸歯状の溝１０１を含み得、且つ隣接する２つの溝１０１の間の間隔Ｌ１は、隣接する２つの溝１０４の間の最小間隔Ｌ４とは異なり、即ち、第３マーク構造１２３の特徴サイズは、機能構造１１の特徴サイズより大きくてもよい。この場合、第３マーク構造１２３のパターン形状は、機能構造１１のパターン形状とは異なる。例示的に、当該第３マーク構造１２３は、第２フォトリソグラフィ層による第１フォトリソグラフィ層へのオーバーレイ測定マークとして、又はリソグラフィの露光時のアライメントマークとして使用することができる。

【0029】

図６を参照すると、第３マーク構造１２３の溝１０４における第１誘電体層２０の厚さＴ１’は、機能構造１１における第１誘電体層２０の厚さＴ１と同じである。即ち、機能構造１１における第１誘電体層２０をエッチバックするとき、第３マーク構造１２３における第１誘電体層２０も同時にエッチバックすることができ、これにより、第３マーク構造１２３における第１誘電体層２０が、機能構造１１における第１誘電体層２０と同じ厚さを有するようにする。

【0030】

１つの実施例において、続いて図６を参照すると、第３マーク構造１２３の溝１０４に位置する第１誘電体層２０と第２誘電体層３０の合計厚さＴ３’は、機能構造１１に位置する第１誘電体層２０と第２誘電体層３０の合計厚さＴ３と同じである。この場合、第３マーク構造１２３の溝１０４に位置する第１誘電体層２０の厚さＴ１’が、機能構造１１に位置する第１誘電体層２０の厚さＴ１と同じである場合、第３マーク構造１２３に位置する第２誘電体層３０の厚さＴ４’は、機能構造１１に位置する第２誘電体層３０の厚さＴ４と同じである。

【0031】

一方、第３マーク構造１２３に位置する第３誘電体層４０は、当該第３マーク構造１２３に位置する第２誘電体層を被覆することができ、これにより、第３マーク構造１２３の溝１０４における膜層の厚さが、機能構造１１における膜層の厚さと同じにし、第３マーク構造１２３の溝１０４以外の領域における第３誘電体層４０の高さは、第３マーク構造１２３の溝１０４における第３誘電体層の高さとは異なり、この構成により、第３マーク構造１２３のパターニングコントラストを増加させるとともに、第１マーク構造、第２マーク構造、第３マーク構造及び機能構造の製作工程間の互換性を向上させるのに有益であり、工程コストを削減することができる。

【0032】

このように、本発明の実施例による半導体構造は、基板上に位置する第１マーク構造、第２マーク構造、第３マーク構造及び機能構造を備え、且つ第１マーク構造、第２マーク構造、第３マーク構造の作用が異なる場合、第１マーク構造、第２マーク構造及び第３マーク構造に対する構造設計要件は異なる。このようにして、異なるフォトリソグラフィ層における第１マーク構造、第２マーク構造及び第３マーク構造のパターニングコントラストを増加させるとともに、第１マーク構造、第２マーク構造、第３マーク構造及び機能構造の製作工程間の互換性を向上させるのに有益であり、工程コストを削減することができる。

【0033】

本発明の実施例は更に、半導体構造の製造方法を提供し、当該製造方法は、本発明の実施例による半導体構造を製造するために使用されることができ、よって、当該製造方法は、本発明の実施例による半導体構造と同様な有益な効果を有し、同じ部分については、上記の半導体構造の説明を参照できる。

【0034】

図７は、本発明の実施例による半導体構造の製造方法のフローチャートである。図７に示すように、当該製造方法は、以下のステップを含む。

【0035】

ステップＳ７１０において、基板を提供する。

【0036】

ステップＳ７２０において、基板上に機能構造及び第１マーク構造を形成し、機能構造と第１マーク構造の特徴サイズは同じである。

【0037】

ステップＳ７３０において、機能構造及び第１マーク構造に、異なる厚さの第１誘電体層を形成する。

【0038】

例示的に、基板は、シリコン基板、窒化ガリウム基板、炭化シリコン基板又はＳＯＩ基板などの半導体基板であってもよい。この場合、エッチングにより、基板上に機能構造及び第１マーク構造のパターンをそれぞれ形成することができる。他の例では、基板上に誘電体層を形成し、前記誘電体層をエッチングして前記機能構造及び前記第１マーク構造を形成するか、前記基板及び前記誘電体層をエッチングして、前記機能構造及び前記第１マーク構造を形成することができる。形成された第１マーク構造及び機能構造は、例えば、複数の鋸歯状の溝を含み得る。ここで、機能構造における第１誘電体層の厚さは、第１マーク構造における第１誘電体層の厚さとは異なり、即ち、機能構造における第１誘電体層の厚さは、第１マーク構造における第１誘電体層の厚さより小さいか、機能構造における第１誘電体層の厚さは、第１マーク構造における第１誘電体層の厚さより大きいことができる。

【0039】

１つの実施例において、機能構造における第１誘電体層の厚さが、第１マーク構造における第１誘電体層の厚さより小さいことを例にとると、機能構造及び第１マーク構造に、異なる厚さの第１誘電体層を形成する方法は、例えば、基板上に第１誘電体層を形成し、第１誘電体層にフォトレジスト層を形成し、製作工程により機能構造におけるフォトレジスト層を除去し、エッチング工程により機能構造における第１誘電体層の一部を除去して、機能構造における第１誘電体層の厚さが、第１マーク構造における第１誘電体層の厚さより小さい第１誘電体層を形成することであってもよい。例示的に、前記第１誘電体層と前記フォトレジスト層との間には、マスク層が形成されている。

【0040】

ここで、気相堆積又は原子層堆積などの方式により、基板全体に第１誘電体材料を堆積して第１誘電体層を形成し、第１誘電体層にフォトレジストをスピンコーティングして、フォトレジスト層を形成し、フォトレジスト層に対して露光及び現像を実行した後、機能構造におけるフォトレジスト層を除去し、第１マーク構造におけるフォトレジスト層を残すことができ、この場合、対応するエッチング溶液によって機能構造における第１誘電体層をエッチングすることができ、第１マーク構造におけるフォトレジスト層が除去されてないため、第１マーク構造におけるフォトレジスト層は、第１マーク構造における第１誘電体層がエッチングされないように保護することができ、そうすると、機能構造における第１誘電体層の一部はエッチングされるが、第１マーク構造における第１誘電体層はエッチングされず、それにより、機能構造及び第１マーク構造に、異なる厚さの第１誘電体層を形成することができる。

【0041】

１つの実施例において、基板上に機能構造及び第１マーク構造を形成すると同時に、基板上に第２マーク構造及び第３マーク構造を形成することができ、当該第２マーク構造と機能構造の特徴サイズは同じであり、第３マーク構造と機能構造の特徴サイズは異なる。

【0042】

このようにして、第１マーク構造、第２マーク構造、第３マーク構造及び機能構造を一度のエッチングで同時に形成することができ、形成された第１マーク構造、第２マーク構造、第３マーク構造及び機能構造は、半導体構造において異なる役割を果たす。例示的に、機能構造は、対応するデバイスを形成することができ、第１マーク構造は、第１フォトリソグラフィ層による前記基板へのオーバーレイ測定マークとして、又はリソグラフィの露光時のアライメントマークとして使用することができ、第２マーク構造は、第２フォトリソグラフィ層による前記基板へのオーバーレイ測定マークとして、又はリソグラフィの露光時のアライメントマークとして使用することができ、当該第３マーク構造は、第２フォトリソグラフィ層による第１フォトリソグラフィ層へのオーバーレイ測定マークとして、又はリソグラフィの露光時のアライメントマークとして使用することができる。

【0043】

１つの実施例において、第１誘電体層は、第２マーク構造及び第３マーク構造にも形成され、且つ第２マーク構造に形成された第１誘電体層の厚さは、第１マーク構造に形成された第１誘電体層の厚さと同じであり、第３マーク構造に形成された第１誘電体層の厚さは、第２マーク構造に形成された第１誘電体層の厚さとは異なる。

【0044】

例示的に、各マーク構造及び機能構造上に当該第１誘電体層を形成するプロセスは、次の通りであり得る。基板上に第１誘電体材料を堆積して、第１誘電体層の全層を形成し、当該第１誘電体層上にフォトレジスト層をスピンコーティングし、当該フォトレジスト層に対して露光及び現像などの処理を実行して機能構造及び第３マーク構造におけるフォトレジスト層を除去し、機能構造及び第３マーク構造における第１誘電体層をエッチングして、機能構造及び第３マーク構造における第１誘電体層の一部を除去することにより、第３マーク構造に形成された第１誘電体層の厚さが、第１マーク構造及び第２マーク構造に形成された第１誘電体層の厚さと異なるようにする。

【0045】

１つの実施例において、図８は、本発明の実施例による別の半導体構造の製造方法のフローチャートである。図８に示すように、当該半導体構造の製造方法は、以下のステップを含む。

【0046】

ステップＳ８１０において、基板を提供する。

【0047】

ステップＳ８２０において、基板上に、機能構造、第１マーク構造、第２マーク構造及び第３マーク構造を形成し、且つ第１マーク構造、第２マーク構造及び機能構造の特徴サイズは同じであり、第３マーク構造と機能構造の特徴サイズは異なる。

【0048】

ステップＳ８３０において、第１マーク構造及び第２マーク構造に、同じ厚さの第１誘電体層を形成し、機能構造及び第３マーク構造に、第１マーク構造での第１誘電体層とは異なる厚さの第１誘電体層を形成する。

【0049】

ステップＳ８４０において、第１誘電体層上に第２誘電体層を形成し、機能構造、第１マーク構造、第２マーク構造、及び第３マーク構造に形成された第１誘電体層と第２誘電体層の合計厚さは同じである。

【0050】

ここで、機能構造、第１マーク構造、第２マーク構造、及び第３マーク構造に形成された第２誘電体層と第１誘電体層の合計厚さが同じであるようにするために、気相堆積又は原子層堆積などの方法により、第１誘電体層上に第２誘電体層を堆積して、第２誘電体層の全層を形成することができる。

【0051】

１つの実施例において、図９は、本発明の実施例による別の半導体構造の製造方法のフローチャートである。図９に示すように、当該半導体構造の製造方法は、以下のステップを含む。

【0052】

ステップＳ９１０において、基板を提供する。

【0053】

ステップＳ９２０において、基板上に、機能構造、第１マーク構造、第２マーク構造及び第３マーク構造を形成する。

【0054】

ステップＳ９３０において、第１マーク構造及び第２マーク構造に、同じ厚さの第１誘電体層を形成し、機能構造及び第３マーク構造に、第１マーク構造における第１誘電体層とは異なる厚さの第１誘電体層を形成する。

【0055】

ステップＳ９４０において、第１誘電体層上に第２誘電体層を形成し、機能構造、第１マーク構造、第２マーク構造、及び第３マーク構造に形成された第１誘電体層と第２誘電体層の合計厚さは同じである。

【0056】

ステップＳ９５０において、機能構造及び第３マーク構造に、第２誘電体層を被覆する第３誘電体層を形成し、第２マーク構造に、第２誘電体層を被覆する第３誘電体層を形成しない。

【0057】

例示的に、機能構造及び第３マーク構造に、第２誘電体層を被覆する第３誘電体層を形成し、第２マーク構造に、前記第２誘電体層を被覆する第３誘電体層を形成しないことは、具体的には、次の通りである。機能構造、第３マーク構造、及び第２マーク構造における第２誘電体層に第３誘電体層を形成し、第３誘電体層に、マスク層及びフォトレジスト層を順次形成し、製作工程により第２マーク構造におけるフォトレジスト層を除去し、エッチング工程により第２マーク構造におけるマスク層及び第３誘電体層を除去して、機能構造及び第３マーク構造における第２誘電体層を被覆する第３誘電体層を形成し、且つ当該第２マーク構造における第３誘電体層は除去され、即ち、第３誘電体層は、第２マーク構造における第２誘電体層を被覆しない。ここで、第３誘電体層は、気相堆積又は原子層堆積などの方法により、第２誘電体層上に形成することができる。

【0058】

注意されたいこととして、上記は、本発明の好ましい実施例及び応用の技術的原理に過ぎない。当業者であれば理解できるように、本発明は、本明細書に記載の特定の実施例に限定されず、当業者にとって、本発明の保護範囲から逸脱することなく、様々な明らかな変化、再調整、相互の組み合わせ、及び置換を行うことができる。よって、上記の実施例を介して本発明を比較的に詳細に説明したが、本発明は、上記の実施例に限定されず、本発明の構想から逸脱することなく、本発明はまた、多くの他の同等の実施例を含み得、本発明の範囲は、添付の特許請求の範囲によって决定される。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】