特許 7413102 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-01-04

(45)【発行日】2024-01-15

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 23/12 20060101AFI20240105BHJP

   H05K 1/02 20060101ALI20240105BHJP

【ＦＩ】

H01L23/12 Q

H01L23/12 301L

H05K1/02 J

【請求項の数】 6

(21)【出願番号】P 2020046190

(22)【出願日】2020-03-17

(65)【公開番号】P2021150361

(43)【公開日】2021-09-27

【審査請求日】2022-09-07

(73)【特許権者】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110001092

【氏名又は名称】弁理士法人サクラ国際特許事務所

(72)【発明者】

【氏名】佐野 雄一

【審査官】井上 和俊

(56)【参考文献】

【文献】米国特許出願公開第２０１８／０２８６７９７（ＵＳ，Ａ１）

【文献】特許第５２５９３８３（ＪＰ，Ｂ２）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２３／１２

Ｈ０５Ｋ １／０２

(57)【特許請求の範囲】

【請求項1】

複数の配線層を有する多層の配線基板と、
前記配線基板に搭載された第１の半導体チップと、
前記第１の半導体チップを前記配線基板に接着する接着層とを具備し、
前記配線基板に形成された配線が部分的に線幅を太くした太幅部を有し、
ここで、外部と接続するランドと接続するランド引き出し部から引き出された前記配線が、前記配線層の全層において前記配線以外の金属配線が存在しない領域を通過し、前記配線層の少なくとも１層に前記配線以外の前記金属配線が存在する部分に重なった部位を重なり部としたとき、前記重なり部から半径２００μｍ以内の範囲に、前記太幅部が設けられている半導体装置。

【請求項2】

複数の配線層を有する多層の配線基板と、
前記配線基板に搭載された第１の半導体チップと、
前記第１の半導体チップを前記配線基板に接着する接着層とを具備し、
前記配線基板に形成された配線が部分的に線幅を太くした太幅部を有し、
ここで、外部と接続するランドと接続するランド引き出し部から引き出された前記配線が、前記配線層の全層において前記配線以外の金属配線が存在しない領域を通過し、前記配線層の少なくとも１層に前記配線以外の前記金属配線が存在する部分に重なった部位を重なり部としたとき、前記接着層の端部近傍において前記重なり部から前記太幅部が設けられている範囲を第１範囲とし、前記接着層の中心部において前記重なり部から前記太幅部が設けられている範囲を第２範囲としたとき、前記第１範囲は前記第２範囲よりも大きい半導体装置。

【請求項3】

複数の配線層を有する多層の配線基板と、
前記配線基板に搭載された第１の半導体チップと、
前記第１の半導体チップを前記配線基板に接着する接着層と、
前記配線基板の、外部と接続するランドが形成された層よりも上層に設けられ、前記配線基板の表に対して垂直な方向から見て前記ランドと重なるフローティングの金属パターンと、を具備し、
前記配線基板に形成された配線が部分的に線幅を太くした太幅部を有し、
前記金属パターンは、少なくとも２つの層で異なったパターンを有する半導体装置。

【請求項4】

前記太幅部を有する前記配線は、１ＧＨｚ以上の信号を流す、インピーダンスコントロールが必要な高速配線である、請求項１から３の何れか１項記載の半導体装置。

【請求項5】

前記太幅部は、前記配線基板の表面に対して垂直な方向から見て、前記接着層の端部近傍にのみ設けられている請求項１または３の何れか１項記載の半導体装置。

【請求項6】

前記太幅部の線幅は、４０μｍ乃至６０μｍである、請求項１乃至５の何れか１項記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体装置に関する。

【背景技術】

【0002】

半導体装置の小型化、高速化、高機能化等を実現するために、１つのパッケージ内に複数の半導体チップを積層して封止した構造の半導体記憶装置等の半導体装置が実用化されている。半導体記憶装置は、例えば配線基板上にＦＯＤ（Ｆｉｌｍ Ｏｎ Ｄｅｖｉｃｅ）材によりコントローラチップを埋め込みつつ接着し、ＦＯＤ材上にメモリチップを多段に積層した構造を備えている。

【0003】

このような半導体装置においては、メモリチップの積層数が増加している。多段に積層されたＦＯＤ材を具備する半導体装置では、熱ストレス等によりＦＯＤ材に応力集中した部分に亀裂が生じる可能性がある。

【0004】

一方、例えばＰＣＩｅ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｅｘｐｒｅｓｓ）などの高速配線の場合、周波数が例えば１ＧＨｚ以上の信号を流すためインピーダンスコントロールが必要とされ、その亀裂の影響を受けにくくするために線幅を太くすることは難しい。

【先行技術文献】

【特許文献】

【0005】

【文献】米国特許出願公開２０１８／０２５３３７５号明細書

【発明の概要】

【発明が解決しようとする課題】

【0006】

本発明が解決しようとする課題は、インピーダンスコントロールが必要とされる高速配線の場合であっても、半導体チップを配線基板に接着する接着層の亀裂に起因する影響を小さくすることを可能にした半導体装置を提供することにある。

【課題を解決するための手段】

【0007】

実施形態の半導体装置は、複数の配線層を有する多層の配線基板と、前記配線基板に搭載された第１の半導体チップと、前記第１の半導体チップを前記配線基板に接着する接着層とを具備し、前記配線基板に形成された配線が部分的に線幅を太くした太幅部を有し、ここで、外部と接続するランドと接続するランド引き出し部から引き出された前記配線が、前記配線層の全層において前記配線以外の金属配線が存在しない領域を通過し、前記配線層の少なくとも１層に前記配線以外の前記金属配線が存在する部分に重なった部位を重なり部としたとき、前記重なり部から半径２００μｍ以内の範囲に、前記太幅部が設けられている。

【図面の簡単な説明】

【0008】

【図1】実施形態に係る半導体装置の構成を示す断面図。

【図2】実施形態に係る配線基板の要部構成を示す断面図。

【図3】実施形態に係る配線基板の要部構成を示す平面図。

【図4】実施形態に係る配線基板の要部構成を示す平面図。

【図5】実施形態に係る配線基板の要部構成を示す平面図。

【図6】フローティングパターンを有していない場合のランド部の構成例を示す図。

【発明を実施するための形態】

【0009】

以下、実施形態に係る図面を参照して説明する。なお、各図面において、実質的に同一の構成部位には同一の符号を付し、その説明を一部省略する場合がある。図面は模式的なものであり、厚さと平面寸法との関係、各部の厚さの比率等は現実のものとは異なる場合がある。説明中の上下等の方向を示す用語は、特に明記が無い場合には後述する基板の半導体チップ搭載面を上とした場合の相対的な方向を示し、重力加速度方向を基準とした現実の方向とは異なる場合がある。

【0010】

図１は、実施形態に係る半導体装置（半導体パッケージ）を示す断面図である。図１に示す半導体パッケージ１は、配線基板２と、配線基板２上に搭載された第１の半導体チップ３と、第１の半導体チップ３を埋め込みつつ配線基板２に接着する第１の接着層（ＦＯＤ）４と、第１の接着層４と接着している、電極を具備しない第２の半導体チップ５上に固着された複数の第３の半導体チップ６の積層体７と、第１の半導体チップ３や第３の半導体チップ６の積層体７等を封止するように配線基板２上に設けられた封止樹脂層８とを具備している第２の半導体チップ５はスペーサ基板でありシリコンウェハが用いられるが、他にポリイミド等の樹脂やガラス等の板をスペーサ基板として用いても良い。

【0011】

配線基板２は、例えば絶縁性樹脂基板や絶縁性セラミックス基板等の表面に設けられた配線層９や内部に設けられた配線層１０等から構成された配線網を有するものであり、具体的にはガラス－エポキシ樹脂のような絶縁樹脂を使用したプリント配線板等が挙げられる。配線層９、１０は、例えば銅や銅合金、金や金合金等の金属材料により構成される。配線基板２は、外部端子の形成面等となる第１の面２ａと、半導体チップ３、５、６の搭載面となる第２の面２ｂとを有している。

【0012】

配線基板２の第２の面２ｂ上には、第１の半導体チップ３が搭載されており、第１の半導体チップ３は第１の接着層（ＦＯＤ）４内に埋め込まれつつ配線基板２のチップ搭載領域に接着されている。第１の半導体チップ３としては、例えば第３の半導体チップ６として用いられる半導体メモリチップと外部機器との間でデジタル信号を送受信するコントローラチップやインターフェースチップ、ロジックチップ、ＲＦチップ等のシステムＬＳＩチップが挙げられるが、これに限定されるものではない。

【0013】

第１の半導体チップ３の電極（図示せず）は、ボンディングワイヤ１１を介して配線基板２の配線層９と電気的に接続されている。コントローラチップ等の第１の半導体チップ３を配線基板２上に直接搭載することによって、第１の半導体チップ３と配線基板２との間の配線長を短縮することができる。これによって、第１の半導体チップ３と配線基板２との間の信号転送速度の向上等が図られ、半導体パッケージ１の高速化対応が可能になる。さらに、第１の半導体チップ３が第１の接着層４内に埋め込まれているため、配線基板２に対する第３の半導体チップ６の搭載性を低下させたり、またパッケージサイズの小型化等を妨げることもない。従って、小型で高速デバイスに対応させた半導体パッケージ１を提供することが可能になる。

【0014】

コントローラチップ等の第１の半導体チップ３の外形形状は、半導体メモリチップ等の第３の半導体チップ６のそれに比べて小さいことが一般的である。そこで、配線基板２上に搭載された第１の半導体チップ３を第１の接着層４内に埋め込んだ上で、第１の接着層４上に複数の第３の半導体チップ６を積層して搭載している。第３の半導体チップ６の具体例としては、ＮＡＮＤ型フラッシュメモリのような半導体メモリチップが挙げられるが、これに限られるものではない。本実施形態においては、４個の半導体メモリチップが第３の半導体チップ６として積層して搭載されている。なお、第３の半導体チップ６の積層数は４段に限らない。

【0015】

第１の接着層４上に搭載された複数の第２の半導体チップ６のうち、１段目から４段目までの第２の半導体チップ６はそれぞれの電極が露出するように、第１の方向（図中、紙面右方向）に電極が配列された端部をずらして階段状に積層されている。

【0016】

複数の第３の半導体チップ６のうち、１段目の第３の半導体チップ６は電極を具備しない第２の半導体チップ５を介して第１の接着層４上に固着されている。第３の半導体チップ６には、一般的なＤＡＦ（Ｄｉｅ Ａｔｔａｃｈ Ｆｉｌｍ）等の接着剤が用いられており、図１では図示を省略したＤＡＦ等の接着剤によって、下側に位置する第３の半導体チップ６に固着されている。第３の半導体チップ６の電極（図示せず）は、ボンディングワイヤ１２を介して配線基板２の配線層９と電気的に接続されている。電気特性や信号特性が等しい電極パッドに関しては、配線基板２の配線層９と複数の第３の半導体チップ６の電極パッドとをボンディングワイヤ１２で順に接続することができる。すなわち、１段目から４段目までの第３の半導体チップ６の電極は、ボンディングワイヤ１２で順に接続し、１段目の第３の半導体チップ６の電極と配線基板２の配線層９とをボンディングワイヤ１２で接続している。第３の半導体チップ６の厚みは例えば、３０μｍから１００μｍである。

【0017】

配線基板２の第２の面２ｂ上には、第１の半導体チップ３や第３の半導体チップ６の積層体７をボンディングワイヤ１１、１２と共に封止するように、エポキシ樹脂等の絶縁樹脂を用いた封止樹脂層８が例えばモールド成形されている。これらの構成要素によって、実施形態の半導体パッケージ１が構成されている。

【0018】

次に、図２を参照して半導体パッケージ１の配線基板２の構成について説明する。図２は、配線基板２及び第１の接着層４の端部近傍の断面構成を示している。図２に示すように、配線基板２は、第１層Ｌ１、第２層Ｌ２、第３層Ｌ３、第４層Ｌ４の４層の配線層を有する多層の配線基板２とされている。

【0019】

第１層Ｌ１には、金属、例えば銅からなる配線２１が形成されている。同様に、第２層Ｌ２には配線２２、第３層Ｌ３には配線２３、第４層Ｌ４には配線２４が形成されている。ここで、図中符号Ｃで示す第１の接着層４の端部近傍の領域には、第１層Ｌ１に配線２１が形成されているが、第２層Ｌ２、第３層Ｌ３、第４層Ｌ４には配線が形成されていない。なお、第１の接着層４の端部近傍の領域においては、端部近傍以外の領域、つまり第１の接着層４の中央の領域等に比べて、第１の接着層４に亀裂が発生し易い。

【0020】

図３は、配線基板２の配線構成を示す模式平面図である。第１層Ｌ１から第４層Ｌ４までの層を全て重ねたと仮定したとき、何らかの金属の配線パターンがある部分は縦線で表している。なお、図３では配線２１を簡略化のため２本のみ示してあるが、実際には多数設けられている。第１層Ｌ１には配線２１とランド引き出し部２１ｃが設けられている。配線２１は、ランド２１ｂのランド引き出し部２１ｃに接続されている。また、配線２１のランド引き出し部２１ｃへの接続端部側には、その他の部分より線幅を太くした太幅部２１ａが設けられている。

【0021】

第２層Ｌ２、第３層Ｌ３のランドについては、ランド引き出し部２１ｃへと垂直方向に沿って接続するビア２４が設けられている。第４層Ｌ４のランド２１ｂは点線で表している。第１の接着層４の端部の位置を破線で表している。破線を境に第１の接着層４の内部と外部に分かれる。本実施形態では、配線２１の線幅は、例えば３０μｍとされており、太幅部２１ａの線幅は、例えば５０μｍとされている。なお、太幅部２１ａの線幅は、例えば４０μｍ乃至６０μｍ等としてもよい。太幅部２１ａの太幅とは、太幅にすることを意識して設計されたものを言い、製造上の誤差等によって、例えば数ミクロン程度太幅になっているものは含まない。第４層Ｌ４のランド２１ｂに外部と接続するためのはんだボール等が設けられる。

【0022】

また、第１層Ｌ１に形成されている配線２１は、例えばＰＣＩｅ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｅｘｐｒｅｓｓ）などの高速配線であり、周波数が例えば１ＧＨｚ以上の信号を流す配線であって、インピーダンスコントロールが必要な配線とされている。このため、配線２１の線幅は、必要とされる電気性能を得るために制限される。本実施例の場合、例えば、配線２１の線幅は、例えば３５μｍとすると、必要とされる電気性能の一部を満たさなくなるため、上記したとおり配線２１の線幅を例えば３０μｍとしている。一例であり、高速配線の線幅はこれに限られるものではない。高速配線は第１半導体チップ３と接続する。第１層Ｌ１には他にも図示しない信号線等が設けられる。信号線を流れる信号の周波数は高速配線を流れる信号の周波数よりも低い。

【0023】

図２にＣで示した領域には、第２層Ｌ２、第３層Ｌ３、第４層Ｌ４には金属の配線が形成されていない。このように、第１層Ｌ１、第２層Ｌ２、第３層Ｌ３、第４層Ｌ４のいずれにも金属の配線が形成されていない領域を、図３には、白抜きで領域として示してある。図３に示すように、第４層Ｌ４のランド２１ｂが形成された領域を囲むように第１層Ｌ１（配線２１を除く）、第２層Ｌ２、第３層Ｌ３、第４層Ｌ４、に配線がない領域が形成されている。これは、ランド２１ｂとの容量結合を抑制するためなどの理由による。

【0024】

このように、ある１つの層に着眼した際に、上下層（他の層）に金属からなる配線が形成されていない部分は、配線基板２としての強度が低くなる。このため、配線基板２に接着された第１の接着層４に亀裂が生じてここに応力が加わった場合等には、この部分まで亀裂が伸びる場合がある。特に、第１層Ｌ１では、第１の接着層４の端部の直近に位置するため、その亀裂の発生による応力が直接加わりやすい。

【0025】

このため、本実施形態では、第１層Ｌ１、第２層Ｌ２、第３層Ｌ３、第４層Ｌ４のいずれにも配線が形成されていない図３の白抜きの領域内及び、第１層Ｌ１、第２層Ｌ２、第３層Ｌ３、第４層Ｌ４の少なくとも一層に配線のある部分と重なった部位（図３に示す点Ａ）から半径２００μｍ以内の範囲（図３に示す点Ｂまでの範囲）の配線２１を太幅部２１ａとしている。なお、半径２００μｍ以内の範囲とは、最大とした際の範囲を示しており、これより狭い範囲、例えば、例えば半径１００μｍ以内の範囲を太幅部２１ａとしてもよい。特に、第１の接着層４に亀裂が発生し易い第１の接着層４の端部近傍以外の部位では、太幅部２１ａとする範囲を狭くしてもよい。例えば、第１の接着層４の端部近傍では太幅部２１ａとする範囲は半径２００μｍであり、第１の接着層４の端部近傍以外の部位、例えば第１の接着層４の中心部付近では半径１００μｍであってもよい。あるいは、第１の接着層４の端部近傍以外の部位では、太幅部２１ａを形成しなくてもよい。

【0026】

換言すると、配線基板２の、上下層に配線の無い領域に形成されたランド２１ｂのランド引き出し部２１ｃから引き出された配線２１が、上下層に配線のある部分に重なった部位Ａから半径２００μｍ以内の範囲に、太幅部２１ａが設けられた構成となっている。これによって、配線基板２の強度が低くなる部分において、太幅部２１ａにより配線基板２を強化することができるようになっている。

【0027】

なお、上記した上下層に配線のある部分に重なった部位Ａにおける上下層の配線とは、各層間のノイズシールドとして作用するグランド配線の場合が多いが、電源配線、他の層の信号配線等も含まれる。但し、円形の島状等に形成され、他の配線と電気的に接続されていないフローティングの金属パターンは含まない。

【0028】

上記のように、配線２１の一部に太幅部２１ａに設けることで、ＰＣＩｅ等のインピーダンスコントロールが必要な配線であっても、電気性能を確保することができる。前述したとおり、本実施形態では、配線２１の線幅を、全体に太くすると、必要とされる電気性能の一部を満たさなくなる。このため、配線２１の線幅を、全体に太くして配線基板２を強化することはできず、上記したとおり配線２１の線幅を基本的に３０μｍとしている。

【0029】

例えば、周波数４ＧＨｚにおけるディファレンシャルリターンロス（Ｄｉｆｆｅｒｅｎｔｉａｌ Ｒｅｔｕｒｎ Ｌｏｓｓ）等において、例えば配線２１の線幅が３０μｍのとき、上記の範囲内に線幅が５０μｍの太幅部２１ａを設けても必要とされる電気性能を確保することができる。

【0030】

以上のように、本実施形態の半導体パッケージ１では、インピーダンスコントロールが必要とされる高速な配線２１の場合であっても、第１の半導体チップ３を配線基板２に接着する第１の接着層（ＦＯＤ）４の亀裂が配線基板２にまで進展しないように、配線基板２を強化することができる。

【0031】

なお、以上の説明では、配線基板２の第１層Ｌ１について説明したが、第１層Ｌ１以外の層、例えば、第２層Ｌ２、第３層Ｌ３、第４層Ｌ４等についても同様にして適用することができる。

【0032】

次に、図４，図５を参照して、前述した円形の島状等に形成され、他の配線と電気的に接続されていないフローティングの金属パターン３０ｂ、３０ｃについて説明する。前述したとおり、図３に示した白抜きの領域内は、他の層（図３の場合、第１層Ｌ１（配線２１を除く）、第２層Ｌ２、第３層Ｌ３、第４層Ｌ４）に配線が形成されていない領域となっている。このように、１つの層内に、配線が形成されていない比較的広い領域があると、その部分にへこみ等が生じる場合がある。このため、配線が形成されていない他の層に、例えば図４に示すように、白抜きの領域内に位置するように、フローティングの金属パターン３０ｂを設けることがある。なお、金属パターン３０ａは、第４層Ｌ４から第１層Ｌ１の引き出し部２１ｃまで導通している。

【0033】

一つの比較例として説明するフローティングの金属パターンは、各層とも同様なパターン配列及び大きさで設けられている。これに対して、本実施形態では、例えば、第２層Ｌ２に、図４に示すパターン配列及び大きさのフローティングの金属パターン３０ｂを設け、第２層Ｌ２以外の層、例えば、第３層Ｌ３や第１層Ｌ１に、図５に示すパターン配列及び大きさのフローティングの金属パターン３０ｃを設けている。

【0034】

上記のように、異なるパターン配列及び大きさのフローティングの金属パターン３０ｂ及びフローティングの金属パターン３０ｃを配線基板２の異なる層に設けることにより、これらが重なった際に、白抜きの領域内の金属パターンの無い領域を少なくすることができる。このような構成とすることによって、配線基板２に局所的に強度が弱くなる部位が生じることを抑制することができ、第１の半導体チップ３を配線基板２に接着する第１の接着層（ＦＯＤ）４の亀裂が配線基板２にまで伸展しないように、配線基板２を強化することができる。

【0035】

また、一つの比較例として、図６にフローティングパターンを有していない場合の第１層Ｌ１から第４層Ｌ４までのランド部の実施形態を示す。斜線または縦線は金属の配線パターンがあることを示す。第４層Ｌ４のランドの周りには金属のパターンがおかれない。第４層Ｌ４から第１層Ｌ１まではビアを介して接続される。第１層Ｌ１、第２層Ｌ２、第３層Ｌ３では、金属の配線がおかれない部分が大きい。このような構成であると配線基板２の強度が弱くなってしまうことがある。

【0036】

以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0037】

１……半導体パッケージ、２……配線基板、３……第１の半導体チップ、４……第１の接着層（ＦＯＤ）、５……第２の半導体チップ、６……第３の半導体チップ、７……積層体、８……封止樹脂層、９，１０……配線層、１１，１２……ボンディングワイヤ、２１……配線（第１層）、２１ａ……太幅部、２１ｂ……ランド、２１ｃ……ランド引き出し部、２２……配線（第２層）、２３……配線（第３層）、２４……配線（第４層）、Ｌ１……第１層、Ｌ２……第２層、Ｌ３……第３層、Ｌ４……第４層。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】