特許 7414791 光電変換装置、機器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-01-05

(45)【発行日】2024-01-16

(54)【発明の名称】光電変換装置、機器

(51)【国際特許分類】

   H01L 27/146 20060101AFI20240109BHJP

   H04N 25/70 20230101ALI20240109BHJP

【ＦＩ】

H01L27/146 D

H04N25/70

【請求項の数】 17

(21)【出願番号】P 2021198362

(22)【出願日】2021-12-07

(65)【公開番号】P2023084281

(43)【公開日】2023-06-19

【審査請求日】2022-08-15

(73)【特許権者】

【識別番号】000001007

【氏名又は名称】キヤノン株式会社

(74)【代理人】

【識別番号】110002860

【氏名又は名称】弁理士法人秀和特許事務所

(72)【発明者】

【氏名】山崎 和男

(72)【発明者】

【氏名】小林 秀央

【審査官】小山 満

(56)【参考文献】

【文献】特開２０１２－０８９７３９（ＪＰ，Ａ）

【文献】特開２０２１－１５０８９８（ＪＰ，Ａ）

【文献】特開２０１１－１１４７３１（ＪＰ，Ａ）

【文献】特開２０１９－１２９３２２（ＪＰ，Ａ）

【文献】特開２０１８－００７０００（ＪＰ，Ａ）

【文献】特開２０１９－１０２９４７（ＪＰ，Ａ）

【文献】特開２０１５－１３８８６２（ＪＰ，Ａ）

【文献】特開２０１９－０６７９３１（ＪＰ，Ａ）

【文献】特開２０１７－１８８８４２（ＪＰ，Ａ）

【文献】特開２０１４－０２２５６１（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２７／１４６

Ｈ０４Ｎ ２５／７０

(57)【特許請求の範囲】

【請求項1】

第１の基板と第２の基板とが積層された光電変換装置であって、
前記第１の基板は、画素信号を取得する光電変換素子を有する画素領域を有し、
前記第２の基板は、前記画素信号を処理し、デジタル信号を取得して前記デジタル信号のデジタル信号処理を行う処理回路を有し、
複数の配線層を含む配線であって、前記画素領域における複数の画素に共通に接続する共通配線である第１の配線が配置されており、
複数の配線層を含む配線であって、前記処理回路に電源電圧を供給する配線である第２の配線が配置されており、
前記第１の配線と前記第２の配線との間に、前記第１の配線および前記第２の配線のいずれにも電気的に接続しないシールド配線の少なくとも一部が配置されており、
前記シールド配線は、前記第２の基板の平面視で前記処理回路と重なる位置に設けられている、
ことを特徴とする光電変換装置。

【請求項2】

前記第１の配線は、前記画素領域の電源配線である、
ことを特徴とする請求項１に記載の光電変換装置。

【請求項3】

前記第１の配線は、前記画素領域のグランド配線である、
ことを特徴とする請求項１に記載の光電変換装置。

【請求項4】

前記第１の配線は、前記画素領域の垂直出力線である、
ことを特徴とする請求項１に記載の光電変換装置。

【請求項5】

前記第１の配線は、前記画素領域の制御線である、
ことを特徴とする請求項１に記載の光電変換装置。

【請求項6】

前記第２の配線は、前記処理回路のグランド配線とは異なる配線であり、かつ、前記処
理回路の電源配線である、
ことを特徴とする請求項１から５のいずれか１項に記載の光電変換装置。

【請求項7】

前記第２の配線は、前記処理回路のグランド配線である、
ことを特徴とする請求項１から５のいずれか１項に記載の光電変換装置。

【請求項8】

前記第１の配線は、前記第１の基板と前記第２の基板とを接続する接続領域を有し、
前記シールド配線の少なくとも一部は、前記接続領域と前記第２の配線との間に配置されている、
ことを特徴とする請求項１から７のいずれか１項に記載の光電変換装置。

【請求項9】

前記シールド配線の少なくとも一部は、前記第２の基板に配置されている、
ことを特徴とする請求項１から８のいずれか１項に記載の光電変換装置。

【請求項10】

前記シールド配線の少なくとも一部は、前記第１の基板に配置されている、
ことを特徴とする請求項１から９のいずれか１項に記載の光電変換装置。

【請求項11】

前記第２の基板は、前記光電変換装置の外部から電圧が供給されるパッドを有し、
前記シールド配線の少なくとも一部は、前記第２の配線のうち前記パッドと前記処理回路とを接続する部分と、前記第１の配線との間に配置されている、
ことを特徴とする請求項１から１０のいずれか１項に記載の光電変換装置。

【請求項12】

前記第２の基板は、前記処理回路に制御信号を供給するタイミング発生回路を有し、
前記シールド配線は、前記タイミング発生回路のグランド配線に接続されている、
ことを特徴とする請求項１から１１のいずれか１項に記載の光電変換装置。

【請求項13】

前記処理回路は、前記デジタル信号のノイズ信号と前記デジタル信号の光電変換信号との差分処理を行う回路である、
ことを特徴とする請求項１から１２のいずれか１項に記載の光電変換装置。

【請求項14】

前記処理回路は、前記デジタル信号に対するゲイン調整を行う回路である、
ことを特徴とする請求項１から１３のいずれか１項に記載の光電変換装置。

【請求項15】

前記処理回路は、前記デジタル信号に対するオフセット調整を行う回路である、
ことを特徴とする請求項１から１４のいずれか１項に記載の光電変換装置。

【請求項16】

前記処理回路は、前記デジタル信号のデータの並び替えを行う回路である、
ことを特徴とする請求項１から１５のいずれか１項に記載の光電変換装置。

【請求項17】

請求項１から１６のいずれか１項に記載の光電変換装置を備える機器であって、
前記光電変換装置に対応した光学装置、
前記光電変換装置を制御する制御装置、
前記光電変換装置から出力された信号を処理する処理装置、
前記光電変換装置で得られた情報を表示する表示装置、
前記光電変換装置で得られた情報を記憶する記憶装置、および、
前記光電変換装置で得られた情報に基づいて動作する機械装置、の少なくともいずれかをさらに備えることを特徴とする機器。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、光電変換装置、機器に関する。

【背景技術】

【0002】

デジタルスチルカメラなどに用いられる固体撮像素子として、ＣＭＯＳイメージセンサが知られている。ＣＭＯＳイメージセンサでは、ウエハレベルまたはチップレベルでＬＳＩ同士を張り合わせて積層化することにより、高機能なＬＳＩを１チップ化することが行われている。しかしながら、半導体同士を近接させた場合には、互いの素子の動作により発生するクロストークの影響によって画質の悪化の問題が生じる。

【0003】

特許文献１では、画素基板と、画素基板に積層される信号処理基板とを備える固体撮像素子（光電変換装置）の画素基板において、垂直信号線の上層に第１の配線が配置される技術が開示されている。特許文献１によれば、第１の配線がシールド配線として配置されることで、上下の素子間で発生するクロストークを抑制している。

【先行技術文献】

【特許文献】

【0004】

【文献】特開２０１５－１３８８６２号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

特許文献１では、第１の配線として、画素基板における制御線、グランド配線または電源配線を用いている。このため、第１の配線と垂直出力線でクロストークが生じる可能性があり、制御線、グランド配線または電源配線の電流または電圧が変化してしまう。その結果、間接的に画素信号の出力レベルが変動し、画質の劣化が発生する可能性がある。

【0006】

そこで、本発明は、複数の基板が積層された光電変換装置において、制御線、グランド配線または電源配線などにおいて生じるクロストークを抑制することを目的とする。

【課題を解決するための手段】

【0007】

本発明の１つの態様は、
第１の基板と第２の基板とが積層された光電変換装置であって、
前記第１の基板は、画素信号を取得する光電変換素子を有する画素領域を有し、
前記第２の基板は、前記画素信号を処理し、デジタル信号を取得して前記デジタル信号のデジタル信号処理を行う処理回路を有し、
複数の配線層を含む配線であって、前記画素領域における複数の画素に共通に接続する共通配線である第１の配線が配置されており、
複数の配線層を含む配線であって、前記処理回路に電源電圧を供給する配線である第２の配線が配置されており、
前記第１の配線と前記第２の配線との間に、前記第１の配線および前記第２の配線のいずれにも電気的に接続しないシールド配線の少なくとも一部が配置されており、
前記シールド配線は、前記第２の基板の平面視で前記処理回路と重なる位置に設けられている、
ことを特徴とする光電変換装置である。

【発明の効果】

【0008】

本発明によれば、複数の基板が積層された光電変換装置において、制御線、グランド配線または電源配線などにおいて生じるクロストークを抑制することができる。

【図面の簡単な説明】

【0009】

【図1】実施形態１に係る画素基板を説明する図である。

【図2】実施形態１に係る信号処理基板を説明する図である。

【図3】実施形態１に係る各基板の駆動タイミングを説明する図である。

【図4】実施形態１に係る配線の配置を説明する図である。

【図5】実施形態１に係る固体撮像素子の層構成を説明する図である。

【図6】実施形態２に係る固体撮像素子の層構成を説明する図である。

【図7】実施形態３に係る機器を説明する図である。

【発明を実施するための形態】

【0010】

以下、図面を用いながら実施形態を説明する。以下に述べる各実施形態では、光電変換装置の一例として、固体撮像素子（撮像装置）を中心に説明する。ただし、各実施形態は、固体撮像素子（撮像装置）に限られるものではなく、光電変換装置の他の例にも適用可能である。例えば、測距装置（焦点検出やＴＯＦ（Ｔｉｍｅ Ｏｆ Ｆｌｉｇｈｔ）を用いた距離測定等の装置）、測光装置（入射光量の測定等の装置）などがある。

【0011】

＜実施形態１＞
実施形態１に係る固体撮像素子（光電変換装置）では、画素基板（画素チップ）と信号処理基板（信号処理チップ）とが積層されている。以下では、信号処理基板に対して画素基板が積層される方向を「積層方向」と称する。

【0012】

［画素基板について］
図１Ａは、実施形態１に係る画素基板（画素チップ）のブロック図である。図１Ａは、画素基板を積層方向から見た図である。画素基板では、半導体基板１（例えば、シリコン基板）において画素信号を取得する画素２０が２次元的に配列されることにより、画素領域２が形成されている。

【0013】

また、図１Ｂに示すように、画素２０は、フォトダイオード１１（光電変換素子）と複数の画素トランジスタを有している。複数の画素トランジスタは、転送トランジスタ１３、リセットトランジスタ１４、増幅トランジスタ１５、セレクトトランジスタ１６である。

【0014】

転送トランジスタ１３のゲート端子は、転送制御線１７に接続している。リセットトランジスタ１４のゲート端子は、リセット制御線１８に接続している。セレクトトランジスタ１６のゲート端子は、セレクト制御線１９に接続している。セレクトトランジスタ１６のソース端子は、垂直出力線３８に接続している。

【0015】

また、リセットトランジスタ１４のドレイン端子、および増幅トランジスタ１５のドレイン端子は、第１配線２１（電源）に接続されている。フォトダイオード１１のアノード端子は第２配線２２（グランド）に接続されている。複数の画素トランジスタそれぞれのバックゲート端子は、第２配線２２（グランド）に接続されている。第１配線２１は電源と接続する電源配線（画素領域２の電源配線）であり、第２配線２２はグランドに接続する配線（画素領域２のグランド配線）である。第１配線２１は、画素２０に対して第１電源電圧を供給する配線である。第２配線２２は、画素２０に対して第２電源電圧を供給する配線である。本実施形態では、第１電源電圧は、ＶＤＤ（Ｖｏｌｔａｇｅ Ｄｒａｉｎ）であり、第２電源電圧は、グランド電圧（０Ｖの電圧）であるとする。なお、本実施形態では、第２配線２２は、グランドと接続しているグランド配線であるとするが、第１配線２１が接続する電源以外と接続していればよい。つまり、第２配線２２は、第１配線２１とは異なる電源電圧を供給する配線であればよい（第１電源電圧と第２電源電圧とが異なればよい）。

【0016】

図１Ａおよび図１Ｂに示すように、転送制御線１７、リセット制御線１８、セレクト制御線１９、第１配線２１、および第２配線２２のそれぞれは、行方向の複数の画素２０において共通する共通配線として当該複数の画素２０に接続する。また、第１配線２１、第２配線２２、および垂直出力線３８のそれぞれは、列方向の複数の画素２０に共通する共通配線として当該複数の画素２０に接続する。このため、クロストークによって、これらの共通配線において電圧（または電流）が変化した場合には、複数の画素２０が取得する画像に縦縞または横縞が発生する（画質の劣化が発生する）。

【0017】

なお、クロストークによる画質の劣化は、制御線（リセット制御線１８、転送制御線１７、セレクト制御線１９）、または垂直出力線３８の電圧が変動した場合だけでなく、電源またはグランドの電圧が変動した場合も発生する。これは、第１配線２１が、増幅トランジスタ１５およびリセットトランジスタ１４のドレイン端子に接続されており、第２配線２２が、フォトダイオード１１のアノードや各トランジスタのバックゲート端子に接続されているからである。つまり、電源またはグランドの電圧が変動すると、垂直出力線３８の電圧が変動するためである。

【0018】

［信号処理基板について］
図２は、信号処理基板（信号処理チップ）のブロック図である。図２は、信号処理基板を積層方向から見た図である。信号処理基板は、ＡＤ変換回路３１－１，３１－２、処理回路３２－１，３２－２、タイミング発生回路３３、および電圧発生回路３４を、半導体基板３（シリコン基板）上に有する。

【0019】

ＡＤ変換回路３１－１とＡＤ変換回路３１－２は、画素基板（画素２０）から取得する画素信号をアナログ信号からデジタル信号に変換する。処理回路３２－１と処理回路３２－２は、デジタル信号に変換された画素信号に対する処理（画素信号に応じた処理）を実行する。ＡＤ変換回路３１－１とＡＤ変換回路３１－２は、上下対称に配置されている。処理回路３２－１と処理回路３２－２は、上下対称に配置されている。例えば、奇数列の画素２０に対する処理を下側のＡＤ変換回路３１－１および処理回路３２－１が行い、偶数列の画素２０に対する処理を下側のＡＤ変換回路３１－２および処理回路３２－２が行う。また、固体撮像素子がベイヤー配列のセンサの場合には、画素２０がＧｒＧｂとＲＢのいずれの画素であるかに応じて、ＡＤ変換回路３１－１と処理回路３２－１（ＡＤ変換回路３１－２と処理回路３２－２）が当該画素２０に処理を行うかが決定されてもよい。

【0020】

タイミング発生回路３３は、ＡＤ変換回路３１－１，３１－２、および処理回路３２－１，３２－２に制御信号を供給している。電圧発生回路３４は、ＡＤ変換回路３１－１，３１－２、および処理回路３２－１，３２－２に基準電圧を供給している。なお、タイミング発生回路３３と電圧発生回路３４は、基準電圧や制御信号を画素基板にも供給している。

【0021】

なお、以下では、ＡＤ変換回路３１－１とＡＤ変換回路３１－２とを区別する必要がない場合には、ＡＤ変換回路３１－１とＡＤ変換回路３１－２とをまとめて「ＡＤ変換回路３１」と称する。同様に、処理回路３２－１と処理回路３２－２とを区別する必要がない場合には、処理回路３２－１と処理回路３２－２とをまとめて「処理回路３２」と称する。

【0022】

［駆動タイミングについて］
図３は、画素基板および信号処理基板のそれぞれの駆動タイミング（信号の信号レベルの変化）を説明するタイミングチャートである。

【0023】

以下において、転送トランジスタ１３、リセットトランジスタ１４、セレクトトランジ
スタ１６は、それぞれにタイミング発生回路３３から供給される制御信号に応じて動作する。これらのトランジスタは、Ｈｉｇｈレベル（以下、Ｈレベル）の信号が制御信号として供給されると、導通（オン）状態に変化する。また、これらのトランジスタは、Ｌｏｗレベル（以下、Ｌレベル）の信号が制御信号として供給されると、非導通（オフ）状態に変化する。

【0024】

図３は、信号ＰＲＥＳ、信号ＰＳＥＬ、信号ＰＴＸ、信号Ｖ１、信号ＶＲＡＭＰ、信号ＣＯＭＰＯＵＴの時刻変化に応じた電圧変化（信号レベルの変化）を示している。

【0025】

信号ＰＲＥＳ、信号ＰＳＥＬ、信号ＰＴＸは、それぞれ順に、図１に示すリセット制御線１８、セレクト制御線１９、転送制御線１７に供給される制御信号である。信号Ｖ１は、垂直出力線３８の出力信号である。信号ＶＲＡＭＰは、ランプ信号（時間とともに電圧が変化する参照信号）である。信号ＶＲＡＭＰは、本実施形態では、電圧発生回路３４で生成される。信号ＣＯＭＰＯＵＴは、ＡＤ変換回路３１の内部における比較回路（コンパレータ）が出力する信号である。信号ＤＯＵＴは、処理回路３２の信号処理の動作を制御する信号であう。

【0026】

まず、時刻ｔ１より以前の時刻で、信号ＰＲＥＳの信号レベルがＨレベルにされると、画素２０のリセットトランジスタ１４がオン状態に変化する。これにより、増幅トランジスタ１５のゲート電圧が、リセットレベルの電圧にリセットされる。

【0027】

時刻ｔ１において、信号ＰＳＥＬの信号レベルがＨレベルにされると、セレクトトランジスタ１６がオン状態に変化する。すると、増幅トランジスタ１５には、垂直出力線３８およびセレクトトランジスタ１６を介して、電流源から電流が供給される。これにより、増幅トランジスタ１５は、ソースフォロワ回路の一部として動作する。そして、増幅トランジスタ１５のゲートレベルに応じた信号が、セレクトトランジスタ１６を介して垂直出力線３８に出力される。

【0028】

時刻ｔ２において、信号ＰＲＥＳの信号レベルがＬレベルに変化する。これにより、リセットトランジスタ１４がオフ状態に変化する。信号ＰＲＥＳの信号レベルがＨレベルからＬレベルに変わるとき、リセットトランジスタ１４で生じるチャージインジェクションによってノード３６（図１Ｂ参照）の電圧（電位）が変化する。ノード３６は、増幅トランジスタ１５のゲート端子、リセットトランジスタ１４のソース端子、および転送トランジスタ１３のドレイン端子を互いに電気的に接続するノードである。ノード３６の電圧が変化することにより、画素２０から垂直出力線３８に出力される信号Ｖ１の信号レベルが変化する。このときに、画素２０が垂直出力線３８に出力する信号Ｖ１を「Ｎ信号」と表記する。

【0029】

時刻ｔ３において、電圧発生回路３４は、信号ＶＲＡＭＰの電圧をリセット電圧にいったん持ち上げる。これによって、信号ＣＯＭＰＯＵＴの信号レベルは、Ｈレベルに変化する。

【0030】

時刻ｔ４から、電圧発生回路３４は、時間の経過に伴って単調に、信号ＶＲＡＭＰの電圧を減少させる。また、時刻ｔ４のタイミングで、ＡＤ変換回路３１は、Ｎ信号のＡＤ変換のためのクロック数のカウント（クロック信号の計数）を開始する。

【0031】

ＡＤ変換回路３１の比較回路は、信号Ｖ１と、電圧発生回路３４から供給された信号ＶＲＡＭＰとの比較動作をする。比較回路は、比較する２つの信号の大小関係が逆転したときに、出力する信号ＣＯＭＰＯＵＴの信号レベルを変化させる。

【0032】

ＡＤ変換回路３１は、カウンタ回路を有する。時刻ｔ４において、信号ＶＲＡＭＰの電圧値が単調に減少し始めると同時に、カウンタ回路はクロック数のカウントを開始する。

【0033】

時刻ｔ５において、信号Ｖ１と、信号ＶＲＡＭＰとの大小関係が逆転し、信号ＣＯＭＰＯＵＴの信号レベルはＨレベルからＬレベルに変化を開始する。

【0034】

ＡＤ変換回路３１は、時刻ｔ４から時刻ｔ５までのクロック数（カウントされた時間）を、Ｎ信号をデジタル変換した信号の値として得る。以下では、Ｎ信号をデジタル変換した信号を、「デジタルＮ信号」と表記する。

【0035】

時刻ｔ６において、電圧発生回路３４は、時間の経過に伴った信号ＶＲＡＭＰの電圧（電位）の単調な変化を終了させた後、信号ＶＲＡＭＰの電圧を再びリセットレベル（時刻ｔ３の時点の電圧）に持ち上げる。

【0036】

このように、時刻ｔ３～ｔ６において行われる動作によって、垂直出力線３８から出力されたアナログ信号（信号Ｖ１）が、デジタル信号に変換（ＡＤ変換）されてデジタルＮ信号が生成される。デジタルＮ信号は、列ごとの特性ばらつき（ノイズ）の成分を主とする信号である。なお、デジタルＮ信号には、リセットトランジスタ１４がリセットした際のノイズ、および比較回路のオフセット信号などの少なくとも１つが含まれる。

【0037】

時刻ｔ７において、タイミング発生回路３３は、Ｈレベルの信号ＰＴＸを出力し、転送トランジスタ１３をオンする。これにより、フォトダイオード１１において生成された電荷（光電変換された画素信号）が転送される。

【0038】

時刻ｔ８において、タイミング発生回路３３は、信号ＰＴＸの信号レベルをＬレベルに変化させる。増幅トランジスタ１５は、セレクトトランジスタ１６を介し、フォトダイオード１１から転送された電荷の量に応じた信号を信号Ｖ１として、垂直出力線３８に出力する。これにより信号Ｖ１の電圧が低下する。信号Ｖ１には、画素２０のＮ信号の成分も含まれている。このときの信号Ｖ１を、「Ｓ＋Ｎ信号」と表記する。Ｓ＋Ｎ信号は、複数のフォトダイオード１１の一部のみのフォトダイオード１１が生成した電荷に基づく信号である。垂直出力線３８に出力された信号Ｖ１は、ＡＤ変換回路３１の比較回路に入力される。

【0039】

時刻ｔ９において、電圧発生回路３４は、信号ＶＲＡＭＰの電圧を、時間の経過に伴って単調に減少させる。また、ＡＤ変換回路３１のカウンタ回路は、先のＮ信号のＡＤ変換と同じく、信号ＶＲＡＭＰの信号レベルが減少し始めると同時にクロック数のカウントを開始する。

【0040】

時刻ｔ１０において、信号Ｖ１（つまり、Ｓ＋Ｎ信号）と、信号ＶＲＡＭＰとの大小関係が逆転する。

【0041】

時刻ｔ１１において、電圧発生回路３４は、信号ＶＲＡＭＰの時間の経過に伴った電圧（電位）の単調な変化を終了させて、再びリセットレベルへと信号ＶＲＡＭＰを変化させる。

【0042】

そして、ＡＤ変換回路３１は、時刻ｔ９から時刻ｔ１０までのクロック数（時間）を計測した値を、Ｓ＋Ｎ信号をＡＤ変換したデジタル信号の値として得る。このＳ＋Ｎ信号をＡＤ変換することで得られるデジタル信号を「デジタルＳ＋Ｎ信号」と表記する。

【0043】

時刻ｔ１１の以後、順次、デジタルＮ信号とデジタルＳ＋Ｎ信号が、処理回路３２に出
力される。本実施形態では、信号ＤＯＵＴのＨレベルの期間において、デジタルＮ信号とデジタルＳ＋Ｎ信号が出力される、信号ＤＯＵＴのＬレベルの期間では、デジタルＮ信号とデジタルＳ信号とが出力されない。

【0044】

処理回路３２は、デジタルＮ信号とデジタルＳ＋Ｎ信号の差分処理を行うことにより、信号Ｖ１の変化に応じた信号であるデジタルＳ信号のみを取得することができる。

【0045】

また、信号ＤＯＵＴがＨレベルである期間には、処理回路３２は、オプティカルブラック画素を用いたダークレベルのオフセット調整やゲイン調整などの補正、出力のためのデータの並び替えなど様々なデジタル処理を行う。このため、信号ＤＯＵＴがＨレベルである期間では、処理回路３２において、様々な信号処理が行われており（処理回路３２は高速に動作しており）、電流が非常に多く流れている。

【0046】

これに対して、信号ＤＯＵＴがＬレベルである期間では、処理回路３２において、信号処理が行われておらず（処理回路３２はほぼ動作していないため）、電流の消費が少ない。

【0047】

［配線の構成について］
図４Ａ～図４Ｃは、本実施形態における画素基板と信号処理基板の積層される配線を表すブロック図である。図４Ａは、画素基板における配線を表す。図４Ｂおよび図４Ｃは、信号処理基板における配線を表す。図４Ｂは、シールド配線５３以外の配線を表すブロック図であり、図４Ｃは、図４Ｂが表す配線に加えてシールド配線５３を表す図である。

【0048】

図４Ｂにおける第１配線５１は処理回路３２の電源配線であり、第２配線５２は処理回路３２のグランド配線である。第１配線５１は、処理回路３２に対して第１電源電圧を供給する配線（電源配線）である。第２配線５２は、処理回路３２に対して第２電源電圧を供給する配線である。本実施形態では、第１電源電圧は、ＶＤＤ（Ｖｏｌｔａｇｅ Ｄｒａｉｎ）であり、第２電源電圧は、グランド電圧（０Ｖの電圧）であるとする。シールド配線５３は、２つの配線間で生じるクロストークを抑制する。シールド配線５３は、画素基板の共通配線（第１配線２１、第２配線２２、垂直出力線３８、制御線など）に電気的に接続されておらず、かつ、第１配線５１および第２配線５２に電気的に接続されていなければ、任意の配線に接続されてよい。本実施形態では、シールド配線５３は、タイミング発生回路３３のグランド配線（タイミング発生回路３３とグランドとを接続する配線）に接続している。なお、第２配線５２は、本実施形態では、グランドと接続しているグランド配線であるとするが、第１配線５１が接続する電源以外と接続していればよい。つまり、第２配線５２は、第１配線５１とは異なる電源電圧を供給する配線であればよい。

【0049】

図３に示す信号ＤＯＵＴの信号レベルがＨレベルの期間では、処理回路３２において電流の消費が多い。一方、信号ＤＯＵＴの信号レベルがＬレベルである期間では、処理回路３２における電流の消費が少ない。このため、第１配線５１および第２配線５２は、信号ＤＯＵＴの信号レベルがＨレベルである期間には電圧の変動が大きく、Ｌレベルである期間には電圧の変動が少ない。

【0050】

画素基板と信号処理基板は積層されて、互いの配線が隣接するように張り合わせられる。このため、シールド配線５３が配置されなければ、第１配線５１および第２配線５２が、第１配線２１および第２配線２２に接することによりクロストークが発生して、画素２０に接続する電源やグランドの電圧が変動する可能性がある。そして、画素の特性が悪化する可能性（画質の悪化の可能性）がある。

【0051】

Ｎ信号の読み出しなどを行っている時刻ｔ２～ｔ６の期間において信号ＤＯＵＴの信号
レベルがＨレベルであり、Ｓ＋Ｎ信号の読み出しなどを行っている時刻ｔ７～ｔ１１の期間で信号ＤＯＵＴの信号レベルがＬレベルである場合には、特に画質が悪化する。これは、Ｓ＋Ｎ期間（Ｓ＋Ｎ信号の読み出しやＡＤ変換を行っている期間）とＮ期間（Ｎ信号の読み出しやＡＤ変換を行っている期間）の間において、電源の電圧の変動量が異なるため、Ｓ＋Ｎ信号とＮ信号の差分を適切にとることができないためである。

【0052】

また、Ｓ＋Ｎ期間とＮ期間のいずれにおいても信号ＤＯＵＴの信号レベルがＨレベルである場合であっても、電源の電圧が変動している期間に信号の読み出しが行われるため、画質の悪化が発生する。

【0053】

［固体撮像素子の層構成について］
図５は、画素基板と信号処理基板が積層された状態の固体撮像素子を積層方向に切断した断面図である。

【0054】

図５における配線ＲＡが第２配線５２に相当し、配線ＲＢがシールド配線５３に相当し、配線ＲＤが第２配線２２に相当し、配線ＲＥが第１配線２１に相当する。配線ＲＡ～ＲＥのそれぞれは、後述する接続部、ビア、および配線層が物理的に接続された１つの領域である。

【0055】

図５では、画素基板５０１と信号処理基板５０２が積層されている。接続面５０３は画素基板５０１と信号処理基板５０２の張り合わせ面（境界面）である。接続部５０４および接続部５０５はそれぞれ、接続面５０３における画素基板５０１と信号処理基板５０２の接続部である。接続部５０４および接続部５０５は、画素領域２内にも複数配置されている。図５において接続部５０４および接続部５０５は、等ピッチ（等間隔）で配置されている。なお、接続部５０４と接続部５０５は、同一の部材によって形成可能であるため、１つにまとめて接続領域として捉えてもよい。

【0056】

（信号処理基板の層構成について）
まず、信号処理基板５０２の層構成を説明する。配線層５０６は、接続面５０３に最も近い配線層（金属配線）である。信号処理基板では、接続面５０３に近い順に、配線層５０６、配線層５０７、配線層５０８、配線層５０９が形成されている。

【0057】

ビア５１１、ビア５１２、およびビア５１３は、配線層同士を電気的に接続するビア（接続部）である。ビア５１３は、配線層５０６と配線層５０７とを電気的に接続を行う。ビア５１２は、配線層５０７と配線層５０８とを電気的に接続する。ビア５１１は、配線層５０８と配線層５０９とを電気的に接続する。

【0058】

ビア５１０は、配線層５０９とシリコン基板（半導体基板）とを電気的に接続する。図示していないが、ビア５１０は、配線層５０９とＰＯＬシリコン５２３とを電気的に接続することにも使われる。

【0059】

信号処理基板におけるシリコン基板（半導体基板）には、Ｎ型拡散領域５２２、ＰＯＬシリコン５２３、Ｐ型拡散領域５３２、Ｐ型拡散領域５３３が形成されている。Ｎ型拡散領域５２２は、シリコン基板におけるＮ導電型の拡散領域である。Ｎ型拡散領域５２２とＰＯＬシリコン５２３とは、ＮＭＯＳトランジスタ５２４を形成している。

【0060】

Ｐ型拡散領域５３３は、シリコン基板におけるＰ導電型の拡散領域である。Ｐ型拡散領域５３３は、ＮＭＯＳトランジスタ５２４のバックゲートでもある。ＮＭＯＳトランジスタ５２４のバックゲートは、Ｐ＋導電型の拡散領域において電圧が固定されており、配線ＲＡに接続されている。なお、ＰＭＯＳトランジスタも同様に、信号処理基板５０２に配
置されるが、図５においては説明の簡略化のため省略する。

【0061】

複数の配線層５０６のうち一部は、パッド６０３を形成する。パッド６０３は画素基板を貫通するホール５４０によって外部から電圧が供給される。ビア５１４は、配線層５０６と接続部５０４とを電気的に接続する。

【0062】

（画素基板の層構成について）
続いて、画素基板５０１の層構成を説明する。配線層５１６、配線層５１７、および配線層５１８は、画素基板の金属配線である。また、ビア５２１は、配線層５１６と配線層５１７を電気的に接続するビアである。ビア５２０は、配線層５１７と配線層５１８を電気的に接続するビアである。ビア５１９は、配線層５１８とＰＯＬシリコンゲート５２８とを電気的に接続するビアである。また、ビア５１９は、配線層５１８とシリコン基板（半導体）とを電気的に接続することにも使われる。ビア５１５は、接続部５０５と配線層５１６とを電気的に接続するビアである。

【0063】

画素基板におけるシリコン基板（半導体基板）には、Ｎ型拡散領域５２５、Ｎ型拡散領域５２６、Ｐ型拡散領域５２７、Ｐ型拡散領域５２９、Ｎ型拡散領域５３０、Ｎ＋拡散領域５３１が形成されている。

【0064】

Ｎ型拡散領域５２５は、フォトダイオードを形成している。Ｎ型拡散領域５２６とＰＯＬシリコンゲート５２８とによってＮＭＯＳトランジスタを形成している。このＮＭＯＳトランジスタのバックゲートとフォトダイオードのアノードは、Ｐ型拡散領域５２７においてグランド（グランド電極）と接続している。Ｎ＋拡散領域５３１が、画素基板の電源（電源の電極）接続している。

【0065】

次に、画素基板と信号処理基板の配線に関して説明を行う。配線ＲＡは、処理回路３２のグランドに接続されている。配線ＲＡでは、処理回路３２におけるトランジスタがＯＮ／ＯＦＦを繰り返すことで電流の変化が起きる。したがって、配線ＲＡでは電圧が大きく変動するため、配線ＲＡはノイズの発生源となる可能性がある。

【0066】

配線ＲＢは、シールド配線である。配線ＲＣは、画素の出力線であり、図１における垂直出力線３８に相当する。配線ＲＣは、画素基板から信号処理基板へと接続されている。配線ＲＤは、画素基板（画素領域）の第２配線２２である。配線ＲＥは、画素基板の第１配線２１である。

【0067】

シールド配線である配線ＲＢは、配線ＲＣ、配線ＲＤ、および配線ＲＥのそれぞれと配線ＲＡとの間に配置されている。このため、本実施形態では、配線ＲＡに対して配線ＲＣ、配線ＲＤ、および配線ＲＥがカップリング（干渉）することを配線ＲＢが防ぐ（シールドする）ことにより、クロストークを抑制している。

【0068】

なお、配線ＲＢは、配線ＲＣ、配線ＲＤ、および配線ＲＥのそれぞれと配線ＲＡとの間に配置されていることが望ましい。しかし、配線ＲＢの少なくとも一部が、配線ＲＣ、配線ＲＤ、および配線ＲＥの少なくともいずれかと、配線ＲＡとの間に配置されていればよい。そして、配線ＲＢ（シールド配線）は画素基板５０１内に配置されていてもよい。また、配線ＲＢは、画素基板５０１と信号処理基板５０２の両方に含まれるように配置されていてもよい。

【0069】

また、本実施形態では、接続部５０５および接続部５０４が画素領域２内に複数配置されている。配線ＲＡからのクロストークを抑制したい配線ＲＤ、配線ＲＣ、および配線ＲＥに、接続部５０４，５０５は含まれている。これは、画素基板５０１のグランドや電源
、垂直出力線３８は、構成上、画素基板５０１と信号処理基板５０２の双方で使用される可能性があり、接続部５０４，５０５が配線ＲＤ、配線ＲＣ、および配線ＲＥの一部となり得るからである。よって、配線ＲＢの少なくとも一部が、配線ＲＣ、配線ＲＤ、および配線ＲＥの少なくともいずれかの接続部５０４（接続領域）と、配線ＲＡとの間に配置されていることが望ましい。

【0070】

また、配線ＲＣ～ＲＥは、画素領域の電源配線（第１配線）、グランド配線（第２配線）、および垂直出力線であるとしたが、画素領域の制御線（リセット制御線１８、セレクト制御線１９、転送制御線１７）であってもよい。さらに、配線ＲＡは、電源電圧が供給される配線であればよい。したがって、配線ＲＡは、第２配線５２ではなく、第１配線５１であってもよい。

【0071】

＜実施形態２＞
図６は、実施形態２に係る固体撮像素子（光電変換装置）の断面図である。図６では、図５を用いて説明した構成に対しては図５と同じ符号を付しているため、当該構成についての説明は省略する。

【0072】

処理回路６０１は、図２における処理回路３２に相当する。処理回路６０２は、図２におけるＡＤ変換回路３１に相当する。図６における配線ＲＡ～ＲＥは、図５における配線ＲＡ～ＲＥと同じであるため、配線ＲＡ～ＲＥについての説明は省略する。

【0073】

境界Ｆは、処理回路６０１の積層方向に延びる境界部分のうち、パッド６０３に近い方である。処理回路６０１のグランド配線である配線ＲＡでは、境界Ｆから配線ＲＡのパッド６０３までの間で特に電流が集中する。これは、処理回路６０１の大きさに対してパッド６０３の大きいためである。このため、境界Ｆから配線ＲＡのパッド６０３までの領域（配線ＲＡのうちパッド６０３と処理回路６０１とを接続する部分、およびパッド６０３）を、シールド配線である配線ＲＢで遮蔽（シールド）することが特にクロストーク抑制に対して効果が高い。したがって、本実施形態では、境界Ｆから配線ＲＡのパッド６０３までの領域（配線ＲＡのうちパッド６０３と処理回路６０１とを接続する部分）と、配線ＲＣ、配線ＲＤ、および配線ＲＥとの間に、配線ＲＢの一部が配置されている。

【0074】

また、配線ＲＡのうち、境界Ｆよりパッド６０３から遠い領域に関しては、電流の集中が少ないため、シールドの必要性が少ない。本実施形態では、電流の集中する領域を選んで、当該領域に対してシールドを行うことにより、レイアウトの自由度と、クロストーク抑制を両立する。

【0075】

＜実施形態３＞
実施形態３には、実施形態１，２のいずれも適用可能である。図７は本実施形態の半導体装置９３０を備えた機器９１９１を説明する模式図である。半導体装置９３０は、実施形態１，２で説明した固体撮像素子のいずれか、あるいは複数の実施形態を組み合わせた固体撮像素子とすることができる。半導体装置９３０を備える機器９１９１について詳細に説明する。半導体装置９３０は、上述のように、半導体層１０を有する半導体デバイス９１０のほかに、半導体デバイス９１０を収容するパッケージ９２０を含むことができる。パッケージ９２０は、半導体デバイス９１０が固定された基体と、半導体デバイス９１０に対向するガラスなどの蓋体と、を含むことができる。パッケージ９２０は、さらに、基体に設けられた端子と半導体デバイス９１０に設けられた端子とを接続するボンディングワイヤやバンプなどの接合部材を含むことができる。

【0076】

機器９１９１は、光学装置９４０、制御装置９５０、処理装置９６０、表示装置９７０、記憶装置９８０、機械装置９９０の少なくともいずれかを備えることができる。光学装
置９４０は、半導体装置９３０に対応する。光学装置９４０は、例えばレンズやシャッター、ミラーである。制御装置９５０は、半導体装置９３０を制御する。制御装置９５０は、例えばＡＳＩＣなどの半導体装置である。

【0077】

処理装置９６０は、半導体装置９３０から出力された信号を処理する。処理装置９６０は、ＡＦＥ（アナログフロントエンド）あるいはＤＦＥ（デジタルフロントエンド）を構成するための、ＣＰＵやＡＳＩＣなどの半導体装置である。表示装置９７０は、半導体装置９３０で得られた情報（画像）を表示する、ＥＬ表示装置や液晶表示装置である。記憶装置９８０は、半導体装置９３０で得られた情報（画像）を記憶する、磁気デバイスや半導体デバイスである。記憶装置９８０は、ＳＲＡＭやＤＲＡＭなどの揮発性メモリ、あるいは、フラッシュメモリやハードディスクドライブなどの不揮発性メモリである。

【0078】

機械装置９９０は、モーターやエンジンなどの可動部あるいは推進部を有する。機器９１９１では、半導体装置９３０から出力された信号を表示装置９７０に表示したり、機器９１９１が備える通信装置（不図示）によって外部に送信したりする。そのために、機器９１９１は、半導体装置９３０が有する記憶回路や演算回路とは別に、記憶装置９８０や処理装置９６０をさらに備えることが好ましい。機械装置９９０は、半導体装置９３０から出力された信号に基づいて制御されてもよい。

【0079】

また、機器９１９１は、撮影機能を有する情報端末（例えばスマートフォンやウエアラブル端末）やカメラ（例えばレンズ交換式カメラ、コンパクトカメラ、ビデオカメラ、監視カメラ）などの電子機器に適する。カメラにおける機械装置９９０はズーミングや合焦、シャッター動作のために光学装置９４０の部品を駆動することができる。あるいは、カメラにおける機械装置９９０は防振動作のために半導体装置９３０を移動することができる。

【0080】

また、機器９１９１は、車両や船舶、飛行体などの輸送機器であり得る。輸送機器における機械装置９９０は移動装置として用いられうる。輸送機器としての機器９１９１は、半導体装置９３０を輸送するものや、撮影機能により運転（操縦）の補助および／または自動化を行うものに好適である。運転（操縦）の補助および／または自動化のための処理装置９６０は、半導体装置９３０で得られた情報に基づいて移動装置としての機械装置９９０を操作するための処理を行うことができる。あるいは、機器９１９１は内視鏡などの医療機器や、測距センサなどの計測機器、電子顕微鏡のような分析機器、複写機などの事務機器、ロボットなどの産業機器であってもよい。

【0081】

上述した実施形態３によれば、良好な画素特性を得ることが可能となる。したがって、半導体装置９３０の価値を高めることができる。ここでいう価値を高めることには、機能の追加、性能の向上、特性の向上、信頼性の向上、製造歩留まりの向上、環境負荷の低減、コストダウン、小型化、軽量化の少なくともいずれかが該当する。

【0082】

したがって、実施形態３に係る半導体装置９３０を機器９１９１に用いれば、機器の価値をも向上することができる。例えば、半導体装置９３０を輸送機器に搭載して、輸送機器の外部の撮影や外部環境の測定を行う際に優れた性能を得ることができる。よって、輸送機器の製造、販売を行う上で、実施形態３に係る半導体装置９３０を輸送機器へ搭載することを決定することは、輸送機器自体の性能を高める上で有利である。特に、半導体装置９３０で得られた情報を用いて輸送機器の運転支援および／または自動運転を行う輸送機器に半導体装置９３０は好適である。

【0083】

以上、説明した各実施例形態は、技術思想を逸脱しない範囲において適宜変更が可能である。なお、本明細書の開示内容は、本明細書に記載したことのみならず、本明細書およ
び本明細書に添付した図面から把握可能な全ての事項を含む。また本明細書の開示内容は、本明細書に記載した概念の補集合を含んでいる。すなわち、本明細書に例えば「ＡはＢよりも大きい」旨の記載があれば、「ＡはＢよりも大きくない」旨の記載を省略しても、本明細書は「ＡはＢよりも大きくない」旨を開示しているといえる。なぜなら、「ＡはＢよりも大きい」旨を記載している場合には、「ＡはＢよりも大きくない」場合を考慮していることが前提だからである。

【符号の説明】

【0084】

２：画素領域、１１：フォトダイオード、３２：処理回路、
１７：転送制御線、１８：リセット制御線、１９：セレクト制御線、
２１：第１配線、２２：第２配線、
５１：第１配線、５２：第２配線、５３：シールド配線

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】