特許 7415183 半導体集積回路装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-01-09

(45)【発行日】2024-01-17

(54)【発明の名称】半導体集積回路装置

(51)【国際特許分類】

   H01L 21/822 20060101AFI20240110BHJP

   H01L 27/04 20060101ALI20240110BHJP

   H01L 21/82 20060101ALI20240110BHJP

   H01L 21/8234 20060101ALI20240110BHJP

   H01L 27/06 20060101ALI20240110BHJP

【ＦＩ】

H01L27/04 A

H01L27/04 C

H01L21/82 L

H01L21/82 D

H01L27/06 102A

【請求項の数】 16

(21)【出願番号】P 2021554531

(86)(22)【出願日】2019-11-08

(86)【国際出願番号】 JP2019043824

(87)【国際公開番号】W WO2021090471

(87)【国際公開日】2021-05-14

【審査請求日】2022-10-13

(73)【特許権者】

【識別番号】514315159

【氏名又は名称】株式会社ソシオネクスト

(74)【代理人】

【識別番号】110001427

【氏名又は名称】弁理士法人前田特許事務所

(72)【発明者】

【氏名】飯田 真久

(72)【発明者】

【氏名】中村 敏宏

【審査官】脇水 佳弘

(56)【参考文献】

【文献】特開２００５－３０２８３２（ＪＰ，Ａ）

【文献】特開２００７－２９９８６０（ＪＰ，Ａ）

【文献】特開２００７－２７３８４６（ＪＰ，Ａ）

【文献】特開２００９－１３５２８２（ＪＰ，Ａ）

【文献】特開２００８－１４７３３８（ＪＰ，Ａ）

【文献】特開２００１－２８４５３７（ＪＰ，Ａ）

【文献】特開２００８－１６６４９５（ＪＰ，Ａ）

【文献】特開２０００－１９５２５４（ＪＰ，Ａ）

【文献】特開平５－１９０６７０（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１０／０３１５７４８（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２７／０４

Ｈ０１Ｌ ２１／８２２

Ｈ０１Ｌ ２１／８２

Ｈ０１Ｌ ２１／８２３４

(57)【特許請求の範囲】

【請求項1】

半導体集積回路装置であって、
内部回路が形成されたコア領域と、前記コア領域と当該半導体集積回路装置の一辺との間にあるＩＯ領域とを含み、
前記ＩＯ領域は、複数のＩＯセルを含み、
前記ＩＯセルは、
一端が第１電源電圧の供給を受ける第１外部接続パッドに接続され、他端が出力ノードに接続された、第１導電型の第１出力トランジスタと、
一端が前記第１電源電圧と異なる第２電源電圧の供給を受ける第２外部接続パッドに接続され、他端が前記出力ノードに接続された、第２導電型の第２出力トランジスタと
を備え、
前記第１および第２外部接続パッドの間に、容量トランジスタが設けられており、
前記容量トランジスタは、平面視で、前記第１および第２出力トランジスタと当該半導体集積回路装置の前記一辺との間に配置されており、
前記容量トランジスタのゲート長は、前記第１および第２出力トランジスタのゲート長よりも小さい
ことを特徴とする半導体集積回路装置。

【請求項2】

請求項１記載の半導体集積回路装置において、
前記容量トランジスタのソースおよびドレインは、第１方向に延びており、
前記容量トランジスタのソースおよびドレインの上層において、
前記第１方向に延びており、前記容量トランジスタのソースと平面視で重なる第１配線と、
前記第１方向に延びており、前記容量トランジスタのドレインと平面視で重なる第２配線とが形成されており、
前記第１および第２配線は、第１および第２コンタクトを介して、前記容量トランジスタのソースおよびドレインとそれぞれ接続されている
ことを特徴とする半導体集積回路装置。

【請求項3】

請求項２記載の半導体集積回路装置において、
前記容量トランジスタのゲートは、前記第１方向に延びており、
前記第１および第２配線の上層において、
前記第１方向に延びており、前記第１配線と平面視で重なっており、かつ、前記第１配線と接続された第３配線と、
前記第１方向に延びており、前記第２配線と平面視で重なっており、かつ、前記第２配線と接続された第４配線と、
前記第１方向に延びており、前記容量トランジスタのゲートと平面視で重なっており、かつ、前記容量トランジスタのゲートと接続された第５配線とが形成されている
ことを特徴とする半導体集積回路装置。

【請求項4】

請求項３記載の半導体集積回路装置において、
前記第３～第５配線の上層において、
前記第１方向と垂直をなす第２方向に延びており、前記第３および第４配線と接続された第６配線と、
前記第２方向に延びており、前記第５配線と接続された第７配線とが形成されている
ことを特徴とする半導体集積回路装置。

【請求項5】

請求項１記載の半導体集積回路装置において、
前記第１および第２出力トランジスタ、ならびに、前記容量トランジスタは、平面視で、当該半導体集積回路装置の前記一辺に沿う方向である第３方向と垂直をなす第４方向に並んで配置されていることを特徴とする半導体集積回路装置。

【請求項6】

請求項５記載の半導体集積回路装置において、
前記第２出力トランジスタは、平面視で、前記第４方向において、前記第１出力トランジスタの、前記コア領域の側に配置されており、
前記容量トランジスタは、平面視で、前記第４方向において、前記第１出力トランジスタの、当該半導体集積回路装置の前記一辺の側に配置されていることを特徴とする半導体集積回路装置。

【請求項7】

請求項１記載の半導体集積回路装置において、
前記第１電源電圧は、前記第２電源電圧よりも高い電圧であり、
前記第１出力トランジスタは、Ｐ型のトランジスタであり、
前記第２出力トランジスタは、Ｎ型のトランジスタであることを特徴とする半導体集積回路装置。

【請求項8】

請求項１記載の半導体集積回路装置において、
前記容量トランジスタは、ゲートが前記第１外部接続パッドに接続され、ソースおよびドレインが前記第２外部接続パッドにそれぞれ接続された、Ｎ型のトランジスタであることを特徴とする半導体集積回路装置。

【請求項9】

半導体集積回路装置であって、
内部回路が形成されたコア領域と、前記コア領域と当該半導体集積回路装置の一辺との間にあるＩＯ領域とを含み、
前記ＩＯ領域は、第１および第２のＩＯセルを含み、
前記第１のＩＯセルは、
一端が第１電源電圧の供給を受ける第１外部接続パッドに接続され、他端が第１出力ノードに接続された、第１導電型の第１出力トランジスタと、
一端が前記第１電源電圧と異なる第２電源電圧の供給を受ける第２外部接続パッドに接続され、他端が前記第１出力ノードに接続された、第２導電型の第２出力トランジスタと
を備え、
前記第１および第２外部接続パッドの間に、第１容量トランジスタが設けられており、
前記第１容量トランジスタは、平面視で、前記第１および第２のＩＯセルの間に配置されており、
前記第１容量トランジスタのゲート長は、前記第１および第２出力トランジスタのゲート長よりも小さい
ことを特徴とする半導体集積回路装置。

【請求項10】

請求項９記載の半導体集積回路装置において、
前記第１および第２のＩＯセルは、平面視で、当該半導体集積回路装置の前記一辺に沿う方向である第３方向に隣接して配置されていることを特徴とする半導体集積回路装置。

【請求項11】

請求項１０記載の半導体集積回路装置において、
前記第１のＩＯセルは、
前記第１および第２外部接続パッドの間に、設けられた第２容量トランジスタ
をさらに備え、
前記第２のＩＯセルは、
一端が前記第１外部接続パッドに接続され、他端が第２出力ノードに接続された、前記第１導電型の第３出力トランジスタと、
一端が前記第２外部接続パッドに接続され、他端が前記第２出力ノードに接続された、前記第２導電型の第４出力トランジスタと
前記第１および第２外部接続パッドの間に、設けられた第３容量トランジスタと
をさらに備え、
前記第２および第３容量トランジスタは、平面視で、前記第３方向と垂直をなす第４方向において、前記第１および第２のＩＯセルの、当該半導体集積回路装置の前記一辺の側の端にそれぞれ配置されている
ことを特徴とする半導体集積回路装置。

【請求項12】

請求項９記載の半導体集積回路装置において、
前記第１および第２のＩＯセルは、平面視で、当該半導体集積回路装置の前記一辺に沿う方向である第３方向と垂直をなす第４方向に隣接して配置されていることを特徴とする半導体集積回路装置。

【請求項13】

請求項１２記載の半導体集積回路装置において、
前記第１のＩＯセルは、
前記第１および第２外部接続パッドの間に、設けられた第２容量トランジスタをさらに備え、
前記第２のＩＯセルは、
一端が前記第１外部接続パッドに接続され、他端が第２出力ノードに接続された、前記第１導電型の第３出力トランジスタと、
一端が前記第２外部接続パッドに接続され、他端が前記第２出力ノードに接続された、前記第２導電型の第４出力トランジスタと
前記第１および第２外部接続パッドの間に、設けられた第３容量トランジスタと
をさらに備える
ことを特徴とする半導体集積回路装置。

【請求項14】

請求項１３記載の半導体集積回路装置において、
前記第２および第３容量トランジスタは、平面視で、前記第４方向において、前記第１および第２のＩＯセルの、当該半導体集積回路装置の前記一辺の側の端にそれぞれ配置されていることを特徴とする半導体集積回路装置。

【請求項15】

請求項１３記載の半導体集積回路装置において、
前記第２容量トランジスタは、平面視で、前記第４方向において、前記第１のＩＯセルの、前記コア領域の側の端に配置されており、
前記第３容量トランジスタは、平面視で、前記第４方向において、前記第２のＩＯセルの、当該半導体集積回路装置の前記一辺の側の端に配置されている
ことを特徴とする半導体集積回路装置。

【請求項16】

請求項１３記載の半導体集積回路装置において、
前記第２容量トランジスタは、平面視で、前記第４方向において、前記第１のＩＯセルの、当該半導体集積回路装置の前記一辺の側の端に配置されており、
前記第３容量トランジスタは、平面視で、前記第４方向において、前記第２のＩＯセルの、前記コア領域の側の端に配置されている
ことを特徴とする半導体集積回路装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、コア領域とＩＯ領域とが形成された半導体集積回路装置に関する。

【背景技術】

【0002】

近年の半導体集積回路装置は、高速化が進むとともに微細化が進み、電源電圧の低電圧化が進んでいる。このため、電源電圧変動による誤動作等の課題が大きくなっている。電源電圧変動抑制のために半導体集積回路装置内にトランジスタで形成された電源間容量を備えることが広く行われている。

【0003】

特許文献１では、ＩＯセルにおいて、論理回路部と容量部とが隣接して配置されている。論理回路部および容量部に対する配線を同層に配置することにより、論理回路部および容量部の配置を容易化している。また、容量部を論理回路部に近接して配置することにより、論理回路部で発生するノイズを効果的に削減している。

【0004】

特許文献２では、ＩＯセル同士の間に容量部を設けている。これにより、ＩＯセル同士の間において、ノイズ源の近くに均等に容量部を配置することができる。この容量部は、トランジスタのチャネル領域とソース・ドレインのオーバーラップ容量（非配線・コンタクト寄生容量）とを容量としている。

【先行技術文献】

【特許文献】

【0005】

【文献】特開２０００－３３２２０１号公報

【文献】特開２００６－１８６１５６号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

ところで、電源電圧の低電圧化が進むとともにトランジスタで形成された電源間容量の容量値が低下する課題がある。特許文献１，２には、コンタクトや配線間寄生容量などを用いた容量部の低電圧特性改善については言及されていない。

【0007】

本開示は、半導体集積回路装置が低電圧で動作するとき、電源間容量の容量値の低下を抑止することを目的とする。

【課題を解決するための手段】

【0008】

本開示の第１態様では、半導体集積回路装置であって、内部回路が形成されたコア領域と、コア領域と半導体集積回路装置の一辺との間にあるＩＯ領域を含む。ＩＯ領域は、複数のＩＯセルを含む。ＩＯセルは、一端が第１電源電圧の供給を受ける第１外部接続パッドに接続され、他端が出力にそれぞれ接続された、第１導電型の第１出力トランジスタと、一端が第１電源電圧と異なる第２電源電圧の供給を受ける第２外部接続パッドに接続され、他端が出力にそれぞれ接続された、第２導電型の第２出力トランジスタとを備える。第１および第２外部接続パッドの間に、容量トランジスタが設けられており、容量トランジスタは、平面視で、第１および第２出力トランジスタと半導体集積回路装置の一辺との間に配置されている。容量トランジスタのゲート長は、第１および第２出力トランジスタのゲート長よりも小さい。

【0009】

この態様によると、第１出力トランジスタは、第１電源電圧の供給を受ける第１外部接続パッドと出力との間に設けられている。第２出力トランジスタは、第２電源電圧の供給を受ける第２外部接続パッドと出力との間に設けられている。第１および第２外部接続パッドの間に容量トランジスタが設けられている。容量トランジスタは、第１および第２出力トランジスタと半導体集積回路装置の一辺との間に配置されている。容量トランジスタのゲート長は、第１および第２出力トランジスタのゲート長よりも小さい。このため、容量トランジスタの閾値電圧は、第１および第２出力トランジスタの閾値電圧よりも低くなる。これにより、容量トランジスタは、低電圧においてもゲート配線の下にチャネルが形成され、低電圧においてより大きな容量値が得られる。したがって、半導体集積回路装置が低電圧で動作するとき、電源間容量の容量値の低下を抑止することができる。

【0010】

本開示の第２態様では、半導体集積回路装置であって、内部回路が形成されたコア領域と、コア領域と半導体集積回路装置の一辺との間にあるＩＯ領域を含む。ＩＯ領域は、第１および第２のＩＯセルを含む。第１のＩＯセルは、一端が第１電源電圧の供給を受ける第１外部接続パッドに接続され、他端が第１出力にそれぞれ接続された、第１導電型の第１出力トランジスタと、一端が第１電源電圧と異なる第２電源電圧の供給を受ける第２外部接続パッドに接続され、他端が第１出力にそれぞれ接続された、第２導電型の第２出力トランジスタとを備える。第１および第２外部接続パッドの間に、第１容量トランジスタが設けられており、第１容量トランジスタは、平面視で、第１および第２のＩＯセルの間に配置されており、第１容量トランジスタのゲート長は、第１および第２出力トランジスタのゲート長よりも小さい。

【0011】

この態様によると、第１出力トランジスタは、第１電源電圧の供給を受ける第１外部接続パッドと第１出力との間に設けられている。第２出力トランジスタは、第２電源電圧の供給を受ける第２外部接続パッドと第１出力との間に設けられている。第１および第２外部接続パッドの間に第１容量トランジスタが設けられている。第１容量トランジスタは、第１および第２のＩＯセルの間に配置されている。第１容量トランジスタのゲート長は、第１および第２出力トランジスタのゲート長よりも小さい。このため、第１容量トランジスタの閾値電圧は、第１および第２出力トランジスタの閾値電圧よりも低くなる。これにより、第１容量トランジスタは、低電圧においてもゲート配線の下にチャネルが形成され、低電圧においてより大きな容量値が得られる。したがって、半導体集積回路装置が低電圧で動作するとき、電源間容量の容量値の低下を抑止することができる。

【発明の効果】

【0012】

本開示は、半導体集積回路装置が低電圧で動作するとき、電源間容量の容量値の低下を抑止できる。

【図面の簡単な説明】

【0013】

【図1】実施形態に係る半導体集積回路装置の全体構成を模式的に示す平面図。

【図2】実施形態に係るＩＯセルに構成される回路図。

【図3】実施形態に係るＩＯセルの平面図。

【図4】実施形態に係る第１出力部および第２出力部の平面図。

【図5】実施形態に係る容量部の平面図。

【図6】実施形態に係る容量部の断面図。

【図7】実施形態に係る容量部と従来の容量部との容量値を比較したグラフ。

【図8】変形例に係る容量部の平面図。

【図9】実施形態に係る半導体集積回路装置の他のレイアウト構造を示す平面図。

【図10】実施形態に係る半導体集積回路装置の他のレイアウト構造を示す平面図。

【発明を実施するための形態】

【0014】

以下、実施の形態について、図面を参照して説明する。

【0015】

（実施形態）
図１は実施形態に係る半導体集積回路装置の全体構成を模式的に示す平面図である。図１に示す半導体集積回路装置１は、内部コア回路が形成されたコア領域２と、コア領域２の周囲に設けられ、インターフェース回路（ＩＯ回路）が形成されたＩＯ領域３とを備えている。ＩＯ領域３には、半導体集積回路装置１の周辺部を囲むように、ＩＯセル列５が設けられている。図１では図示を簡略化しているが、ＩＯセル列５には、インターフェース回路を構成する複数のＩＯセル１０が並んでいる。なお、以下の説明において、半導体集積回路装置１の外周のうちの一辺を、半導体集積回路装置の一辺ということがある。

【0016】

図２は実施形態に係るＩＯセルに構成される回路図を示す。各ＩＯセル１０は、ＩＯセル回路が構成されている。各ＩＯセル回路は、出力トランジスタＰ１，Ｎ１および容量トランジスタＮ２により構成される。出力トランジスタＰ１はＰ型ＦＥＴ（Field Effect Transistor）であり、出力トランジスタＮ１および容量トランジスタＮ２はＮ型ＦＥＴである。なお、ＩＯセル１０には、ＩＯセル回路以外の回路も含まれるが、図示は省略している。

【0017】

出力トランジスタＰ１は、ソースが外部接続パッドＰＤ１に接続され、ドレインが外部接続パッドＰＤ３に接続されており、ゲートに駆動信号ＩＮ１を受ける。出力トランジスタＮ１は、ソースが外部接続パッドＰＤ２に接続され、ドレインが外部接続パッドＰＤ３に接続されており、ゲートに駆動信号ＩＮ２を受ける。容量トランジスタＮ２は、ソースおよびドレインが外部接続パッドＰＤ２に接続されており、ゲートが外部接続パッドＰＤ１に接続されている。外部接続パッドＰＤ１は、電源電圧ＶＤＤＩＯを供給する電源に接続されている。外部接続パッドＰＤ２は、接地電位（電源電圧ＶＳＳ）を供給する電源に接続されている。外部接続パッドＰＤ３は、出力ＯＵＴ（出力ノードに相当）に接続されている。

【0018】

すなわち、出力トランジスタＰ１は、駆動信号ＩＮ１に従って、ソースに受けた電源電圧ＶＤＤＩＯを出力ＯＵＴに出力する。出力トランジスタＮ１は、駆動信号ＩＮ２に従って、ソースに受けた電源電圧ＶＳＳを出力ＯＵＴに出力する。

【0019】

また、容量トランジスタＮ２は、ゲートに電源電圧ＶＤＤＩＯが供給されることによりチャネルが形成されるため、ゲート酸化膜が容量として機能する。

【0020】

なお、出力トランジスタＰ１，Ｎ１は、複数段のＰ型およびＮ型トランジスタで構成されてもよい。

【0021】

また、ＩＯセル１０にトランジスタ以外の素子が含まれてもよい。例えば、出力トランジスタＰ１のソースと外部接続パッドＰＤ１との間、および、出力トランジスタＮ１のソースと外部接続パッドＰＤ２の間に、抵抗素子を挿入してもよい。

【0022】

また、出力トランジスタＰ１に代えて、外部接続パッドＰＤ１，ＰＤ３の間に、Ｎ型ＦＥＴを挿入してもよいし、出力トランジスタＮ１に代えて、外部接続パッドＰＤ１，ＰＤ３の間に、Ｐ型ＦＥＴを挿入してもよい。

【0023】

（ＩＯセルの構成）
図３は実施形態に係るＩＯセルの平面図を示す。ＩＯセル１０は、第１出力部１１と、第２出力部１２と、容量部１３とを備える。ＩＯセル１０では、第１出力部１１、第２出力部１２および容量部１３が、Ｘ方向（図面横方向、半導体集積回路装置１の一辺に沿う方向と垂直をなす方向であり、第４方向に相当する）に並んで配置されている。第２出力部１２は、Ｘ方向において、第１出力部１１の、コア領域２側に配置されている。容量部１３は、Ｘ方向において、第１出力部１１の、半導体集積回路装置１の一辺側に配置されており、ＩＯセル１０の図面右端に配置されている。

【0024】

図３に示すように、第１出力部１１、第２出力部１２および容量部１３には、複数の出力トランジスタＰ１、複数の出力トランジスタＮ１および複数の容量トランジスタＮ２がそれぞれ配置されている。具体的に、第１出力部１１には、複数の出力トランジスタＰ１が、Ｘ方向およびＹ方向（図面縦方向、半導体集積回路装置１の一辺に沿う方向であり、第３方向に相当する）に並ぶように配置されている。第２出力部１２には、複数の出力トランジスタＮ１が、Ｘ方向およびＹ方向に並ぶように配置されている。容量部１３には、複数の容量トランジスタＮ２が、Ｘ方向およびＹ方向に並ぶように配置されている。第１出力部１１における複数の出力トランジスタＰ１は、並列に接続されている。第２出力部１２における複数の出力トランジスタＮ１は、並列に接続されている。容量部１３における複数の容量トランジスタＰ１は、並列に接続されている。

【0025】

なお、図示は省略するが、ＩＯセル１０の上層には、外部接続パッドＰＤ１～ＰＤ３が形成されている。

【0026】

また、図３では、第２出力部１２が第１出力部１１の図面左側に配置されているが、第２出力部１２が第１出力部１１の図面右側に配置されてもよいし、第１出力部１１および第２出力部１２がＹ方向に並べて配置されていてもよい。

【0027】

また、第１出力部１１、第２出力部１２および容量部１３は、Ｘ方向に隣接して配置されているが、隣接して配置されていなくてもよい。例えば、第１出力部１１および第２出力部の間に、ＥＳＤ(Electrostatic discharge)保護回路や抵抗素子が配置されてもよい。ただし、容量部１３が第１出力部１１および第２出力部１２のいずれか一方と隣接して配置されている方が、電源電圧抑制効果が大きくなる。

【0028】

また、ＩＯセル１０は、容量部１３（容量トランジスタＮ２）を備えるとしたが、容量部１３を備えなくてもよい。この場合、容量部１３は、Ｘ方向において、ＩＯセル１０の、半導体集積回路装置１の一辺側（図面右側）に配置される。

【0029】

図４は第１出力部および第２出力部の平面図を示す。図４に示すように、図面右側にはＮウェル領域２１が形成されており、図面左側にはＰウェル領域２２が形成されている。

【0030】

Ｎウェル領域２１には、Ｘ方向に延びており、Ｐ型半導体を含む拡散領域３１，３２が形成されている。拡散領域３１，３２の間のチャネル領域上に、図略のゲート酸化膜を介して、Ｘ方向に延びるゲート配線３３が形成されている。ゲート配線３３の図面下側に設けられた拡散領域３１が出力トランジスタＰ１のソースとなり、ゲート配線３３の図面上側に設けられた拡散領域３２が出力トランジスタＰ１のドレインとなり、ゲート配線３３が出力トランジスタＰ１のゲートとなる。なお、以下の説明において、拡散領域３１を出力トランジスタＰ１のソース３１といい、拡散領域３２を出力トランジスタＰ１のドレイン３２という。

【0031】

Ｐウェル領域２２には、Ｘ方向に延びており、Ｎ型半導体を含む拡散領域３４，３５が形成されている。拡散領域３４，３５の間のチャネル領域上に、図略のゲート酸化膜を介して、Ｘ方向に延びるゲート配線３６が形成されている。ゲート配線３６の図面下側に設けられた拡散領域３４が出力トランジスタＮ１のソースとなり、ゲート配線３６の図面上側に設けられた拡散領域３５が出力トランジスタＮ１のドレインとなり、ゲート配線３６が出力トランジスタＮ１のゲートとなる。なお、以下の説明において、拡散領域３４を出力トランジスタＮ１のソース３４といい、拡散領域３５を出力トランジスタＮ１のドレイン３５という。

【0032】

ゲート配線３３，３６のＹ方向の長さは、同一の長さＬｇｄで形成されている。このため、出力トランジスタＰ１，Ｎ１のゲート長は同一のゲート長Ｌｇｄとなっている。

【0033】

出力トランジスタＰ１，Ｎ１の上層のＭ１配線層には、Ｘ方向に延びる配線４１～４４と、Ｙ方向に延びる配線５１～５５とが形成されている。配線４１は、コンタクト６１を介して、ソース３１と接続されている。配線４２は、コンタクト６１を介して、ドレイン３２と接続されている。配線４３は、コンタクト６１を介して、ソース３４と接続されている。配線４４は、コンタクト６１を介して、ドレイン３５と接続されている。配線５１は、コンタクト６２を介して、ゲート配線３３と接続されている。配線５２は、コンタクト６２を介して、ゲート配線３６と接続されている。なお、配線５１，５２が駆動信号ＩＮ１，ＩＮ２の入力を受ける配線であり、配線５３が出力ＯＵＴに相当する。また、配線５４，５５が、電源電圧ＶＤＤＩＯ，ＶＳＳを供給する配線にそれぞれ相当する。

【0034】

Ｍ１配線層の上層のＭ２配線層には、Ｘ方向に延びる配線７１～７３が形成されている。配線７１は、コンタクト８１を介して配線４１と接続されており、コンタクト８２を介して配線５４と接続されている。配線７２は、コンタクト８１を介して配線４３と接続されており、コンタクト８２を介して配線５５と接続されている。配線７３は、コンタクト８１を介して配線４２，４４と接続されており、コンタクト８２を介して配線５３と接続されている。

【0035】

すなわち、出力トランジスタＰ１は、ソース３１が、コンタクト６１、配線４１、コンタクト８１、配線７１、コンタクト８２および配線５４を介して、電源電圧ＶＤＤＩＯの供給を受け、ドレイン３２が、コンタクト６１、配線４２、コンタクト８１、配線７３、コンタクト８２および配線５３を介して、出力ＯＵＴと接続される。トランジスタＮ１は、ソース３４が、コンタクト６１、配線４３、コンタクト８１、配線７２、コンタクト８２および配線５５を介して、電源電圧ＶＳＳの供給を受け、ドレイン３５が、コンタクト６１、配線４４、コンタクト８１、配線７３、コンタクト８２および配線５３を介して、出力ＯＵＴと接続される。

【0036】

図５は容量部の平面図を示し、図６は容量部の断面図を示す。具体的に、図６は図５のＹ－Ｙ’の断面図を示す。容量部１３では、容量トランジスタＮ２がＹ方向に隣接して配置されている。また、Ｙ方向に隣接して配置された容量トランジスタＮ２同士は、互いのゲート配線間に形成された拡散領域を共有している。

【0037】

図５に示すように、Ｐウェル領域２２には、Ｘ方向に延びており、Ｎ型半導体を含む拡散領域３７，３８が形成されている。拡散領域３７，３８の間のチャネル領域上に、図略のゲート酸化膜を介して、Ｘ方向に延びるゲート配線３９が形成されている。ゲート配線３９の図面下側に設けられた拡散領域３７が容量トランジスタＮ２のソースおよびドレインのいずれか一方となり、ゲート配線３９の図面上側に設けられた拡散領域３８が容量トランジスタＮ２のソースおよびドレインのいずれか他方となり、ゲート配線３９が容量トランジスタＮ２のゲートとなる。なお、以下の説明において、便宜上、拡散領域３７を容量トランジスタＮ２のソース３７といい、拡散領域３８をトランジスタＮ２のドレイン３８という。

【0038】

Ｍ１配線層には、Ｘ方向に延びる配線４５，４６が形成されている。配線４５は、コンタクト６３を介して、ソース３７と接続されている。配線４６は、コンタクト６４を介して、ドレイン３８と接続されている。配線５４は、コンタクト６５を介して、ゲート配線３９と接続されている。

【0039】

Ｍ２配線層には、Ｘ方向に延びる配線７４～７６が形成されている。配線７４は、コンタクト８３を介して配線４５と接続されており、コンタクト８４を介して配線５５と接続されている。配線７５は、コンタクト８４を介して配線５４と接続されている。配線７６は、コンタクト８３を介して配線４６と接続されており、コンタクト８４を介して配線５５と接続されている。

【0040】

すなわち、容量トランジスタＮ２は、ソース３７が、コンタクト６３、配線４５、コンタクト８３、配線７４、コンタクト８４および配線５５を介して電源電圧ＶＳＳの供給を受け、ドレイン３８が、コンタクト６４、配線４６、コンタクト８３、配線７６、コンタクト８４および配線５５を介して、電源電圧ＶＳＳの供給を受け、ゲート配線３９が、コンタクト６５および配線５４を介して、電源電圧ＶＤＤＩＯの供給を受ける。これにより、ソース３７およびドレイン３８の間にチャネル領域が発生し、ゲート酸化膜を介して、電源電圧ＶＤＤＩＯ，ＶＳＳの間に容量が発生する。

【0041】

また、図６に示すように、ゲート配線３９とコンタクト６３，６４との間に、それぞれ、オーバーラップ・フリンジ容量が発生する。

【0042】

また、配線７５と配線７４，７６との間に、それぞれ、配線間容量が発生する。

【0043】

そして、容量トランジスタＮ２のゲート配線３９のＹ方向の長さＬｇｃは、出力トランジスタＰ１，Ｎ１のゲート配線３３，３６のＹ方向の長さＬｇｄよりも短く形成されている。すなわち、容量トランジスタＮ２のゲート長Ｌｇｃは、出力トランジスタＰ１，Ｎ１のゲート長Ｌｇｄよりも短い。

【0044】

図７は本実施形態に係る容量部と従来の容量部との容量値を比較したグラフである。図７では、実線が本実施形態に係る容量部１３の容量値であり、破線が従来の容量部の容量値である。図７に示すように、低電圧動作時（例えば、０．６Ｖ付近）において、本実施形態に係る容量部は、従来の容量部よりも、容量値（Ｃ）が高い。

【0045】

出力トランジスタＰ１，Ｎ１では、ソースおよびドレイン間に高電圧が印加されることによるリーク電流の増大の抑制や、ホットキャリア劣化の抑制などのために、ゲート長Ｌｇｄが一定以上の長さとする必要がある。これに対して、容量トランジスタＮ２は、ソースおよびドレインに供給される電圧が同一電位であるため、ゲート長Ｌｇｃをゲート長Ｌｇｄよりも小さくしてもよい。

【0046】

容量トランジスタＮ２は、ゲート配線３９に印加される電源電圧ＶＤＤＩＯがトランジスタの閾値電圧を超えると、ゲート配線３９の下に形成されるチャネルにより容量値（図７のゲート容量に相当）が大きくなる。従来の容量部では、単位面積あたりの容量値を大きくするために、容量トランジスタＮ２のゲート長Ｌｇｃをできるだけ大きくして単位面積あたりのゲート面積を大きくすることが行われる。しかし、電源電圧ＶＤＤＩＯが低い場合（例えば、電源電圧ＶＤＤＩＯが０．６Ｖ以下の場合）、ゲート配線３９の下に形成されるチャネルが不十分で十分な容量値を得られない。

【0047】

そこで、本実施形態では、容量トランジスタＮ２のゲート長Ｌｇｃを、出力トランジスタＰ１，Ｎ１のゲート長Ｌｇｄよりも小さくしている。すなわち、単位面積あたりのゲート面積が小さくなるため、容量トランジスタＮ２の閾値電圧が下がる。これにより、低電圧においてもゲート配線の下にチャネルが形成され、低電圧においてより大きな容量値が得られる。

【0048】

特に、電源電圧ＶＤＤＩＯがより低い場合、電源電圧変動による誤動作等の問題が発生しやすい。このため、本実施形態に係る容量トランジスタＮ２（容量部１３）は、低電圧領域においてより大きな容量値を得られることから、低電圧での電源電圧変動抑制に効果的である。

【0049】

さらに、Ｍ１配線層において、容量トランジスタＮ２のソース３７およびドレイン３８の上部に配線４５，４６がそれぞれ設けられている。Ｍ２配線層において、容量トランジスタＮ２のソース３７、ドレイン３８およびゲート配線３９の上部に配線７４～７６が設けられている。これにより、容量トランジスタＮ２のソース３７、ドレイン３８およびゲート配線３９の上部に、配線間容量（図７における配線間容量に相当）を構成することができる。

【0050】

ここで、容量トランジスタＮ２のゲート長Ｌｇｃを小さくすることによって単位面積あたりに敷設される配線数が多くなり、配線間距離を一定とした場合、単位面積あたりの配線間容量が大きくなる。これにより、ゲート容量に配線間容量を加えた総容量に関しても、広い電圧範囲において、容量トランジスタＮ２のゲート長Ｌｇｃを小さくした方がより大きな容量値が得られる。したがって、電源電圧変動抑制により効果的である。

【0051】

以上の構成により、ＩＯ領域３は、内部回路が形成されたコア領域２と半導体集積回路装置１の一辺との間に配置される。ＩＯ領域３は、複数のＩＯセル１０を含む。ＩＯセル１０は、ソース３１が電源ＶＤＤＩＯの供給を受ける外部接続パッドＰＤ１に接続され、ドレイン３２が出力ＯＵＴにそれぞれ接続された、出力トランジスタＰ１と、ソース３４が電源ＶＳＳの供給を受ける外部接続パッドＰＤ２に接続され、ドレイン３５が出力ＯＵＴにそれぞれ接続された、出力トランジスタＮ１とを備える。外部接続パッドＰＤ１，ＰＤ２の間に、容量トランジスタＮ２が設けられている。容量部１３（容量トランジスタＮ２）は、平面視で、第１出力部１１（出力トランジスタＰ１）および第２出力部１２（出力トランジスタＮ１）と半導体集積回路装置１の一辺との間に配置されている。容量トランジスタＮ２のゲート長Ｌｇｃは、出力トランジスタＰ１，Ｎ１のゲート長Ｌｇｄよりも小さい。このため、容量トランジスタＮ２の閾値電圧は、出力トランジスタＰ１，Ｎ１の閾値電圧よりも低くなる。これにより、容量トランジスタは、低電圧においてもゲート配線の下にチャネルが形成され、低電圧においてより大きな容量値が得られる。したがって、半導体集積回路装置が低電圧で動作するとき、電源間容量の容量値の低下を抑止することができる。

【0052】

また、容量トランジスタＮ２のソース３７およびドレイン３８は、Ｘ方向に延びている。容量トランジスタＮ２のソース３７およびドレイン３８の上層において、Ｘ方向に延びており、ソース３７と平面視で重なる配線４５と、Ｘ方向に延びており、ドレイン３８と平面視で重なる配線４６とが形成されている。配線４５，４６は、コンタクト６３，６４を介して、ソース３７およびドレイン３８とそれぞれ接続されている。これにより、ゲート配線３９とコンタクト７１，７２との間に、それぞれ、オーバーラップ・フリンジ容量が発生する。したがって、電源間容量の容量値を増加させることができる。

【0053】

また、Ｍ２配線層において、容量トランジスタＮ２のソース３７、ドレイン３８およびゲート配線３９の上部に配線７４～７６が設けられている。これにより、容量トランジスタＮ２のソース３７、ドレイン３８およびゲート配線３９の上部に、配線間容量を構成することができる。したがって、電源間容量の容量値を増加させることができる。

【0054】

（容量部の変形例）
図８は実施形態の変形例に係る容量部の平面図を示す。具体的に、図８（ａ）は拡散層～Ｍ２配線層の容量部のレイアウト構造を示し、図８（ｂ）はＭ２配線層～Ｍ３配線層の容量部のレイアウト構造を示す。

【0055】

図８では、図５と比較すると、Ｍ２配線層の上層のＭ３配線層に、Ｍ２配線層に形成された配線を接続する配線９１，９２が形成されている。

【0056】

具体的に、Ｍ３配線層には、Ｙ方向に延びる配線９１，９２が形成されている。配線９１は、コンタクト１０１を介して、複数の配線７４および複数の配線７６と接続されている。配線９２は、コンタクト１０２を介して、複数の配線７５と接続されている。

【0057】

Ｍ３配線層にＹ方向に延びる配線９１，９２を形成することにより、配線間容量をさらに増加させることができる。

【0058】

なお、Ｍ３配線層にＸ方向に延びる配線を形成してもよい。この場合、Ｍ３配線層の配線は、コンタクトを介して、配線７４～７６のうちのいずれか１つの配線と接続されるように形成される。

【0059】

また、配線９１，９２は、Ｍ３配線層よりも上層に形成されていてもよい。

【0060】

（半導体集積回路装置の他のレイアウト構造その１）
図９は半導体集積回路装置の他のレイアウト構造を示す平面図である。図９では、図３と比較すると、ＩＯ領域３に、Ｙ方向に隣接して配置されたＩＯセル１０を含むＩＯセル列５ａが配置されている。ＩＯセル列５ａには、ＩＯセル１０同士の間に、Ｘ方向に延びるように形成された容量部１４が配置されている。なお、図示を省略するが、容量部１４には、複数の容量トランジスタＮ２が配置されている。

【0061】

図９に示すように、各ＩＯセル１０は、図面右端に容量部１３が形成されている。

【0062】

図９では、容量量１４は、第２出力部１２同士の間、第１出力部１１同士の間および容量部１３同士の間の領域に、配置されている。ここで、ＩＯセル１０同士の間の領域には、第１出力部１１、第２出力部１２に共通して接続される配線が一般的に設けられる。このため、ＩＯセル１０同士の間の領域において、第１出力部１１同士および第２出力部１２同士の間の領域では、配線間容量を設けることが難しい。したがって、ＩＯセル１０同士の間の領域において、容量部１３同士の間の領域に、容量部１４を設けることによって、配線間容量が設けやすくなる。

【0063】

なお、ＩＯセル１０同士の間に、容量部１４を形成しなくてもよいし、ＩＯセル１０に容量部１３を形成しなくてもよい。

【0064】

（半導体集積回路装置の他のレイアウト構造その２）
図１０は半導体集積回路装置の他のレイアウト構造を示す平面図である。図１０（ａ）～（ｃ）では、ＩＯ領域３には、Ｙ方向に並んで配置されたＩＯセルを含むＩＯセル列が、Ｘ方向に２列配置されている。また、Ｙ方向に隣接して配置されたＩＯセル同士の間に容量部１４が形成されており、ＩＯセル列同士の間に容量部１５が形成されている。なお、図示を省略するが、容量部１５には、複数の容量トランジスタＮ２が配置されている。また、ＩＯセル列５ｂには、ＩＯセル１０をＸ方向に反転して配置したＩＯセル１０ａがＹ方向に並んで配置されている。

【0065】

図１０（ａ）では、図面左側（コア領域２側）および図面右側（Ｘ方向における半導体集積回路装置１の一辺側）には、それぞれ、ＩＯセル１０を含むＩＯセル列５ａが配置されている。

【0066】

図１０（ｂ）では、図面左側には、ＩＯセル１０ａを含むＩＯセル列５ｂが配置されており、図面右側には、ＩＯセル１０を含むＩＯセル列５ａが配置されている。

【0067】

図１０（ｃ）では、図面左側には、ＩＯセル１０を含むＩＯセル列５ａが配置されており、図面右側には、ＩＯセル１０ａを含むＩＯセル列５ｂが配置されている。この配置では、ＩＯセル１０，１０ａの容量部１３および容量部１４，１５が近接して設けられるため、電源電圧抑制効果が大きくなる。

【0068】

なお、図１０（ａ）～（ｃ）では、ＩＯ領域３に、Ｘ方向に並んだ２列のセル列が配置されているが、ＩＯ領域３に、Ｘ方向に並んだ２列以上のセル列を配置してもよい。

【0069】

なお、上述した実施形態および変形例では、ＩＯセル列５は、半導体集積回路装置１の周辺部を囲むように設けられているものとしたが、これに限られるものではなく、例えば、半導体集積回路装置１の周辺部の一部に設けられていてもよい。また、本実施形態の構成は、ＩＯセル列５の全体にわたって適用されている必要はなく、その一部の範囲において適用されていればよい。

【0070】

また、上述した実施形態および変形例では、出力トランジスタＰ１，Ｎ１のゲート配線３３，３６のＹ方向における長さＬｇｄ（ゲート長Ｌｇｄ）は同一であるが、これに限らない。少なくとも、容量トランジスタＮ２のゲート配線３９のＹ方向の長さＬｇｃ（ゲート長Ｌｇｃ）が、ゲート配線３３，３６のＹ方向におけるいずれの長さよりも短ければよい。

【0071】

また、上述した実施形態および変形例では、容量トランジスタＮ２のソース３７およびドレイン３８等の延びる方向（第２方向に相当）と、半導体集積回路装置１の一辺に沿う方向（第３方向に相当）とが一致しており、容量トランジスタＮ２のソース３７およびドレイン３８等の延びる方向と垂直をなす方向（第１方向に相当）と、半導体集積回路装置１の一辺に沿う方向と垂直をなす方向（第４方向に相当）とが一致しているものとして説明しているが、これに限られない。例えば、平面視において、トランジスタの向きが９０度回転した場合、第１方向と第３方向とが一致し、第２方向と第４方向とが一致することとなる。

【産業上の利用可能性】

【0072】

本開示によると、ＩＯセルが配置された半導体集積回路装置について、半導体集積回路装置が低電圧で動作するとき、電源間容量の容量値の低下を抑止することができる。

【符号の説明】

【0073】

１ 半導体集積回路装置
２ コア領域
３ ＩＯ領域
５，５ａ，５ｂ ＩＯセル列
１０，１０ａ ＩＯセル
１１ 第１出力部
１２ 第２出力部
１３～１５ 容量部
３１，３４，３７ 拡散領域（ソース）
３２，３５，３８ 拡散領域（ドレイン）
３３，３６，３９ ゲート配線
４１～４６，５１～５５，７１～７６，９１，９２ 配線
６１～６５，８１～８４，１０１，１０２ コンタクト
Ｎ１，Ｐ１ 出力トランジスタ
Ｎ２ 容量トランジスタ
ＰＤ１～ＰＤ３ 外部接続パッド

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】