特許 7415413 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-01-09

(45)【発行日】2024-01-17

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 29/78 20060101AFI20240110BHJP

   H01L 29/12 20060101ALI20240110BHJP

   H01L 21/336 20060101ALI20240110BHJP

   H01L 21/28 20060101ALI20240110BHJP

   H01L 29/739 20060101ALI20240110BHJP

【ＦＩ】

H01L29/78 652Q

H01L29/78 653A

H01L29/78 652J

H01L29/78 652T

H01L29/78 652N

H01L29/78 658E

H01L21/28 301B

H01L21/28 301S

H01L29/78 652D

H01L29/78 652M

H01L29/78 655A

【請求項の数】 6

(21)【出願番号】P 2019185510

(22)【出願日】2019-10-08

(65)【公開番号】P2021061355

(43)【公開日】2021-04-15

【審査請求日】2022-09-13

(73)【特許権者】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】100104190

【弁理士】

【氏名又は名称】酒井 昭徳

(72)【発明者】

【氏名】星 保幸

【審査官】石塚 健太郎

(56)【参考文献】

【文献】特開２００３－２２９４４９（ＪＰ，Ａ）

【文献】国際公開第２０１７／０４７２８４（ＷＯ，Ａ１）

【文献】特開２００５－３１１２８４（ＪＰ，Ａ）

【文献】特開２０１２－０１５２８２（ＪＰ，Ａ）

【文献】特開２０１７－２０４５７０（ＪＰ，Ａ）

【文献】国際公開第２０１８／１３１１４４（ＷＯ，Ａ１）

【文献】特開２０１５－２２２７４３（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２９／１２

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２１／２８

Ｈ０１Ｌ ２９／７３９

(57)【特許請求の範囲】

【請求項1】

第１導電型の半導体基板と、
前記半導体基板のおもて面に設けられた、前記半導体基板より低不純物濃度の第１導電型の第１半導体層と、
前記第１半導体層の、前記半導体基板側に対して反対側の表面に選択的に設けられた第２導電型の第２半導体層と、
前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に設けられた第１導電型の第１半導体領域と、
前記第２半導体層に接触するゲート絶縁膜と、
前記ゲート絶縁膜の前記第２半導体層と接触する面と反対側の表面に設けられたゲート電極と、
前記第２半導体層および前記第１半導体領域の表面に設けられた第１電極と、
前記第１電極上に第１はんだを介して、前記第１電極の全面に設けられた金属板と、
前記金属板上に選択的に設けられた保護膜と、
前記金属板に第２はんだを介して接続されたピン状電極と、
前記半導体基板の裏面に設けられた第２電極と、
を備え、
前記金属板の端部に対向する前記第２半導体層内には、前記第１半導体領域が設けられていないことを特徴とする半導体装置。

【請求項2】

前記金属板は銅膜であり、厚さが５μｍ以上であることを特徴とする請求項１に記載の半導体装置。

【請求項3】

前記金属板は厚さが２０μｍ以上５０００μｍ以下であることを特徴とする請求項２に記載の半導体装置。

【請求項4】

前記第１はんだは、前記第２はんだよりも融点が高いことを特徴とする請求項１～３のいずれか一つに記載の半導体装置。

【請求項5】

前記第１半導体領域および前記第２半導体層を貫通し、前記第１半導体層に達するトレンチをさらに備え、
前記ゲート電極は、前記トレンチの内部に前記ゲート絶縁膜を介して設けられることを特徴とする請求項１～４のいずれか一つに記載の半導体装置。

【請求項6】

前記第１電極上にはめっき膜が設けられており、前記金属板は前記めっき膜上に前記第１はんだを介して設けられることを特徴とする請求項１に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

この発明は、半導体装置に関する。

【背景技術】

【0002】

従来、高電圧や大電流を制御するパワー半導体装置の構成材料として、シリコン（Ｓｉ）が用いられている。パワー半導体装置は、バイポーラトランジスタやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ)、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）など複数種類あり、これらは用途に合わせて使い分けられている。

【0003】

例えば、バイポーラトランジスタやＩＧＢＴは、ＭＯＳＦＥＴに比べて電流密度は高く大電流化が可能であるが、高速にスイッチングさせることができない。具体的には、バイポーラトランジスタは数ｋＨｚ程度のスイッチング周波数での使用が限界であり、ＩＧＢＴは数十ｋＨｚ程度のスイッチング周波数での使用が限界である。一方、パワーＭＯＳＦＥＴは、バイポーラトランジスタやＩＧＢＴに比べて電流密度が低く大電流化が難しいが、数ＭＨｚ程度までの高速スイッチング動作が可能である。

【0004】

しかしながら、市場では大電流と高速性とを兼ね備えたパワー半導体装置への要求が強く、ＩＧＢＴやパワーＭＯＳＦＥＴはその改良に力が注がれ、現在ではほぼ材料限界に近いところまで開発が進んでいる。パワー半導体装置の観点からシリコンに代わる半導体材料が検討されており、低オン電圧、高速特性、高温特性に優れた次世代のパワー半導体装置を作製（製造）可能な半導体材料として炭化珪素（ＳｉＣ）が注目を集めている。

【0005】

炭化珪素は、化学的に非常に安定した半導体材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用することができる。また、炭化珪素は、最大電界強度もシリコンより１桁以上大きいため、オン抵抗を十分に小さくすることができる半導体材料として期待される。このような炭化珪素の特長は、他のシリコンよりバンドギャップが広いワイドバンドギャップ半導体である、例えば窒化ガリウム（ＧａＮ）にもあてはまる。このため、ワイドバンドギャップ半導体を用いることにより、半導体装置の高耐圧化を図ることができる。

【0006】

トレンチゲート構造は、半導体基板（半導体チップ）のおもて面に形成したトレンチ内にＭＯＳゲートを埋め込んだＭＯＳゲート構造であり、トレンチの側壁に沿って半導体基板のおもて面と直交する方向にチャネル（反転層）が形成される。このため、半導体基板のおもて面に沿ってチャネルが形成されるプレーナゲート構造と比べて、単位面積当たりの単位セル（素子の構成単位）密度を増やすことができ、単位面積当たりの電流密度を増やすことができるため、コスト面で有利である。プレーナゲート構造は、半導体基板のおもて面上に平板状にＭＯＳゲートを設けたＭＯＳゲート構造である。

【0007】

また、デバイスの電流密度を増加させた分、単位セルの占有体積に応じた温度上昇率が高くなり、ボンディングワイヤが剥離する等の問題が生じるため、放電効率の向上と信頼性の安定化とを図るために両面冷却構造が必要になる。両面冷却構造とは、半導体基板で発生した熱を半導体基板の両面から外へ逃がすことで半導体基板全体の放熱性を向上させた構造である。両面冷却構造では、半導体基板で発生した熱は、半導体基板の裏面に金属ベース板を介して接触させた冷却フィンから放熱され、かつ半導体基板のおもて面に一方の端部を接合した端子ピンを介して当該端子ピンの他方の端部を接合した金属バーから放熱される。

【0008】

さらに信頼性を向上させるために、メイン半導体素子である縦型ＭＯＳＦＥＴと同一の半導体基板に、電流センス部、温度センス部および過電圧保護部等の高機能部を配置して高機能構造とした装置が提案されている。高機能構造とする場合、高機能部を安定して形成するために、活性領域に、メイン半導体素子の単位セルと離して、かつエッジ終端領域に隣接して、高機能部のみを配置した領域が設けられる。活性領域は、メイン半導体素子のオン時に主電流が流れる領域である。エッジ終端領域は、半導体基板のおもて面側の電界を緩和して耐圧（耐電圧）を保持するための領域である。耐圧とは、素子が誤動作や破壊を起こさない限界の電圧である。

【0009】

従来の炭化珪素半導体装置の構造について、トレンチ型ＭＯＳＦＥＴを例に説明する。図１２は、従来の炭化珪素半導体装置の構造を示す断面図である。図１２に示すように、トレンチ型ＭＯＳＦＥＴ１５０では、ｎ⁺型炭化珪素基板１０１のおもて面にｎ型炭化珪素エピタキシャル層１０２が堆積される。ｎ型炭化珪素エピタキシャル層１０２のｎ⁺型炭化珪素基板１０１側に対して反対側の表面側は、ｎ型高濃度領域１０６が設けられている。また、ｎ型高濃度領域１０６のｎ⁺型炭化珪素基板１０１側に対して反対側の表面層には、第１ｐ⁺型ベース領域１０４が選択的に設けられている。ｎ型高濃度領域１０６には、トレンチ１１８の底面全体を覆うように第２ｐ⁺型ベース領域１０５が選択的に設けられている。

【0010】

また、従来のトレンチ型ＭＯＳＦＥＴ１５０には、さらにｐ型炭化珪素エピタキシャル層１０３、ｎ⁺型ソース領域１０７、ｐ⁺⁺型コンタクト領域１０８、ゲート絶縁膜１０９、ゲート電極１１０、層間絶縁膜１１１、ソース電極１１３、裏面電極１１４、トレンチ１１８、ソース電極パッド１１５およびドレイン電極パッド（不図示）が設けられている。

【0011】

ソース電極１１３は、ｎ⁺型ソース領域１０７、ｐ⁺⁺型コンタクト領域１０８上に設けられ、ソース電極１１３上にソース電極パッド１１５が設けられている。ソース電極パッド１１５は、順に第１ＴｉＮ膜１２５、第１Ｔｉ膜１２６、第２ＴｉＮ膜１２７、第２Ｔｉ膜１２８およびＡｌ合金膜１２９が積層されている多層膜である。また、ソース電極パッド１１５上部には、第２めっき膜１１６、第２はんだ１１７、外部電極ピン１１９、第１保護膜１２１および第２保護膜１２３が設けられる。

【0012】

また、めっき膜と保護膜とソース電極がお互いに接する３重点部分の直下に、チャネルを形成しないことにより、応力が集中して掛かる部分に電流が流れることがなくなり、応力が集中して掛かる部分による特性劣化を抑制できる半導体装置が公知である（例えば、下記特許文献１参照）。

【0013】

また、電極の中にＴａ（タンタル）の硬度と同等又はそれ以上の硬度を有する保護層を少なくとも１層有し、ボンディングワイヤとしてＣｕボンディングワイヤを用いても、チップクラックが発生しないパワー半導体装置が公知である（例えば、下記特許文献２参照）。

【先行技術文献】

【特許文献】

【0014】

【文献】国際公開第２０１７／０４７２８３号公報

【文献】特開２０１４－０８２３６７号公報

【発明の概要】

【発明が解決しようとする課題】

【0015】

しかしながら、ピンタイプの両面冷却構造では、外部電極ピン１１９の端部をはんだ１１７で接合する際に、はんだ１１７とめっき１１６の部分の角度のコントロールが難しく、素子活性領域への応力が高くなる。さらに、半導体装置の高周波数化に伴い素子に発生する温度が上昇し、素子の並列数および素子を構成するモジュールの並列数が増えてくると素子への応力が局所的に集中するようになる。このように応力が集中することにより、半導体装置の諸特性が劣化し、信頼性が低下する。最悪の場合、層間絶縁膜１１１が割れてしまい、ゲート電極１０９とソース電極１１３とがショートし、半導体装置が不良になる。

【0016】

この発明は、上述した従来技術による問題点を解消するため、高周波数動作での諸特性の変動を抑制し、破壊しにくく信頼性の高い半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0017】

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。半導体装置は、第１導電型の半導体基板のおもて面に、前記半導体基板より低不純物濃度の第１導電型の第１半導体層が設けられる。前記第１半導体層の、前記半導体基板側に対して反対側の表面に選択的に第２導電型の第２半導体層が設けられる。前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に第１導電型の第１半導体領域が設けられる。前記第２半導体層に接触するゲート絶縁膜が設けられる。前記ゲート絶縁膜の前記第２半導体層と接触する面と反対側の表面にゲート電極が設けられる。前記第２半導体層および前記第１半導体領域の表面に第１電極が設けられる。前記第１電極上に第１はんだを介して、前記第１電極の全面に金属板が設けられる。前記金属板上に選択的に保護膜が設けられる。前記金属板に第２はんだを介して接続されたピン状電極と、前記半導体基板の裏面に第２電極が設けられる。前記金属板の端部に対向する前記第２半導体層内には、前記第１半導体領域が設けられていない。

【0018】

また、この発明にかかる半導体装置は、上述した発明において、前記金属板は銅板であり、厚さが５μｍ以上であることを特徴とする。

【0019】

また、この発明にかかる半導体装置は、上述した発明において、前記金属板は厚さが２０μｍ以上５０００μｍ以下であることを特徴とする。

【0021】

また、この発明にかかる半導体装置は、上述した発明において、前記第１はんだは、前記第２はんだよりも融点が高いことを特徴とする。

【0022】

また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体領域および前記第２半導体層を貫通し、前記第１半導体層に達するトレンチをさらに備え、前記ゲート電極は、前記トレンチの内部に前記ゲート絶縁膜を介して設けられることを特徴とする。

【0023】

また、この発明にかかる半導体装置は、上述した発明において、前記第１電極上にはめっき膜が設けられており、前記金属板は前記めっき膜上に前記第１はんだを介して設けられることを特徴とする。

【0024】

上述した発明によれば、ソース電極パッド上に、第１はんだを介して金属板が設けられる。これにより、外部電極ピンを固定する際に第２はんだにかかる応力を分散化させ均一にすることができ、炭化珪素半導体装置の特定の領域に応力が局所的に集中することを防止できる。このため、高周波数動作での高電流密度による諸特性の変動を大幅に改善することができる。

【発明の効果】

【0025】

本発明にかかる半導体装置によれば、高周波数動作での諸特性の変動を抑制し、破壊しにくく信頼性が高いという効果を奏する。

【図面の簡単な説明】

【0026】

【図1】実施の形態にかかる炭化珪素半導体装置の構造を示す断面図である。

【図2】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その１）。

【図3】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その２）。

【図4】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その３）。

【図5】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その４）。

【図6】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その５）。

【図7】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その６）。

【図8】実施の形態にかかる炭化珪素半導体装置と従来の炭化珪素半導体装置のもれ電流の変化率を示すグラフである。

【図9】実施の形態にかかる炭化珪素半導体装置と従来の炭化珪素半導体装置のオン電圧の変化率を示すグラフである。

【図10】実施の形態にかかる炭化珪素半導体装置と従来の炭化珪素半導体装置のしきい値の変化率を示すグラフである。

【図11】実施の形態にかかる炭化珪素半導体装置の金属板の他の構造を示す断面図である。

【図12】従来の炭化珪素半導体装置の構造を示す断面図である。

【発明を実施するための形態】

【0027】

以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および－を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同等とは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“－”はその直後の指数につくバーを意味しており、指数の前に“－”を付けることで負の指数をあらわしている。

【0028】

（実施の形態）
実施の形態にかかる半導体装置は、シリコン（Ｓｉ）よりもバンドギャップが広い半導体（ワイドバンドギャップ半導体とする）を用いて構成される。この実施の形態にかかる半導体装置の構造について、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いた場合を例に説明する。図１は、実施の形態にかかる炭化珪素半導体装置の構造を示す断面図である。図１では、活性領域４０がエッジ終端領域４１と接続する部分の構造を示している。

【0029】

実施の形態にかかる炭化珪素半導体装置は、半導体基板のおもて面（後述するｐ型炭化珪素エピタキシャル層３側の面）側にトレンチゲート構造のＭＯＳゲートを備えたトレンチ型ＭＯＳＦＥＴ５０である。炭化珪素半導体基体は、炭化珪素からなるｎ⁺型炭化珪素基板（第１導電型の半導体基板）１上にｎ型炭化珪素エピタキシャル層（第１導電型の第１半導体層）２およびｐ型炭化珪素エピタキシャル層（第２導電型の第２半導体層）３を順にエピタキシャル成長させてなる。ｎ型高濃度領域６をｎ型炭化珪素エピタキシャル層２上にエピタキシャル成長させてもよい。

【0030】

トレンチゲート構造のＭＯＳゲートは、ｐ型炭化珪素エピタキシャル層３、ｎ⁺型ソース領域（第１導電型の第１半導体領域）７、ｐ⁺⁺型コンタクト領域８、トレンチ１８、ゲート絶縁膜９およびゲート電極１０で構成される。

【0031】

具体的には、トレンチ１８は、半導体基板のおもて面から深さ方向ｚにｐ型炭化珪素エピタキシャル層３を貫通して、ｎ型高濃度領域６（ｎ型高濃度領域６が設けられていない場合は、ｎ型炭化珪素エピタキシャル層２、以下（２）と称する）に達する。深さ方向ｚとは、半導体基板のおもて面から裏面へ向かう方向である。トレンチ１８は、例えば、ストライプ状に配置されている。

【0032】

トレンチ１８の内部には、トレンチ１８の内壁に沿ってゲート絶縁膜９が設けられ、ゲート絶縁膜９上にトレンチ１８の内部に埋め込むようにゲート電極１０が設けられている。１つのトレンチ１８内のゲート電極１０と、当該ゲート電極１０を挟んで隣り合うメサ領域（隣り合うトレンチ１８間の領域）と、でメイン半導体素子の１つの単位セルが構成される。図１では、２つのトレンチＭＯＳ構造のみを図示しているが、さらに多くのトレンチ構造のＭＯＳゲート（金属－酸化膜－半導体からなる絶縁ゲート）構造が並列に配置されていてもよい。

【0033】

ｎ型炭化珪素エピタキシャル層２のソース側（後述するソース電極１３側）の表面層に、ｐ型炭化珪素エピタキシャル層３に接するようにｎ型領域（以下、ｎ型高濃度領域とする）６が設けられていてもよい。ｎ型高濃度領域６は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ：ＣＳＬ）である。このｎ型高濃度領域６は、例えば、トレンチ１８の内壁を覆うように、基板おもて面（半導体基板のおもて面）に平行な方向に一様に設けられている。

【0034】

ｎ型高濃度領域６は、ｐ型炭化珪素エピタキシャル層３との界面から、トレンチ１８の底面よりもドレイン側（後述する裏面電極１４側）に深い位置に達している。ｎ型高濃度領域６の内部には、第１，２ｐ⁺型ベース領域４、５がそれぞれ選択的に設けられていてもよい。第１ｐ⁺型ベース領域４は、隣り合うトレンチ１８間（メサ領域）に、第２ｐ⁺型ベース領域５およびトレンチ１８と離して設けられ、かつｐ型炭化珪素エピタキシャル層３に接する。第２ｐ⁺型ベース領域５は、トレンチ１８の底面および底面コーナー部のうち少なくとも底面を覆う。トレンチ１８の底面コーナー部とは、トレンチ１８の底面と側壁との境界である。

【0035】

第１，２ｐ⁺型ベース領域４、５とｎ型炭化珪素エピタキシャル層２とのｐｎ接合は、トレンチ１８の底面よりもドレイン側に深い位置に形成されている。ｎ型高濃度領域６を設けずに、第１，２ｐ⁺型ベース領域４、５がｎ型炭化珪素エピタキシャル層２の内部に設けられていてもよい。第１，２ｐ⁺型ベース領域４、５のドレイン側端部の深さ位置は、第１，２ｐ⁺型ベース領域４、５とｎ型炭化珪素エピタキシャル層２とのｐｎ接合がトレンチ１８の底面よりもドレイン側に深い位置にあればよく、設計条件に合わせて種々変更可能である。第１，２ｐ⁺型ベース領域４、５により、トレンチ１８の底面に沿った部分でゲート絶縁膜９に高電界が印加されることを防止することができる。

【0036】

ｐ型炭化珪素エピタキシャル層３の内部には、ｎ⁺型ソース領域７が選択的に設けられている。ｎ⁺型ソース領域７と接するようにｐ⁺⁺型コンタクト領域８が選択的に設けられていてもよい。ｎ⁺型ソース領域７は、トレンチ１８の側壁のゲート絶縁膜９に接し、トレンチ１８の側壁のゲート絶縁膜９を介してゲート電極１０に対向する。

【0037】

層間絶縁膜１１は、ゲート電極１０を覆うように、半導体基板のおもて面全面に設けられている。層間絶縁膜１１には、層間絶縁膜１１を深さ方向ｚに貫通して基板おもて面に達するコンタクトホールが開口されている。

【0038】

ソース電極（第１電極）１３は、コンタクトホール内において半導体基板（ｎ⁺型ソース領域７）にオーミック接触し、かつ層間絶縁膜１１によりゲート電極１０と電気的に絶縁されている。ソース電極１３上に、ソース電極パッド１５が設けられている。ソース電極パッド１５は、第１ＴｉＮ膜２５、第１Ｔｉ膜２６、第２ＴｉＮ膜２７、第２Ｔｉ膜２８およびＡｌ合金膜２９が積層されている多層膜である。ｐ⁺⁺型コンタクト領域８が設けられている場合、ソース電極１３はｐ⁺⁺型コンタクト領域８とオーミック接触する。ｐ⁺⁺型コンタクト領域８が設けられていない場合、ソース電極１３はｐ型炭化珪素エピタキシャル層３とオーミック接触する。

【0039】

ソース電極パッド１５上に、第１めっき膜３３が設けられ、第１めっき膜３３上に第１はんだ３２を介して金属板３０が設けられる。具体的には、エッジ終端領域４１の絶縁膜１２が、活性領域４０のソース電極パッド１５を覆うように設けられ、絶縁膜１２上に第３保護膜３１が設けられており、第３保護膜３１の開口部には、第１めっき膜３３および第１はんだ３２を介して金属板３０が設けられている。

【0040】

金属板３０は、平坦な膜で、例えば銅（Ｃｕ）等の金属で形成されている。金属板３０は、活性領域４０の全面を覆うように設けられる。また、金属板３０は、エッジ終端領域４１の一部を覆うように設けられていてもよい。金属板３０により、後述する外部電極ピン１９を第２はんだ１７で接合する際の応力を緩和するため、さらに、炭化珪素半導体装置の熱冷却のため、金属板３０は厚い方が好ましい。金属板３０は、少なくとも、第１めっき膜３３よりも厚く、具体的には５μｍ以上の厚さである。外部電極ピン１９の応力を効率的に緩和するためには、金属板３０は厚さ２０μｍ以上５０００μｍ以下であることが好ましい。

【0041】

上述したように、外部電極ピン１１９をめっき膜１１６上に第２はんだ１１７で接合すると、外部電極ピン１１９と、めっき膜１１６上に形成された第２はんだ１１７との角度によっては、接合で発生する応力により、炭化珪素半導体装置の特性が劣化する。例えば、炭化珪素半導体装置が高周波数で動作して、電流密度が高くなると諸特性の変動が発生しやすくなる。特に、低い電流でのしきい値によるドレインソース間のリーク電流が増加する。

【0042】

これに対して、実施の形態では、ソース電極パッド１５上に、金属板３０を設けることにより、外部電極ピン１９とこれを固定する第２はんだ１７にかかる応力を分散化させ均一にすることができる。これにより、炭化珪素半導体装置の特定の領域に応力が局所的に集中することを防止でき、高周波数動作での高電流密度による諸特性の変動を大幅に改善することができる。

【0043】

また、図１のように、金属板３０が活性領域４０の全面を覆うように設けられる場合、金属板３０の端部直下の活性領域４０の構造はＭＯＳとして機能しない領域とすることが好ましい。ＭＯＳとして機能しない領域は、図１のように、ｐ型炭化珪素エピタキシャル層３内部にｎ⁺型ソース領域７を設けないことによるチャネルが形成されない領域である。金属板３０の端部は、金属板３０により分散された応力が集中する領域であり、この領域をＭＯＳとして機能させないことより、炭化珪素半導体装置の諸特性が劣化し、信頼性が低下することを抑制できる。また、この応力により層間絶縁膜１１が破損して、ゲート電極１０とソース電極１３とが短絡して、炭化珪素半導体装置が不良になることを抑制できる。

【0044】

金属板３０上には、第２はんだ１７を介して外部電極ピン１９の一方の端部が接合されている。外部電極ピン１９の他方の端部は、半導体基板のおもて面に対向するように配置された金属バー（不図示）に接合されている。また、外部電極ピン１９の他方の端部は、半導体チップを実装したケース（不図示）の外側に露出し、外部装置（不図示）と電気的に接続される。

【0045】

金属板３０の表面は、第２はんだ１７が設けられる領域を除いて第１保護膜２１で覆われている。具体的には、金属板３０を覆うように第１保護膜２１が設けられており、第１保護膜２１の開口部に露出した金属板３０に、第２はんだ１７を介して外部電極ピン１９が接合されている。第１保護膜２１は、例えばポリイミド膜である。

【0046】

また、第１はんだ３２は、第２はんだ１７よりも融点が高い方が好ましい。この場合、第２はんだ１７による接合時に、第１はんだ３２で接合した部分が融解することがない。このため、第１はんだ３２によりソース電極パッド１５と金属板３０とを接合するための加熱処理と、第２はんだ１７により金属板３０と外部電極ピン１９とを接合するための加熱処理とを別のプロセスとして実施できる。

【0047】

半導体基板の裏面に、ドレイン電極となる裏面電極（第２電極）１４が設けられている。裏面電極１４上には、ドレイン電極パッド（不図示）が設けられている。

【0048】

（実施の形態にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態にかかる炭化珪素半導体装置の製造方法について説明する。図２～図７は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。

【0049】

まず、ｎ型の炭化珪素でできたｎ⁺型炭化珪素基板１を用意する。そして、このｎ⁺型炭化珪素基板１の第１主面上に、ｎ型の不純物、例えば窒素原子（Ｎ）をドーピングしながら炭化珪素でできた第１ｎ型炭化珪素エピタキシャル層２ａを、例えば３０μｍ程度の厚さまでエピタキシャル成長させる。ここまでの状態が図２に示されている。

【0050】

次に、第１ｎ型炭化珪素エピタキシャル層２ａの表面上に、フォトリソグラフィ技術によって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。そして、アルミニウム等のｐ型の不純物を、酸化膜の開口部に注入し、深さ０．５μｍ程度の下部第１ｐ⁺型ベース領域４ａおよび第２ｐ⁺型ベース領域５を形成する。

【0051】

また、隣り合う下部第１ｐ⁺型ベース領域４ａと第２ｐ⁺型ベース領域５との距離が１．５μｍ程度となるよう形成する。下部第１ｐ⁺型ベース領域４ａおよび第２ｐ⁺型ベース領域５の不純物濃度を例えば５×１０¹⁸／ｃｍ³程度に設定する。

【0052】

次に、イオン注入用マスクの一部を除去し、開口部に窒素等のｎ型の不純物をイオン注入し、第１ｎ型炭化珪素エピタキシャル層２ａの表面領域の一部に、例えば深さ０．５μｍ程度の下部ｎ型高濃度領域６ａを形成してもよい。下部ｎ型高濃度領域６ａの不純物濃度を例えば１×１０¹⁷／ｃｍ³程度に設定する。ここまでの状態が図３に示されている。

【0053】

次に、第１ｎ型炭化珪素エピタキシャル層２ａの表面上に、窒素等のｎ型の不純物をドーピングした第２ｎ型炭化珪素エピタキシャル層２ｂを、０．５μｍ程度の厚さで形成する。第２ｎ型炭化珪素エピタキシャル層２ｂの不純物濃度が３×１０¹⁵／ｃｍ³程度となるように設定する。以降、第１ｎ型炭化珪素エピタキシャル層２ａと第２ｎ型炭化珪素エピタキシャル層２ｂとを合わせてｎ型炭化珪素エピタキシャル層２となる。

【0054】

次に、第２ｎ型炭化珪素エピタキシャル層２ｂの表面上に、フォトリソグラフィによって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。そして、アルミニウム等のｐ型の不純物を、酸化膜の開口部に注入し、深さ０．５μｍ程度の上部第１ｐ⁺型ベース領域４ｂを、下部第１ｐ⁺型ベース領域４ａに重なるように形成する。下部第１ｐ⁺型ベース領域４ａと上部第１ｐ⁺型ベース領域４ｂは連続した領域を形成し、第１ｐ⁺型ベース領域４となる。上部第１ｐ⁺型ベース領域４ｂの不純物濃度を例えば５×１０¹⁸／ｃｍ³程度となるように設定する。

【0055】

次に、イオン注入用マスクの一部を除去し、開口部に窒素等のｎ型の不純物をイオン注入し、第２ｎ型炭化珪素エピタキシャル層２ｂの表面領域の一部に、例えば深さ０．５μｍ程度の上部ｎ型高濃度領域６ｂを形成してもよい。上部ｎ型高濃度領域６ｂの不純物濃度を例えば１×１０¹⁷／ｃｍ³程度に設定する。この上部ｎ型高濃度領域６ｂと下部ｎ型高濃度領域６ａは少なくとも一部が接するように形成され、ｎ型高濃度領域６を形成する。ただし、このｎ型高濃度領域６が基板全面に形成される場合と、形成されない場合がある。ここまでの状態が図４に示されている。

【0056】

次にｎ型炭化珪素エピタキシャル層２の表面上に、エピタキシャル成長によりｐ型炭化珪素エピタキシャル層３を１．１μｍ程度の厚さで形成する。ｐ型炭化珪素エピタキシャル層３の不純物濃度は４×１０¹⁷／ｃｍ³程度に設定する。ｐ型炭化珪素エピタキシャル層３をエピタキシャル成長により形成した後、ｐ型炭化珪素エピタキシャル層３にさらにアルミニウム等のｐ型の不純物を、ｐ型炭化珪素エピタキシャル層２のチャネル領域にイオン注入を行ってもよい。

【0057】

次に、ｐ型炭化珪素エピタキシャル層３の表面上に、フォトリソグラフィによって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。この開口部に窒素（Ｎ）、リン（Ｐ）等のｎ型の不純物をイオン注入し、ｐ型炭化珪素エピタキシャル層３の表面の一部にｎ⁺型ソース領域７を形成する。次に、ｎ⁺型ソース領域７の形成に用いたイオン注入用マスクを除去し、同様の方法で、所定の開口部を有するイオン注入用マスクを形成し、ｐ型炭化珪素エピタキシャル層３の表面の一部にリン等のｐ型の不純物をイオン注入し、ｐ⁺⁺型コンタクト領域８を形成してもよい。ｐ⁺⁺型コンタクト領域８の不純物濃度は、ｐ型炭化珪素エピタキシャル層３の不純物濃度より高くなるように設定する。ここまでの状態が図５に示されている。

【0058】

次に、１７００℃程度の不活性ガス雰囲気で熱処理（アニール）を行い、第１ｐ⁺型ベース領域４、第２ｐ⁺型ベース領域５、ｎ⁺型ソース領域７およびｐ⁺⁺型コンタクト領域８の活性化処理を実施する。なお、上述したように１回の熱処理によって各イオン注入領域をまとめて活性化させてもよいし、イオン注入を行うたびに熱処理を行って活性化させてもよい。

【0059】

次に、ｐ型炭化珪素エピタキシャル層３の表面上に、フォトリソグラフィによって所定の開口部を有するトレンチ形成用マスクを例えば酸化膜で形成する。次に、ドライエッチングによってｐ型炭化珪素エピタキシャル層３を貫通し、ｎ型高濃度領域６（２）に達するトレンチ１８を形成する。トレンチ１８の底部はｎ型高濃度領域６（２）に形成された第２ｐ⁺型ベース領域５に達してもよい。次に、トレンチ形成用マスクを除去する。ここまでの状態が図６に示されている。

【0060】

次に、ｎ⁺型ソース領域７の表面と、トレンチ１８の底部および側壁と、に沿ってゲート絶縁膜９を形成する。このゲート絶縁膜９は、酸素雰囲気中において１０００℃程度の温度の熱酸化によって形成してもよい。また、このゲート絶縁膜９は高温酸化（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ：ＨＴＯ）等のような化学反応によって堆積する方法で形成してもよい。

【0061】

次に、ゲート絶縁膜９上に、例えばリン原子がドーピングされた多結晶シリコン層を設ける。この多結晶シリコン層はトレンチ１８内を埋めるように形成してもよい。この多結晶シリコン層をフォトリソグラフィによりパターニングし、トレンチ１８内部に残すことによって、ゲート電極１０を形成する。

【0062】

次に、ゲート絶縁膜９およびゲート電極１０を覆うように、例えばリンガラスを１μｍ程度の厚さで成膜し、層間絶縁膜１１を形成する。次に、層間絶縁膜１１を覆うように、チタン（Ｔｉ）または窒化チタン（ＴｉＮ）またはチタンと窒化チタンの積層からなるバリアメタルを形成してもよい。層間絶縁膜１１およびゲート絶縁膜９をフォトリソグラフィによりパターニングしｎ⁺型ソース領域７およびｐ⁺⁺型コンタクト領域８を露出させたコンタクトホールを形成する。ｐ⁺⁺型コンタクト領域８を形成しない場合、ｎ⁺型ソース領域７およびｐ型炭化珪素エピタキシャル層３を露出させたコンタクトホールを形成する。その後、熱処理（リフロー）を行って層間絶縁膜１１を平坦化する。ここまでの状態が図７に示されている。また、層間絶縁膜１１にコンタクトホールを形成した後に、チタン（Ｔｉ）または窒化チタン（ＴｉＮ）またはチタンと窒化チタンの積層からなるバリアメタルを形成してもよい。この場合、バリアメタルにもｎ⁺型ソース領域７およびｐ⁺⁺型コンタクト領域８を露出させるコンタクトホールが設けられる。

【0063】

次に、層間絶縁膜１１に設けられたコンタクトホール内および層間絶縁膜１１上にソース電極１３となる導電性の膜を形成する。導電性の膜は、例えばニッケル（Ｎｉ）膜である。また、ｎ⁺型炭化珪素基板１の第２主面上にも、同様にニッケル（Ｎｉ）膜を形成する。その後、例えば９７０℃程度の温度で熱処理を行って、コンタクトホール内部のニッケル膜をシリサイド化してソース電極１３とする。同時に、第２主面に形成したニッケル膜は、ｎ⁺型炭化珪素基板１とオーミック接合を形成する裏面電極１４となる。その後、未反応のニッケル膜を選択的に除去して、例えばコンタクトホール内にのみソース電極１３を残す。

【0064】

次に、例えばスパッタ法によって、炭化珪素半導体基体のおもて面のソース電極１３および層間絶縁膜１１を覆うように、第１ＴｉＮ膜２５、第１Ｔｉ膜２６、第２ＴｉＮ膜２７、第２Ｔｉ膜２８を順に積層し、さらにＡｌ合金膜２９を、厚さが例えば、５μｍ程度になるように形成する。Ａｌ合金膜２９はＡｌ膜であってもよい。Ａｌ合金膜２９は、例えば、Ａｌ－Ｓｉ膜またはＡｌ－Ｓｉ－Ｃｕ膜である。この導電性の膜をフォトリソグラフィによりパターニングし、素子全体の活性領域に残すことによってソース電極パッド１５を形成する。

【0065】

次に、Ａｌ合金膜２９上にポリイミド膜を形成した後、フォトリソグラフィおよびエッチングにより当該ポリイミド膜を選択的に除去して、第３保護膜３１を形成するとともに、第３保護膜３１に開口部を形成する。次に、第３保護膜３１の開口部に露出したＡｌ合金膜２９上に第１めっき膜３３を形成する。次に、第１はんだ３２により、第１めっき膜３３上に金属板３０を接合する。金属板３０は、Ａｌ合金膜２９上にめっき法等により形成しても構わない。

【0066】

次に、金属板３０上にポリイミド膜を形成した後、フォトリソグラフィおよびエッチングにより当該ポリイミド膜を選択的に除去して、第１保護膜２１を形成するとともに、第１保護膜２１に開口部を形成する。

【0067】

その後、第１保護膜２１の開口部に露出した金属板３０に第２はんだ１７を介して外部電極ピン１９を形成する。以上のようにして、図１に示す炭化珪素半導体装置が完成する。

【0068】

図８は、実施の形態にかかる炭化珪素半導体装置と従来の炭化珪素半導体装置のもれ電流の変化率を示すグラフである。図８において、横軸は、炭化珪素半導体装置の動作周波数を示し、単位はｋＨｚである。縦軸は、横軸の周波数で動作させる前と動作させた後でのドレインソース間のもれ電流（リーク電流）の変化率を示し、単位は％である。図８では、Ｂで示す線が従来の炭化珪素半導体装置の特性を示し、Ａで示す線が実施の形態にかかる炭化珪素半導体装置の特性を示す。

【0069】

図８に示すように、従来の炭化珪素半導体装置では、動作周波数が増加して、高電流密度になるほど、もれ電流が増加して特性が悪化している。一方、実施の形態にかかる炭化珪素半導体装置では、動作周波数が増加して、高電流密度になっても、もれ電流は増加せず、もれ電流の悪化を大幅に改善している。

【0070】

図９は、実施の形態にかかる炭化珪素半導体装置と従来の炭化珪素半導体装置のオン電圧の変化率を示すグラフである。図９において、横軸は、炭化珪素半導体装置の動作周波数を示し、単位はｋＨｚである。縦軸は、横軸の周波数で動作させる前と動作させた後でのオン電圧（Ｖｏｎ）の変化率を示し、単位は％である。図９では、Ｂで示す線が従来の炭化珪素半導体装置の特性を示し、Ａで示す線が実施の形態にかかる炭化珪素半導体装置の特性を示す。

【0071】

図９に示すように、従来の炭化珪素半導体装置では、動作周波数が増加して、高電流密度になるほど、オン電圧が増加して特性が悪化している。一方、実施の形態にかかる炭化珪素半導体装置では、動作周波数が増加して、高電流密度になっても、オン電圧は増加せず、オン電圧の悪化を大幅に改善している。

【0072】

図１０は、実施の形態にかかる炭化珪素半導体装置と従来の炭化珪素半導体装置のしきい値の変化率を示すグラフである。図１０において、横軸は、炭化珪素半導体装置の動作周波数を示し、単位はｋＨｚである。縦軸は、横軸の周波数で動作させる前と動作させた後でのしきい値の変化率を示し、単位は％である。図１０では、Ｂで示す線が従来の炭化珪素半導体装置の特性を示し、Ａで示す線が実施の形態にかかる炭化珪素半導体装置の特性を示す。

【0073】

図１０に示すように、従来の炭化珪素半導体装置では、動作周波数が増加して、高電流密度になるほど、しきい値が増加し特性が悪化している。一方、実施の形態にかかる炭化珪素半導体装置では、動作周波数が増加して、高電流密度になっても、しきい値は増加せず、しきい値の悪化を大幅に改善している。

【0074】

図１１は、実施の形態にかかる炭化珪素半導体装置の金属板の他の構造を示す断面図である。金属板３０は、平坦な膜ではなく、図１１のように突起部３４を有していてもよい、突起部３４を外部電極ピン１９が接合される箇所に設けることにより、外部電極ピン１９を接合する際の応力をさらに軽減することができる。図１１の突起部３４を長い棒状の形状にすることで、突起部３４を外部電極ピン１９とすることも可能である。この場合、外部電極ピン１９を接合する必要がないため、接合時の応力を解消することができる。また、図１１では、突起部３４は１箇所のみであるが、突起部３４を、外部電極ピン１９を接続する数分設けてもよい。

【0075】

以上、説明したように、実施の形態にかかる炭化珪素半導体装置によれば、ソース電極パッド上に、第１はんだを介して金属板が設けられる。これにより、外部電極ピンを固定する際に第２はんだにかかる応力を分散化させ均一にすることができ、炭化珪素半導体装置の特定の領域に応力が局所的に集中することを防止できる。このため、高周波数動作での高電流密度による諸特性の変動を大幅に改善することができる。

【0076】

以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、上述した各実施の形態では、ワイドバンドギャップ半導体として炭化珪素を用いた場合を例に説明しているが、炭化珪素以外の例えば窒化ガリウム（ＧａＮ）などのワイドバンドギャップ半導体にも適用可能である。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。

【産業上の利用可能性】

【0077】

以上のように、本発明にかかる半導体装置は、インバータなどの電力変換装置や種々の産業用機械などの電源装置や自動車のイグナイタなどに使用されるパワー半導体装置に有用である。

【符号の説明】

【0078】

１、１０１ ｎ⁺型炭化珪素基板
２、１０２ ｎ型炭化珪素エピタキシャル層
２ａ 第１ｎ型炭化珪素エピタキシャル層
２ｂ 第２ｎ型炭化珪素エピタキシャル層
３、１０３ ｐ型炭化珪素エピタキシャル層
４、１０４ 第１ｐ⁺型ベース領域
４ａ 下部第１ｐ⁺型ベース領域
４ｂ 上部第１ｐ⁺型ベース領域
５、１０５ 第２ｐ⁺型ベース領域
６、１０６ ｎ型高濃度領域
６ａ 下部ｎ型高濃度領域
６ｂ 上部ｎ型高濃度領域
７、１０７ ｎ⁺型ソース領域
８、１０８ ｐ⁺⁺型コンタクト領域
９、１０９ ゲート絶縁膜
１０、１１０ ゲート電極
１１、１１１ 層間絶縁膜
１２ 絶縁膜
１３、１１３ ソース電極
１４、１１４ 裏面電極
１５、１１５ ソース電極パッド
１６、１１６ 第２めっき膜
１７、１１７ 第２はんだ
１８、１１８ トレンチ
１９、１１９ 外部電極ピン
２１、１２１ 第１保護膜
２３、１２３ 第２保護膜
２５、１２５ 第１ＴｉＮ膜
２６、１２６ 第１Ｔｉ膜
２７、１２７ 第２ＴｉＮ膜
２８、１２８ 第２Ｔｉ膜
２９、１２９ Ａｌ合金膜
３０ 金属板
３１ 第３保護膜
３２ 第１はんだ
３３ 第１めっき膜
３４ 突起部
４０ 活性領域
４１ エッジ終端領域
５０、１５０ トレンチ型ＭＯＳＦＥＴ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】