特許 7417375 駆動制御装置におけるパルス発生器の制御

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-01-10

(45)【発行日】2024-01-18

(54)【発明の名称】駆動制御装置におけるパルス発生器の制御

(51)【国際特許分類】

   H02M 1/08 20060101AFI20240111BHJP

   H03K 17/00 20060101ALI20240111BHJP

   H03K 17/567 20060101ALN20240111BHJP

【ＦＩ】

H02M1/08 A

H03K17/00 B

H03K17/567

【請求項の数】 5

【外国語出願】

(21)【出願番号】P 2019139335

(22)【出願日】2019-07-30

(65)【公開番号】P2020039247

(43)【公開日】2020-03-12

【審査請求日】2022-07-29

(31)【優先権主張番号】16/057,992

(32)【優先日】2018-08-08

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】300057230

【氏名又は名称】セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー

(74)【代理人】

【識別番号】110002077

【氏名又は名称】園田・小林弁理士法人

(72)【発明者】

【氏名】ソン， キナム

(72)【発明者】

【氏名】オ， ウォンヒ

(72)【発明者】

【氏名】チョイ， ジンギュ

(72)【発明者】

【氏名】リー， ジュノ

【審査官】栗栖 正和

(56)【参考文献】

【文献】特開２００１－１６８７００（ＪＰ，Ａ）

【文献】特開２０１０－１９９７８７（ＪＰ，Ａ）

【文献】特開２００７－２４３２５４（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０２Ｍ １／０８

Ｈ０３Ｋ １７／００

Ｈ０３Ｋ １７／５６７

(57)【特許請求の範囲】

【請求項1】

電力変換器を制御するための回路であって、
入力信号に応答して、第１のパルス信号及び第２のパルス信号を発生させるように構成されたパルス発生器であって、前記第１のパルス信号が、所与の時間間隔でアサートされるか、又はその後前記入力信号がデアサートされた後にアサートされ、第１のサイド切替装置をオンにするために前記入力信号の各サイクルで単一のパルス信号を出力する、パルス発生器と、
前記第１のパルス信号のレベルをシフトして第１のシフトされた信号を発生させ、前記第２のパルス信号のレベルをシフトして第２のシフトされた信号を発生させるように構成されたレベルシフト回路と、
前記第１のシフトされた信号及び前記第２のシフトされた信号に応答して、前記第１のサイド切替装置を制御するように構成された論理回路と、
出力信号を出力するように構成された出力ノードと、を備え、
前記第１のサイド切替装置が、前記出力ノードにおいて第２のサイド切替装置に連結されており、前記所与の時間間隔が、前記出力信号が負値を有するときに第１の時間間隔を含み、前記所与の時間間隔が、前記第１の時間間隔と前記第１のパルス信号のオンタイム持続時間との間の重複を回避するのに十分に長い、回路。

【請求項2】

電力変換器を制御するための回路であって、
入力信号に応答して、第１のパルス信号及び第２のパルス信号を発生させるように構成されたパルス発生器であって、前記第１のパルス信号が、所与の時間間隔でアサートされるか、又はその後前記入力信号がデアサートされた後にアサートされる、パルス発生器と、
前記第１のパルス信号のレベルをシフトして第１のシフトされた信号を発生させ、前記第２のパルス信号のレベルをシフトして第２のシフトされた信号を発生させるように構成されたレベルシフト回路と、
前記第１のシフトされた信号及び前記第２のシフトされた信号に応答して、第１のサイド切替装置を制御するように構成された論理回路と、
出力信号を出力するように構成された出力ノードと、を備え、
前記第１のサイド切替装置が、前記出力ノードにおいて第２のサイド切替装置に連結されており、
前記パルス発生器が、前記入力信号のオフタイム持続時間が前記所与の時間間隔よりも短いとき、第１の時間に前記第１のパルス信号をアサートし、前記第１の時間が、前記入力信号がデアサートされた後に前記所与の時間間隔が経過する時間であり、
前記パルス発生器が、前記入力信号の前記オフタイム持続時間が前記所与の時間間隔以上であるときに、前記入力信号のエッジに応答して、前記第１のパルス信号を第２の時間にアサートする、回路。

【請求項3】

電力変換器を制御するための回路であって、
入力信号に応答して、第１のパルス信号及び第２のパルス信号を発生させるように構成されたパルス発生器であって、前記第１のパルス信号が、所与の時間間隔でアサートされるか、又はその後前記入力信号がデアサートされた後にアサートされる、パルス発生器と、
前記第１のパルス信号のレベルをシフトして第１のシフトされた信号を発生させ、前記第２のパルス信号のレベルをシフトして第２のシフトされた信号を発生させるように構成されたレベルシフト回路と、
前記第１のシフトされた信号及び前記第２のシフトされた信号に応答して、第１のサイド切替装置を制御するように構成された論理回路と、
出力信号を出力するように構成された出力ノードと、を備え、
前記第１のサイド切替装置が、前記出力ノードにおいて第２のサイド切替装置に連結されており、
前記パルス発生器が、
前記入力信号のエッジに対応する信号に応答して、修正された入力信号を発生させるオフ持続時間保証回路と、
前記修正された入力信号に応答して、前記第１のパルス信号を発生させる第１のエッジ検出器と、を含み、
前記オフ持続時間保証回路が、
前記入力信号の前記エッジに対応する前記信号に応答して、検出信号をデアサートし、前記検出信号がデアサートされた後に、前記所与の時間間隔が経過する時間に前記検出信号をアサートするオフ持続時間タイマーと、
前記検出信号及び前記入力信号に応答して、前記修正された入力信号を発生させる論理ゲートと、を含む、回路。

【請求項4】

前記オフ持続時間タイマーが、
抵抗器と、
前記入力信号の前記エッジに対応する前記信号をリセット信号として受信するラッチ回路と、
電源電圧に連結されたソース、前記ラッチ回路に連結されたゲート、及び前記抵抗器の第１の端部に連結されたドレインを有する第１のトランジスタと、
接地に連結されたソース、前記検出信号を受信するゲート、及び前記抵抗器の第２の端部に連結されたドレインを有する第２のトランジスタと、
逆変換器の入力線に連結された第１の端部及び前記接地に連結された第２の端部を有するコンデンサと、を含む、請求項３に記載の回路。

【請求項5】

前記オフ持続時間タイマーが、
電流ソースと、
前記入力信号の前記エッジに対応する前記信号をリセット信号として受信するラッチ回路と、
接地に連結されたソース、前記検出信号を受信するゲート、及び前記電流ソースに連結されたドレインを有するトランジスタと、
逆変換器の入力線に連結された第１の端部及び前記接地に連結された第２の端部を有するコンデンサと、を含む、請求項３に記載の回路。

【発明の詳細な説明】

【技術分野】

【0001】

（関連出願の相互参照）
本開示は、２０１８年８月８日に出願された米国特許仮出願第１６／０５７，９９２号に対する優先権を主張し、あらゆる目的のために参照により本明細書に組み込まれる。

【0002】

（発明の分野）
本開示は、概して、電力変換器を制御するための回路に関し、より具体的には、電力変換器に使用される駆動制御回路に関する。

【背景技術】

【0003】

本開示は、一般に、電子機器に関し、より具体的には、電力変換器に使用される電力切替装置を制御するための回路及び方法に関する。このような回路、例えば、高電圧集積回路（High-Voltage Integrated Circuit、ＨＶＩＣ）は、電力切替装置の１つ以上の制御端子（例えば、ゲート端子）を駆動することができる。

【0004】

ＨＶＩＣは、入力信号を受信することができ、入力信号に応答して１つ以上の制御信号を発生させ、それによって、制御信号に基づいて電力切替装置を制御する。入力信号のオフタイム持続時間が比較的短いときに、ＨＶＩＣは、入力信号の立ち上がりエッジに応答して制御信号のうちの１つをアサートしない可能性があり、結果的に対応する電力切替装置をオンにするという故障（即ち、ラッチオフ故障）が生じる。

【0005】

上述のＨＶＩＣのラッチオフ故障に対処するために、従来のＨＶＩＣは、入力信号の各サイクルにおいて、２つのパルス信号を発生させるパルス発生器を含むことができ、それにより、制御信号のうちの１つが、２つのパルス信号のうちの第１のパルス信号に応答してアサートされなかったときでも、２つのパルス信号のうちの第２のパルス信号に応答して、制御信号のうちの１つをアサートする。しかしながら、このような従来のＨＶＩＣは、消費電力を増大させる可能性がある。

【発明の概要】

【0006】

一実施形態では、電力変換器を制御するための回路は、入力信号に応答して、第１のパルス信号及び第２のパルス信号を発生させるように構成されたパルス発生器と、第１のパルス信号のレベルをシフトして第１のシフトされた信号を発生させ、第２のパルス信号のレベルをシフトして第２のシフトされた信号を発生させるように構成されたレベルシフト回路と、第１のシフトされた信号及び第２のシフトされた信号に応答して、第１のサイド切替装置を制御するように構成された論理回路と、出力信号を出力するように構成された出力ノードと、を含む。第１のパルス信号は、所与の時間間隔で、又はその後入力信号がデアサートされた後にアサートされる。第１のサイド切替装置は、出力ノードにおいて、第２のサイド切替装置に連結されている。

【0007】

上記回路の一実施形態では、パルス発生器は、入力信号のオフタイム持続時間が所与の時間間隔よりも短いとき、第１の時間に第１のパルス信号をアサートする。第１の時間は、入力信号がデアサートされた後に、所与の時間間隔が経過する時間である。パルス発生器は、入力信号のオフタイム持続時間が所与の時間間隔以上であるときに、入力信号のエッジに応答して、第１のパルス信号を第２の時間にアサートする。

【0008】

上記回路の一実施形態では、パルス発生器は、入力信号のエッジに対応する信号に応答して、修正された入力信号を発生させるオフ持続時間保証回路と、修正された入力信号に応答して第１のパルス信号を発生させる第１のエッジ検出器と、を含む。オフ持続時間保証回路は、入力信号のエッジに対応する信号に応答して検出信号をデアサートし、検出信号がデアサートされた後に、所与の時間間隔が経過する時間に検出信号をアサートするオフ持続時間タイマーと、検出信号及び入力信号に応答して、修正された入力信号を発生させる論理ゲートと、を含む。

【0009】

上記回路の一実施形態では、オフ持続時間タイマーは、抵抗器と、入力信号のエッジに対応する信号をリセット信号として受信するラッチ回路と、電源電圧に連結されたソース、ラッチ回路に連結されたゲート、及び抵抗器の第１の端部に連結されたドレインを有する第１のトランジスタと、接地に連結されたソース、検出信号を受信するゲート、及び抵抗器の第２の端部に連結されたドレインを有する第２のトランジスタと、逆変換器の入力線に連結された第１の端部及び接地に連結された第２の端部を有するコンデンサと、を含む。

【0010】

上記回路の一実施形態では、オフ持続時間タイマーは、電流ソースと、入力信号のエッジに対応する信号をリセット信号として受信するラッチ回路と、接地に連結されたソース、検出信号を受信するゲート、及び電流ソースに連結されたドレインを有するトランジスタと、逆変換器の入力線に連結された第１の端部及び接地に連結された第２の端部を有するコンデンサと、を含む。

【図面の簡単な説明】

【0011】

添付の図面では、同様の参照番号は、以下の詳細な説明と共に、それぞれの図面を通して同一又は機能的に類似した要素を指し、特許請求された発明を含む概念の実施形態を更に例示するために本明細書に組み込まれ、かつその一部を形成し、それらの実施形態の様々な原理及び利点を説明している。

【0012】

【図1】一実施形態による電力変換器を例示する。

【0013】

【図2】一実施形態による駆動制御装置を例示する。

【0014】

【図3】一実施形態によるパルス発生器を例示する。

【0015】

【図4】一実施形態による、パルス発生器を含む駆動制御装置の動作を例示する波形を含む。

【0016】

【図5】一実施形態による、オフ持続時間保証回路での使用に好適なオフ持続時間タイマーを例示する。

【0017】

【図6】別の実施形態による、オフ持続時間保証回路での使用に好適なオフ持続時間タイマーを例示する。

【0018】

【図7】一実施形態による、駆動制御装置によって実行されるプロセスを例示する。

【発明を実施するための形態】

【0019】

実施形態は、電力変換器を制御するための回路及び電力変換器を制御する方法に関する。

【0020】

以下の詳細な説明では、特定の例示的な実施形態が例示され、説明されている。当業者であれば理解するように、これらの実施形態は、本開示の範囲から逸脱することなく、様々な異なる方法で修正されてもよい。したがって、図面及び説明は、本質的に例示的であり、限定的ではないとみなされるべきである。同様の参照番号は、本明細書中の同様の要素を示す。

【0021】

一実施形態では、電力変換器を制御するための回路は、入力信号に応答して、第１のパルス信号及び第２のパルス信号を発生させるように構成されたパルス発生器であって、第１のパルス信号が、所与の時間間隔で、又はその後入力信号がデアサートされた後にアサートされる、パルス発生器と、第１のパルス信号のレベルをシフトして第１のシフトされた信号を発生させ、第２のパルス信号のレベルをシフトして第２のシフトされた信号を発生させるように構成されたレベルシフト回路と、第１のシフトされた信号及び第２のシフトされた信号に応答して、第１のサイド切替装置を制御するように構成された論理回路と、出力信号を出力するように構成された出力ノードと、を含む。第１のサイド切替装置は、出力ノードにおいて、第２のサイド切替装置に連結されている。

【0022】

一実施形態では、電力変換器を制御するための回路は、入力信号に応答して、第１のパルス信号及び第２のパルス信号を発生させるパルス発生器を含み、第１のパルス信号は、所与の時間間隔で、又はその後入力信号がデアサートされた後にアサートされる。その結果、本開示の一実施形態による駆動制御装置は、従来の駆動制御装置と比較して、ラッチオフ故障を実質的に防止し、消費電力を低減することができる。

【0023】

図１は、一実施形態による電力変換器１００を例示するブロック図である。図１の電力変換器１００は、駆動制御装置１１０、コントローラ１５０、第１のサイド切替装置１１２、第２のサイド切替装置１１４、及び負荷１９０を含む。図１の電力変換器１００は、抵抗器１０２、ダイオード１０４、及びコンデンサ１０６を更に含み、これらは図２を参照して以下でより詳細に説明するように、ブートストラップ回路として機能する。

【0024】

図１のコントローラ１５０は、第１の入力信号ＨＩＮを発生させて第１のサイド切替装置１１２を制御し、第２の入力信号ＬＩＮを発生させて第２のサイド切替装置１１４を制御する。一実施形態では、第１の入力信号ＨＩＮ及び第２の入力信号ＬＩＮは、互いに実質的に反対の位相を有する。

【0025】

図１の駆動制御装置１１０は、第１及び第２の入力信号ＨＩＮ及びＬＩＮを受信し、第１及び第２の入力信号ＨＩＮ及びＬＩＮにそれぞれ応答して、第１及び第２の制御信号ＨＯ及びＬＯを発生させる。一実施形態では、駆動制御装置１１０は、高電圧集積回路（ＨＶＩＣ）である。

【0026】

一実施形態では、図１の駆動制御装置１１０は、第１の入力信号ＨＩＮの第１のエッジ（例えば、立ち上がりエッジ）に応答して第１の制御信号ＨＯをアサートし、第１の入力信号ＨＩＮの第２のエッジ（例えば、立ち下がりエッジ）に応答して第１の制御信号ＨＯをデアサートする。駆動制御装置１１０は、第１の電源ＶＤＤ、及びダイオード１０４とコンデンサ１０６との間のノードに接続されている。

【0027】

図１の第１のサイド切替装置１１２は、第２の電源ＶＤＣに接続されたコレクタ、第１の制御信号ＨＯを受信するゲート、及び出力ノードＮＯＵＴに接続されたエミッタを有する。図１の第２のサイド切替装置１１４は、出力ノードＮＯＵＴに接続されたコレクタ、第２の制御信号ＬＯを受信するゲート、及び接地に接続されたエミッタを有する。一実施形態では、第１のサイド切替装置１１２及び第２のサイド切替装置１１４の各々は、絶縁ゲートバイポーラトランジスタ（insulated-gate bipolar transistor、ＩＧＢＴ）であるが、本開示の実施形態はこれに限定されない。

【0028】

図１の負荷１９０は、出力ノードＮＯＵＴを介して、出力信号（例えば、出力電圧）ＶＳを受信する。一実施形態では、負荷１９０は、モータ用途における三相逆変換器の単相ハーフブリッジ回路に対応する電力変換器に含まれる誘導負荷である。

【0029】

図２は、一実施形態による、駆動制御装置２１０を例示する回路図である。図２の駆動制御装置２１０は、パルス発生器２４０と、レベルシフト回路２２４と、論理回路２３０と、第１の出力ドライバ２３２と、第２の出力ドライバ２３６と、第１のサイド切替装置２１２と、第２のサイド切替装置２１４と、抵抗器２０２と、ダイオード２０４と、コンデンサ２０６と、を含む。

【0030】

図２のパルス発生器２４０は、第１の入力信号ＨＩＮを受信し、第１の入力信号ＨＩＮに応答して、第１のパルス信号ＳＥＴ及び第２のパルス信号ＲＥＳＥＴを発生させる。一実施形態では、パルス発生器２４０は、第１の入力信号ＨＩＮの第１のエッジ（例えば、立ち上がりエッジ）に応答して第１のパルス信号ＳＥＴを発生させ、第１の入力信号ＨＩＮの第２のエッジ（例えば、立ち下がりエッジ）に応答して第２のパルス信号ＲＥＳＥＴを発生させる。

【0031】

図２のレベルシフト回路２２４は、第１のレベルシフタ２５２及び第２のレベルシフタ２５４を含む。図２の第１のレベルシフタ２５２は、第１のシフトされた信号ＨＳＥＴを発生させるために、第１のパルス信号ＳＥＴのレベルを反転させ、かつシフトさせる。

【0032】

図２の第１のレベルシフタ２５２は、切替装置２４２、抵抗器２２８、及びツェナーダイオード２２６を含む。一実施形態では、図２の切替装置２４２は、横方向の二重拡散金属酸化物半導体（double-diffused metal-oxide-semiconductor、ＬＤＭＯＳ）トランジスタである。図２の抵抗器２２８は、電圧ＶＢを受信する端子に接続された第１の端部、及び切替装置２４２のドレイン端子に接続された第２の端部を有する。図２のツェナーダイオード２２６は、抵抗器２２８に並列に接続され、それによって、抵抗器２２８の両端の電圧のレベルをツェナーダイオード２２６のツェナー電圧を超えないようにクランプする。

【0033】

図２の第２のレベルシフタ２５４は、第２のシフトされた信号ＨＲＥＳＥＴを発生させるために、第２のパルス信号ＲＥＳＥＴのレベルを反転させ、かつシフトさせる。図２の第２のレベルシフタ２５４は、第２のレベルシフタ２５４が、第２のパルス信号ＲＥＳＥＴを受信し、第２のシフトされた信号ＨＲＥＳＥＴを出力する一方で、第１のレベルシフタ２５２が、第１のパルス信号ＳＥＴを受信し、第１のシフトされた信号ＨＳＥＴを出力することを除いては、実質的に第１のレベルシフタ２５２と同じ構成を有する。

【0034】

図２の論理回路２３０は、第１及び第２のシフトされた信号ＨＳＥＴ及びＨＲＥＳＥＴを受信し、中間信号ＩＳを発生させる。一実施形態では、論理回路２３０は、第１のシフトされた信号ＨＳＥＴをセット信号として受信し、第２のシフトされた信号ＨＲＥＳＥＴをリセット信号として受信するＲＳフリップフロップ回路（図示せず）を含む。例えば、このようなＲＳフリップフロップ回路（図示せず）は、第１のシフトされた信号ＨＳＥＴの反転バージョンに応答して中間信号ＩＳをアサートし、第２のシフトされた信号ＨＲＥＳＥＴの反転バージョンに応答して中間信号ＩＳをデアサートする。

【0035】

一実施形態では、図２の論理回路２３０は、ノイズキャンセル回路（図示せず）、ノイズフィルタ（図示せず）、又はその両方を更に含み、それにより、第１及び第２のシフトされた信号ＨＳＥＴ及びＨＲＥＳＥＴの高周波成分を実質的に除去する。例えば、ノイズキャンセル回路、ノイズフィルタ、及びＲＳフリップフロップ回路が互いに順次接続され、その結果、第１及び第２のシフトされた信号ＨＳＥＴ及びＨＲＥＳＥＴは、ノイズキャンセル回路及びノイズフィルタを通って、ＲＳフリップフロップ回路のセット入力及びリセット入力にそれぞれ伝搬する。

【0036】

図２の第１の出力ドライバ２３２は、中間信号ＩＳを増幅し、増幅された中間信号を第１の制御信号ＨＯとして出力する。図２の第１のサイド切替装置２１２は、第１の制御信号ＨＯを受信する制御端子（例えば、ゲート）、第２の電源ＶＤＣに接続された第１の端子（例えば、コレクタ）、及び出力ノードＮＯＵＴに接続された第２の端子（例えば、エミッタ）を有する。

【0037】

図２の第２の出力ドライバ２３６は、第２の入力信号ＬＩＮを増幅し、増幅された第２の入力信号を第２の制御信号ＬＯとして出力する。図２の第２のサイド切替装置２１４は、第２の制御信号ＬＯを受信するゲート、出力ノードＮＯＵＴに接続されたコレクタ、及び接地に接続されたエミッタを有する。

【0038】

図２のコンデンサ２０６は、出力ノードＮＯＵＴに接続された第１の端部、及びダイオード２０４のカソードに接続された第２の端部を有する。コンデンサ２０６の第２の端部はまた、第１のレベルシフタ２５２、論理回路２３０、及び第１の出力ドライバ２３２に接続されている。図２の抵抗器２０２、ダイオード２０４、及びコンデンサ２０６は、第１の電源ＶＤＤを使用して、第１のレベルシフタ２５２、第２のレベルシフタ２５４、論理回路２３０、及び第１の出力ドライバ２３２に電力電圧を供給するブートストラップ回路として機能する。一実施形態では、ダイオード２０４は、第１のサイド切替装置２１２が、コンデンサ２０６の第２の端部とダイオード２０４のカソードとの間のノードで、電圧ＶＢのレベルに近接する出力電圧ＶＳを引き上げるためにオンにされたときに、それに印加される逆電圧をブロックすることができる高電圧ダイオードであり、第２の電源ＶＤＣのレベルは第１の電圧電源ＶＤＤのレベルよりも高い。

【0039】

図３は、一実施形態による、図２のパルス発生器２４０として使用するのに好適なパルス発生器３４０を例示するブロック図である。図３のパルス発生器３４０は、逆変換器３０２と、第１のエッジ検出器（例えば、立ち下がりエッジ検出器）３３０と、オフ持続時間保証回路３７０と、第２のエッジ検出器（例えば、立ち上がりエッジ検出器）３８０と、を含む。

【0040】

図３の逆変換器３０２は、第１の入力信号ＨＩＮを受信し、第１の入力信号ＨＩＮの反転バージョンＨＩＮＢを発生させる。図３の立ち下がりエッジ検出器３３０は、第１の入力信号ＨＩＮの反転バージョンＨＩＮＢを受信し、第１の入力信号ＨＩＮの立ち下がりエッジに対応し、所与のパルス幅を有する信号（又はパルス信号）ＦＥＤＧＥを発生させる。一実施形態では、立ち下がりエッジ検出器３３０は、遅延要素３０４、逆変換器３０６、及びＮＯＲゲート３０８を含む。このような実施形態では、パルス信号ＦＥＤＧＥは、第１の入力信号ＨＩＮがデアサートされたときにアサートされ、所与のパルス幅は遅延要素３０４の遅延量に基づいて決定される。

【0041】

図３のオフ持続時間保証回路３７０は、オフ持続時間タイマー３６０と、論理ゲート（例えば、ＡＮＤゲート）３１０と、を含む。オフ持続時間保証回路３７０は、第１の入力信号ＨＩＮ及びパルス信号ＦＥＤＧＥに応答して、修正された入力信号ＡＯを発生させる。

【0042】

図３のオフ持続時間タイマー３６０は、パルス信号ＦＥＤＧＥに応答して検出信号ＤＥＴをデアサートし、次いで検出信号ＤＥＴがデアサートされた後に、検出信号ＤＥＴを所与の時間間隔Ｔ_{ＳＨＯＲＴ＿ＯＦＦ}でアサートする。

【0043】

図３のＡＮＤゲート３１０は、検出信号ＤＥＴ及び第１の入力信号ＨＩＮを受信し、検出信号ＤＥＴ及び第１の入力信号ＨＩＮに論理ＡＮＤ演算を実行して、修正された入力信号ＡＯを発生させる。結果として、修正された入力信号ＡＯは、検出信号ＤＥＴ及び第１の入力信号ＨＩＮの各々が高論理値を有するときに高論理値を有し、そうでなければ低論理値を有する。

【0044】

図３の立ち上がりエッジ検出器３８０は、修正された入力信号ＡＯを受信し、修正された入力信号ＡＯの立ち上がりエッジに対応し、所与のパルス幅を有する信号（又はパルス信号）を発生させる。一実施形態では、立ち上がりエッジ検出器３８０は、遅延要素３１２、逆変換器３１４、及びＮＯＲゲート３１６を含む。このような実施形態では、パルス信号は、修正された入力信号ＡＯがアサートされたときにアサートされ、所与のパルス幅は遅延要素３１２の遅延量に基づいて決定される。

【0045】

図３の第１のバッファ３１８は、立ち上がりエッジ検出器３８０の出力信号を増幅し、増幅された信号を第１のパルス信号ＳＥＴとして出力する。図３の第２のバッファ３２０は、パルス信号ＦＥＤＧＥを増幅し、増幅された信号を第２のパルス信号ＲＥＳＥＴとして出力する。

【0046】

図４は、一実施形態による、パルス発生器（例えば、図３のパルス発生器３４０）を含む駆動制御装置（例えば、図２の駆動制御装置２１０）の動作を例示する波形を含む。図４は、第１の入力信号ＨＩＮ、検出信号ＤＥＴ、パルス信号ＦＥＤＧＥ、修正された入力信号ＡＯ、第１のパルス信号ＳＥＴ、第２のパルス信号ＲＥＳＥＴ、第１の制御信号ＨＯ、及び出力信号（又は出力電圧）ＶＳの波形を含む。

【0047】

第１の時間ｔ_１において、第１の入力信号ＨＩＮは、第１の論理値（例えば、低論理値）から第２の論理値（例えば、高論理値）まで遷移するようにアサートされる。第１の時間ｔ_１の前に検出信号ＤＥＴがアサートされているため、図３のＡＮＤゲート３１０は、高論理値を有する修正された入力信号ＡＯを発生させる。図３の立ち上がりエッジ検出器３８０は、修正された入力信号ＡＯの立ち上がりエッジに応答して、所与のパルス幅を有するパルス信号を発生させ、図３の第１のバッファ３１８は、高論理値を有する第１のパルス信号ＳＥＴを発生させる。その結果、図２の駆動制御装置２１０は、高論理値を有する第１の制御信号ＨＯを発生させる。図２の第１のサイド切替装置２１２は、第１の制御信号に応答してオンにされ、それにより、出力電圧ＶＳのレベルを増大させる。

【0048】

第２の時間ｔ_２において、第１の入力信号ＨＩＮは、高論理値から低論理値へ遷移するようにデアサートされる。図３の立ち下がりエッジ検出器３３０は、所与のパルス幅を有するパルス信号ＦＥＤＧＥを発生させる。パルス信号ＦＥＤＧＥに応答して、図３のオフ持続時間タイマー３６０は、検出信号ＤＥＴをデアサートし、所与の時間間隔Ｔ_{ＳＨＯＲＴ＿ＯＦＦ}（例えば、図４の第２の時間ｔ_２と第５の時間ｔ_５との間の時間間隔）に対する低論理値を有する検出信号ＤＥＴを保持する。その結果、図３のＡＮＤゲート３１０は、所与の時間間隔Ｔ_{ＳＨＯＲＴ＿ＯＦＦ}に対する第１の入力信号ＨＩＮの値にかかわらず、低論理値を有する修正された入力信号ＡＯを発生させる。

【0049】

パルス信号ＦＥＤＧＥに応答して、図３の第２のバッファ３２０は、高論理値を有する第２のパルス信号ＲＥＳＥＴを発生させる。その結果、第１の制御信号ＨＯは、図２の第１のサイド切替装置２１２をオフにするためにデアサートされ、それにより、特定の遅延後に出力電圧ＶＳのレベルを低下させる。

【0050】

第３の時間ｔ_３と第４の時間ｔ_４との間の時間間隔Ｔ２中に、図２の第１のサイド切替装置２１２はオフにされたままであり、電流は、図２の第２のサイド切替装置２１４の本体ダイオード（図示せず）を通って、図２の出力ノードＮＯＵＴに流れる。その結果、出力電圧ＶＳは負になり、負のアンダーシュートが生じる。時間間隔Ｔ２は、切替装置（例えば、図２の第２のサイド切替装置２１４）内の本体ダイオードの電圧降下、寄生インダクタンス、及び切替電流を検知するための切替装置（例えば、図２の第２のサイド切替装置２１４のエミッタ）の端部端子に接続された分路抵抗器の抵抗値のうちの１つ以上によって決まる可能性がある。

【0051】

本開示の一実施形態による、パルス発生器（例えば、図３のパルス発生器３４０）を実装しない従来の駆動制御装置では、このような出力電圧ＶＳの負のアンダーシュートは、第１の入力信号ＨＩＮのオフタイム持続時間Ｔ_{ＨＩＮ＿ＯＦＦ}が比較的短いときに、ラッチオフ故障を生じる可能性がある。例えば、第１の入力信号ＨＩＮが第３の時間ｔ_３でアサートされたときに、従来の駆動制御装置における（図４の破線パルスによって示されている）第１のパルス信号ＳＥＴは、第３の時間ｔ_３で高論理値を有するようアサートされる。従来の駆動制御装置では、負の出力電圧ＶＳは、ブートストラップ回路のコンデンサとダイオードとの間のノードにおける電圧ＶＢを負にすることができ、それにより、第１のパルス信号ＳＥＴを受信する切替装置のドレイン端子に負電圧が生じる。ドレイン端子の負電圧のために、従来の駆動制御装置における切替装置は、切替装置のゲート端子が高論理値を有する第１のパルス信号ＳＥＴを受信してもオンにならない可能性があり、したがって、従来の駆動制御装置は、高論理値を有する第１の制御信号ＨＯを発生しない可能性がある。

【0052】

対照的に、本開示の一実施形態による駆動制御装置（例えば、図２の駆動制御装置２１０）は、オフ持続時間保証回路（例えば、図３のオフ持続時間保証回路３７０）を含むパルス発生器（例えば、図３のパルス発生器３４０）を実装する。このようなオフ持続時間保証回路は、タイマー回路（例えば、図３のオフ持続時間タイマー３６０）を含む。第１の入力信号ＨＩＮのオフタイム持続時間Ｔ_{ＨＩＮ＿ＯＦＦ}が、所与の時間間隔Ｔ_{ＳＨＯＲＴ＿ＯＦＦ}よりも短いときに、オフ持続時間タイマー３６０は、検出信号ＤＥＴが第２の時間ｔ_２にデアサートされた後に所与の時間間隔Ｔ_{ＳＨＯＲＴ＿ＯＦＦ}が経過する実質的な時間である第５の時間ｔ_５で検出信号ＤＥＴをアサートする。その結果、図３のＡＮＤゲート３１０は、修正された入力信号ＡＯをアサートし、図３のパルス発生器３４０は、第３の時間ｔ_３ではなく、第５の時間ｔ_５において高論理値を有する第１のパルス信号ＳＥＴを発生させる。第４の時間ｔ_４と第５の時間ｔ_５との間の時間間隔Ｔ３中に、出力電圧ＶＳは、所定の範囲内で非負値（例えば、０Ｖ）に固定され、非負値に留まる。出力電圧ＶＳが負であるときの時間間隔Ｔ２は、第５の時間ｔ_５で始まる第１のパルス信号ＳＥＴのオンタイム持続時間と重複しないため、図２の駆動制御装置２１０は、高論理値を有する第１の入力信号ＨＩＮに応答して、高論理値を有する第１の制御信号ＨＯを発生させ、それにより、ラッチオフ故障を実質的に防止する。

【0053】

加えて、本開示の一実施形態によるパルス発生器（例えば、図３のパルス発生器３４０）は、第１の入力信号ＨＩＮの各サイクルで単一の第１のパルス信号ＳＥＴを発生させる。したがって、本開示の一実施形態による、パルス発生器を含む駆動制御装置は、入力信号の各サイクルで２つ以上のパルス信号を発生させるパルス発生器を含む、従来の駆動制御装置と比較して消費電力を低減することができる。

【0054】

一実施形態では、所与の時間間隔Ｔ_{ＳＨＯＲＴ＿ＯＦＦ}は、駆動制御装置（例えば、図２の駆動制御装置２１０）の１つ以上の試験結果に基づいて決定される、所定の時間間隔である。所定の時間間隔Ｔ_{ＳＨＯＲＴ＿ＯＦＦ}は、出力電圧ＶＳが、第３の時間ｔ_３と第４の時間ｔ_４との間で負であるときに、第１のパルス信号ＳＥＴのオンタイム持続時間と、時間間隔（例えば、図４の時間間隔Ｔ２）との間の重複を回避するのに十分に長い。加えて、所定の時間間隔Ｔ_{ＳＨＯＲＴ＿ＯＦＦ}は、第１のパルス信号ＳＥＴの過剰な遅延を回避するのに十分に短い。例えば、所定の時間間隔Ｔ_{ＳＨＯＲＴ＿ＯＦＦ}は、第１の時間間隔Ｔ１、第２の時間間隔Ｔ２、及び第３の時間間隔Ｔ３を含む。このような実施形態では、第１の時間間隔Ｔ１及び第２の時間間隔Ｔ２は、１つ以上の試験結果から得ることができ、第４の時間ｔ_４と第５の時間ｔ_５との間の第３の時間間隔Ｔ３は、ラッチオフ故障を防止するのに十分に長く、駆動制御装置を含むシステムの効率を最適化するのに十分に短い。例えば、第３の時間間隔Ｔ３は、第３の時間ｔ_３と第４の時間ｔ_４との間の第２の時間間隔Ｔ２の０．１％、０．３％、０．５％、１％、３％、５％、１０％、２５％、又は５０％以下である。統計学的に有意な数の試験が、第１及び第２の時間間隔Ｔ１及びＴ２を得るために実行されるときに、第３の時間間隔Ｔ３は、ラッチオフ故障の発生の推定割合が、５％、３％、１％、０．５％、０．３％、０．１％、又は０．０１％以下になるように、試験結果に基づいて、決定される。

【0055】

一実施形態では、所定の時間間隔Ｔ_{ＳＨＯＲＴ＿ＯＦＦ}は、駆動制御装置（例えば、図２の駆動制御装置２１０）を通じて、第１の入力信号ＨＩＮの伝搬遅延に対応する時間間隔（図示せず）を更に含む。例えば、所定の時間間隔Ｔ_{ＳＨＯＲＴ＿ＯＦＦ}は、図２の第１の入力信号ＨＩＮの立ち下がりエッジと、第１の制御信号ＨＯの立ち下がりエッジとの間の伝搬遅延を更に含む。

【0056】

図示されていないが、第１の入力信号ＨＩＮのオフタイム持続時間Ｔ_{ＨＩＮ＿ＯＦＦ}が、所与の時間間隔Ｔ_{ＳＨＯＲＴ＿ＯＦＦ}以上であるときに、本開示の一実施形態によるパルス発生器（例えば、図３のパルス発生器３４０）は、第１の入力信号ＨＩＮの立ち上がりエッジに応答する時間（図示せず）に第１のパルス信号ＳＥＴをアサートする。

【0057】

図５は、一実施形態による、図３のオフ持続時間タイマー３６０として使用するのに好適なオフ持続時間タイマー５６０を例示する。図５のオフ持続時間タイマー５６０は、ラッチ回路（例えば、ＮＯＲラッチ）５１０、第１及び第２の反転装置５１６及び５１８、第１のＰＭＯＳトランジスタＭ１、第１のＮＭＯＳトランジスタＭ２、抵抗器５３２、コンデンサ５３４、第１の逆変換器５２２、第２の逆変換器５２４、第３の逆変換器５２６、第４の逆変換器５２８を含む。第１の逆変換器５２２は、第２のＰＭＯＳトランジスタＭ３及び第２のＮＭＯＳトランジスタＭ４を含み、第２の逆変換器５２４は、第３のＰＭＯＳトランジスタＭ５及び第３のＮＭＯＳトランジスタＭ６を含み、第３の逆変換器５２６は、第４のＰＭＯＳトランジスタＭ７及び第４のＮＭＯＳトランジスタＭ８を含み、第４の逆変換器５２８は、第５のＰＭＯＳトランジスタＭ９及び第５のＮＭＯＳトランジスタＭ１０を含む。図５のオフ持続時間タイマー５６０Ａは、第１の逆変換器５２２の出力線及び第２の逆変換器５２４の入力線に接続されたドレイン端子を有する第６のＮＭＯＳトランジスタＭ０、第２の逆変換器５２４の出力線に接続されたゲート端子、及び接地に接続されたソースを更に含む。

【0058】

図５のオフ持続時間タイマー５６０は、入力信号（例えば、図３の第１の入力信号ＨＩＮ）の立ち下がりエッジに対応する信号ＦＥＤＧＥ（例えば、図３のパルス信号ＦＥＤＧＥ）及び検出信号ＤＥＴ（例えば、図３の検出信号ＤＥＴ）を受信し、パルス信号ＦＥＤＧＥに応答して、検出信号ＤＥＴをデアサートし、検出信号ＤＥＴがデアサートされた後に、所与の時間間隔（例えば、図３の所与の時間間隔Ｔ_{ＳＨＯＲＴ＿ＯＦＦ}）で検出信号ＤＥＴをアサートする。図５の第１の逆変換器５２２の閾値電圧が、電源電圧ＶＤＤの半分に実質的に等しいときに、所与の時間間隔は、以下の等式によって表される。

等式１では、Ｔ_{ＳＨＯＲＴ＿ＯＦＦ}は、所定の時間間隔であり、Ｒ１は、抵抗器５３２の抵抗であり、Ｃ１は、コンデンサ５３４の静電容量である。

【0059】

図６は、一実施形態による、図３のオフ持続時間タイマー３６０として使用するのに好適なオフ持続時間タイマー６６０を例示する。図６のオフ持続時間タイマー６６０は、ラッチ回路（例えば、ＮＯＲラッチ）６１０、第１及び第２の反転装置６１６及び６１８、電流ソース６５０、第１のＮＭＯＳトランジスタＭ２、コンデンサ６３４、第１の逆変換器６２２、第２の逆変換器６２４、第３の逆変換器６２６、並びに第４の逆変換器６２８を含む。第１の逆変換器６２２は、第１のＰＭＯＳトランジスタＭ３及び第２のＮＭＯＳトランジスタＭ４を含み、第２の逆変換器６２４は、第２のＰＭＯＳトランジスタＭ５及び第３のＮＭＯＳトランジスタＭ６を含み、第３の逆変換器６２６は、第３のＰＭＯＳトランジスタＭ７及び第４のＮＭＯＳトランジスタＭ８を含み、第４の逆変換器６２８は、第４のＰＭＯＳトランジスタＭ９及び第５のＮＭＯＳトランジスタＭ１０を含む。図６のオフ持続時間タイマー６６０は、第１の逆変換器６２２の出力線及び第２の逆変換器６２４の入力線に接続されたドレイン端子を有する第６のＮＭＯＳトランジスタＭ０、第２の逆変換器６２４の出力線に接続されたゲート端子、並びに接地に接続されたソースを更に含む。

【0060】

図６のオフ持続時間タイマー６６０は、入力信号（例えば、図３の第１の入力信号ＨＩＮ）の立ち下がりエッジに対応する信号ＦＥＤＧＥ（例えば、図３のパルス信号ＦＥＤＧＥ）及び検出信号ＤＥＴ（例えば、図３の検出信号ＤＥＴ）を受信し、パルス信号ＦＥＤＧＥに応答して、検出信号ＤＥＴをデアサートし、検出信号ＤＥＴがデアサートされた後に、所与の時間間隔（例えば、図３の所与の時間間隔Ｔ_{ＳＨＯＲＴ＿ＯＦＦ}）で検出信号ＤＥＴをアサートする。図６の第１の逆変換器６２２の閾値電圧が、電源電圧ＶＤＤの半分に実質的に等しいときに、所与の時間間隔は、以下の等式によって表される。

等式２では、Ｔ_{ＳＨＯＲＴ＿ＯＦＦ}は、所定の時間間隔であり、Ｃ１は、コンデンサ６３４の静電容量であり、ＩＲＥＦは、電流ソース６５０によって発生した電流である。

【0061】

図７は、一実施形態による、駆動制御装置（例えば、図２の駆動制御装置２１０）によって実行されるプロセス７００を例示する。一実施形態では、駆動制御装置は、パルス発生器（例えば、図２のパルス発生器２４０）と、レベルシフト回路（例えば、図２のレベルシフト回路２２４）と、論理回路（例えば、図２の論理回路２３０）と、出力ノード（例えば、図２の出力ノードＮＯＵＴ）と、を含む。

【0062】

Ｓ７２０において、パルス発生器は、入力信号（例えば、図２の第１の入力信号ＨＩＮ）に応答して、第１のパルス信号（例えば、図２の第１のパルス信号ＳＥＴ）及び第２のパルス信号（例えば、図２の第２のパルス信号ＲＥＳＥＴ）を発生させる。一実施形態では、第１の信号は、所与の時間間隔（例えば、図３の所与の時間間隔Ｔ_{ＳＨＯＲＴ＿ＯＦＦ}）でアサートされるか、又はその後入力信号がデアサートされた後にアサートされる。例えば、入力信号のオフタイム持続時間が所与の時間間隔よりも短いときに、パルス発生器は、入力信号がデアサートされた後に所与の時間間隔が経過するとき、第１の時間に第１の信号をアサートする。入力信号のオフタイム持続時間が所与の時間間隔以上であるとき、パルス発生器は、入力信号のエッジに応答して第２の時間に入力信号をアサートし、第２の時間は、第１の時間と同じであるか、又は第１の時間に続く。

【0063】

Ｓ７４０において、レベルシフト回路は、第１のパルス信号のレベルをシフトして第１のシフトされた信号（例えば、図２の第１のシフトされた信号ＨＳＥＴ）を発生させ、第２のパルス信号のレベルをシフトして第２のシフトされた信号（例えば、図２の第２のシフトされた信号ＨＲＥＳＥＴ）を発生させる。

【0064】

Ｓ７６０において、論理回路は、第１及び第２のシフトされた信号に応答して、第１のサイド切替装置（例えば、図２の第１のサイド切替装置２１２）を制御する。

【0065】

Ｓ７８０において、出力ノードは、出力信号（例えば、図２の出力電圧ＶＳ）を出力する。一実施形態では、第１の切替装置及び第２のサイド切替装置（例えば、図２の第２のサイド切替装置２１４）は、出力ノードにおいて、互いに連結されている。

【0066】

本開示の実施形態は、電子装置、例えば、本明細書に記載されている動作のうちの１つ以上を実行するように構成された、１つ以上のパッケージ化された半導体装置を含む。しかしながら、実施形態はこれに限定されない。

【0067】

Ａ１．本開示の一実施形態は、電力変換器を制御するための回路を含み、この回路は、
入力信号に応答して、第１のパルス信号及び第２のパルス信号を発生させるように構成されたパルス発生器であって、第１のパルス信号は、所与の時間間隔でアサートされるか、又はその後入力信号がデアサートされた後にアサートされる、パルス発生器と、
第１のパルス信号のレベルをシフトして第１のシフトされた信号を発生させ、第２のパルス信号のレベルをシフトして第２のシフトされた信号を発生させるように構成されたレベルシフト回路と、
第１のシフトされた信号及び第２のシフトされた信号に応答して、第１のサイド切替装置を制御するように構成された論理回路と、
出力信号を出力するように構成された出力ノードと、を備え、
第１のサイド切替装置は、出力ノードにおいて、第２のサイド切替装置に連結され、
パルス発生器は、入力信号のオフタイム持続時間が所与の時間間隔よりも短いとき、第１の時間に第１のパルス信号をアサートし、第１の時間は、入力信号がデアサートされた後に所与の時間間隔が経過する時間である。

【0068】

Ａ２．パルス発生器が、
入力信号のエッジに対応する信号に応答して、修正された入力信号を発生させるオフ持続時間保証回路と、
修正された入力信号に応答して、第１のパルス信号を発生させる第１のエッジ検出器と、
入力信号の反転バージョンに応答して、入力信号のエッジに対応する信号を発生させる第２のエッジ検出器と、を含む、Ａ１の回路。

【0069】

Ａ３．所与の時間間隔が、出力信号が負値を有するときの第１の時間間隔を含み、所与の時間間隔が、第１の時間間隔と、第１のパルス信号のオンタイム持続時間との間の重複を回避するのに十分に長い、Ａ１の回路。

【0070】

Ａ４．所与の時間間隔が、出力信号が非負値を有することが確定したときに、第２の時間間隔を更に含み、第２の時間間隔が、ラッチオフ故障の発生の推定割合が５％、３％、１％、０．５％、０．３％、０．１％、又は０．０１％以下になるように決定される、Ａ３の回路。

【0071】

Ａ５．本開示の一実施形態は、電力変換器を制御する方法を含み、この方法は、
入力信号に応答して、第１のパルス信号及び第２のパルス信号を発生させることであって、第１のパルス信号は、所定の時間間隔でアサートされるか、又はその後入力信号がデアサートされた後にアサートされる、発生させることと、
第１のパルス信号のレベルをシフトして第１のシフトされた信号を発生させ、第２のパルス信号のレベルをシフトして第２のシフトされた信号を発生させることと、
第１のシフトされた信号及び第２のシフトされた信号に応答して、第１のサイド切替装置を制御することと、
出力ノードにおいて、出力信号を出力することと、を含み、
第１のサイド切替装置及び第２のサイド切替装置は、出力ノードにおいて、互いに連結されている。

【0072】

Ａ６．入力信号のオフタイム持続時間が所与の時間間隔よりも短いとき、第１の時間に第１のパルス信号をアサートすることを更に含み、第１の時間は、入力信号がデアサートされた後に所与の時間間隔が経過する時間である、Ａ５の方法。

【0073】

Ａ７．入力信号のオフタイム持続時間が所与の時間間隔以上であるときに、入力信号のエッジに応答して、第１のパルス信号を第２の時間にアサートすることを更に含む、Ａ６の方法。

【0074】

Ａ８．入力信号のエッジに対応する信号に応答して、修正された入力信号を発生させることと、
修正された入力信号に応答して、第１のパルス信号を発生させることと、を更に含む、Ａ６の方法。

【0075】

Ａ９．入力信号のエッジに対応する信号に応答して、検出信号をデアサートし、検出信号がデアサートされた後に所与の時間間隔が経過する時間に検出信号をアサートすることを更に含み、
修正された入力信号は、検出信号及び入力信号に応答して発生する、Ａ８の方法。

【0076】

Ａ１０．入力信号の反転バージョンに応答して、入力信号のエッジに対応する信号を発生させることを更に含む、Ａ８の方法。

【0077】

Ａ１１．所与の時間間隔が、出力信号が負値を有するときに第１の時間間隔を含み、所与の時間間隔が、パルス信号の第１の時間間隔とオンタイム持続時間との間の重複を回避するのに十分に長い、Ａ６の方法。

【0078】

Ａ１２．所与の時間間隔が、出力信号が非負値を有することが確定したときに第２の時間間隔を更に含み、第２の時間間隔が、ラッチオフ故障の発生の推定割合が５％、３％、１％、０．５％、０．３％、０．１％、又は０．０１％以下になるように決定される、Ａ１１の方法。

【0079】

Ａ１３．本開示の一実施形態は、
第１のサイド切替装置と、
出力ノードにおいて、第１のサイド切替装置に連結された第２のサイド切替装置と、
第１及び第２の入力信号を発生させるように構成されたコントローラと、
第１及び第２の入力信号に応答して第１及び第２の制御信号を発生させて、第１及び第２のサイド切替装置をそれぞれ制御するように構成された駆動制御装置と、を備える電力変換器を含み、
駆動制御装置は、第１の入力信号に応答して、第１のパルス信号及び第２のパルス信号を発生させるように構成されたパルス発生器を含み、第１のパルス信号は、所与の時間間隔でアサートされるか、又はその後第１の入力信号がデアサートされた後にアサートされる。

【0080】

Ａ１４．パルス発生器が、第１の入力信号のオフタイム持続時間が所与の時間間隔よりも短いとき、第１の時間に第１のパルス信号をアサートし、第１の時間は、入力信号がデアサートされた後に所与の時間間隔が経過する時間である、Ａ１３の電力変換器。

【0081】

本発明は、現在実用的な実施形態と考えられるものと関連して説明されてきたが、実施形態は開示される実施形態に限定されるものではなく、むしろ、添付の特許請求の範囲の趣旨及び範囲内に含まれる様々な修正及び同等の構成を含んでもよい。プロセスで説明される動作の順序は例示的であり、いくつかの動作は、並べ替えてもよい。更に、２つ以上の実施形態が組み合わされてもよい。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】