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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-01-10
(45)【発行日】2024-01-18
(54)【発明の名称】情報処理装置
(51)【国際特許分類】
G06F 12/02 20060101AFI20240111BHJP
G06F 13/14 20060101ALI20240111BHJP
G06F 13/28 20060101ALI20240111BHJP
G06F 15/173 20060101ALI20240111BHJP
【ＦＩ】
G06F12/02 570M
G06F12/02 510A
G06F13/14 320D
G06F13/28 310N
G06F15/173 665F
【請求項の数】
11
(21)【出願番号】P 2020045606
(22)【出願日】2020-03-16
(65)【公開番号】P2021149190
(43)【公開日】2021-09-27
【審査請求日】2023-03-03
(73)【特許権者】
【識別番号】000001007
【氏名又は名称】キヤノン株式会社
(74)【代理人】
【識別番号】110003281
【氏名又は名称】弁理士法人大塚国際特許事務所
(72)【発明者】
【氏名】久我 剛
【審査官】松平 英
(56)【参考文献】
【文献】特開２０１８－１０６５４７（ＪＰ，Ａ）
【文献】特開２０１６－２２４７００（ＪＰ，Ａ）
【文献】特開２０１４－１６７４９（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０６Ｆ１２／００－１２／１２８
１３／００－１３／４２
１５／１６－１５／１７７
(57)【特許請求の範囲】
【請求項1】
直列接続された複数のＩＣチップを含む情報処理装置であって、前記複数のＩＣチップのうち少なくとも１つの対象ＩＣチップは、
第１のアドレス幅でアクセス可能なメモリ空間と、
前記メモリ空間の内にあり前記第１のアドレス幅より小さい第２のアドレス幅でアクセス可能な範囲で処理を行うＣＰＵと、
アドレス変換機能を有し前記直列接続された複数のＩＣチップのうち一方のＩＣチップと通信を行う第１通信手段と、
アドレス変換機能を有し前記一方のＩＣチップとは反対方向のＩＣチップと通信を行う第２通信手段を備え、
前記第１通信手段を介して前記一方のＩＣチップにアクセスするための第１の領域および前記第２通信手段を介して前記反対方向のＩＣチップにアクセスするための第２の領域が前記メモリ空間に含まれ前記対象ＩＣチップに含まれるＣＰＵは、
前記メモリ空間の内にある前記第２のアドレス幅でアクセス可能な範囲を使って前記第１通信手段または前記第２通信手段にアクセスし、
前記ＣＰＵが前記第１通信手段にアクセスした場合、前記第１通信手段の前記アドレス変換機能によって前記第１通信手段へのアクセスに使用された第１アドレス値が、前記第１のアドレス幅の前記メモリ空間の前記第１の領域に対応する第２アドレス値に変換され、
前記第２アドレス値により特定される前記一方のＩＣチップへのアクセスが実行され、
前記ＣＰＵが前記第２通信手段にアクセスした場合、前記第２通信手段の前記アドレス変換機能によって前記第２通信手段へのアクセスに使用された第３アドレス値が、前記第１のアドレス幅の前記メモリ空間の前記第２の領域に対応する第４アドレス値に変換され、
前記第４アドレス値により特定される前記反対方向のＩＣチップへのアクセスが実行され、
前記対象ＩＣチップに含まれる前記第１通信手段および第２通信手段のうちのいずれかの通信手段が他のチップから特定されたアドレス値でアクセスを受け付け、かつ、前記特定されたアドレス値が所定の範囲に含まれる場合、前記他のチップからのアクセスが前記対象ＩＣチップへのアクセスとして処理され、
前記対象ＩＣチップに含まれる前記第１通信手段および第２通信手段のうちのいずれかの通信手段が他のチップから特定されたアドレス値でアクセスを受け付け、かつ、前記特定されたアドレス値が所定の範囲に含まれない場合、前記第１通信手段が受け付けた前記他のチップからのアクセスは前記第２通信手段に転送され、前記第２通信手段が受け付けた前記他のチップからのアクセスは前記第１通信手段に転送されることを特徴とする情報処理装置。
【請求項2】
前記対象ＩＣチップのメモリ空間にアクセスする場合のアドレス値は、前記対象ＩＣチップを特定する予め定められた第１の数の上位ビットと前記対象ＩＣチップの前記第２のアドレス幅でアクセス可能な範囲を特定する予め定められた第２の数の下位ビットとにより構成されることを特徴とする請求項１に記載の情報処理装置。
【請求項3】
前記対象ＩＣチップのメモリ空間のアクセスに使用されたアドレス値において、前記第１の数の上位ビットを削除し、前記対象ＩＣチップの前記第２のアドレス幅でアクセス可能な範囲を特定する予め定められた第２の数の下位ビットを取り出すアドレス変換がなされることを特徴とする請求項２に記載の情報処理装置。
【請求項4】
前記複数のＩＣチップそれぞれは、さらにプログラムを格納するＲＯＭを備え、前記情報処理装置の電源がＯＮされた場合、前記複数のＩＣチップは、それぞれが備えるＲＯＭからプログラムを読出して初期化を行うことを特徴とする請求項１乃至３のいずれか１項に記載の情報処理装置。
【請求項5】
前記複数のＩＣチップのうちの１つのＩＣチップは、プログラムを格納するＲＯＭを備え、前記情報処理装置の電源がＯＮされた場合、前記１つのＩＣチップは前記ＲＯＭからプログラムを読出して初期化を行い、該初期化の後、前記プログラムを他のＩＣチップに転送して該転送されたプログラムにより前記他のＩＣチップは初期化を行うことを特徴とする請求項１乃至４のいずれか１項に記載の情報処理装置。
【請求項6】
前記複数のＩＣチップそれぞれにはＤＭＡＣをさらに備えることを特徴とする請求項１乃至５のいずれか１項に記載の情報処理装置。
【請求項7】
前記複数のＩＣチップは、ＰＣＩ－Ｅｘｐｒｅｓｓにより接続され、前記複数のＩＣチップの間のデータ転送は、前記ＰＣＩ－Ｅｘｐｒｅｓｓにより前記ＤＭＡＣを介した転送と、前記ＰＣＩ－Ｅｘｐｒｅｓｓにより前記ＣＰＵを介した転送とのうちの少なくともいずれかを含むことを特徴とする請求項６に記載の情報処理装置。
【請求項8】
前記情報処理装置は、インクジェット記録装置であり、前記複数のＩＣチップのうちの１つのＩＣチップは、前記インクジェット記録装置の全体の制御と前記インクジェット記録装置が接続されるホストとの通信のために割当てられ、
前記複数のＩＣチップの残りのＩＣチップは、記録ヘッドを制御して記録を行うためのデータの画像処理のために割当てられることを特徴とする請求項１乃至７のいずれか１項に記載の情報処理装置。
【請求項9】
前記残りのＩＣチップは、前記記録ヘッドが吐出するインクの色に対応した色成分データを画像処理するために割当てられることを特徴とする請求項８に記載の情報処理装置。
【請求項10】
直列接続された複数のＩＣチップを含む情報処理装置であって、前記複数のＩＣチップのうち少なくとも１つの対象ＩＣチップは、
第１のアドレス幅でアクセス可能なメモリ空間と、
前記メモリ空間の内にあり前記第１のアドレス幅より小さい第２のアドレス幅でアクセス可能な範囲で処理を行うＣＰＵと、
アドレス変換機能を有し前記直列接続された複数のＩＣチップのうち一方のＩＣチップと通信を行う第１通信手段と、
アドレス変換機能を有し前記一方のＩＣチップとは反対方向のＩＣチップと通信を行う第２通信手段とを備え、
前記第１通信手段を介して前記一方のＩＣチップにアクセスするための第１の領域および前記第２通信手段を介して前記反対方向のＩＣチップにアクセスするための第２の領域が前記メモリ空間に含まれ前記対象ＩＣチップに含まれるＣＰＵは、
前記メモリ空間の内にある前記第２のアドレス幅でアクセス可能な範囲を使って前記第１通信手段または前記第２通信手段にアクセスし、
前記ＣＰＵが前記第１通信手段にアクセスした場合、前記第１通信手段の前記アドレス変換機能によって前記第１通信手段へのアクセスに使用された第１アドレス値が、前記第１のアドレス幅の前記メモリ空間の前記第１の領域に対応する第２アドレス値に変換され、
前記第２アドレス値により特定される前記一方のＩＣチップへのアクセスが実行され、
前記ＣＰＵが前記第２通信手段にアクセスした場合、前記第２通信手段の前記アドレス変換機能によって前記第２通信手段へのアクセスに使用された第３アドレス値が、前記第１のアドレス幅の前記メモリ空間の前記第２の領域に対応する第４アドレス値に変換され、
前記第４アドレス値により特定される前記反対方向のＩＣチップへのアクセスが実行されることを特徴とする情報処理装置。
【請求項11】
直列接続された複数のＩＣチップを含む情報処理装置であって、前記複数のＩＣチップのうち少なくとも１つの対象ＩＣチップは、
第１のアドレス幅でアクセス可能なメモリ空間と、
前記メモリ空間の内にあり前記第１のアドレス幅より小さい第２のアドレス幅でアクセス可能な範囲で処理を行うＣＰＵと、
アドレス変換機能を有し前記直列接続された複数のＩＣチップのうち一方のＩＣチップと通信を行う第１通信手段と、
アドレス変換機能を有し前記一方のＩＣチップとは反対方向のＩＣチップと通信を行う第２通信手段を備え、
前記第１通信手段を介して前記一方のＩＣチップにアクセスするための第１の領域および前記第２通信手段を介して前記反対方向のＩＣチップにアクセスするための第２の領域が前記メモリ空間に含まれ前記対象ＩＣチップに含まれるＣＰＵは、
前記メモリ空間の内にある前記第２のアドレス幅でアクセス可能な範囲を使って前記第１通信手段または前記第２通信手段にアクセスし、
前記対象ＩＣチップに含まれる前記第１通信手段が前記一方のＩＣチップから前記第１の領域内の特定されたアドレス値でアクセスを受け付け、かつ、前記特定されたアドレス値が所定の範囲に含まれる場合、前記一方のＩＣチップからのアクセスが前記対象ＩＣチップへのアクセスとして処理され、
前記対象ＩＣチップに含まれる前記第１通信手段が前記一方のＩＣチップから前記第１の領域内の特定されたアドレス値でアクセスを受け付け、かつ、前記特定されたアドレス値が所定の範囲に含まれない場合、前記第１通信手段が受け付けたアクセスは前記第２通信手段に転送され、
前記対象ＩＣチップに含まれる前記第２通信手段が前記反対方向のＩＣチップから前記第２の領域内の特定されたアドレス値でアクセスを受け付け、かつ、前記特定されたアドレス値が所定の範囲に含まれる場合、前記反対方向のＩＣチップからのアクセスが前記対象ＩＣチップへのアクセスとして処理され、
前記対象ＩＣチップに含まれる前記第２通信手段が前記反対方向のＩＣチップから前記第２の領域内の特定されたアドレス値でアクセスを受け付け、かつ、前記特定されたアドレス値が所定の範囲に含まれない場合、前記第２通信手段が受け付けたアクセスは前記第１通信手段に転送されることを特徴とする情報処理装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は情報処理装置に関し、特に、複数のＩＣチップを備え、１つのＩＣチップから他のＩＣチップのメモリにアクセスする情報処理装置に関する。
【背景技術】
【0002】
従来より、ある１つのＩＣチップから他のＩＣチップのメモリ空間全域にアクセス可能な方法が提案されていた（特許文献１参照）。特許文献１で提案された方法では、システムドメインと通信ドメインとの間のアドレス幅のバスサイジングを行うとともにアドレス変換を行うアドレス変換部を備えている。また、ＰＣＩ－Ｅｘｐｒｅｓｓ（以下ＰＣＩｅ）のアドレス変換を併せて用いることで、他のＩＣチップのメモリ空間全域にアクセスすることを可能にしている。
【先行技術文献】
【特許文献】
【0003】
【文献】特開２０１８－１０６５４７号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
しかしながら上記従来例では、システムドメインと通信ドメインをつなぐアドレス変換部が必要であり、さらに、他のＩＣチップにアクセス可能にするためには特許文献１に記載されているようにアドレス変換部の初期設定が必要となる。
【0005】
本発明は上記従来例に鑑みてなされたもので、複数のＩＣチップを備えた構成において簡単な構成で１つのＩＣチップから他のＩＣチップのメモリ空間全域にアクセス可能な情報処理装置を提供することを目的としている。
【課題を解決するための手段】
【0006】
上記目的を達成するために本発明の情報処理装置は次のような構成を有する。
【0007】
即ち、複数のＩＣチップを直列接続して、前記複数のＩＣチップによりデータを処理する情報処理装置であって、前記複数のＩＣチップそれぞれは、第１のアドレス幅でアドレッシング可能な第１のメモリ空間で処理を行うＣＰＵと、前記第１のアドレス幅より大きい第２のアドレス幅でのアドレッシング可能な第２のメモリ空間で他のＩＣチップと通信を行う通信手段とを備え、前記複数のＩＣチップそれぞれのＣＰＵは、前記第１のメモリ空間により当該ＩＣチップのメモリ空間にアクセスし、前記複数のＩＣチップそれぞれは、前記第２のメモリ空間に前記他のＩＣチップにアクセスするための第１の領域と前記他のＩＣチップからアクセスされるための第２の領域とを設定し、前記第２の領域から前記第１のメモリ空間へのアドレス変換を行う設定をし、前記複数のＩＣチップそれぞれは、前記通信手段を用いて前記他のＩＣチップのうち対象チップのメモリ空間に対して、該設定された第１の領域と前記対象チップに設定された前記第２の領域から前記対象チップの前記第１のメモリ空間へのアドレス変換を介してアクセスし、前記複数のＩＣチップそれぞれは、前記他のＩＣチップの通信手段を介して当該ＩＣチップのメモリ空間へのアクセスを前記第２の領域から前記第１のメモリ空間へのアドレス変換を介して行わせることを特徴とする。
【発明の効果】
【0008】
従って本発明によれば、簡単な構成でありながら１つのＩＣチップから他のＩＣチップのメモリ空間全域にアクセスすることができるという効果がある。
【図面の簡単な説明】
【0009】
【図1】本発明の代表的な実施例であるインクジェット記録装置の構成を示すブロック図である。
【図3】４つのＩＣチップのメモリ空間のマッピングを示す図である。
【図4】実施例１に従うダウンストリームのメモリ空間マッピング例を示した図である。
【図5】実施例１に従う１つのＩＣチップのＣＰＵから他のＩＣチップのメモリ空間へのアクセス方法を示す図である。
【図6】実施例１に従うアップストリームのメモリ空間マッピング例を示した図である。
【図7】実施例１に従う記録装置の起動時に実行するメモリ空間設定処理を示すフローチャートである。
【図8】実施例２に従うダウンストリームのメモリ空間マッピング例を示した図である。
【図9】実施例２に従うアップストリームのメモリ空間マッピング例を示した図である。
【図10】実施例３に従うインクジェット記録装置の構成を示すブロック図である。
【図11】実施例３に従う記録装置の起動時に実行するメモリ空間設定処理を示すフローチャートである。
【発明を実施するための形態】
【0010】
以下添付図面を参照して本発明の好適な実施形態について、さらに具体的かつ詳細に説明する。なお、以下の実施形態は特許請求の範囲に係る発明を限定するものではない。実施形態には、複数の特徴が記載されているが、これらの複数の特徴の全てが発明に必須のものとは限らず、また、複数の特徴は任意に組み合わせられても良い。さらに添付図面においては、同一若しくは同様の構成に同一の参照番号を付し、重複した説明は省略する。
【0011】
なお、この明細書において、「記録」（「プリント」という場合もある）とは、文字、図形等有意の情報を形成する場合のみならず、有意無意を問わない。さらに人間が視覚で知覚し得るように顕在化したものであるか否かも問わず、広く記録媒体上に画像、模様、パターン等を形成する、または媒体の加工を行う場合も表すものとする。
【0012】
また、「記録媒体」とは、一般的な記録装置で用いられる紙のみならず、広く、布、プラスチック・フィルム、金属板、ガラス、セラミックス、木材、皮革等、インクを受容可能なものも表すものとする。
【0013】
さらに、「インク」（「液体」と言う場合もある）とは、上記「記録（プリント）」の定義と同様広く解釈されるべきものである。従って、記録媒体上に付与されることによって、画像、模様、パターン等の形成または記録媒体の加工、或いはインクの処理（例えば記録媒体に付与されるインク中の色剤の凝固または不溶化）に供され得る液体を表すものとする。
【0014】
またさらに、「記録素子」とは特にことわらない限りインク吐出口乃至これに連通する液路及びインク吐出に利用されるエネルギーを発生する素子を総括して言うものとする。
【0015】
図１は本発明の代表的な実施例であるインクジェット記録装置の構成を示すブロック図である。
【0016】
インクジェット記録装置（以下、記録装置）は、記録媒体を搬送する搬送機構、記録ヘッドを搭載するキャリッジ、そのキャリッジを往復移動させる走査機構、記録ヘッドの吸引回復や予備吐出を行う回復機構などを備える。しかしながら、これらは公知の技術なので、その説明は省略する。また、インク液滴を吐出する記録ヘッドそのものの構成や、その記録ヘッドに実装する素子基板も公知の技術を用いるので、その説明は省略する。
【0017】
従って、図１は、画像データを生成して記録装置１に送信するホストＰＣ２とのインタフェース処理を行うＩＣチップ１０が図示されている。また、画像データに対して画像処理を実行して記録ヘッド５０に転送する処理を行うＩＣチップ２０～４０の構成が図示されている。このため、図１に示す構成は画像処理装置としての役割を果たす。
【0018】
次に、上記のような４つのＩＣチップを実装した記録装置１の内部構成を説明する。
【0019】
ＩＣチップ１０は、ＲＯＭ１１とＲＡＭ１２とホストインタフェース（Ｉ／Ｆ）１３とＵＩ（ユーザインタフェース）１４と接続している。また、ＩＣチップ２０は、ＲＯＭ２１とＲＡＭ２２とヘッドインタフェース（Ｉ／Ｆ）２３と接続している。ＩＣチップ３０は同様に、ＲＯＭ３１とＲＡＭ３２とヘッドインタフェース（Ｉ／Ｆ）３３と接続している。ＩＣチップ４０も同様に、ＲＯＭ４１とＲＡＭ４２とヘッドインタフェース（Ｉ／Ｆ）４３と接続している。
【0020】
ホストＩ／Ｆ１３は、ホストＰＣ２との通信を行うインタフェースであり、ＵＩ１４はスイッチやＬＣＤやＬＥＤランプを備えた操作パネルで構成され、ユーザから記録装置に対する指示を受付、ユーザに対して情報を報知する。
【0021】
記録媒体にインクを吐出して画像を記録する記録ヘッド５０は、３つのヘッドＩ／Ｆ２３、３３、４３を介して、３つのＩＣチップ２０、３０、４０にそれぞれ接続される。ＩＣチップ１０とＩＣチップ２０との間、ＩＣチップ２０とＩＣチップ３０との間、ＩＣチップ３０とＩＣチップ４０との間はそれぞれＰＣＩ－Ｅｘｐｒｅｓｓ（以下、ＰＣＩｅ）により接続される。
【0022】
ＩＣチップ１０は、ＲＯＭ１１に格納された制御プログラムを読出し、ＲＡＭ１２を作業領域として用いて実行し、ホストＰＣ２とのインタフェース処理に加えて、記録装置全体の制御やＵＩの制御や各種駆動機構の制御等を行う。また、ＲＡＭ１２には、ＰＣ２から転送された画像データを一時的に記憶するために画像メモリが設けられる。
【0023】
図１から分かるように、ＩＣチップ２０、３０、４０は、夫々に専用のヘッドＩ／Ｆを介して記録ヘッド５０に接続される。これらのチップでは、多値データを２値データに変換したりマスク処理を行う画像処理や、記録ヘッドの駆動制御などを実行する。
【0024】
ＩＣチップ２０、３０、４０は、記録ヘッドが扱う複数の色のインクに対応して生成される各色成分の画像データを処理するように割当てられる。例えば、記録ヘッド５０が１２色のインクを吐出する構成である場合、ホストＰＣ２から転送された画像データは１２色の色成分データに分解される。例えば、１２色のインクとは以下の通りである。即ち、
マットブラック（ＭＢＫ）と、フォトブラック（ＰＢＫ）と、シアン（Ｃ）と、
マゼンタ（Ｍ）と、イエロ（Ｙ）と、フォトシアン（ＰＣ）と、
フォトマゼンタ（ＰＭ）と、グレー（ＧＹ）と、フォトグレー（ＰＧＹ）と、
レッド（Ｒ）と、ブルー（Ｂ）と、クロマオプティマイザー（ＣＯ）とである。
マットブラック（ＭＢＫ）と、フォトブラック（ＰＢＫ）と、シアン（Ｃ）と、
マゼンタ（Ｍ）と、イエロ（Ｙ）と、フォトシアン（ＰＣ）と、
フォトマゼンタ（ＰＭ）と、グレー（ＧＹ）と、フォトグレー（ＰＧＹ）と、
レッド（Ｒ）と、ブルー（Ｂ）と、クロマオプティマイザー（ＣＯ）とである。
【0025】
これら１２の色成分データの画像処理が、４つの色成分データずつＩＣチップ２０、３０、４０に割当てられる。なお、以上のような色成分データの割当ては一例に過ぎず、記録ヘッドの仕様やＩＣチップの性能により異なる割当てが可能であることは言うまでもない。例えば、記録ヘッドが６色のインク（ブラック、マットブラック、シアン、マゼンタ、イエロ、レッド）に対応している仕様であれば、各ＩＣチップに２つの色成分データを割当てられても良い。また、ＩＣチップ２０を各色成分に共通の画像処理を割当て、ＩＣチップ３０、４０にそれぞれ、６つの色成分データずつの画像処理を割当てるように構成しても良い。
【0026】
以下、４つのＩＣチップの内部構成について説明するが、この実施例では３２ビットアーキテクチュアのＣＰＵを実装した、同じ構成の４つのＩＣチップを直列接続して用いるものとする。
【0027】
図１に示されているように、ＩＣチップ１０は、バスブリッジ１１２を介して３８ビットアドレッシング可能なブロックが存在する領域１１０と３２ビットアドレッシング可能な（３２ビットのアドレス幅）ブロックが存在する領域１１１を含む。同様にＩＣチップ２０、３０、４０は夫々、バスブリッジ１２２、１３２、１４２を介して３８ビットアドレッシング可能な（３８ビットのアドレス幅）ブロックが存在する領域１２０、１３０、１４０を含む。さらに、ＩＣチップ２０、３０、４０は夫々、３２ビットアドレッシング可能なブロックが存在する領域１２１、１３１、１４１を含む。
【0028】
ＩＣチップ１０は、バスブリッジ１１２にＤＭＡＣ１１５と３２ビットＣＰＵ（以下、ＣＰＵ）１１８とＩＣチップ外の機器を接続する内部ブロック１１９を備える。内部ブロック１１９は、ＲＯＭコントローラ、ＲＡＭコントローラ、及び、他の機器（例えば、ホストＰＣ２を接続するホストインタフェース（Ｉ／Ｆ）１３やＵＩ１４）とのインタフェースコントローラとしての役割を果たす。また、ＩＣチップ１０は、ＰＣＩｅインタフェース１１３（この構成では未使用）とＩＣチップ２０との通信を行うＰＣＩｅインタフェース（通信インタフェース）１１４を備える。
【0029】
なお、図１に記載された記号「Ｍ」は「Ｍａｓｔｅｒ」を表し、記号「Ｓ」は「Ｓｌａｖｅ」を表している。「Ｍａｓｔｅｒ」はバスブリッジの主導権を取り、「Ｓｌａｖｅ」に対してライト／リードアクセスを行う。
【0030】
ＩＣチップ２０は、バスブリッジ１２２にＤＭＡＣ１２５とＣＰＵ１２８とＩＣチップ外の機器を接続する内部ブロック１２９を備える。内部ブロック１２９は、ＲＯＭコントローラ、ＲＡＭコントローラ、及び、他の機器（例えば、記録ヘッド５０を接続するヘッドインタフェース２３）とのインタフェースコントローラとしての役割を果たす。また、ＩＣチップ２０は、ＩＣチップ１０との通信を行うＰＣＩｅインタフェース１２３とＩＣチップ３０との通信を行うＰＣＩｅインタフェース１２４とを備える。
【0031】
同様にＩＣチップ３０は、バスブリッジ１３２にＤＭＡＣ１３５とＣＰＵ１３８とＩＣチップ外の機器を接続する内部ブロック１３９を備える。内部ブロック１３９は、ＲＯＭコントローラ、ＲＡＭコントローラ、及び、他の機器（例えば、記録ヘッド５０を接続するヘッドインタフェース３３）とのインタフェースコントローラとしての役割を果たす。また、ＩＣチップ３０は、ＩＣチップ２０との通信を行うＰＣＩｅインタフェース１３３とＩＣチップ４０との通信を行うＰＣＩｅインタフェース１３４とを備える。
【0032】
最後のＩＣチップ４０は、バスブリッジ１４２にＤＭＡＣ１４５とＣＰＵ１４８とＩＣチップ外の機器を接続する内部ブロック１４９を備える。内部ブロック１４９は、ＲＯＭコントローラ、ＲＡＭコントローラ、及び、他の機器（例えば、記録ヘッド５０を接続するヘッドインタフェース４３）とのインタフェースコントローラとしての役割を果たす。また、ＩＣチップ４０は、ＩＣチップ３０との通信を行うＰＣＩｅインタフェース１４３とＰＣＩｅインタフェース１４４（この構成では未使用）を備える。
【0033】
ＰＣＩｅインタフェース１１３、１２３、１３３、１４３をＰＣＩｅ（Ｃｈ０）と呼び、ＰＣＩｅインタフェース１１４、１２４、１３４、１４４をＰＣＩｅ（Ｃｈ１）と呼んで区別する。なお、この構成では、ＰＣＩｅがアドレス変換機能を有する。
【0034】
以上のような構成の記録装置において、ＩＣチップ１０がホストＩ／Ｆ１３を介してホストＰＣ２から転送された印刷ジョブを受信すると、ＩＣチップ１０は印刷モード等に従って画像処理を実行する。その後、画像処理が施された画像データがＩＣチップ１０からＩＣチップ２０、ＩＣチップ３０、ＩＣチップ４０に転送される。
【0035】
ＩＣチップ間で転送される画像データは、印刷モードによってＲＧＢデータである場合やＣＭＹＫデータである場合もある。また、ＩＣチップ２０、３０、４０の間でも、コマンド通信や画像処理後のデータを他の処理に用いる場合はデータ転送を実行することがあり得る。ＩＣチップ２０、３０、４０で処理されたデータは記録ヘッド５０に転送され、記録ヘッド５０は記録媒体へインクを吐出して画像を記録する。
【0036】
【0037】
図２に示すように、メモリ空間全体２１０は、例えば、６４ビットの広い空間で定義されるものであり、その中に
ＰＣＩｅ（Ｃｈ０）１１３のスレーブアドレス空間（６４ＧＢ：アドレスが０ｘ１０＿００００＿００００～０ｘ１Ｆ＿ＦＦＦＦ＿ＦＦＦＦ（１６進表現））２１１と、
ＰＣＩｅ（Ｃｈ１）１１４のスレーブアドレス空間（６４ＧＢ：アドレスが０ｘ２０＿００００＿００００～０ｘ２Ｆ＿ＦＦＦＦ＿ＦＦＦＦ（１６進表現））２１２と、
ＩＣチップ１０の３２ビットで表現可能なメモリ空間（４ＧＢ：アドレスが０ｘ００００＿００００～０ｘＦＦＦＦ＿ＦＦＦＦ）２１３と、
リザーブ空間（何も割り当てられていないアドレス）２１４と、
を含む。また、３２ビットで表現可能なメモリ空間２１３は、
メインメモリ空間でＲＡＭ１２にアクセス可能なアドレス空間（１ＧＢ：アドレスが０ｘ００００＿００００～０ｘ３ＦＦＦ＿ＦＦＦＦ（１６進表現））２１５と、
ＣＰＵ１１８がアクセス可能なＰＣＩｅ（Ｃｈ０）１１３のスレーブアドレス空間の一部（２５６ＭＢ：アドレスが０ｘ４０００＿００００～０ｘ４ＦＦＦ＿ＦＦＦＦ（１６進表現））２１６と、
ＣＰＵ１１８がアクセス可能なＰＣＩｅ（Ｃｈ１）１１４のスレーブアドレス空間の一部（２５６ＭＢ：０ｘ５０００＿００００～０ｘ５ＦＦＦ＿ＦＦＦＦ（１６進表現））２１７と、
その他の内部ブロック１１９へアクセスするためのメモリ空間２１８と、
ＲＯＭ１１へアクセス可能なメモリ空間（２５６ＭＢ：０ｘＦ０００＿００００～０ｘＦＦＦＦ＿ＦＦＦＦ（１６進表現））２１９と、
を含む。
ＰＣＩｅ（Ｃｈ０）１１３のスレーブアドレス空間（６４ＧＢ：アドレスが０ｘ１０＿００００＿００００～０ｘ１Ｆ＿ＦＦＦＦ＿ＦＦＦＦ（１６進表現））２１１と、
ＰＣＩｅ（Ｃｈ１）１１４のスレーブアドレス空間（６４ＧＢ：アドレスが０ｘ２０＿００００＿００００～０ｘ２Ｆ＿ＦＦＦＦ＿ＦＦＦＦ（１６進表現））２１２と、
ＩＣチップ１０の３２ビットで表現可能なメモリ空間（４ＧＢ：アドレスが０ｘ００００＿００００～０ｘＦＦＦＦ＿ＦＦＦＦ）２１３と、
リザーブ空間（何も割り当てられていないアドレス）２１４と、
を含む。また、３２ビットで表現可能なメモリ空間２１３は、
メインメモリ空間でＲＡＭ１２にアクセス可能なアドレス空間（１ＧＢ：アドレスが０ｘ００００＿００００～０ｘ３ＦＦＦ＿ＦＦＦＦ（１６進表現））２１５と、
ＣＰＵ１１８がアクセス可能なＰＣＩｅ（Ｃｈ０）１１３のスレーブアドレス空間の一部（２５６ＭＢ：アドレスが０ｘ４０００＿００００～０ｘ４ＦＦＦ＿ＦＦＦＦ（１６進表現））２１６と、
ＣＰＵ１１８がアクセス可能なＰＣＩｅ（Ｃｈ１）１１４のスレーブアドレス空間の一部（２５６ＭＢ：０ｘ５０００＿００００～０ｘ５ＦＦＦ＿ＦＦＦＦ（１６進表現））２１７と、
その他の内部ブロック１１９へアクセスするためのメモリ空間２１８と、
ＲＯＭ１１へアクセス可能なメモリ空間（２５６ＭＢ：０ｘＦ０００＿００００～０ｘＦＦＦＦ＿ＦＦＦＦ（１６進表現））２１９と、
を含む。
【0038】
なお、ＣＰＵ１１８は３２ビットＣＰＵであるため０ｘ００００＿００００から０ｘＦＦＦＦ＿ＦＦＦＦまでのアドレス（４ＧＢ空間）にアクセスできる。
【0039】
図３は４つのＩＣチップ１０、２０、３０、４０のメモリ空間のマッピングを示す図である。
【0040】
図３に示すように、ＩＣチップ１０はメモリ空間２１０を用い、ＩＣチップ２０はメモリ空間２２０を用い、ＩＣチップ３０はメモリ空間２３０を用い、ＩＣチップ４０はメモリ空間２４０を用いる。メモリ空間２１１、２２１、２３１、２４１は、ＰＣＩｅ（Ｃｈ０）１１３、１２３、１３３、１４３のスレーブアドレス空間であり、これらの空間を用いて上流チップへ（アップストリーム）アクセスを行う。つまり、メモリ空間２１１、２２１、２３１、２４１は、ＰＣＩｅ（Ｃｈ０）１１３、１２３、１３３、１４３を介してアップストリーム方向のＩＣチップにアクセスするための領域である。同様に、メモリ空間２１２、２２２、２３２、２４２は、ＰＣＩｅ（Ｃｈ１）１１４、１２４、１３４、１４４のスレーブアドレス空間であり、これらの空間を用いて下流チップへ（ダウンストリーム）アクセスを行う。つまり、メモリ空間２１２、２２２、２３２、２４２は、ＰＣＩｅ（Ｃｈ１）１１４、１２４、１３４、１４４を介してダウンストリーム方向のＩＣチップにアクセスするための領域である。
【0041】
次に、以上のような構成の記録装置におけるメモリアクセス制御のいくつかの実施例について説明する。
【実施例1】
【0042】
＜ダウンストリームのメモリアクセス＞
図４は、実施例１に従うダウンストリームのメモリ空間マッピング例を示した図である。なお、図４において、図２～図３を用いて参照したのと同じ構成要素には同じ参照番号を付し、その説明は省略する。ここでは、ＩＣチップ１０から他のＩＣチップへのダウンストリームについて説明する。ここでいうダウンストリームとはＩＣチップ１０からＩＣチップ４０の方向にアクセスを行うことをいう。
図４は、実施例１に従うダウンストリームのメモリ空間マッピング例を示した図である。なお、図４において、図２～図３を用いて参照したのと同じ構成要素には同じ参照番号を付し、その説明は省略する。ここでは、ＩＣチップ１０から他のＩＣチップへのダウンストリームについて説明する。ここでいうダウンストリームとはＩＣチップ１０からＩＣチップ４０の方向にアクセスを行うことをいう。
【0043】
図４に示すように、ＩＣチップ１０のＰＣＩｅ（Ｃｈ１）のメモリ空間２１２の一部の空間４１２～４１４が下流チップ（ＩＣチップ２０～４０）へアクセスするための空間として割り当てられる。空間４１２のアドレスは０ｘ２１＿００００＿００００～０ｘ２１＿ＦＦＦＦ＿ＦＦＦＦの４ＧＢである。空間４１３のアドレスは０ｘ２２＿００００＿００００～０ｘ２２＿ＦＦＦＦ＿ＦＦＦＦの４ＧＢである。空間４１４のアドレスは０ｘ２３＿００００＿００００～０ｘ２３＿ＦＦＦＦ＿ＦＦＦＦの４ＧＢである。
【0044】
また、ＩＣチップ２０のＰＣＩｅ（Ｃｈ１）のメモリ空間２２２の一部の空間４２３、４２４が下流チップ（ＩＣチップ３０～４０）へアクセスするための空間として割り当てられる。空間４２３のアドレスは０ｘ２２＿００００＿００００～０ｘ２２＿ＦＦＦＦ＿ＦＦＦＦの４ＧＢである。空間４２４のアドレスは０ｘ２３＿００００＿００００～０ｘ２３＿ＦＦＦＦ＿ＦＦＦＦの４ＧＢである。
【0045】
さらに、ＩＣチップ３０のＰＣＩｅ（Ｃｈ１）のメモリ空間２３２の一部の空間４３４が下流チップ（ＩＣチップ４０）へアクセスするための空間として割り当てられる。空間４３４のアドレスは０ｘ２３＿００００＿００００～０ｘ２３＿ＦＦＦＦ＿ＦＦＦＦの４ＧＢである。
【0046】
以上のメモリ空間の割当てから分かるように、空間４１２～４１４、４２３～４２４、４３４すべての下位ビットである３２ビットは同じアドレスをもっている。さらに、このようなアドレス割当てから分かるように、上位ビットのアドレス値により、アクセス先のＩＣチップを特定することができる。即ち、上位ビットのアドレス値が０ｘ２１であればアクセス先はＩＣチップ２０、０ｘ２２であればアクセス先はＩＣチップ３０、０ｘ２３であればアクセス先はＩＣチップ４０である。
【0047】
各ＩＣチップ（アクセス元）からその下流チップ（対象チップ：アクセス先）のメモリ空間へアクセスは以下の通りである。
【0048】
（１）ＩＣチップ１０
・ＩＣチップ１０からＩＣチップ２０へのアクセス
例えば、ＣＰＵ１１８やＤＭＡＣ１１５がＩＣチップ１０のメモリ空間２１０のうち空間４１２にアクセスするとＩＣチップ２０のＰＣＩｅ（Ｃｈ０）１２３の空間４２２に到達する。ＩＣチップ２０のＰＣＩｅ（Ｃｈ０）１２３は、例えば、空間４２２へのアクセスにおいて指定されたアドレスの上位ビットのアドレス値が０ｘ２１であるため、このアクセスがＩＣチップ２０へのアクセスであると特定できる。そのため、空間４２２へ到達したアクセスにおいて指定されたアドレスは、図４の入力アドレス変換設定４５０のように、ＩＣチップ２０内のメモリ空間２２３を規定する３２ビットアドレスに変換される。この変換では入力アドレス（３８ビット）の上位側６ビットを削除し、下位側３２ビットをそのまま保存する変換を行う。
・ＩＣチップ１０からＩＣチップ２０へのアクセス
例えば、ＣＰＵ１１８やＤＭＡＣ１１５がＩＣチップ１０のメモリ空間２１０のうち空間４１２にアクセスするとＩＣチップ２０のＰＣＩｅ（Ｃｈ０）１２３の空間４２２に到達する。ＩＣチップ２０のＰＣＩｅ（Ｃｈ０）１２３は、例えば、空間４２２へのアクセスにおいて指定されたアドレスの上位ビットのアドレス値が０ｘ２１であるため、このアクセスがＩＣチップ２０へのアクセスであると特定できる。そのため、空間４２２へ到達したアクセスにおいて指定されたアドレスは、図４の入力アドレス変換設定４５０のように、ＩＣチップ２０内のメモリ空間２２３を規定する３２ビットアドレスに変換される。この変換では入力アドレス（３８ビット）の上位側６ビットを削除し、下位側３２ビットをそのまま保存する変換を行う。
【0049】
・ＩＣチップ１０からＩＣチップ３０へのアクセス
例えば、ＣＰＵ１１８やＤＭＡＣ１１５がＩＣチップ１０のメモリ空間２１０のうち空間４１３にアクセスするとＩＣチップ２０のＰＣＩｅ（Ｃｈ０）１２３に到達する。このアクセスはアドレス変換されずスルーされてメモリ空間２２０のうち空間４２３にアクセスされＩＣチップ３０のＰＣＩｅ（Ｃｈ０）１３３の空間４３３に到達する。つまり、ＩＣチップ２０のＰＣＩｅ（Ｃｈ０）１２３は、例えば、自身へのアクセスにおいて指定されたアドレスの上位ビットのアドレス値が０ｘ２２であるため、このアクセスがＩＣチップ２０へのアクセスではないと特定できる。そのため、このアクセスはスルーされて空間４２３にアクセスされて、ＩＣチップ３０のＰＣＩｅ（Ｃｈ０）１３３の空間４３３に到達する。ＩＣチップ３０のＰＣＩｅ（Ｃｈ０）１３３は、例えば、空間４３３へのアクセスにおいて指定されたアドレスの上位ビットのアドレス値が０ｘ２２であるため、このアクセスがＩＣチップ３０へのアクセスであると特定できる。そのため、空間４３３へ到達したアクセスにおいて指定されたアドレスは、図４の入力アドレス変換設定４６０のように、ＩＣチップ３０内のメモリ空間２３３を規定する３２ビットアドレスに変換される。この変換も、入力アドレス（３８ビット）の上位側６ビットを削除し、下位側３２ビットをそのまま保存する変換を行う。
例えば、ＣＰＵ１１８やＤＭＡＣ１１５がＩＣチップ１０のメモリ空間２１０のうち空間４１３にアクセスするとＩＣチップ２０のＰＣＩｅ（Ｃｈ０）１２３に到達する。このアクセスはアドレス変換されずスルーされてメモリ空間２２０のうち空間４２３にアクセスされＩＣチップ３０のＰＣＩｅ（Ｃｈ０）１３３の空間４３３に到達する。つまり、ＩＣチップ２０のＰＣＩｅ（Ｃｈ０）１２３は、例えば、自身へのアクセスにおいて指定されたアドレスの上位ビットのアドレス値が０ｘ２２であるため、このアクセスがＩＣチップ２０へのアクセスではないと特定できる。そのため、このアクセスはスルーされて空間４２３にアクセスされて、ＩＣチップ３０のＰＣＩｅ（Ｃｈ０）１３３の空間４３３に到達する。ＩＣチップ３０のＰＣＩｅ（Ｃｈ０）１３３は、例えば、空間４３３へのアクセスにおいて指定されたアドレスの上位ビットのアドレス値が０ｘ２２であるため、このアクセスがＩＣチップ３０へのアクセスであると特定できる。そのため、空間４３３へ到達したアクセスにおいて指定されたアドレスは、図４の入力アドレス変換設定４６０のように、ＩＣチップ３０内のメモリ空間２３３を規定する３２ビットアドレスに変換される。この変換も、入力アドレス（３８ビット）の上位側６ビットを削除し、下位側３２ビットをそのまま保存する変換を行う。
【0050】
・ＩＣチップ１０からＩＣチップ４０へのアクセス
例えば、ＣＰＵ１１８やＤＭＡＣ１１５がＩＣチップ１０のメモリ空間２１０のうち空間４１４にアクセスするとＩＣチップ２０のＰＣＩｅ（Ｃｈ０）１２３に到達する。このアクセスはアドレス変換されずスルーされてメモリ空間２２０のうち空間４２４にアクセスされＩＣチップ３０のＰＣＩｅ（Ｃｈ０）１３３に到達する。このアクセスはアドレス変換されずスルーされてメモリ空間２３０のうち空間４３４にアクセスされＩＣチップ４０のＰＣＩｅ（Ｃｈ０）１４３に到達する。なお、ＩＣチップ２０およびＩＣチップ３０においてスルーされる理由は、上述した通り、アクセスで指定された上位ビットのアドレスに基づく。ここで、空間４４４へ到達したアクセスは図４の入力アドレス変換設定４７０のように、ＩＣチップ４０のＰＣＩｅ（Ｃｈ０）１４３において規定されるアドレスを入力してＩＣチップ４０内のメモリ空間２４３を規定する３２ビットアドレスに変換する。ＩＣチップ４０のＰＣＩｅ（Ｃｈ０）１４３は、例えば、空間４４４へのアクセスにおいて指定されたアドレスの上位ビットのアドレス値が０ｘ２３であるため、このアクセスがＩＣチップ４０へのアクセスであると特定できる。この変換でも、入力アドレス（３８ビット）の上位側６ビットを削除し、下位側３２ビットをそのまま保存する変換を行う。
例えば、ＣＰＵ１１８やＤＭＡＣ１１５がＩＣチップ１０のメモリ空間２１０のうち空間４１４にアクセスするとＩＣチップ２０のＰＣＩｅ（Ｃｈ０）１２３に到達する。このアクセスはアドレス変換されずスルーされてメモリ空間２２０のうち空間４２４にアクセスされＩＣチップ３０のＰＣＩｅ（Ｃｈ０）１３３に到達する。このアクセスはアドレス変換されずスルーされてメモリ空間２３０のうち空間４３４にアクセスされＩＣチップ４０のＰＣＩｅ（Ｃｈ０）１４３に到達する。なお、ＩＣチップ２０およびＩＣチップ３０においてスルーされる理由は、上述した通り、アクセスで指定された上位ビットのアドレスに基づく。ここで、空間４４４へ到達したアクセスは図４の入力アドレス変換設定４７０のように、ＩＣチップ４０のＰＣＩｅ（Ｃｈ０）１４３において規定されるアドレスを入力してＩＣチップ４０内のメモリ空間２４３を規定する３２ビットアドレスに変換する。ＩＣチップ４０のＰＣＩｅ（Ｃｈ０）１４３は、例えば、空間４４４へのアクセスにおいて指定されたアドレスの上位ビットのアドレス値が０ｘ２３であるため、このアクセスがＩＣチップ４０へのアクセスであると特定できる。この変換でも、入力アドレス（３８ビット）の上位側６ビットを削除し、下位側３２ビットをそのまま保存する変換を行う。
【0051】
（２）ＩＣチップ２０
・ＩＣチップ２０からＩＣチップ３０へのアクセス
例えば、ＣＰＵ１２８やＤＭＡＣ１２５がＩＣチップ２０のメモリ空間２２０のうち空間４２３にアクセスするとＩＣチップ３０のＰＣＩｅ（Ｃｈ０）１３３に到達する。ここで、空間４３３へ到達したアクセスは図４の入力アドレス変換設定４６０のように、ＩＣチップ３０のＰＣＩｅ（Ｃｈ０）１３３において規定されるアドレスを入力してＩＣチップ３０内のメモリ空間２３３を規定する３２ビットアドレスに変換する。この変換では入力アドレス（３８ビット）の上位側６ビットをおとし（削除し）、下位側３２ビットをそのまま保存する変換を行う。
・ＩＣチップ２０からＩＣチップ３０へのアクセス
例えば、ＣＰＵ１２８やＤＭＡＣ１２５がＩＣチップ２０のメモリ空間２２０のうち空間４２３にアクセスするとＩＣチップ３０のＰＣＩｅ（Ｃｈ０）１３３に到達する。ここで、空間４３３へ到達したアクセスは図４の入力アドレス変換設定４６０のように、ＩＣチップ３０のＰＣＩｅ（Ｃｈ０）１３３において規定されるアドレスを入力してＩＣチップ３０内のメモリ空間２３３を規定する３２ビットアドレスに変換する。この変換では入力アドレス（３８ビット）の上位側６ビットをおとし（削除し）、下位側３２ビットをそのまま保存する変換を行う。
【0052】
・ＩＣチップ２０からＩＣチップ４０へのアクセス
例えば、ＣＰＵ１２８やＤＭＡＣ１２５がＩＣチップ２０のメモリ空間２２０のうち空間４２４にアクセスするとＩＣチップ３０のＰＣＩｅ（Ｃｈ０）１３３に到達する。このアクセスはアドレス変換されずスルーされてメモリ空間２３０のうち空間４３４にアクセスされＩＣチップ４０のＰＣＩｅ（Ｃｈ０）１４３に到達する。ここで、空間４４４へ到達したアクセスは図４の入力アドレス変換設定４７０のように、ＩＣチップ４０のＰＣＩｅ（Ｃｈ０）１４３において規定されるアドレスを入力してＩＣチップ４０内のメモリ空間２４３を規定する３２ビットアドレスに変換する。この変換では入力アドレス（３８ビット）の上位側６ビットをおとし（削除し）、下位側３２ビットをそのまま保存する変換を行う。
例えば、ＣＰＵ１２８やＤＭＡＣ１２５がＩＣチップ２０のメモリ空間２２０のうち空間４２４にアクセスするとＩＣチップ３０のＰＣＩｅ（Ｃｈ０）１３３に到達する。このアクセスはアドレス変換されずスルーされてメモリ空間２３０のうち空間４３４にアクセスされＩＣチップ４０のＰＣＩｅ（Ｃｈ０）１４３に到達する。ここで、空間４４４へ到達したアクセスは図４の入力アドレス変換設定４７０のように、ＩＣチップ４０のＰＣＩｅ（Ｃｈ０）１４３において規定されるアドレスを入力してＩＣチップ４０内のメモリ空間２４３を規定する３２ビットアドレスに変換する。この変換では入力アドレス（３８ビット）の上位側６ビットをおとし（削除し）、下位側３２ビットをそのまま保存する変換を行う。
【0053】
（３）ＩＣチップ３０
・ＩＣチップ３０からＩＣチップ４０へのアクセス
例えば、ＣＰＵ１３８やＤＭＡＣ１３５がＩＣチップ３０のメモリ空間２３０のうち空間４３４にアクセスするとＩＣチップ４０のＰＣＩｅ（Ｃｈ０）１４３に到達する。ここで、空間４４４へ到達したアクセスは図４の入力アドレス変換設定４７０のように、ＩＣチップ４０のＰＣＩｅ（Ｃｈ０）１４３において規定されるアドレスを入力してＩＣチップ４０内のメモリ空間２４３を規定する３２ビットアドレスに変換する。この変換では入力アドレス（３８ビット）の上位側６ビットをおとし（削除し）、下位側３２ビットをそのまま保存する変換を行う。
・ＩＣチップ３０からＩＣチップ４０へのアクセス
例えば、ＣＰＵ１３８やＤＭＡＣ１３５がＩＣチップ３０のメモリ空間２３０のうち空間４３４にアクセスするとＩＣチップ４０のＰＣＩｅ（Ｃｈ０）１４３に到達する。ここで、空間４４４へ到達したアクセスは図４の入力アドレス変換設定４７０のように、ＩＣチップ４０のＰＣＩｅ（Ｃｈ０）１４３において規定されるアドレスを入力してＩＣチップ４０内のメモリ空間２４３を規定する３２ビットアドレスに変換する。この変換では入力アドレス（３８ビット）の上位側６ビットをおとし（削除し）、下位側３２ビットをそのまま保存する変換を行う。
【0054】
図５は、実施例１に従う、ＩＣチップ１０のＣＰＵ１１８から他のＩＣチップのメモリ空間へのアクセス方法を示す図である。図５において、図２～図４において既に説明したのと同じ構成要素には同じ参照番号を付し、その説明は省略する。
【0055】
なお、図５ではＩＣチップ１０を対象ＩＣチップ１０として説明するが、他のＩＣチップが対象ＩＣチップであっても構わない。図５の右側は、ＩＣチップ１０のメモリ空間であり、３８ビットのアドレス幅でアクセス可能なメモリ空間である。図５の右側の３８ビットのアドレス幅でアクセス可能なメモリ空間に含まれるメモリ空間２１３は、３２ビットのアドレス幅でアクセス可能なメモリ空間である。なお、ＣＰＵ１１８は、メモリ空間２１３を使って処理を行う。また、ＣＰＵ１１８は、図５の右側の３８ビットのメモリ空間内にある３２ビットのアドレス幅でアクセス可能なメモリ空間２１３を使ってＰＣＩｅ（Ｃｈ０）１１３またはＰＣＩｅ（Ｃｈ１）１１４にアクセスする。
【0056】
ＰＣＩｅ（Ｃｈ１）１１４のスレーブアドレス空間の一部である空間２１７のうち、空間５１２～５１４を他チップへアクセスするための空間として割り当てる。つまり、ＣＰＵ１１８は、ＰＣＩｅ（Ｃｈ１）１１４にアクセスするために空間２１７にアクセスする。空間５１２～５１４のアドレスは夫々、０ｘ５０００＿００００～０ｘ５１ＦＦ＿ＦＦＦＦ（３２ＭＢ）、０ｘ５２００＿００００～０ｘ５３ＦＦ＿ＦＦＦＦ（３２ＭＢ）、０ｘ５４００＿００００～０ｘ５５ＦＦ＿ＦＦＦＦ（３２ＭＢ）である。
【0057】
ここで、ＰＣＩｅ（Ｃｈ１）１１４の出力アドレスは図５の出力アドレス変換設定５００のように変換される。即ち、入力アドレス（３２ビット）の下位２５ビットはそのまま保存し、上位７ビットには０をつめ、さらに３２ビットの上位側には領域４１２～４１４のアドレスを特定する６ビットを付加して、３８ビットにする変換を行う。このようにして、ＩＣチップ１０のＣＰＵ１１８により指定された３２ＭＢ分のメモリ空間のアドレス値は保存されつつ、他のＩＣチップへメモリ空間にアクセスするためのアドレス値に変換される。
【0058】
図５に示すように、ＣＰＵ１１８がメモリ空間５１２にアクセスする。この場合、ＰＣＩｅ（Ｃｈ１）１１４のアドレス変換機能によってＰＣＩｅ（Ｃｈ１）１１４へのアクセスに使用されたアドレス値が３８ビットのメモリ空間のダウンストリーム側の領域内のアドレス値に変換される。具体的には、ＰＣＩｅ（Ｃｈ１）１１４へのアクセスに使用されたアドレス値が出力アドレス変換設定５００によりメモリ空間４１２に対応するアドレス値に変換される。そして、図４を参照して説明した通り、ＩＣチップ２０のメモリ空間２２３にアクセスできる。また、ＣＰＵ１１８がメモリ空間５１３にアクセスすると出力アドレス変換設定５００によりメモリ空間４１３に変換される。そして、図４を参照して説明した通り、ＩＣチップ３０のメモリ空間２３３にアクセスできる。さらに、ＣＰＵ１１８がメモリ空間５１４にアクセスすると出力アドレス変換設定５００によりメモリ空間４１４に変換される。そして、図４を参照して説明した通り、ＩＣチップ４０のメモリ空間２４３にアクセスできる。
【0059】
出力アドレス変換設定５００では図５に示されるようにＣＰＵ１１８がアドレス可能な３２ビットのアドレスをＰＣＩｅメモリ空間の３８ビットアドレスに変換する。
【0060】
他のチップのＣＰＵからのアクセス方法についても同様な方法で行う。また、仮にＩＣチップの上流（アップストリーム）側（ダウンストリームと反対方向である左側）に他のＩＣチップがある場合、ＣＰＵ１１８は、ＰＣＩｅ（Ｃｈ０）１１３にアクセスするために空間２１６にアクセスする。この際のアドレス変換等は上述した処理と同じである。
【0061】
＜アップストリームのメモリアクセス＞
図６は、実施例１に従うアップストリームのメモリ空間マッピング例を示した図である。なお、図６において、図２～図３を用いて参照したのと同じ構成要素には同じ参照番号を付し、その説明は省略する。ここでは、ＩＣチップ４０から他のＩＣチップへのアップストリームについて説明する。ここでいうアップストリームとはＩＣチップ４０からＩＣチップ１０の方向にアクセスを行うことをいう。
図６は、実施例１に従うアップストリームのメモリ空間マッピング例を示した図である。なお、図６において、図２～図３を用いて参照したのと同じ構成要素には同じ参照番号を付し、その説明は省略する。ここでは、ＩＣチップ４０から他のＩＣチップへのアップストリームについて説明する。ここでいうアップストリームとはＩＣチップ４０からＩＣチップ１０の方向にアクセスを行うことをいう。
【0062】
図６に示すように、ＩＣチップ４０のＰＣＩｅ（Ｃｈ０）のメモリ空間２４１の一部の空間６４１～６４３を上流チップ（ＩＣチップ１０～３０）へアクセスするための空間として割り当てる。空間６４１のアドレスは０ｘ１０＿００００＿００００～０ｘ１０＿ＦＦＦＦ＿ＦＦＦＦの４ＧＢである。空間６４２のアドレスは０ｘ１１＿００００＿００００～０ｘ１１＿ＦＦＦＦ＿ＦＦＦＦの４ＧＢである。空間６４３のアドレスは０ｘ１２＿００００＿００００～０ｘ１２＿ＦＦＦＦ＿ＦＦＦＦの４ＧＢである。
【0063】
また、ＩＣチップ３０のＰＣＩｅ（Ｃｈ０）のメモリ空間２３１の一部の空間６３１、６３２を上流チップ（ＩＣチップ１０～２０）へアクセスするための空間として割り当てる。空間６３１のアドレスは０ｘ１０＿００００＿００００～０ｘ１０＿ＦＦＦＦ＿ＦＦＦＦの４ＧＢである。空間６３２のアドレスは０ｘ１１＿００００＿００００～０ｘ１１＿ＦＦＦＦ＿ＦＦＦＦの４ＧＢである。
【0064】
さらに、ＩＣチップ２０のＰＣＩｅ（Ｃｈ０）のメモリ空間２２１の一部の空間６２１を上流チップ（ＩＣチップ１０）へアクセスするための空間として割り当てる。空間６２１のアドレスは０ｘ１０＿００００＿００００～０ｘ１０＿ＦＦＦＦ＿ＦＦＦＦの４ＧＢである。
【0065】
以上のメモリ空間の割当てから分かるように、空間６２１、６３１～６３２、６４１～６４３すべての下位３２ビットは同じアドレスをもっている。さらに、このようなアドレス割当てから分かるように、上位ビットのアドレス値により、アクセス先のＩＣチップを特定することができる。即ち、上位ビットのアドレス値が０ｘ１０であればアクセス先はＩＣチップ１０、０ｘ１１であればアクセス先はＩＣチップ２０、０ｘ１２であればアクセス先はＩＣチップ３０である。
【0066】
各ＩＣチップ（アクセス元）からその上流チップ（対象チップ：アクセス先）のメモリ空間へアクセスは以下の通りである。なお、アップストリームにおいてスルーされる理由は、ダウンストリームと同じ理由である。
【0067】
（１）ＩＣチップ４０
・ＩＣチップ４０からＩＣチップ３０へのアクセス
例えば、ＣＰＵ１４８やＤＭＡＣ１４５がＩＣチップ４０のメモリ空間２４０のうち空間６４３にアクセスするとＩＣチップ３０のＰＣＩｅ（Ｃｈ１）１３４に到達する。ここで、空間６３３へ到達したアクセスは図６の入力アドレス変換設定６７０のように、ＩＣチップ３０のＰＣＩｅ（Ｃｈ１）１３４のメモリ空間６３３のアドレスを、ＣＰＵ１３８がアドレス可能な空間２３３の３２ビットアドレスに変換する。
・ＩＣチップ４０からＩＣチップ３０へのアクセス
例えば、ＣＰＵ１４８やＤＭＡＣ１４５がＩＣチップ４０のメモリ空間２４０のうち空間６４３にアクセスするとＩＣチップ３０のＰＣＩｅ（Ｃｈ１）１３４に到達する。ここで、空間６３３へ到達したアクセスは図６の入力アドレス変換設定６７０のように、ＩＣチップ３０のＰＣＩｅ（Ｃｈ１）１３４のメモリ空間６３３のアドレスを、ＣＰＵ１３８がアドレス可能な空間２３３の３２ビットアドレスに変換する。
【0068】
・ＩＣチップ４０からＩＣチップ２０へのアクセス
例えば、ＣＰＵ１４８やＤＭＡＣ１４５がＩＣチップ４０のメモリ空間２４０のうち空間６４２にアクセスするとＩＣチップ３０のＰＣＩｅ（Ｃｈ１）１３４に到達する。このアクセスはアドレス変換されずスルーされてメモリ空間２３０のうち空間６３２にアクセスされＩＣチップ２０のＰＣＩｅ（Ｃｈ１）１２４に到達する。ここで、空間６２２へ到達したアクセスは図６の入力アドレス変換設定６６０のように、ＩＣチップ２０のＰＣＩｅ（Ｃｈ１）１２４のメモリ空間６２２のアドレスを、ＣＰＵ１２８がアドレス可能な空間２２３の３２ビットアドレスに変換する。
例えば、ＣＰＵ１４８やＤＭＡＣ１４５がＩＣチップ４０のメモリ空間２４０のうち空間６４２にアクセスするとＩＣチップ３０のＰＣＩｅ（Ｃｈ１）１３４に到達する。このアクセスはアドレス変換されずスルーされてメモリ空間２３０のうち空間６３２にアクセスされＩＣチップ２０のＰＣＩｅ（Ｃｈ１）１２４に到達する。ここで、空間６２２へ到達したアクセスは図６の入力アドレス変換設定６６０のように、ＩＣチップ２０のＰＣＩｅ（Ｃｈ１）１２４のメモリ空間６２２のアドレスを、ＣＰＵ１２８がアドレス可能な空間２２３の３２ビットアドレスに変換する。
【0069】
・ＩＣチップ４０からＩＣチップ１０へのアクセス
例えば、ＣＰＵ１４８やＤＭＡＣ１４５がＩＣチップ４０のメモリ空間２４０のうち空間６４１にアクセスするとＩＣチップ３０のＰＣＩｅ（Ｃｈ１）１３４に到達する。このアクセスはアドレス変換されずスルーされてメモリ空間２３０のうち空間６３１にアクセスされＩＣチップ２０のＰＣＩｅ（Ｃｈ１）１２４に到達する。このアクセスはアドレス変換されずスルーされてメモリ空間２２０のうち空間６２１にアクセスされＩＣチップ１０のＰＣＩｅ（Ｃｈ１）１１４に到達する。ここで、空間６１１へ到達したアクセスは図６の入力アドレス変換設定６５０のように、ＩＣチップ１０のＰＣＩｅ（Ｃｈ１）１１４のメモリ空間６１１のアドレスが、ＣＰＵ１１８がアドレス可能な空間２１３の３２ビットアドレスに変換される。
例えば、ＣＰＵ１４８やＤＭＡＣ１４５がＩＣチップ４０のメモリ空間２４０のうち空間６４１にアクセスするとＩＣチップ３０のＰＣＩｅ（Ｃｈ１）１３４に到達する。このアクセスはアドレス変換されずスルーされてメモリ空間２３０のうち空間６３１にアクセスされＩＣチップ２０のＰＣＩｅ（Ｃｈ１）１２４に到達する。このアクセスはアドレス変換されずスルーされてメモリ空間２２０のうち空間６２１にアクセスされＩＣチップ１０のＰＣＩｅ（Ｃｈ１）１１４に到達する。ここで、空間６１１へ到達したアクセスは図６の入力アドレス変換設定６５０のように、ＩＣチップ１０のＰＣＩｅ（Ｃｈ１）１１４のメモリ空間６１１のアドレスが、ＣＰＵ１１８がアドレス可能な空間２１３の３２ビットアドレスに変換される。
【0070】
つまり、ＩＣチップ１０に含まれるＰＣＩｅ（１１４）が他のチップであるＩＣチップ４０から特定されたアドレス値でアクセスを受け付ける。そして、その特定されたアドレス値が、所定の範囲である空間６１１に含まれる場合、ＩＣチップ４０からのアクセスがＩＣチップ１０へのアクセスとして処理される。
【0071】
（２）ＩＣチップ３０
・ＩＣチップ３０からＩＣチップ２０へのアクセス
例えば、ＣＰＵ１３８やＤＭＡＣ１３５がＩＣチップ３０のメモリ空間２３０のうち空間６３２にアクセスするとＩＣチップ２０のＰＣＩｅ（Ｃｈ１）１２４に到達する。ここで、空間６２２へ到達したアクセスは図６の入力アドレス変換設定６６０のように、ＩＣチップ２０のＰＣＩｅ（Ｃｈ１）１２４のメモリ空間６２２のアドレスが、ＣＰＵ１２８がアドレス可能な空間２２３の３２ビットアドレスに変換される。
・ＩＣチップ３０からＩＣチップ２０へのアクセス
例えば、ＣＰＵ１３８やＤＭＡＣ１３５がＩＣチップ３０のメモリ空間２３０のうち空間６３２にアクセスするとＩＣチップ２０のＰＣＩｅ（Ｃｈ１）１２４に到達する。ここで、空間６２２へ到達したアクセスは図６の入力アドレス変換設定６６０のように、ＩＣチップ２０のＰＣＩｅ（Ｃｈ１）１２４のメモリ空間６２２のアドレスが、ＣＰＵ１２８がアドレス可能な空間２２３の３２ビットアドレスに変換される。
【0072】
・ＩＣチップ３０からＩＣチップ１０へのアクセス
例えば、ＣＰＵ１３８やＤＭＡＣ１３５がＩＣチップ３０のメモリ空間２３０のうち空間６３１にアクセスするとＩＣチップ２０のＰＣＩｅ（Ｃｈ１）１２４に到達する。このアクセスはアドレス変換されずスルーされてメモリ空間２２０のうち空間６２１にアクセスされＩＣチップ１０のＰＣＩｅ（Ｃｈ１）１１４に到達する。ここで、空間６１１へ到達したアクセスは図６の入力アドレス変換設定６５０のように、ＩＣチップ１０のＰＣＩｅ（Ｃｈ１）１１４のメモリ空間６１１のアドレスを、ＣＰＵ１１８がアドレス可能な空間２１３の３２ビットアドレスに変換する。
例えば、ＣＰＵ１３８やＤＭＡＣ１３５がＩＣチップ３０のメモリ空間２３０のうち空間６３１にアクセスするとＩＣチップ２０のＰＣＩｅ（Ｃｈ１）１２４に到達する。このアクセスはアドレス変換されずスルーされてメモリ空間２２０のうち空間６２１にアクセスされＩＣチップ１０のＰＣＩｅ（Ｃｈ１）１１４に到達する。ここで、空間６１１へ到達したアクセスは図６の入力アドレス変換設定６５０のように、ＩＣチップ１０のＰＣＩｅ（Ｃｈ１）１１４のメモリ空間６１１のアドレスを、ＣＰＵ１１８がアドレス可能な空間２１３の３２ビットアドレスに変換する。
【0073】
（３）ＩＣチップ２０
・ＩＣチップ２０からＩＣチップ１０へのアクセス
例えば、ＣＰＵ１２８やＤＭＡＣ１２５がＩＣチップ２０のメモリ空間２２０のうち空間６２１にアクセスするとＩＣチップ１０のＰＣＩｅ（Ｃｈ１）１１４に到達する。ここで、空間６１１へ到達したアクセスは図６の入力アドレス変換設定６５０のように、ＩＣチップ１０のＰＣＩｅ（Ｃｈ１）１１４のメモリ空間６１１のアドレスを、ＣＰＵ１１８がアドレス可能な空間２１３の３２ビットアドレスに変換する。
・ＩＣチップ２０からＩＣチップ１０へのアクセス
例えば、ＣＰＵ１２８やＤＭＡＣ１２５がＩＣチップ２０のメモリ空間２２０のうち空間６２１にアクセスするとＩＣチップ１０のＰＣＩｅ（Ｃｈ１）１１４に到達する。ここで、空間６１１へ到達したアクセスは図６の入力アドレス変換設定６５０のように、ＩＣチップ１０のＰＣＩｅ（Ｃｈ１）１１４のメモリ空間６１１のアドレスを、ＣＰＵ１１８がアドレス可能な空間２１３の３２ビットアドレスに変換する。
【0074】
ＩＣチップのＣＰＵが他のＩＣチップのメモリ空間へアクセスする方法は図５を参照して説明した方法と同様に行う。
【0075】
図７は、実施例１に従う記録装置の起動時に実行するメモリ空間設定処理を示すフローチャートである。
【0076】
図７に示すように、記録装置１を電源ＯＮすると、ＩＣチップ１０はステップＳ７１１において、ＣＰＵ１１８のリセットを解除する。次にステップＳ７１２では、ＲＯＭ１１からプログラムを読出しＩＣチップ１０を初期化する。さらにステップＳ７１３では、ＰＣＩｅ（Ｃｈ１）１１４の出力アドレス変換設定を行う。さらにステップＳ７１４では、ＰＣＩｅ（Ｃｈ１）１１４のリンク・トレーニングを開始する。
【0077】
そして、ステップＳ７１５では、ＩＣチップ２０との接続（リンクアップ）完了を待ち合わせ、リンクアップの完了を確認したら、処理はステップＳ７１６に進む。ステップＳ７１６では、リップアップしたＰＣＩｅを介してＩＣチップ２０のＰＣＩｅ（Ｃｈ０）１２３の入力アドレス変換設定を行う。このようにして、初期化完了してＩＣチップ１０はスタンバイ状態となる。
【0078】
また、ＩＣチップ２０、３０もそれぞれ、ステップＳ７２１～７２６、ステップＳ７３１～７３６において、ＩＣチップ１０と同様の起動処理を実行する。
【0079】
一方、ＩＣチップ４０では、ステップＳ７４１において、ＣＰＵ１４８のリセットが解除されると、ステップＳ７４２では、ＲＡＭ４２から起動プログラムを読出しＩＣチップ４０を初期化する。
【0080】
従って以上説明した実施例に従えば、システムを構成する複数の集積回路（ＩＣ）チップ夫々は互いのメモリ空間の全領域にアクセスすることができる。これにより、高機能ではあるが高価な６４ビットＣＰＵを使用せずに、安価な３２ビットＣＰＵを用いても広いアドレス空間にアクセスすることを可能にし、装置全体のコストを抑えることができる。
【0081】
また、この実施例によれば、従来例と比較してシステム構成を簡素化でき、さらに起動時の処理も簡素化できる。さらに、この実施例では、チップ間の起動の同期も不要となり、システム全体の起動時間の高速化を図ることができる。またさらに、この実施例では、１つのＩＣチップから他のＩＣチップにプログラムを転送してから他のＩＣチップの起動を行うシステムを実現することが可能となる。
【実施例2】
【0082】
この実施例では、実施例１と同様に、以下のような割当てを行う。即ち、ＩＣチップ１０のＰＣＩｅ（Ｃｈ１）のメモリ空間２１２の一部の空間４１２～４１４を下流チップへアクセスするための空間として割当てる。また、ＩＣチップ２０のＰＣＩｅ（Ｃｈ１）のメモリ空間２２２の一部の空間４２３、４２４を下流チップへアクセスするための空間として割当てる。さらに、ＩＣチップ３０のＰＣＩｅ（Ｃｈ１）のメモリ空間２３２の一部の空間４３４を下流チップへアクセスするための空間として割当てる。
【0083】
さらに、この実施例２では、ＩＣチップ２０のメモリ空間２２３に直接アクセスするためのＰＣＩｅウインドウ８２２を設定する。同様に、ＩＣチップ３０のメモリ空間２３３に直接アクセスするためのＰＣＩｅウインドウ８３３を設定する。さらに、ＩＣチップ４０のメモリ空間２４３に直接アクセスするためのＰＣＩｅウインドウ８４４を設定する。
【0084】
また、ＩＣチップ１０のＰＣＩｅ（Ｃｈ１）１１４の出力アドレス変換設定８１０を行う。さらに、ＩＣチップ２０のＰＣＩｅ（Ｃｈ１）１２４の出力アドレス変換設定８２０を行う。またさらに、ＩＣチップ３０のＰＣＩｅ（Ｃｈ１）１３４の出力アドレス変換設定８３０を行う。
【0085】
出力アドレス変換設定８１０、８２０、８３０により、各ＩＣチップの３８ビットアドレス空間で指定されたアドレスを各ＩＣチップのＣＰＵが扱う３２ビットアドレス空間に変換し、容量４ＧＢのメモリにアクセス可能なアドレスに変換する。具体的には、図８に示されているように、出力アドレス変換設定８１０、８２０、８３０変換前のアドレスのうち下位ビットである３２ビットはそのままに保存して変換後のアドレスを出力する。これにより、３２ビットで表現可能な容量４ＧＢのメモリ空間にアクセス可能になる。
【0086】
＜ダウンストリームのメモリアクセス＞
図８は実施例２に従う、ダウンストリームのメモリ空間マッピング例を示した図である。
図８は実施例２に従う、ダウンストリームのメモリ空間マッピング例を示した図である。
【0087】
各ＩＣチップ（アクセス元）からその下流チップのメモリ空間へアクセスは以下の通りである。
【0088】
（１）ＩＣチップ１０
・ＩＣチップ１０からＩＣチップ２０へのアクセス
例えば、ＣＰＵ１１８やＤＭＡＣ１１５がＩＣチップ１０のメモリ空間２１０のうち空間４１２にアクセスすると図８の出力アドレス変換設定８１０によりＩＣチップ２０のＰＣＩｅ（Ｃｈ０）１２３のＰＣＩｅ空間のうち空間８２２に到達する。このアクセスはそのままＩＣチップ２０のメモリ空間２２３に到達する。
・ＩＣチップ１０からＩＣチップ２０へのアクセス
例えば、ＣＰＵ１１８やＤＭＡＣ１１５がＩＣチップ１０のメモリ空間２１０のうち空間４１２にアクセスすると図８の出力アドレス変換設定８１０によりＩＣチップ２０のＰＣＩｅ（Ｃｈ０）１２３のＰＣＩｅ空間のうち空間８２２に到達する。このアクセスはそのままＩＣチップ２０のメモリ空間２２３に到達する。
【0089】
・ＩＣチップ１０からＩＣチップ３０へのアクセス
例えば、ＣＰＵ１１８やＤＭＡＣ１１５がＩＣチップ１０のメモリ空間２１０のうち空間４１３にアクセスするとＩＣチップ２０のＰＣＩｅ（Ｃｈ０）１２３に到達する。このアクセスはアドレス変換されずスルーされてメモリ空間２２０のうち空間４２３にアクセスし、出力アドレス変換設定８２０によりＩＣチップ３０のＰＣＩｅ（Ｃｈ０）１３３のＰＣＩｅ空間のうち空間８３３に到達する。このアクセスはそのままＩＣチップ３０のメモリ空間２３３に到達する。
例えば、ＣＰＵ１１８やＤＭＡＣ１１５がＩＣチップ１０のメモリ空間２１０のうち空間４１３にアクセスするとＩＣチップ２０のＰＣＩｅ（Ｃｈ０）１２３に到達する。このアクセスはアドレス変換されずスルーされてメモリ空間２２０のうち空間４２３にアクセスし、出力アドレス変換設定８２０によりＩＣチップ３０のＰＣＩｅ（Ｃｈ０）１３３のＰＣＩｅ空間のうち空間８３３に到達する。このアクセスはそのままＩＣチップ３０のメモリ空間２３３に到達する。
【0090】
・ＩＣチップ１０からＩＣチップ４０へのアクセス
例えば、ＣＰＵ１１８やＤＭＡＣ１１５がＩＣチップ１０のメモリ空間２１０のうち空間４１４にアクセスするとＩＣチップ２０のＰＣＩｅ（Ｃｈ０）１２３に到達する。このアクセスはアドレス変換されずスルーされてメモリ空間２２０のうち空間４２４にアクセスし、ＩＣチップ３０のＰＣＩｅ（Ｃｈ０）１３３に到達する。このアクセスはアドレス変換されずスルーされてメモリ空間２３０のうち空間４３４にアクセスし、出力アドレス変換設定８３０によりＩＣチップ４０のＰＣＩｅ（Ｃｈ０）１４３のＰＣＩｅ空間のうち空間８４４に到達する。このアクセスはそのままＩＣチップ４０のメモリ空間２４３に到達する。
例えば、ＣＰＵ１１８やＤＭＡＣ１１５がＩＣチップ１０のメモリ空間２１０のうち空間４１４にアクセスするとＩＣチップ２０のＰＣＩｅ（Ｃｈ０）１２３に到達する。このアクセスはアドレス変換されずスルーされてメモリ空間２２０のうち空間４２４にアクセスし、ＩＣチップ３０のＰＣＩｅ（Ｃｈ０）１３３に到達する。このアクセスはアドレス変換されずスルーされてメモリ空間２３０のうち空間４３４にアクセスし、出力アドレス変換設定８３０によりＩＣチップ４０のＰＣＩｅ（Ｃｈ０）１４３のＰＣＩｅ空間のうち空間８４４に到達する。このアクセスはそのままＩＣチップ４０のメモリ空間２４３に到達する。
【0091】
（２）ＩＣチップ２０
・ＩＣチップ２０からＩＣチップ３０へのアクセス
例えば、ＣＰＵ１２８やＤＭＡＣ１２５がＩＣチップ２０のメモリ空間２２０のうち空間４２３にアクセスすると、出力アドレス変換設定８２０によりＩＣチップ３０のＰＣＩｅ（Ｃｈ０）１３３のＰＣＩｅ空間のうち空間８３３に到達する。このアクセスはそのままＩＣチップ３０のメモリ空間２３３に到達する。
・ＩＣチップ２０からＩＣチップ３０へのアクセス
例えば、ＣＰＵ１２８やＤＭＡＣ１２５がＩＣチップ２０のメモリ空間２２０のうち空間４２３にアクセスすると、出力アドレス変換設定８２０によりＩＣチップ３０のＰＣＩｅ（Ｃｈ０）１３３のＰＣＩｅ空間のうち空間８３３に到達する。このアクセスはそのままＩＣチップ３０のメモリ空間２３３に到達する。
【0092】
・ＩＣチップ２０からＩＣチップ４０へのアクセス
例えば、ＣＰＵ１２８やＤＭＡＣ１２５がＩＣチップ２０のメモリ空間２２０のうち空間４２４にアクセスするとＩＣチップ３０のＰＣＩｅ（Ｃｈ０）１３３に到達する。このアクセスはアドレス変換されずスルーされてメモリ空間２３０のうち空間４３４にアクセスし、出力アドレス変換設定８３０によりＩＣチップ４０のＰＣＩｅ（Ｃｈ０）１４３のＰＣＩｅ空間のうち空間８４４に到達する。このアクセスはそのままＩＣチップ４０のメモリ空間２４３に到達する。
例えば、ＣＰＵ１２８やＤＭＡＣ１２５がＩＣチップ２０のメモリ空間２２０のうち空間４２４にアクセスするとＩＣチップ３０のＰＣＩｅ（Ｃｈ０）１３３に到達する。このアクセスはアドレス変換されずスルーされてメモリ空間２３０のうち空間４３４にアクセスし、出力アドレス変換設定８３０によりＩＣチップ４０のＰＣＩｅ（Ｃｈ０）１４３のＰＣＩｅ空間のうち空間８４４に到達する。このアクセスはそのままＩＣチップ４０のメモリ空間２４３に到達する。
【0093】
（３）ＩＣチップ３０
・ＩＣチップ３０からＩＣチップ４０へのアクセス
例えば、ＣＰＵ１３８やＤＭＡＣ１３５がＩＣチップ３０のメモリ空間２３０のうち空間４３４にアクセスすると、出力アドレス変換設定８３０によりＩＣチップ４０のＰＣＩｅ（Ｃｈ０）１４３のＰＣＩｅ空間のうち空間８４４に到達する。このアクセスはそのままＩＣチップ４０のメモリ空間２４３に到達する。
・ＩＣチップ３０からＩＣチップ４０へのアクセス
例えば、ＣＰＵ１３８やＤＭＡＣ１３５がＩＣチップ３０のメモリ空間２３０のうち空間４３４にアクセスすると、出力アドレス変換設定８３０によりＩＣチップ４０のＰＣＩｅ（Ｃｈ０）１４３のＰＣＩｅ空間のうち空間８４４に到達する。このアクセスはそのままＩＣチップ４０のメモリ空間２４３に到達する。
【0094】
ＩＣチップのＣＰＵが他のＩＣチップのメモリ空間へアクセスする方法は図５で説明した方法と同様である。ただし、隣接チップへアクセスする場合のアドレス変換だけは実施例１で説明したのとは異なり、アクセスしようとするアドレスに直接変換されるようになる。
【0095】
＜アップストリームのメモリアクセス＞
アップストリームのメモリ空間へのアクセスの場合、実施例１と同様に、以下のような割当てを行う。即ち、ＩＣチップ４０のＰＣＩｅ（Ｃｈ０）のメモリ空間２４１の一部の空間６４１～６４３を上流チップへアクセスするための空間として割当てる。また、ＩＣチップ３０のＰＣＩｅ（Ｃｈ０）のメモリ空間２３１の一部の空間６３１、６３２を上流チップへアクセスするための空間として割当てる。さらに、ＩＣチップ２０のＰＣＩｅ（Ｃｈ０）のメモリ空間２２１の一部の空間６２１を上流チップへアクセスするための空間として割当てる。
アップストリームのメモリ空間へのアクセスの場合、実施例１と同様に、以下のような割当てを行う。即ち、ＩＣチップ４０のＰＣＩｅ（Ｃｈ０）のメモリ空間２４１の一部の空間６４１～６４３を上流チップへアクセスするための空間として割当てる。また、ＩＣチップ３０のＰＣＩｅ（Ｃｈ０）のメモリ空間２３１の一部の空間６３１、６３２を上流チップへアクセスするための空間として割当てる。さらに、ＩＣチップ２０のＰＣＩｅ（Ｃｈ０）のメモリ空間２２１の一部の空間６２１を上流チップへアクセスするための空間として割当てる。
【0096】
さらに、この実施例では、ＩＣチップ１０のメモリ空間２１３に直接アクセスするためのＰＣＩｅウインドウ９１１を設定する。同様に、ＩＣチップ２０内のメモリ空間２２３に直接アクセスするためのＰＣＩｅウインドウ９２２を設定する。さらに、ＩＣチップ３０のメモリ空間２３３に直接アクセスするためのＰＣＩｅウインドウ９３３を設定する。
【0097】
また、ＩＣチップ２０のＰＣＩｅ（Ｃｈ０）１２３の出力アドレス変換設定９２０を行う。同様に、ＩＣチップ３０のＰＣＩｅ（Ｃｈ０）１３３の出力アドレス変換設定９３０を行う。さらに、ＩＣチップ４０のＰＣＩｅ（Ｃｈ０）１４３の出力アドレス変換設定９４０を行う。
【0098】
出力アドレス変換設定９２０、９３０、９４０により、各ＩＣチップの３８ビットアドレス空間で指定されたアドレスを各ＩＣチップのＣＰＵが扱う３２ビットアドレス空間に変換し、容量４ＧＢのメモリ空間にアクセス可能なアドレスに変換する。具体的には、図９に示されているように、出力アドレス変換設定９２０、９３０、９４０により変換前のアドレスのうち下位３２ビットはそのままに保存して変換後のアドレスを出力する。これにより、３２ビットで表現可能な容量４ＧＢのメモリ空間にアクセス可能になる。
【0099】
図９は、実施例２に従うアップストリームのメモリ空間マッピング例を示した図である。
【0100】
各ＩＣチップ（アクセス元）からその上流チップのメモリ空間へアクセスは以下の通りである。
【0101】
（１）ＩＣチップ４０
・ＩＣチップ４０からＩＣチップ３０へのアクセス
例えば、ＣＰＵ１４８やＤＭＡＣ１４５がＩＣチップ４０のメモリ空間２４０のうち空間６４３にアクセスすると出力アドレス変換設定９４０によりＩＣチップ３０のＰＣＩｅ（Ｃｈ１）１３４のＰＣＩｅ空間のうち空間９３３に到達する。このアクセスはそのままＩＣチップ３０のメモリ空間２３３に到達する。
・ＩＣチップ４０からＩＣチップ３０へのアクセス
例えば、ＣＰＵ１４８やＤＭＡＣ１４５がＩＣチップ４０のメモリ空間２４０のうち空間６４３にアクセスすると出力アドレス変換設定９４０によりＩＣチップ３０のＰＣＩｅ（Ｃｈ１）１３４のＰＣＩｅ空間のうち空間９３３に到達する。このアクセスはそのままＩＣチップ３０のメモリ空間２３３に到達する。
【0102】
・ＩＣチップ４０からＩＣチップ２０へのアクセス
例えば、ＣＰＵ１４８やＤＭＡＣ１４５がＩＣチップ４０のメモリ空間２４０のうち空間６４２にアクセスするとＩＣチップ３０のＰＣＩｅ（Ｃｈ１）１３４に到達する。このアクセスはアドレス変換されずスルーされてメモリ空間２３０のうち空間６３２にアクセスし、出力アドレス変換設定９３０によりＩＣチップ２０のＰＣＩｅ（Ｃｈ１）１２４のＰＣＩｅ空間のうち空間９２２に到達する。このアクセスはそのままＩＣチップ２０のメモリ空間２２３に到達する。
例えば、ＣＰＵ１４８やＤＭＡＣ１４５がＩＣチップ４０のメモリ空間２４０のうち空間６４２にアクセスするとＩＣチップ３０のＰＣＩｅ（Ｃｈ１）１３４に到達する。このアクセスはアドレス変換されずスルーされてメモリ空間２３０のうち空間６３２にアクセスし、出力アドレス変換設定９３０によりＩＣチップ２０のＰＣＩｅ（Ｃｈ１）１２４のＰＣＩｅ空間のうち空間９２２に到達する。このアクセスはそのままＩＣチップ２０のメモリ空間２２３に到達する。
【0103】
・ＩＣチップ４０からＩＣチップ１０へのアクセス
例えば、ＣＰＵ１４８やＤＭＡＣ１４５がＩＣチップ４０のメモリ空間２４０のうち空間６４１にアクセスするとＩＣチップ３０のＰＣＩｅ（Ｃｈ１）１３４に到達する。このアクセスはアドレス変換されずメモリ空間２３０のうち空間６３１にアクセスし、ＩＣチップ２０のＰＣＩｅ（Ｃｈ１）１２４に到達する。このアクセスはアドレス変換されずスルーされてメモリ空間２２０のうち空間６２１にアクセスし、出力アドレス変換設定９２０によりＩＣチップ１０のＰＣＩｅ（Ｃｈ１）１１４のＰＣＩｅ空間のうち空間９１１に到達する。このアクセスはそのままＩＣチップ１０のメモリ空間２１３に到達する。
例えば、ＣＰＵ１４８やＤＭＡＣ１４５がＩＣチップ４０のメモリ空間２４０のうち空間６４１にアクセスするとＩＣチップ３０のＰＣＩｅ（Ｃｈ１）１３４に到達する。このアクセスはアドレス変換されずメモリ空間２３０のうち空間６３１にアクセスし、ＩＣチップ２０のＰＣＩｅ（Ｃｈ１）１２４に到達する。このアクセスはアドレス変換されずスルーされてメモリ空間２２０のうち空間６２１にアクセスし、出力アドレス変換設定９２０によりＩＣチップ１０のＰＣＩｅ（Ｃｈ１）１１４のＰＣＩｅ空間のうち空間９１１に到達する。このアクセスはそのままＩＣチップ１０のメモリ空間２１３に到達する。
【0104】
（２）ＩＣチップ３０
・ＩＣチップ３０からＩＣチップ２０へのアクセス
例えば、ＣＰＵ１３８やＤＭＡＣ１３５がＩＣチップ３０のメモリ空間２３０のうち空間６３２にアクセスすると出力アドレス変換設定９３０によりＩＣチップ２０のＰＣＩｅ（Ｃｈ０）１２４のＰＣＩｅ空間のうち空間９２２に到達する。このアクセスはそのままＩＣチップ２０のメモリ空間２２３に到達する。
・ＩＣチップ３０からＩＣチップ２０へのアクセス
例えば、ＣＰＵ１３８やＤＭＡＣ１３５がＩＣチップ３０のメモリ空間２３０のうち空間６３２にアクセスすると出力アドレス変換設定９３０によりＩＣチップ２０のＰＣＩｅ（Ｃｈ０）１２４のＰＣＩｅ空間のうち空間９２２に到達する。このアクセスはそのままＩＣチップ２０のメモリ空間２２３に到達する。
【0105】
・ＩＣチップ３０からＩＣチップ１０へのアクセス
例えば、ＣＰＵ１３８やＤＭＡＣ１３５がＩＣチップ３０のメモリ空間２３０のうち空間６３１にアクセスするとＩＣチップ２０のＰＣＩｅ（Ｃｈ１）１２４に到達する。このアクセスはアドレス変換されずスルーされてメモリ空間２２０のうち空間６２１にアクセスし、出力アドレス変換設定９２０によりＩＣチップ１０のＰＣＩｅ（Ｃｈ１）１１４のＰＣＩｅ空間のうち空間９１１に到達する。このアクセスはそのままＩＣチップ１０のメモリ空間２１３に到達する。
例えば、ＣＰＵ１３８やＤＭＡＣ１３５がＩＣチップ３０のメモリ空間２３０のうち空間６３１にアクセスするとＩＣチップ２０のＰＣＩｅ（Ｃｈ１）１２４に到達する。このアクセスはアドレス変換されずスルーされてメモリ空間２２０のうち空間６２１にアクセスし、出力アドレス変換設定９２０によりＩＣチップ１０のＰＣＩｅ（Ｃｈ１）１１４のＰＣＩｅ空間のうち空間９１１に到達する。このアクセスはそのままＩＣチップ１０のメモリ空間２１３に到達する。
【0106】
（３）ＩＣチップ２０
・ＩＣチップ２０からＩＣチップ１０へのアクセス
例えば、ＣＰＵ１２８やＤＭＡＣ１２５がＩＣチップ２０のメモリ空間２２０のうち空間６２１にアクセスすると出力アドレス変換設定９２０によりＩＣチップ１０のＰＣＩｅ（Ｃｈ１）１１４のＰＣＩｅ空間のうち空間９１１に到達する。このアクセスはそのままＩＣチップ１０のメモリ空間２１３に到達する。
・ＩＣチップ２０からＩＣチップ１０へのアクセス
例えば、ＣＰＵ１２８やＤＭＡＣ１２５がＩＣチップ２０のメモリ空間２２０のうち空間６２１にアクセスすると出力アドレス変換設定９２０によりＩＣチップ１０のＰＣＩｅ（Ｃｈ１）１１４のＰＣＩｅ空間のうち空間９１１に到達する。このアクセスはそのままＩＣチップ１０のメモリ空間２１３に到達する。
【0107】
ＩＣチップのＣＰＵが他のＩＣチップのメモリ空間へアクセスする方法は図５で説明した方法と同様である。ただし、隣接するＩＣチップへアクセスする場合のアドレス変換だけは実施例１で説明したのとは異なり、アクセスしようとするアドレスに直接変換されるようになる。
【0108】
以上説明した構成を実施例１と比較すると、図７に示したフローチャートのうちステップＳ７１６、Ｓ７２６、Ｓ７３６の隣接するＩＣチップへの入力アドレス変換設定が不要となる。これにより、実施例１と比較して、システム全体の起動をより速くすることができる。
【0109】
なお、実施例１、２に示したシステム構成、メモリ空間、メモリ空間マッピング、アドレス指定、アドレス変換設定等のパラメータは、本発明を説明するための一例に過ぎず、本発明を限定するものではない。上記実施例により明らかにされた内容により、パラメータを変更して応用することは、当業者にとって容易であり、本発明の範囲に含まれる。
【実施例3】
【0110】
図１０は、実施例３に従うインクジェット記録装置の構成を示すブロック図である。図１０と図１を比較して分かるように、図１０に示す構成では、図１に示されていたＲＯＭ２１、３１、４１を省略している。その他の構成は、図１に示したのと同じであり、その構成には同じ参照番号を付しており、ここでの説明は繰り返さない。図１０に示した構成によれば、図１に示した構成と比較して、３つのＲＯＭが省略されており、その結果、部品点数が抑えられるのでコストダウンを図ることができる。ただし、記録装置の起動時のメモリ空間設定処理は図７のそれと比較して次に説明するように変更される。
【0111】
図１１は、実施例３に従う記録装置の起動時に実行するメモリ空間設定処理を示すフローチャートである。なお、図７において既に説明したのと同じ処理ステップには同じステップ参照番号を付し、その説明は省略し、ここでは、この実施例に特有の処理についてのみ説明する。
【0112】
図１１に示すように、記録装置１を電源ＯＮすると、実施例１で説明したように、ステップＳ７１１～Ｓ７１６の処理を実行する。その後、ステップＳ７１７ではＩＣチップ２０の起動プログラムをＲＯＭ１１から読出し、これをＩＣチップ２０に接続したＲＡＭ２２に転送する。ここで、転送する起動プログラムはＩＣチップ２０～４０の初期化に用いられる。その後、ステップＳ７１８において、ＩＣチップ２０のＣＰＵ１２８のリセットを解除する指示をＰＣＩｅを経由してＩＣチップ２０に転送する。このようにして、初期化完了してＩＣチップ１０はスタンバイ状態となる。
【0113】
ＩＣチップ２０では、ステップＳ７２１’においてＩＣチップ１０からの指示を受信し、これに基づいてＣＰＵ１２８のリセットを解除すると、ステップＳ７２２’では、ＲＡＭ２２から起動プログラムを読出しＩＣチップ２０を初期化する。その後、図７に示したのと同様に、ステップＳ７２３～Ｓ７２６を実行する。その後、ステップＳ７２７では、（ＩＣチップ１０から転送されてＲＡＭ２２に格納された）ＩＣチップ３０の起動プログラムをＩＣチップ３０に接続したＲＡＭ３２に転送する。その後、ステップＳ７２８において、ＩＣチップ３０のＣＰＵ１３８のリセットを解除する指示をＰＣＩｅを経由してＩＣチップ３０に転送する。このようにして、初期化完了してＩＣチップ２０はスタンバイ状態となる。
【0114】
ＩＣチップ３０では、ステップＳ７３１’においてＩＣチップ２０からの指示を受信し、これに基づいてＣＰＵ１３８のリセットを解除すると、ステップＳ７３２’では、ＲＡＭ３２から起動プログラムを読出しＩＣチップ３０の初期化する。その後、図７に示したのと同様に、ステップＳ７３３～Ｓ７３６を実行する。その後、ステップＳ７３７では、
（ＩＣチップ１０～２０から転送されてＲＡＭ３２に格納された）ＩＣチップ４０の起動プログラムをＩＣチップ４０に接続したＲＡＭ４２に転送する。その後、ステップＳ７３８において、ＩＣチップ４０のＣＰＵ１４８のリセットを解除する指示をＰＣＩｅを経由してＩＣチップ４０に転送する。このようにして、初期化完了してＩＣチップ３０はスタンバイ状態となる。
（ＩＣチップ１０～２０から転送されてＲＡＭ３２に格納された）ＩＣチップ４０の起動プログラムをＩＣチップ４０に接続したＲＡＭ４２に転送する。その後、ステップＳ７３８において、ＩＣチップ４０のＣＰＵ１４８のリセットを解除する指示をＰＣＩｅを経由してＩＣチップ４０に転送する。このようにして、初期化完了してＩＣチップ３０はスタンバイ状態となる。
【0115】
一方、ＩＣチップ４０では、ステップＳ７４１’において、ＩＣチップ３０からの指示を受信し、これに基づいてＣＰＵ１４８のリセットを解除すると、ステップＳ７４２’では、ＲＡＭ４２から起動プログラムを読出しＩＣチップ４０を初期化する。
【0116】
以上説明した実施例に従えば、１つのＩＣチップのＲＯＭに格納した起動プログラムを他のＩＣチップに転送するとともに、そのタイミングで転送先のＣＰＵのリセット解除の指示を行うようにする。これにより、記録装置全体の部品点数を削減してコスト削減を図ることが可能になる。
【0117】
またさらに、以上説明した実施例では記録装置を例として挙げたが、本発明を適用可能な装置は記録装置に限定されるものではない。例えば、パソコン等の情報処理装置やサーバ装置などデータ転送が必要な機器に、上記のような通信制御を行う構成が用いられているなら、本発明は適用可能である。
【0118】
またさらに、上述した実施例では、同じチップを直列に接続する形態で説明したが、その限りではない。例えば、ＩＣチップ１０が、他チップへのアクセスのみを実行するが、他のチップからのアクセスを受け付けないように動作する。つまりＩＣチップ１０は、処理対象となるデータを他のＩＣチップ２０－４０に送信するチップとして動作しても良い。一方、その他のＩＣチップ２０－４０が、アクセスを受けることはあるが、他のチップへアクセスすることがないように動作しても良い。つまりＩＣチップ２０－４０は、処理対象となるデータをＩＣチップ１０から受信するチップとして動作しても良い。
【0119】
発明は上記実施形態に制限されるものではなく、発明の精神及び範囲から離脱することなく、様々な変更及び変形が可能である。従って、発明の範囲を公にするために請求項を添付する。
【符号の説明】
【0120】
１ 記録装置（画像処理装置）、２ ホストＰＣ、
１０、２０、３０、４０ ＩＣチップ、１１、２１、３１、４１ ＲＯＭ、
１２、２２、３２、４２ ＲＡＭ、１３ ホストＩ／Ｆ、１４ ＵＩ、
２３、３３、４３ ヘッドＩ／Ｆ、５０ 記録ヘッド、
１１２、１２２、１３２、１４２ バスブリッジ、
１１３、１１４、１２３、１２４、１３３、１３４、１４３、１４４ ＰＣＩｅ、
１１５、１２５、１３５、１４５ ＤＭＡＣ、
１１８、１２８、１３８、１４８ ＣＰＵ
１０、２０、３０、４０ ＩＣチップ、１１、２１、３１、４１ ＲＯＭ、
１２、２２、３２、４２ ＲＡＭ、１３ ホストＩ／Ｆ、１４ ＵＩ、
２３、３３、４３ ヘッドＩ／Ｆ、５０ 記録ヘッド、
１１２、１２２、１３２、１４２ バスブリッジ、
１１３、１１４、１２３、１２４、１３３、１３４、１４３、１４４ ＰＣＩｅ、
１１５、１２５、１３５、１４５ ＤＭＡＣ、
１１８、１２８、１３８、１４８ ＣＰＵ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】